JP2013239702A - 半導体装置およびその作製方法 - Google Patents

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Abstract

【課題】酸化物半導体材料を用いたフィン型構造トランジスタにおいて、しきい値電圧のマイナスシフトやＳ値の劣化などの電気特性のバラツキを抑制する。
【解決手段】酸化物半導体膜が絶縁膜を介して複数のゲート電極に挟まれている。具体的には、第１のゲート電極を覆うように第１のゲート絶縁膜があり、該第１のゲート絶縁膜に接し、第１のゲート電極を乗り越えるように設けられた酸化物半導体膜があり、少なくとも該酸化物半導体膜を覆うように第２のゲート絶縁膜があり、該第２のゲート絶縁膜の一部に接し、第１のゲート電極を乗り越えるように設けられた第２のゲート電極がある。
【選択図】図１

Description

本発明は、半導体装置およびその作製方法に関する。本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えば、薄膜トランジスタが挙げられる。したがって、液晶表示装置および記憶装置なども半導体装置に含まれるものである。
絶縁表面を有する基板上に形成された半導体薄膜を活性層として用いたトランジスタは、集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く用いられている。
従来の薄膜トランジスタは、半導体膜、絶縁膜、および電極などを平面上に積み重ねていく、いわゆるプレーナ型構造が主流であったが、製造プロセスの微細化が進むにつれ、チャネル幅も縮小されるため、オン電流が低下してしまう。そのため、近年では、従来のプレーナ型構造に変わる、新しい構造のトランジスタの開発が進められている。例えば、特許文献１では、活性層（特許文献１では半導体薄膜と記載されている）としてポリシリコン膜を用いた、フィン型構造のトランジスタが開示されている。
特開２００９−２０６３０６号公報
特許文献１のように活性層をフィン型構造としたトランジスタは、プレーナ型構造のトランジスタと比較して、オフ電流（トランジスタがオフ状態の時に、ソース−ドレイン間に流れる電流）を低減することができるため、消費電力の低減に有効であるといえる。しかしながら、半導体装置に対する低消費電力化の要望は今後さらに高まることは明らかであり、故に、トランジスタに対してもさらなるオフ電流の抑制対策が求められる。
トランジスタのオフ電流を低減する方法の一つとして、活性層に酸化物半導体材料を用いたトランジスタが提案されている。トランジスタの活性層として酸化物半導体材料を用いたトランジスタは、シリコン系半導体材料を用いたトランジスタと比較して、オフ電流が非常に低く、通常の方法では測定できないレベルにまで低減できることが報告されている。
また、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化、低価格化、などを達成するためには、トランジスタの微細化は必須である。しかし、トランジスタを微細化すると、しきい値電圧のマイナスシフトやＳ値（サブスレッショルド値）の劣化などの電気特性のバラツキの発生が懸念される。
上記の問題点を鑑み、本発明の一態様は、酸化物半導体材料を用いたフィン型構造トランジスタにおいて、微細化に伴い顕著となる電気特性バラツキを抑制できるトランジスタ（半導体装置）の構造を提供することを目的の一つとすると共に、当該トランジスタ（半導体装置）の作製方法を提供することを目的の一つとする。
本発明の一態様は、フィン型構造トランジスタにおいて、酸化物半導体膜が、絶縁膜を介して複数のゲート電極に挟まれている。具体的には、第１のゲート電極を覆うように第１のゲート絶縁膜があり、該第１のゲート絶縁膜に接し、第１のゲート電極を乗り越えるように設けられた酸化物半導体膜があり、少なくとも該酸化物半導体膜を覆うように第２のゲート絶縁膜があり、該第２のゲート絶縁膜の一部に接し、第１のゲート電極を乗り越えるように設けられた第２のゲート電極がある。
本発明の一態様は、第１のゲート電極と、第１のゲート電極を覆う第１のゲート絶縁膜と、第１のゲート絶縁膜に接し、第１のゲート電極を乗り越えるように設けられた酸化物半導体膜と、少なくとも酸化物半導体膜を覆う第２のゲート絶縁膜と、第２のゲート絶縁膜の一部に接し、第１のゲート電極を乗り越えるように設けられた第２のゲート電極と、第２のゲート電極を挟んで酸化物半導体膜と電気的に接続するソース電極およびドレイン電極と、を有する半導体装置である。
また、本発明の他の一態様は、第１のゲート電極と、第１のゲート電極を覆う第１のゲート絶縁膜と、第１のゲート絶縁膜に接し、第１のゲート電極を乗り越えるように設けられた酸化物半導体膜と、少なくとも酸化物半導体膜を覆う第２のゲート絶縁膜と、第２のゲート絶縁膜の一部に接し、第１のゲート電極を乗り越えるように設けられた第２のゲート電極と、第２のゲート絶縁膜および第２のゲート電極上の層間膜と、第２のゲート絶縁膜および層間膜に設けられた開口を介して、層間膜上に第２のゲート電極を挟んで酸化物半導体膜と電気的に接続するソース電極およびドレイン電極と、を有する半導体装置である。
また、上記構成において、酸化物半導体膜は、チャネル形成領域および該チャネル形成領域を挟む一対の低抵抗領域を含み、チャネル形成領域は、第２のゲート電極と重畳し、ソース電極およびドレイン電極は、一対の低抵抗領域と電気的に接続すると好ましい。
また、本発明の他の一態様は、第１のゲート電極と、第１のゲート電極を覆う第１のゲート絶縁膜と、第１のゲート絶縁膜に接し、第１のゲート電極を乗り越えるように設けられた酸化物半導体膜と、酸化物半導体膜の一部に接し、第１のゲート電極を乗り越えるように設けられたソース電極およびドレイン電極と、少なくとも酸化物半導体膜、ソース電極およびドレイン電極を覆う第２のゲート絶縁膜と、第２のゲート絶縁膜の一部に接し、第１のゲート電極を乗り越えるように設けられた第２のゲート電極と、を有する半導体装置である。
また、上記構成において、第２のゲート電極は、第２のゲート絶縁膜を介してソース電極およびドレイン電極の一部と重畳してもよい。
また、上記構成において、容量素子を有し、容量素子は、下部電極膜と、下部電極膜を覆う電極間絶縁膜と、電極間絶縁膜の一部に接し、下部電極膜を乗り越えるように設けられた上部電極膜を有する。また、第１のゲート電極と下部電極膜は同一の組成であり、第１のゲート絶縁膜と電極間絶縁膜は同一の組成であり、第２のゲート電極と上部電極膜は同一の組成であることが好ましい。
また、本発明の他の一態様は、第１のゲート電極を形成し、第１のゲート電極を覆う第１のゲート絶縁膜を形成し、第１のゲート絶縁膜に接し、第１のゲート電極を乗り越えるように酸化物半導体膜を形成し、少なくとも酸化物半導体膜を覆う第２のゲート絶縁膜を形成し、第２のゲート絶縁膜の一部に接し、第１のゲート電極を乗り越えるように第２のゲート電極を形成し、第２のゲート絶縁膜および第２のゲート電極上に層間膜を形成し、第２のゲート絶縁膜および層間膜に開口を設け、層間膜上に第２のゲート電極を挟んで酸化物半導体膜と電気的に接続するソース電極およびドレイン電極を形成する半導体装置の作製方法である。
また、上記作製方法において、第２のゲート電極を形成後、不純物を添加し、第２のゲート電極と重畳している酸化物半導体膜中の領域にチャネル形成領域を、チャネル形成領域を挟む酸化物半導体膜中の領域に一対の低抵抗領域を、それぞれ自己整合的に形成すると好ましい。
また、本発明の他の一態様は、第１のゲート電極を形成し、第１のゲート電極を覆う第１のゲート絶縁膜を形成し、第１のゲート絶縁膜に接し、第１のゲート電極を乗り越えるように酸化物半導体膜を形成し、酸化物半導体膜の一部に接し、第１のゲート電極を乗り越えるようにソース電極およびドレイン電極を形成し、少なくとも酸化物半導体膜、ソース電極およびドレイン電極を覆う第２のゲート絶縁膜を形成し、第２のゲート絶縁膜の一部に接し、第１のゲート電極を乗り越えるように第２のゲート電極を形成する半導体装置の作製方法である。
また、上記作製方法において、第２のゲート電極は、第２のゲート絶縁膜を介してソース電極および前記ドレイン電極の一部と重畳してもよい。
また、上記作製方法において、容量素子を有する半導体装置の作製方法を示す。具体的には、第１のゲート電極と同一層で下部電極膜を形成し、下部電極膜を覆う電極間絶縁膜を形成し、電極間絶縁膜の一部に接し、下部電極膜を乗り越えるように設けられた上部電極膜を形成し、第１のゲート電極と下部電極膜は同一工程で形成しており、第１のゲート絶縁膜と電極間絶縁膜は同一工程で形成しており、第２のゲート電極と上部電極膜は同一工程で形成している。
上記のような構成にすることで、フロントゲート電極として機能する第２のゲート電極の電界の影響を受けにくい領域を、バックゲート電極として機能する第１のゲート電極の電界で制御することができるため、しきい値電圧のマイナスシフトやＳ値の劣化などの電気特性のバラツキを抑制することができる。また、バックゲート電極の電界によりトランジスタのオン電流を向上させることができる。
また、該トランジスタと同一工程で、トランジスタのゲート電極およびゲート絶縁膜を用いて容量素子を形成する。これにより、トランジスタと容量素子を同一工程にて形成できるため容量素子を効率よく形成できる。また、容量素子の下部電極膜がフィン型構造になっているため、下部電極膜が平坦な場合に比べ、容量値を大きくすることができる。
半導体装置の一形態を説明する上面図および断面図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する上面図および断面図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する断面図。 半導体装置の一形態を示す断面図、上面図および回路図。 半導体装置の一形態を示す回路図および斜視図。 半導体装置の一形態を示す断面図および上面図。 半導体装置の一形態を説明するブロック図およびその一部の回路図。 本発明の一態様の半導体装置を用いた電子機器を示す図。 本発明の一態様の半導体装置を用いた電子機器を示す図。 本発明の一態様の半導体装置を用いた電子機器を示す図。 半導体装置の一態様を示す断面図および回路図。 容量素子の容量値を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さないことがある。また、便宜上、ゲート絶縁膜等の絶縁膜は上面図には表さないことがある。
なお、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。「下」についても同様である。
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
なお、本明細書の説明において、第１、第２などの序数詞は、説明の便宜上付したものであり、その数を限定するものではない。
なお、本明細書の説明において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
（実施の形態１）
本実施の形態では、半導体装置の構成および作製方法の一態様を、図１乃至図３を用いて説明する。
＜半導体装置の構成例＞
図１（Ａ）乃至図１（Ｃ）に、半導体装置の一例として、デュアルゲート型のトランジスタ１５０および容量素子１６０を有する半導体装置の上面図および断面図の一例を示す。図１（Ａ）は上面図であり、図１（Ｂ）は図１（Ａ）における一点鎖線Ａ１−Ｂ１の断面図であり、図１（Ｃ）は図１（Ａ）における一点鎖線Ｃ１−Ｄ１および一点鎖線Ｅ１−Ｆ１の断面図である。
図１（Ａ）乃至図１（Ｃ）に示すトランジスタ１５０は、絶縁表面を有する基板１００上の下地絶縁膜１０２と、下地絶縁膜１０２上のゲート電極１０４ａと、ゲート電極１０４ａを覆うゲート絶縁膜１０６ａと、ゲート絶縁膜１０６ａに接し、ゲート電極１０４ａを乗り越えるように設けられた酸化物半導体膜１０８と、少なくとも酸化物半導体膜１０８を覆うゲート絶縁膜１１０ａと、ゲート絶縁膜１１０ａの一部に接し、ゲート電極１０４ａを乗り越えるように設けられたゲート電極１１２ａと、ゲート絶縁膜１１０ａおよびゲート電極１１２ａ上の層間膜１１４と、ゲート絶縁膜１１０ａおよび層間膜１１４に設けられた開口を介して、層間膜１１４上にゲート電極１１２ａを挟んで酸化物半導体膜１０８と電気的に接続するソース電極１１６ａおよびドレイン電極１１６ｂと、を有し、酸化物半導体膜１０８は、チャネル形成領域１０８ａおよびチャネル形成領域１０８ａを挟む低抵抗領域１０８ｂおよび低抵抗領域１０８ｃを含み、チャネル形成領域１０８ａは、ゲート電極１１２ａと重畳し、ソース電極１１６ａおよびドレイン電極１１６ｂは、低抵抗領域１０８ｂおよび低抵抗領域１０８ｃとそれぞれ電気的に接続する構造となっている。
なお、図１（Ａ）のように酸化物半導体膜１０８を下地絶縁膜１０２の表面または被形成面に対して垂直な方向から見た場合において、酸化物半導体膜１０８のチャネル長方向をＸ軸方向（またはＡ１−Ｂ１方向）、チャネル幅方向をＹ軸方向（またはＥ１−Ｆ１方向）と呼称する場合がある。また、Ｘ−Ｙ面に垂直な方向をＺ軸方向と呼称する場合がある。
また、本実施の形態では、ゲート電極１０４ａは、Ｘ軸方向に延伸し、ゲート電極１１２ａは、Ｙ軸方向に延伸している。
本発明の一態様のトランジスタ１５０は、フロントゲート電極であるゲート電極１１２ａの電界の影響を受けにくい領域を、バックゲート電極として機能するゲート電極１０４ａの電界で制御することができるため、しきい値電圧のマイナスシフトやＳ値の劣化などの電気特性のバラツキを抑制することができる。また、バックゲート電極の電界によりトランジスタのオン電流を向上させることができる。
また、図１に示す容量素子１６０は、下部電極膜１０４ｂ、上部電極膜１１２ｂ、並びに下部電極膜１０４ｂと上部電極膜１１２ｂとの間に挟まれる電極間絶縁膜１０６ｂおよび電極間絶縁膜１１０ｂを備える構造となっている。
＜半導体装置の作製方法＞
図２および図３を用いて、図１に示す半導体装置の作製工程の一例について説明する。
まず、絶縁表面を有する基板１００を用意し、基板１００上に下地絶縁膜１０２を形成する（図２（Ａ）参照）。
絶縁表面を有する基板１００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などの基板を用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能である。また、シリコンなどの材料を半導体材料として用いたトランジスタ上に絶縁膜等で絶縁表面を形成し、該絶縁膜を基板としてもよい。
また、基板１００として、可とう性基板を用いてもよい。可とう性基板を用いる場合、可とう性基板上に酸化物半導体膜１０８を含むトランジスタ１５０を直接作製してもよいし、他の作製用基板に酸化物半導体膜１０８を含むトランジスタ１５０を作製した後に他の作製基板からトランジスタ１５０を剥離し、可撓性基板に転載してもよい。なお、作製基板から可撓性基板に剥離、転載するために、作製基板と酸化物半導体膜１０８を含むトランジスタ１５０との間に剥離層を設けるとよい。
なお、基板１００は、予め基板１００の歪み点より低い温度で加熱処理を行い、基板１００をシュリンク（熱収縮ともいう）させておくことが好ましい。これにより、トランジスタ１５０の作製工程での基板加熱により生じるシュリンクの量を抑えることができるため、例えば、露光工程などでのマスクずれを抑制することができる。また、当該加熱処理により、基板１００の表面に付着した水分や有機物などを取り除くことができる。
下地絶縁膜１０２は、プラズマＣＶＤ法またはスパッタリング法を用いて５０ｎｍ以上２μｍ以下の膜厚で、酸化シリコン膜、酸化ガリウム膜、酸化亜鉛膜、酸化アルミニウム膜、Ｇａ−Ｚｎ酸化物膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層膜を用いる。下地絶縁膜１０２により、基板１００側からの不純物の侵入を抑制することができる。なお、下地絶縁膜１０２は、必ずしも設けなくともよい。
下地絶縁膜１０２は、加熱処理により酸素を放出する絶縁膜（酸素供給膜）を用いると好ましい。
「熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析による酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析による気体の放出量は、経過時間についてのスペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値に対する原子密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出されるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いため、無視することができる。また、酸素原子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料のＴＤＳ分析による経過時間についてのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜のＴＤＳ分析による経過時間についてのスペクトルの積分値である。αは、ＴＤＳにおけるスペクトル強度に影響する係数である。式（１）の詳細に関しては、特開平６−２７５６９７号公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
また、酸素供給膜の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性のバラツキの増大、トランジスタの電気特性に関するＬ長依存性の増大、さらにＢＴストレス試験において、大きく劣化するため、酸素供給膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とする。即ち、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、かつ、酸素供給膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
なお、本明細書中において、酸化窒化シリコンなどの「酸化窒化物」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
なお、本明細書中において、窒化酸化シリコンなどの「窒化酸化物」とは、その組成として、酸素よりも窒素の含有量が多いものをいう。
次に、下地絶縁膜１０２上にゲート電極１０４ａおよび下部電極膜１０４ｂとなる導電膜を成膜し、フォトリソグラフィ法などを用いて導電膜上にマスクを形成し、当該マスクを用いて導電膜の一部を位置選択的に除去して導電膜をパターン形成する（図２（Ｂ）参照）。
パターン形成した導電膜は、トランジスタ１５０においては、ゲート電極１０４ａとして機能し、容量素子１６０においては、下部電極膜１０４ｂとして機能する。また、バックゲート電極として機能するゲート電極１０４ａの電界により、後に形成されるフロントゲート電極として機能するゲート電極１１２ａの電界の影響を受けにくい領域を補うことができるため、しきい値電圧のマイナスシフトやＳ値の劣化などの電気特性のバラツキを抑制することができる。また、ゲート電極１０４ａの電界によりトランジスタ１５０のオン電流を向上させることができる。また、ゲート電極１０４ａおよび下部電極膜１０４ｂは、同一工程でパターン形成されるため、同一の組成である。
また、パターン形成した導電膜のアスペクト比（本実施の形態では、底辺に対する高さの比をいう）を高くすることで、平坦な導電膜（底辺が長い）の場合に比べ、容量素子１６０の容量値を大きくすることできる。例えば、図１５に示すように容量素子の下部電極膜となる導電膜の底辺と高さの比を２：１にすると、図１５（Ａ）に示す下部電極膜が平坦な容量素子の容量として機能する部分（図中の間隔の広い斜線部領域Ａ）と比べ、図１５（Ｂ）に示す下部電極膜がフィン構造になっている容量素子の容量として機能する部分（図中の間隔の広い斜線部領域Ｂ、領域Ｃ、領域Ｄ）はおよそ２．５倍大きくなる。
ゲート電極１０４ａおよび下部電極膜１０４ｂとなる導電膜は、例えば、蒸着法（真空蒸着法を含む）やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スピンコート法などを用いて、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いることができる。ゲート電極１０４ａおよび下部電極膜１０４ｂとなる導電膜としては、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコンもしくは酸化シリコンを含有させたものを用いることができる。ゲート電極１０４ａおよび下部電極膜１０４ｂとなる導電膜は、上記の材料を用いて単層でまたは積層して形成することができる。
また、後に形成されるゲート絶縁膜１０６ａと接する側の導電膜の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、当該膜をゲート電極として用いた場合、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できるため好ましい。
ゲート電極１０４ａおよび下部電極膜１０４ｂの一部に銅膜やアルミニウム膜を用いる場合、銅やアルミニウムが後に形成される酸化物半導体膜１０８に達することを防止するためのバリア膜を設けることが好ましい。銅やアルミニウムの移動を阻害するバリア膜としては、窒化タンタル膜、タングステン膜、窒化タングステン膜、モリブデン膜、窒化モリブデン膜、チタン膜、窒化チタン膜、クロム膜、窒化クロム膜が挙げられる。これらを適宜選択して、銅膜やアルミニウム膜と接して設けることで、銅やアルミニウムが酸化物半導体膜１０８に達することを防止することができる。
また、積層構造とする場合は、例えば、膜厚３０ｎｍの窒化タンタル膜、膜厚２００ｎｍの銅膜、膜厚３０ｎｍのタングステン膜を積層してゲート電極１０４ａおよび下部電極膜１０４ｂとすることができる。また、膜厚３０ｎｍの窒化タンタル膜に代えて、タングステン膜、窒化タングステン膜、窒化モリブデン膜、窒化チタン膜を用いてもよい。また、膜厚３０ｎｍのタングステン膜に代えて、モリブデン膜を形成してもよい。銅膜を用いることにより、配線抵抗を低減することができる。また、銅膜上に、タングステン膜またはモリブデン膜を積層することで、銅が酸化物半導体膜１０８に達することを防止できる。また、タングステン膜またはモリブデン膜は、仕事関数が比較的高いため、ゲート電極１０４ａとして用いると、トランジスタのしきい値電圧がプラスになりやすい（すなわち、ノーマリーオフのトランジスタとなりやすい）ため、好適である。なお、ゲート絶縁膜１０６ａによって、銅が酸化物半導体膜１０８に達することを防止することができれば、タングステン膜またはモリブデン膜は形成しなくともよい。
なお、ゲート電極１０４ａおよび下部電極膜１０４ｂとなる導電膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
次に、ゲート電極１０４ａおよび下部電極膜１０４ｂを覆うようにゲート絶縁膜１０６ａおよび電極間絶縁膜１０６ｂとなる絶縁膜を形成してエッチングを行うことにより、ゲート絶縁膜１０６ａおよび電極間絶縁膜１０６ｂを形成する（図２（Ｃ）参照）。
ゲート絶縁膜１０６ａおよび電極間絶縁膜１０６ｂとなる絶縁膜は、例えば、高密度プラズマを用いた成膜処理により絶縁性材料（例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど）膜を形成すればよい。なお、ゲート絶縁膜１０６ａおよび電極間絶縁膜１０６ｂとなる絶縁膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層された２層の積層構造とする。なお、高密度なプラズマの発生により、ゲート絶縁膜１０６ａおよび電極間絶縁膜１０６ｂとなる絶縁膜におけるプラズマダメージを少なくできる。したがって、ゲート絶縁膜１０６ａおよび電極間絶縁膜１０６ｂとなる絶縁膜中の不対結合手を低減し、欠陥を低減することが可能となり、この後形成される酸化物半導体との界面を極めて良好にすることができる。
ゲート絶縁膜１０６ａおよび電極間絶縁膜１０６ｂとなる絶縁膜は、少なくとも酸化物半導体膜１０８に接する部分に酸素を含み、酸素の一部が加熱により脱離する絶縁性酸化物により形成することが好ましい。たとえば、ゲート絶縁膜１０６ａの酸化物半導体膜１０８と接する部分を酸化シリコンにより形成すると、酸化物半導体膜１０８に酸素を拡散させることができ、酸素欠損の発生を防止することができる。
なお、ゲート絶縁膜１０６ａおよび電極間絶縁膜１０６ｂとなる絶縁膜として、ハフニウムシリケート（ＨｆＳｉｘＯｙ、ｘ＞０、ｙ＞０）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ、ｘ＞０、ｙ＞０）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ、ｘ＞０、ｙ＞０）、酸化ハフニウム、酸化イットリウムまたは酸化ランタンなどのｈｉｇｈ−ｋ材料を用いると、ゲートリーク電流を低減することができる。ここで、ゲートリーク電流とは、ゲート電極とソース電極またはドレイン電極の間に流れるリーク電流をいう。さらには、ｈｉｇｈ−ｋ材料により形成される層と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化亜鉛、酸化アルミニウム、Ｇａ−Ｚｎ酸化物、酸化窒化アルミニウムおよび酸化ガリウムにより形成される層が積層されていてもよい。ただし、ゲート絶縁膜１０６ａおよび電極間絶縁膜１０６ｂとなる絶縁膜を積層構造とする場合であっても、酸化物半導体膜１０８に接する部分は、絶縁性酸化物であることが好ましい。また、ゲート絶縁膜１０６ａおよび電極間絶縁膜１０６ｂは、同一工程でパターン形成されるため、同一の組成である。
ゲート絶縁膜１０６ａおよび電極間絶縁膜１０６ｂとなる絶縁膜の厚さは、１ｎｍ以上３００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とすればよい。ゲート絶縁膜１０６ａおよび電極間絶縁膜１０６ｂとなる絶縁膜の厚さを５ｎｍ以上とすると、ゲートリーク電流を特に小さくすることができる。
次に、ゲート絶縁膜１０６ａに接し、ゲート電極１０４ａを乗り越えるように酸化物半導体膜１０８を位置選択的に形成する（図２（Ｄ）参照）。
酸化物半導体膜１０８は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて成膜すればよい。また、酸化物半導体膜１０８は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜してもよい。なお、酸化物半導体膜１０８の膜厚は５ｎｍより大きく２００ｎｍ以下とし、１０ｎｍ以上３０ｎｍ以下とすることが好ましい。
酸化物半導体膜１０８中の酸素欠損をできるだけ少なくするためには、酸化物半導体膜１０８は、成膜雰囲気中のガス種に占める酸素ガスの割合が高い状態で成膜することが好ましいため、装置の成膜チャンバー内に酸素を導入することが可能で、かつ、ガス流量の調整ができるスパッタリング装置を用いることが好ましいといえる。そして、スパッタリング装置の成膜チャンバー内への導入ガスは、全体の９０％以上を酸素ガスとして、酸素ガスに加えて他のガスを用いる場合は、当該ガスは希ガスを用いることが望ましい。
また、酸化物半導体膜１０８に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜１０８において、水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
上述の理由により、酸化物半導体膜１０８を成膜する際に用いるガスとしては、水、水素、水酸基または水素化物などの不純物が含まれないことが好ましい。換言すると、純度が６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち、ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）のガスを用いることが好ましい。
また、酸化物半導体膜１０８を成膜するにあたり、成膜室内の水分（水、水蒸気、水素、水酸基または水酸化物を含む）を除去するために、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜１０８に含まれる水素、水分などの不純物の濃度を低減できる。
なお、スパッタリング装置にて用いるターゲットは、相対密度が９０％以上１００％以下、好ましくは９５％以上１００％以下であることが望ましい。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体膜１０８は緻密な膜となる。
酸化物半導体膜１０８の材料として、例えば、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。
金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択すればよい。また、金属元素Ｍに変えてＧｅを用いることもできる。
ここで、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料で表される酸化物半導体は、Ｉｎの濃度が高いほどキャリア移動度およびキャリア密度が高まる。結果、Ｉｎの濃度が高いほど導電率の高い酸化物半導体となる。
ここで、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
また、酸化物半導体膜は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば、成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。
また、酸化物半導体膜１０８は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜１０８を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に三元系金属の酸化物を用い、第２の酸化物半導体膜に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体膜と第２の酸化物半導体膜を、どちらも三元系金属の酸化物としてもよい。
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を高くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側（チャネルの反対側）にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体膜１０８の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損を生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、酸化物半導体膜１０８を３層以上の積層構造とし、複数層の結晶性半導体膜で非晶質半導体膜を挟む構造としてもよい。また、結晶性半導体膜と非晶質半導体膜を交互に積層する構造としてもよい。
また、酸化物半導体膜１０８を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
また、酸化物半導体膜１０８を複数層の積層構造とし、各酸化物半導体膜の形成後に酸素を添加してもよい。酸素の添加は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。
各酸化物半導体膜の形成毎に酸素を添加することで、酸化物半導体内の酸素欠損を低減する効果を高めることができる。
次に、少なくとも酸化物半導体膜１０８および電極間絶縁膜１０６ｂを覆うようにゲート絶縁膜１１０ａおよび電極間絶縁膜１１０ｂとなる絶縁膜を形成してエッチングを行うことにより、ゲート絶縁膜１１０ａおよび電極間絶縁膜１１０ｂを形成する（図３（Ａ）参照）。
ゲート絶縁膜１１０ａおよび電極間絶縁膜１１０ｂとなる絶縁膜は、先のゲート絶縁膜１０６ａおよび電極間絶縁膜１０６ｂとなる絶縁膜と同様な材料および方法を用いて形成することができる。また、ゲート絶縁膜１１０ａおよび電極間絶縁膜１１０ｂは、同一工程でパターン形成されるため、同一の組成である。
さらにゲート絶縁膜１１０ａおよび電極間絶縁膜１１０ｂは、酸素供給膜であることが好ましく、酸化物半導体膜を包み、かつ、酸素供給膜の外側に配置されるように、酸化物半導体膜の酸素の放出を抑えるブロッキング膜（ＡｌＯｘ膜など）を設けることが好ましい。
酸素供給膜またはブロッキング膜で酸化物半導体膜を包み込むことで、酸化物半導体膜において、化学量論的組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。例えば、酸化物半導体膜の化学量論的組成がＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４［原子数比］である場合、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜に含まれる酸素の原子数比は４より多い状態となる。
また、電極間絶縁膜は、電極間絶縁膜１０６ｂまたは電極間絶縁膜１１０ｂの一方のみを形成してもよい。
次に、ゲート電極１１２ａおよび上部電極膜１１２ｂとなる導電膜を成膜し、フォトリソグラフィ法などを用いて導電膜上にマスクを形成し、当該マスクを用いてゲート電極１０４ａおよび下部電極膜１０４ｂを乗り越えるように導電膜の一部を位置選択的に除去して導電膜をパターン形成する（図３（Ｂ）参照）。
パターン形成した導電膜は、トランジスタ１５０においては、ゲート電極１１２ａとして機能し、容量素子１６０においては、上部電極膜１１２ｂとして機能する。また、ゲート電極１１２ａおよび上部電極膜１１２ｂは、同一工程でパターン形成されるため、同一の組成である。
ゲート電極１１２ａおよび上部電極膜１１２ｂとなる導電膜は、先のゲート電極１０４ａおよび下部電極膜１０４ｂとなる導電膜と同様な材料および方法を用いて形成することができる。
酸化物半導体膜１０８がゲート絶縁膜１０６ａおよびゲート絶縁膜１１０ａを介してゲート電極１０４ａおよびゲート電極１１２ａに挟まれている構成にすることにより、酸化物半導体膜１０８へのゲート電界制御を複数の方向から行うことができる。このため、たとえば１×１０１７／ｃｍ３以上のキャリア濃度が高く、トランジスタのオン・オフの制御ができなかった酸化物半導体膜に対しても、トランジスタのオン・オフの制御が可能となる。
次に、酸化物半導体膜１０８に不純物１２０を添加する処理を行って、自己整合的にチャネル形成領域１０８ａ、低抵抗領域１０８ｂおよび低抵抗領域１０８ｃを形成してもよい（図３（Ｃ）参照）。
この際、ゲート電極１１２ａがマスクとして機能するため、ゲート電極１１２ａと重畳する酸化物半導体膜１０８中には、不純物１２０が添加されず、チャネル形成領域１０８ａが自己整合的に形成される。
なお、酸化物半導体膜１０８のうち、不純物１２０が添加された領域は結晶構造が乱れ、非晶質状態になりやすい。このため、酸化物半導体膜１０８としてＣＡＡＣ−ＯＳ膜などの結晶性を有する膜を用い、当該膜に対して不純物１２０を添加した場合、チャネル形成領域１０８ａは不純物が添加されず結晶性を有する酸化物半導体膜の状態を保ち、ゲート電極１１２ａと重ならない低抵抗領域１０８ｂおよび低抵抗領域１０８ｃは不純物が添加されて非晶質状態の酸化物半導体膜（または、非晶質状態を多く含む酸化物半導体膜）になりやすい。
非晶質状態の酸化物半導体膜（または、非晶質状態を多く含む酸化物半導体膜）は、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体膜から水素などのドナーとなる不純物を吸収しやすいため、チャネル形成領域１０８ａから低抵抗領域１０８ｂおよび低抵抗領域１０８ｃに当該不純物が吸収（ゲッタリングとも表現できる）され、トランジスタ１５０の電気特性を良好なものとすることができる。
なお、不純物１２０としては、１５族元素（代表的には窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、および亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。また、酸化物半導体膜１０８に不純物１２０を添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。
なお、酸化物半導体膜１０８に不純物１２０を添加する処理は、複数回行っても良い。酸化物半導体膜１０８に不純物１２０を添加する処理を複数回行う場合、不純物１２０は複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。
次に、ゲート電極１１２ａ、上部電極膜１１２ｂ、ゲート絶縁膜１１０ａおよび電極間絶縁膜１１０ｂ上に層間膜１１４を形成し、ゲート絶縁膜１１０ａおよび層間膜１１４に設けられた開口を介して、層間膜１１４上に酸化物半導体膜１０８の低抵抗領域１０８ｂおよび低抵抗領域１０８ｃのそれぞれと電気的に接続するソース電極１１６ａおよびドレイン電極１１６ｂを形成する（図３（Ｄ）参照）。
層間膜１１４は、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオジム、酸化タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いて形成することができる。層間膜１１４は、単層でも積層でも構わない。また、層間膜１１４は、ゲート絶縁膜１０６ａなどと同様に酸素の一部が加熱により脱離する絶縁性酸化物により形成してもよい。
ソース電極１１６ａおよびドレイン電極１１６ｂは、例えば、スパッタリング法を用いて導電膜（例えば金属膜、または一導電型の不純物元素が添加されたシリコン膜など）を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことで位置選択的に形成すればよい。または、インクジェット法などを用いてもよい。なお、ソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造とすればよい。
このようにして、トランジスタ１５０および容量素子１６０を作製することができる。
以上により、フロントゲート電極として機能するゲート電極１１２ａの電界の影響を受けにくい領域を、バックゲート電極として機能するゲート電極１０４ａの電界で制御することができるため、しきい値電圧のマイナスシフトやＳ値の劣化などの電気特性のバラツキを抑制することができる。また、バックゲート電極の電界によりトランジスタのオン電流を向上させることができる。さらに、酸化物半導体膜１０８がゲート絶縁膜１０６ａおよびゲート絶縁膜１１０ａを介してゲート電極１０４ａおよびゲート電極１１２ａに挟まれている構成にすることにより、酸化物半導体膜１０８へのゲート電界制御を複数の方向から行うことができる。このため、たとえば１×１０１７／ｃｍ３以上のキャリア濃度が高く、トランジスタのオン・オフの制御ができなかった酸化物半導体膜に対しても、トランジスタのオン・オフの制御が可能となる。
よって、良好なトランジスタ特性を有する、酸化物半導体を用いたトランジスタを提供すること、酸化物半導体を用いたトランジスタを有する信頼性の高い半導体装置を提供することができる。また、トランジスタと容量素子を同一工程にて形成できるため容量素子を効率よく形成できる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図４乃至図６を用いて説明する。
＜半導体装置の構成例＞
図４（Ａ）乃至図４（Ｃ）に、半導体装置の例として、トップゲート型のトランジスタ１７０および容量素子１８０を有する半導体装置の上面図および断面図の一例を示す。図４（Ａ）は上面図であり、図４（Ｂ）は図４（Ａ）における一点鎖線Ａ２−Ｂ２の断面図であり、図４（Ｃ）は図４（Ａ）における一点鎖線Ｃ２−Ｄ２、一点鎖線Ｅ２−Ｆ２および一点鎖線Ｇ２−Ｈ２の断面図である。
図４（Ａ）乃至図４（Ｃ）に示すトランジスタ１７０は、絶縁表面を有する基板１００上の下地絶縁膜１０２と、下地絶縁膜１０２上のゲート電極１０４ａと、ゲート電極１０４ａを覆うゲート絶縁膜１０６ａと、ゲート絶縁膜１０６ａに接し、ゲート電極１０４ａを乗り越えるように設けられた酸化物半導体膜１０８と、酸化物半導体膜１０８に接し、ゲート電極１０４ａを乗り越えるように設けられたソース電極１１６ａおよびドレイン電極１１６ｂと、少なくとも酸化物半導体膜１０８、ソース電極１１６ａおよびドレイン電極１１６ｂを覆うゲート絶縁膜１１０ａと、ゲート絶縁膜１１０ａの一部に接し、ゲート電極１０４ａを乗り越えるように設けられたゲート電極１１２ａと、ゲート絶縁膜１１０ａおよびゲート電極１１２ａ上の層間膜１１４と、を有し、ゲート電極１１２ａは、ソース電極１１６ａおよびドレイン電極１１６ｂの一部に重畳している構造となっている。
なお、図４（Ａ）のように酸化物半導体膜１０８を下地絶縁膜１０２の表面または被形成面に対して垂直な方向から見た場合において、酸化物半導体膜１０８のチャネル長方向をＸ軸方向（またはＡ２−Ｂ２方向）、チャネル幅方向をＹ軸方向（またはＥ２−Ｆ２方向）と呼称する場合がある。また、Ｘ−Ｙ面に垂直な方向をＺ軸方向と呼称する場合がある。
また、本実施の形態では、ゲート電極１０４ａは、Ｘ軸方向に延伸し、ゲート電極１１２ａは、Ｙ軸方向に延伸している。
トランジスタ１７０は、フロントゲート電極であるゲート電極１１２ａの電界の影響を受けにくい領域を、バックゲート電極として機能するゲート電極１０４ａの電界で制御することができるため、しきい値電圧のマイナスシフトやＳ値の劣化などの電気特性のバラツキを抑制することができる。また、バックゲート電極の電界によりトランジスタ１７０のオン電流を向上させることができる。また、ゲート電極１１２ａがソース電極１１６ａおよびドレイン電極１１６ｂの一部に重畳している構造は、トランジスタ１７０の外部抵抗を小さくすることができるため、オン電流の低減を抑制することができる。
また、図４に示す容量素子１８０は、下部電極膜１０４ｂ、上部電極膜１１２ｂおよび、下部電極膜１０４ｂと上部電極膜１１２ｂの間に挟まれる電極間絶縁膜１０６ｂおよび電極間絶縁膜１１０ｂを備える構造となっている。
＜半導体装置の作製方法＞
図５を用いて、図４に示す半導体装置の作製工程の一例について説明する。
まず、絶縁表面を有する基板１００を用意し、基板１００上に下地絶縁膜１０２を形成する。次に、下地絶縁膜１０２上にゲート電極１０４ａおよび下部電極膜１０４ｂとなる導電膜を成膜し、フォトリソグラフィ法などを用いて導電膜上にマスクを形成し、当該マスクを用いて導電膜の一部を位置選択的に除去してゲート電極１０４ａおよび下部電極膜１０４ｂをパターン形成する。次に、ゲート電極１０４ａおよび下部電極膜１０４ｂを覆うようにゲート絶縁膜１０６ａおよび電極間絶縁膜１０６ｂとなる絶縁膜を成膜し、フォトリソグラフィ法などを用いて絶縁膜上にマスクを形成し、当該マスクを用いて絶縁膜の一部を位置選択的に除去して、ゲート絶縁膜１０６ａおよび電極間絶縁膜１０６ｂを形成する。次に、ゲート絶縁膜１０６ａに接し、ゲート電極１０４ａを乗り越えるように酸化物半導体膜１０８を形成する（図２（Ａ）乃至図２（Ｄ）参照）。
また、ゲート電極１０４ａおよび下部電極膜１０４ｂをパターン形成する際、パターン形成された導電膜のアスペクト比（本実施の形態では、底辺に対する高さの比をいう）を高くすることで、平坦な導電膜（底辺が長い）の場合に比べ、容量素子１８０の容量値を大きくすることできる。
基板１００、下地絶縁膜１０２、ゲート電極１０４ａ、下部電極膜１０４ｂ、ゲート絶縁膜１０６ａ、電極間絶縁膜１０６ｂおよび酸化物半導体膜１０８の材料ならびに作製方法等は、実施の形態１を参酌することができる。
次に、酸化物半導体膜１０８の一部に接し、ゲート電極１０４ａを乗り越えるようにソース電極１１６ａおよびドレイン電極１１６ｂを形成する（図５（Ａ）参照）。
ソース電極１１６ａおよびドレイン電極１１６ｂの材料ならびに作製方法等は、実施の形態１を参酌することができる。
次に、少なくとも酸化物半導体膜１０８、ソース電極１１６ａ、ドレイン電極１１６ｂおよび電極間絶縁膜１０６ｂを覆うようにゲート絶縁膜１１０ａおよび電極間絶縁膜１１０ｂとなる絶縁膜を形成してエッチングを行うことにより、ゲート絶縁膜１１０ａおよび電極間絶縁膜１１０ｂを形成する（図５（Ｂ）参照）。
ゲート絶縁膜１１０ａおよび電極間絶縁膜１１０ｂの材料ならびに作製方法等は、実施の形態１を参酌することができる。
次に、ゲート電極１１２ａおよび上部電極膜１１２ｂとなる導電膜を成膜し、フォトリソグラフィ法などを用いて導電膜上にマスクを形成し、当該マスクを用いてゲート電極１０４ａおよび下部電極膜１０４ｂを乗り越えるように導電膜の一部を位置選択的に除去して導電膜をパターン形成する（図５（Ｃ）参照）。
パターン形成した導電膜は、トランジスタ１７０においては、ゲート電極１１２ａとして機能し、容量素子１８０においては、上部電極膜１１２ｂとして機能する。ゲート電極１１２ａは、ソース電極１１６ａおよびドレイン電極１１６ｂの一部に重畳している構造となっている。
ゲート電極１１２ａおよび上部電極膜１１２ｂの材料ならびに作製方法等は、実施の形態１を参酌することができる。
また、電極間絶縁膜１１０ｂを設けず、上部電極膜１１２ｂの代わりに先のソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜と同じ層で上部電極膜を形成してもよい。
酸化物半導体膜１０８がゲート絶縁膜１０６ａおよびゲート絶縁膜１１０ａを介してゲート電極１０４ａおよびゲート電極１１２ａに挟まれている構成にすることにより、酸化物半導体膜１０８へのゲート電界制御を複数の方向から行うことができる。このため、たとえば１×１０１７／ｃｍ３以上のキャリア濃度が高く、トランジスタのオン・オフの制御ができなかった酸化物半導体膜に対しても、トランジスタのオン・オフの制御が可能となる。
次に、ゲート電極１１２ａ、上部電極膜１１２ｂ、ゲート絶縁膜１１０ａおよび電極間絶縁膜１１０ｂ上に層間膜１１４を形成する（図５（Ｄ）参照）。
層間膜１１４の材料および作製方法等は、実施の形態１を参酌することができる。
このようにして、トランジスタ１７０および容量素子１８０を作製することができる。
また、図６に示すトランジスタ１９０のように、図５（Ｃ）で導電膜をパターン形成する際に、ゲート電極１１２ａがゲート絶縁膜１１０ａを介してソース電極１１６ａおよびドレイン電極１１６ｂと重畳しないように形成することで、ゲート電極１１２ａとソース電極１１６ａ間およびゲート電極１１２ａとドレイン電極１１６ｂ間の寄生容量を低減することができる。
以上により、フロントゲート電極として機能するゲート電極１１２ａの電界の影響を受けにくい領域を、バックゲート電極として機能するゲート電極１０４ａの電界で制御することができるため、しきい値電圧のマイナスシフトやＳ値の劣化などの電気特性のバラツキを抑制することができる。また、バックゲート電極の電界によりトランジスタのオン電流を向上させることができる。さらに、酸化物半導体膜１０８がゲート絶縁膜１０６ａおよびゲート絶縁膜１１０ａを介してゲート電極１０４ａおよびゲート電極１１２ａに挟まれている構成にすることにより、酸化物半導体膜１０８へのゲート電界制御を複数の方向から行うことができる。このため、たとえば１×１０１７／ｃｍ３以上のキャリア濃度が高く、トランジスタのオン・オフの制御ができなかった酸化物半導体膜に対しても、トランジスタのオン・オフの制御が可能となる。
よって、良好なトランジスタ特性を有する、酸化物半導体を用いたトランジスタを提供すること、酸化物半導体を用いたトランジスタを有する信頼性の高い半導体装置を提供することができる。また、トランジスタと容量素子を同一工程にて形成できるため容量素子を効率よく形成できる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１または実施の形態２に示す半導体装置を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
図７は、半導体装置の構成の一例である。図７（Ａ）に、半導体装置の断面図を、図７（Ｂ）に半導体装置の上面図を、図７（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図７（Ａ）は、図７（Ｂ）のＡ３−Ｂ３における断面に相当する。
図７（Ａ）および図７（Ｂ）に示す半導体装置は、下層に第１の半導体材料を用いたトランジスタ４６０を有し、上層に第２の半導体材料を用いたトランジスタ４６２およびトランジスタ４６２と同一工程により作製された容量素子４６４を有する。本実施の形態では、トランジスタ４６２および容量素子４６４として、実施の形態１のトランジスタ１５０および容量素子１６０を用いた場合の例を記載するが、実施の形態２で示すトランジスタおよび容量素子の構造を適用してもよい。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第２の半導体材料を酸化物半導体以外の半導体材料（例えば、シリコン系半導体材料または化合物系半導体材料）とし、第１の半導体材料を酸化物半導体とすればよい。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
トランジスタ４６０は、図７（Ａ）に示すように酸化物半導体以外の半導体材料（例えば、シリコン、ゲルマニウム、または化合物半導体材料など。化合物半導体材料としては、例えば、ＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮ、ＳｉＧｅなどを用いることができる。）を含む基板４００に設けられたチャネル形成領域４１６と、チャネル形成領域４１６を挟むように設けられた不純物領域４２０と、不純物領域４２０に接する金属間化合物領域４２４と、チャネル形成領域４１６上のゲート絶縁膜４０８と、ゲート絶縁膜４０８上のゲート電極４１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。なお、トランジスタ４６０を備える層に設けられた各半導体素子は、隔壁４９０により各々が分離されている。
基板４００上のトランジスタ４６０を覆うように絶縁膜４２８、および絶縁膜４３０が設けられている。なお、トランジスタ４６０において、ゲート電極４１０の側面に側壁絶縁膜（サイドウォール絶縁膜）を設け、不純物濃度が異なる領域を含む不純物領域４２０としてもよい。
単結晶半導体基板を用いたトランジスタ４６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ４６０を覆うように絶縁膜を２層形成する。そして、絶縁膜４２８および絶縁膜４３０上にトランジスタ４６２および容量素子４６４を形成する前処理として、絶縁膜４２８および絶縁膜４３０に除去処理（例えば、ＣＭＰ処理）を施して、絶縁膜４２８および絶縁膜４３０を平坦化し、同時にゲート電極４１０の上面を露出させる。
絶縁膜４２８および絶縁膜４３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜４２８および絶縁膜４３０は、プラズマＣＶＤ法またはスパッタリング法等を用いて形成することができる。
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁膜４２８および絶縁膜４３０を形成してもよい。
なお、本実施の形態において、絶縁膜４２８として窒化シリコン膜、絶縁膜４３０として酸化シリコン膜を用いる。
本実施の形態では、除去処理（例えば、ＣＭＰ処理）により十分に平坦化した絶縁膜４２８および絶縁膜４３０（好ましくは絶縁膜４２８および絶縁膜４３０表面の平均面粗さは０．１５ｎｍ以下）の上に、第１の層間膜４４２および第２の層間膜４４４が設けられている。第１の層間膜４４２および第２の層間膜４４４は、実施の形態１の下地絶縁膜１０２と同様の方法および材料を用いて形成することができる。
また、第１の層間膜４４２および第２の層間膜４４４に形成した開口を介してゲート電極４１０と電気的に接続された配線４４６が第２の層間膜４４４上に設けられ、配線４４６を形成することにより生じた段差を平坦にする平坦化膜として機能する第３の層間膜４４８が設けられている。配線４４６は、実施の形態１のソース電極１１６ａおよびドレイン電極１１６ｂと同様の方法および材料を用いて形成することができる。また、第３の層間膜４４８は、実施の形態１の層間膜１１４と同様の方法および材料を用いて形成することができる。
また、第３の層間膜４４８上には、下層（トランジスタ４６０のある層）と上層（トランジスタ４６２のある層）の間でトランジスタの特性に影響を及ぼし得る不純物の移動を抑制する機能を有する第４の層間膜４５０が設けられ、第４の層間膜４５０上には、トランジスタ４６２のゲート電極１０４ａおよび容量素子４６４の下部電極膜１０４ｂが設けられている。さらに、第４の層間膜４５０、ゲート電極１０４ａおよび下部電極膜１０４ｂ上には、トランジスタ４６２の酸化物半導体膜１０８に酸素を供給する機能を有する下地絶縁膜４５２が設けられている。第４の層間膜４５０としては、銅やアルミニウムが酸化物半導体膜１０８に達することを防止するためのバリア膜を設けることが好ましい。銅やアルミニウムの移動を阻害するバリア膜としては、窒化タンタル膜、タングステン膜、窒化タングステン膜、モリブデン膜、窒化モリブデン膜、チタン膜、窒化チタン膜、クロム膜、窒化クロム膜が挙げられる。また、下地絶縁膜４５２としては、実施の形態１の下地絶縁膜１０２と同様の方法および材料を用いて形成することができる。
そして、トランジスタ４６２のドレイン電極１１６ｂと電気的に接続される配線４５６が、電極間絶縁膜１１０ｂ、電極間絶縁膜１０６ｂ、第４の層間膜４５０および下地絶縁膜４５２に設けられた開口部を通して配線４４６と電気的に接続されている。また、配線４４６は、容量素子４６４の下部電極膜１０４ｂと電気的に接続されている。また、ソース電極１１６ａおよびドレイン電極１１６ｂは、層間膜１１４上に設けられ、ソース電極１１６ａおよびドレイン電極１１６ｂ上には保護膜４５８が設けられている。保護膜４５８は、層間膜１１４と同様の方法および材料を用いて形成すればよい。なお、本実施の形態のトランジスタと容量素子の構造や各構成要素は実施の形態１を参酌することができる。
図７（Ａ）に示すトランジスタ４６２は、チャネル形成領域に酸化物半導体材料を用いたトランジスタである。ここで、トランジスタ４６２に含まれる酸化物半導体膜１０８は、上述の実施の形態にて記載したように、水分や水素などの不純物が極力除去されて高純度化されたものであることが望ましい。また、酸素欠損が十分に埋められたものであることが好ましい。このような酸化物半導体膜を用いることで、オフ電流の極めて小さいトランジスタ４６２を得ることができる。
トランジスタ４６２は、オフ電流が極めて小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図７（Ａ）および図７（Ｂ）において、トランジスタ４６０と、トランジスタ４６２とは、少なくとも一部が重畳するように設けられており、トランジスタ４６０のソース領域またはドレイン領域と酸化物半導体膜１０８の一部が重畳するように設けられていることが好ましい。また、トランジスタ４６０および容量素子４６４が重畳するように設けられていることが好ましい。例えば、容量素子４６４の下部電極膜１０４ｂおよび上部電極膜１１２ｂは、トランジスタ４６０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
なお、本実施の形態では、トランジスタ４６０のゲート電極４１０と、トランジスタ４６２のドレイン電極１１６ｂは、配線４４６および配線４５６を介して電気的に接続されているが、直接接続していてもよい。また、本実施の形態では、トランジスタ４６０を含む層とトランジスタ４６２を含む層の間に、第１の層間膜４４２乃至第４の層間膜４５０および下地絶縁膜４５２が存在しているが、必ずしも全ての膜が必要ではなく、どの膜を形成するかについては、半導体装置に必要とされる特性、信頼性およびコストなどを鑑み、実施者が適宜選択すればよい。
次に、図７（Ａ）および図７（Ｂ）に対応する回路構成の一例を図７（Ｃ）に示す。
図７（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ４６０のソース電極が電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ４６０のドレイン電極が電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ４６２のソース電極（またはドレイン電極）が電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ４６２のゲート電極が電気的に接続されている。そして、トランジスタ４６０のゲート電極と、トランジスタ４６２のドレイン電極（またはソース電極）は、容量素子４６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子４６４の電極の他方が電気的に接続されている。
図７（Ｃ）に示す半導体装置では、トランジスタ４６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。なお、トランジスタ４６０は活性層（チャネル形成領域ともいえる）に酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＯＳ））を用いているため、トランジスタの回路記号の横にＯＳという符号を付している。本明細書の説明で用いる他の図面についてもＯＳという符号を付しているトランジスタは上述と同様の意味を持つ。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ４６２がオン状態となる電位にして、トランジスタ４６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ４６０のゲート電極、および容量素子４６４に与えられる。すなわち、トランジスタ４６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ４６２がオフ状態となる電位にして、トランジスタ４６２をオフ状態とすることにより、トランジスタ４６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ４６２のオフ電流は極めて小さいため、トランジスタ４６０のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ４６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ４６０をｎチャネル型とすると、トランジスタ４６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ４６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ４６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ４６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ４６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ４６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ４６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ４６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上により、フロントゲート電極として機能するゲート電極１１２ａの電界の影響を受けにくい領域を、バックゲート電極として機能するゲート電極１０４ａの電界で制御することができるため、しきい値電圧のマイナスシフトやＳ値の劣化などの電気特性のバラツキを抑制することができる。また、バックゲート電極の電界によりトランジスタのオン電流を向上させることができる。さらに、酸化物半導体膜１０８がゲート絶縁膜１０６ａおよびゲート絶縁膜１１０ａを介してゲート電極１０４ａおよびゲート電極１１２ａに挟まれている構成にすることにより、酸化物半導体膜１０８へのゲート電界制御を複数の方向から行うことができる。このため、たとえば１×１０１７／ｃｍ３以上のキャリア濃度が高く、トランジスタのオン・オフの制御ができなかった酸化物半導体膜に対しても、トランジスタのオン・オフの制御が可能となる。
また、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置、および該半導体装置の作製方法を提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態においては、実施の形態１または実施の形態２に示す半導体装置を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる構成について、図８および図９を用いて説明を行う。
図８（Ａ）は、半導体装置の回路構成の一例を示し、図８（Ｂ）は半導体装置の一例を示す概念図である。まず、図８（Ａ）に示す半導体装置について説明を行い、続けて図８（Ｂ）に示す半導体装置について、以下で説明を行う。
図８（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ４６２のソース電極またはドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ４６２のゲート電極とは電気的に接続され、トランジスタ４６２のソース電極またはドレイン電極と容量素子４６４の第１の端子とは電気的に接続されている。
次に、図８（Ａ）に示す半導体装置（メモリセル６５０）に、情報の書き込みおよび保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ４６２がオン状態となる電位として、トランジスタ４６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子４６４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ４６２がオフ状態となる電位として、トランジスタ４６２をオフ状態とすることにより、容量素子４６４の第１の端子の電位が保持される（保持）。
酸化物半導体を用いたトランジスタ４６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ４６２をオフ状態とすることで、容量素子４６４の第１の端子の電位（あるいは、容量素子４６４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ４６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子４６４とが導通し、ビット線ＢＬと容量素子４６４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子４６４の第１の端子の電位（あるいは容量素子４６４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子４６４の第１の端子の電位をＶ、容量素子４６４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル６５０の状態として、容量素子４６４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図８（Ａ）に示す半導体装置は、トランジスタ４６２のオフ電流が極めて小さいという特徴から、容量素子４６４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図８（Ｂ）に示す半導体装置について、説明を行う。
図８（Ｂ）に示す半導体装置は、上部に記憶回路として図８（Ａ）に示したメモリセル６５０を複数有するメモリセルアレイ６５１ａおよびメモリセルアレイ６５１ｂを有し、下部に、メモリセルアレイ６５１（メモリセルアレイ６５１ａおよびメモリセルアレイ６５１ｂ）を動作させるために必要な周辺回路６５３を有する。なお、周辺回路６５３は、メモリセルアレイ６５１と電気的に接続されている。このような構成とすることにより、半導体装置の小型化を図ることができる。
周辺回路６５３に設けられるトランジスタは、トランジスタ４６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図８（Ｂ）に示した半導体装置では、２つのメモリセルアレイ６５１（メモリセルアレイ６５１ａと、メモリセルアレイ６５１ｂ）が積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
次に、図８（Ａ）に示したメモリセル６５０の具体的な構成について図９を用いて説明を行う。
図９は、メモリセル６５０の構成の一例である。図９（Ａ）に、メモリセル６５０の断面図を、図９（Ｂ）にメモリセル６５０の上面図をそれぞれ示す。ここで、図９（Ａ）は、図９（Ｂ）のＡ４−Ｂ４における断面に相当する。
下地絶縁膜４５２上に設けられたトランジスタ４６２は、実施の形態１または実施の形態３で示した構成と同一の構成とすることができる。
図９（Ａ）および図９（Ｂ）に示す半導体装置は、上層に第２の半導体材料を含んで構成されるトランジスタ４６２およびトランジスタ４６２と同一工程により作製された容量素子４６４を備えている。また、下層に第１の半導体材料を含んで構成されるトランジスタ４９２を備えている。本実施の形態では、トランジスタ４６２および容量素子４６４として、実施の形態１のトランジスタ１５０および容量素子１６０を用いた場合の例を記載するが、上述の他の実施の形態で示すトランジスタおよび容量素子の構造を適用してもよい。
トランジスタ４６２のゲート電極１０４ａが容量素子４６４の下部電極膜１０４ｂと、トランジスタ４６２のゲート絶縁膜１０６ａが容量素子４６４の電極間絶縁膜１０６ｂと、トランジスタ４６２のゲート絶縁膜１１０ａが容量素子４６４の電極間絶縁膜１１０ｂと、トランジスタ４６２のゲート電極１１２ａが容量素子４６４の上部電極膜１１２ｂと、それぞれ同一材料および同一工程により形成されている。そして、トランジスタ４６２と容量素子４６４は、配線４５６により電気的に接続されている。
トランジスタ４６２および容量素子４６４の上には層間膜１１４が設けられ、層間膜１１４上に、メモリセル６５０と隣接するメモリセル６５０を接続するためにドレイン電極１１６ｂが設けられている。なお、ドレイン電極１１６ｂは、図８（Ａ）の回路図におけるビット線ＢＬに相当する。
図９（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
以上のように、下地絶縁膜４５２上に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
なお、図９（Ａ）のように、実施の形態３と同様にトランジスタ４６２を含む層の下にトランジスタ４９２を含む層など複数の層を積層してもよい。例えば、図９（Ａ）では、単結晶半導体基板を活性層として用いたトランジスタ４９２および、ＭＯＳ構造の容量素子４９４を備える層が、トランジスタ４６２を含む層の下に設けられている。なお、トランジスタ４９２および、ＭＯＳ構造の容量素子４９４を備える層に設けられた各半導体素子は、隔壁４９０により各々が分離されている。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上により、フロントゲート電極として機能するゲート電極１１２ａの電界の影響を受けにくい領域を、バックゲート電極として機能するゲート電極１０４ａの電界で制御することができるため、しきい値電圧のマイナスシフトやＳ値の劣化などの電気特性のバラツキを抑制することができる。また、バックゲート電極の電界によりトランジスタのオン電流を向上させることができる。さらに、酸化物半導体膜１０８がゲート絶縁膜１０６ａおよびゲート絶縁膜１１０ａを介してゲート電極１０４ａおよびゲート電極１１２ａに挟まれている構成にすることにより、酸化物半導体膜１０８へのゲート電界制御を複数の方向から行うことができる。このため、たとえば１×１０１７／ｃｍ３以上のキャリア濃度が高く、トランジスタのオン・オフの制御ができなかった酸化物半導体膜に対しても、トランジスタのオン・オフの制御が可能となる。
また、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置、および該半導体装置の作製方法を提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、本明細書に示すトランジスタを使用した半導体装置の他の例として、論理回路であるＮＯＲ型回路、およびＮＡＮＤ型回路を図１４（Ａ）乃至図１４（Ｃ）に示す。図１４（Ｂ）はＮＯＲ型回路であり、図１４（Ｃ）はＮＡＮＤ型回路である。図１４（Ａ）は図１４（Ｂ）のＮＯＲ型回路におけるトランジスタ８０２およびトランジスタ８０３の構造を示す断面図である。
図１４（Ｂ）および図１４（Ｃ）に示すＮＯＲ型回路およびＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジスタ８０１、トランジスタ８０２、トランジスタ８１１、トランジスタ８１４は、実施の形態３で示したトランジスタ４６０と同様の構成とすることができる。本実施の形態では、ｎ型の導電型を有する半導体材料を用いた基板８００（例えば、ｎ型単結晶シリコン基板）に、ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を導入してｐ型不純物領域を有するｐチャネル型トランジスタを形成する。
また、ｎチャネル型トランジスタであるトランジスタ８０３、トランジスタ８０４、トランジスタ８１２、トランジスタ８１３は、実施の形態１で示すトランジスタ１５０と同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを適用する。
なお、図１４（Ａ）乃至図１４（Ｃ）に示すＮＯＲ型回路およびＮＡＮＤ型回路においては、トランジスタ８０３、トランジスタ８０４、トランジスタ８１２、トランジスタ８１３は、酸化物半導体膜のチャネル形成領域が薄膜化されているため、該トランジスタのしきい値電圧のマイナス方向へのシフトを抑制することができる。また、絶縁膜を介して酸化物半導体膜は挟むように２つのゲート電極が設けられており、一方のゲート電極を所謂バックゲートとして用いて、適宜電位を制御し、例えばＧＮＤとすることでトランジスタ８０３、トランジスタ８０４、トランジスタ８１２、トランジスタ８１３のしきい値電圧をよりプラスとし、ノーマリーオフのトランジスタとすることができる。
なお、本実施の形態は、ＮＯＲ型回路において、トランジスタ８０３およびトランジスタ８０４に設けられ、バックゲートとして機能できるゲート電極同士は電気的に接続し、ＮＡＮＤ型回路において、トランジスタ８１２およびトランジスタ８１３に設けられ、バックゲートとして機能するゲート電極同士は電気的に接続する例を示す。但し、これに限定されず、上記バックゲートとして機能するゲート電極はそれぞれ独立して電気的に制御される構造であってもよい。
図１４（Ａ）に示す半導体装置は、基板８００に単結晶シリコン基板を用いて、該単結晶シリコン基板にトランジスタ８０２を形成し、トランジスタ８０２上に、酸化物半導体膜をチャネル形成領域に用いたトランジスタ８０３を積層する例である。基板８００上にはトランジスタ８０２を囲むように素子分離絶縁層８０６が設けられている。
トランジスタ８０３のゲート電極８４１ａと電気的に接続された電極８４１ｂは、ゲート絶縁膜８４３および絶縁膜８３９に設けられたコンタクトホールを介して、トランジスタ８０３と同じ層に設けられた電極８３５と電気的に接続している。電極８３５は、絶縁膜８３６および絶縁膜８３３に設けられたコンタクトホールを介して、配線８３２と電気的に接続している。図１４（Ａ）には明示的に図示しないが、配線８３２は、絶縁膜８３０、絶縁膜８２８および絶縁膜８２６に設けられたコンタクトホールを介して、トランジスタ８０２のゲート電極８２１と電気的に接続している。したがって、トランジスタ８０３のゲート電極８４１ａは、トランジスタ８０２のゲート電極８２１と電気的に接続している。
また、図１４（Ａ）には明示的に図示しないが、トランジスタ８０２の電極８２５は、配線８３４と電気的に接続しており、配線８３４は、電極８３１を介してトランジスタ８０３の電極８４５と電気的に接続している。よって、トランジスタ８０２の電極８２５と、トランジスタ８０３の電極８４５とは、電気的に接続している。
なお、トランジスタ８０２の電極（またはゲート電極）と、トランジスタ８０３の電極（またはゲート電極）との電気的な接続は、図１４（Ａ）に示す構成に限られず、間に介する電極（または配線）、絶縁膜の構成は適宜設定することが可能である。
図１４（Ａ）に示すように、トランジスタ８０２と、トランジスタ８０３とを積層しても設けることより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。また、トランジスタ８０２はノーマリーオフを実現可能なトランジスタであるため、論理回路の制御を正確に行うことができる。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置、および該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
上記実施の形態に開示したトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図１０（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１０（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１０（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば、タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図１０（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、上記実施の形態に記載されている半導体装置を含むメモリセルを用いることができる。
図１０（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、論理（値）を反転させる論理素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。論理（値）を反転させる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図１０（Ｂ）または図１０（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１０（Ｂ）および図１０（Ｃ）の回路の説明を行う。
図１０（Ｂ）および図１０（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、上記実施の形態に開示したトランジスタを含む記憶回路の構成の一例を示す。
図１０（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、上記実施の形態に記載されているメモリセルを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１０（Ｂ）では、スイッチング素子１１４１として、上記実施の形態に開示したトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１０（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図１０（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図１０（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態７）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型あるいはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１１に示す。
図１１（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。また、電力供給のための電源コード９００５を筐体９００１に有している。
実施の形態１または実施の形態２に示すトランジスタは、表示部９００３に用いることが可能であり、電子機器に高い信頼性を付与することができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせることができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図１１（Ｂ）は、携帯音楽プレーヤであり、本体３０２１には表示部３０２３と、耳に装着するための固定部３０２２と、スピーカー、操作ボタン３０２４、外部メモリスロット３０２５等が設けられている。実施の形態１または実施の形態２のトランジスタ、または実施の形態３乃至実施の形態５に示した半導体装置を本体３０２１に内蔵されているメモリやＣＰＵなどに適用することにより、より省電力化された携帯音楽プレイヤー（ＰＤＡ）とすることができる。
さらに、図１１（Ｂ）に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。
図１１（Ｃ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。コンピュータは、本発明の一態様を用いて作製される半導体装置をその表示部９２０３に用いることにより作製される。実施の形態６に示したＣＰＵを利用すれば、省電力化されたコンピュータとすることが可能となる。
図１２（Ａ）および図１２（Ｂ）は２つ折り可能なタブレット型端末である。図１２（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
図１２（Ａ）および図１２（Ｂ）に示すような携帯機器においては、画像データの一時記憶などにメモリとしてＳＲＡＭまたはＤＲＡＭが使用されている。例えば、実施の形態３乃至実施の形態５に説明した半導体装置をメモリとして使用することができる。先の実施の形態で説明した半導体装置をメモリに採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減することができる。
また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８に触れることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどで触れることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図１２（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
図１２（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１２（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１２（Ａ）および図１２（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。なお、バッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図１２（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図１２（Ｃ）にブロック図を示し説明する。図１２（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１２（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
まず、外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
なお、太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
図１３（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカー部８００３から音声を出力することが可能である。実施の形態１または実施の形態２に示すトランジスタを用いて表示部８００２に用いることが可能である。
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの、半導体表示装置を用いることができる。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、実施の形態３乃至実施の形態６のいずれかに示すメモリやＣＰＵを用いることが可能である。
図１３（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショナーは、実施の形態６のＣＰＵを用いた電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１３（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。あるいは、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態６に示したＣＰＵは、酸化物半導体を用いたＣＰＵであるため、耐熱性に優れており、信頼性の高いエアコンディショナーを実現できる。
図１３（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１３（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。実施の形態６に示したＣＰＵを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図１３（Ｂ）および図１３（Ｃ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。実施の形態６に示したＣＰＵを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１００ 基板
１０２ 下地絶縁膜
１０４ａ ゲート電極
１０４ｂ 下部電極膜
１０６ａ ゲート絶縁膜
１０６ｂ 電極間絶縁膜
１０８ 酸化物半導体膜
１０８ａ チャネル形成領域
１０８ｂ 低抵抗領域
１０８ｃ 低抵抗領域
１１０ａ ゲート絶縁膜
１１０ｂ 電極間絶縁膜
１１２ａ ゲート電極
１１２ｂ 上部電極膜
１１４ 層間膜
１１６ａ ソース電極
１１６ｂ ドレイン電極
１２０ 不純物
１５０ トランジスタ
１６０ 容量素子
１７０ トランジスタ
１８０ 容量素子
１９０ トランジスタ
４００ 基板
４０８ ゲート絶縁膜
４１０ ゲート電極
４１６ チャネル形成領域
４２０ 不純物領域
４２４ 金属間化合物領域
４２８ 絶縁膜
４３０ 絶縁膜
４４２ 第１の層間膜
４４４ 第２の層間膜
４４６ 配線
４４８ 第３の層間膜
４５０ 第４の層間膜
４５２ 下地絶縁膜
４５６ 配線
４５８ 保護膜
４６０ トランジスタ
４６２ トランジスタ
４６４ 容量素子
４９０ 隔壁
４９２ トランジスタ
４９４ 容量素子
６５０ メモリセル
６５１ メモリセルアレイ
６５１ａ メモリセルアレイ
６５１ｂ メモリセルアレイ
６５３ 周辺回路
８００ 基板
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０６ 素子分離絶縁層
８１１ トランジスタ
８１２ トランジスタ
８１３ トランジスタ
８１４ トランジスタ
８２１ ゲート電極
８２５ 電極
８２６ 絶縁膜
８２８ 絶縁膜
８３０ 絶縁膜
８３１ 電極
８３２ 配線
８３３ 絶縁膜
８３４ 配線
８３５ 電極
８３６ 絶縁膜
８３９ 絶縁膜
８４１ａ ゲート電極
８４１ｂ 電極
８４３ ゲート絶縁膜
８４５ 電極
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０２１ 本体
３０２２ 固定部
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部メモリスロット
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカー部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (11)

  1. 第１のゲート電極と、
    前記第１のゲート電極を覆う第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜に接し、前記第１のゲート電極を乗り越えるように設けられた酸化物半導体膜と、
    少なくとも前記酸化物半導体膜を覆う第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の一部に接し、前記第１のゲート電極を乗り越えるように設けられた第２のゲート電極と、
    前記第２のゲート電極を挟んで前記酸化物半導体膜と電気的に接続するソース電極およびドレイン電極と、を有する半導体装置。
  2. 第１のゲート電極と、
    前記第１のゲート電極を覆う第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜に接し、前記第１のゲート電極を乗り越えるように設けられた酸化物半導体膜と、
    少なくとも前記酸化物半導体膜を覆う第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の一部に接し、前記第１のゲート電極を乗り越えるように設けられた第２のゲート電極と、
    前記第２のゲート絶縁膜および前記第２のゲート電極上の層間膜と、
    前記第２のゲート絶縁膜および前記層間膜に設けられた開口を介して、前記層間膜上に前記第２のゲート電極を挟んで前記酸化物半導体膜と電気的に接続するソース電極およびドレイン電極と、を有する半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記酸化物半導体膜は、チャネル形成領域および前記チャネル形成領域を挟む一対の低抵抗領域を含み、
    前記チャネル形成領域は、前記第２のゲート電極と重畳し、
    前記ソース電極および前記ドレイン電極は、前記一対の低抵抗領域と電気的に接続する半導体装置。
  4. 第１のゲート電極と、
    前記第１のゲート電極を覆う第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜に接し、前記第１のゲート電極を乗り越えるように設けられた酸化物半導体膜と、
    前記酸化物半導体膜の一部に接し、前記第１のゲート電極を乗り越えるように設けられたソース電極およびドレイン電極と、
    少なくとも前記酸化物半導体膜、前記ソース電極および前記ドレイン電極を覆う第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の一部に接し、前記第１のゲート電極を乗り越えるように設けられた第２のゲート電極と、を有する半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第２のゲート電極は、前記第２のゲート絶縁膜を介して前記ソース電極および前記ドレイン電極の一部と重畳する半導体装置。
  6. 請求項１乃至請求項５のいずれか一に記載の半導体装置において、
    容量素子を有し、
    前記容量素子は、
    下部電極膜と、
    前記下部電極膜を覆う電極間絶縁膜と、
    前記電極間絶縁膜の一部に接し、前記下部電極膜を乗り越えるように設けられた上部電極膜を有し、
    前記第１のゲート電極と前記下部電極膜は同一の組成であり、
    前記第１のゲート絶縁膜と前記電極間絶縁膜は同一の組成であり、
    前記第２のゲート電極と前記上部電極膜は同一の組成である半導体装置。
  7. 第１のゲート電極を形成し、
    前記第１のゲート電極を覆う第１のゲート絶縁膜を形成し、
    前記第１のゲート絶縁膜に接し、前記第１のゲート電極を乗り越えるように酸化物半導体膜を形成し、
    少なくとも前記酸化物半導体膜を覆う第２のゲート絶縁膜を形成し、
    前記第２のゲート絶縁膜の一部に接し、前記第１のゲート電極を乗り越えるように第２のゲート電極を形成し、
    前記第２のゲート絶縁膜および前記第２のゲート電極上に層間膜を形成し、
    前記第２のゲート絶縁膜および前記層間膜に開口を設け、前記層間膜上に前記第２のゲート電極を挟んで前記酸化物半導体膜と電気的に接続するソース電極およびドレイン電極を形成する半導体装置の作製方法。
  8. 請求項７に記載の半導体装置の作製方法において、
    前記第２のゲート電極を形成後、不純物を添加し、前記第２のゲート電極と重畳している前記酸化物半導体膜中の領域にチャネル形成領域を、前記チャネル形成領域を挟む前記酸化物半導体膜中の領域に一対の低抵抗領域を、それぞれ自己整合的に形成する半導体装置の作製方法。
  9. 第１のゲート電極を形成し、
    前記第１のゲート電極を覆う第１のゲート絶縁膜を形成し、
    前記第１のゲート絶縁膜に接し、前記第１のゲート電極を乗り越えるように酸化物半導体膜を形成し、
    前記酸化物半導体膜の一部に接し、前記第１のゲート電極を乗り越えるようにソース電極およびドレイン電極を形成し、
    少なくとも前記酸化物半導体膜、前記ソース電極および前記ドレイン電極を覆う第２のゲート絶縁膜を形成し、
    前記第２のゲート絶縁膜の一部に接し、前記第１のゲート電極を乗り越えるように第２のゲート電極を形成する半導体装置の作製方法。
  10. 請求項９に記載の半導体装置の作製方法において、
    前記第２のゲート電極は、前記第２のゲート絶縁膜を介して前記ソース電極および前記ドレイン電極の一部と重畳する半導体装置の作製方法。
  11. 容量素子を有する半導体装置の作製方法であって、
    請求項７乃至請求項１０のいずれか一に記載の半導体装置の作製方法において、
    前記第１のゲート電極と同一層で下部電極膜を形成し、
    前記下部電極膜を覆う電極間絶縁膜を形成し、
    前記電極間絶縁膜の一部に接し、前記下部電極膜を乗り越えるように設けられた上部電極膜を形成し、
    前記第１のゲート電極と前記下部電極膜は同一工程で形成しており、
    前記第１のゲート絶縁膜と前記電極間絶縁膜は同一工程で形成しており、
    前記第２のゲート電極と前記上部電極膜は同一工程で形成している半導体装置の作製方法。
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CN (1) CN104247030B (ja)
DE (1) DE112013002106T5 (ja)
SG (1) SG11201504825RA (ja)
TW (1) TWI577019B (ja)
WO (1) WO2013157619A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2016174541A1 (ja) * 2015-04-30 2018-04-26 株式会社半導体エネルギー研究所 電子機器
JP2021121024A (ja) * 2014-01-16 2021-08-19 株式会社半導体エネルギー研究所 半導体装置
JP2022028780A (ja) * 2013-10-22 2022-02-16 株式会社半導体エネルギー研究所 半導体装置
JP2022089868A (ja) * 2014-10-29 2022-06-16 株式会社半導体エネルギー研究所 撮像装置

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102103913B1 (ko) 2012-01-10 2020-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9029863B2 (en) 2012-04-20 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI644433B (zh) 2013-03-13 2018-12-11 半導體能源研究所股份有限公司 半導體裝置
KR102234236B1 (ko) 2013-09-13 2021-04-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10186618B2 (en) 2015-03-18 2019-01-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6369366B2 (ja) * 2015-03-26 2018-08-08 豊田合成株式会社 半導体装置の製造方法
US10985278B2 (en) * 2015-07-21 2021-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2017038110A1 (ja) * 2015-08-28 2017-03-09 日立化成株式会社 半導体装置及びその製造方法
US9978879B2 (en) * 2016-08-31 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10930535B2 (en) * 2016-12-02 2021-02-23 Applied Materials, Inc. RFID part authentication and tracking of processing components
KR102333036B1 (ko) 2017-08-31 2021-12-02 마이크론 테크놀로지, 인크 금속 산화물 반도체 디바이스의 접촉을 위한 반도체 디바이스, 트랜지스터, 및 관련된 방법
KR102396806B1 (ko) 2017-08-31 2022-05-12 마이크론 테크놀로지, 인크 반도체 장치, 하이브리드 트랜지스터 및 관련 방법
US10580768B1 (en) * 2018-09-28 2020-03-03 Win Semiconductors Corp. Gallium arsenide cell
CN111033728A (zh) 2019-04-15 2020-04-17 长江存储科技有限责任公司 具有可编程逻辑器件和动态随机存取存储器的键合半导体器件及其形成方法
CN110192269A (zh) * 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成
JP7311615B2 (ja) 2019-04-30 2023-07-19 長江存儲科技有限責任公司 プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
CN110870062A (zh) 2019-04-30 2020-03-06 长江存储科技有限责任公司 具有可编程逻辑器件和nand闪存的键合半导体器件及其形成方法
KR20210009000A (ko) * 2019-07-16 2021-01-26 삼성전자주식회사 반도체 장치
KR20210047119A (ko) * 2019-10-21 2021-04-29 삼성전자주식회사 금속 질화막 제조방법 및 금속 질화막을 포함하는 전자 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073663A (ja) * 2005-09-06 2007-03-22 National Institute Of Advanced Industrial & Technology 半導体構造
JP2010251459A (ja) * 2009-04-14 2010-11-04 Hitachi Ltd 半導体装置およびその製造方法
JP2012068629A (ja) * 2010-08-27 2012-04-05 Semiconductor Energy Lab Co Ltd 発光表示装置の作製方法

Family Cites Families (131)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3173760B2 (ja) * 1994-11-11 2001-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
KR0179175B1 (ko) 1995-10-05 1999-03-20 문정환 반도체 메모리 장치 및 제조방법
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US6579761B1 (en) * 2002-08-20 2003-06-17 Taiwan Semiconductor Manufacturing Company Method to improve the coupling ratio of top gate to floating gate in flash
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US8222680B2 (en) * 2002-10-22 2012-07-17 Advanced Micro Devices, Inc. Double and triple gate MOSFET devices and methods for making same
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US20060214233A1 (en) * 2005-03-22 2006-09-28 Ananthanarayanan Hari P FinFET semiconductor device
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7636078B2 (en) * 2005-05-20 2009-12-22 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
KR100655691B1 (ko) * 2005-09-21 2006-12-08 삼성전자주식회사 커패시터 및 이의 제조 방법.
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2009206306A (ja) 2008-02-28 2009-09-10 Seiko Epson Corp 半導体装置の製造方法及び電気光学装置の製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8106400B2 (en) * 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101547326B1 (ko) 2008-12-04 2015-08-26 삼성전자주식회사 트랜지스터 및 그 제조방법
JP4905442B2 (ja) * 2008-12-05 2012-03-28 ソニー株式会社 半導体装置およびその製造方法
EP2515337B1 (en) 2008-12-24 2016-02-24 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
CN102422426B (zh) 2009-05-01 2016-06-01 株式会社半导体能源研究所 半导体装置的制造方法
JP5796760B2 (ja) * 2009-07-29 2015-10-21 Ｎｌｔテクノロジー株式会社 トランジスタ回路
WO2011027705A1 (ja) * 2009-09-01 2011-03-10 シャープ株式会社 半導体装置、アクティブマトリクス基板、及び表示装置
KR20110037220A (ko) 2009-10-06 2011-04-13 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치
KR101819197B1 (ko) * 2010-02-05 2018-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법
WO2011152286A1 (en) * 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011158703A1 (en) 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101108176B1 (ko) 2010-07-07 2012-01-31 삼성모바일디스플레이주식회사 더블 게이트형 박막 트랜지스터 및 이를 구비한 유기 발광 표시 장치
US8835917B2 (en) * 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
TWI670711B (zh) * 2010-09-14 2019-09-01 日商半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
US9099437B2 (en) 2011-03-08 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8817434B2 (en) * 2011-10-11 2014-08-26 United Microelectronics Corporation Electrostatic discharge (ESD) protection device
CN102368499B (zh) * 2011-10-27 2014-04-16 深圳市华星光电技术有限公司 Tft阵列基板及液晶面板
TWI569446B (zh) 2011-12-23 2017-02-01 半導體能源研究所股份有限公司 半導體元件、半導體元件的製造方法、及包含半導體元件的半導體裝置
KR102103913B1 (ko) 2012-01-10 2020-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8969867B2 (en) 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20130187150A1 (en) 2012-01-20 2013-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9029863B2 (en) 2012-04-20 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073663A (ja) * 2005-09-06 2007-03-22 National Institute Of Advanced Industrial & Technology 半導体構造
JP2010251459A (ja) * 2009-04-14 2010-11-04 Hitachi Ltd 半導体装置およびその製造方法
JP2012068629A (ja) * 2010-08-27 2012-04-05 Semiconductor Energy Lab Co Ltd 発光表示装置の作製方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022028780A (ja) * 2013-10-22 2022-02-16 株式会社半導体エネルギー研究所 半導体装置
JP7084540B2 (ja) 2013-10-22 2022-06-14 株式会社半導体エネルギー研究所 半導体装置
JP2021121024A (ja) * 2014-01-16 2021-08-19 株式会社半導体エネルギー研究所 半導体装置
JP7171813B2 (ja) 2014-01-16 2022-11-15 株式会社半導体エネルギー研究所 半導体装置
JP2022089868A (ja) * 2014-10-29 2022-06-16 株式会社半導体エネルギー研究所 撮像装置
JP7432644B2 (ja) 2014-10-29 2024-02-16 株式会社半導体エネルギー研究所 撮像装置
JPWO2016174541A1 (ja) * 2015-04-30 2018-04-26 株式会社半導体エネルギー研究所 電子機器
JP7016697B2 (ja) 2015-04-30 2022-02-07 株式会社半導体エネルギー研究所 電子機器

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