JP6131060B2

JP6131060B2 - 半導体装置

Info

Publication number: JP6131060B2
Application number: JP2013019262A
Authority: JP
Inventors: 山崎　舜平; 舜平山崎; 磯部　敦生; 敦生磯部; 勇気畑; 英本堂
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-02-09
Filing date: 2013-02-04
Publication date: 2017-05-17
Anticipated expiration: 2033-02-04
Also published as: JP2013179289A

Description

本発明は、半導体装置および半導体装置の作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

絶縁表面を有する基板上に形成された半導体薄膜を活性層として用いたトランジスタは、集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く用いられている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。

特開２００６−１６５５２８号公報

酸化物半導体膜にチャネルが形成されるトランジスタは、加工条件または熱処理条件によって電気的特性が変化することがある。この変化は、酸化物半導体膜の形成工程時に当該酸化物半導体膜から酸素（Ｏ）が脱離することなどに起因するものと考えられる。そして、酸素（Ｏ）の脱離は、酸化物半導体膜の側面（端面）において生じやすいことが分かった。すなわち、酸化物半導体膜にチャネルが形成されるトランジスタにおいては、当該酸化物半導体膜の側面近傍の領域が低抵抗領域となり、当該領域にトランジスタの寄生チャネルが形成されやすいことが分かった。また、その寄生チャネルによる、トランジスタの電気的特性に異常が生じるといった問題が発生している。例えば、トランジスタの電流−電圧特性曲線が、本来のしきい値電圧より低いゲート電圧で立ち上がって一度電流が安定した後、再び本来のしきい値電圧で立ち上がってコブのような形状となる、といった問題がある。

また、半導体装置の様々な箇所に設けられている容量素子を如何に効率良く形成するかが、半導体装置の製造に要する時間やコストに影響を与える。そして、半導体装置の集積度等にも影響を及ぼし得る。

上述の課題を鑑み、良好な電気特性を有する半導体装置を提供することを目的の一とする。また、該半導体装置と同一工程で容量素子が効率良く形成された半導体装置を提供することを目的の一とする。

本発明者は上記のような問題について、本来のしきい値電圧より低いゲート電圧で酸化物半導体膜の側端部に擬似的なチャネル（以下、寄生チャネルとも呼ぶ）が形成され、リーク電流が増大することを発見した。

酸化物半導体膜の側端部に寄生チャネルが形成されるのは、当該側端部と電気的に接続されるトランジスタのソース電極およびドレイン電極が存在するからである。すなわち、当該側端部とトランジスタのソース電極およびドレイン電極の少なくとも一方が電気的に接続されていなければ当該側端部に寄生チャネルは形成されない。よって、本発明の一態様は、トランジスタのソース電極およびドレイン電極の少なくとも一方と、酸化物半導体膜の側端部とが電気的に接続されない構造のトランジスタを提供することを要旨とする。より具体的には、例えば、以下の態様とすることができる。

開示する発明の一態様は、絶縁表面上の不純物元素が添加された第１の領域、第１の領域の外側領域を囲うチャネル形成領域、およびチャネル形成領域の外側領域を囲み、不純物元素が少なくとも一部に添加された第２の領域を少なくとも含む酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上の、チャネル形成領域と重畳するゲート電極と、ゲート電極の側面を少なくとも覆う側壁絶縁膜と、ゲート電極に囲まれ、酸化物半導体膜の第１の領域と接するソース電極と、酸化物半導体膜の側端部を含む外周部全体を囲み、酸化物半導体膜の第２の領域と接するドレイン電極と、ドレイン電極、酸化物半導体膜、側壁絶縁膜およびゲート電極上のバリア膜と、バリア膜上の層間絶縁膜と、を有する半導体装置である。

開示する発明の他の一態様は、絶縁表面上の不純物元素が添加された第１の領域、第１の領域の外側領域を囲うチャネル形成領域、およびチャネル形成領域の外側領域を囲み、不純物元素が少なくとも一部に添加された第２の領域を少なくとも含む酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上の、チャネル形成領域と重畳するゲート電極と、ゲート電極の側面を少なくとも覆う側壁絶縁膜と、酸化物半導体膜上の、ゲート電極に囲まれ、第１の領域と接するソース電極と、酸化物半導体膜の側端部を含む外周部全体を囲み、酸化物半導体膜の前記第２の領域と接するドレイン電極と、ソース電極、ドレイン電極、酸化物半導体膜、側壁絶縁膜およびゲート電極上のバリア膜と、バリア膜上の層間絶縁膜と、バリア膜および層間絶縁膜に設けられた開口を介してソース電極およびドレイン電極とそれぞれ電気的に接続する第１の配線および第２の配線と、を有し、ドレイン電極およびゲート電極の内周および外周が閉曲線、多角形または一部が曲線かつ残部が折れ線である半導体装置である。

開示する発明の他の一態様は、下地絶縁膜に埋め込まれ、上面の少なくとも一部が下地絶縁膜から露出したソース電極と、下地絶縁膜およびソース電極上の不純物元素が添加された第１の領域、第１の領域の外側領域を囲うチャネル形成領域、およびチャネル形成領域の外側領域を囲み、不純物元素が少なくとも一部に添加された第２の領域を少なくとも含む酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上の、チャネル形成領域と重畳するゲート電極と、ゲート電極の側面を少なくとも覆う側壁絶縁膜と、酸化物半導体膜の側端部を含む外周部全体を囲み、酸化物半導体膜の第２の領域と接するドレイン電極と、ドレイン電極、酸化物半導体膜、側壁絶縁膜およびゲート電極上のバリア膜と、バリア膜上の層間絶縁膜と、バリア膜および層間絶縁膜に設けられた開口を介してドレイン電極と電気的に接続する配線と、を有し、下地絶縁膜の上面とソース電極の上面との高さが揃い、ソース電極は、第１の領域と接する半導体装置である。

また、上記構成において、絶縁表面または下地絶縁膜上に容量素子を有し、容量素子は、下部電極膜と、下部電極膜上の電極間絶縁膜と、電極間絶縁膜上の上部電極膜を有し、ドレイン電極と下部電極膜は同一の組成であり、ゲート絶縁膜と電極間絶縁膜は同一の組成であり、ゲート電極と上部電極膜は同一の組成であることが好ましい。

また、上記構成において、バリア膜は、酸化アルミニウム膜であることが好ましい。

また、上記構成において、第１の領域および第２の領域中にさらに抵抗が低い領域を設けてもよい。

開示する発明の他の一態様は、絶縁表面上に酸化物半導体膜を形成し、酸化物半導体膜上に島状のソース電極および酸化物半導体膜の側端部を含む外周部全体を囲むドレイン電極を形成し、ソース電極、ドレイン電極および酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上のソース電極およびドレイン電極の間にソース電極を囲うゲート電極を形成し、第１の不純物を添加し、ゲート電極と重畳している領域にチャネル形成領域を、チャネル形成領域の内側の酸化物半導体膜中に第１の領域およびチャネル形成領域の外側の酸化物半導体膜中に第２の領域を、それぞれ自己整合的に形成し、ゲート電極の側面を少なくとも覆う側壁絶縁膜を形成し、ソース電極、ドレイン電極、酸化物半導体膜、側壁絶縁膜およびゲート電極上にバリア膜を形成し、バリア膜上に層間絶縁膜を形成し、バリア膜および層間絶縁膜に設けられた開口を介してソース電極およびドレイン電極とそれぞれ電気的に接続する第１の配線および第２の配線を形成する半導体装置の作製方法である。

開示する発明の他の一態様は、下地絶縁膜を形成し、下地絶縁膜に設けられた開口に、上面の少なくとも一部が下地絶縁膜から露出したソース電極を形成し、下地絶縁膜およびソース電極上に酸化物半導体膜を形成し、酸化物半導体膜上に酸化物半導体膜の側端部を含む外周部全体を囲むドレイン電極を形成し、ドレイン電極および酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上の、ソース電極およびドレイン電極の間にソース電極を囲うゲート電極を形成し、第１の不純物を添加し、ゲート電極と重畳している領域にチャネル形成領域を、チャネル形成領域の内側の酸化物半導体膜中に第１の領域およびチャネル形成領域の外側の酸化物半導体膜中に第２の領域を、それぞれ自己整合的に形成し、ゲート電極の側面を少なくとも覆う側壁絶縁膜を形成し、ソース電極、ドレイン電極、酸化物半導体膜、側壁絶縁膜およびゲート電極上にバリア膜を形成し、バリア膜上に層間絶縁膜を形成し、バリア膜および層間絶縁膜に設けられた開口を介してドレイン電極と電気的に接続する配線を形成し、下地絶縁膜の上面とソース電極の上面との高さが揃っている半導体装置の作製方法である。

また、上記作製方法において、絶縁表面または下地絶縁膜上に容量素子を有する半導体装置の作製方法を示す。具体的には、絶縁表面または下地絶縁膜上に下部電極膜を形成し、下部電極膜上に電極間絶縁膜を形成し、電極間絶縁膜上に上部電極膜を形成し、ドレイン電極と下部電極膜は同一工程で形成しており、ゲート絶縁膜と電極間絶縁膜は同一工程で形成しており、ゲート電極と上部電極膜は同一工程で形成している。

また、上記作製方法において、側壁絶縁膜を形成後からバリア膜形成前において、ソース電極、ドレイン電極、酸化物半導体膜、側壁絶縁膜およびゲート電極上に導電膜を形成し、第２の不純物を添加し、窒素雰囲気下で熱処理を行い、導電膜を除去する工程を行ってもよい。

また、上記作製方法において、バリア膜は、酸化アルミニウム膜であり、該酸化アルミニウム膜は、アルミニウム膜を形成し、アルミニウム膜に対して酸素雰囲気下でプラズマ処理を行って形成することが好ましい。

本発明の一態様の半導体装置のトランジスタにおいては、トランジスタのソース電極およびドレイン電極の少なくとも一方が酸化物半導体膜の側端部を介して電気的に接続されない。よって、当該トランジスタにおいては、ゲート電極とソース電極間の電圧に応じてソース電極とドレイン電極間の電流が適切に流れ、良好な電気特性を有することができる。

また、該トランジスタと同一工程で、トランジスタのドレイン電極、ゲート絶縁膜およびゲート電極を用いて容量素子を形成する。これにより、トランジスタと容量素子を同一工程にて形成できるため容量素子を効率よく形成できる。

半導体装置の一形態を説明する平面図および断面図。半導体装置の作製方法の一形態を説明する図。半導体装置の作製方法の一形態を説明する図。半導体装置の作製方法の一形態を説明する図。半導体装置の一形態を説明する平面図および断面図。半導体装置の一形態を説明する平面図および断面図。半導体装置の作製方法の一形態を説明する図。半導体装置の作製方法の一形態を説明する図。半導体装置の作製方法の一形態を説明する図。半導体装置の作製方法の一形態を説明する図。半導体装置の一形態を示す断面図、平面図および回路図。半導体装置の一形態を示す回路図および斜視図。半導体装置の一形態を示す断面図および平面図。本発明の一態様の半導体装置を説明するブロック図およびその一部の回路図。本発明の一態様の電子機器を示す図。本発明の一態様の電子機器を示す図。本発明の一態様の電子機器を示す図。過剰酸素の移動の計算に用いたモデル図。図１８のモデル図の計算結果。酸素欠損の移動の計算に用いたモデル図。図２０のモデル図の計算結果。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さないことがある。また、便宜上、ゲート絶縁膜等の絶縁膜は上面図には表さないことがある。

なお、本明細書等において「上」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。「下」についても同様である。

また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。

なお、以下の説明において、第１、第２などの序数詞は、説明の便宜上付したものであり、その数を限定するものではない。

（実施の形態１）
本実施の形態では、半導体装置の構成および作製方法の一態様を、図１乃至図４を用いて説明する。

＜半導体装置の構成例＞
図１（Ａ）乃至図１（Ｄ）に、半導体装置の例として、トップゲート型のトランジスタ１５０および容量素子１６０を有する半導体装置の平面図および断面図の一例を示す。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）における一点鎖線Ａ−Ｂの断面図であり、図１（Ｃ）は図１（Ａ）における一点鎖線Ｃ−Ｄの断面図であり、図１（Ｄ）は図１（Ａ）における一点鎖線Ｅ−Ｆの断面図である。

図１に示すトランジスタ１５０は、絶縁表面を有する基板１００上に設けられた、不純物添加領域１０２ａ、不純物添加領域１０２ａを囲うチャネル形成領域１０２ｃ、並びにチャネル形成領域１０２ｃを囲う不純物添加領域１０２ｂを含む酸化物半導体膜１０２と、酸化物半導体膜１０２上に設けられたゲート絶縁膜１０４と、ゲート絶縁膜１０４上の、チャネル形成領域１０２ｃと重畳するゲート電極１０６と、ゲート電極１０６の側面を少なくとも覆う側壁絶縁膜１０８ａおよび側壁絶縁膜１０８ｂと、酸化物半導体膜１０２上の、ゲート電極１０６に囲まれ、不純物添加領域１０２ａと電気的に接続されたソース電極１１０ａと、酸化物半導体膜１０２の不純物添加領域１０２ｂの側端部を覆い、不純物添加領域１０２ｂと電気的に接続されたドレイン電極１１０ｂと、ソース電極１１０ａ、ドレイン電極１１０ｂ、酸化物半導体膜１０２、側壁絶縁膜１０８ａ、側壁絶縁膜１０８ｂおよびゲート電極１０６上のバリア膜１１２と、バリア膜１１２上の層間絶縁膜１１４と、バリア膜１１２および層間絶縁膜１１４に設けられた開口を介してソース電極１１０ａおよびドレイン電極１１０ｂとそれぞれ電気的に接続する配線１１６ａおよび配線１１６ｂと、を有する構造となっている。

なお、ソース電極１１０ａおよびドレイン電極１１０ｂは、互いに置換することが可能である。すなわち、本発明の一態様は、図１に示すようにソース電極１１０ａがドレイン電極１１０ｂに囲まれる構成に限定されず、ドレイン電極がソース電極に囲まれる構成とすることも可能である。

また、図１に示す容量素子１６０は、下部電極膜１３０、上部電極膜１３４および、下部電極膜１３０と上部電極膜１３４の間に挟まれる電極間絶縁膜１３２を備える構造となっている。

＜半導体装置の作製方法＞
図２乃至図４を用いて、図１に示す半導体装置の作製工程の一例について説明する。

まず、基板１００上に酸化物半導体膜１０２を形成する（図２（Ａ）参照）。なお、酸化物半導体膜１０２を成膜する前に、アルゴンガスを導入してプラズマを発生させ、絶縁表面を有する基板１００の表面に付着している粉状物質（パーティクル、ごみともいう）や有機物を除去する処理（逆スパッタ処理とも言われる）を行うことが好ましい。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。

基板１００としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料を用いる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。

また、絶縁表面を有する基板１００上に下地絶縁膜を形成してもよい。下地絶縁膜は、ＰＥ−ＣＶＤ法またはスパッタリング法を用いて５０ｎｍ以上２μｍ以下の膜厚で、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層膜を用いる。下地絶縁膜により、基板１００側からの不純物の侵入を抑制することができる。

下地絶縁膜は、加熱処理により酸素を放出する絶縁膜（酸素供給膜）を用いると好ましい。

「熱処理により酸素を放出する」とは、ＴＤＳ（ＴｈｅｒｍａｌＤｅｓｏｒｐｔｉｏｎＳｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは１．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上であることをいう。

ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。

ＴＤＳ分析による気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値に対する原子密度の割合である。

例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（Ｎ_Ｏ２）は、式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出されるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてほかにＣＨ_３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試料をＴＤＳによるスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、絶縁膜のＴＤＳ分析によるスペクトルの積分値である。αは、ＴＤＳにおけるスペクトル強度に影響する係数である。式（１）の詳細に関しては、特開平６−２７５６９７号公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０^１６ａｔｏｍｓ／ｃｍ^２の水素原子を含むシリコンウェハを用いて測定する。

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。

なお、Ｎ_Ｏ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。

また、酸素供給膜の水素濃度が、７．２×１０^２０ａｔｏｍｓ／ｃｍ^３以上である場合には、トランジスタの初期特性のバラツキの増大、トランジスタの電気特性に関するチャネル長依存性の増大、さらにＢＴストレス試験において、大きく劣化するため、過剰酸素を含む絶縁膜の水素濃度は、７．２×１０^２０ａｔｏｍｓ／ｃｍ^３未満とする。即ち、酸化物半導体膜の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、かつ、過剰酸素を含む絶縁膜の水素濃度は、７．２×１０^２０ａｔｏｍｓ／ｃｍ^３未満とすることが好ましい。

さらに酸化物半導体膜を包み、かつ、過剰酸素を含む絶縁膜の外側に配置されるように、酸化物半導体膜の酸素の放出を抑えるブロッキング膜（ＡｌＯ_ｘなど）を設けると好ましい。

過剰酸素を含む絶縁膜またはブロッキング膜で酸化物半導体膜を包み込むことで、酸化物半導体膜において、化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。例えば、酸化物半導体膜の化学量論的組成がＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４［原子数比］である場合、ＩＧＺＯに含まれる酸素の原子数比は４より多い状態となる。

なお、本明細書中において、酸化窒化シリコンなどの「酸化窒化物」とは、その組成として、窒素よりも酸素の含有量が多いものを示す。

なお、本明細書中において、窒化酸化シリコンなどの「窒化酸化物」とは、その組成として、酸素よりも窒素の含有量が多いものを示す。

酸化物半導体膜１０２は、スパッタリング法、ＭＢＥ（ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法等を用いて成膜すればよい。また、酸化物半導体膜１０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜してもよい。なお、酸化物半導体膜の膜厚は５ｎｍより大きく２００ｎｍ以下とし、１０ｎｍ以上３０ｎｍ以下とすることが好ましい。

酸化物半導体膜１０２中の酸素欠損をできるだけ少なくするためには、酸化物半導体膜１０２は、成膜雰囲気中のガス種に占める酸素ガスの割合が高い状態で成膜することが好ましいため、装置内に酸素を導入することが可能で、かつ、ガス流量の調整ができるスパッタリング装置を用いることが好ましいといえる。そして、スパッタリング装置の成膜チャンバー内への導入ガスは、全体の９０％以上を酸素ガスとして、酸素ガスに加えて他のガスを用いる場合は、当該ガスは希ガスを用いることが望ましい。また、より好ましくは成膜チャンバー内への導入ガスを酸素ガスのみとし、成膜雰囲気中のガス種に占める酸素ガスの割合を極力１００％に近づけることが望ましい。

また、酸化物半導体膜１０２に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜１０２において、水素濃度は、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以下とすることが望ましい。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。

上述の理由により、酸化物半導体膜１０２を成膜する際に用いるガスとしては、水、水素、水酸基または水素化物などの不純物が含まれないことが好ましい。または、純度が６Ｎ以上好ましくは７Ｎ以上（即ち、ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）のガスを用いることが好ましい。

また、酸化物半導体膜１０２を成膜するにあたり、成膜室内の水分（水、水蒸気、水素、水酸基または水酸化物を含む）を除去するために、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜１０２に含まれる水素、水分などの不純物の濃度を低減できる。

一方、酸化物半導体膜１０２に、アルカリ金属またはアルカリ土類金属が含まれると、酸化物半導体と結合することによって、キャリアが生成されることがあり、トランジスタのオフ電流が上昇する原因となる。そのため、酸化物半導体膜１０２において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下とすることが望ましい。

なお、スパッタリング装置にて用いるターゲットは、相対密度が９０％以上１００％以下、好ましくは９５％以上１００％以下であることが望ましい。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体膜１０２は緻密な膜となる。

酸化物半導体膜１０２の材料として、例えば、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。

金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択すればよい。また、金属元素Ｍに変えてＧｅを用いることもできる。

ここで、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料で表される酸化物半導体は、Ｉｎの濃度が高いほどキャリア移動度およびキャリア密度が高まる。結果、Ｉｎの濃度が高いほど導電率の高い酸化物半導体となる。

酸化物半導体膜１０２は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

酸化物半導体膜１０２は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。

酸化物半導体膜１０２は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。

酸化物半導体膜１０２は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。

なお、酸化物半導体膜１０２が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。

なお、酸化物半導体膜１０２は、例えば、単結晶を有してもよい。

酸化物半導体膜１０２は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。

ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

また、酸化物半導体膜は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば、成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。

また、酸化物半導体膜１０２は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜１０２を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に三元系金属の酸化物を用い、第２の酸化物半導体膜に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体膜と第２の酸化物半導体膜を、どちらも三元系金属の酸化物としてもよい。

また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。

この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。

酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。

チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。

また、また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳ膜を適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体膜１０２の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。

一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体を適用することが好ましい。

また、酸化物半導体膜１０２を３層以上の積層構造とし、複数層の結晶性半導体膜で非晶質半導体膜を挟む構造としてもよい。また、結晶性半導体膜と非晶質半導体膜を交互に積層する構造としてもよい。

また、酸化物半導体膜１０２を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。

また、酸化物半導体膜１０２を複数層の積層構造とし、各酸化物半導体膜の形成後に酸素を添加してもよい。酸素の添加は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。

各酸化物半導体膜の形成毎に酸素を添加することで、酸化物半導体内の酸素欠損を低減する効果を高めることができる。

また、本実施の形態に示すトランジスタは、チャネルが形成される酸化物半導体膜にＣＡＡＣ−ＯＳ膜を適用する場合に特に有用である。具体的に述べると、ＣＡＡＣ−ＯＳ膜は、側面端部から酸素の脱離に起因して当該側面近傍の領域が低抵抗化されやすい傾向があるからである。

以下、ＣＡＡＣ−ＯＳ膜の側面（端面）から酸素が脱離しやすい点について詳述する。

ここでは、酸化物半導体膜の一例として、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（以下、ＩＧＺＯと呼ぶ）における、過剰酸素（化学量論比を越えて存在している酸素原子）および酸素欠損の動きやすさについて、科学技術計算結果を参照して説明する。

なお、計算はＩｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のＩＧＺＯの一つのＩｎ−Ｏ面に過剰酸素または酸素欠損が一つ存在するモデルを構造最適化によって作成（図１８（Ａ）乃至図１８（Ｃ）および図２０（Ａ）乃至図２０（Ｃ）を参照）し、ＮＥＢ（ＮｕｄｇｅｄＥｌａｓｔｉｃＢａｎｄ）法を用いて最小エネルギー経路に沿った中間構造に対するエネルギーをそれぞれ算出した。

計算は、密度汎関数理論（ＤＦＴ）に基づく計算プログラムソフト「ＯｐｅｎＭＸ」を用いて行った。パラメータについて以下に説明する。

基底関数には、擬原子局在基底関数を用いた。この基底関数は、分極基底系ＳＴＯ（ＳｌａｔｅｒＴｙｐｅＯｒｂｉｔａｌ）に分類される。

汎関数には、ＧＧＡ／ＰＢＥ（Ｇｅｎｅｒａｌｉｚｅｄ−Ｇｒａｄｉｅｎｔ−Ａｐｐｒｏｘｉｍａｔｉｏｎ／Ｐｅｒｄｅｗ−Ｂｕｒｋｅ−Ｅｒｎｚｅｒｈｏｆ）を用いた。

カットオフエネルギーは２００Ｒｙとした。

サンプリングｋ点は、５×５×３とした。

過剰酸素の動きやすさについての計算では、計算モデル内に存在する原子の数を８５個とし、酸素欠損の動きやすさについての計算では、計算モデル内に存在する原子の数を８３個とした。

過剰酸素または酸素欠損の動きやすさは、過剰酸素または酸素欠損が各々のサイトへ移動する際に越えることを要するエネルギーバリアの高さＥｂを計算することにより評価する。すなわち、移動に際して越えるエネルギーバリアの高さＥｂが高ければ移動しにくく、エネルギーバリアの高さＥｂが低ければ移動しやすい。

まず、過剰酸素の移動について説明する。過剰酸素の移動の計算に用いたモデルを図１８に示す。計算は、以下の２つの遷移形態について行った。計算結果は、図１９に示す。図１９では、横軸を（過剰酸素の移動の）経路長とし、縦軸を図１８（Ａ）のモデルＡの状態のエネルギーを基準（０ｅＶ）とした（移動に要する）エネルギーとしている。

過剰酸素の移動について、前記２つの遷移形態のうち、第１の遷移は、モデルＡからモデルＢへの遷移である。第２の遷移は、モデルＡからモデルＣへの遷移である。

なお、図１８（Ａ）乃至図１８（Ｃ）中の”１”と表記されている酸素原子をモデルＡの第１の酸素原子と呼ぶ。図１８（Ａ）乃至図１８（Ｃ）中の”２”と表記されている酸素原子をモデルＡの第２の酸素原子と呼ぶ。図１８（Ａ）乃至図１８（Ｃ）中の”３”と表記されている酸素原子をモデルＡの第３の酸素原子と呼ぶ。

図１９から明らかなように、第１の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂ_ｍａｘ）は、０．５３ｅＶであり、第２の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂ_ｍａｘ）は、２．３８ｅＶである。そのため、第１の遷移では第２の遷移よりもエネルギーバリアの高さＥｂの最大値（Ｅｂ_ｍａｘ）が低い。そのため、第１の遷移に要するエネルギーは第２の遷移に要するエネルギーよりも小さく、第１の遷移のほうが第２の遷移よりも起こりやすいといえる。

すなわち、モデルＡの第１の酸素原子の移動は、モデルＡの第３の酸素原子を押し出す方向よりも、モデルＡの第２の酸素原子を押し出す方向に移動しやすいといえる。したがって、酸素原子はインジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやすいといえる。

次に、酸素欠損の移動について説明する。酸素欠損の移動の計算に用いたモデルを図２０に示す。計算は、以下の２つの遷移形態について行った。計算結果は、図２１に示す。図２１では、横軸を（酸素欠損の移動の）経路長とし、縦軸を図２０（Ａ）のモデルＡの状態のエネルギーを基準（０ｅＶ）とした（移動に要する）エネルギーとしている。

酸素欠損の移動について、前記２つの遷移形態のうち、第１の遷移は、モデルＡからモデルＢへの遷移である。第２の遷移は、モデルＡからモデルＣへの遷移である。

なお、図２０（Ａ）乃至図２０（Ｃ）中の点線で描画している丸は、酸素欠損を表している。

図２１から明らかなように、第１の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂ_ｍａｘ）は、１．８１ｅＶであり、第２の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂ_ｍａｘ）は、４．１０ｅＶである。そのため、第１の遷移では第２の遷移よりもエネルギーバリアの高さＥｂの最大値（Ｅｂ_ｍａｘ）が低い。そのため、第１の遷移に要するエネルギーは第２の遷移に要するエネルギーよりも小さく、第１の遷移のほうが第２の遷移よりも起こりやすいといえる。

すなわち、モデルＡの酸素欠損はモデルＣの酸素欠損の位置よりも、モデルＢの酸素欠損の位置の方に移動しやすいといえる。したがって、酸素欠損もインジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやすいといえる。

次に、前記した４つの遷移形態の起こりやすさを別の側面から比較するために、これらの遷移の温度依存性について説明する。前記した４つの遷移形態とは、（１）過剰酸素の第１の遷移（２）過剰酸素の第２の遷移（３）酸素欠損の第１の遷移（４）酸素欠損の第２の遷移の４つである。

これらの遷移の温度依存性は、単位時間あたりの移動頻度により比較する。ここで、ある温度Ｔ（Ｋ）における移動頻度Ｚ（／秒）は、化学的に安定な位置における酸素原子の振動数Ｚｏ（／秒）を用いると、以下の式（２）で表される。

なお、前記式（２）において、Ｅｂ_ｍａｘは各遷移におけるエネルギーバリアの高さＥｂの最大値であり、ｋはボルツマン定数である。また、Ｚｏ＝１．０×１０^１３（／秒）を計算に用いる。

過剰酸素または酸素欠損が１秒間あたりに１度だけエネルギーバリアの高さＥｂの最大値（Ｅｂ_ｍａｘ）を越えて移動する場合（Ｚ＝１（／秒）の場合）、Ｔについて前記式（２）を解くと以下の通りである。
（１）過剰酸素の第１の遷移Ｚ＝１においてＴ＝２０６Ｋ（−６７℃）
（２）過剰酸素の第２の遷移Ｚ＝１においてＴ＝９２３Ｋ（６５０℃）
（３）酸素欠損の第１の遷移Ｚ＝１においてＴ＝７０１Ｋ（４２８℃）
（４）酸素欠損の第２の遷移Ｚ＝１においてＴ＝１５９０Ｋ（１３１７℃）

一方、Ｔ＝３００Ｋ（２７℃）の場合のＺは、以下の通りである。
（１）過剰酸素の第１の遷移Ｔ＝３００ＫにおいてＺ＝１．２×１０^４（／秒）
（２）過剰酸素の第２の遷移Ｔ＝３００ＫにおいてＺ＝１．０×１０^−２７（／秒）
（３）酸素欠損の第１の遷移Ｔ＝３００ＫにおいてＺ＝４．３×１０^−１８（／秒）
（４）酸素欠損の第２の遷移Ｔ＝３００ＫにおいてＺ＝１．４×１０^−５６（／秒）

また、Ｔ＝７２３Ｋ（４５０℃）の場合のＺは、以下の通りである。
（１）過剰酸素の第１の遷移Ｔ＝７２３ＫにおいてＺ＝２．０×１０^９（／秒）
（２）過剰酸素の第２の遷移Ｔ＝７２３ＫにおいてＺ＝２．５×１０^−４（／秒）
（３）酸素欠損の第１の遷移Ｔ＝７２３ＫにおいてＺ＝２．５（／秒）
（４）酸素欠損の第２の遷移Ｔ＝７２３ＫにおいてＺ＝２．５×１０^−１６（／秒）

前記計算結果に鑑みると、過剰酸素は、Ｔ＝３００ＫにおいてもＴ＝７２３Ｋにおいても、インジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやすいといえる。また、酸素欠損も、Ｔ＝３００ＫにおいてもＴ＝７２３Ｋにおいても、インジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやすいといえる。

また、Ｔ＝３００Ｋにおいて、インジウム原子の層に沿った過剰酸素の移動は非常に起こりやすいが、他の遷移形態は起こりにくい。Ｔ＝７２３Ｋにおいては、インジウム原子の層に沿う過剰酸素の移動のみならず、インジウム原子の層に沿う酸素欠損の移動も起こりやすいが、過剰酸素についても酸素欠損についてもインジウム原子の層を越える移動は困難である。

したがって、例えば、ＣＡＡＣ−ＯＳ膜のように、インジウム原子の層が当該膜の被形成面または表面に平行な面上に存在する場合には、過剰酸素および酸素欠損のいずれも当該層の被形成面または表面に沿って移動しやすいといえる。

以上説明したように、ＣＡＡＣ−ＯＳ膜で形成された酸化物半導体膜では当該膜の被形成面または表面に沿って移動しやすい。そのため、当該膜の側面からの酸素抜けが問題となる。酸素抜けが生じると過剰酸素の数が減少してしまい、酸素欠損を埋めることが困難になる。酸素欠損が存在すると、スイッチング素子に用いるには好ましくないレベルにまでＣＡＡＣ−ＯＳ膜で形成された酸化物半導体膜の導電性が高まるおそれがある。

なお、前記説明では過剰酸素または酸素欠損がインジウム原子の層を越える場合について説明したが、酸化物半導体膜に含まれるインジウム以外の金属についても同様である。

前記説明した酸素抜けは、ＣＡＡＣ−ＯＳ膜で形成された酸化物半導体膜が島状に加工されている場合に特に顕著である。酸化物半導体膜が島状に加工されていると、酸化物半導体膜の側面の面積が増大するためである。

次に、絶縁表面を有する基板１００および酸化物半導体膜１０２上に導電膜を成膜し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて導電膜上にマスクを形成し、当該マスクを用いて導電膜の一部を選択的に除去して導電膜をパターン形成する（図２（Ｂ）参照）。

パターン形成した導電膜は、トランジスタ１５０においては、島状に形成された導電膜および島状に形成された導電膜を囲う導電膜があり、島状に形成された導電膜は、後の工程にて酸化物半導体膜１０２中に形成される不純物添加領域１０２ａと電気的に接続されたソース電極１１０ａとして機能する。また、島状に形成された導電膜を囲う導電膜は、酸化物半導体膜１０２の側端部を覆い、後の工程にて酸化物半導体膜１０２中に形成される不純物添加領域１０２ｂと電気的に接続されたドレイン電極１１０ｂとして機能する。なお、ドレイン電極１１０ｂの内周および外周が閉曲線、多角形または一部が曲線かつ残部が折れ線である。容量素子１６０においては、下部電極膜１３０として機能する。

ソース電極１１０ａ、ドレイン電極１１０ｂおよび下部電極膜１３０を形成するための導電膜としては、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：ＰｈｙｓｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）を用いて成膜すればよい。なお、導電膜の膜厚は、５０ｎｍ以上１０００ｎｍ以下とし、１００ｎｍ以上７００ｎｍ以下とすることが好ましい。

導電膜の材料としては、トランジスタ１５０および容量素子１６０の作製工程にて行われる加熱処理に耐えられる材料を用いる。例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下側または上側の一方または双方にチタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。または、導電性の金属酸化物を用いて導電膜を成膜してもよい。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３−ＳｎＯ_２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ_２Ｏ_３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。

ソース電極１１０ａ、ドレイン電極１１０ｂの一部に銅膜やアルミニウム膜を用いる場合、銅やアルミニウムが酸化物半導体膜１０２に達することを防止するためのバリア膜を設けることが好ましい。銅やアルミニウムの移動を阻害するバリア膜としては、窒化タンタル膜、タングステン膜、窒化タングステン膜、モリブデン膜、窒化モリブデン膜、チタン膜、窒化チタン膜、クロム膜、窒化クロム膜が挙げられる。これらを適宜選択して、銅膜と接して設けることで、銅やアルミニウム膜が酸化物半導体膜１０２に達することを防止することができる。

また、ソース電極１１０ａ、ドレイン電極１１０ｂを積層構造とする場合は、例えば、膜厚３０ｎｍの窒化タンタル膜、膜厚２００ｎｍの銅膜、膜厚３０ｎｍのタングステン膜を積層してソース電極１１０ａ、ドレイン電極１１０ｂとすることができる。また、膜厚３０ｎｍの窒化タンタル膜に代えて、タングステン膜、窒化タングステン膜、窒化モリブデン膜、窒化チタン膜を用いてもよい。また、膜厚３０ｎｍのタングステン膜に代えて、モリブデン膜、タンタル膜、チタン膜を形成してもよい。銅膜を用いることにより、配線抵抗を低減することができる。また、銅膜上に、タングステン膜またはモリブデン膜を積層することで、銅が酸化物半導体膜１０２に達することを防止できる。

また、ソース電極１１０ａ、ドレイン電極１１０ｂ、並びにそれらと同時に形成することのできる他の電極や配線は、端部をテーパー形状にすることが好ましい。電極や配線の端部をテーパー形状とすることで、それらの上部に形成される絶縁膜等の被覆性を向上させることができ、該被覆性の不良にともなう電気特性の低下や信頼性の低下を抑えることができる。なお、電極や配線の端部のテーパー角は６０°±２０°とすることがより好ましい。

なお、ソース電極１１０ａ、ドレイン電極１１０ｂおよび下部電極膜１３０を形成する際、酸化物半導体膜１０２は様々なダメージ（例えば、スパッタリング法を用いて導電膜を成膜する場合、導電膜を構成する元素が酸化物半導体膜１０２に対して衝突する。また、ドライエッチング法により導電膜の一部を除去する場合、エッチングガスが酸化物半導体膜１０２に対して衝突する）に曝される。このため、酸化物半導体膜１０２としてＣＡＡＣ−ＯＳ膜などの結晶性を有する膜を形成した場合、一部が非晶質化する場合がある。この場合、ソース電極１１０ａ、ドレイン電極１１０ｂおよび下部電極膜１３０の形成後に加熱処理を行うことによって、酸化物半導体膜１０２の結晶性を回復することができる。当該加熱処理の加熱条件としては、３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下の温度範囲で、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。

また、ドライエッチングやウェットエッチングなど、ガスや溶液などを用いてソース電極１１０ａ、ドレイン電極１１０ｂおよび下部電極膜１３０を形成する場合、酸化物半導体膜１０２の表面には、トランジスタ１５０の電気特性に悪影響を及ぼす不純物元素（例えば、銅、アルミニウム、塩素など）が付着する場合がある。このため、ソース電極１１０ａ、ドレイン電極１１０ｂおよび下部電極膜１３０形成後に、酸化物半導体膜１０２の表面をシュウ酸や希フッ酸などに曝す、またはプラズマ処理（例えば、Ｎ_２Ｏプラズマ処理など。）を行うことにより、酸化物半導体膜１０２表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜１０２の表面における銅濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１７ａｔｏｍｓ／ｃｍ^３以下とすることが望ましい。また、酸化物半導体膜の表面におけるアルミニウム濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下とすることが望ましい。また、酸化物半導体膜の表面における塩素濃度は２×１０^１８ａｔｏｍｓ／ｃｍ^３以下とすることが望ましい。

以上、酸化物半導体膜１０２の側端部をドレイン電極１１０ｂで覆うことで、酸化物半導体膜１０２側端部からの酸素脱離を防ぎ、寄生チャネルの生成を防ぐことができる。また、ソース電極（またはドレイン電極）と、酸化物半導体膜の側端部とが電気的に接続されない構造のトランジスタを作製することにより、ゲート電極とソース電極間の電圧に応じてソース電極とドレイン電極間の電流が適切に流れ、良好な電気特性を有することができる。

次に、絶縁表面を有する基板１００、酸化物半導体膜１０２、ソース電極１１０ａ、ドレイン電極１１０ｂおよび下部電極膜１３０上に絶縁膜１０３を形成する（図２（Ｃ）参照）。なお、当該絶縁膜１０３は、後の工程にて加工を行うことにより、トランジスタ１５０においてはゲート絶縁膜１０４として機能し、容量素子１６０においては電極間絶縁膜１３２として機能する。

絶縁膜１０３は、十分な耐圧および絶縁性を有する酸素供給膜を用いることが好ましい。絶縁膜１０３としては、例えば、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：ＰｈｙｓｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）を用いて、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ガリウム膜、酸化イットリウム膜、酸化ランタン膜などを単層または積層して形成することができる。

なお、絶縁膜１０３として酸素供給膜を用いることにより、上述の下地絶縁膜にて記載した内容と同様に、加熱処理によって当該酸化物絶縁膜の酸素の一部を放出させて酸化物半導体膜１０２に酸素を供給し、酸化物半導体膜１０２中の酸素欠損を補填することができる。なお、絶縁膜１０３に対して加熱処理を行うタイミングについては、絶縁膜１０３の成膜後であれば特段の限定はない。

また、絶縁膜１０３を積層構造とする場合、酸素供給膜上に酸素透過性や水蒸気透過性（水分透過性ともよぶ）の低いバリア膜が積層された構造が好ましい。これにより、酸化物半導体膜１０２から酸素が抜けてしまうことを抑制することができるため、酸素供給膜中の酸素を、酸化物半導体膜１０２に効率的に供給することができる。また、水素や水分が酸化物半導体膜１０２に侵入して拡散することを抑制することができる。酸素透過性や水蒸気透過性の低い膜としては、例えば、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜などを用いることができる。酸化アルミニウム膜を用いる場合、膜を高密度（膜密度３．２ｇ／ｃｍ^３以上、好ましくは３．６ｇ／ｃｍ^３以上）とすることによって、トランジスタ１５０に安定な電気特性を付与することができる。

酸素供給膜を、加熱処理により一部の酸素を放出させることのできる膜とするには、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用い、膜中に酸素を添加すれば。好ましくは、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマにより、膜中に酸素を添加すればよい。当該酸素プラズマ処理は、基板側（基板側に設置されたバイアス印加装置や基板自体）に直流バイアスを印加した状態でプラズマ処理を行うことが好ましいといえる。

なお、下地絶縁膜の説明にて記載した酸素供給膜についても、上述の酸素添加処理を行って形成することができる。

また、バリア膜は、上述のように酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜を直接形成する以外に、例えば、金属膜（酸化添加処理を行うことで、低い酸素透過性および低い水蒸気透過性を発現できる金属膜。例えば、アルミニウム膜などがある）を形成し、当該金属膜に対して酸素添加処理を行うことで、低い酸素透過性および低い水蒸気透過性を備えたバリア膜とすることもできる。このような方法により形成された膜は、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜を直接形成する場合と比較してパーティクルの発生が少ないため、半導体装置の歩留まりの低減を抑制できる。

なお、下地絶縁膜の説明にて記載した酸素供給膜の基板側にバリア膜を形成してもよく、該バリア膜についても、上述の方法を用いて形成することができる。

次に、絶縁膜１０３上に導電膜を形成した後、フォトリソグラフィ工程により導電膜上にレジストマスクを形成して当該レジストマスクを用いて導電膜を選択的にエッチングし、トランジスタ１５０のゲート電極１０６および容量素子１６０の上部電極膜１３４（および、これと同じ層で形成される配線を含む）を形成する（図２（Ｄ）参照）。なお、ゲート電極１０６は、ソース電極１１０ａを囲うように形成される。また、ゲート電極１０６の内周および外周が閉曲線、多角形または一部が曲線かつ残部が折れ線である。

ゲート電極１０６および上部電極膜１３４を形成する導電膜としては、例えば、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：ＰｈｙｓｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）を用いて、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いることができる。ゲート電極１０６および上部電極膜１３４に用いる導電膜としては、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ_２Ｏ_３−ＳｎＯ_２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ_２Ｏ_３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。ゲート電極１０６および上部電極膜１３４は、上記の材料を用いて単層でまたは積層して形成することができる。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。

また、絶縁膜１０３と接する側の導電膜の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、当該膜をゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。

ゲート電極１０６の一部に銅膜やアルミニウム膜を用いる場合、銅やアルミニウムが酸化物半導体膜１０２に達することを防止するためのバリア膜を設けることが好ましい。銅やアルミニウムの移動を阻害するバリア膜としては、窒化タンタル膜、タングステン膜、窒化タングステン膜、モリブデン膜、窒化モリブデン膜、チタン膜、窒化チタン膜、クロム膜、窒化クロム膜が挙げられる。これらを適宜選択して、銅膜と接して設けることで、銅やアルミニウム膜が酸化物半導体膜１０２に達することを防止することができる。

また、ゲート電極１０６を積層構造とする場合は、例えば、膜厚３０ｎｍの窒化タンタル膜、膜厚２００ｎｍの銅膜、膜厚３０ｎｍのタングステン膜を積層してソース電極１１０ａ、ドレイン電極１１０ｂとすることができる。また、膜厚３０ｎｍの窒化タンタル膜に代えて、タングステン膜、窒化タングステン膜、窒化モリブデン膜、窒化チタン膜を用いてもよい。また、膜厚３０ｎｍのタングステン膜に代えて、モリブデン膜、タンタル膜、チタン膜を形成してもよい。銅膜を用いることにより、配線抵抗を低減することができる。また、銅膜上に、タングステン膜またはモリブデン膜を積層することで、銅が酸化物半導体膜１０２に達することを防止できる。また、タングステン膜またはモリブデン膜は、仕事関数が比較的高いため、ゲート電極１０６として用いると、トランジスタのしきい値電圧がプラスになりやすい（すなわち、ノーマリーオフのトランジスタとなりやすい）ため、好適である。なお、絶縁膜１０３によって、銅が酸化物半導体膜１０２に達することを防止することができれば、タングステン膜およびモリブデン膜は形成しなくともよい。

なお、ゲート電極１０６および上部電極膜１３４を形成するためのレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、導電膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。

次に、酸化物半導体膜１０２に不純物１２２を添加する処理を行って、自己整合的に不純物添加領域１０２ａ、不純物添加領域１０２ｂおよびチャネル形成領域１０２ｃを形成してもよい（図３（Ａ）参照）。なお、チャネル形成領域１０２ｃの内側の酸化物半導体膜１０２中に不純物添加領域１０２ａが形成され、チャネル形成領域１０２ｃの外側の酸化物半導体膜１０２中に不純物添加領域１０２ｂが形成される。

この際、ゲート電極１０６がマスクとして機能するため、ゲート電極１０６と重なる酸化物半導体膜１０２中には、不純物１２２が添加されず、チャネル形成領域１０２ｃが自己整合的に形成される。なお、ソース電極１１０ａおよびドレイン電極１１０ｂと重なる酸化物半導体膜１０２にも不純物１２２が添加されないため、当該領域もチャネル形成領域１０２ｃと同一膜質を有する領域であると言えるが、本明細書では酸化物半導体膜を、「ゲート電極に電圧を印加することによりチャネルが形成される領域」と「ゲート電極に電圧を印加してもチャネルが形成されない領域」の２つに分けて説明を行うため、ソース電極１１０ａおよびドレイン電極１１０ｂと重なる酸化物半導体膜１０２も広義の範囲では後者が当てはまり、本明細書では、不純物添加領域１０２ａおよび不純物添加領域１０２ｂとして扱う。言い換えると、不純物添加領域１０２ａおよび不純物添加領域１０２ｂは、酸化物半導体膜１０２中のチャネル形成領域１０２ｃ以外の領域とも言える。

なお、酸化物半導体膜１０２のうち、不純物１２２が添加された領域は結晶構造が乱れ、非晶質状態になりやすい。このため、酸化物半導体膜１０２としてＣＡＡＣ−ＯＳ膜などの結晶性を有する膜を用い、当該膜に対して不純物１２２を添加した場合、チャネル形成領域１０２ｃは不純物が添加されず結晶性を有する酸化物半導体膜の状態を保ち、ソース電極１１０ａおよびドレイン電極１１０ｂと重ならない不純物添加領域１０２ａおよび不純物添加領域１０２ｂは不純物が添加されて非晶質状態の酸化物半導体膜（または、非晶質状態を多く含む酸化物半導体膜）になりやすい。

非晶質状態の酸化物半導体膜（または、非晶質状態を多く含む酸化物半導体膜）は、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体膜から水素などのドナーとなる不純物を吸収しやすいため、チャネル形成領域１０２ｃから不純物添加領域１０２ａおよび不純物添加領域１０２ｂに当該不純物が吸収（ゲッタリングとも表現できる）されトランジスタ１５０の電気特性を良好なものとすることができる。

なお、不純物１２２としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、および亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。また、酸化物半導体膜１０２に不純物１２２を添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。

なお、酸化物半導体膜１０２に不純物１２２を添加する処理は、複数回行っても良い。酸化物半導体膜１０２に不純物１２２を添加する処理を複数回行う場合、不純物１２２は複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。

なお、不純物１２２を添加する際に、図３（Ａ）に示すように不純物１２２を注入する必要の無い部分をレジストマスク１２０などで覆った状態で不純物１２２を添加してもよい。これにより、不純物１２２の注入による膜へのダメージを低減することができる。

次に、ゲート電極１０６および上部電極膜１３４上に絶縁膜を形成し、該絶縁膜をエッチングして側壁絶縁膜１０８（側壁絶縁膜１０８ａ、側壁絶縁膜１０８ｂおよび側壁絶縁膜１０８ｃ）を形成する（図３（Ｂ）参照）。さらに、ゲート電極１０６、側壁絶縁膜１０８をマスクとして、絶縁膜１０３を選択的にエッチングし、ゲート絶縁膜１０４および電極間絶縁膜１３２を形成する（図３（Ｃ）参照）。

側壁絶縁膜１０８となる絶縁膜は、絶縁膜１０３と同様の方法および材料を用いて形成すればよいが、好ましくは、酸化物絶縁膜（酸素供給膜）を用いて形成することが好ましい。これにより、加熱処理により絶縁膜中の酸素を、チャネル形成領域１０２ｃに供給することができる。

なお、側壁絶縁膜１０８となる絶縁膜は単層構造としてもよいが、本実施の形態のように酸素供給膜として機能する第１の膜と該第１の膜上の第２の膜のように複数の領域を有する構造とすることが好ましい。以下で理由を説明する。

また、側壁絶縁膜１０８形成後に膜中の深い部分（つまり、酸化物半導体膜１０２に近い部分）にまで酸素を添加する場合、イオン注入法やイオンドーピング法などを用い、強いエネルギーで酸素イオンを膜中に添加する処理が必要なる。このため、酸化物半導体膜１０２中に酸素イオンが強いエネルギーで添加され、酸化物半導体膜１０２の構造に悪影響を与える（例えば、酸化物半導体膜１０２の結晶性が悪くなるなど）場合がある。

上述の問題を解消するために、まずは第１の膜を薄く（具体的には、側壁絶縁膜１０８全体の膜厚の１／５以下、好ましくは１／１０以下）形成し、酸化物半導体膜１０２へのダメージが無い、または少ない酸素添加処理（例えば、ＩＣＰ方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマを用いたプラズマ処理など）を用いて、第１の膜を、加熱処理により酸素供給が可能な膜とする。その後、第２の膜を形成することで、側壁絶縁膜を平坦化処理に対応できる膜厚とすればよい。なお、側壁絶縁膜１０８に対して加熱処理を行うタイミングについては、側壁絶縁膜１０８の成膜後であれば特段の限定はない。

なお、本実施の形態では、第１の膜と第２の膜を同一の材料により形成しており、両者の界面を正確に確認することは難しいため、点線にて第１の膜と第２の膜を区別している。しかし、異なる材料を用いて第１の膜と第２の膜を形成した場合は、この限りではない。

次に、ソース電極１１０ａ、ドレイン電極１１０ｂ、酸化物半導体膜１０２、側壁絶縁膜１０８、ゲート電極１０６、下部電極膜１３０および上部電極膜１３４上に導電膜１１１を形成する（図３（Ｄ）参照）。

導電膜１１１としては、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：ＰｈｙｓｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）を用いてアルミニウムやチタン等を成膜すればよい。

次に、導電膜１１１に不純物１２４を添加し、Ｎ_２雰囲気下で熱処理を行、酸化物半導体膜１０２に金属を拡散させる（図４（Ａ）参照）。

不純物１２４としては、例えば、アルゴンを用いることができる。不純物１２４の添加は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法で行うプラズマ処理などを用いることができる。

次に、導電膜１１１を除去する（図４（Ｂ）参照）。

このようにすることで、導電膜１１１の金属が酸化物半導体膜１０２に拡散し、不純物添加領域１０２ａおよび不純物添加領域１０２ｂにおける酸化物半導体膜１０２の結晶構造が乱れ、酸化物半導体膜１０２が非晶質状態になり、導電膜１１１が接していた酸化物半導体膜１０２の領域をさらに低抵抗な領域１０２ａ１および低抵抗な領域１０２ｂ１にすることができる。

次に、ソース電極１１０ａ、ドレイン電極１１０ｂ、酸化物半導体膜１０２、側壁絶縁膜１０８、ゲート電極１０６、下部電極膜１３０および上部電極膜１３４上にバリア膜１１２を形成し、バリア膜１１２上に層間絶縁膜１１４を形成する（図４（Ｃ）参照）。

バリア膜１１２は、酸化アルミニウム膜、酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁膜などを用いることができる。また、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、または金属窒化物膜（例えば、窒化アルミニウム膜）も用いることができる。

また、先述した導電膜１１１としてアルミニウム膜を用い、アルミニウム膜に不純物１２４として酸素を添加することによって得られる酸化アルミニウム膜をバリア膜１１２に用いることもできる。

このようにすることで、導電膜１１１をそのまま用いることができ、バリア膜成膜時によるパーティクル、ごみなどの発生を抑制することができる。また、導電膜１１１を除去する工程および新たにバリア膜１１２を形成する工程を省くことができる。

層間絶縁膜１１４の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオジム、酸化タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いて形成することができる。層間絶縁膜１１４は、単層でも積層でも構わない。また、層間絶縁膜１１４は、ゲート絶縁膜１０４などと同様に酸素供給膜とバリア膜の積層構造としてもよい。

次に、バリア膜１１２および層間絶縁膜１１４に設けられた開口を介してソース電極１１０ａおよびドレイン電極１１０ｂとそれぞれ電気的に接続する配線１１６ａおよび配線１１６ｂを形成する（図４（Ｄ）参照）。

配線１１６ａおよび配線１１６ｂは、ゲート電極１０６と同様な材料および方法を用いて形成することができる。このようにして、トランジスタ１５０および容量素子１６０を作製することができる。

なお、本実施の形態では、トランジスタ１５０のドレイン電極１１０ｂが酸化物半導体膜１０２の上面に接して形成された構造であるが、図５に示すようにドレイン電極１１０ｂが酸化物半導体膜１０２の下面に接して形成された構造としてもよい。

上述構造は、本実施の形態にて記載した酸化物半導体膜１０２とドレイン電極１１０ｂの形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。

上述の構造は、導電膜を加工してドレイン電極１１０ｂを形成した後に酸化物半導体膜１０２を形成するため、ドレイン電極１１０ｂ形成時に酸化物半導体膜１０２にダメージを与えることが無いため、トランジスタの電気特性を良好なものとできる。

以上、酸化物半導体膜１０２の側端部をドレイン電極１１０ｂで覆うことで、酸化物半導体膜１０２側端部からの酸素脱離を防ぎ、寄生チャネルの生成を防ぐことができる。また、ソース電極（またはドレイン電極）と、酸化物半導体膜の側端部とが電気的に接続されない構造のトランジスタを作製することにより、ゲート電極とソース電極間の電圧に応じてソース電極とドレイン電極間の電流が適切に流れ、良好な電気特性を有することができる。また、該トランジスタと同一工程で、トランジスタのドレイン電極、ゲート絶縁膜およびゲート電極と同一の材料を用いて容量素子を形成することができる。

よって、良好なトランジスタ特性を有する、酸化物半導体を用いたトランジスタを提供すること、酸化物半導体を用いたトランジスタを有する信頼性の高い半導体装置を提供することができる。また、トランジスタと容量素子を同一工程にて形成できるため容量素子を効率よく形成できる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、実施の形態１にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図６乃至図１０を用いて説明する。

＜半導体装置の構成例＞
図６（Ａ）乃至図６（Ｄ）に、半導体装置の例として、トップゲート型のトランジスタ１７０および容量素子１８０を有する半導体装置の平面図および断面図の一例を示す。図６（Ａ）は平面図であり、図６（Ｂ）は図６（Ａ）における一点鎖線Ａ−Ｂの断面図であり、図６（Ｃ）は図６（Ａ）における一点鎖線Ｃ−Ｄの断面図であり、図６（Ｄ）は図６（Ａ）における一点鎖線Ｅ−Ｆの断面図である。

図６に示すトランジスタ１７０は、下地絶縁膜１０１と、下地絶縁膜１０１に埋め込まれ、上面の少なくとも一部が下地絶縁膜１０１から露出したソース電極１１０ａと、下地絶縁膜１０１およびソース電極１１０ａ上に設けられた、不純物添加領域１０２ａ、不純物添加領域１０２ａを囲うチャネル形成領域１０２ｃ、およびチャネル形成領域１０２ｃを囲う不純物添加領域１０２ｂを含む酸化物半導体膜１０２と、酸化物半導体膜１０２上に設けられたゲート絶縁膜１０４と、ゲート絶縁膜１０４上の、チャネル形成領域１０２ｃと重畳するゲート電極１０６と、ゲート電極１０６の側面を少なくとも覆う側壁絶縁膜１０８ａおよび側壁絶縁膜１０８ｂと、酸化物半導体膜１０２の不純物添加領域１０２ｂの側端部を覆い、不純物添加領域１０２ｂと電気的に接続されたドレイン電極１１０ｂと、ドレイン電極１１０ｂ、酸化物半導体膜１０２、側壁絶縁膜１０８ａ、側壁絶縁膜１０８ｂおよびゲート電極１０６上のバリア膜１１２と、バリア膜１１２上の層間絶縁膜１１４と、バリア膜１１２および層間絶縁膜１１４に設けられた開口を介してドレイン電極１１０ｂとそれぞれ電気的に接続する配線１１６ｂと、を有する構造となっている。

なお、ソース電極１１０ａおよびドレイン電極１１０ｂは、互いに置換することが可能である。すなわち、本発明の一態様は、図６に示すようにソース電極１１０ａがドレイン電極１１０ｂに囲まれる構成に限定されず、ドレイン電極がソース電極に囲まれる構成とすることも可能である。

また、図６に示す容量素子１８０は、下部電極膜１３０、上部電極膜１３４および、下部電極膜１３０と上部電極膜１３４の間に挟まれる電極間絶縁膜１３２を備える構造となっている。

＜半導体装置の作製方法＞
図７乃至図１０を用いて、図６に示す半導体装置の作製工程の一例について説明する。

まず、基板（図示せず）上に下地絶縁膜１０１を形成する（図７（Ａ）参照）。

基板および下地絶縁膜１０１は、実施の形態１の基板１００および下地絶縁膜と同様な材料および方法を用いて形成することができる。

次に、フォトリソグラフィ工程により下地絶縁膜１０１上にレジストマスクを形成し、選択的にエッチングを行って開口を設け、下地絶縁膜１０１上および開口を充填するように導電膜１０９を形成する（図７（Ｂ）参照）。

次に、下地絶縁膜１０１が露出するまで導電膜１０９に対して除去（研磨）処理を行い、ソース電極１１０ａを形成する（図７（Ｃ）参照）。

除去方法としては化学的機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を用いることが好適である。

なお、本実施の形態では、除去処理にＣＭＰ処理を用いたが、他の除去処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。除去処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜１０９の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。また、ＣＭＰ処理で導電膜１０９の大部分を除去し、残りの導電膜１０９をドライエッチング処理で除去してもよい。

なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、ソース電極１１０ａの表面の平坦性をより向上させることができる。

上記のような構成にすることで、下地絶縁膜１０１の上面とソース電極１１０ａの上面との高さを揃えることができ、後の工程で形成される薄膜の被覆性を向上させることができ、薄い膜や配線の段切れを抑制することができる。

導電膜１０９は、実施の形態１のソース電極１１０ａおよびドレイン電極１１０ｂとなる導電膜と同様な材料および方法を用いて形成することができる。

次に、下地絶縁膜１０１およびソース電極１１０ａ上に酸化物半導体膜１０２を形成する（図７（Ｄ）参照）。

酸化物半導体膜１０２は、実施の形態１と同様な材料および方法を用いて形成することができる。

次に、下地絶縁膜１０１および酸化物半導体膜１０２上に導電膜を成膜し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて導電膜上にマスクを形成し、当該マスクを用いて導電膜の一部を選択的に除去して導電膜をパターン形成する（図８（Ａ）参照）。

パターン形成した導電膜は、トランジスタ１７０においては、ソース電極１１０ａを囲う導電膜は、酸化物半導体膜１０２の側端部を覆い、後の工程にて酸化物半導体膜１０２中に形成される不純物添加領域１０２ｂと電気的に接続されたドレイン電極１１０ｂとして機能する。なお、また、ドレイン電極１１０ｂの内周および外周が閉曲線、多角形または一部が曲線かつ残部が折れ線である。容量素子１８０においては、下部電極膜１３０として機能する。

ドレイン電極１１０ｂおよび下部電極膜１３０となる導電膜は、実施の形態１のソース電極１１０ａおよびドレイン電極１１０ｂとなる導電膜と同様な材料および方法を用いて形成することができる。

以上、ソース電極（またはドレイン電極）と、酸化物半導体膜の側端部とが電気的に接続されない構造のトランジスタを作製することにより、ゲート電極とソース電極間の電圧に応じてソース電極とドレイン電極間の電流が適切に流れ、良好な電気特性を有することができる。

次に、下地絶縁膜１０１、酸化物半導体膜１０２、ドレイン電極１１０ｂおよび下部電極膜１３０上に絶縁膜１０３を形成する（図８（Ｂ）参照）。なお、当該絶縁膜１０３は、後の工程にて加工を行うことにより、トランジスタ１７０においてはゲート絶縁膜１０４として機能し、容量素子１８０においては電極間絶縁膜１３２として機能する。

絶縁膜１０３は、実施の形態１と同様な材料および方法を用いて形成することができる。

次に、絶縁膜１０３上に導電膜を形成した後、フォトリソグラフィ工程により導電膜上にレジストマスクを形成して当該レジストマスクを用いて導電膜を選択的にエッチングし、トランジスタ１６０のゲート電極１０６および容量素子１８０の上部電極膜１３４（および、これと同じ層で形成される配線を含む）を形成する（図８（Ｃ）参照）。なお、ゲート電極１０６は、ソース電極１１０ａを囲うように形成される。また、ゲート電極１０６の内周および外周が閉曲線、多角形または一部が曲線かつ残部が折れ線である。

上記導電膜は、実施の形態１と同様な材料および方法を用いて形成することができる。

次に、酸化物半導体膜１０２に不純物１２２を添加する処理を行って、自己整合的に不純物添加領域１０２ａ、不純物添加領域１０２ｂおよびチャネル形成領域１０２ｃを形成してもよい（図８（Ｄ）参照）。なお、チャネル形成領域１０２ｃの内側の酸化物半導体膜１０２中に不純物添加領域１０２ａが形成され、チャネル形成領域１０２ｃの外側の酸化物半導体膜１０２中に不純物添加領域１０２ｂが形成される。

この際、ゲート電極１０６がマスクとして機能するため、ゲート電極１０６と重なる酸化物半導体膜１０２中には、不純物１２２が添加されず、チャネル形成領域１０２ｃが自己整合的に形成される。なお、ドレイン電極１１０ｂと重なる酸化物半導体膜１０２にも不純物１２２が添加されないため、当該領域もチャネル形成領域１０２ｃと同一膜質を有する領域であると言えるが、本明細書では酸化物半導体膜を、「ゲート電極に電圧を印加することによりチャネルが形成される領域」と「ゲート電極に電圧を印加してもチャネルが形成されない領域」の２つに分けて説明を行うため、ドレイン電極１１０ｂと重なる酸化物半導体膜１０２も広義の範囲では後者が当てはまり、本明細書では、不純物添加領域１０２ａおよび不純物添加領域１０２ｂとして扱う。言い換えると、不純物添加領域１０２ａおよび不純物添加領域１０２ｂは、酸化物半導体膜１０２中のチャネル形成領域１０２ｃ以外の領域とも言える。

なお、不純物１２２を添加する際に、図８（Ｄ）に示すように不純物１２２を注入する必要の無い部分をレジストマスク１２０などで覆った状態で不純物１２２を添加してもよい。これにより、不純物１２２の注入による膜へのダメージを低減することができる。

不純物１２２の種類、添加方法等は、実施の形態１と同様な材料および方法を用いて形成することができる。

次に、ゲート電極１０６および上部電極膜１３４上に絶縁膜を形成し、該絶縁膜をエッチングして側壁絶縁膜１０８（側壁絶縁膜１０８ａ、側壁絶縁膜１０８ｂおよび側壁絶縁膜１０８ｃ）を形成する（図９（Ａ）参照）。さらに、ゲート電極１０６、側壁絶縁膜１０８をマスクとして、絶縁膜１０３を選択的にエッチングし、ゲート絶縁膜１０４および電極間絶縁膜１３２を形成する（図９（Ｂ）参照）。

側壁絶縁膜１０８は、実施の形態１と同様な材料および方法を用いて形成することができる。

次に、ドレイン電極１１０ｂ、酸化物半導体膜１０２、側壁絶縁膜１０８、ゲート電極１０６、下部電極膜１３０および上部電極膜１３４上に導電膜１１１を形成する（図９（Ｃ）参照）。

導電膜１１１は、実施の形態１と同様な材料および方法を用いて形成することができる。

次に、導電膜１１１に不純物１２４を添加し、Ｎ_２雰囲気下で熱処理を行、酸化物半導体膜１０２に金属を拡散させる（図９（Ｄ）参照）。

不純物１２４の種類、添加方法等は、実施の形態１と同様な材料および方法を用いて形成することができる。

次に、導電膜１１１を除去する（図１０（Ａ）参照）。

次に、ソース電極１１０ａ、ドレイン電極１１０ｂ、酸化物半導体膜１０２、側壁絶縁膜１０８、ゲート電極１０６、下部電極膜１３０および上部電極膜１３４上にバリア膜１１２を形成し、バリア膜１１２上に層間絶縁膜１１４を形成する（図１０（Ｂ）参照）。

バリア膜１１２は、実施の形態１と同様な材料および方法を用いて形成することができる。

本実施の形態では、導電膜１１１としてアルミニウム膜を用い、アルミニウム膜に不純物１２４として酸素を添加することによって得られる酸化アルミニウム膜をバリア膜１１２に用いる。

層間絶縁膜１１４は、実施の形態１と同様な材料および方法を用いて形成することができる。

次に、バリア膜１１２および層間絶縁膜１１４に設けられた開口を介してドレイン電極１１０ｂとそれぞれ電気的に接続する配線１１６ｂを形成する（図１０（Ｃ）参照）。

配線１１６ｂは、実施の形態１と同様な材料および方法を用いて形成することができる。
このようにして、トランジスタ１７０および容量素子１８０を作製することができる。

なお、本実施の形態では、トランジスタ１７０のドレイン電極１１０ｂが酸化物半導体膜１０２の上面に接して形成された構造であるが、図５に示すようにドレイン電極１１０ｂが酸化物半導体膜１０２の下面に接して形成された構造としてもよい。

（実施の形態３）
本実施の形態では、実施の形態１または実施の形態２に示す半導体装置を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。

図１１は、半導体装置の構成の一例である。図１１（Ａ）に、半導体装置の断面図を、図１１（Ｂ）に半導体装置の平面図を、図１１（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図１１（Ａ）は、図１１（Ｂ）のＧ−Ｈにおける断面に相当する。

図１１（Ａ）および図１１（Ｂ）に示す半導体装置は、下層に第１の半導体材料を用いたトランジスタ４６０を有し、上層に第２の半導体材料を用いたトランジスタ４６２およびトランジスタ４６２と同一工程により作製された容量素子４６４を有する。本実施の形態では、トランジスタ４６２および容量素子４６４として、実施の形態１のトランジスタ１５０および容量素子１６０を用いた場合の例を記載するが、上述の他の実施の形態で示すトランジスタおよび容量素子の構造を適用してもよい。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第２の半導体材料を酸化物半導体以外の半導体材料（例えば、シリコン系半導体材料または化合物系半導体材料を）とし、第１の半導体材料を酸化物半導体とすればよい。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのは言うまでもない。また、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

トランジスタ４６０は、図１１（Ａ）に示すように酸化物半導体以外の半導体材料（例えば、シリコン、ゲルマニウム、または化合物半導体材料など。化合物半導体材料としては、例えば、ＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮ、ＳｉＧｅなどを用いることができる。）を含む基板４００に設けられたチャネル形成領域４１６と、チャネル形成領域４１６を挟むように設けられた不純物添加領域４２０と、不純物添加領域４２０に接する金属間化合物領域４２４と、チャネル形成領域４１６上に設けられたゲート絶縁膜４０８と、ゲート絶縁膜４０８上に設けられたゲート電極４１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。

基板４００上のトランジスタ４６０を覆うように絶縁膜４２８、および絶縁膜４３０が設けられている。なお、トランジスタ４６０において、ゲート電極４１０の側面に側壁絶縁膜（サイドウォール絶縁膜）を設け、不純物濃度が異なる領域を含む不純物添加領域４２０としてもよい。

単結晶半導体基板を用いたトランジスタ４６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ４６０を覆うように絶縁膜を２層形成する。そして、絶縁膜４２８および絶縁膜４３０上にトランジスタ４６２および容量素子４６４を形成する前処理として、絶縁膜４２８および絶縁膜４３０に除去処理を施して、絶縁膜４２８、絶縁膜４３０を平坦化し、同時にゲート電極４１０の上面を露出させる。なお、ここでの除去処理は、上述実施の形態に記載した除去処理と同様である。

絶縁膜４２８、絶縁膜４３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜４２８、絶縁膜４３０は、プラズマＣＶＤ法またはスパッタリング法等を用いて形成することができる。

また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁膜４２８、絶縁膜４３０を形成してもよい。

なお、本実施の形態において、絶縁膜４２８として窒化シリコン膜、絶縁膜４３０として酸化シリコン膜を用いる。

本実施の形態では、除去処理（例えば、ＣＭＰ処理）により十分に平坦化した絶縁膜４２８、絶縁膜４３０（好ましくは絶縁膜４２８および絶縁膜４３０表面の平均面粗さは０．１５ｎｍ以下）の上に、第１の層間膜４４２および第２の層間膜４４４が設けられている。第１の層間膜４４２および第２の層間膜４４４は、実施の形態１の絶縁膜１０３と同様の方法および材料を用いて形成することができる。

また、第１の層間膜４４２および第２の層間膜４４４に形成した開口部を介してゲート電極４１０と電気的に接続された配線４４６が第２の層間膜４４４上に設けられ、配線４４６を形成することにより生じた段差を平坦にする平坦化膜として機能する第３の層間膜４４８が設けられている。配線４４６は、実施の形態１の配線１１６ａおよび配線１１６ｂと同様の方法および材料を用いて形成することができる。また、第３の層間膜４４８は、実施の形態１の層間絶縁膜１１４と同様の方法および材料を用いて形成することができる。

また、第３の層間膜４４８上には、下層（トランジスタ４６０のある層）と上層（トランジスタ４６２のある層）の間でトランジスタの特性に影響を及ぼし得る不純物の移動を抑制する機能を有する第４の層間膜４５０が設けられ、第４の層間膜４５０上には、トランジスタ４６２の半導体膜（特に、チャネル形成領域１０２ｃ）に酸素を供給する機能を有する下地絶縁膜４５２が設けられている。第４の層間膜４５０としては、実施の形態１のバリア膜１１２と同様の方法および材料を用いて形成することができる。また、下地絶縁膜４５２としては、実施の形態１の酸素供給膜と同様の方法および材料を用いて形成することができる。

そして、下地絶縁膜４５２上にはトランジスタ４６２が設けられており、トランジスタ４６２のドレイン電極として機能し、かつ容量素子４６４の絶縁膜を挟む下部電極として機能するドレイン電極１１０ｂが、第４の層間膜４５０および下地絶縁膜４５２に設けられた開口部を通して配線４４６と電気的に接続されている。また、トランジスタ４６２は、配線１１６ａにより層間絶縁膜１１４上に取り出され、配線１１６ｂ上には保護膜４５６が設けられている。保護膜４５６は、層間絶縁膜１１４と同様の方法および材料を用いて形成すればよい。なお、本実施の形態のトランジスタと容量素子の構造は実施の形態１にて記載したドレイン電極１１０ｂと下部電極膜１３０が繋がった構成である以外は、構造や各構成要素は実施の形態１と同様であるため、詳細な説明は省略する。

図１１（Ａ）に示すトランジスタ４６２は、チャネル形成領域に酸化物半導体材料を用いたトランジスタである。ここで、トランジスタ４６２に含まれる酸化物半導体膜１０２は、上述の実施の形態にて記載したように、水分や水素などの不純物が極力除去されて高純度化されたものであることが望ましい。また、酸素欠損が十分に補填されたものであることが好ましい。このような酸化物半導体膜を用いることで、オフ電流の極めて小さいトランジスタ４６２を得ることができる。

トランジスタ４６２は、オフ電流が極めて小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

図１１（Ａ）および図１１（Ｂ）において、トランジスタ４６０と、トランジスタ４６２とは、少なくとも一部が重畳するように設けられており、トランジスタ４６０のソース領域またはドレイン領域と酸化物半導体膜１０２の一部が重畳するように設けられていることが好ましい。また、トランジスタ４６０および容量素子４６４が重畳するように設けられていることが好ましい。例えば、容量素子４６４の下部電極膜として機能するドレイン電極１１０ｂおよび上部電極膜１３４は、トランジスタ４６０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。

なお、本実施の形態では、トランジスタ４６０のゲート電極４１０と、トランジスタ４６２のドレイン電極および容量素子４６４の下部電極膜として機能するドレイン電極１１０ｂは、配線４４６を介して電気的に接続されているが、直接接続していてもよい。また、本実施の形態では、トランジスタ４６０を含む層とトランジスタ４６２を含む層の間に、第１の層間膜４４２乃至第４の層間膜４５０および下地絶縁膜４５２が存在しているが、必ずしも全ての膜が必要ではなく、どの膜を形成するかについては、半導体装置に必要とされる特性、信頼性およびコストなどを鑑み、実施者が適宜選択すればよい。

次に、図１１（Ａ）および図１１（Ｂ）に対応する回路構成の一例を図１１（Ｃ）に示す。

図１１（Ｃ）において、第１の配線（１ｓｔＬｉｎｅ）とトランジスタ４６０のソース電極が電気的に接続され、第２の配線（２ｎｄＬｉｎｅ）とトランジスタ４６０のドレイン電極が電気的に接続されている。また、第３の配線（３ｒｄＬｉｎｅ）とトランジスタ４６２のソース電極（またはドレイン電極）が電気的に接続され、第４の配線（４ｔｈＬｉｎｅ）と、トランジスタ４６２のゲート電極が電気的に接続されている。そして、トランジスタ４６０のゲート電極と、トランジスタ４６２のドレイン電極（またはソース電極）は、容量素子４６４の電極の他方と電気的に接続され、第５の配線（５ｔｈＬｉｎｅ）と、容量素子４６４の電極の一方が電気的に接続されている。

図１１（Ｃ）に示す半導体装置では、トランジスタ４６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。なお、トランジスタ４６０の酸化物半導体は活性層（チャネル形成領域とも言える）に酸化物半導体（ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ（ＯＳ））を用いているため、トランジスタの回路記号の横にＯＳという符号を付している。本明細書の他の図面についてもＯＳという符号を付しているトランジスタは上述と同様の意味を持つ。

情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ４６２がオン状態となる電位にして、トランジスタ４６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ４６０のゲート電極、および容量素子４６４に与えられる。すなわち、トランジスタ４６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ４６２がオフ状態となる電位にして、トランジスタ４６２をオフ状態とすることにより、トランジスタ４６０のゲート電極に与えられた電荷が保持される（保持）。

トランジスタ４６２のオフ電流は極めて小さいため、トランジスタ４６０のゲート電極の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ４６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ４６０をｎチャネル型とすると、トランジスタ４６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖ_ｔｈ＿Ｈは、トランジスタ４６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ４６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中間の電位Ｖ_０とすることにより、トランジスタ４６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ４６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ４６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ４６０が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ４６０が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置、および該半導体装置の作製方法を提供することができる。

（実施の形態４）
本実施の形態においては、実施の形態１または実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる構成について、図１２および図１３を用いて説明を行う。

図１２（Ａ）は、半導体装置の回路構成の一例を示し、図１２（Ｂ）は半導体装置の一例を示す概念図である。まず、図１２（Ａ）に示す半導体装置について説明を行い、続けて図１２（Ｂ）に示す半導体装置について、以下説明を行う。

図１２（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ４６２のソース電極またはドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ４６２のゲート電極とは電気的に接続され、トランジスタ４６２のソース電極またはドレイン電極と容量素子４６４の第１の端子とは電気的に接続されている。

次に、図１２（Ａ）に示す半導体装置（メモリセル６５０）に、情報の書き込みおよび保持を行う場合について説明する。

まず、ワード線ＷＬの電位を、トランジスタ４６２がオン状態となる電位として、トランジスタ４６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子４６４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ４６２がオフ状態となる電位として、トランジスタ４６２をオフ状態とすることにより、容量素子４６４の第１の端子の電位が保持される（保持）。

酸化物半導体を用いたトランジスタ４６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ４６２をオフ状態とすることで、容量素子４６４の第１の端子の電位（あるいは、容量素子４６４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。

次に、情報の読み出しについて説明する。トランジスタ４６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子４６４とが導通し、ビット線ＢＬと容量素子４６４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子４６４の第１の端子の電位（あるいは容量素子４６４に蓄積された電荷）によって、異なる値をとる。

例えば、容量素子４６４の第１の端子の電位をＶ、容量素子４６４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル６５０の状態として、容量素子４６４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。

このように、図１２（Ａ）に示す半導体装置は、トランジスタ４６２のオフ電流が極めて小さいという特徴から、容量素子４６４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。

次に、図１２（Ｂ）に示す半導体装置について、説明を行う。

図１２（Ｂ）に示す半導体装置は、上部に記憶回路として図１２（Ａ）に示したメモリセル６５０を複数有するメモリセルアレイ６５１ａおよびメモリセルアレイ６５１ｂを有し、下部に、メモリセルアレイ６５１（メモリセルアレイ６５１ａおよびメモリセルアレイ６５１ｂ）を動作させるために必要な周辺回路６５３を有する。なお、周辺回路６５３は、メモリセルアレイ６５１と電気的に接続されている。このような構成とすることにより、半導体装置の小型化を図ることができる。

周辺回路６５３に設けられるトランジスタは、トランジスタ４６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。

なお、図１２（Ｂ）に示した半導体装置では、２つのメモリセルアレイ６５１（メモリセルアレイ６５１ａと、メモリセルアレイ６５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。

次に、図１２（Ａ）に示したメモリセル６５０の具体的な構成について図１３を用いて説明を行う。

図１３は、メモリセル６５０の構成の一例である。図１３（Ａ）に、メモリセル６５０の断面図を、図１３（Ｂ）にメモリセル６５０の平面図をそれぞれ示す。ここで、図１３（Ａ）は、図１３（Ｂ）のＩ−Ｊにおける断面に相当する。

下地絶縁膜４５２上に設けられたトランジスタ４６２は、実施の形態１または実施の形態３で示した構成と同一の構成とすることができる。

図１３（Ａ）および図１３（Ｂ）に示す半導体装置は、上層に第２の半導体材料を含んで構成されるトランジスタ４６２およびトランジスタ４６２と同一工程により作製された容量素子４６４を備えている。また、下層に第１の半導体材料を含んで構成されるトランジスタ４９２を備えている。本実施の形態では、トランジスタ４６２および容量素子４６４として、実施の形態１のトランジスタ１５０および容量素子１６０を用いた場合の例を記載するが、上述の他の実施の形態で示すトランジスタおよび容量素子の構造を適用してもよい。

トランジスタ４６２のドレイン電極１１０ｂが容量素子４６４の下部電極膜として機能し、トランジスタ４６２のゲート電極１０６と容量素子４６４の上部電極が、同一材料および同一工程により形成されている。また、トランジスタ４６２のゲート絶縁膜１０４と容量素子４６４の電極間絶縁膜１３２が、同一材料および同一工程により形成されている。そして、トランジスタ４６２と容量素子４６４は、ドレイン電極１１０ｂにより電気的に接続されている。

トランジスタ４６２および容量素子４６４の上には層間絶縁膜１１４が設けられ、層間絶縁膜１１４上に、メモリセル６５０と隣接するメモリセル６５０を接続するための配線１１６ｂが、トランジスタ４６２のドレイン電極１１０ｂに接して設けられている。なお、配線１１６ｂは、図１２（Ａ）の回路図におけるビット線ＢＬに相当する。また、配線１１６ｃによりトランジスタ４６２のゲート電極として機能するゲート電極１０６が層間絶縁膜１１４上に取り出されている。なお、配線１１６ｃは、図１２（Ｂ）の回路図におけるワード線ＷＬに相当する。

図１３（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。

以上のように、下地絶縁膜４５２上に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。

なお、図１３（Ａ）のように、実施の形態３と同様にトランジスタ４６２を含む層の下にトランジスタ４９２を含む層など複数の層を積層してもよい。例えば、図１３（Ａ）では、単結晶半導体基板を活性層として用いたトランジスタ４９２および、ＭＯＳ構造の容量素子４９４を備える層が、トランジスタ４６２を含む層の下に設けられている。なお、トランジスタ４９２および、ＭＯＳ構造の容量素子４９４を備える層に設けられた各半導体素子は、隔壁４９０により各々が分離されている。

このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。

（実施の形態５）
上記実施の形態に開示したトランジスタを少なくとも一部に用いてＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）を構成することができる。

図１４（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１４（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（ＢｕｓＩ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭＩ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１４（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば、タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。

図１４（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、上記実施の形態に記載されている半導体装置を含むメモリセルを用いることができる。

図１４（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、論理（値）を反転させる論理素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。論理（値）を反転させる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

電源停止に関しては、図１４（Ｂ）または図１４（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１４（Ｂ）および図１４（Ｃ）の回路の説明を行う。

図１４（Ｂ）および図１４（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、上記実施の形態に開示したトランジスタを含む記憶回路の構成の一例を示す。

図１４（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、上記実施の形態に記載されているメモリセルを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図１４（Ｂ）では、スイッチング素子１１４１として、上記実施の形態に開示したトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。

なお、図１４（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

また、図１４（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。

また、図１４（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）等のＬＳＩにも応用可能である。

ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが並行であれば低抵抗状態、反並行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いたメモリとは原理が全く異なっている。表１はＭＴＪ素子と、本実施の形態に係る半導体装置との対比を示す。

ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。

原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。

さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。

一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。

また、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニクスデバイスに比べて、耐熱性、３Ｄ化（３層以上の積層構造化）、磁界耐性など多くの点で有利である。なお、表１にあるオーバーヘッドの電力とは、複数のプロセッサが一つのロックについてスピンする時に、これらのプロセッサは、ロックについて競い、バスおよびシステム相互接続上で過剰なトラフィックを生成することによってシステム性能を低下させる、所謂オーバーヘッドに消費される電力のことである。

このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメモリを利用することで、ＣＰＵの省電力化が実現可能となる。

（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１５に示す。

図１５（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。また、電力供給のための電源コード９００５を筐体９００１に有している。

実施の形態１または実施の形態２に示すトランジスタは、表示部９００３に用いることが可能であり、電子機器に高い信頼性を付与することができる。

表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせることができる。

また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。

図１５（Ｂ）は、携帯音楽プレーヤであり、本体３０２１には表示部３０２３と、耳に装着するための固定部３０２２と、スピーカー、操作ボタン３０２４、外部メモリスロット３０２５等が設けられている。実施の形態１または実施の形態２のトランジスタ、または実施の形態３または実施の形態４に示した半導体装置を本体３０２１に内蔵されているメモリやＣＰＵなどに適用することにより、より省電力化された携帯音楽プレイヤー（ＰＤＡ）とすることができる。

さらに、図１５（Ｂ）に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。

図１５（Ｃ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。コンピュータは、本発明の一態様を用いて作製される半導体装置をその表示部９２０３に用いることにより作製される。実施の形態５に示したＣＰＵを利用すれば、省電力化されたコンピュータとすることが可能となる。

図１６（Ａ）および図１６（Ｂ）は２つ折り可能なタブレット型端末である。図１６（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。

図１６（Ａ）および図１６（Ｂ）に示すような携帯機器においては、画像データの一時記憶などにメモリとしてＳＲＡＭまたはＤＲＡＭが使用されている。例えば、実施の形態３または実施の形態４に説明した半導体装置をメモリとして使用することができる。先の実施の形態で説明した半導体装置をメモリに採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減することができる。

また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。

また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。

また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。

また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。

また、図１６（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。

図１６（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１６（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。

なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

また、この他にも図１６（Ａ）および図１６（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。

タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の一面または二面に効率的なバッテリー９６３５の充電を行う構成とすることができるため好適である。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。

また、図１６（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図１６（Ｃ）にブロック図を示し説明する。図１６（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１６（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。

まず、外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。

なお、太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力電送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。

図１７（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカー部８００３から音声を出力することが可能である。実施の形態１または実施の形態２に示すトランジスタを用いて表示部８００２に用いることが可能である。

表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）などの、半導体表示装置を用いることができる。

テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。

また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、実施の形態３乃至実施の形態５のいずれかに示すメモリやＣＰＵを用いることが可能である。

図１７（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショナーは、実施の形態５のＣＰＵを用いた電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１７（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態５に示したＣＰＵは、酸化物半導体を用いたＣＰＵであるため、耐熱性に優れており、信頼性の高いエアコンディショナーを実現できる。

図１７（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１７（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。実施の形態５に示したＣＰＵを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。

図１７（Ｂ）および図１７（Ｃ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。実施の形態５に示したＣＰＵを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。

駆動装置９７０３は、直流電動機若しくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。

１００基板
１０１下地絶縁膜
１０２酸化物半導体膜
１０２ａ不純物添加領域
１０２ａ１低抵抗な領域
１０２ｂ不純物添加領域
１０２ｂ１低抵抗な領域
１０２ｃチャネル形成領域
１０３絶縁膜
１０４ゲート絶縁膜
１０６ゲート電極
１０８側壁絶縁膜
１０８ａ側壁絶縁膜
１０８ｂ側壁絶縁膜
１０８ｃ側壁絶縁膜
１０９導電膜
１１０ａソース電極
１１０ｂドレイン電極
１１１導電膜
１１２バリア膜
１１４層間絶縁膜
１１６ａ配線
１１６ｂ配線
１１６ｃ配線
１２０レジストマスク
１２２不純物
１２４不純物
１３０下部電極膜
１３２電極間絶縁膜
１３４上部電極膜
１５０トランジスタ
１６０容量素子
１７０トランジスタ
１８０容量素子
４００基板
４０８ゲート絶縁膜
４１０ゲート電極
４１６チャネル形成領域
４２０不純物添加領域
４２４金属間化合物領域
４２８絶縁膜
４３０絶縁膜
４４２第１の層間膜
４４４第２の層間膜
４４６配線
４４８第３の層間膜
４５０第４の層間膜
４５２下地絶縁膜
４５６保護膜
４６０トランジスタ
４６２トランジスタ
４６４容量素子
４９０隔壁
４９２トランジスタ
４９４容量素子
６５０メモリセル
６５１メモリセルアレイ
６５１ａメモリセルアレイ
６５１ｂメモリセルアレイ
６５３周辺回路
１１４１スイッチング素子
１１４２メモリセル
１１４３メモリセル群
１１８９ＲＯＭインターフェース
１１９０基板
１１９１ＡＬＵ
１１９２ＡＬＵコントローラ
１１９３インストラクションデコーダ
１１９４インタラプトコントローラ
１１９５タイミングコントローラ
１１９６レジスタ
１１９７レジスタコントローラ
１１９８バスインターフェース
１１９９ＲＯＭ
３０２１本体
３０２２固定部
３０２３表示部
３０２４操作ボタン
３０２５外部メモリスロット
８０００テレビジョン装置
８００１筐体
８００２表示部
８００３スピーカー部
８２００室内機
８２０１筐体
８２０２送風口
８２０３ＣＰＵ
８２０４室外機
８３００電気冷凍冷蔵庫
８３０１筐体
８３０２冷蔵室用扉
８３０３冷凍室用扉
８３０４ＣＰＵ
９０００テーブル
９００１筐体
９００２脚部
９００３表示部
９００４表示ボタン
９００５電源コード
９０３３留め具
９０３４スイッチ
９０３５電源スイッチ
９０３６スイッチ
９０３８操作スイッチ
９２０１本体
９２０２筐体
９２０３表示部
９２０４キーボード
９２０５外部接続ポート
９２０６ポインティングデバイス
９６３０筐体
９６３１表示部
９６３１ａ表示部
９６３１ｂ表示部
９６３２ａ領域
９６３２ｂ領域
９６３３太陽電池
９６３４充放電制御回路
９６３５バッテリー
９６３６ＤＣＤＣコンバータ
９６３７コンバータ
９６３８操作キー
９６３９ボタン
９７００電気自動車
９７０１二次電池
９７０２制御回路
９７０３駆動装置
９７０４処理装置

Claims

絶縁表面上の不純物元素が添加された第１の領域、前記第１の領域の外側領域を囲うチャネル形成領域、および前記チャネル形成領域の外側領域を囲み、不純物元素が少なくとも一部に添加された第２の領域を少なくとも含む酸化物半導体膜と、
前記酸化物半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜上の、前記チャネル形成領域と重畳するゲート電極と、
前記ゲート電極に囲まれ、前記酸化物半導体膜の前記第１の領域上と接するソース電極と、
前記酸化物半導体膜の側端部を含む外周部全体を囲み、前記酸化物半導体膜の前記第２の領域上と接するドレイン電極と、を有し、
前記酸化物半導体膜は、第１の酸化物半導体膜と第２の酸化物半導体膜との積層を有し、
前記第１の酸化物半導体膜と前記第２の酸化物半導体膜は、それぞれＩｎとＧａとＺｎとを有し、
前記第１の酸化物半導体膜と前記第２の酸化物半導体膜のうち、前記ゲート絶縁膜と接する方は、ＩｎとＧａの含有率がＩｎ＞Ｇａであり、他方は、ＩｎとＧａの含有率がＩｎ≦Ｇａであることを特徴とする半導体装置。
下地絶縁膜に埋め込まれ、上面の少なくとも一部が前記下地絶縁膜から露出したソース電極と、
前記下地絶縁膜および前記ソース電極上の不純物元素が添加された第１の領域、前記第１の領域の外側領域を囲うチャネル形成領域、および前記チャネル形成領域の外側領域を囲み、不純物元素が少なくとも一部に添加された第２の領域を少なくとも含む酸化物半導体膜と、
前記酸化物半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜上の、前記チャネル形成領域と重畳するゲート電極と、
前記酸化物半導体膜の側端部を含む外周部全体を囲み、前記酸化物半導体膜の前記第２の領域上と接するドレイン電極と、を有し、
前記ソース電極は、前記第１の領域と接し、
前記酸化物半導体膜は、第１の酸化物半導体膜と第２の酸化物半導体膜との積層を有し、
前記第１の酸化物半導体膜と前記第２の酸化物半導体膜は、それぞれＩｎとＧａとＺｎとを有し、
前記第１の酸化物半導体膜と前記第２の酸化物半導体膜のうち、前記ゲート絶縁膜と接する方は、ＩｎとＧａの含有率がＩｎ＞Ｇａであり、他方は、ＩｎとＧａの含有率がＩｎ≦Ｇａであることを特徴とする半導体装置。
請求項１又は請求項２において、
前記ゲート電極は、第１の導電層と第２の導電層を有し、
前記第１の導電層と前記第２の導電層のうち、前記ゲート絶縁膜と接する方は、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含むＩｎ−Ｏ膜または金属窒化膜であることを特徴とする半導体装置。