JP6175244B2 - 半導体装置およびその作製方法 - Google Patents

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Description

本発明は、半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を活性層として用いたトランジスタは、集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く用いられている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。
特開２００６−１６５５２８号公報
酸化物半導体膜中にチャネルが形成されるトランジスタは、各種構成要素（例えば、酸化物半導体膜など。）の成膜条件、成膜した膜の加工条件、加工後の後処理（例えば、加工時に膜表面に付着した不純物の除去など。）や熱処理条件などにより、電気特性が変化することがある。当該変化は、トランジスタの電気特性に影響を及ぼす不純物（例えば、水素など。）が酸化物半導体膜の形成工程時に混入する、または、加熱処理などにより酸化物半導体膜から酸素が脱離することなどに起因するものと考えられる。そして、このような現象は、酸化物半導体膜の端部（側端部とも言える。）において顕在化しやすいことが分かった。
すなわち、酸化物半導体膜中にチャネルが形成されるトランジスタにおいて、酸化物半導体膜の端部は抵抗が低くなりやすく、また、トランジスタの寄生チャネルが形成されやすいことが分かった。当該トランジスタでは、ゲートと重畳する領域の酸化物半導体膜中において、ゲートとソースの電圧に応じてソースとドレイン間の最短経路に形成されるチャネル（単にチャネルと記載する。）と、端部に形成されるチャネル（寄生チャネルとも記載する。）の２種のチャネルが形成され得ることになる。
このため、酸化物半導体膜中にチャネルが形成されるトランジスタにおいて、ゲートに電圧を印加した場合に、ソース−ドレイン間の電流が２段階の変化をする（つまり、ソース−ドレイン間の電流の立ち上がりにコブが発生する。）ことになり、当該トランジスタを用いた半導体装置に悪影響を及ぼすこととなるため、トランジスタを当該現象が生じない構造とすることが望ましい。
一方、半導体装置には、更なる高性能化（例えば、動作速度高速化や低消費電力化など。）、製造時間やコストの低減が求められるため、半導体素子（例えば、トランジスタなど。）の微細化や製造工程の簡略化が重要となる。
上記の問題を鑑み、酸化物半導体膜中にチャネルが形成されるトランジスタにおいて、酸化物半導体膜の端部に寄生チャネルが形成されることがなく、安定した電気特性および信頼性を備える構造を提供することを目的の一つとする。
また、上述のトランジスタを備え、微細な構造であっても良好な電気特性を有し、かつ製造工程の簡略化された半導体装置を提供することを目的の一つとする。
また、当該半導体素子または当該半導体装置を備える、省電力効果の高い電子機器を提供することを目的の一つとする。
酸化物半導体膜の端部に寄生チャネルが形成されるのは、当該端部を介してソースとドレインが電気的に接続される箇所が存在するからである。よって、ソースとドレイン間に当該端部が存在しない構造（当該端部がソースとドレイン間を横切らない構造、とも表現できる。）とする。これにより、トランジスタに安定した電気特性を付与できる。
そして、酸化物半導体の側端部を金属膜あるいは金属酸化膜で覆うことにより、側端部からの酸素放出や、トランジスタの電気特性に悪影響を与える不純物（例えば水素など。）が側端部から混入することを抑制できるため、トランジスタに、更に安定した電気特性を付与できる。
また、トランジスタのソース電極およびドレイン電極を２層構造（本明細書では、下層の電極膜を第１の電極膜、上層の電極膜を第２の電極膜と記載する。）とし、第１の電極膜、ゲート絶縁膜およびゲート電極を容量素子の構成要素として用いる。そして、第１の電極膜とチャネル形成領域間の酸化物半導体膜上（つまり、第１の電極膜とゲート電極の両方と重ならない酸化物半導体膜の上）に第２の電極膜が接続された構造とする。
これにより、トランジスタと容量素子を同一工程にて効率よく形成でき、また、ソース電極とドレイン電極間の抵抗を低減できるため、半導体装置の電気特性を良好なものとできる。
すなわち、本発明の一態様は、絶縁表面上に設けられ、第１の不純物添加領域、第１の不純物添加領域を囲むチャネル形成領域、チャネル形成領域を囲む第２の不純物添加領域を有する酸化物半導体膜と、酸化物半導体膜上に設けられ、第１の不純物領域と電気的に接続された島状のソース電極と、チャネル形成領域と重なり、途切れなくソース電極を囲むゲート電極と、チャネル形成領域とゲート電極間に介在するゲート絶縁膜と、ゲート電極の側面を少なくとも覆う保護絶縁膜と、酸化物半導体膜の側端部を覆って途切れなくゲート電極を囲むドレイン電極と、ソース電極および第１の不純物添加領域と電気的に接続された第１の接続電極と、ドレイン電極および第２の不純物添加領域と電気的に接続された第２の接続電極を有することを特徴とする半導体素子である。
半導体装置を上記構造とすることにより、ソース電極とドレイン電極間に酸化物半導体膜の端部が存在しない（酸化物半導体膜の端部がソース電極とドレイン電極間を横切らない、とも表現できる。）ため、半導体素子に安定した電気特性を付与できる。また、酸化物半導体膜の側端部をドレイン電極が覆うため、半導体素子に更に安定した電気特性を付与できる。また、トランジスタの第１の電極膜とチャネル形成領域間の酸化物半導体膜上（つまり、第１の電極膜とゲート電極の両方と重ならない酸化物半導体膜の上）に第２の電極膜が接続された構造であるため、ソース電極とドレイン電極間の抵抗を低減できるため、半導体素子の電気特性を良好なものとできる。
なお、上述の半導体素子と共に、ソース電極またはドレイン電極の少なくともいずれかと同一の組成であり酸化物半導体膜と同一表面に位置する下部電極膜と、ゲート絶縁膜と同一の組成である電極間絶縁膜と、ゲート電極と同一の組成上部電極膜を備える構造の半導体装置は、半導体素子と容量素子の構成要素を共有する構造とできるため、製造工程を簡略化し、製造時間や製造コストを低減できる。
また、本発明の一態様は、上面の少なくとも一部が表面に露出したソース電極を膜中に有する絶縁層と、絶縁膜層上に設けられ、ソース電極と電気的に接続された第１の不純物添加領域、第１の不純物添加領域を囲むチャネル形成領域およびチャネル形成領域を囲む第２の不純物添加領域を有する酸化物半導体膜と、チャネル形成領域と重なり、途切れなくソース電極を囲むゲート電極と、チャネル形成領域とゲート電極間に介在するゲート絶縁膜と、ゲート電極の側面を少なくとも覆う保護絶縁膜と、酸化物半導体膜の側端部を覆って途切れなくゲート電極を囲むドレイン電極と、ソース電極および第１の不純物添加領域と電気的に接続された接続電極を有することを特徴とする半導体素子である。
半導体装置を上記構造とすることにより、ソース電極とドレイン電極間に酸化物半導体膜の端部が存在しない（酸化物半導体膜の端部がソース電極とドレイン電極間を横切らない、とも表現できる。）ため、トランジスタに安定した電気特性を付与できる。また、酸化物半導体膜の側端部をドレイン電極が覆うため、半導体素子に更に安定した電気特性を付与できる。また、トランジスタの第１の電極膜とチャネル形成領域間の酸化物半導体膜上（つまり、第１の電極膜とゲート電極の両方と重ならない酸化物半導体膜の上）に第２の電極膜が接続された構造であるため、ソース電極とドレイン電極間の抵抗を低減できるため、半導体装置の電気特性を良好なものとできる。そして、ソース電極が絶縁層中に埋め込まれた構造とすることにより、トランジスタの多層化や微細化が行いやすくなる。
なお、上述の半導体素子と共に、ソース電極またはドレイン電極の少なくともいずれかと同一の組成であり酸化物半導体膜と同一表面に位置する下部電極膜と、ゲート絶縁膜と同一の組成である電極間絶縁膜と、ゲート電極と同一の組成上部電極膜を備える構造の半導体装置は、半導体素子と容量素子の構成要素を共有する構造とできるため、製造工程を簡略化し、製造時間や製造コストを低減できる。
また、本発明の一態様は、絶縁表面上に酸化物半導体膜を形成し、酸化物半導体膜上に、島状のソースの電極および酸化物半導体膜の側端部を覆って途切れなく酸化物半導体膜を囲むドレイン電極を形成し、酸化物半導体膜上に絶縁膜を形成し、ソース電極より外方かつドレイン電極より内方の絶縁膜上に、途切れなくソース電極を囲むゲート電極を形成し、ゲート電極の側面を少なくとも覆う保護絶縁膜を形成し、ゲート電極および保護絶縁膜をマスクとして酸化物半導体膜に対して不純物添加を行うことにより、酸化物半導体膜に、ゲート電極と重なるチャネル形成領域、チャネル形成領域より内方の第１の不純物添加領域およびチャネル形成領域より外方の第２の不純物添加領域を形成し、ソース電極および第１の不純物添加領域と電気的に接続された第１の接続電極、ならびに、ドレイン電極および第２の不純物添加領域に電気的に接続された第２の接続電極を形成することを特徴とする半導体素子の作製方法である。
半導体装置を上記作製方法にて作製することにより、ソース電極とドレイン電極間に酸化物半導体膜の端部が存在しない（酸化物半導体膜の端部がソース電極とドレイン電極間を横切らない、とも表現できる。）、安定した電気特性を備えたトランジスタを作製できる。また、酸化物半導体膜の側端部をドレイン電極が覆うため、更に安定した電気特性を備えたトランジスタを作製できる。また、トランジスタの第１の電極膜とチャネル形成領域間の酸化物半導体膜上（つまり、第１の電極膜とゲート電極の両方と重ならない酸化物半導体膜の上）に第２の電極膜を形成するため、ソース電極とドレイン電極間の抵抗を低減でき、電気特性を良好な半導体素子を作製できる。
なお、上述の半導体素子の作製に際し、ソース電極およびドレイン電極形成時に当該電極と同一材料および同一工程にて下部電極膜を形成し、ゲート絶縁膜形成時に当該絶縁膜と同一材料および同一工程にて下部電極膜上に電極間絶縁膜を形成し、ゲート電極形成時に当該電極と同一材料および同一工程にて電極間絶縁膜上に上部電極膜を形成することにより、前記半導体素子の作製と同一工程にて容量素子を形成できるため、製造工程の簡略化による、製造時間や製造コストの低減された半導体装置を作製できる。
また、本発明の一態様は、上面の少なくとも一部が表面に露出したソース電極を膜中に有する絶縁層を形成し、絶縁層上に、ソース電極と重なる酸化物半導体膜を形成し、酸化物半導体膜上に、酸化物半導体膜の側端部を覆って途切れなく酸化物半導体膜を囲むドレイン電極を形成し、酸化物半導体膜上にゲート絶縁膜を形成し、ソース電極より外方かつドレイン電極より内方の絶縁膜上に、途切れなくソース電極を囲むゲート電極を形成し、ゲート電極の側面を少なくとも覆う保護絶縁膜を形成し、ゲート電極および保護絶縁膜をマスクとして酸化物半導体膜に対して不純物添加を行うことにより、酸化物半導体膜に、ゲート電極と重なるチャネル形成領域、チャネル形成領域より内方の第１の不純物添加領域およびチャネル形成領域より外方の第２の不純物添加領域を形成し、ドレイン電極および第２の不純物領域に電気的に接続された接続電極を形成することを特徴とする半導体素子の作製方法である。
半導体装置を上記作製方法にて作製することにより、ソース電極とドレイン電極間に酸化物半導体膜の端部が存在しない（酸化物半導体膜の端部がソース電極とドレイン電極間を横切らない、とも表現できる。）、安定した電気特性を備えたトランジスタを作製できる。また、酸化物半導体膜の側端部をドレイン電極が覆うため、更に安定した電気特性を備えたトランジスタを作製できる。また、トランジスタの第１の電極膜とチャネル形成領域間の酸化物半導体膜上（つまり、第１の電極膜とゲート電極の両方と重ならない酸化物半導体膜の上）に第２の電極膜を形成するため、ソース電極とドレイン電極間の抵抗を低減でき、電気特性を良好な半導体素子を作製できる。そして、少なくとも一部が表面に露出したソース電極を膜中に形成することにより、トランジスタの多層化や微細化が行いやすくなる。
なお、上述の半導体素子の作製に際し、ソース電極およびドレイン電極形成時に当該電極と同一材料および同一工程にて下部電極膜を形成し、ゲート絶縁膜形成時に当該絶縁膜と同一材料および同一工程にて下部電極膜上に電極間絶縁膜を形成し、ゲート電極形成時に当該電極と同一材料および同一工程にて電極間絶縁膜上に上部電極膜を形成することにより、前記半導体素子の作製と同一工程にて容量素子を形成できるため、製造工程の簡略化による、製造時間や製造コストの低減された半導体装置を作製できる。
酸化物半導体の側端部をドレイン電極で覆い、当該側端部がソース電極とドレイン電極ソース電極間を横切らない構造とすることにより、安定した電気特性を備えたトランジスタを提供できる。また、トランジスタのソース電極およびドレイン電極として機能する導電膜を２層構造とし、トランジスタのソース電極とチャネル形成領域間の酸化物半導体膜上（つまり、ソース電極とゲート電極の両方と重ならない酸化物半導体膜の上）およびトランジスタのドレイン電極とチャネル形成領域間の酸化物半導体膜上（つまり、ドレイン電極とゲート電極の両方と重ならない酸化物半導体膜の上）の少なくともいずれかにソース電極（或いはドレイン電極）と電気的に接続された接続電極を備えた構造とすることにより、ソース電極とドレイン電極間の抵抗を低減できるため、半導体装置の電気特性を良好なものとできる。
また、上述のトランジスタに加え、酸化物半導体膜と同一表面に、ソース電極またはドレイン電極の少なくともいずれかと同一の組成である下部電極膜、ゲート絶縁膜と同一の組成である電極間絶縁膜、ゲート電極と同一の組成上部電極膜を備える容量素子を有する構造の半導体装置では、トランジスタと容量素子が構成要素を共有できる構造であるため、製造工程の簡略化された半導体装置を提供できる。
実施の形態１に記載された半導体装置の構成を示す図。 実施の形態１に記載された半導体装置の作製方法を示す図。 実施の形態１に記載された半導体装置の作製方法を示す図。 実施の形態１に記載された半導体装置の作製方法を示す図。 実施の形態１に記載された半導体装置の作製方法を示す図。 実施の形態２に記載された半導体装置の構成を示す図。 実施の形態２に記載された半導体装置の作製方法を示す図。 実施の形態２に記載された半導体装置の作製方法を示す図。 実施の形態３に記載された半導体装置の構成を示す図。 実施の形態３に記載された半導体装置の作製方法を示す図。 実施の形態３に記載された半導体装置の作製方法を示す図。 実施の形態４に記載された半導体装置の構成を示す図。 実施の形態４に記載された半導体装置の作製方法を示す図。 実施の形態５に記載された半導体装置の構成を示す図。 実施の形態５に記載された半導体装置の作製方法を示す図。 実施の形態５に記載された半導体装置の作製方法を示す図。 実施の形態６に記載された半導体装置の構成を示す図。 実施の形態６に記載された半導体装置の作製方法を示す図。 実施の形態７に記載された半導体装置の構成を示す図。 実施の形態７に記載された半導体装置の作製方法を示す図。 実施の形態７に記載された半導体装置の作製方法を示す図。 実施の形態７に記載された半導体装置の作製方法を示す図。 実施の形態８に記載された半導体装置の構成を示す図。 実施の形態８に記載された半導体装置の作製方法を示す図。 半導体装置の構成の一例を示す図。 半導体装置の構成の一例を示す図。 半導体装置の構成の一例を示す図。 半導体装置の構成の一例を示す図。 半導体装置の構成の一例を示す図。 半導体装置の構成の一例を示す図。 半導体装置の構成の一例を示す図。 半導体装置の構成の一例を示す図。 半導体装置の構成の一例を示す図。 電子機器を示す図。 過剰酸素の移動の計算に用いたモデル図。 図３６のモデル図の計算結果。 酸素欠損の移動の計算に用いたモデル図。 図３８のモデル図の計算結果。 分析試料の構造を説明する平面図及び断面図。 ＴＤＳ分析結果を示す図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様の材料を用いて形成した異なる構成要素（例えば、本明細書中におけるソース電極とドレイン電極など。）は、同じハッチパターンを付している場合がある。
なお、先の実施の形態で既に詳細説明を記載した符号（構成要素）については、先の実施の形態の説明を参酌することとし、再度の説明は省略している。
なお、以下に説明する実施の形態において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
また、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「Ａ上のＢ」の表現であれば、ＡとＢとの間に他の構成要素を含むものを除外しない。
また、本明細書において、トランジスタのソースとドレインについては、一方をドレインと呼ぶとき他方をソースとする。即ち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
また、本明細書において、電圧は、ある電位と基準の電位（例えばグラウンド電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位（或いは電位差。）と言い換えることが可能である。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
（実施の形態１）
本実施の形態では、半導体装置の構成および作製方法の一態様を、図１乃至図５を用いて説明する。
＜半導体装置の構成例＞
図１（Ａ）乃至図１（Ｄ）に、半導体装置の例として、トップゲート型のトランジスタ１５０および容量素子１６０を備える半導体装置の平面図および断面図の一例を示す。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）における一点鎖線Ａ１−Ａ２の断面図であり、図１（Ｃ）は図１（Ａ）における一点鎖線Ｂ１−Ｂ２の断面図であり、図１（Ｄ）は図１（Ａ）における一点鎖線Ｃ１−Ｃ２の断面図である。なお、図１（Ａ）で示す平面図においては、図が煩雑になることを避けるため、一部の構成要素を省略して記載している。また、構成要素の位置関係を理解し易くするため、２点鎖線で挟まれたＸ１−Ｘ２の領域においては、第２の接続電極１１３を透明な状態としている。
トランジスタ１５０は、絶縁表面を有する基板１００上に設けられた、第１の不純物添加領域１０２ｂ、第１の不純物添加領域１０２ｂを囲むチャネル形成領域１０２ａ、チャネル形成領域１０２ａを囲む第２の不純物添加領域１０２ｃを有する酸化物半導体膜１０２と、酸化物半導体膜１０２上に設けられ、第１の不純物添加領域１０２ｂと電気的に接続された島状のソース電極１０３と、チャネル形成領域１０２ａと重なり途切れなくソース電極１０３を囲むゲート電極１０８と、チャネル形成領域１０２ａとゲート電極１０８間に介在するゲート絶縁膜１０６と、ゲート電極１０８の側面を少なくとも覆う保護絶縁膜１１０と、酸化物半導体膜１０２の側端部を覆って途切れなくゲート電極１０８を囲むドレイン電極１０４と、ソース電極１０３および前記第１の不純物添加領域１０２ｂと電気的に接続された第１の接続電極１１２と、ドレイン電極１０４および第２の不純物添加領域１０２ｃと電気的に接続された第２の接続電極１１３を有する構造となっている。また、容量素子１６０は、下部電極膜１３０、上部電極膜１３４および、下部電極膜１３０と上部電極膜１３４の間に介在する電極間絶縁膜１３２を備える構造となっている。
なお、第１の不純物添加領域１０２ｂは、実際には不純物が添加されていない領域が一部存在するが（ソース電極１０３と重なる部分が、当該領域に相当する。）、当該領域が本明細書に記載の効果に特段の影響を及ぼすものでは無いため、本実施の形態等では当該領域を含めて、「第１の不純物添加領域１０２ｂ」と表現する。また、第２の不純物添加領域１０２ｃにおいても、実際には不純物が添加されていない領域が一部存在するが（ドレイン電極と重なる部分が、当該領域に相当する。）、当該領域が本明細書に記載の効果に特段の影響を及ぼすものでは無いため、本実施の形態等では当該領域を含めて、「第２の不純物添加領域１０２ｃ」と表現する。上述内容は、他の実施の形態においても適用できる。
上述構造とすることにより、ソース電極１０３とドレイン電極１０４間に酸化物半導体膜１０２の側端部が存在しないため、トランジスタに安定した電気特性を付与できる。また、酸化物半導体膜１０２の側端部がドレイン電極１０４により覆われているため、側端部からの酸素放出や、トランジスタの電気特性に悪影響を与える不純物（例えば水素など。）が側端部から混入することを抑制できるため、トランジスタの電気特性や信頼性を良好なものとできる。
そして、下部電極膜１３０は、酸化物半導体膜１０２と同一表面に位置し、下部電極膜１３０とソース電極１０３およびドレイン電極１０４は同一の組成を有し、電極間絶縁膜１３２はゲート絶縁膜１０６と同一の組成を有し、上部電極膜１３４はゲート電極１０８と同一の組成を有している。つまり、ソース電極１０３、ドレイン電極１０４および下部電極膜１３０は同一の工程により形成され、ゲート絶縁膜１０６と電極間絶縁膜１３２は同一工程により形成され、ゲート電極１０８と上部電極膜１３４は同一の工程により形成されている。これにより、トランジスタ１５０と容量素子１６０を同一工程にて形成できるため、容量素子を効率よく形成でき、半導体装置の製造時間や製造コストを低減できる。
また、トランジスタ１５０および容量素子１６０上には、第１の層間絶縁膜１１４、第２の層間絶縁膜１１６および配線１１８が設けられている。そして、第１の層間絶縁膜１１４および第２の層間絶縁膜１１６の開口部を介して、配線１１８とソース電極１０３、配線１１８とドレイン電極１０４が電気的に接続されている。
なお、図１では、酸化物半導体膜１０２は四角形状であるが、当該形状に限定されず、例えば、円形状や多角形状などであってもよい。また、ソース電極１０３においても同様のことが言える。
また、図１では、ゲート電極１０８は外周端および内周端を有する四角形状であるが、当該形状に限定されず、例えば、外周端および内周端を有する円形状や多角形状であってもよい。また、ドレイン電極１０４においても同様のことが言える。
＜半導体装置の作製方法＞
図２乃至図７を用いて、図１に示す半導体装置の作製工程の一例について説明する。
まず、絶縁表面を有する基板１００上に、酸化物半導体膜を形成し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて酸化物半導体膜上にマスクを形成し、当該マスクを用いて酸化物半導体膜の一部を選択的に除去して酸化物半導体膜１０２を形成する（図２（Ａ）参照。）。なお、酸化物半導体膜１０２を成膜する前に、アルゴンガスを導入してプラズマを発生させ、絶縁表面を有する基板１００の表面に付着している粉状物質（パーティクル、ごみともいう）や有機物を除去する処理（逆スパッタ処理とも言われる。）を行うことが好ましい。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
なお、上述の基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などの基板を用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能である。
なお、上述の「ＳＯＩ基板」という単語は、一般的には絶縁膜の表面にシリコン薄膜が設けられた構造（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）を表す単語として用いられるが、ここでの「ＳＯＩ基板」は上述の意味に限定されず、絶縁膜（または絶縁基板）上に半導体膜が設けられた構造（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）を表す単語しての意味も含まれており、石英基板上にシリコン薄膜が設けられた構造（Ｓｉｌｉｃｏｎ Ｏｎ Ｑｕａｒｔｚ。「ＳＯＱ」と略記されることもある。）や、シリコン薄膜の代わりに窒化ガリウム（ＧａＮ）薄膜や炭化シリコン（ＳｉＣ）薄膜が設けられた構造なども、本明細書中の「ＳＯＩ基板」に含まれるものである。
なお、絶縁表面を有する基板１００の最上層（つまり、酸化物半導体膜１０２に接する層）には、加熱処理により酸素を放出する膜（以下、酸素供給膜と記載する。なお、後述にて記載されている酸素供給膜１０５ａは、以下の酸素供給膜についての説明を当てはめることができる。）が形成されていることが好ましい。以下に理由を記載する。
トランジスタ１５０において、チャネル形成領域１０２ａに酸素欠損が存在すると、酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、絶縁表面を有する基板１００の最上層には酸素供給膜が形成されていることが好ましい。
絶縁表面を有する基板１００の最上層に酸素供給膜が存在する場合、後述する酸化物半導体膜を成膜後、加熱処理によって酸素供給膜中の酸素の一部を放出できるので、酸化物半導体膜に酸素を供給し、酸化物半導体膜中の酸素欠損を補填することができるため、トランジスタのしきい値電圧のマイナス方向へのシフトを抑制できる。特に、酸素供給膜中に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、酸素供給膜として酸化シリコンを用いる場合、ＳｉＯ２＋α（ただし、α＞０）で表される酸化シリコン膜を用いることが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領域（以下、酸素過剰領域と記載する場合もある。）は、酸素供給膜の少なくとも一部に存在していればよい。
なお、上述の「加熱処理により酸素を放出する膜」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析による気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値に対する原子密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出されるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳによるスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析によるスペクトルの積分値である。αは、ＴＤＳにおけるスペクトル強度に影響する係数である。式（１）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
膜中への酸素の導入は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。
また、過剰酸素を含む絶縁膜の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性のバラツキの増大、トランジスタの電気特性に関するＬ長依存性の増大、さらにＢＴストレス試験において、大きく劣化するため、過剰酸素を含む絶縁膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。即ち、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、かつ、過剰酸素を含む絶縁膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。水素濃度の低い膜を形成する方法については、後述にて詳細を記載する。
なお、加熱処理により酸素供給膜から酸化物半導体膜に酸素を供給する場合、酸素供給膜から放出される酸素が酸化物半導体膜に効率的に供給されるように、酸素供給膜の下層（つまり、酸素供給膜の酸化物半導体膜と接する面とは逆の面。）に酸素透過性や水蒸気透過性（水分透過性とも表現できる。）の低い膜（以下、バリア膜と記載する場合もある。）を形成することが好ましい。例えば、酸素供給膜の下層にバリア膜として、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜などを形成すればよい。なお、酸化アルミニウム膜を用いる場合、膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることが好ましい。
酸化物半導体膜は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌｅｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて成膜すればよい。また、酸化物半導体膜１０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置、所謂ＣＰスパッタリング装置（Ｃｏｌｕｍｎｅｒ Ｐｌａｓｍａ Ｓｐｕｔｔｅｒｉｎｇ ｓｙｓｔｅｍ）を用いて成膜してもよい。なお、酸化物半導体膜の膜厚は５ｎｍより大きく２００ｎｍ以下とし、１０ｎｍ以上３０ｎｍ以下とすることが好ましい。
酸化物半導体膜１０２中の酸素欠損をできるだけ少なくするためには、酸化物半導体膜１０２は、成膜雰囲気中のガス種に占める酸素ガスの割合が高い状態で成膜することが好ましいため、装置内に酸素を導入することが可能で、かつ、ガス流量の調整ができるスパッタリング装置を用いることが好ましいといえる。そして、スパッタリング装置の成膜チャンバー内への導入ガスは、全体の９０％以上を酸素ガスとして、酸素ガスに加えて他のガスを用いる場合は、当該ガスは希ガスを用いることが望ましい。また、より好ましくは成膜チャンバー内への導入ガスを酸素ガスのみとし、成膜雰囲気中のガス種に占める酸素ガスの割合を極力１００％に近づけることが望ましい。
また、酸化物半導体膜１０２に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜１０２において、水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
上述の理由により、酸化物半導体膜１０２を成膜する際に用いるガスとしては、水、水素、水酸基又は水素化物などの不純物が含まれないことが好ましい。または、純度が６Ｎ以上好ましくは７Ｎ以上（即ち、ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）のガスを用いることが好ましい。
また、酸化物半導体膜１０２を成膜するにあたり、成膜室内の水分（水、水蒸気、水素、水酸基または水酸化物を含む）を除去するために、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜１０２に含まれる水素、水分などの不純物の濃度を低減できる。
一方、酸化物半導体膜１０２に、アルカリ金属またはアルカリ土類金属が含まれると、酸化物半導体と結合することによって、キャリアが生成されることがあり、トランジスタのオフ電流が上昇する原因となる。そのため、酸化物半導体膜１０２において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
なお、スパッタリング装置にて用いるターゲットは、相対密度が９０％以上、好ましくは９５％以上であることが望ましい。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体膜１０２は緻密な膜となる。
酸化物半導体膜１０２に用いる酸化物半導体材料としては、少なくともインジウム（Ｉｎ）を含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
成膜された酸化物半導体膜１０２は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
酸化物半導体膜１０２は、好ましくは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線方向または表面の法線方向に平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。そのため、酸化物半導体を形成する面に対して平坦化処理を行うことが好ましい。平坦化処理としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理、またはドライエッチング法などを用いればよい。なお、ＣＭＰ処理を行う場合は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、酸化物半導体を形成する面の平坦性をより向上させることができる。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式（２）にて定義される。
式（２）において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
なお、酸化物半導体膜１０２としてＣＡＡＣ−ＯＳ膜を成膜する場合、以下の三つの方法で成膜すればよい。第１の方法は、２００℃以上４５０℃以下の成膜温度で酸化物半導体膜を成膜し、酸化物半導体膜１０２をＣＡＡＣ−ＯＳ膜とする方法である。第２の方法は、酸化物半導体膜１０２を成膜した後、当該膜に対して２００℃以上７００℃以下の熱処理を行うことで、酸化物半導体膜１０２をＣＡＡＣ−ＯＳ膜とする方法である。第３の方法は、酸化物半導体膜を２層に分けて成膜し、１層目の酸化物半導体膜を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い１層目の膜をＣＡＡＣ−ＯＳ膜とし、当該膜上に２層目の成膜を行うことで、１層目の結晶を種結晶として２層目の酸化物半導体膜をＣＡＡＣ−ＯＳ膜とする方法である。
なお、酸化物半導体膜１０２は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜１０２を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に三元系金属の酸化物を用い、第２の酸化物半導体膜に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体膜と第２の酸化物半導体膜を、どちらも三元系金属の酸化物としてもよい。
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極として機能するゲート電極１０８に近い側（チャネル側とも表現できる。）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側とも表現できる。）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。なお、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体膜１０２の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、酸化物半導体膜１０２を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性を有する酸化物半導体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。酸化物半導体膜１０２を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
なお、酸化物半導体膜１０２を複数層の積層構造とし、各酸化物半導体膜の形成後に酸素を導入してもよい。酸素の導入は、絶縁表面を有する基板１００の酸素供給膜にて記載した方法を用いることができる。なお、酸素を含む雰囲気下でのプラズマ処理では、基板側（基板側に設置されたバイアス印加装置や基板自体。）に直流バイアスを印加した状態でプラズマ処理を行うことにより、酸素プラズマが酸化物半導体膜１０２中に侵入しやすくなるため好ましいといえる。どの程度のバイアスを印加するかについては、酸化物半導体膜１０２の膜厚や膜へのダメージなどを考慮して、実施者が適宜調整すればよい。
各酸化物半導体膜の形成毎に酸素を導入することで、酸化物半導体内の酸素欠損を低減する効果を高めることができる。
なお、本実施の形態に示すトランジスタは、チャネルが形成される酸化物半導体膜にＣＡＡＣ−ＯＳ膜を適用する場合に特に有用である。具体的に述べると、ＣＡＡＣ−ＯＳ膜は、側面端部から酸素の脱離に起因して当該側面近傍の領域が低抵抗化されやすい傾向があるからである。
以下、ＣＡＡＣ−ＯＳ膜の側面（端面）から酸素が脱離しやすい点について詳述する。
ここでは、酸化物半導体膜の一例として、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（以下、ＩＧＺＯと呼ぶ）における、過剰酸素（化学量論比を越えて存在している酸素原子）および酸素欠損の動きやすさについて、科学技術計算結果を参照して説明する。
なお、計算はＩｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のＩＧＺＯの一つのＩｎ−Ｏ面に過剰酸素または酸素欠損が一つ存在するモデルを構造最適化によって作成（図３５（Ａ）乃至図３５（Ｃ）および図３７（Ａ）乃至図３７（Ｃ）を参照）し、ＮＥＢ（Ｎｕｄｇｅｄ Ｅｌａｓｔｉｃ Ｂａｎｄ）法を用いて最小エネルギー経路に沿った中間構造に対するエネルギーをそれぞれ算出した。
計算は、密度汎関数理論（ＤＦＴ）に基づく計算プログラムソフト「ＯｐｅｎＭＸ」を用いて行った。パラメータについて以下に説明する。
基底関数には、擬原子局在基底関数を用いた。この基底関数は、分極基底系ＳＴＯ（Ｓｌａｔｅｒ Ｔｙｐｅ Ｏｒｂｉｔａｌ）に分類される。
汎関数には、ＧＧＡ／ＰＢＥ（Ｇｅｎｅｒａｌｉｚｅｄ−Ｇｒａｄｉｅｎｔ−Ａｐｐｒｏｘｉｍａｔｉｏｎ／Ｐｅｒｄｅｗ−Ｂｕｒｋｅ−Ｅｒｎｚｅｒｈｏｆ）を用いた。
カットオフエネルギーは２００Ｒｙとした。
サンプリングｋ点は、５×５×３とした。
過剰酸素の動きやすさについての計算では、計算モデル内に存在する原子の数を８５個とし、酸素欠損の動きやすさについての計算では、計算モデル内に存在する原子の数を８３個とした。
過剰酸素または酸素欠損の動きやすさは、過剰酸素または酸素欠損が各々のサイトへ移動する際に越えることを要するエネルギーバリアの高さＥｂを計算することにより評価する。すなわち、移動に際して越えるエネルギーバリアの高さＥｂが高ければ移動しにくく、エネルギーバリアの高さＥｂが低ければ移動しやすい。
まず、過剰酸素の移動について説明する。過剰酸素の移動の計算に用いたモデルを図３５に示す。計算は、以下の２つの遷移形態について行った。計算結果は、図３６に示す。図３６では、横軸を（過剰酸素の移動の）経路長とし、縦軸を図３５（Ａ）のモデルＡの状態のエネルギーを基準（０ｅＶ）とした（移動に要する）エネルギーとしている。
過剰酸素の移動について、前記２つの遷移形態のうち、第１の遷移は、モデルＡからモデルＢへの遷移である。第２の遷移は、モデルＡからモデルＣへの遷移である。
なお、図３５（Ａ）乃至図３５（Ｃ）中の”１”と表記されている酸素原子をモデルＡの第１の酸素原子と呼ぶ。図３５（Ａ）乃至図３５（Ｃ）中の”２”と表記されている酸素原子をモデルＡの第２の酸素原子と呼ぶ。図３５（Ａ）乃至図３５（Ｃ）中の”３”と表記されている酸素原子をモデルＡの第３の酸素原子と呼ぶ。
図３６から明らかなように、第１の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）は、０．５３ｅＶであり、第２の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）は、２．３８ｅＶである。そのため、第１の遷移では第２の遷移よりもエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）が低い。そのため、第１の遷移に要するエネルギーは第２の遷移に要するエネルギーよりも小さく、第１の遷移のほうが第２の遷移よりも起こりやすいといえる。
すなわち、モデルＡの第１の酸素原子の移動は、モデルＡの第３の酸素原子を押し出す方向よりも、モデルＡの第２の酸素原子を押し出す方向に移動しやすいといえる。したがって、酸素原子はインジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやすいといえる。
次に、酸素欠損の移動について説明する。酸素欠損の移動の計算に用いたモデルを図３７に示す。計算は、以下の２つの遷移形態について行った。計算結果は、図３８に示す。図３８では、横軸を（酸素欠損の移動の）経路長とし、縦軸を図３７（Ａ）のモデルＡの状態のエネルギーを基準（０ｅＶ）とした（移動に要する）エネルギーとしている。
酸素欠損の移動について、前記２つの遷移形態のうち、第１の遷移は、モデルＡからモデルＢへの遷移である。第２の遷移は、モデルＡからモデルＣへの遷移である。
なお、図３７（Ａ）乃至図３７（Ｃ）中の点線で描画している丸は、酸素欠損を表している。
図３８から明らかなように、第１の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）は、１．８１ｅＶであり、第２の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）は、４．１０ｅＶである。そのため、第１の遷移では第２の遷移よりもエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）が低い。そのため、第１の遷移に要するエネルギーは第２の遷移に要するエネルギーよりも小さく、第１の遷移のほうが第２の遷移よりも起こりやすいといえる。
すなわち、モデルＡの酸素欠損はモデルＣの酸素欠損の位置よりも、モデルＢの酸素欠損の位置の方に移動しやすいといえる。したがって、酸素欠損もインジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやすいといえる。
次に、前記した４つの遷移形態の起こりやすさを別の側面から比較するために、これらの遷移の温度依存性について説明する。前記した４つの遷移形態とは、（１）過剰酸素の第１の遷移（２）過剰酸素の第２の遷移（３）酸素欠損の第１の遷移（４）酸素欠損の第２の遷移の４つである。
これらの遷移の温度依存性は、単位時間あたりの移動頻度により比較する。ここで、ある温度Ｔ（Ｋ）における移動頻度Ｚ（／秒）は、化学的に安定な位置における酸素原子の振動数Ｚｏ（／秒）を用いると、以下の式（３）で表される。
なお、式（３）において、Ｅｂｍａｘは各遷移におけるエネルギーバリアの高さＥｂの最大値であり、ｋはボルツマン定数である。また、Ｚｏ＝１．０×１０１３（／秒）を計算に用いる。
過剰酸素または酸素欠損が１秒間あたりに１度だけエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）を越えて移動する場合（Ｚ＝１（／秒）の場合）、Ｔについて式（３）を解くと以下の通りである。
（１）過剰酸素の第１の遷移 Ｚ＝１においてＴ＝２０６Ｋ（−６７℃）
（２）過剰酸素の第２の遷移 Ｚ＝１においてＴ＝９２３Ｋ（６５０℃）
（３）酸素欠損の第１の遷移 Ｚ＝１においてＴ＝７０１Ｋ（４２８℃）
（４）酸素欠損の第２の遷移 Ｚ＝１においてＴ＝１５９０Ｋ（１３１７℃）
一方、Ｔ＝３００Ｋ（２７℃）の場合のＺは、以下の通りである。
（１）過剰酸素の第１の遷移 Ｔ＝３００ＫにおいてＺ＝１．２×１０４（／秒）
（２）過剰酸素の第２の遷移 Ｔ＝３００ＫにおいてＺ＝１．０×１０−２７（／秒）
（３）酸素欠損の第１の遷移 Ｔ＝３００ＫにおいてＺ＝４．３×１０−１８（／秒）
（４）酸素欠損の第２の遷移 Ｔ＝３００ＫにおいてＺ＝１．４×１０−５６（／秒）
また、Ｔ＝７２３Ｋ（４５０℃）の場合のＺは、以下の通りである。
（１）過剰酸素の第１の遷移 Ｔ＝７２３ＫにおいてＺ＝２．０×１０９（／秒）
（２）過剰酸素の第２の遷移 Ｔ＝７２３ＫにおいてＺ＝２．５×１０−４（／秒）
（３）酸素欠損の第１の遷移 Ｔ＝７２３ＫにおいてＺ＝２．５（／秒）
（４）酸素欠損の第２の遷移 Ｔ＝７２３ＫにおいてＺ＝２．５×１０−１６（／秒）
前記計算結果に鑑みると、過剰酸素は、Ｔ＝３００ＫにおいてもＴ＝７２３Ｋにおいても、インジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやすいといえる。また、酸素欠損も、Ｔ＝３００ＫにおいてもＴ＝７２３Ｋにおいても、インジウム原子の層を越えて移動するよりもインジウム原子の層に沿って移動しやすいといえる。
また、Ｔ＝３００Ｋにおいて、インジウム原子の層に沿った過剰酸素の移動は非常に起こりやすいが、他の遷移形態は起こりにくい。Ｔ＝７２３Ｋにおいては、インジウム原子の層に沿う過剰酸素の移動のみならず、インジウム原子の層に沿う酸素欠損の移動も起こりやすいが、過剰酸素についても酸素欠損についてもインジウム原子の層を越える移動は困難である。
したがって、例えば、ＣＡＡＣ−ＯＳ膜のように、インジウム原子の層が当該層の被形成面または表面に平行な面上に存在する場合には、過剰酸素および酸素欠損のいずれも当該層の被形成面または表面に沿って移動しやすいといえる。
以上説明したように、ＣＡＡＣ−ＯＳ膜で形成された酸化物半導体膜では当該層の被形成面または表面に沿って移動しやすい。そのため、当該層の側面からの酸素抜けが問題となる。酸素抜けが生じると過剰酸素の数が減少してしまい、酸素欠損を埋めることが困難になる。酸素欠損が存在すると、スイッチング素子に用いるには好ましくないレベルにまでＣＡＡＣ−ＯＳ膜で形成された酸化物半導体膜の導電性が高まるおそれがある。
なお、前記説明では過剰酸素または酸素欠損がインジウム原子の層を越える場合について説明したが、酸化物半導体膜に含まれるインジウム以外の金属についても同様である。
前記説明した酸素抜けは、ＣＡＡＣ−ＯＳ膜で形成された酸化物半導体膜が島状に加工されている場合に特に顕著である。酸化物半導体膜が島状に加工されていると、酸化物半導体膜の側面の面積が増大するためである。
次に、絶縁表面を有する基板１００および酸化物半導体膜１０２上に導電膜を成膜し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて導電膜上にマスクを形成し、当該マスクを用いて導電膜の一部を選択的に除去して導電膜を形成する（図２（Ｂ）参照。）。
形成した導電膜は、トランジスタ１５０においては、島状のソース電極１０３および、酸化物半導体膜１０２の側端部を覆って途切れなく酸化物半導体膜１０２を囲むドレイン電極１０４として機能する。そして、容量素子１６０においては、下部電極膜１３０として機能する。このように、ソース電極１０３、ドレイン電極１０４および下部電極膜１３０を、同一の材料および工程により形成した同一の組成を有する膜とすることにより、トランジスタ１５０と容量素子１６０の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
ソース電極１０３、ドレイン電極１０４および下部電極膜１３０を形成するための導電膜としては、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて成膜すればよい。なお、導電膜の膜厚は、５０ｎｍ以上１０００ｎｍ以下とし、１００ｎｍ以上７００ｎｍ以下とすることが好ましい。
導電膜の材料としては、トランジスタ１５０および容量素子１６０の作製工程にて行われる加熱処理に耐えられる材料を用いる。例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下側又は上側の一方又は双方にチタン、モリブデン、タングステンなどの高融点金属膜又はそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。又は、導電性の金属酸化物を用いて導電膜を成膜してもよい。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
酸化物半導体膜１０２の側端部を、上述金属膜や金属酸化膜を用いて形成されたドレイン電極１０４で覆うことにより、側端部からの酸素放出や、トランジスタの電気特性に悪影響を与える不純物（例えば水素など。）が側端部から混入することを抑制できるため、トランジスタの電気特性や信頼性を良好なものとできる。
なお、ソース電極１０３、ドレイン電極１０４および下部電極膜１３０を形成するに際し、酸化物半導体膜１０２は様々なダメージ（例えば、スパッタリング法を用いて導電膜を成膜する場合、導電膜を形成する元素が酸化物半導体膜１０２に対して衝突する。また、ドライエッチング法により導電膜の一部を除去する場合、エッチングガスが酸化物半導体膜１０２に対して衝突する。）に曝される。このため、酸化物半導体膜１０２としてＣＡＡＣ−ＯＳ膜などの結晶性を有する膜を形成した場合、一部が非晶質化する場合がある。この場合、ソース電極１０３、ドレイン電極１０４および下部電極膜１３０の形成後に加熱処理を行うことによって、酸化物半導体膜１０２の結晶性を回復することができる。当該加熱処理の加熱条件としては、３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下の温度範囲で、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
また、ドライエッチングやウェットエッチングなど、ガスや溶液などを用いてソース電極１０３、ドレイン電極１０４および下部電極膜１３０を形成する場合、酸化物半導体膜１０２の表面には、トランジスタ１５０の電気特性に悪影響を及ぼす不純物元素（例えば、銅、アルミニウム、塩素など。）が付着する場合がある。このため、ソース電極１０３、ドレイン電極１０４および下部電極膜１３０形成後に、酸化物半導体膜１０２の表面をシュウ酸や希フッ酸などに曝す、またはプラズマ処理（例えば、Ｎ２Ｏプラズマ処理など。）を行うことにより、酸化物半導体膜１０２表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜１０２の表面における銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。また、酸化物半導体膜の表面におけるアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。また、酸化物半導体膜の表面における塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
次に、絶縁表面を有する基板１００、酸化物半導体膜１０２、ソース電極１０３、ドレイン電極１０４および下部電極膜１３０上に絶縁膜１０５を形成する（図２（Ｃ−１）参照。）。なお、当該絶縁膜は、後の工程にて加工を行うことにより、トランジスタ１５０においてはゲート絶縁膜１０６として機能し、容量素子１６０においては電極間絶縁膜１３２として機能する。このように、ゲート絶縁膜１０６と電極間絶縁膜１３２を、同一の材料および工程により形成した同一の組成を有する膜とすることにより、トランジスタ１５０と容量素子１６０の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
絶縁膜１０５は、十分な耐圧および絶縁性を有する酸化物絶縁膜を用いることが好ましい。絶縁膜１０５としては、例えば、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ガリウム膜、酸化イットリウム膜、酸化ランタン膜などを、単層でまたは積層して形成することができる。また、酸化ハフニウム膜、ハフニウムシリケート膜（ＨｆＳｉｘＯｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート膜（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート膜（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））などのｈｉｇｈ−ｋ材料を絶縁膜１０５の少なくとも一部として用いてもよい。これによりゲートリーク電流を低減することができる。
なお、絶縁膜１０５として酸化物絶縁膜を用いることにより、上述の絶縁表面を有する基板１００にて記載した内容と同様に、加熱処理によって当該酸化物絶縁膜の酸素の一部を放出させて酸化物半導体膜１０２に酸素を供給し、酸化物半導体膜１０２中の酸素欠損を補填することができる。なお、絶縁膜１０５に対して加熱処理を行うタイミングについては、絶縁膜１０５の成膜後であれば特段の限定はない。
特に、絶縁膜１０５中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、絶縁膜１０５として、ＳｉＯ２＋α（ただし、α＞０）で表される酸化シリコン膜を用いることが好ましい。このような酸化シリコン膜を絶縁膜１０５として用いることで、酸化物半導体膜１０２に酸素を供給することができ、当該酸化物半導体膜１０２を用いたトランジスタ１５０のトランジスタ特性を良好にすることができる。
なお、図２（Ｃ−２）に示すように、絶縁膜１０５を積層構造とする場合、酸素供給膜１０５ａ上（つまり、絶縁膜１０５の、酸化物半導体膜１０２と接する面とは逆の面）に、酸素透過性や水蒸気透過性（水分透過性とも表現できる。）の低いバリア膜１０５ｂが積層された構造が好ましい。これにより、酸素供給膜１０５ａ中の酸素を酸化物半導体膜１０２に効率的に供給することができる。また、水素や水分が酸化物半導体膜１０２に侵入して拡散することを抑制することができる。酸素透過性や水蒸気透過性の低い膜としては、例えば、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜などを用いることができる。酸化アルミニウム膜を用いる場合、膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１５０に安定な電気特性を付与することができる。なお、図２（Ｃ−２）では絶縁膜１０５は２層構造であるが、上述の酸素供給膜１０５ａおよびバリア膜１０５ｂを用いて３層以上の積層構造としてもよい。なお、ここでの酸素供給膜１０５ａは、絶縁表面を有する基板１００の説明の際に記載した酸素供給膜の説明を当てはめることができる。
酸素供給膜１０５ａを、加熱処理により一部の酸素を放出させることのできる膜とするには、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用い、膜中に酸素を添加すれば。好ましくは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマにより、膜中に酸素を添加すればよい。当該酸素プラズマ処理においても、絶縁表面を有する基板１００の説明の際に記載したとおり、基板側（基板側に設置されたバイアス印加装置や基板自体。）に直流バイアスを印加した状態でプラズマ処理を行うことが好ましいといえる。
なお、絶縁表面を有する基板１００の説明にて記載した酸素供給膜についても、上述の酸素添加処理を行い形成することができる。
また、バリア膜１０５ｂは、上述のように酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜を直接形成する以外に、例えば、金属膜（酸化添加処理を行うことで、低い酸素透過性および低い水蒸気透過性を発現できる金属膜。例えば、アルミニウム膜などがある。）を形成し、当該金属膜に対して酸素添加処理を行うことで、低い酸素透過性および低い水蒸気透過性を備えたバリア膜１０５ｂとすることもできる。このような方法により形成された膜は、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜を直接形成する場合と比較してパーティクルの発生が少ないため、半導体装置の歩留まりの低減を抑制できる。
なお、絶縁表面を有する基板１００の説明にて記載したバリア膜についても、上述の方法を用いて形成することができる。
次に、絶縁膜１０５上に導電膜を形成した後、フォトリソグラフィ工程により導電膜上にレジストマスクを形成して当該レジストマスクを用いて導電膜を選択的にエッチングし、トランジスタ１５０のゲート電極１０８および容量素子１６０の上部電極膜１３４（および、これと同じ層で形成される配線を含む。）を形成した後、レジストマスクを除去する（図３（Ａ）参照。）。なお、ゲート電極１０８は、ソース電極１０３より外方（外側とも言える。）かつドレイン電極より内方（内側とも言える。）の絶縁膜１０５上に、途切れなくソース電極１０３を囲む状態に形成される。このように、ゲート電極１０８と上部電極膜１３４を、同一の材料および工程により形成した同一の組成を有する膜とすることにより、トランジスタ１５０と容量素子１６０の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
ゲート電極１０８および上部電極膜１３４を形成する導電膜としては、例えば、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いることができる。ゲート電極に用いる導電膜としては、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。ゲート電極１０８は、上記の材料を用いて単層で又は積層して形成することができる。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
また、絶縁膜１０５と接する側の導電膜の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、当該膜をゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
なお、ゲート電極１０８および上部電極膜１３４を形成するためのレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、導電膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
次に、イオンドーピング法やイオン注入法により、酸化物半導体膜１０２の導電率を変化させる不純物イオン１８０を酸化物半導体膜１０２に添加し、酸化物半導体膜１０２中に、ゲート電極１０８と重なるチャネル形成領域１０２ａ、チャネル形成領域１０２ａより内方（内側とも言える。）の第１の不純物添加領域１０２ｂおよび、チャネル形成領域１０２ａより外方（外側とも言える。）の第２の不純物添加領域１０２ｃを形成する。なお、第１の不純物添加領域１０２ｂにおいて、実際にはソース電極１０３と重なる領域の酸化物半導体膜１０２には不純物イオン１８０が添加されないため、当該領域は厳密には「不純物添加領域」とは言えないが、当該領域が効果に特段の影響を及ぼすものでは無いため、「第１の不純物添加領域１０２ｂ」と表現する。また、第２の不純物添加領域１０２ｃにおいても、ドレイン電極１０４と重なる領域の酸化物半導体膜１０２には不純物イオン１８０が添加されないが、当該領域が効果に特段の影響を及ぼすものでは無いため、「第２の不純物添加領域１０２ｃ」と表現する。
なお、酸化物半導体膜１０２のうち、不純物イオン１８０が添加された領域（つまり、ソース電極１０３と重なる領域以外の第１の不純物添加領域１０２ｂおよび、ドレイン電極１０４と重なる領域以外の第２の不純物添加領域１０２ｃ。）は結晶構造が乱れ、非晶質状態になりやすい。また、チャネル形成領域１０２ａはゲート電極１０８と重なるため結晶構造が保たれやすい。このため、酸化物半導体膜１０２としてＣＡＡＣ−ＯＳ膜などの結晶性を有する膜を用い、当該膜に対して不純物イオン１８０を添加した場合、チャネル形成領域１０２ａはＣＡＡＣ−ＯＳ膜の状態を保ち、その他の領域は不純物が添加されて非晶質状態の酸化物半導体膜（または、非晶質状態を多く含む酸化物半導体膜。）になりやすい。
非晶質状態の酸化物半導体膜（または、非晶質状態を多く含む酸化物半導体膜。）は、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体膜から水素などのドナーとなる不純物を吸収しやすい。このため、チャネル形成領域１０２ａから第１の不純物添加領域１０２ｂや第２の不純物添加領域１０２ｃに水素などのドナーとなる不純物が吸収（ゲッタリングとも表現できる。）されトランジスタ１５０の電気特性を良好なものとすることができる。
なお、不純物イオン１８０としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。イオン注入法は、必要なイオンのみを取り出す質量分離器を用いているため、対象物に対して不純物イオン１８０のみを選択的に添加できる。このため、イオンドーピング法を用いて添加した場合と比べて酸化物半導体膜１０２中への不純物（例えば水素など）の混入が少なくなるため好ましい。ただし、イオンドーピング法を除外するものではない。
なお、不純物イオン１８０を添加する際に、図３（Ｂ）に示すように不純物イオン１８０を注入する必要の無い部分をレジストマスク１９０などで覆った状態で不純物イオン１８０を添加してもよい。これにより、不純物イオン１８０の注入による膜へのダメージを低減することができる。
次に、ゲート絶縁膜１０６、ゲート電極１０８および上部電極膜１３４上に絶縁膜１０９を形成する（図３（Ｃ）参照。）。
絶縁膜１０９（絶縁膜１０９に含まれる、領域１０９ａおよび領域１０９ｂも含む。）は絶縁膜１０５と同様の方法および材料を用いて形成すればよいが、好ましくは、酸素供給膜１０５ａと同様の方法および材料を用いて形成することが好ましい。これにより、加熱処理により絶縁膜１０９中の酸素を、チャネル形成領域１０２ａに供給することができる。
なお、絶縁膜１０９は単層構造としてもよいが、本実施の形態のように酸素供給膜として機能する領域１０９ａと領域１０９ａ上の領域１０９ｂのように複数の領域を有する構造とすることが好ましい。以下に理由を記載する。
絶縁膜１０９を単層の厚い膜とした場合、絶縁膜１０９形成後に膜中の深い部分（つまり、酸化物半導体膜１０２に近い部分。）にまで酸素を添加するためには、イオン注入法やイオンドーピング法などを用い、強いエネルギーで酸素イオンを膜中に添加する処理が必要となる。このため、酸化物半導体膜中に酸素イオンが強いエネルギーで添加される場合があり、酸化物半導体膜１０２の構造に悪影響を与える（例えば、酸化物半導体膜１０２の結晶性が悪くなるなど。）場合がある。
上述の問題を解消するために、まずは領域１０９ａを薄く（具体的には、絶縁膜１０９全体の膜厚の１／５以下、好ましくは１／１０以下）形成し、酸化物半導体膜１０２へのダメージが無い、または少ない酸素添加処理（例えば、ＩＣＰ方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマを用いたプラズマ処理など。）を用いて、領域１０９ａを、加熱処理により酸素供給が可能な膜とする。その後、領域１０９ｂを形成することで、絶縁膜１０９を平坦化処理に対応できる膜厚とすればよい。なお、絶縁膜１０９に対して加熱処理を行うタイミングについては、絶縁膜１０９の成膜後であれば特段の限定はない。
なお、本実施の形態では、領域１０９ａと領域１０９ｂを同一の材料により形成しており、両者の界面を正確に確認することは難しいため、点線にて領域１０９ａと領域１０９ｂを区別している。しかし、異なる材料を用いて領域１０９ａおよび領域１０９ｂを形成した場合は、この限りではない。
次に、絶縁膜１０９に対して除去処理（平坦化処理とも表現できる。）を行う（図３（Ｄ）参照）。除去処理としては、化学機械研磨（処理、またはドライエッチング法などを用いればよい。なお、ＣＭＰ処理を行う場合は、１回のみ行ってもよいし、複数回行ってもよい。絶縁膜１０９は、図３（Ｄ）のように、ゲート電極１０８が表面から露出しない状態で除去処理を停止することが好ましい。
次に、フォトリソグラフィ工程により絶縁膜１０９上の少なくともゲート電極１０８と重なる部分にレジストマスクを形成し、当該レジストマスクを用いて絶縁膜１０９を選択的にエッチングすることで、少なくともゲート電極１０８の側面に設けられた保護絶縁膜１１０を形成する。そして、ゲート電極１０８と保護絶縁膜１１０をマスクとし、ドライエッチング法またはウェットエッチング法を用いて絶縁膜１０５に対して除去処理を行い、トランジスタ１５０のゲート絶縁膜１０６および、容量素子１６０の電極間絶縁膜１３２を形成する（図４（Ａ）参照。）。
次に、絶縁表面を有する基板１００、酸化物半導体膜１０２、ソース電極１０３、ドレイン電極１０４および保護絶縁膜１１０上に導電膜を形成し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて導電膜上にマスクを形成し、当該マスクを用いて導電膜の一部を選択的に除去して、導電膜１１１を形成する。（図４（Ｂ）参照。）。導電膜１１１は、ソース電極１０３、ドレイン電極１０４および下部電極膜１３０を形成するために成膜した導電膜と同様の方法および材料を用いて形成することができる。なお、図４（Ｂ）では、容量素子１６０の保護絶縁膜１１０上にも導電膜１１１が形成されているが、当該箇所の導電膜１１１は必ずしも必要なものではない。
次に、絶縁表面を有する基板１００および導電膜１１１上に、第１の層間絶縁膜１１４を形成する（図４（Ｃ）参照。）。
第１の層間絶縁膜１１４（第１の層間絶縁膜１１４に含まれる、絶縁膜１１４ａおよび絶縁膜１１４ｂも含む。）はゲート絶縁膜１０６と同様の方法および材料を用いて形成すればよい。なお、第１の層間絶縁膜１１４は、単層構造としてもよいが、本実施の形態のように絶縁膜１１４ａと絶縁膜１１４ｂの積層構造とすることが好ましい。
次に、少なくともゲート電極１０８と重なる保護絶縁膜１１０が露出するように第１の層間絶縁膜１１４および導電膜１１１の一部に対して除去処理（平坦化処理とも言える。）を行うことで、トランジスタ１５０のゲート電極１０８と重なる導電膜１１１を除去する。これにより、導電膜１１１はゲート電極１０８上で分断され、ソース電極１０３および第１の不純物添加領域１０２ｂを電気的に接続する第１の接続電極１１２と、ドレイン電極１０４および第２の不純物添加領域１０２ｃを電気的に接続する第２の接続電極１１３が形成される（図４（Ｄ）参照。）。
なお、本実施の形態では、第１の接続電極１１２、第２の接続電極１１３および保護絶縁膜１１０の上面の高さが揃っている。このような構成にすることで、後の工程（トランジスタを有する半導体装置や電子機器の作製工程等）で形成される薄膜の被覆性を向上させることができ、薄い膜や配線の段切れを抑制することができる。例えば、第１の接続電極１１２、第２の接続電極１１３および保護絶縁膜１１０に段差があると、段差部にかかる膜や配線が切れてしまい、不良となってしまうが、これらの高さが揃っているとそのような不良を抑制できるため、信頼性を向上させることができる。しかしながら、上述のような不良が発生しない範囲において段差が生じていても、勿論問題はない。
第１の接続電極１１２は、第１の不純物添加領域１０２ｂのうち、ソース電極１０３のみでは抵抗成分として機能し得る範囲（図４（Ｄ）の矢印Ｒ１の範囲。）に電気的に接続されているため、トランジスタ１５０のソース電極とドレイン電極間の抵抗を低減することができる。また、第２の接続電極１１３は、第２の不純物添加領域１０２ｃのうち、ドレイン電極１０４のみでは抵抗成分として機能してしまう範囲（図４（Ｄ）の矢印Ｒ２の範囲。）に電気的に接続されているため、トランジスタ１５０のソース電極とドレイン電極間の抵抗を低減することができる。したがって、トランジスタ１５０の電気特性を良好なものとできる（例えば、オン電流の増加やしきい値電圧バラツキの低減など）。なお、除去処理としては、化学機械研磨処理、またはドライエッチング法などを用いればよい。なお、ＣＭＰ処理を行う場合は、１回のみ行ってもよいし、複数回行ってもよい。
なお、化学機械研磨を用いて上述の除去処理を行った場合、基板面内にて除去量にバラツキが生じることがある。このため、除去処理後に更にエッチング処理（ドライエッチングまたは＼およびウェットエッチング処理）を行い、ゲート電極１０８と重なる導電膜１１１を確実に除去する工程を行うとよい。
以上の工程により、トランジスタ１５０および容量素子１６０を備える半導体装置を形成することができる（図４（Ｄ）参照。）。また、図５（Ａ）に示すように、表面平坦性の高い第２の層間絶縁膜１１６を第１の層間絶縁膜１１４上に形成した後、第２の層間絶縁膜１１６、第１の層間絶縁膜１１４の一部に開口部を設け、トランジスタ１５０のソース電極１０３およびドレイン電極１０４と電気的に接続された配線１１８を開口部に形成することで、第２の層間絶縁膜１１６上に更に異なる半導体素子（例えば、トランジスタや容量素子など。）を形成しやすい構造にできる。
第２の層間絶縁膜１１６はゲート絶縁膜１０６と同一の方法および材料を用いて形成することができる。また、第２の層間絶縁膜１１６として、絶縁性を有する有機材料を、スピンコート法、印刷法、ディスペンス法またはインクジェット法などを用いて塗布し、塗布した材料に応じた硬化処理（例えば、加熱処理や光照射処理など。）を行い形成してもよい。絶縁性を有する有機材料としては、例えば、アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、エポキシ樹脂等の有機樹脂を用いて形成することができる。また、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させてもよい。なお、上述の有機材料は水分などの不純物を比較的多く含んでいる場合が多いため、有機材料を用いて形成する膜の下に、バリア膜１０５ｂのような水蒸気透過性の低い膜（例えば、酸化アルミニウムや酸化アルミニウムを含む積層膜などを形成することが好ましい。そして、第２の層間絶縁膜１１６を形成した後に加熱処理を行い、酸化物半導体膜１０２のチャネル形成領域１０２ａに酸素を供給し（例えば、本実施の形態では、ゲート絶縁膜１０６や、保護絶縁膜１１０などから酸素が供給される）、チャネル形成領域１０２ａの酸素欠損を補填することが好ましい。これにより、トランジスタ１５０の電気特性を良好なものとできる。
配線１１８は、ソース電極１０３、ドレイン電極１０４および下部電極膜１３０の形成に用いた導電膜と同一の方法および材料を用いて形成することができる。
なお、本実施の形態では、ドレイン電極１０４が酸化物半導体膜１０２の上面に接して形成された構造であるが、ドレイン電極１０４が酸化物半導体膜１０２の下面に接して形成された構造としてもよい（図５（Ｂ）参照。）。
上述構造は、本実施の形態にて記載した酸化物半導体膜１０２とドレイン電極１０４の形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。
上述の構造は、導電膜を加工してドレイン電極１０４を形成した後に酸化物半導体膜１０２を形成するため、ドレイン電極１０４形成時に酸化物半導体膜１０２にダメージを与えることが無いため、トランジスタ１５０の電気特性を良好なものとできる。
なお、本実施の形態では、絶縁表面を有する基板１００として、可撓性を有する基板を用いてもよい。可撓性を有する基板上にトランジスタ１５０や容量素子１６０を作製するには、可撓性を有する基板上にトランジスタ１５０や容量素子１６０を直接形成してもよいし、他の作製基板にトランジスタ１５０や容量素子１６０を作製し、その後、他の作製基板からトランジスタ１５０や容量素子１６０を剥離して、可撓性を有する基板に転載してもよい。なお、作製基板から可撓性を有する基板に剥離、転置するために、トランジスタ１５０や容量素子１６０と作製基板との間に剥離層を設けるとよい。剥離層を用いた剥離、転載の方法については公知の文献を参考とすればよい（例えば、特開２０１１−２１１２０８など。）。可撓性を有する基板としては、ポリイミド又はポリエステルなどの有機樹脂で形成された基板がある。
（実施の形態２）
本実施の形態では、実施の形態１にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図６乃至図８を用いて説明する。
＜半導体装置の構成例＞
図６（Ａ）乃至図６（Ｄ）に、半導体装置の例として、トップゲート型のトランジスタ６５０および容量素子６６０を備える半導体装置の平面図および断面図の一例を示す。図６（Ａ）は平面図であり、図６（Ｂ）は図６（Ａ）における一点鎖線Ｄ１−Ｄ２の断面図であり、図６（Ｃ）は図６（Ａ）における一点鎖線Ｅ１−Ｅ２の断面図であり、図６（Ｄ）は図６（Ａ）における一点鎖線Ｅ１−Ｅ２の断面図である。なお、図６（Ａ）で示す平面図においては、図が煩雑になることを避けるため、一部の構成要素を省略して記載している。また、構成要素の位置関係を理解し易くするため、２点鎖線で挟まれたＸ３−Ｘ４の領域においては、接続電極６１０を透明な状態としている。
トランジスタ６５０は、上面の少なくとも一部が表面に露出したソース電極６０３を膜中に有する絶縁層６０５と、絶縁層６０５上に設けられ、ソース電極６０３と電気的に接続された第１の不純物添加領域１０２ｂ、第１の不純物添加領域１０２ｂを囲むチャネル形成領域１０２ａ、チャネル形成領域１０２ａを囲む第２の不純物添加領域１０２ｃを有する酸化物半導体膜１０２と、チャネル形成領域１０２ａと重なり途切れなくソース電極６０３を囲むゲート電極１０８と、チャネル形成領域１０２ａとゲート電極１０８間に介在するゲート絶縁膜１０６と、ゲート電極１０８の側面を少なくとも覆う保護絶縁膜１１０と、酸化物半導体膜１０２の側端部を覆って途切れなくゲート電極１０８を囲むドレイン電極１０４と、ドレイン電極１０４および第２の不純物添加領域１０２ｃと電気的に接続された接続電極６１０を有する構造となっている。また、容量素子６６０は、下部電極膜１３０、上部電極膜１３４および、下部電極膜１３０と上部電極膜１３４の間に介在する電極間絶縁膜１３２を備える構造となっている。
上述構造とすることにより、ソース電極１０３とドレイン電極１０４間に酸化物半導体膜１０２の側端部が存在しないため、トランジスタに安定した電気特性を付与できる。また、酸化物半導体膜１０２の側端部がドレイン電極１０４により覆われているため、側端部からの酸素放出や、トランジスタの電気特性に悪影響を与える不純物（例えば水素など。）が側端部から混入することを抑制できるため、トランジスタの電気特性や信頼性を良好なものとできる。
そして、下部電極膜１３０は、酸化物半導体膜１０２と同一表面に位置し、下部電極膜１３０とドレイン電極１０４は同一の組成を有し、電極間絶縁膜１３２はゲート絶縁膜１０６と同一の組成を有し、上部電極膜１３４はゲート電極１０８と同一の組成を有している。つまり、ドレイン電極１０４および下部電極膜１３０は同一の材料および工程により形成され、ゲート絶縁膜１０６と電極間絶縁膜１３２は同一の材料および工程により形成され、ゲート電極１０８と上部電極膜１３４は同一の材料および工程により形成されている。これにより、トランジスタ６５０と容量素子６６０を同一工程にて形成できるため、容量素子を効率よく形成でき、半導体装置の製造時間や製造コストを低減できる。
また、トランジスタ６５０および容量素子６６０上には、第１の層間絶縁膜１１４、第２の層間絶縁膜１１６および配線１１８が設けられており、第１の層間絶縁膜１１４および第２の層間絶縁膜１１６の開口部を介して、配線１１８とドレイン電極１０４が電気的に接続されている。
なお、第２の不純物添加領域１０２ｃは、実際には不純物が添加されていない領域が一部存在するが（ドレイン電極１０４と重なる部分が、当該領域に相当する。）、当該領域が本明細書に記載の効果に特段の影響を及ぼすものではないため、本実施の形態等では当該領域を含めて、「第２の不純物添加領域１０２ｃ」と表現する。
本実施の形態に記載の半導体装置は、上面の少なくとも一部が表面に露出したソース電極６０３が絶縁層６０５中に形成されている構成が実施の形態１と異なっている。実施の形態１に記載の作製方法では、例えば、トランジスタ１５０および容量素子１６０を含む層を３層に積層（仮に、下層から順に第１の層、第２の層、第３の層と記載する。）させて半導体装置を形成する場合において、第２の層に含まれるトランジスタのソース電極１０３を第３の層に含まれる半導体素子（例えば、トランジスタや容量素子など。）の一部と電気的に接続する際は、図５に示すようにソース電極１０３と電気的に接続された配線１１８を用いて上層（つまり、第３の層。）の半導体素子と電気的に接続することができるが、第２の層に含まれるトランジスタのソース電極１０３を第１の層に含まれる半導体素子（例えば、トランジスタや容量素子など。）の一部と電気的に接続する際は、ソース電極１０３を下層（つまり、第１の層。）の半導体素子と電気的に接続するための開口部や配線を形成する必要がある。しかし、ソース電極１０３はゲート電極１０８によって途切れなく囲まれた領域内に形成されているため、当該領域内に開口部や配線を形成することは、困難である。
これに対し、本実施の形態に記載する半導体装置の構造では、上面の少なくとも一部が表面に露出したソース電極が絶縁層中に存在しているため、下層の半導体素子との電気的接続を容易に行える構造と言える。
なお、図６では、酸化物半導体膜１０２は四角形状であるが、当該形状に限定されず、例えば、円形状や多角形状などであってもよい。
また、図６では、ゲート電極１０８は外周端および内周端を有する四角形状であるが、当該形状に限定されず、例えば、外周端および内周端を有する円形状や多角形状であってもよい。また、ドレイン電極１０４においても同様のことが言える。
＜半導体装置の作製方法＞
図７および図８を用いて、図６に示す半導体装置の作製工程の一例について説明する。
まず、絶縁膜６００を形成し、絶縁膜６００を貫通する開口部を一部に形成した後、絶縁膜６００上に導電膜６０１を成膜する（図７（Ａ）参照。）。絶縁膜６００は、ゲート絶縁膜１０６と同一の方法および材料を用いて形成することができる。なお、絶縁膜６００の表面側（つまり、導電膜６０１が成膜されている側。）には、後の工程にて酸化物半導体膜１０２が形成されるため、絶縁膜６００として酸素供給膜を用いることが好ましい。また、導電膜６０１としては、実施の形態１にて説明した、ソース電極１０３、ドレイン電極１０４および下部電極膜１３０の形成に用いた導電膜と同一の方法および材料を用いて形成することができる。
なお、本実施の形態では絶縁膜６００の下層には何も記載されていないが、実際には図８のように、半導体素子を備える層８７０が少なくとも絶縁膜６００を挟んで下層に存在し、また、これらの層などは絶縁表面を有する基板１００上に設けられている。そして、導電膜６０１は層８７０に備えられた半導体素子（図８では、半導体素子としてトランジスタ８５０および容量素子８６０が備えられている。）の少なくとも一部と電気的に接続されている。なお、図８では容量素子８６０と導電膜６０１が電気的に接続さているが、勿論これに限定されるものではない。また、図８では絶縁膜６００と基板１００の間には層８７０のみ（つまり単層のみ。）しかないが、複数の層が積層されていてもよい。
なお、本実施の形態では、絶縁表面を有する基板１００として、可撓性を有する基板を用いてもよい。可撓性を有する基板上に半導体素子を含む層（単層構造でも複数層の積層構造でもよい。）を作製するには、可撓性を有する基板上に半導体素子を含む層を直接形成してもよいし、他の作製基板に半導体素子を含む層を作製し、その後、他の作製基板から半導体素子を含む層を剥離して、可撓性を有する基板に転載してもよい。なお、作製基板から可撓性を有する基板に剥離、転置するために、半導体素子を含む層と作製基板との間に剥離層を設けるとよい。剥離層を用いた剥離、転載の方法については公知の文献を参考とすればよい（例えば、特開２０１１−２１１２０８など。）。可撓性を有する基板としては、ポリイミド又はポリエステルなどの有機樹脂で形成された基板がある。
次に、導電膜６０１に対して除去処理（平坦化処理とも表現できる。）を行い、上面の少なくとも一部が表面に露出したソース電極６０３を膜中に有する絶縁層６０５を形成する（図７（Ｂ）参照。）。除去処理としては、実施の形態１にて説明した、絶縁膜１０９に対する除去処理と同様の方法を用いればよい。
その後、図２（Ａ）乃至図２（Ｃ−２）および当該図面に対応する説明内容、図３（Ａ）乃至図３（Ｄ）および当該図面に対応する説明内容、図４（Ａ）乃至図４（Ｄ）および当該図面に対応する説明内容、ならびに、図５および当該図面に対応する説明内容を参酌して、トランジスタ６５０および容量素子６６０を備える半導体装置を形成すればよい（図７（Ｃ）参照。）。これにより、ドレイン電極１０４と下部電極膜１３０を同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート絶縁膜１０６と電極間絶縁膜１３２を、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート電極１０８と上部電極膜１３４を、同一の材料および工程により形成した同一の組成を有する膜とすることができる。これにより、トランジスタ６５０と容量素子６６０の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
また、上面の少なくとも一部が表面に露出したソース電極６０３が絶縁層６０５中に存在しているため、トランジスタ６５０と下層の半導体素子との電気的接続を容易に行える。
なお、実施の形態１と同様に、表面平坦性の高い第２の層間絶縁膜１１６を第１の層間絶縁膜１１４上に形成した後、第２の層間絶縁膜１１６、第１の層間絶縁膜１１４の一部に開口部を設け、トランジスタ６５０のドレイン電極１０４と電気的に接続された配線１１８を開口部に形成することで、第２の層間絶縁膜１１６上に更に異なる半導体素子（例えば、トランジスタや容量素子など。）を形成し易い構造にできる（図７（Ｃ）参照。）。
なお、実施の形態１では、導電膜１１１に対して除去処理を行うことで、ソース電極１０３と第１の不純物添加領域を電気的に接続する第１の接続電極および、ドレイン電極１０４と第２の不純物添加領域を電気的に接続する第２の接続電極が形成されたが、本実施の形態ではソース電極が絶縁層６０５中に位置するため、第２の接続電極のみが形成される。本実施の形態では、当該電極を単に「接続電極６１０」と記載する。
接続電極６１０は、第２の不純物添加領域１０２ｃのうち、ドレイン電極１０４のみでは抵抗成分として機能し得る範囲（図７（Ｃ）の矢印Ｒ３の範囲。）に電気的に接続されているため、トランジスタ６５０のソース電極とドレイン電極間の抵抗を低減することができる。したがって、トランジスタ１５０の電気特性を良好なものとできる（例えば、オン電流の増加やしきい値電圧バラツキの低減など）。なお、除去処理としては、化学機械研磨処理、またはドライエッチング法などを用いればよい。なお、ＣＭＰ処理を行う場合は、１回のみ行ってもよいし、複数回行ってもよい。
本実施の形態では、ドレイン電極１０４が酸化物半導体膜１０２の上面に接して形成された構造であるが、ドレイン電極１０４が酸化物半導体膜１０２の下面に接して形成された構造としてもよい（図７（Ｄ）参照。）。
上述構造は、本実施の形態にて記載した酸化物半導体膜１０２とドレイン電極１０４の形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。
上述の構造は、導電膜を加工してドレイン電極１０４を形成した後に酸化物半導体膜１０２を形成するため、ドレイン電極１０４形成時に酸化物半導体膜１０２にダメージを与えることが無いため、トランジスタ６５０の電気特性を良好なものとできる。
このように、本実施の形態に記載の方法を用いた場合、ソース電極６０３が絶縁層６０５中に存在しているため、下層の半導体素子との電気的接続を容易に行える。
（実施の形態３）
本実施の形態では、上述の実施の形態にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図９乃至図１１を用いて説明する。
＜半導体装置の構成例＞
図９（Ａ）乃至図９（Ｄ）に、半導体装置の例として、トップゲート型のトランジスタ９５０および容量素子９６０を備える半導体装置の平面図および断面図の一例を示す。図９（Ａ）は平面図であり、図９（Ｂ）は図９（Ａ）における一点鎖線Ｇ１−Ｇ２の断面図であり、図９（Ｃ）は図９（Ａ）における一点鎖線Ｈ１−Ｈ２の断面図であり、図９（Ｄ）は図９（Ａ）における一点鎖線Ｉ１−Ｉ２の断面図である。なお、図９（Ａ）で示す平面図においては、図が煩雑になることを避けるため、一部の構成要素を省略して記載している。また、構成要素の位置関係を理解し易くするため、２点鎖線で挟まれたＸ５−Ｘ６の領域においては、第２の接続電極１１３を透明な状態としている。
本実施の形態に記載の半導体装置は、構成要素については実施の形態１と同じであるが、保護絶縁膜１１０、第１の接続電極１１２および第２の接続電極１１３の形成方法が実施の形態１と異なっている。実施の形態１に記載の作製方法では、保護絶縁膜１１０は、フォトリソグラフィ工程により形成したマスクを用いて絶縁膜１０９をエッチングすることで形成される（図４（Ａ）および当該図面を説明する記載を参照。）。このため、保護絶縁膜１１０のチャネル長方向の幅を調整し易いという長所がある。しかしながら、ゲート電極１０８の形成後から第１の接続電極１１２および第２の接続電極１１３の形成までの間に、２回の除去処理を行うため、半導体装置の製造に時間を要するという短所を併せ持つ。
これに対し、本実施の形態に記載する半導体装置の構造では、実施の形態１に記載された、ソース電極１０３とドレイン電極１０４間に酸化物半導体膜１０２の側端部が存在しないこと、および、酸化物半導体膜１０２の側端部がドレイン電極１０４により覆われていることにより、トランジスタの電気特性や信頼性を良好なものとできる効果、トランジスタと容量素子を同一工程にて形成できることにより、半導体装置の製造時間や製造コストを低減できる効果に加え、ゲート電極１０８の形成後から第１の接続電極１１２および第２の接続電極１１３の形成までの間に行う除去処理の回数を少なくすることができる。
なお、図９では、酸化物半導体膜１０２は四角形状であるが、当該形状に限定されず、例えば、円形状や多角形状などであってもよい。また、ソース電極１０３においても同様のことが言える。
また、図９では、ゲート電極１０８は外周端および内周端を有する四角形状であるが、当該形状に限定されず、例えば、外周端および内周端を有する円形状や多角形状であってもよい。また、ドレイン電極１０４においても同様のことが言える。
＜半導体装置の作製方法＞
図１０および図１１を用いて、図９に示す半導体装置の作製工程の一例について説明する。
まず、実施の形態１と同様に、図２（Ａ）乃至図２（Ｃ−１）（図２（Ｃ−２）でもよい。）および当該図面に対応する説明内容、図３（Ａ）乃至図３（Ｃ）および当該図面に対応する説明内容を参酌して、絶縁表面を有する基板１００上に、第１の不純物添加領域１０２ｂ、第１の不純物添加領域１０２ｂを囲むチャネル形成領域１０２ａ、チャネル形成領域１０２ａを囲む第２の不純物添加領域１０２ｃを有する酸化物半導体膜１０２と、酸化物半導体膜１０２上に設けられ、第１の不純物添加領域１０２ｂと電気的に接続された島状のソース電極１０３と、チャネル形成領域１０２ａと重なり途切れなくソース電極１０３を囲む線状のゲート電極１０８と、酸化物半導体膜１０２の端部を覆って途切れなくゲート電極１０８を囲むドレイン電極１０４と、下部電極膜１３０と、上部電極膜１３４と、ソース電極１０３、ドレイン電極１０４および下部電極膜１３０上の絶縁膜１０５と、領域１０９ａおよび領域１０９ｂを含む絶縁膜１０９を形成する（図１０（Ａ）参照。）。
ソース電極１０３、ドレイン電極１０４および下部電極膜１３０は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート絶縁膜１０６と電極間絶縁膜１３２は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート電極１０８と上部電極膜１３４は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。これにより、トランジスタ９５０と容量素子９６０の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
次に、絶縁膜１０９に対して除去処理を行い、ゲート電極１０８および上部電極膜１３４の側面に設けられた保護絶縁膜１１０を形成した後、ゲート電極１０８、上部電極膜１３４および保護絶縁膜１１０をマスクとして絶縁膜１０５を加工してゲート絶縁膜１０６および電極間絶縁膜１３２を形成する（図１０（Ｂ）参照。）。保護絶縁膜１１０は、絶縁膜１０９に対して異方性の高いエッチング工程を行うことで自己整合的に形成することができる。例えば、ドライエッチング法を用いると好ましい。ドライエッチング法に用いるエッチングガスとしては、例えば、トリフルオロメタン、オクタフルオロシクロブタン、テトラフルオロメタンなどのフッ素を含むガスが挙げられる。エッチングガスには、希ガスまたは水素を添加してもよい。ドライエッチング法は、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いると好ましい。
次に、絶縁表面を有する基板１００、酸化物半導体膜１０２、ソース電極１０３、ドレイン電極１０４、ゲート電極１０８、保護絶縁膜１１０、下部電極膜１３０および上部電極膜１３４を覆う導電膜を成膜し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて当該導電膜上にマスクを形成し、当該マスクを用いて導電膜の一部を選択的に除去して導電膜１１１を形成する（図１０（Ｃ）参照。）。
次に、絶縁表面を有する基板１００および導電膜１１１上に、第１の層間絶縁膜１１４を形成する（図１０（Ｄ）参照。）。第１の層間絶縁膜１１４は実施の形態１と同様に、絶縁膜１１４ａおよび絶縁膜１１４ｂの積層構造を少なくとも含むことが好ましい。
次に、少なくともトランジスタ８５０のゲート電極１０８が露出する状態となるまで、第１の層間絶縁膜１１４および導電膜１１１に対して除去処理（平坦化処理とも表現できる。）を行うことで、トランジスタ９５０のゲート電極１０８と重なる導電膜１１１を除去する。これにより、導電膜１１１はゲート電極１０８上で分断され、ソース電極１０３および第１の不純物添加領域を電気的に接続する第１の接続電極１１２と、ドレイン電極１０４および第２の不純物添加領域を電気的に接続する第２の接続電極１１３が形成される（図１１（Ａ）参照。）。
上述の方法を用いることにより、ゲート電極１０８の形成後から第１の接続電極１１２および第２の接続電極１１３の形成までの間に行う除去処理の回数を１回にすることができる。したがって、半導体装置の製造時間を短縮することができる。
なお、本実施の形態では、第１の接続電極１１２、第２の接続電極１１３および保護絶縁膜１１０の上面の高さが揃っている。このような構成にすることで、後の工程（トランジスタを有する半導体装置や電子機器の作製工程等）で形成される薄膜の被覆性を向上させることができ、薄い膜や配線の段切れを抑制することができる。例えば、第２の接続電極１１３、第１の接続電極１１２および保護絶縁膜１１０に段差があると、段差部にかかる膜や配線が切れてしまい、不良となってしまうが、これらの高さが揃っているとそのような不良を抑制できるため、信頼性を向上させることができる。しかしながら、上述のような不良が発生しない範囲において段差が生じていても、勿論問題はない。
第１の接続電極１１２は実施の形態１にて記載したように、トランジスタ９５０のソース電極とドレイン電極間の抵抗を低減することができる。また、第２の接続電極１１３についても実施の形態１にて記載したように、トランジスタ９５０のソース電極とドレイン電極間の抵抗を低減することができる。したがって、トランジスタ９５０の電気特性を良好なものとできる（例えば、オン電流の増加やしきい値電圧バラツキの低減など）。なお、除去処理としては、化学機械研磨処理、またはドライエッチング法などを用いればよい。なお、ＣＭＰ処理を行う場合は、１回のみ行ってもよいし、複数回行ってもよい。
なお、化学機械研磨を用いて上述の除去処理を行った場合、基板面内にて除去量にバラツキが生じることがある。このため、除去処理後に更にエッチング処理（ドライエッチングまたは＼およびウェットエッチング処理）を行い、ゲート電極１０８と重なる導電膜１１１を確実に除去する工程を行うとよい。
以上の工程により、トランジスタ８５０および容量素子８６０を備える半導体装置を形成することができる（図１１（Ａ）参照。）。また、図１１（Ｂ）に示すように、表面平坦性の高い第２の層間絶縁膜１１６を第１の層間絶縁膜１１４上に形成した後、第２の層間絶縁膜１１６、第１の層間絶縁膜１１４の一部に開口部を設け、トランジスタ１５０のソース電極１０３およびドレイン電極１０４と電気的に接続された配線１１８を開口部に形成することで、第２の層間絶縁膜１１６上に更に異なる半導体素子（例えば、トランジスタや容量素子など。）を形成しやすい構造にできる。
なお、本実施の形態では、ドレイン電極１０４が酸化物半導体膜１０２の上面に接して形成された構造であるが、ドレイン電極１０４が酸化物半導体膜１０２の下面に接して形成された構造としてもよい（図１１（Ｃ）参照。）。
上述構造は、本実施の形態にて記載した酸化物半導体膜１０２とドレイン電極１０４の形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。
上述の構造は、導電膜を加工してドレイン電極１０４を形成した後に酸化物半導体膜１０２を形成するため、ドレイン電極１０４形成時に酸化物半導体膜１０２にダメージを与えることが無いため、トランジスタ９５０の電気特性を良好なものとできる。
なお、本実施の形態では、絶縁表面を有する基板１００として、可撓性を有する基板を用いてもよい。可撓性を有する基板上にトランジスタ９５０や容量素子９６０を作製するには、可撓性を有する基板上にトランジスタ９５０や容量素子９６０を直接形成してもよいし、他の作製基板にトランジスタ９５０や容量素子９６０を作製し、その後、他の作製基板からトランジスタ９５０や容量素子９６０を剥離して、可撓性を有する基板に転載してもよい。なお、作製基板から可撓性を有する基板に剥離、転置するために、トランジスタ９５０や容量素子９６０と作製基板との間に剥離層を設けるとよい。剥離層を用いた剥離、転載の方法については公知の文献を参考とすればよい（例えば、特開２０１１−２１１２０８など。）。可撓性を有する基板としては、ポリイミド又はポリエステルなどの有機樹脂で形成された基板がある。
（実施の形態４）
本実施の形態では、実施の形態３にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図１２および図１３を用いて説明する。
＜半導体装置の構成例＞
図１２（Ａ）乃至図１２（Ｄ）に、半導体装置の例として、トップゲート型のトランジスタ１２５０および容量素子１２６０を備える半導体装置の平面図および断面図の一例を示す。図１２（Ａ）は平面図であり、図１２（Ｂ）は図１２（Ａ）における一点鎖線Ｊ１−Ｊ２の断面図であり、図１２（Ｃ）は図１２（Ａ）における一点鎖線Ｋ１−Ｋ２の断面図であり、図１２（Ｄ）は図１２（Ａ）における一点鎖線Ｌ１−Ｌ２の断面図である。なお、図１２（Ａ）で示す平面図においては、図が煩雑になることを避けるため、一部の構成要素を省略して記載している。また、構成要素の位置関係を理解し易くするため、２点鎖線で挟まれたＸ７−Ｘ８の領域においては、接続電極６１０を透明な状態としている。
本実施の形態に記載の半導体装置は、構成要素については実施の形態３と同じであるが、上面の少なくとも一部が表面に露出したソース電極６０３が絶縁層６０５中に形成されている構成が実施の形態３と異なっている。このため、実施の形態３にて記載した効果に加え、実施の形態２にて説明したように、下層の半導体素子との電気的接続を容易に行える。
なお、図１２では、酸化物半導体膜１０２は四角形状であるが、当該形状に限定されず、例えば、円形状や多角形状などであってもよい。
また、図１２では、ゲート電極１０８は外周端および内周端を有する四角形状であるが、当該形状に限定されず、例えば、外周端および内周端を有する円形状や多角形状であってもよい。また、ドレイン電極１０４においても同様のことが言える。
＜半導体装置の作製方法＞
図１３を用いて、図１２に示す半導体装置の作製工程の一例について説明する。
まず、図７（Ａ）乃至図７（Ｂ）および当該図面に対応する説明内容、ならびに、図８および当該図面に対応する説明内容を参酌して、上面の少なくとも一部が表面に露出したソース電極６０３を膜中に有する絶縁層６０５を形成する（図１３（Ａ）参照。）。
その後、図２（Ａ）乃至図２（Ｃ−２）および当該図面に対応する説明内容、図３（Ａ）乃至図３（Ｃ）および当該図面に対応する説明内容、図１０（Ａ）乃至図１０（Ｄ）および当該図面に対応する説明内容、ならびに、図１１（Ａ）乃至図１１（Ｂ）および当該図面に対応する説明内容を参酌して、トランジスタ１２５０および容量素子１２６０を備える半導体装置を形成すればよい（図１３（Ｂ）参照。）。
これにより、ドレイン電極１０４と下部電極膜１３０を同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート絶縁膜１０６と電極間絶縁膜１３２を、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート電極１０８と上部電極膜１３４を、同一の材料および工程により形成した同一の組成を有する膜とすることができる。これにより、トランジスタ１２５０と容量素子１２６０の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
時間や製造コストを低減できるため好ましい。
また、上面の少なくとも一部が表面に露出したソース電極６０３が絶縁層６０５中に存在しているため、トランジスタ１２５０と下層の半導体素子との電気的接続を容易に行える。
また、実施の形態１と同様に、表面平坦性の高い第２の層間絶縁膜１１６を第１の層間絶縁膜１１４上に形成した後、第２の層間絶縁膜１１６、第１の層間絶縁膜１１４の一部に開口部を設け、トランジスタ１２５０のドレイン電極１０４と電気的に接続された配線１１８を開口部に形成することで、第２の層間絶縁膜１１６上に更に異なる半導体素子（例えば、トランジスタや容量素子など。）形成しやすい構造にできる（図１３（Ｂ）参照。）。
なお、本実施の形態では、実施の形態２と同様にソース電極６０３が絶縁層６０５中に位置しているため、第２の接続電極のみが形成されるため、当該電極を単に「接続電極６１０」と記載する。
なお、本実施の形態では、ドレイン電極１０４が酸化物半導体膜１０２の上面に接して形成された構造であるが、ドレイン電極１０４が酸化物半導体膜１０２の下面に接して形成された構造としてもよい（図１３（Ｃ）参照。）。
上述構造は、本実施の形態にて記載した酸化物半導体膜１０２とドレイン電極１０４の形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。
上述の構造は、導電膜を加工してドレイン電極１０４を形成した後に酸化物半導体膜１０２を形成するため、ドレイン電極１０４形成時に酸化物半導体膜１０２にダメージを与えることが無いため、トランジスタ１２５０の電気特性を良好なものとできる。
このように、本実施の形態に記載の方法を用いた場合、ソース電極６０３が絶縁層６０５中に存在しているため、下層の半導体素子との電気的接続を容易に行える。
（実施の形態５）
本実施の形態では、上述の実施の形態にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図１４乃至図１６を用いて説明する。
＜半導体装置の構成例＞
図１４（Ａ）乃至図１４（Ｄ）に、半導体装置の例として、トップゲート型のトランジスタ１４５０および容量素子１４６０を備える半導体装置の平面図および断面図の一例を示す。図１４（Ａ）は平面図であり、図１４（Ｂ）は図１４（Ａ）における一点鎖線Ｍ１−Ｍ２の断面図であり、図１４（Ｃ）は図１４（Ａ）における一点鎖線Ｎ１−Ｎ２の断面図であり、図１４（Ｄ）は図１４（Ａ）における一点鎖線Ｏ１−Ｏ２の断面図である。なお、図１２（Ａ）で示す平面図においては、図が煩雑になることを避けるため、一部の構成要素を省略して記載している。また、構成要素の位置関係を理解し易くするため、２点鎖線で挟まれたＸ９−Ｘ１０の領域においては、第２の接続電極１１３を透明な状態としている。
本実施の形態に記載の半導体装置は、構成要素については実施の形態１および実施の形態３と同じであるが、保護絶縁膜１１０、第１の接続電極１１２および第２の接続電極１１３の形成方法が実施の形態１と異なっている。実施の形態１および実施の形態３に記載の作製方法では、ゲート電極１０８の形成後から第１の接続電極１１２および第２の接続電極１１３の形成までの間に、少なくとも１回の除去処理を行うため、除去処理に費やすコストおよび時間が、半導体装置の製造コストに反映される。また、大面積基板に対して除去処理を行うと、基板面内において除去される膜厚にバラツキが生じることがあるため、例えば、一部のトランジスタにおいて導電膜１１１が分離されずソース電極とドレイン電極間が導通していまい、一部のトランジスタが動作しなくなるといった問題が生じる可能性がある。
これに対し、本実施の形態に記載する半導体装置の構造では、実施の形態１に記載された、ソース電極１０３とドレイン電極１０４間に酸化物半導体膜１０２の側端部が存在しないこと、および、酸化物半導体膜１０２の側端部がドレイン電極１０４により覆われていることにより、トランジスタの電気特性や信頼性を良好なものとできる効果、トランジスタと容量素子を同一工程にて形成できることにより、半導体装置の製造時間や製造コストを低減できる効果に加え、ゲート電極１０８の形成後から第１の接続電極１１２および第２の接続電極１１３の形成までの間に除去処理を行わないため、半導体装置のコストや製造時間を低減でき、また、半導体装置の動作歩留まり低減を抑制することができる。
なお、図１４では、酸化物半導体膜１０２は四角形状であるが、当該形状に限定されず、例えば、円形状や多角形状などであってもよい。また、ソース電極１０３においても同様のことが言える。
また、図１４では、ゲート電極１０８は外周端および内周端を有する四角形状であるが、当該形状に限定されず、例えば、外周端および内周端を有する円形状や多角形状であってもよい。また、ドレイン電極１０４においても同様のことが言える。
＜半導体装置の作製方法＞
図１５および図１６を用いて、図１４に示す半導体装置の作製工程の一例について説明する。
まず、図２（Ａ）乃至図２（Ｃ−１）（図２（Ｃ−２）でもよい。）および当該図面に対応する説明内容、図３（Ａ）乃至図３（Ｃ）および当該図面に対応する説明内容、図１０（Ａ）乃至図１０（Ｃ）および当該図面に対応する説明内容を参酌して、絶縁表面を有する基板１００上に、第１の不純物添加領域１０２ｂ、第１の不純物添加領域１０２ｂを囲むチャネル形成領域１０２ａ、チャネル形成領域１０２ａを囲む第２の不純物添加領域１０２ｃを有する酸化物半導体膜１０２と、酸化物半導体膜１０２上に設けられ、第１の不純物添加領域１０２ｂと電気的に接続された島状のソース電極１０３と、チャネル形成領域１０２ａと重なり途切れなくソース電極１０３を囲む線状のゲート電極１０８と、チャネル形成領域と１０２ａとゲート電極１０８間に介在するゲート絶縁膜１０６と、酸化物半導体膜１０２の端部を覆って途切れなくゲート電極１０８を囲むドレイン電極１０４と、下部電極膜１３０と、上部電極膜１３４と、下部電極膜１３０と上部電極膜１３４間に介在する電極間絶縁膜１３２と、領域１０９ａおよび領域１０９ｂを含む絶縁膜１０９を形成する領域１０９ａおよび領域１０９ｂを含む保護絶縁膜１１０を形成した後、絶縁表面を有する基板１００、酸化物半導体膜１０２、ソース電極１０３、ドレイン電極１０４、ゲート電極１０８および保護絶縁膜１１０上に導電膜を形成し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて導電膜上にマスクを形成し、当該マスクを用いて導電膜の一部を選択的に除去して導電膜１１１を形成する。（図１５（Ａ）参照。）。
ソース電極１０３、ドレイン電極１０４および下部電極膜１３０は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート絶縁膜１０６と電極間絶縁膜１３２は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート電極１０８と上部電極膜１３４は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。これにより、トランジスタ１４５０と容量素子１４６０の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
次に、フォトリソグラフィ工程により導電膜１１１上にレジストマスクを形成して選択的にエッチングを行い、少なくともゲート電極１０８と重なる導電膜１１１を除去する。これにより、導電膜１１１はゲート電極１０８上で分断され、ソース電極１０３および第１の不純物添加領域１０２ｂを電気的に接続する第１の接続電極１１２と、ドレイン電極１０４および第２の不純物添加領域１０２ｃを電気的に接続する第２の接続電極１１３が形成される（図１５（Ｂ）参照。）。なお、本実施の形態では、第２の接続電極１１３と下部電極膜１３０は電気的に繋がっていないが、トランジスタ１４５０と容量素子１４６０を電気的に接続する必要がある場合は、第２の接続電極１１３と下部電極膜１３０が電気的に繋がる構造としてもよい。この際、下部電極膜１３０と上部電極膜１３４が電気的に繋がらないようにする必要がある。
当該フォトリソグラフィ工程は、露光装置の光源として、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いることが好ましい。これにより、トランジスタ１４５０のチャネル長を微細化（具体的には１００ｎｍ以下、好ましくは６０ｎｍ以下、更に好ましくは３０ｎｍ以下）することが可能であるため、トランジスタ１４５０の動作速度を高速化できる。チャネル長が２５ｎｍ未満の露光を行う場合には、例えば、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。
上述の方法を用いることにより、ゲート電極１０８の形成後から第１の接続電極１１２および第２の接続電極１１３の形成までの間に除去処理を行わないため、半導体装置のコストや製造時間を低減でき、また、半導体装置の動作歩留まり低減を抑制することができる。
以上の工程により、トランジスタ１４５０および容量素子１４６０を備える半導体装置を形成することができる。なお、実施の形態１と同様に、絶縁表面を有する基板１００、ソース電極１０３、ドレイン電極１０４、下部電極膜１３０、ゲート電極１０８、上部電極膜１３４、第１の接続電極１１２および第２の接続電極１１３上に、第１の層間絶縁膜１１４を形成した後、第１の層間絶縁膜１１４の一部に開口部を設け、トランジスタ１４５０のソース電極１０３およびドレイン電極１０４と電気的に接続された配線１１８を開口部に形成することで、第１の層間絶縁膜１１４上に更に異なる半導体素子（例えば、トランジスタや容量素子など。）を形成しやすい構造にできる（図１５（Ｃ）参照。）。
なお、本実施の形態では、ドレイン電極１０４が酸化物半導体膜１０２の上面に接して形成された構造であるが、ドレイン電極１０４が酸化物半導体膜１０２の下面に接して形成された構造としてもよい（図１５（Ｄ）参照。）。
上述構造は、本実施の形態にて記載した酸化物半導体膜１０２とドレイン電極１０４の形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。
上述の構造は、導電膜を加工してドレイン電極１０４を形成した後に酸化物半導体膜１０２を形成するため、ドレイン電極１０４形成時に酸化物半導体膜１０２にダメージを与えることが無いため、トランジスタ１４５０の電気特性を良好なものとできる。
なお、本実施の形態では、絶縁表面を有する基板１００として、可撓性を有する基板を用いてもよい。可撓性を有する基板上にトランジスタ１４５０や容量素子１４６０を作製するには、可撓性を有する基板上にトランジスタ１４５０や容量素子１４６０を直接形成してもよいし、他の作製基板にトランジスタ１４５０や容量素子１４６０を作製し、その後、他の作製基板からトランジスタ１４５０や容量素子１４６０を剥離して、可撓性を有する基板に転載してもよい。なお、作製基板から可撓性を有する基板に剥離、転置するために、トランジスタ１４５０や容量素子１４６０と作製基板との間に剥離層を設けるとよい。
本実施の形態では、上述のようにフォトリソグラフィ工程によりゲート電極１０８と重なる導電膜１１１を除去するため、装置の精度、マスクや光源のズレなどにより、ゲート電極１０８と重なる導電膜１１１の一部が除去しきれず、第１の接続電極１１２や第２の接続電極１１３が、ゲート電極１０８と接してしまい、ソース電極１０３やドレイン電極１０４が、ゲート電極１０８と電気的に接続されてしまう可能性がある。このような現象を抑制する方法としては、図１６（Ａ）のように、ゲート電極１０８および上部電極膜１３４を形成するための導電膜（図１６（Ａ）では、導電膜１６０１と記載している。）を成膜した後に、当該導電膜上に絶縁膜１６０３を形成し、その後、本実施の形態に記載された方法を用いてトランジスタ１４５０および容量素子１４６０を形成すればよい。これにより、ゲート電極１０８上には絶縁膜１６０３が形成されているため、図１６（Ｂ）のように第１の接続電極１１２や第２の接続電極１１３がゲート電極１０８と重なっても、ソース電極１０３やドレイン電極１０４がゲート電極１０８と電気的に接続されてしまうことはない。
（実施の形態６）
本実施の形態では、実施の形態５にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図１７および図１８を用いて説明する。
＜半導体装置の構成例＞
図１７（Ａ）乃至図１７（Ｄ）に、半導体装置の例として、トップゲート型のトランジスタ１７５０および容量素子１７６０を備える半導体装置の平面図および断面図の一例を示す。図１７（Ａ）は平面図であり、図１７（Ｂ）は図１７（Ａ）における一点鎖線Ｐ１−Ｐ２の断面図であり、図１７（Ｃ）は図１７（Ａ）における一点鎖線Ｑ１−Ｑ２の断面図であり、図１７（Ｄ）は図１７（Ａ）における一点鎖線Ｒ１−Ｒ２の断面図である。なお、図１７（Ａ）で示す平面図においては、図が煩雑になることを避けるため、一部の構成要素を省略して記載している。また、構成要素の位置関係を理解し易くするため、２点鎖線で挟まれたＸ１１−Ｘ１２の領域においては、接続電極６１０を透明な状態としている。
本実施の形態に記載の半導体装置は、構成要素については実施の形態５と同じであるが、上面の少なくとも一部が表面に露出したソース電極６０３が絶縁層６０５中に形成されている構成が実施の形態５と異なっている。このため、実施の形態５にて記載した効果に加え、実施の形態２にて説明したように、下層の半導体素子との電気的接続を容易に行える。
なお、図１７では、酸化物半導体膜１０２は四角形状であるが、当該形状に限定されず、例えば、円形状や多角形状などであってもよい。
また、図１７では、ゲート電極１０８は外周端および内周端を有する四角形状であるが、当該形状に限定されず、例えば、外周端および内周端を有する円形状や多角形状であってもよい。また、ドレイン電極１０４においても同様のことが言える。
＜半導体装置の作製方法＞
図１８を用いて、図１７に示す半導体装置の作製工程の一例について説明する。
まず、図７（Ａ）乃至図７（Ｂ）および当該図面に対応する説明内容、ならびに、図８および当該図面に対応する説明内容を参酌して、上面の少なくとも一部が表面に露出したソース電極６０３を膜中に有する絶縁層６０５を形成する（図１８（Ａ）参照。）。
その後、図２（Ａ）乃至図２（Ｃ−２）および当該図面に対応する説明内容、図３（Ａ）乃至図３（Ｃ）および当該図面に対応する説明内容、図１０（Ａ）乃至図１０（Ｂ）および当該図面に対応する説明内容、ならびに、図１５（Ａ）乃至図１５（Ｃ）および当該図面に対応する説明内容を参酌して、トランジスタ１７５０および容量素子１７６０を備える半導体装置を形成すればよい（図１８（Ｂ）参照。）。
これにより、ドレイン電極１０４と下部電極膜１３０を同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート絶縁膜１０６と電極間絶縁膜１３２を、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート電極１０８と上部電極膜１３４を、同一の材料および工程により形成した同一の組成を有する膜とすることができる。これにより、トランジスタ１７５０と容量素子１７６０の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
また、上面の少なくとも一部が表面に露出したソース電極６０３が絶縁層６０５中に存在しているため、トランジスタ１７５０と下層の半導体素子との電気的接続を容易に行える。
また、実施の形態１と同様に、表面平坦性の高い第２の層間絶縁膜１１６を第１の層間絶縁膜１１４上に形成した後、第２の層間絶縁膜１１６、第１の層間絶縁膜１１４の一部に開口部を設け、トランジスタ６５０のドレイン電極１０４と電気的に接続された配線１１８を開口部に形成することで、第２の層間絶縁膜１１６上に更に異なる半導体素子（例えば、トランジスタや容量素子など。）形成しやすい構造にできる（図１８（Ｂ）参照。）。
なお、本実施の形態では、実施の形態２と同様にソース電極６０３が絶縁層６０５中に位置しているため、第２の接続電極のみが形成されるため、当該電極を単に「接続電極６１０」と記載する。
なお、本実施の形態では、ドレイン電極１０４が酸化物半導体膜１０２の上面に接して形成された構造であるが、ドレイン電極１０４が酸化物半導体膜１０２の下面に接して形成された構造としてもよい（図１８（Ｃ）参照。）。
上述構造は、本実施の形態にて記載した酸化物半導体膜１０２とドレイン電極１０４の形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。
上述の構造は、導電膜を加工してドレイン電極１０４を形成した後に酸化物半導体膜１０２を形成するため、ドレイン電極１０４形成時に酸化物半導体膜１０２にダメージを与えることが無いため、トランジスタ１７５０の電気特性を良好なものとできる。
このように、本実施の形態に記載の方法を用いた場合、ソース電極６０３が絶縁層６０５中に存在しているため、下層の半導体素子との電気的接続を容易に行える。
（実施の形態７）
本実施の形態では、上述の実施の形態にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図１９乃至図２１を用いて説明する。
＜半導体装置の構成例＞
図１９（Ａ）乃至図１９（Ｄ）に、半導体装置の例として、トップゲート型のトランジスタ１９４９および容量素子１９６０を備える半導体装置の平面図および断面図の一例を示す。図１９（Ａ）は平面図であり、図１９（Ｂ）は図１９（Ａ）における一点鎖線Ｍ１−Ｍ２の断面図であり、図１９（Ｃ）は図１９（Ａ）における一点鎖線Ｎ１−Ｎ２の断面図であり、図１９（Ｄ）は図１９（Ａ）における一点鎖線Ｏ１−Ｏ２の断面図である。なお、図１９（Ａ）で示す平面図においては、図が煩雑になることを避けるため、一部の構成要素を省略して記載している。また、構成要素の位置関係を理解し易くするため、２点鎖線で挟まれたＸ１３−Ｘ１４の領域においては、第２の接続電極１１３を透明な状態としている。
本実施の形態に記載の半導体装置は、構成要素については実施の形態１、実施の形態３および実施の形態５と同じであるが、保護絶縁膜１１０、第１の接続電極１１２および第２の接続電極１１３の形成方法が実施の形態１、実施の形態３および実施の形態５と異なっている。実施の形態１および実施の形態３に記載の作製方法では、ゲート電極１０８の形成後から第１の接続電極１１２および第２の接続電極１１３の形成までの間に、少なくとも１回の除去処理を行うため、除去処理に費やすコストおよび時間が、半導体装置の製造コストに反映される。また、実施の形態５の作製方法では、フォトリソグラフィ工程を用いてマスクを形成し、当該マスクを用いて導電膜１１１の一部を除去することで第１の接続電極１１２および第２の接続電極１１３を形成するため、露光機の精度やフォトマスクのアライメントずれによりマスク形成位置にずれが生じた場合、一部のトランジスタにおいて導電膜１１１が分離されずソース電極とドレイン電極間が導通してしまい、一部のトランジスタが動作しなくなるといった問題が生じる可能性がある。
これに対し、本実施の形態に記載する半導体装置の構造では、導電膜１１１を形成した後に導電膜１１１上全体にレジストマスクを形成し、トランジスタ１９４９のゲート電極１０８と重なる導電膜１１１が露出する状態に、当該レジストマスク全面を薄く加工（除去）する。そして、導電膜１１１に対して除去処理を行ったのち、残りのレジストマスクを除去する。
このため、実施の形態１に記載された、ソース電極１０３とドレイン電極１０４間に酸化物半導体膜１０２の側端部が存在しないこと、および、酸化物半導体膜１０２の側端部がドレイン電極１０４により覆われていることにより、トランジスタの電気特性や信頼性を良好なものとできる効果、トランジスタと容量素子を同一工程にて形成できることにより、半導体装置の製造時間や製造コストを低減できる効果に加え、上述の方法を用いることにより、ある所定の部分のみに露光機の光を照射する必要がないため、露光機に高い精度が必要とされない。また、フォトマスクが不要であるため、原理的にアライメントずれが生じない。したがって、半導体装置のコストや製造時間を低減でき、また、半導体装置の作製歩留まりの低下を抑制することができる。
なお、図１９では、酸化物半導体膜１０２は四角形状であるが、当該形状に限定されず、例えば、円形状や多角形状などであってもよい。また、ソース電極１０３においても同様のことが言える。
また、図１９では、ゲート電極１０８は外周端および内周端を有する四角形状であるが、当該形状に限定されず、例えば、外周端および内周端を有する円形状や多角形状であってもよい。また、ドレイン電極１０４においても同様のことが言える。
＜半導体装置の作製方法＞
図２０および図２１を用いて、図１９に示す半導体装置の作製工程の一例について説明する。
まず、図２（Ａ）乃至図２（Ｃ−１）（図２（Ｃ−２）でもよい。）および当該図面に対応する説明内容、図３（Ａ）乃至図３（Ｃ）および当該図面に対応する説明内容、図１０（Ａ）乃至図１０（Ｃ）および当該図面に対応する説明内容を参酌して、絶縁表面を有する基板１００上に、第１の不純物添加領域１０２ｂ、第１の不純物添加領域１０２ｂを囲むチャネル形成領域１０２ａ、チャネル形成領域１０２ａを囲む第２の不純物添加領域１０２ｃを有する酸化物半導体膜１０２と、酸化物半導体膜１０２上に設けられ、第１の不純物添加領域１０２ｂと電気的に接続された島状のソース電極１０３と、チャネル形成領域１０２ａと重なり途切れなくソース電極１０３を囲む線状のゲート電極１０８と、チャネル形成領域と１０２ａとゲート電極１０８間に介在するゲート絶縁膜１０６と、酸化物半導体膜１０２の端部を覆って途切れなくゲート電極１０８を囲むドレイン電極１０４と、下部電極膜１３０と、上部電極膜１３４と、下部電極膜１３０と上部電極膜１３４間に介在する電極間絶縁膜１３２と、領域１０９ａおよび領域１０９ｂを含む保護絶縁膜１１０を形成した後、絶縁表面を有する基板１００、酸化物半導体膜１０２、ソース電極１０３、ドレイン電極１０４、ゲート電極１０８および保護絶縁膜１１０上に導電膜を形成し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて導電膜上にマスクを形成し、当該マスクを用いて導電膜の一部を選択的に除去して導電膜１１１を形成する。（図２０（Ａ）参照。）。
ソース電極１０３、ドレイン電極１０４および下部電極膜１３０は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート絶縁膜１０６と電極間絶縁膜１３２は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート電極１０８と上部電極膜１３４は、同一の材料および工程により形成した同一の組成を有する膜とすることができる。これにより、トランジスタ９５０と容量素子９６０の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
次に、導電膜１１１上にフォトレジスト２０００を形成した後、トランジスタ１９４９のゲート電極１０８と重なる導電膜１１１が、少なくとも露出するように、フォトレジスト２０００を除去する（図２０（Ｂ）参照。）。
なお、フォトレジストの除去方法としては、例えば、ドライエッチング法を用いることができる。また、フォトレジストが、表面から所定の深さ（具体的には、酸化物半導体膜１０２、ソース電極１０３および導電膜１１１が重なる領域、または、酸化物半導体膜１０２、ドレイン電極１０４および導電膜１１１が重なる領域における、導電膜１１１表面よりも浅い（レジスト表面に近い）領域が好ましい。図２２のＹ部分が当該領域に相当する。）だけが変質するようにフォトレジストに対して光を照射し、その後ドライエッチング法やウェットエッチング法を用いて、変質したフォトレジストを選択的に除去すればよい。
次に、ドライエッチング法またはウェットエッチング法を用いて、フォトレジスト２０００から露出した導電膜１１１を除去し、ソース電極１０３および第１の不純物添加領域１０２ｂと電気的に接続された第１の接続電極１１２ならびに、ドレイン電極１０４および第２の不純物添加領域１０２ｃと電気的に接続された第２の接続電極１１３を形成する（図２０（Ｃ）参照。）。
上述の方法を用いることにより、ある所定の部分のみに露光機の光を照射する必要がないため、露光機に高い精度が必要とされない。また、フォトマスクが不要であるため、原理的にアライメントずれが生じない。したがって、半導体装置のコストや製造時間を低減でき、また、半導体装置の作製歩留まりの低下を抑制することができる。
また、第１の接続電極１１２は実施の形態１にて記載したように、トランジスタ１９４９のソース電極とドレイン電極間の抵抗を低減することができる。また、第２の接続電極１１３についても実施の形態１にて記載したように、トランジスタ１９４９のソース電極とドレイン電極間の抵抗を低減することができる。したがって、トランジスタ１９４９の電気特性を良好なものとできる（例えば、オン電流の増加やしきい値電圧バラツキの低減など）。
以上の工程により、トランジスタ１９４９および容量素子１９６０を備える半導体装置を形成することができる。なお、実施の形態１と同様に、絶縁表面を有する基板１００、ソース電極１０３、ドレイン電極１０４、下部電極膜１３０、ゲート電極１０８、上部電極膜１３４、第１の接続電極１１２および第２の接続電極１１３上に、第１の層間絶縁膜１１４を形成した後、第１の層間絶縁膜１１４の一部に開口部を設け、トランジスタ１９４９のソース電極１０３およびドレイン電極１０４と電気的に接続された配線１１８を開口部に形成することで、第１の層間絶縁膜１１４上に更に異なる半導体素子（例えば、トランジスタや容量素子など。）を形成しやすい構造にできる（図２０（Ｄ）参照。）。
なお、本実施の形態では、ドレイン電極１０４が酸化物半導体膜１０２の上面に接して形成された構造であるが、ドレイン電極１０４が酸化物半導体膜１０２の下面に接して形成された構造としてもよい（図２１参照。）。
上述構造は、本実施の形態にて記載した酸化物半導体膜１０２とドレイン電極１０４の形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。
上述の構造は、導電膜を加工してドレイン電極１０４を形成した後に酸化物半導体膜１０２を形成するため、ドレイン電極１０４形成時に酸化物半導体膜１０２にダメージを与えることが無いため、トランジスタ１９４９の電気特性を良好なものとできる。
なお、本実施の形態では、絶縁表面を有する基板１００として、可撓性を有する基板を用いてもよい。可撓性を有する基板上にトランジスタ１９４９や容量素子１９６０を作製するには、可撓性を有する基板上にトランジスタ１９４９や容量素子１９６０を直接形成してもよいし、他の作製基板にトランジスタ１９４９や容量素子１９６０を作製し、その後、他の作製基板からトランジスタ１９４９や容量素子１９６０を剥離して、可撓性を有する基板に転載してもよい。なお、作製基板から可撓性を有する基板に剥離、転置するために、トランジスタ１９４９や容量素子１９６０と作製基板との間に剥離層を設けるとよい。
（実施の形態８）
本実施の形態では、実施の形態７にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図２３および図２４を用いて説明する。
＜半導体装置の構成例＞
図２３（Ａ）乃至図２３（Ｄ）に、半導体装置の例として、トップゲート型のトランジスタ２３５０および容量素子２３６０を備える半導体装置の平面図および断面図の一例を示す。図２３（Ａ）は平面図であり、図２３（Ｂ）は図２３（Ａ）における一点鎖線Ｖ１−Ｖ２の断面図であり、図２３（Ｃ）は図２３（Ａ）における一点鎖線Ｗ１−Ｗ２の断面図であり、図２３（Ｄ）は図２３（Ａ）における一点鎖線Ｘ１−Ｘ２の断面図である。なお、図２３（Ａ）で示す平面図においては、図が煩雑になることを避けるため、一部の構成要素を省略して記載している。また、構成要素の位置関係を理解し易くするため、２点鎖線で挟まれたＸ１５−Ｘ１６の領域においては、接続電極６１０を透明な状態としている。
本実施の形態に記載の半導体装置は、構成要素については実施の形態７と同じであるが、上面の少なくとも一部が表面に露出したソース電極６０３が絶縁層６０５中に形成されている構成が実施の形態７と異なっている。このため、実施の形態７にて記載した効果に加え、実施の形態２にて説明したように、下層の半導体素子との電気的接続を容易に行える。
なお、図２３では、酸化物半導体膜１０２は四角形状であるが、当該形状に限定されず、例えば、円形状や多角形状などであってもよい。
また、図２３では、ゲート電極１０８は外周端および内周端を有する四角形状であるが、当該形状に限定されず、例えば、外周端および内周端を有する円形状や多角形状であってもよい。また、ドレイン電極１０４においても同様のことが言える。
＜半導体装置の作製方法＞
図２４を用いて、図２３に示す半導体装置の作製工程の一例について説明する。
まず、図７（Ａ）乃至図７（Ｂ）および当該図面に対応する説明内容、ならびに、図８および当該図面に対応する説明内容を参酌して、上面の少なくとも一部が表面に露出したソース電極６０３を膜中に有する絶縁層６０５を形成する（図２４（Ａ）参照。）。
その後、図２（Ａ）乃至図２（Ｃ−２）および当該図面に対応する説明内容、図３（Ａ）乃至図３（Ｃ）および当該図面に対応する説明内容、図１０（Ａ）乃至図１０（Ｂ）および当該図面に対応する説明内容、ならびに、図２０（Ａ）乃至図２０（Ｃ）および当該図面に対応する説明内容を参酌して、トランジスタ２３５０および容量素子２３６０を備える半導体装置を形成すればよい（図２４（Ｂ）参照。）。
これにより、ドレイン電極１０４と下部電極膜１３０を同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート絶縁膜１０６と電極間絶縁膜１３２を、同一の材料および工程により形成した同一の組成を有する膜とすることができる。また、ゲート電極１０８と上部電極膜１３４を、同一の材料および工程により形成した同一の組成を有する膜とすることができる。これにより、トランジスタ２３５０と容量素子２３６０の構成要素を同一工程で形成できるため、半導体装置の製造時間や製造コストを低減できるため好ましい。
時間や製造コストを低減できるため好ましい。
また、上面の少なくとも一部が表面に露出したソース電極６０３が絶縁層６０５中に存在しているため、トランジスタ２３５０と下層の半導体素子との電気的接続を容易に行える。
また、第１の層間絶縁膜１１４の一部に開口部を設け、トランジスタ２３５０のドレイン電極１０４と電気的に接続された配線１１８を開口部に形成することで、第１の層間絶縁膜１１４上に更に異なる半導体素子（例えば、トランジスタや容量素子など。）形成しやすい構造にできる（図２４（Ｂ）参照。）。
なお、本実施の形態では、実施の形態２と同様にソース電極６０３が絶縁層６０５中に位置して第２の接続電極のみが形成されるため、当該電極を単に「接続電極６１０」と記載する。
なお、本実施の形態では、ドレイン電極１０４が酸化物半導体膜１０２の上面に接して形成された構造であるが、ドレイン電極１０４が酸化物半導体膜１０２の下面に接して形成された構造としてもよい（図２４（Ｃ）参照。）。
上述構造は、本実施の形態にて記載した酸化物半導体膜１０２とドレイン電極１０４の形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。
上述の構造は、導電膜を加工してドレイン電極１０４を形成した後に酸化物半導体膜１０２を形成するため、ドレイン電極１０４形成時に酸化物半導体膜１０２にダメージを与えることが無いため、トランジスタ２３５０の電気特性を良好なものとできる。
このように、本実施の形態に記載の方法を用いた場合、ソース電極６０３が絶縁層６０５中に存在しているため、下層の半導体素子との電気的接続を容易に行える。
（実施の形態９）
本実施の形態では、実施の形態１乃至実施の形態８に示す半導体装置を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
図２５は、半導体装置の構成の一例である。図２５（Ａ）に、半導体装置の断面図を、図２５（Ｂ）に半導体装置の平面図を、図２５（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図２５（Ａ）は、図２５（Ｂ）のＡＡ１−ＡＡ２における断面に相当する。
図２５（Ａ）及び図２５（Ｂ）に示す半導体装置は、下層に第２の半導体材料を含んで構成されるトランジスタ１４６１を備える第２の素子形成層１４７０を有し、上層に第１の半導体材料を含んで構成されるトランジスタ１４６２および容量素子１４６４を備える第１の素子形成層１４８０を有するものである。なお、トランジスタ１４６２および容量素子１４６４は、上述実施の形態に記載したとおり、同一の工程で形成することが好ましい。本実施の形態では、第１の素子形成層１４８０に備えられたトランジスタ１４６２および容量素子１４６４として、実施の形態１のトランジスタ１５０および容量素子１６０を用いた場合の例を記載するが、上述の他の実施の形態で示すトランジスタおよび容量素子の構造を適用してもよい。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第２の半導体材料を酸化物半導体以外の半導体材料（例えば、シリコン系半導体材料または化合物系半導体材料を）とし、第１の半導体材料を酸化物半導体とすればよい。より好ましくは、単結晶の半導体材料を用いることが好ましい。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのは言うまでもない。また、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
第２の素子形成層１４７０に具備されたトランジスタ１４６１は、図２５（Ａ）に示すように酸化物半導体以外の半導体材料（例えば、シリコン、ゲルマニウム、または化合物半導体材料など。化合物半導体材料としては、例えば、ＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮ、ＳｉＧｅなどを用いることができる。）を含む基板１４００に設けられたチャネル形成領域１４１６と、チャネル形成領域１４１６を挟むように設けられた不純物領域１４２０と、不純物領域１４２０に接する金属間化合物領域１４２４と、チャネル形成領域１４１６上に設けられたゲート絶縁膜１４０８と、ゲート絶縁膜１４０８上に設けられたゲート電極１４１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板１４００上のトランジスタ１４６１を覆うように絶縁層１４２８、及び絶縁層１４３０が設けられている。なお、トランジスタ１４６１において、ゲート電極１４１０の側面に側壁絶縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域１４２０としてもよい。
上述のように、単結晶の半導体材料（例えば、単結晶シリコン基板など。）を用いたトランジスタ１４６１は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ１４６１を覆うように絶縁膜を２層形成する。そして、絶縁層１４２８および絶縁層１４３０上にトランジスタ１４６２および容量素子１４６４を形成する前処理として、絶縁層１４２８および絶縁層１４３０に除去処理を施して、絶縁層１４２８、絶縁層１４３０を平坦化し、同時にゲート電極１４１０の上面を露出させる。なお、ここでの除去処理は、上述実施の形態に記載した除去処理と同様である。
絶縁層１４２８、絶縁層１４３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層１４２８、絶縁層１４３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層１４２８、絶縁層１４３０を形成してもよい。
なお、本実施の形態において、絶縁層１４２８として窒化シリコン膜、絶縁層１４３０として酸化シリコン膜を用いる。
本実施の形態では、平坦化処理（例えばＣＭＰ処理など。）により十分に平坦化した絶縁層１４２８、絶縁層１４３０（好ましくは絶縁層１４２８および絶縁層１４３０表面の平均面粗さは０．１５ｎｍ以下）の上（第２の素子形成層１４７０の上、とも表現できる。）に、第１の層間膜１４４２および第２の層間膜１４４４が設けられている。第１の層間膜１４４２および第２の層間膜１４４４は、絶縁膜１０５と同様の方法および材料を用いて形成することができる。
また、第１の層間膜１４４２および第２の層間膜１４４４に形成した開口部を介してゲート電極１４１０と電気的に接続された配線１４４６が第２の層間膜１４４４上に設けられ、配線１４４６を形成することにより生じた段差を平坦にする平坦化膜として機能する第３の層間膜１４４８が設けられている。配線１４４６は、ソース電極１０３やドレイン電極１０４と同様の方法および材料を用いて形成することができる。また、第３の層間膜１４４８は、第２の層間絶縁膜１１６と同様の方法および材料を用いて形成することができる。
また、第３の層間膜１４４８上には、下層の第２の素子形成層１４７０と上層の第１の素子形成層１４８０の間でトランジスタの特性に影響を及ぼし得る不純物の移動を抑制する機能を有する第４の層間膜１４５１が設けられ、第４の層間膜１４５１上には、第２の素子形成層１４７０の具備するトランジスタ１４６２の半導体膜（特に、チャネル形成領域１０２ａ。）に酸素を供給する機能を有する下地膜１４５２が設けられている。第４の層間膜１４５１としては、バリア膜１０５ｂと同様の方法および材料を用いて形成することができる。また、下地膜１４５２としては、酸素供給膜１０５ａと同様の方法および材料を用いて形成することができる。
そして、下地膜１４５２上には第１の素子形成層１４８０が設けられており、トランジスタ１４６２のドレイン電極１０４および容量素子１４６４の下部電極膜１３０が、第４の層間膜１４５１および下地膜１４５２に設けられた開口部を通して配線１４４６と電気的に接続されている。また、第１の素子形成層１４８０中のトランジスタ１４６２は、第１の層間絶縁膜１１４および第２の層間絶縁膜１１６に設けられた開口部を通して、配線１１８に第２の層間絶縁膜１１６上に取り出され、配線１１８上には保護膜１４５６が設けられている。なお、第１の素子形成層１４８０に備えられたトランジスタ１４６２および容量素子１４６４は、実施の形態１にて記載したトランジスタ１５０および容量素子１６０が、ドレイン電極１０４（下部電極膜１３０とも言える。）および第２の接続電極１１３により電気的に接続されている以外は、構造や各構成要素はトランジスタ１５０および容量素子１６０と同様であるため、詳細な説明は省略する。
図２５（Ａ）に示すトランジスタ１４６２は、チャネル形成領域に酸化物半導体材料を用いたトランジスタである。ここで、トランジスタ１４６２に含まれる酸化物半導体膜１０２は、上述の実施の形態にて記載したように、水分や水素などの不純物が極力除去されて高純度化されたものであることが望ましい。また、酸素欠損が十分に補填されたものであることが好ましい。このような酸化物半導体膜を用いることで、オフ電流の極めて小さいトランジスタ１４６２を得ることができる。
トランジスタ１４６２は、オフ電流が極めて小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
また、第１の素子形成層１４８０上には、第２の層間絶縁膜１１６および第５の層間膜１４５４単層または積層で設けられている。第５の層間膜１４５４は、バリア膜１０５ｂと同様の方法および材料を用いて形成することが好ましい。これにより、第５の層間膜１４５４より上層から第１の素子形成層１４８０への不純物拡散を抑制することができる。
図２５（Ａ）及び図２５（Ｂ）において、トランジスタ１４６１と、トランジスタ１４６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１４６１のソース領域またはドレイン領域と酸化物半導体膜１０２の一部が重畳するように設けられていることが好ましい。また、トランジスタ１４６１及び容量素子１４６４が、トランジスタ１４６１と重畳するように設けられていることが好ましい。例えば、容量素子１４６４の下部電極膜１３０および上部電極膜１３４は、トランジスタ１４６１と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
なお、本実施の形態では、トランジスタ１４６１のゲート電極１４１０と、トランジスタ１４６２のドレイン電極１０４および容量素子１４６４の下部電極膜１３０は、配線１４４６を介して電気的に接続されているが、直接接続していてもよい。また、本実施の形態では、第２の素子形成層１４７０と第１の素子形成層１４８０の間に、第１の層間膜１４４２乃至第４の層間膜１４５１および下地膜１４５２が存在しているが、必ずしも全ての膜が必要ではなく、どの膜を形成するかについては、半導体装置に必要とされる特性、信頼性およびコストなどを鑑み、実施者が適宜選択すればよい。
次に、図２５（Ａ）及び図２５（Ｂ）に対応する回路構成の一例を図２５（Ｃ）に示す。
図２５（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１４６１のソース電極が電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１４６１のドレイン電極が電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１４６２のソース電極（またはドレイン電極）が電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１４６２のゲート電極が電気的に接続されている。そして、トランジスタ１４６１のゲート電極と、トランジスタ１４６２のドレイン電極（またはソース電極）は、容量素子１４６４の電極の他方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１４６４の電極の一方が電気的に接続されている。
図２５（Ｃ）に示す半導体装置では、トランジスタ１４６１のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。なお、トランジスタ１４６１の酸化物半導体は活性層（チャネル形成領域とも言える。）に酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＯＳ））を用いているため、トランジスタの回路記号の横にＯＳという符号を付している。本明細書の他の図面についてもＯＳという符号を付しているトランジスタは上述と同様の意味を持つ。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１４６２がオン状態となる電位にして、トランジスタ１４６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１４６１のゲート電極、および容量素子１４６４に与えられる。すなわち、トランジスタ１４６１のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１４６２がオフ状態となる電位にして、トランジスタ１４６２をオフ状態とすることにより、トランジスタ１４６１のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１４６２のオフ電流は極めて小さいため、トランジスタ１４６１のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１４６１のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１４６１をｎチャネル型とすると、トランジスタ１４６１のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ１４６１のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１４６１を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１４６１のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１４６１は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１４６１は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１４６１が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１４６１が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ高い電気特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
なお、本実施の形態では、第２の素子形成層１４７０中のトランジスタ１４６１は、半導体材料を含む基板（例えばシリコン基板、ゲルマニウム基板や、化合物半導体材料を含む基板など）を用いて形成されているが、単結晶半導体基板や化合物半導体基板の一部を分離することにより得られた薄膜を用いてトランジスタ１４６１を形成してもよい。単結晶半導体基板や化合物半導体基板の一部を分離して単結晶半導体薄膜や化合物半導体薄膜を形成する方法については、公知のＳＯＩ基板の作製方法を参照することができる（例えば、特開２０１０−１０９３４５など。）。
単結晶半導体基板の一部を分離することにより得られた薄膜の膜厚は、好ましくは１００ｎｍ以下、より好ましくは５０ｎｍ以下であることが望ましい。当該薄膜を活性層として用いてトランジスタ１４６１を形成することにより、トランジスタ１４６１を部分空乏型または完全空乏型のトランジスタとすることができるため、トランジスタ１４６１の高速動作、低消費電力化が可能となる。
単結晶半導体薄膜を用いて作製したトランジスタ１６２０を第２の素子形成層１４７０中に有する半導体装置の一例を、図２６に記載する。当該半導体装置は、上面図および回路構成については図２５と同様であるため、半導体装置の断面図のみを記載する。
下地膜１６０２を挟んで基板１６００上に形成されたトランジスタ１６２０は、チャネル形成領域１６０４ａおよびチャネル形成領域１６０４ａをチャネル長方向に挟み、ソース領域およびドレイン領域として機能する低抵抗領域１６０４ｂを有する単結晶半導体膜１６０４と、少なくともチャネル形成領域１６０４ａ上に設けられたゲート絶縁膜１６０６と、チャネル形成領域１６０４ａと重なりゲート絶縁膜１６０６上に設けられたゲート電極１６０８と、低抵抗領域１６０４ｂに電気的に接続された、ソース電極およびドレイン電極として機能する導電膜１６１０を有する構造である。そして、トランジスタ１６２０上に第１の層間膜１４４２および第２の層間膜１４４４が設けられている。また、トランジスタ１６２０は、配線１４４６を介して第１の素子形成層１４８０のトランジスタ１４６２および容量素子１４６４と電気的に接続されている。
基板１６００は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、天然石英基板、合成石英基板などを用いて形成することができる。また、単結晶シリコン基板、単結晶ゲルマニウム基板または単結晶シリコンゲルマニウム基板などの第１４族元素でなる基板を用いて形成することができる。また、窒化ガリウム、ガリウムヒ素またはインジウムリンなどの化合物半導体基板を用いることもできる。なお、第２の素子形成層１４７０や第１の素子形成層１４８０中に、微細化した半導体素子（例えば、トランジスタなど。）を用いる場合、表面平坦性が高く外部からのストレス（例えば、熱処理や物理的な力の付加。）による変形量の少ない単結晶半導体基板を用いることが好ましい。具体的には、トランジスタのチャネル長またはチャネル幅のいずれかが１００ｎｍ以下のサイズになる場合は、当該基板を用いることが好ましい。また、１枚の基板から作製できる半導体装置の個数（取り数とも表現できる。）を増やしたい場合は、各種ガラス基板を用いることが好ましい。
下地膜１６０２は、下地膜１４５２と同様の方法および材料を用いて形成することができる。
単結晶半導体膜１６０４は、ＳＯＩ基板の表面に形成された単結晶半導体薄膜を島状に加工することで形成できる。また、ゲート絶縁膜１６０６およびゲート電極１６０８をマスクとして単結晶半導体膜１６０４中に、当該膜の抵抗を低減できる不純物（例えば、ｎ型トランジスタを形成するためには、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加すればよく、ｐ型トランジスタを形成するためには、硼素（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）などの不純物元素を添加すればよい。）を注入することにより、単結晶半導体膜１６０４中に、チャネル形成領域１６０４ａおよび低抵抗領域１６０４ｂが自己整合的に形成される。なお、ゲート絶縁膜１６０６は絶縁膜１０５と同様の方法および材料を用いて形成することができ、ゲート電極１６０８はゲート電極１０８と同様の方法および材料を用いて形成することができ、導電膜１６１０は導電膜１１１と同様の方法および材料を用いて形成することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態１０）
本実施の形態においては、実施の形態１乃至実施の形態８に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態５に示した構成と異なる構成について、図２７及び図２８を用いて説明を行う。
図２７（Ａ）は、半導体装置の回路構成の一例を示し、図２７（Ｂ）は半導体装置の一例を示す概念図である。まず、図２７（Ａ）に示す半導体装置について説明を行い、続けて図２７（Ｂ）に示す半導体装置について、以下説明を行う。
図２７（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１４６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１４６２のゲート電極とは電気的に接続され、トランジスタ１４６２のソース電極又はドレイン電極と容量素子１４６４の第１の端子とは電気的に接続されている。
次に、図２７（Ａ）に示す半導体装置（メモリセル１６５０）に、情報の書き込みおよび保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ１４６２がオン状態となる電位として、トランジスタ１４６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子１４６４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１４６２がオフ状態となる電位として、トランジスタ１４６２をオフ状態とすることにより、容量素子１４６４の第１の端子の電位が保持される（保持）。
酸化物半導体を用いたトランジスタ１４６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１４６２をオフ状態とすることで、容量素子１４６４の第１の端子の電位（あるいは、容量素子１４６４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ１４６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子１４６４とが導通し、ビット線ＢＬと容量素子１４６４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子１４６４の第１の端子の電位（あるいは容量素子１４６４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子１４６４の第１の端子の電位をＶ、容量素子１４６４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル１６５０の状態として、容量素子１４６４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図２７（Ａ）に示す半導体装置は、トランジスタ１４６２のオフ電流が極めて小さいという特徴から、容量素子１４６４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図２７（Ｂ）に示す半導体装置について、説明を行う。
図２７（Ｂ）に示す半導体装置は、上部に記憶回路として図２５（Ａ）に示したメモリセル１６５０を複数有するメモリセルアレイ１６５１ａ及びメモリセルアレイ１６５１ｂを有し、下部に、メモリセルアレイ１６５１（メモリセルアレイ１６５１ａ及びメモリセルアレイ１６５１ｂ）を動作させるために必要な周辺回路１６５３を有する。なお、周辺回路１６５３は、メモリセルアレイ１６５１と電気的に接続されている。このような構成とすることにより、半導体装置の小型化を図ることができる。
周辺回路１６５３に設けられるトランジスタは、実施の形態９のトランジスタ１４６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図２７（Ｂ）に示した半導体装置では、２つのメモリセルアレイ１６５１（メモリセルアレイ１６５１ａと、メモリセルアレイ１６５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。
次に、図２７（Ａ）に示したメモリセル１６５０の具体的な構成について図２８を用いて説明を行う。
図２８は、メモリセル１６５０の構成の一例である。図２８（Ａ）に、メモリセル１６５０の断面図を、図２８（Ｂ）にメモリセル１６５０の平面図をそれぞれ示す。ここで、図２８（Ａ）は、図２８（Ｂ）のＡＢ１−ＡＢ２における断面に相当する。
下地膜１４５２上に設けられたトランジスタ１４６２は、実施の形態１乃至実施の形態８で示した構成と同一の構成とすることができる。
図２８（Ａ）及び図２８（Ｂ）に示す半導体装置は、上層に第２の半導体材料を含んで構成されるトランジスタ１４６２およびトランジスタ１４６２と同一工程により作製された容量素子１４６４を備える第１の素子形成層１４８０を備えている。また、下層に第１の半導体材料を含んで構成されるトランジスタ１４６１を備える第２の素子形成層１４７０を備えている。本実施の形態では、第１の素子形成層１４８０に備えられたトランジスタ１４６２および容量素子１４６４として、実施の形態１のトランジスタ１５０および容量素子１６０を用いた場合の例を記載するが、上述の他の実施の形態で示すトランジスタおよび容量素子の構造を適用してもよい。
ドレイン電極１０４と下部電極膜１３０、ゲート絶縁膜１０６と電極間絶縁膜１３２およびゲート電極１０８と上部電極膜１３４は、同一材料および同一工程により形成することが好ましい。そして、トランジスタ１４６２と容量素子１４６４は、ドレイン電極１０４（下部電極膜１３０とも言える。）により電気的に接続されている。
トランジスタ１４６２および容量素子１４６４の上には第１の層間絶縁膜１１４、第２の層間絶縁膜１１６および第５の層間膜１４５４が設けられ、第５の層間膜１４５４上に、メモリセル１６５０と隣接するメモリセル１６５０を接続するための配線１１８ａが、トランジスタ１４６２のソース電極１０３と電気的に接続され、配線１１８ａ上には保護膜１４５６が設けられている。なお、配線１１８ａは、図２７（Ａ）の回路図におけるビット線ＢＬに相当する。また、配線１１８ｂによりトランジスタ１４６２のゲート電極１０８が第５の層間膜１４５４上に取り出され、配線１１８ｂ上には保護膜１４５６が設けられている。なお、配線１１８ｂは、図２７（Ｂ）の回路図におけるワード線ＷＬに相当する。
図２８（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
以上のように、第１の素子形成層１４８０に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
なお、図２８（Ａ）のように、実施の形態９と同様に第１の素子形成層１４８０の下に第２の素子形成層１４７０など複数の層を積層してもよい。例えば図２８（Ａ）では、単結晶半導体基板を活性層として用いたトランジスタ１４９２および、ＭＯＳ構造の容量素子１４９４を備える第２の素子形成層１４７０が、第１の素子形成層１４８０の下に設けられている。なお、第１の素子形成層に設けられた各半導体素子は、隔壁１４９０により各々が分離されている。
また、実施の形態９と同様に、第２の素子形成層１４７０中のトランジスタ１４９２や容量素子１４９４などが、単結晶半導体基板の一部を分離することにより得られた薄膜を用いて形成してもよい。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上のように、微細化及び高集積化を実現し、かつ高い電気特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に記載した構成、方法などと適宜組み合わせて用いることができる。
（実施の形態１１）
上記実施の形態に開示したトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図２９（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図２９（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば、タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図２９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、上記実施の形態に記載されている半導体装置を含むメモリセルを用いることができる。
図２９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、論理（値）を反転させる論理素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。論理（値）を反転させる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図２９（Ｂ）または図２９（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図２９（Ｂ）および図２９（Ｃ）の回路の説明を行う。
図２９（Ｂ）および図２９（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、上記実施の形態に開示したトランジスタを含む記憶回路の構成の一例を示す。
図２９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、上記実施の形態に記載されているメモリセルを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図２９（Ｂ）では、スイッチング素子１１４１として、上記実施の形態に開示したトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図２９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図２９（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図２９（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが並行であれば低抵抗状態、反並行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いたメモリとは原理が全く異なっている。表１はＭＴＪ素子と、本実施の形態に係る半導体装置との対比を示す。
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。
一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。
また、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニクスデバイスに比べて、耐熱性、３Ｄ化（３層以上の積層構造化）、磁界耐性など多くの点で有利である。なお、表１にあるオーバーヘッドの電力とは、複数のプロセッサが一つのロックについてスピンする時に、これらのプロセッサは、ロックについて競い、バスおよびシステム相互接続上で過剰なトラフィックを生成することによってシステム性能を低下させる、所謂オーバーヘッドに消費される電力のことである。
このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメモリを利用することで、ＣＰＵの省電力化が実現可能となる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態１２）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図３０乃至図３３を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
通常のＳＲＡＭは、図３０（Ａ）に示すように１つのメモリセルがトランジスタ１７０１、トランジスタ１７０２、トランジスタ１７０３、トランジスタ１７０４、トランジスタ１７０５、乃至トランジスタ１７０６の６個のトランジスタで構成されており、それをＸデコーダー１７０７、Ｙデコーダー１７０８にて駆動している。トランジスタ１７０３とトランジスタ１７０５、トランジスタ１７０４とトランジスタ１７０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常、１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
それに対して、ＤＲＡＭはメモリセルが図３０（Ｂ）に示すようにトランジスタ１７１１、保持容量１７１２によって構成され、それをＸデコーダー１７１３、Ｙデコーダー１７１４にて駆動している。１つのセルが１つのトランジスタと１つの容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常、１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
図３１に携帯機器のブロック図を示す。図３１に示す携帯機器はＲＦ回路１８０１、アナログベースバンド回路１８０２、デジタルベースバンド回路１８０３、バッテリー１８０４、電源回路１８０５、アプリケーションプロセッサ１８０６、フラッシュメモリ１８１０、ディスプレイコントローラ１８１１、メモリ回路１８１２、ディスプレイ１８１３、タッチセンサ１８１９、音声回路１８１７、キーボード１８１８などより構成されている。ディスプレイ１８１３は表示部１８１４、ソースドライバ１８１５、ゲートドライバ１８１６によって構成されている。アプリケーションプロセッサ１８０６はＣＰＵ１８０７、ＤＳＰ１８０８、インターフェース１８０９（ＩＦとも記載する。）を有している。一般にメモリ回路１８１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図３２に、ディスプレイのメモリ回路１９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図３２に示すメモリ回路１９５０は、メモリ１９５２、メモリ１９５３、スイッチ１９５４、スイッチ１９５５およびメモリコントローラ１９５１により構成されている。また、メモリ回路は、画像データ（入力画像データ）からの信号線、メモリ１９５２、及びメモリ１９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ１９５６と、ディスプレイコントローラ１９５６からの信号により表示するディスプレイ１９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ１９５４を介してメモリ１９５２に記憶される。そしてメモリ１９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ１９５５、及びディスプレイコントローラ１９５６を介してディスプレイ１９５７に送られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは通常、３０〜６０Ｈｚ程度の周期でメモリ１９５２からスイッチ１９５５を介して、ディスプレイコントローラ１９５６から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ１９５４を介してメモリ１９５３に記憶される。この間も定期的にメモリ１９５２からスイッチ１９５５を介して記憶画像データＡは読み出されている。メモリ１９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ１９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ１９５５、及びディスプレイコントローラ１９５６を介して、ディスプレイ１９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ１９５２に記憶されるまで継続される。
このようにメモリ１９５２及びメモリ１９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ１９５７の表示をおこなう。なお、メモリ１９５２及びメモリ１９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ１９５２及びメモリ１９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図３３に電子書籍のブロック図を示す。図３３はバッテリー２００１、電源回路２００２、マイクロプロセッサ２００３、フラッシュメモリ２００４、音声回路２００５、キーボード２００６、メモリ回路２００７、タッチパネル２００８、ディスプレイ２００９、ディスプレイコントローラ２０１０によって構成される。
ここでは、図３３のメモリ回路２００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路２００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ２００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態１３）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図３４に示す。
図３４（Ａ）において、室内機３３００および室外機３３０４を有するエアコンディショナーは、実施の形態１２に記載のＣＰＵを用いた電気機器の一例である。具体的に、室内機３３００は、筐体３３０１、送風口３３０２、ＣＰＵ３３０３等を有する。図３４（Ａ）において、ＣＰＵ３３０３が、室内機３３００に設けられている場合を例示しているが、ＣＰＵ３３０３は室外機３３０４に設けられていてもよい。或いは、室内機３３００と室外機３３０４の両方に、ＣＰＵ３３０３が設けられていてもよい。当該ＣＰＵは実施の形態１１に記載したように、酸化物半導体を用いたトランジスタを備えており、消費電力を少なくすることができるため、エアコンディショナーの消費電力を低減することができる。
図３４（Ａ）において、電気冷凍冷蔵庫３３１０は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫３３１０は、筐体３３１１、冷蔵室用扉３３１２、冷凍室用扉３３１３、野菜室用扉３３１４、ＣＰＵ３３１５等を有する。図３４（Ａ）では、ＣＰＵ３３１５が、筐体３３１１の内部に設けられている。実施の形態１１に示したＣＰＵを電気冷凍冷蔵庫３３１０のＣＰＵ３３１５に用いることによって電気冷凍冷蔵庫３３１０の消費電力を低減することができる。
図３４（Ｃ）において、映像表示装置３３２０は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、映像表示装置３３２０は、筐体３３２１、表示部３３２２、ＣＰＵ３３２３等を有する。図３４（Ａ）では、ＣＰＵ３３２３が、筐体３３２１の内部に設けられている。実施の形態１１に示したＣＰＵを映像表示装置３３２０のＣＰＵ３３２３に用いることによって、映像表示装置３３２０の消費電力を低減することができる。
図３４（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車３３３０には、二次電池３３３１が搭載されている。二次電池３３３１の電力は、制御回路３３３２により出力が調整されて、駆動装置３３３３に供給される。制御回路３３３２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置３３３４によって制御される。実施の形態１１に示したＣＰＵを電気自動車３３３０のＣＰＵに用いることによって、電気自動車の消費電力を低減することができる。
なお、駆動装置３３３３は、直流電動機若しくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置３３３４は、電気自動車３３３０の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路３３３２に制御信号を出力する。制御回路３３３２は、処理装置３３３４の制御信号により、二次電池３３３１から供給される電気エネルギーを調整して駆動装置３３３３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
本実施例では、島状のＣＡＡＣ−ＯＳ層の酸素脱離について、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて分析した結果を説明する。
分析は、４種類の試料についておこなった。図３９は、各試料の構造を説明する概略図である。図３９（Ａ１）は、試料８１０の平面図であり、図３９（Ｂ１）は、図３９（Ａ１）中のＪ１−Ｊ２の鎖線で示した部位の断面図である。図３９（Ａ２）は、試料８２０の平面図であり、図３９（Ｂ２）は、図３９（Ａ２）中のＫ１−Ｋ２の鎖線で示した部位の断面図である。図３９（Ａ３）は、試料８３０の平面図であり、図３９（Ｂ３）は、図３９（Ａ３）中のＬ１−Ｌ２の鎖線で示した部位の断面図である。図３９（Ａ４）は、試料８４０の平面図であり、図３９（Ｂ４）は、図３９（Ａ４）中のＭ１−Ｍ２の鎖線で示した部位の断面図である。なお、図面をわかりやすくするため、図３９（Ａ１）乃至図３９（Ａ４）において、一部の構成要素の記載を省略している。
図３９（Ａ１）及び図３９（Ｂ１）に示す試料８１０は、シリコンウェハを用いた基板８０１上に、下地層８０２として厚さ２０ｎｍの熱酸化膜を有し、下地層８０２上の全面に、厚さ３００ｎｍの酸化物半導体層８０３を有する。酸化物半導体層８０３は、組成がＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の金属酸化物ターゲットを用いてスパッタリング法により形成したＣＡＡＣ−ＯＳである。
図３９（Ａ２）及び図３９（Ｂ２）に示す試料８２０は、試料８１０の酸化物半導体層８０３を、フォトリソグラフィ工程を用いて島状の酸化物半導体層８０４とした構成を有する。島状の酸化物半導体層８０４は、一つが１０μｍ×１０μｍの大きさを有し、基板８０１上の全面に、３μｍ間隔でマトリクス状に配置されている。
図３９（Ａ３）及び図３９（Ｂ３）に示す試料８３０は、試料８２０の島状の酸化物半導体層８０４と重畳して金属層８０５を有する。具体的には、試料８１０上に金属層８０５となる厚さ１００ｎｍのタングステン層を形成し、フォトリソグラフィ工程を用いてタングステン層と酸化物半導体層８０３を同一工程でエッチングして形成する。よって、金属層８０５は島状の酸化物半導体層８０４の上面にのみ接して形成されている。金属層８０５及び島状の酸化物半導体層８０４は、一つが１０μｍ×１０μｍの大きさを有し、基板８０１上の全面に、１３μｍピッチでマトリクス状に配置されている。
図３９（Ａ４）及び図３９（Ｂ４）に示す試料８４０は、試料８２０の島状の酸化物半導体層８０４の端部を覆うように金属層８０６が形成された構成を有する。具体的には、試料８１０上に金属層８０５となる厚さ１００ｎｍのタングステン層を形成し、フォトリソグラフィ工程を用いて島状の酸化物半導体層８０４の上面と重畳する８μｍ×８μｍの領域のタングステン層を除去して形成した。
図４０に、試料８１０乃至試料８４０のＴＤＳ分析結果を示す。図４０（Ａ）は試料８１０のＴＤＳ分析結果であり、図４０（Ｂ）は試料８２０のＴＤＳ分析結果であり、図４０（Ｃ）は試料８３０のＴＤＳ分析結果であり、図４０（Ｄ）は試料８４０のＴＤＳ分析結果である。図４０（Ａ）乃至図４０（Ｄ）において、横軸は基板温度を示し、縦軸は酸素分子の検出強度を示している。図４０（Ｂ）及び図４０（Ｃ）より、島状の酸化物半導体層８０４の側面が露出した試料８２０及び試料８３０では、基板温度の上昇に伴い酸素分子が検出され、基板温度が２００℃付近で最も強く検出されていることがわかる。また、図４０（Ａ）及び図４０（Ｄ）より、試料８１０及び試料８４０では、基板温度が上昇しても酸素分子の検出強度にほとんど変化が見られず、ノイズレベルのままであった。試料８４０は端面が金属層８０６で覆われており、試料８１０は酸化物半導体層８０３を島状としていないため、実質的に側面が無いと見なすことができる。
このことから、島状の酸化物半導体層の酸素脱離は、端面からの酸素脱離が支配的であることがわかる。また、島状の酸化物半導体層の端面を金属層で覆うことで、酸化物半導体層内部の酸素脱離を防ぐ効果が得られることがわかる。
１００ 基板
１０２ 酸化物半導体膜
１０２ａ チャネル形成領域
１０２ｂ 第１の不純物添加領域
１０２ｃ 第２の不純物添加領域
１０３ ソース電極
１０４ ドレイン電極
１０５ 絶縁膜
１０５ａ 酸素供給膜
１０５ｂ バリア膜
１０６ ゲート絶縁膜
１０８ ゲート電極
１０９ 絶縁膜
１０９ａ 領域
１０９ｂ 領域
１１０ 保護絶縁膜
１１１ 導電膜
１１２ 第１の接続電極
１１３ 第２の接続電極
１１４ 第１の層間絶縁膜
１１４ａ 絶縁膜
１１４ｂ 絶縁膜
１１６ 第２の層間絶縁膜
１１８ 配線
１１８ａ 配線
１１８ｂ 配線
１３０ 下部電極膜
１３２ 電極間絶縁膜
１３４ 上部電極膜
１５０ トランジスタ
１６０ 容量素子
１８０ 不純物イオン
１９０ レジストマスク
６００ 絶縁膜
６０１ 導電膜
６０３ ソース電極
６０５ 絶縁層
６１０ 接続電極
６５０ トランジスタ
６６０ 容量素子
８５０ トランジスタ
８６０ 容量素子
８７０ 層
９５０ トランジスタ
９６０ 容量素子
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２５０ トランジスタ
１２６０ 容量素子
１４００ 基板
１４０８ ゲート絶縁膜
１４１０ ゲート電極
１４１６ チャネル形成領域
１４２０ 不純物領域
１４２４ 金属間化合物領域
１４２８ 絶縁層
１４３０ 絶縁層
１４４２ 第１の層間膜
１４４４ 第２の層間膜
１４４６ 配線
１４４８ 第３の層間膜
１４５０ トランジスタ
１４５１ 第４の層間膜
１４５２ 下地膜
１４５４ 第５の層間膜
１４５６ 保護膜
１４６０ 容量素子
１４６１ トランジスタ
１４６２ トランジスタ
１４６４ 容量素子
１４７０ 第２の素子形成層
１４８０ 第１の素子形成層
１４９０ 隔壁
１４９２ トランジスタ
１４９４ 容量素子
１６００ 基板
１６０１ 導電膜
１６０２ 下地膜
１６０３ 絶縁膜
１６０４ 単結晶半導体膜
１６０４ａ チャネル形成領域
１６０４ｂ 低抵抗領域
１６０６ ゲート絶縁膜
１６０８ ゲート電極
１６１０ 導電膜
１６２０ トランジスタ
１６５０ メモリセル
１６５１ メモリセルアレイ
１６５１ａ メモリセルアレイ
１６５１ｂ メモリセルアレイ
１６５３ 周辺回路
１７０１ トランジスタ
１７０２ トランジスタ
１７０３ トランジスタ
１７０４ トランジスタ
１７０５ トランジスタ
１７０６ トランジスタ
１７０７ Ｘデコーダー
１７０８ Ｙデコーダー
１７１１ トランジスタ
１７１２ 保持容量
１７１３ Ｘデコーダー
１７１４ Ｙデコーダー
１７５０ トランジスタ
１７６０ 容量素子
１８０１ ＲＦ回路
１８０２ アナログベースバンド回路
１８０３ デジタルベースバンド回路
１８０４ バッテリー
１８０５ 電源回路
１８０６ アプリケーションプロセッサ
１８０７ ＣＰＵ
１８０８ ＤＳＰ
１８０９ インターフェース
１８１０ フラッシュメモリ
１８１１ ディスプレイコントローラ
１８１２ メモリ回路
１８１３ ディスプレイ
１８１４ 表示部
１８１５ ソースドライバ
１８１６ ゲートドライバ
１８１７ 音声回路
１８１８ キーボード
１８１９ タッチセンサ
１９４９ トランジスタ
１９５０ メモリ回路
１９５１ メモリコントローラ
１９５２ メモリ
１９５３ メモリ
１９５４ スイッチ
１９５５ スイッチ
１９５６ ディスプレイコントローラ
１９５７ ディスプレイ
１９６０ 容量素子
２０００ フォトレジスト
２００１ バッテリー
２００２ 電源回路
２００３ マイクロプロセッサ
２００４ フラッシュメモリ
２００５ 音声回路
２００６ キーボード
２００７ メモリ回路
２００８ タッチパネル
２００９ ディスプレイ
２０１０ ディスプレイコントローラ
２３５０ トランジスタ
２３６０ 容量素子
３３００ 室内機
３３０１ 筐体
３３０２ 送風口
３３０３ ＣＰＵ
３３０４ 室外機
３３１０ 電気冷凍冷蔵庫
３３１１ 筐体
３３１２ 冷蔵室用扉
３３１３ 冷凍室用扉
３３１４ 野菜室用扉
３３１５ ＣＰＵ
３３２０ 映像表示装置
３３２１ 筐体
３３２２ 表示部
３３２３ ＣＰＵ
３３３０ 電気自動車
３３３１ 二次電池
３３３２ 制御回路
３３３３ 駆動装置
３３３４ 処理装置

Claims (8)

  1. 絶縁表面上に設けられ、第１の不純物添加領域、前記第１の不純物添加領域を囲むチャネル形成領域、前記チャネル形成領域を囲む第２の不純物添加領域を有する酸化物半導体膜と、
    前記酸化物半導体膜上に設けられ、前記第１の不純物添加領域と電気的に接続された島状のソース電極またはドレイン電極の一方と、
    前記チャネル形成領域と重なり、前記ソース電極または前記ドレイン電極の一方を囲むゲート電極と、
    前記チャネル形成領域と前記ゲート電極間に介在するゲート絶縁膜と、
    前記ゲート電極の側面を少なくとも覆う保護絶縁膜と、
    前記酸化物半導体膜の側端部を覆い、前記ゲート電極を囲む前記ソース電極または前記ドレイン電極の他方と、
    前記ソース電極または前記ドレイン電極の一方と電気的に接続された第１の接続電極と、
    前記ソース電極または前記ドレイン電極の他方と電気的に接続された第２の接続電極と、を有することを特徴とする半導体装置。
  2. 請求項１おいて、
    容量素子を有し、
    前記容量素子は、
    下部電極と、
    前記下部電極上の電極間絶縁膜と、
    前記電極間絶縁膜上の上部電極を備え、
    前記下部電極は、前記ソース電極と同一の組成であり、
    前記電極間絶縁膜は、前記ゲート絶縁膜と同一の組成であり、
    前記上部電極は、前記ゲート電極と同一の組成であることを特徴とする半導体装置。
  3. 上面の少なくとも一部が表面に露出したソース電極またはドレイン電極の一方を膜中に有する絶縁膜と、
    前記絶縁膜上に設けられ、前記ソース電極または前記ドレイン電極の一方と電気的に接続された第１の不純物添加領域、前記第１の不純物添加領域を囲むチャネル形成領域および前記チャネル形成領域を囲む第２の不純物添加領域を有する酸化物半導体膜と、
    前記チャネル形成領域と重なり、前記ソース電極または前記ドレイン電極の一方を囲むゲート電極と、
    前記チャネル形成領域と前記ゲート電極間に介在するゲート絶縁膜と、
    前記ゲート電極の側面を少なくとも覆う保護絶縁膜と、
    前記酸化物半導体膜の側端部を覆い、前記ゲート電極を囲む前記ソース電極または前記ドレイン電極の他方と、
    前記ソース電極または前記ドレイン電極の他方と電気的に接続された接続電極と、を有することを特徴とする半導体装置。
  4. 請求項３において、
    容量素子を有し、
    前記容量素子は、
    下部電極と、
    前記下部電極上の電極間絶縁膜と、
    前記電極間絶縁膜上の上部電極を備え、
    前記下部電極は、前記ソース電極または前記ドレイン電極の他方と同一の組成であり、
    前記電極間絶縁膜は、前記ゲート絶縁膜と同一の組成であり、
    前記上部電極は、前記ゲート電極と同一の組成であることを特徴とする半導体装置。
  5. 絶縁表面上に酸化物半導体膜を形成し、
    前記酸化物半導体膜上に、島状のソース電極またはドレイン電極の一方および前記酸化物半導体膜の側端部を覆い、前記酸化物半導体膜を囲む前記ソース電極または前記ドレイン電極の他方を形成し、
    前記酸化物半導体膜上に絶縁膜を形成し、
    前記ソース電極または前記ドレイン電極の一方より外方かつ前記ソース電極または前記ドレイン電極の他方より内方の前記絶縁膜上に、前記ソース電極または前記ドレイン電極の一方を囲むゲート電極を形成し、
    前記ゲート電極をマスクとして前記酸化物半導体膜に対して不純物添加を行うことにより、前記酸化物半導体膜に、前記ゲート電極と重なるチャネル形成領域、前記チャネル形成領域より内方の第１の不純物添加領域および前記チャネル形成領域より外方の第２の不純物添加領域を形成し、
    前記ゲート電極の側面を少なくとも覆う保護絶縁膜を形成し、
    前記ソース電極または前記ドレイン電極の一方と電気的に接続された第１の接続電極と、前記ソース電極または前記ドレイン電極の他方と電気的に接続された第２の接続電極を形成することを特徴とする半導体装置の作製方法。
  6. 請求項５において、
    前記ソース電極またはドレイン電極の一方と同一材料および同一工程にて下部電極を形成し、
    前記絶縁膜と同一材料および同一工程にて前記下部電極上に電極間絶縁膜を形成し、
    前記ゲート電極と同一材料および同一工程にて前記電極間絶縁膜上に上部電極を形成することにより容量素子を形成する半導体装置の作製方法。
  7. 上面の少なくとも一部が表面に露出したソース電極またはドレイン電極の一方を膜中に有する絶縁膜を形成し、
    前記絶縁膜上に、前記ソース電極または前記ドレイン電極の一方と重なる酸化物半導体膜を形成し、
    前記酸化物半導体膜上に、前記酸化物半導体膜の側端部を覆い、前記酸化物半導体膜を囲む前記ソース電極または前記ドレイン電極の他方を形成し、
    前記酸化物半導体膜上にゲート絶縁膜を形成し、
    前記ソース電極またはドレイン電極の一方より外方かつ前記ソース電極またはドレイン電極の他方より内方の前記ゲート絶縁膜上に、前記ソース電極またはドレイン電極の一方を囲むゲート電極を形成し、
    前記ゲート電極をマスクとして前記酸化物半導体膜に対して不純物添加を行うことにより、前記酸化物半導体膜に、前記ゲート電極と重なるチャネル形成領域、前記チャネル形成領域より内方の第１の不純物添加領域および前記チャネル形成領域より外方の第２の不純物添加領域を形成し、
    前記ゲート電極の側面を少なくとも覆う保護絶縁膜を形成し、
    前記ソース電極または前記ドレイン電極の他方と電気的に接続された接続電極を形成することを特徴とする半導体装置の作製方法。
  8. 請求項７において、
    前記ソース電極またはドレイン電極の他方と同一材料および同一工程にて下部電極を形成し、
    前記ゲート絶縁膜と同一材料および同一工程にて前記下部電極上に電極間絶縁膜を形成し、
    前記ゲート電極と同一材料および同一工程にて前記電極間絶縁膜上に上部電極を形成することにより容量素子を形成する半導体装置の作製方法。
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