JP6081850B2 - 記憶回路 - Google Patents

記憶回路 Download PDF

Info

Publication number
JP6081850B2
JP6081850B2 JP2013080140A JP2013080140A JP6081850B2 JP 6081850 B2 JP6081850 B2 JP 6081850B2 JP 2013080140 A JP2013080140 A JP 2013080140A JP 2013080140 A JP2013080140 A JP 2013080140A JP 6081850 B2 JP6081850 B2 JP 6081850B2
Authority
JP
Japan
Prior art keywords
transistor
data
oxide semiconductor
potential
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013080140A
Other languages
English (en)
Other versions
JP2013235644A (ja
JP2013235644A5 (ja
Inventor
朗央 山本
朗央 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013080140A priority Critical patent/JP6081850B2/ja
Publication of JP2013235644A publication Critical patent/JP2013235644A/ja
Publication of JP2013235644A5 publication Critical patent/JP2013235644A5/ja
Application granted granted Critical
Publication of JP6081850B2 publication Critical patent/JP6081850B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

記憶回路に関する。記憶回路を用いた記憶装置及び電子機器に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリなどの記憶装置に用いる様々な記憶回路が知られている。
特許文献１には、酸化物半導体を用いたトランジスタを利用した記憶装置が開示されている。
特開２０１１−１７１７０２号公報
記憶回路には、用途によって、データを長期間保持することが求められる場合と、データを高速で書き込むことが求められる場合とがある。
記憶回路がデータを長期間保持できれば、リフレッシュ動作の頻度を低く（又はリフレッシュ動作を不要に）できるため、消費電力を低減することができる。また、電力が供給されない状況でも、データを長期間保持できれば、さらなる消費電力の低減を実現できる。
また、データを高速で書き込むことができれば、記憶回路の高速動作を実現できる。
本発明の一態様は、高速動作が可能で、電力が供給されない状況でもデータを長期間保持できる記憶回路を提供することを目的の一とする。
本発明の一態様の記憶回路は、データを長期間保持できる第１の書き込みモードと、データの書き込みを高速で行える第２の書き込みモードと、を備える。本発明の一態様の記憶回路は、保持する容量部を選択することで、長く保持する必要のあるデータは、長期間保持でき、短時間で書き込む必要のあるデータは、高速で書き込むことができる。したがって、本発明の一態様の記憶回路は、電力が供給されない状況でもデータを長期間保持することができ、また、高速動作も可能である。
本発明の一態様は、トランジスタの導通状態を判別することによってデータの読み出しが行われる記憶回路であって、スイッチを介して接続された、データに基づく電荷を保持する第１の容量部及び第２の容量部を備える記憶回路である。
本発明の一態様は、トランジスタの導通状態を判別することによってデータの読み出しが行われる記憶回路であって、スイッチを介して接続された、データに基づく電荷を保持する第１の容量部及び第２の容量部を備え、スイッチがオン状態であり、電気的に接続された第１の容量部及び第２の容量部に、データに基づく電荷を蓄積する第１の書き込みモードと、スイッチがオフ状態であり、第１の容量部にデータに基づく電荷を蓄積し、第２の容量部には該データに基づく電荷を蓄積しない第２の書き込みモードと、を有する記憶回路である。
本発明の一態様の記憶回路では、第１の書き込みモードを選択することで、データを長期間保持することができる。また、第２の書き込みモードを選択することで、短時間でデータの書き込みを行うことができる。
容量部としては、ゲート容量等のトランジスタに起因する容量、配線間の容量、又は容量素子等を用いることができる。
上記各構成において、第２の容量部は、第１の容量部に比べて容量が大きいことが好ましい。
本発明の一態様は、トランジスタの導通状態を判別することによってデータの読み出しが行われる記憶回路であって、スイッチを介して該トランジスタと接続された、データに基づく電荷を保持する容量部を備え、スイッチがオン状態であり、電気的に接続されたトランジスタのゲート容量及び容量部に、データに基づく電荷を蓄積する第１の書き込みモードと、スイッチがオフ状態であり、トランジスタのゲート容量に、データに基づく電荷を蓄積する第２の書き込みモードと、を有する記憶回路である。
また、本発明の一態様は、第１のトランジスタの導通状態を判別することによってデータの読み出しが行われる記憶回路であって、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、データに基づく電荷を保持する容量素子と、を備え、第２のトランジスタ及び第３のトランジスタをオン状態とすることで、第１のトランジスタのゲート容量及び容量素子に、データに基づく電荷を蓄積する第１の書き込みモードと、第２のトランジスタをオン状態とし、かつ、第３のトランジスタをオフ状態とすることで、第１のトランジスタのゲート容量にデータに基づく電荷を蓄積する第２の書き込みモードと、を有する記憶回路である。
上記の記憶回路において、第２のトランジスタは、チャネル形成領域に酸化物半導体を含むことが好ましい。また、第３のトランジスタは、チャネル形成領域に酸化物半導体を含むことが好ましい。チャネル形成領域に酸化物半導体を用いたトランジスタのオフ電流（オフ状態におけるリーク電流）は小さい。第２のトランジスタ及び第３のトランジスタのオフ電流が小さいほど、第１のトランジスタのゲート容量（及び容量素子）は電荷を長期間保持することができるため、好ましい。
上記の記憶回路において、第１のトランジスタは、チャネル形成領域に多結晶シリコン又は単結晶シリコンを含むことが好ましい。チャネル形成領域に多結晶シリコン、又は単結晶シリコンを用いたトランジスタの移動度は高い。第１のトランジスタの移動度が高いほど、記憶回路はデータの読み出しを短時間で行うことができるため、好ましい。
本発明の一態様は、第１のゲート電極、第１のソース電極、及び第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、及び第２のドレイン電極を有し、チャネル形成領域に酸化物半導体を含む第２のトランジスタと、第３のゲート電極、第３のソース電極、及び第３のドレイン電極を有し、チャネル形成領域に酸化物半導体を含む第３のトランジスタと、第１の容量素子と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線と、第６の配線と、を備え、第１のゲート電極は、第２のソース電極又は第２のドレイン電極の一方、及び第３のソース電極又は第３のドレイン電極の一方と電気的に接続し、第１のソース電極は、第１の配線と電気的に接続し、第１のドレイン電極は、第２の配線と電気的に接続し、第２のゲート電極は、第３の配線と電気的に接続し、第２のソース電極又は第２のドレイン電極の他方は、第４の配線と電気的に接続し、第３のゲート電極は、第５の配線と電気的に接続し、第３のソース電極又は第３のドレイン電極の他方は、第１の容量素子の一方の電極と電気的に接続し、第１の容量素子の他方の電極は、第６の配線と電気的に接続する記憶回路である。
上記記憶回路において、第２の容量素子と、第７の配線と、をさらに備え、第２の容量素子の一方の電極は、第１のゲート電極、第２のソース電極又は第２のドレイン電極の一方、及び第３のソース電極又は第３のドレイン電極の一方と電気的に接続し、第２の容量素子の他方の電極は、第７の配線と電気的に接続する構成も、本発明の一態様である。
本発明の一態様は、第１のゲート電極、第１のソース電極、及び第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、及び第２のドレイン電極を有し、チャネル形成領域に酸化物半導体を含む第２のトランジスタと、第３のゲート電極、第３のソース電極、及び第３のドレイン電極を有し、チャネル形成領域に酸化物半導体を含む第３のトランジスタと、第１の容量素子と、を備え、第１のゲート電極は、第２のソース電極又は第２のドレイン電極の一方、及び第３のソース電極又は第３のドレイン電極の一方と電気的に接続し、第２のゲート電極には、第１の選択信号が入力され、第２のソース電極又は第２のドレイン電極の他方には、データを含む信号が入力され、第３のゲート電極には、第２の選択信号が入力され、第３のソース電極又は第３のドレイン電極の他方は、第１の容量素子の一方の電極と電気的に接続し、第１の容量素子の他方の電極には、固定電位が与えられ、第１のソース電極又は第１のドレイン電極の一方には、信号が入力され、第１のソース電極又は第１のドレイン電極の他方の電位を読み取ることで、データの読み出しが行われる記憶回路である。
上記記憶回路において、第２の容量素子をさらに備え、第２の容量素子の一方の電極は、第１のゲート電極、第２のソース電極又は第２のドレイン電極の一方、及び第３のソース電極又は第３のドレイン電極の一方と電気的に接続し、第２の容量素子の他方の電極には、固定電位が与えられる構成も本発明の一態様である。
本発明の一態様は、第１のトランジスタの導通状態を判別することによってデータの読み出しが行われる記憶回路であって、第２のゲート電極、第２のソース電極、及び第２のドレイン電極を有し、チャネル形成領域に酸化物半導体を含む第２のトランジスタと、第３のゲート電極、第３のソース電極、及び第３のドレイン電極を有し、チャネル形成領域に酸化物半導体を含む第３のトランジスタと、第１の容量素子と、を備え、第１のトランジスタのゲート電極は、第２のソース電極又は第２のドレイン電極の一方、及び第３のソース電極又は第３のドレイン電極の一方と電気的に接続し、第３のソース電極又は第３のドレイン電極の他方は、第１の容量素子の一方の電極と電気的に接続し、第２のゲート電極には、第１の選択信号が入力され、第２のソース電極又は第２のドレイン電極の他方には、データを含む信号が入力され、第３のゲート電極には、第２の選択信号が入力され、第１の容量素子の他方の電極には、固定電位が与えられる記憶回路である。
上記記憶回路において、第２の容量素子をさらに備え、第２の容量素子の一方の電極は、第１のトランジスタのゲート電極、第２のソース電極又は第２のドレイン電極の一方、及び第３のソース電極又は第３のドレイン電極の一方と電気的に接続し、第２の容量素子の他方の電極には、固定電位が与えられる構成も本発明の一態様である。
また、本発明の一態様は、第２のトランジスタ及び第３のトランジスタをオン状態とし、第１のトランジスタのゲート容量及び第１の容量素子に、データに基づく電荷を蓄積する第１の書き込みモードと、第２のトランジスタをオン状態とし、かつ、第３のトランジスタをオフ状態とし、第１のトランジスタのゲート容量に、データに基づく電荷を蓄積する第２の書き込みモードと、を有する上記の記憶回路である。
また、上記記憶回路と、該記憶回路と電気的に接続する読み出し回路（具体的には上記第１のトランジスタの状態を判別することによってデータの読み出しを行う読み出し回路）とを含む記憶装置（半導体装置ともいう）や、上記記憶回路又は上記記憶装置を含む電子機器等も本発明に含まれる。
なお、本明細書において「上」や「下」という用語は、構成要素の位置関係が「直上」又は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
なお、本明細書において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書において、「ゲート容量」とは、少なくとも、ゲート電極とチャネル形成領域との間に形成される容量を指す。また、ゲート電極と、ソース電極又はドレイン電極との間に形成される容量を含んでいても良い。
本発明の一態様では、高速動作が可能で、電力が供給されない状況でもデータを長期間保持できる記憶回路を提供することができる。
本発明の一態様の記憶回路を示す図。 本発明の一態様の記憶回路の平面模式図を示す図。 本発明の一態様の記憶回路の断面模式図を示す図。 トランジスタの一例を示す図。 本発明の一態様のレジスタを示す図。 本発明の一態様のレジスタのフローチャートを示す図。 本発明の一態様の記憶装置を示す図。 本発明の一態様の電子機器を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、図面において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面に開示された位置、大きさ、範囲などに限定されない。
また、本明細書における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、本発明の一態様の記憶回路について図１を用いて説明する。
本発明の一態様の記憶回路は、データを長期間保持できる第１の書き込みモードと、データの書き込みを高速で行える第２の書き込みモードと、を備える。本発明の一態様の記憶回路は、保持する容量部を選択することで、長く保持する必要のあるデータは、長期間保持でき、短時間で書き込みを行う必要のあるデータは、高速で書き込むことができる。したがって、本発明の一態様の記憶回路は、電力が供給されない状況でもデータを長期間保持することができ、また、高速動作も可能である。
本発明の一態様は、トランジスタの導通状態を判別することによってデータの読み出しが行われる記憶回路であって、スイッチを介して接続された、データに基づく電荷を保持する第１の容量部及び第２の容量部を備える記憶回路である。
具体的には、本発明の一態様は、トランジスタの導通状態を判別することによってデータの読み出しが行われる記憶回路であって、スイッチを介して接続された、データに基づく電荷を保持する第１の容量部及び第２の容量部を備え、スイッチがオン状態であり、電気的に接続された第１の容量部及び第２の容量部に、データに基づく電荷を蓄積する第１の書き込みモードと、スイッチがオフ状態であり、第１の容量部にデータに基づく電荷を蓄積し、第２の容量部にはデータに基づく電荷を蓄積しない第２の書き込みモードと、を有する記憶回路である。
上記の記憶回路では、第１の書き込みモードを選択することで、データを長期間保持することができる。また、第２の書き込みモードを選択することで、短時間でデータの書き込みを行うことができる。
本発明の一態様の記憶回路は、記憶回路に供給される電力が停止してもデータの保持が可能である。特に、第１の書き込みモードを選択することで、データをより長期間保持することができる。
例えば、本発明の一態様の記憶回路に電力が供給されている間は、第２の書き込みモードを選択し、電力供給が停止する前に、第１の書き込みモードを選択すれば良い。これにより、記憶回路に電力が供給されている間は、短時間でデータの書き込みを行うことができ、かつ、記憶回路に供給される電力が停止しても、長期間、データを保持することができる。
また、本発明の一態様の記憶回路と電気的に接続するＣＰＵやプロセッサ等に電力が供給されている間は、第２の書き込みモードを選択し、電力供給が停止する前に、第１の書き込みモードを選択しても良い。これにより、ＣＰＵやプロセッサ等に電力が供給されている間は、短時間でデータの書き込みを行うことができ、かつ、ＣＰＵやプロセッサ等に供給される電力が停止しても、長期間、データを保持することができる。
また、データの書き換えが多い場合に、第２の書き込みモードを用いることが好ましい。例えば、データの種類によって記憶回路の動作を選択すれば良く、レジスタ等、演算処理に使用するデータの場合は、第２の書き込みモードを選択し、プログラム等、書き換えが少ないデータの場合は、第１の書き込みモードを選択する。これにより、本発明の一態様の記憶回路では、書き換えの多いデータについては、書き込みを高速で行うことができ、かつ、書き換えの少ないデータについては、長期間保持することができる。
また、記憶回路（を含む記憶装置、電子機器等）の使用者がどちらのモードを使用するか選択できる仕様としても良い。
記憶回路がどちらのモードを用いてデータを保持するか、は、該記憶回路に接続された制御回路からの信号等により、制御すれば（決定されれば）良い。
容量部としては、ゲート容量等のトランジスタに起因する容量、配線間の容量、又は容量素子等を用いることができる。特に、第２の容量部は、第１の容量部に比べて容量が大きいことが好ましい。
スイッチとしては、電気的スイッチや機械的スイッチ等が挙げられ、電流の流れを制御できるものであれば特に限定されない。例えば、トランジスタやダイオード等を用いることができる。
＜記憶回路の構成＞
図１（Ａ）に示す記憶回路は、第１のトランジスタ１０１、第２のトランジスタ１０３、第３のトランジスタ１０５、及び容量素子１０７を備える。
第１のトランジスタ１０１は、第１のゲート電極、第１のソース電極、及び第１のドレイン電極を有する。
第２のトランジスタ１０３は、第２のゲート電極、第２のソース電極、及び第２のドレイン電極を有する。第２のトランジスタ１０３は、チャネル形成領域に酸化物半導体を含む。
第３のトランジスタ１０５は、第３のゲート電極、第３のソース電極、及び第３のドレイン電極を有する。第３のトランジスタ１０５は、チャネル形成領域に酸化物半導体を含む。
第１のゲート電極は、第２のソース電極又は第２のドレイン電極の一方、及び第３のソース電極又は第３のドレイン電極の一方と電気的に接続し、第１のソース電極は、第１の配線（１ｓｔ Ｌｉｎｅ）と電気的に接続し、第１のドレイン電極は、第２の配線（２ｎｄ Ｌｉｎｅ）と電気的に接続し、第２のゲート電極は、第３の配線（３ｒｄ Ｌｉｎｅ）と電気的に接続し、第２のソース電極又は第２のドレイン電極の他方は、第４の配線（４ｔｈ Ｌｉｎｅ）と電気的に接続し、第３のゲート電極は、第５の配線（５ｔｈ Ｌｉｎｅ）と電気的に接続し、第３のソース電極又は第３のドレイン電極の他方は、容量素子１０７の一方の電極と電気的に接続し、容量素子１０７の他方の電極は、第６の配線（６ｔｈ Ｌｉｎｅ）と電気的に接続している。
第１の配線〜第６の配線について説明する。第１の配線は、信号が入力される配線であり、例えば、固定電位が与えられる配線を用いることができる。第２の配線は、例えば、読み出し回路と電気的に接続する配線とすることができる。第３の配線は、第２のトランジスタ１０３の導通状態（オン状態又はオフ状態）を選択する選択信号が入力される配線である。第４の配線は、データを含む信号が与えられる配線である。第５の配線は、第３のトランジスタ１０５の導通状態（オン状態又はオフ状態）を選択する選択信号が入力される配線である。第６の配線は、固定電位が与えられる配線である。なお、第１の配線及び第６の配線は、同電位とすることができる。
第１のトランジスタ１０１は、移動度が高いことが好ましい。例えば、チャネル形成領域に多結晶シリコン、単結晶シリコン等を用いることで、第１のトランジスタ１０１の移動度を高くすることができる。第１のトランジスタ１０１の移動度が高いほど、記憶回路はデータの読み出しを短時間で行うことができる。
第１のトランジスタ１０１のゲート容量としては、第１のゲート電極とチャネル形成領域とが絶縁膜を介して積層する領域で形成される容量や、第１のゲート電極と、第１のソース電極又は第１のドレイン電極とが絶縁膜を介して積層する領域で形成される容量等が挙げられ、これらによって、ゲート容量の大きさを制御できる。
第２のトランジスタ１０３及び第３のトランジスタ１０５のオフ電流は、極めて小さいことが好ましい。第２のトランジスタ１０３及び第３のトランジスタ１０５のオフ電流が小さいほど、第１のトランジスタ１０１のゲート容量は電荷を長期間保持することができる。また、記憶回路に供給される電力が停止しても長期間電荷を保持することが可能となる。
第２のトランジスタ１０３及び第３のトランジスタ１０５には、チャネルが形成される半導体にシリコンを用いたトランジスタに比べて、オフ電流が低減されたトランジスタを用いることが好ましい。具体的には、チャネルが形成される半導体として、シリコンよりもバンドギャップが広い半導体を用いることが好ましい。例えば、バンドギャップが１．１ｅＶより大きく、好ましくは２．５ｅＶ以上４ｅＶ以下、より好ましくは３ｅＶ以上３．８ｅＶ以下である半導体を用いる。シリコンよりもバンドギャップが広い半導体としては、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の化合物半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体等の金属酸化物でなる酸化物半導体等が挙げられる。
また、第２のトランジスタ１０３及び第３のトランジスタ１０５のチャネル形成領域には、シリコンよりも真性キャリア密度が低い半導体を用いることが好ましい。例えば、酸化物半導体の真性キャリア密度は、１０−９／ｃｍ３であり、シリコンの真性キャリア密度の１０１１／ｃｍ３と比較して極めて小さい。
酸化物半導体をチャネル形成領域に用いたトランジスタの多数キャリアは、トランジスタのソースから流れるのみである。また、チャネル形成領域を完全空乏化することが可能であるため、トランジスタのオフ電流を極めて小さくすることが可能である。酸化物半導体を用いたトランジスタのオフ電流は、室温において、１０ｙＡ／μｍ以下、８５℃〜９５℃においても、１ｚＡ／μｍ以下と、極めて小さくすることが可能である。
電子供与体（ドナー）となる水分または水素などの不純物が低減され、かつ酸素欠損が低減されることにより高純度化された酸化物半導体は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さいという特性を有する。水分または水素などの不純物濃度が十分に低減され、かつ酸素欠損が低減されることにより高純度化された酸化物半導体を用いることにより、トランジスタのオフ電流を小さくすることができる。
なお、高純度化された酸化物半導体の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）の測定値において、５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらには５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらには５×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
また、高純度化された酸化物半導体のキャリア密度は、１×１０１４／ｃｍ３未満、さらには１×１０１２／ｃｍ３未満、さらには１×１０１１／ｃｍ３未満であることが好ましい。
本発明の一態様の記憶回路は、容量素子１０７及び第１のトランジスタ１０１のゲート容量を用いることで、データを長期間保持できる第１の書き込みモードと、第１のトランジスタ１０１のゲート容量を用いることで、データの書き込みを高速で行える第２の書き込みモードと、を備える。本発明の一態様の記憶回路は、保持する容量部を選択することで、長く保持したいデータは、（大量であっても）長期間保持でき、短時間で書き込みを行いたいデータは、高速で書き込むことができる。
ここで、容量素子１０７の容量は、第１のトランジスタ１０１のゲート容量に比べて十分に大きいことが好ましい。
また、図１（Ｂ）に示すように、本発明の一態様の記憶回路は、容量素子１０９を有していても良い。容量素子１０９の一方の電極は、第１のゲート電極、第２のソース電極又は第２のドレイン電極の一方、及び第３のソース電極又は第３のドレイン電極の一方と電気的に接続し、他方の電極は、第７の配線（７ｔｈ Ｌｉｎｅ）と電気的に接続している。
ただし、容量素子１０９の容量は、容量素子１０７の容量に比べて十分に小さいものとする。
また、第７の配線は、固定電位が与えられる配線であり、例えば、第６の配線と同電位とすることができる。
＜記憶回路の動作＞
図１（Ａ）に示す記憶回路の動作について説明する。
≪第１の書き込みモード≫
まず、容量素子１０７及び第１のトランジスタ１０１のゲート容量を用いたデータの書き込み、保持、及び読み出しについて説明する。ここでは、容量素子１０７の一方の電極、及び第３のソース電極又は第３のドレイン電極の他方が構成するノードをノードＡと記す。また、第１のゲート電極、第２のソース電極又は第２のドレイン電極の一方、及び第３のソース電極又は第３のドレイン電極の一方が構成するノードをノードＢと記す。なお、本実施の形態において、特に記載の無い限り、ゲート容量とは、第１のトランジスタ１０１のゲート容量を指す。
［１−１：容量素子１０７及びゲート容量を用いたデータの書き込み］
第３の配線の電位を、第２のトランジスタ１０３がオン状態となる電位にし、かつ、第５の配線の電位を、第３のトランジスタ１０５がオン状態となる電位にすることで、第２のトランジスタ１０３及び第３のトランジスタ１０５をオン状態にする。続いて、第４の配線と第６の配線の間に所望の電圧を与えることにより、容量素子１０７及びゲート容量に電荷が蓄積され、ノードＡ及びノードＢに電位が与えられる（データの書き込み）。
［１−２：容量素子１０７及びゲート容量を用いたデータの保持］
第３の配線の電位を、第２のトランジスタ１０３がオフ状態となる電位にし、かつ、第５の配線の電位を、第３のトランジスタ１０５がオフ状態となる電位にすることで、第２のトランジスタ１０３及び第３のトランジスタ１０５をオフ状態とする。これにより、ノードＡ及びノードＢに与えられた電位が保持される（データの保持）。なお、ここでは、第３のトランジスタ１０５をオフ状態にするのと同時に、又はそれより後に、第２のトランジスタ１０３をオフ状態とする。
ここで、第２のトランジスタ１０３及び第３のトランジスタ１０５のオフ電流は極めて小さいため、容量素子１０７及びゲート容量に蓄積された電荷は長時間にわたって保持される。
［１−３：容量素子１０７及びゲート容量を用いたデータの読み出し］
読み出しを行う際、第１の配線には、所定の電位（定電位）が与えられる。第５の配線の電位を、第３のトランジスタ１０５がオン状態となる電位にすることで、第３のトランジスタ１０５をオン状態にする。ここで、ノードＡに、第１のトランジスタ１０１をオン状態とさせる電位が保持されているときは、第２の配線の電位が変化する。一方、ノードＡに、第１のトランジスタ１０１をオフ状態とさせる電位が保持されているときには、第２の配線の電位は変化しない。したがって、第２の配線の電位の変化を検知することで、記憶回路に書き込まれたデータを読み出すことができる。
［１−４：容量素子１０７及びゲート容量を用いたデータの書き換え］
データの書き換えは、上記のデータの書き込み及び保持と同様の動作で行うことができる。第２のトランジスタ１０３及び第３のトランジスタ１０５をオン状態とし、第４の配線と第６の配線間に新たなデータに係る電圧を与えることにより、容量素子１０７及びゲート容量に電荷が蓄積され、ノードＡ及びノードＢに電位が与えられる（データの書き込み）。その後、第２のトランジスタ１０３及び第３のトランジスタ１０５をオフ状態とすることで、ノードＡ及びノードＢの電位（新たなデータに係る電位）が保持される。
容量素子１０７及び第１のトランジスタ１０１のゲート容量を用いてデータを保持することで、第１のトランジスタ１０１のゲート容量のみを用いてデータを保持する場合に比べて、データを長期間保持することができる。
≪第２の書き込みモード≫
次に、第１のトランジスタ１０１のゲート容量のみを用いたデータの書き込み、保持、及び読み出しについて説明する。
［２−１：ゲート容量を用いたデータの書き込み］
第５の配線の電位を第３のトランジスタ１０５がオフ状態となる電位にすることで、第３のトランジスタ１０５をオフ状態とする。また、第３の配線の電位を、第２のトランジスタ１０３がオン状態となる電位にすることで、第２のトランジスタ１０３をオン状態とする。続いて、第４の配線に所望の電位を与えることにより、ゲート容量に電荷が蓄積され、ノードＢに電位が与えられる（データの書き込み）。
［２−２：ゲート容量を用いたデータの保持］
第３の配線の電位を、第２のトランジスタ１０３がオフ状態となる電位にすることで、第２のトランジスタ１０３をオフ状態とする。これにより、ノードＢに与えられた電位が保持される（データの保持）。
ここで、第２のトランジスタ１０３及び第３のトランジスタ１０５のオフ電流は極めて小さいため、ゲート容量に蓄積された電荷は長時間にわたって保持される。
［２−３：ゲート容量を用いたデータの読み出し］
読み出しを行う際、第１の配線には、所定の電位（定電位）が与えられる。ここで、ノードＢに、第１のトランジスタ１０１をオン状態とさせる電位が保持されているときは、第２の配線の電位が変化する。一方、ノードＢに、第１のトランジスタ１０１をオフ状態とさせる電位が保持されているときには、第２の配線の電位は変化しない。したがって、第２の配線の電位の変化を検知することで、記憶回路に書き込まれたデータを読み出すことができる。
［２−４：ゲート容量を用いたデータの書き換え］
データの書き換えは、上記のデータの書き込み及び保持と同様の動作で行うことができる。第２のトランジスタ１０３をオン状態とし（第３のトランジスタ１０５はオフ状態のままである）、第４の配線に新たなデータに係る電位をあたえることにより、ゲート容量に電荷が蓄積され、ノードＢに電位が与えられる（データの書き込み）。その後、第２のトランジスタ１０３をオフ状態とすることで、ノードＢの電位（新たなデータに係る電位）が保持される。
つまり、本発明の一態様の記憶回路は、再度のデータの書き込みによって、直接データを書き換えることができる。したがって、フラッシュメモリ等において必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下や消費電力を抑制することができる。
特に、ゲート容量のみを用いてデータを保持することで、容量素子１０７も用いてデータを保持する場合に比べて、書き込みを高速で行うことができる。
＜保持時間と書き込み時間の計算例＞
第１のトランジスタ１０１のゲート容量を用いた場合における、データを保持できる時間と、データの書き込みにかかる時間について計算例を示す。以下では、第２のトランジスタ１０３及び第３のトランジスタ１０５のチャネル形成領域に酸化物半導体を用い、第１のトランジスタ１０１のゲート絶縁膜に膜厚ｘが１０ｎｍの酸化シリコン膜を用い、第１のトランジスタ１０１のチャネル長Ｌ及びチャネル幅Ｗを１μｍとした場合について示す。
第１のゲート電極及び半導体層の間のゲート絶縁膜の容量Ｃは、数式（１）に示す通り、３．４５×１０−１５Ｆ（つまり、３．４５ｆＦ）と求められる。なお、数式（１）において、εは、ゲート絶縁膜の比誘電率を表し、ε０は真空の誘電率を表す。
第２のトランジスタ１０３及び第３のトランジスタ１０５のオフ電流Ｉｏｆｆを１０ｙＡ、第１のトランジスタ１０１のゲート容量を用いてデータを保持する際のゲート電圧（保持電圧）Ｖを３Ｖとすると、保持電荷が１０％減少するまでの時間ｔ１は、数式（２）に示す通り、５．１７５×１０７ｓと求められ、つまり、１年半以上であることがわかる。なお、容量素子１０７を用いてデータを保持する場合は、第１のトランジスタ１０１のゲート容量のみを用いてデータを保持する場合よりも容量が大きくなるため、保持電荷が１０％減少するまでの時間が、ｔ１よりも長い。
また、第２のトランジスタ１０３のオン電流Ｉｏｎを５μＡとすると、第１のトランジスタ１０１のゲート容量にデータに基づく電荷を書き込む時間ｔ２は、２．０７×１０−９ｓ（つまり、２．０７ｎｓ）と求められる。
以上により、チャネル形成領域に酸化物半導体を用いた第２のトランジスタ１０３及び第３のトランジスタ１０５を適用した本発明の一態様の記憶回路では、ゲート容量を用いてデータを長期間保持でき、かつ、高速でデータの書き込みを行えることが示された。
＜酸化物半導体＞
また、本発明の一態様の記憶回路は、チャネル形成領域に酸化物半導体を用いたトランジスタを備える。以下に、酸化物半導体について説明する。
酸化物半導体は、単結晶、多結晶（ポリクリスタル）、又は非晶質（アモルファス）等の状態をとる。
アモルファス状態の酸化物半導体は、平坦な表面を得ることが比較的容易であるため、該アモルファス状態の酸化物半導体を用いたトランジスタは、動作させた際のキャリア（電子）の界面散乱を低減でき、高い電界効果移動度を得ることが比較的容易である。
また、結晶性を有する酸化物半導体は、バルク内欠陥をより低減することができる。該結晶性を有する酸化物半導体は、表面の平坦性を高めれば、アモルファス状態の酸化物半導体を用いたトランジスタに比べて高い電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましい。
酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜は、例えば微結晶を有してもよい。微結晶を有する酸化物半導体（微結晶酸化物半導体ともいう）膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう）を膜中に含む。
酸化物半導体膜は、例えば非晶質部を有してもよい。非晶質部を有する酸化物半導体（非晶質酸化物半導体ともいう）膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
本発明の一態様において、酸化物半導体を用いた半導体層としては、ＣＡＡＣ−ＯＳ膜が好ましい。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状又は六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状又は表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、又は成膜後に加熱処理などの結晶化処理を行ったときに形成される。したがって、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動が低減されるため、信頼性の高いトランジスタを得ることができる。
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎの両方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有しても良い。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
以上に示したように、本発明の一態様の記憶回路は、長く保持したいデータは、長期間保持でき、短時間で書き込みたいデータは、高速で書き込むことができる。本発明の一態様の記憶回路は、高速動作を行うモードと、データの長期保持を行うモードに適宜切り替えて使用できる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、本発明の一態様の記憶回路の作製方法について図２〜図４を用いて説明する。図２に、本発明の一態様の記憶回路の平面図の一例を示す。図２におけるＡ−Ｂ間の断面図を図３（Ａ）に、Ｃ−Ｄ間の断面図を図３（Ｂ）に、Ｅ−Ｆ間の断面図を図３（Ｃ）に示す。なお、本実施の形態で示す記憶回路の回路図は、図１（Ａ）に相当する。
まず、基板２２１上に、ｎチャネル型の第１のトランジスタ１０１を作製する。ここでは、一例として、単結晶の半導体基板から分離された単結晶半導体膜を用いてｎチャネル型の第１のトランジスタ１０１を作製する。
図３（Ｂ）に示す第１のトランジスタ１０１は、ゲート電極２０３を有する。第１のトランジスタ１０１は、半導体層２０１内に、ゲート電極２０３と重なる領域を挟むように設けられた一対のｎ型の導電性を有する領域を含む。そして、第１のトランジスタ１０１は、半導体層２０１とゲート電極２０３の間にゲート絶縁膜２２５を有する。
具体的な単結晶半導体膜の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板に、電界で加速されたイオンでなるイオンビームを注入し、半導体基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、半導体基板と、絶縁膜２２３が形成された基板２２１とを、間に当該絶縁膜２２３が挟まるように貼り合わせる。貼り合わせでは、半導体基板と基板２２１とを重ね合わせた後、半導体基板と基板２２１の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分から半導体基板と絶縁膜２２３とが接合を開始し、最終的には密着した面全体に接合が及ぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層において半導体基板の一部である単結晶半導体膜が、半導体基板から分離する。上記加熱処理の温度は、基板２２１の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、島状の半導体層２０１を形成することができる。
なお、本実施の形態では、単結晶の半導体膜を用いて第１のトランジスタ１０１を作製する例について説明するが、本発明はこの構成に限定されない。例えば、絶縁膜２２３上に気相成長法を用いて形成された多結晶、微結晶の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶化法を用いても良い。
また、第１のトランジスタ１０１は、シリコン、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリコンなどの半導体材料を用いて作製することができる。例えば、シリコンを用いた第１のトランジスタ１０１は、シリコンウェハなどの単結晶の半導体基板、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成することができる。
基板２２１として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板２２１には、フュージョン法やフロート法で作製されるガラス基板、石英基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
次に、第１のトランジスタ１０１を覆うように絶縁膜２２７を形成する。その後、ゲート絶縁膜２２５及び絶縁膜２２７を部分的にエッチングすることで、半導体層２０１内の一対のｎ型の導電性を有する領域、及びゲート電極２０３に達するコンタクトホールを形成する。そして、絶縁膜２２７上にスパッタ法や真空蒸着法で導電膜を形成し、エッチング等により該導電膜をパターニングすることで、該一対のｎ型の導電性を有する領域と電気的に接続する導電層２０５ａ及び導電層２０５ｂ、並びにゲート電極２０３と電気的に接続する導電層２０５ｃを形成する。さらに、導電層２０５ａ〜導電層２０５ｃを覆うように絶縁膜２２９を形成する。
絶縁膜２２７及び絶縁膜２２９は、それぞれ、単層構造でも良いし、積層構造でも良い。絶縁膜２２７及び絶縁膜２２９は、その表面をＣＭＰ法などにより平坦化させても良い。平坦化された絶縁膜を用いることで、後に形成する酸化物半導体層を有するトランジスタにおける電気特性のばらつきを低減することができる。また、酸化物半導体層を有するトランジスタを歩留まり高く形成することができる。
絶縁膜２２７及び絶縁膜２２９は、後の作製工程における加熱処理の温度に耐えうる材料を用いる。絶縁膜２２７や絶縁膜２２９の材料としては、例えば、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、酸化アルミニウム、酸化ガリウム、酸化窒化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ジルコニウム、酸化ランタン、酸化バリウム等を用いることができる。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質を指し、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を指す。
後に形成する酸化物半導体層２０７と接する層である絶縁膜２２９は、水分や、水素などの不純物を極力含まないことが望ましい。絶縁膜２２９に水素が含まれると、その水素が酸化物半導体層へ侵入し、又は水素が酸化物半導体層中の酸素を引き抜き、酸化物半導体層のバックチャネル部が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁膜２２９はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高く、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層２０７への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層２０７からの放出を防止する保護膜として機能するため好ましく適用することができる。
絶縁膜２２９は、酸化物半導体層２０７と接する部分において酸素を含むことが好ましい。特に、絶縁膜２２９は、膜中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましく、例えば、絶縁膜２２９として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とするのが好ましい。この酸化シリコン膜を絶縁膜２２９として用いることで、酸化物半導体層２０７に酸素を供給することができ、特性を良好にすることができる。
また、絶縁膜２２９を積層構造とする場合、酸化物半導体層２０７と接する酸化物絶縁膜と、酸化物絶縁膜と接するバリア性の高い絶縁膜と、の積層構造が好ましい。例えば、バリア性の高い絶縁膜として、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。バリア性の高い絶縁膜を用いることで、酸化物半導体層２０７内等に、水分又は水素などの不純物が入り込むのを防ぐことができる。
導電層２０５ａ〜導電層２０５ｃの材料としては、例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、上述した元素を成分とする合金、又は上述した元素を組み合わせた合金等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
また、導電層２０５ａ〜導電層２０５ｃは、単層構造でも、２層以上の積層構造でも良い。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成膜する３層構造などが挙げられる。
また、導電層２０５ａ〜導電層２０５ｃは、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、インジウムスズ酸化物、インジウム亜鉛酸化物又は該金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
導電膜形成後に加熱処理を行う場合には、該加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
次に、絶縁膜２２９上に、酸化物半導体層２０７を形成する。酸化物半導体については、先の実施の形態における説明も合わせて参酌できる。
酸化物半導体層２０７は、単層構造としても良いし、積層構造としても良い。また、非晶質構造としても良いし、結晶性酸化物半導体としても良い。酸化物半導体層２０７を非晶質構造とする場合には、後の作製工程において、酸化物半導体層に熱処理を行うことによって、結晶性酸化物半導体層としても良い。非晶質酸化物半導体層を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
酸化物半導体層２０７の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層２０７は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜しても良い。
酸化物半導体層２０７を形成する際、できる限り酸化物半導体層２０７に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであっても良い。クライオポンプは、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜した酸化物半導体層２０７に含まれる不純物の濃度を低減できる。
また、酸化物半導体層２０７をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
また、基板２２１を高温に保持した状態で酸化物半導体層２０７を形成することも、酸化物半導体層２０７中に含まれうる不純物濃度を低減するのに有効である。基板２２１を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすれば良い。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体層を形成することができる。
なお、酸化物半導体層２０７は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
また酸化物半導体層２０７を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
酸化物半導体層２０７としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得る方法としては、三つ挙げられる。一つ目は、成膜温度を２００℃以上４５０℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。二つ目は、酸化物半導体層を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。三つ目は、一層目の膜厚を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
成膜後の酸化物半導体膜をフォトリソグラフィ工程により加工して、島状の酸化物半導体層２０７が形成される。島状の酸化物半導体層２０７へ加工するためのレジストマスクをインクジェットで形成しても良い。レジストマスクをインクジェットで形成するとフォトマスクを使用しないため、製造コストを低減することができる。
また、酸化物半導体層２０７に、当該酸化物半導体層２０７に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うのが好ましい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。
この熱処理によって、ｎ型不純物である水素を酸化物半導体から除去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体層２０７に含まれる水素濃度を、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下とすることができる。
なお、脱水化又は脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジスタの作製工程においてどのタイミングで行っても良い。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の加熱処理と兼ねても良い。
なお、脱水化又は脱水素化のための熱処理を酸化物半導体層２０７の島状への加工前に行うと、絶縁膜２２９に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、熱処理で酸化物半導体層２０７を加熱した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入しても良い。酸素ガスもしくは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガスもしくは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層２０７を高純度化及びｉ型（真性）化することができる。
また、脱水化又は脱水素化処理を行った酸化物半導体層２０７に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給しても良い。この工程によって、酸化物半導体層２０７を高純度化、及びｉ型（真性）化することができる。
高純度化し、ｉ型（真性）化した酸化物半導体層２０７を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
酸素は、酸化物半導体層２０７に直接導入しても良いし、後に形成されるゲート絶縁膜２３１などの他の膜を通過して酸化物半導体層２０７へ導入しても良い。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いれば良いが、露出された酸化物半導体層２０７へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
酸化物半導体層２０７への酸素の導入は、脱水化又は脱水素化処理を行った後であればよく、特に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体層２０７への酸素の導入は複数回行っても良い。
次に、絶縁膜２２９を部分的にエッチングすることで、導電層２０５ｃに達するコンタクトホールを形成する。そして、酸化物半導体層２０７を覆うように、スパッタ法や真空蒸着法で導電膜を形成し、エッチング等により該導電膜をパターニングすることで、ソース電極、ドレイン電極、又は配線として機能する導電層２０９ａ〜導電層２０９ｄを形成する。
なお、導電層２０９ａ〜導電層２０９ｃは、酸化物半導体層２０７に接している。また、導電層２０９ｂは、導電層２０５ｃと電気的に接続している。
導電層２０９ａ〜導電層２０９ｄは、導電層２０５ａ〜導電層２０５ｃと同様の材料、方法を用いて形成することができる。
なお、導電膜のエッチングの際に、酸化物半導体層２０７がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、島状の酸化物半導体層２０７の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行っても良い。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
その後、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うことが好ましい。このプラズマ処理によって露出している酸化物半導体層２０７の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行っても良い。
次に、導電層２０９ａ〜導電層２０９ｄを覆うように、ゲート絶縁膜２３１を形成する。
ゲート絶縁膜２３１の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。また、ゲート絶縁膜２３１は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜しても良い。
ゲート絶縁膜２３１の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、窒化酸化シリコン等を用いることができる。ゲート絶縁膜２３１は、酸化物半導体層２０７と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜２３１は、膜中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜２３１として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とするのが好ましい。本実施の形態では、ゲート絶縁膜２３１として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜２３１として用いることで、酸化物半導体層２０７に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁膜２３１は、作製するトランジスタのサイズやゲート絶縁膜２３１の段差被覆性を考慮して形成することが好ましい。
また、ゲート絶縁膜２３１の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁膜２３１は、単層構造としても良いし、積層構造としても良い。
なお、ゲート絶縁膜２３１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、水分又は水素を低減させるために酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜２３１が設けられた後に、加熱処理が施されることによって、酸化物半導体層に対して行った先の加熱処理により、酸化物半導体層２０７に酸素欠損が発生していたとしても、ゲート絶縁膜２３１から酸化物半導体層２０７に酸素が供与される。そして、酸化物半導体層２０７に酸素が供与されることで、酸化物半導体層２０７において、ドナーとなる酸素欠損を低減することが可能である。その結果、酸化物半導体層２０７をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜２３１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層２０７をｉ型に近づけることができる。
また、酸素雰囲気下で酸化物半導体層２０７に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層２０７中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層２０７に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層２０７に添加すれば良い。
次に、ゲート絶縁膜２３１を部分的にエッチングすることで、導電層２０９ｄに達するコンタクトホールを形成する。そして、導電層２０９ａ〜導電層２０９ｄを覆うように、スパッタ法や真空蒸着法で導電膜を形成し、エッチング等により該導電膜をパターニングすることで、ゲート電極又は配線として機能する導電層２１１ａ〜導電層２１１ｃを形成する。
導電層２１１ａ〜導電層２１１ｃは、単層構造としても良いし、積層構造としても良い。導電層２１１ａ〜導電層２１１ｃは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属材料、又は上述した元素を成分とする金属窒化物（窒化チタン、窒化モリブデン、窒化タングステン）等を用いて形成することができる。
また、導電層２１１ａ〜導電層２１１ｃは、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、導電層２１１ａ〜導電層２１１ｃの一層として、酸化物半導体の仕事関数よりも大きな仕事関数を有する材料、好ましくは１ｅＶ（電子ボルト）以上大きな仕事関数を有する材料を用いることが好ましい。当該材料としては、例えば窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（窒化インジウム膜、窒化亜鉛膜、窒化タンタル膜、窒化タングステン膜など）を用いることができる。導電層が積層構造である場合は、特にゲート絶縁膜２３１と接する層に用いることが好ましい。これらの膜は５ｅＶ以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの閾値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
なお、さらに導電層２１１ａ〜導電層２１１ｃを覆う絶縁膜を設けても良い。
以上の工程により、第２のトランジスタ１０３、及び第３のトランジスタ１０５、並びに容量素子１０７が形成される。
なお、図１（Ａ）に示す第１のトランジスタ１０１の構成は先に挙げた構成に限定されない。第１のトランジスタ１０１として適用することができる別の構成について、図４を用いて説明する。
まず、ｐ型の半導体基板２５１に素子分離領域２５３を形成する（図４（Ａ））。
ｐ型の半導体基板２５１としては、ｐ型の導電型を有する単結晶シリコン基板（シリコンウェハ）、化合物半導体基板（ＳｉＣ基板、ＧａＮ基板等）を用いることができる。
素子分離領域２５３は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法又はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成する。
また、同一基板上にｐチャネル型のトランジスタを形成する場合、ｐ型の半導体基板２５１の一部にｎウェル領域を形成しても良い。ｎウェル領域は、リン、ヒ素等のｎ型を付与する不純物元素を添加して形成される。
なお、ここでは、ｐ型の半導体基板を用いているが、ｎ型の半導体基板を用いて、ｐ型のトランジスタを形成しても良い。その場合、ｎ型の半導体基板にｐ型を付与するホウ素等の不純物元素が添加されたｐウェル領域を形成して、同一基板上にｎチャネル型のトランジスタを形成しても良い。
次に、半導体基板２５１上にゲート絶縁膜２５７及びゲート電極２５９を形成する（図４（Ａ））。
ゲート絶縁膜２５７として、熱処理を行い半導体基板２５１の表面を酸化させて酸化シリコン膜を形成することができる。もしくは、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行い酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有するシリコン膜（酸化窒化シリコン膜）との積層構造を形成する。又は、厚さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタン等の金属酸化物、又は酸化ランタンなどの希土類酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成しても良い。
ゲート電極２５９は、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極２５９を形成しても良い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
ゲート電極２５９は、導電膜をスパッタリング法、ＣＶＤ法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
なお、高集積化を実現するためには、ゲート電極２５９の側面にサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタの特性を重視する場合には、ゲート電極２５９の側面にサイドウォール絶縁層を設けることもできる。
次に、図４（Ｂ）に示すように、半導体基板２５１にｎ型を付与する不純物元素を添加して、ｎ型の導電性を有する領域２６１ａ、ｎ型の導電性を有する領域２６１ｂを形成する。また、同一基板上にｎウェル領域を形成している場合、当該領域にｐ型を付与する不純物元素を添加してｐ型の導電性を有する領域を形成する。ｎ型の導電性を有する領域２６１ａ、ｎ型の導電性を有する領域２６１ｂ及びｐ型の導電性を有する領域におけるｎ型を付与する不純物元素及びｐ型を付与する不純物元素の濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下とすることが好ましい。ｎ型を付与する不純物元素及びｐ型を付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板２５１及びｎウェル領域に添加する。
また、ゲート電極２５９の側面にサイドウォール絶縁層を設ける場合、当該サイドウォール絶縁層と重畳する領域に、ｎ型の導電性を有する領域２６１ａ、ｎ型の導電性を有する領域２６１ｂ及びｐ型の導電性を有する領域とは異なる不純物濃度の領域を形成することができる。
次に、図４（Ｃ）に示すように、半導体基板２５１、素子分離領域２５３、ゲート絶縁膜２５７及びゲート電極２５９上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２６５を形成する。
絶縁膜２６５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層又は単層で設ける。なお、絶縁膜２６５をＣＶＤ法により形成することで、絶縁膜２６５の水素含有量が高まる。このような絶縁膜２６５を用いて加熱処理を行うことにより、半導体基板を水素化し、水素によりダングリングボンドを終端させ、当該半導体基板中の欠陥を低減することができる。
絶縁膜２６５を形成した後、ｎ型の導電性を有する領域２６１ａ、ｎ型の導電性を有する領域２６１ｂ及びｐ型の導電性を有する領域に添加された不純物元素を活性化するための熱処理を行う。
以上の工程により、図４（Ｃ）に示すように、ｎチャネル型の第１のトランジスタ１０１を作製することができる。ここで、第１のトランジスタ１０１は、単結晶シリコン等を用いて形成されるので、十分な高速動作が可能となる。
絶縁膜２６５を形成した後の工程は、図３（Ａ）〜（Ｃ）の絶縁膜２２７を形成した後の工程を適宜参照することができる。
また、本発明の一態様に適用する、酸化物半導体を半導体層に用いたトランジスタの構成は、特に限定されない。図４（Ｄ）（Ｅ）に、本発明の一態様に適用できる、絶縁表面５０１上に設けられたトランジスタの一例を示す。
図４（Ｄ）に示すトランジスタは、第１のゲート電極５０３と、第１のゲート電極５０３上の絶縁膜５０５と、絶縁膜５０５上の導電層５０７ａ及び導電層５０７ｂと、第１のゲート電極５０３と重なる位置において、絶縁膜５０５上に形成された酸化物半導体層５０９と、導電層５０７ａ、導電層５０７ｂ及び酸化物半導体層５０９上の絶縁膜５１１と、酸化物半導体層５０９と重なる位置において、絶縁膜５１１上に形成された第２のゲート電極５１３と、を有する。
図４（Ｄ）に示すトランジスタでは、第１のゲート電極５０３又は第２のゲート電極５１３の一方にはトランジスタのオン又はオフを制御するための信号が与えられる（ゲート電極として機能する）。第１のゲート電極５０３又は第２のゲート電極５１３の他方は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い（バックゲート電極として機能する）。電位が他から与えられている場合、第１のゲート電極５０３及び第２のゲート電極５１３に同じ高さの電位が与えられていても良いし、他方にのみ接地電位などの固定電位が与えられていても良い。バックゲート電極を設けることにより、トランジスタの閾値電圧の制御を行うことができる。
バックゲート電極が不要な場合は、第１のゲート電極５０３又は第２のゲート電極５１３の一方のみを形成すれば良い。
図４（Ｅ）に示すトランジスタは、第１のゲート電極５０３と、第１のゲート電極５０３上の絶縁膜５０５と、第１のゲート電極５０３と重なる位置において、絶縁膜５０５上に形成された酸化物半導体層５１９と、酸化物半導体層５１９上の導電層５１７ａ及び導電層５１７ｂと、酸化物半導体層５１９、導電層５１７ａ及び導電層５１７ｂ上の絶縁膜５２１と、酸化物半導体層５１９と重なる位置において、絶縁膜５２１上に形成された第２のゲート電極５２３と、を有する。
図４（Ｅ）に示すトランジスタでは、図４（Ｄ）に示すトランジスタと同様に、第１のゲート電極５０３又は第２のゲート電極５２３の一方がゲート電極として機能し、他方がバックゲート電極として機能する。バックゲート電極を設けることにより、トランジスタの閾値電圧の制御を行うことができる。バックゲート電極が不要な場合は、第１のゲート電極５０３又は第２のゲート電極５２３の一方のみを形成すれば良い。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様の記憶回路を有する記憶装置の一例について図５及び図６を用いて説明する。
＜レジスタの構成＞
図５（Ａ）に示すレジスタ２０は、本発明の一態様の記憶回路１０と、読み出し回路１５を含む。
図５（Ｂ）にレジスタ２０のより具体的な構成を示す。
図５（Ｂ）に示す本発明の一態様の記憶回路１０は、第１のトランジスタ３０１、第２のトランジスタ３０３、第３のトランジスタ３０５、及び容量素子３０７を備える。
第１のトランジスタ３０１は、第１のゲート電極、第１のソース電極、及び第１のドレイン電極を有する。
第２のトランジスタ３０３は、第２のゲート電極、第２のソース電極、及び第２のドレイン電極を有する。第２のトランジスタ３０３は、チャネル形成領域に酸化物半導体を含む。
第３のトランジスタ３０５は、第３のゲート電極、第３のソース電極、及び第３のドレイン電極を有する。第３のトランジスタ３０５は、チャネル形成領域に酸化物半導体を含む。
第１のゲート電極は、第２のソース電極又は第２のドレイン電極の一方、及び第３のソース電極又は第３のドレイン電極の一方と電気的に接続し、第１のソース電極又は第１のドレイン電極の一方は、電源電位ＶＳＳを供給する配線、容量素子３０７の一方の電極、及び容量素子３１７の一方の電極と電気的に接続し、第１のソース電極又は第１のドレイン電極の他方は、トランジスタ３１１のソース電極又はドレイン電極の一方と電気的に接続し、第２のゲート電極は、切り替え信号線ＳＷＬと電気的に接続し、第２のソース電極又は第２のドレイン電極の他方は、ビット線ＢＬと電気的に接続し、第３のゲート電極は、ワード線ＷＬと電気的に接続し、第３のソース電極又は第３のドレイン電極の他方は、容量素子１０７の他方の電極と電気的に接続している。
トランジスタ３１１のゲート電極は、読み出し線ＲＬ、及びトランジスタ３１３のゲート電極と電気的に接続し、トランジスタ３１１のソース電極又はドレイン電極の他方は、トランジスタ３１３のソース電極又はドレイン電極の一方、容量素子３１７の他方の電極、及びインバータ３１５の入力端子と電気的に接続している。トランジスタ３１３のソース電極又はドレイン電極の他方は、電源電位ＶＤＤを供給する配線と電気的に接続している。
インバータ３１５の出力端子は、データ線ＤＬと電気的に接続している。なお、読み出し回路の構成に限定は無く、例えば、インバータ３１５の代わりに、センスアンプ回路や、プルアップ抵抗を用いることができる。
＜レジスタの動作＞
レジスタの動作について図６を用いて説明する。ここで、ワード線ＷＬ、切り替え信号線ＳＷＬ、ビット線ＢＬ、読み出し線ＲＬ、及びデータ線ＤＬには、ハイレベルの電位（Ｈ）かローレベルの電位（Ｌ）が与えられるものとする。
また、容量素子３０７の一方の電極、及び第３のソース電極又は第３のドレイン電極の他方が構成するノードをノードＣと記す。また、第１のゲート電極、第２のソース電極又は第２のドレイン電極の一方、及び第３のソース電極又は第３のドレイン電極の一方が構成するノードをノードＤと記す。なお、本実施の形態において、特に記載の無い限り、ゲート容量とは、第１のトランジスタ３０１のゲート容量を指す。
［ステップＳ１：データを保持するために用いる容量の決定］
まず、レジスタに接続された制御回路から入力される信号に応じて、レジスタにおいてデータを保持する容量が決まる。容量素子３０７及びゲート容量を用いる場合は、以下に記すステップＳ２−Ａ、ステップＳ３−Ａ、ステップＳ４−Ａを、この順で行う。ゲート容量のみを用いる場合は、以下に記すステップＳ２−Ｂ、ステップＳ３−Ｂ、ステップＳ４−Ｂを、この順で行う。
［ステップＳ２−Ａ：容量素子３０７及びゲート容量を用いたデータの書き込み］
読み出し線ＲＬにローレベルの電位（Ｌ）を与えることで、トランジスタ３１３をオン状態とし、トランジスタ３１１をオフ状態とする。これにより、インバータ３１５の入力端子には、電源電位ＶＤＤが与えられる。ワード線ＷＬにハイレベルの電位（Ｈ）を与え、かつ、切り替え信号線ＳＷＬにハイレベルの電位（Ｈ）を与えることで、第２のトランジスタ３０３及び第３のトランジスタ３０５をオン状態にする。続いて、ビット線ＢＬに所望の電位（ハイレベルの電位（Ｈ）又はローレベルの電位（Ｌ））を与えることにより、容量素子３０７及びゲート容量に電荷が蓄積され、ノードＣ及びノードＤに電位が与えられる（データの書き込み）。
［ステップＳ３−Ａ：容量素子３０７及びゲート容量を用いたデータの保持］
ワード線ＷＬにローレベルの電位（Ｌ）を与え、かつ、切り替え信号線ＳＷＬにローレベルの電位（Ｌ）を与えることで、第２のトランジスタ３０３及び第３のトランジスタ３０５をオフ状態にする。これにより、ノードＣ及びノードＤに与えられた電位が保持される（データの保持）。
［ステップＳ４−Ａ：容量素子３０７及びゲート容量を用いたデータの読み出し］
ワード線ＷＬにハイレベルの電位（Ｈ）を与え、かつ、読み出し線ＲＬにハイレベルの電位（Ｈ）を与えることで、第３のトランジスタ３０５及びトランジスタ３１１をオン状態とし、トランジスタ３１３をオフ状態にする。ここで、ノードＣ及びノードＤに保持されている電位が、第１のトランジスタ３０１をオン状態とさせる電位かオフ状態とさせる電位かによって、データ線ＤＬの電位が決まる。
ビット線ＢＬに与えられた電位がハイレベルの電位（Ｈ）であった場合、第１のトランジスタ３０１がオン状態となるため、インバータ３１５の入力端子には、電源電位ＶＳＳが与えられる。したがって、データ線ＤＬの電位は，電源電位ＶＤＤとなる。
一方、ビット線ＢＬに与えられた電位がローレベルの電位（Ｌ）であった場合、第１のトランジスタ３０１がオフ状態となる。インバータ３１５の入力端子には、容量素子３１７に保持された電荷によって、電源電位ＶＤＤが保持されている。したがって、データ線ＤＬの電位は電源電位ＶＳＳとなる。
［ステップＳ２−Ｂ：ゲート容量を用いたデータの書き込み］
読み出し線ＲＬにローレベルの電位（Ｌ）を与えることで、トランジスタ３１３をオン状態とし、トランジスタ３１１をオフ状態とする。これにより、インバータ３１５の入力端子には、電源電位ＶＤＤが与えられる。ワード線ＷＬにローレベルの電位（Ｌ）を与えることで、第３のトランジスタ３０５をオフ状態にする。また、切り替え信号線ＳＷＬにハイレベルの電位（Ｈ）を与えることで、第２のトランジスタ３０３をオン状態にする。続いて、ビット線ＢＬに所望の電位（ハイレベルの電位（Ｈ）又はローレベルの電位（Ｌ））を与えることにより、ゲート容量に電荷が蓄積され、ノードＤに電位が与えられる（データの書き込み）。
［ステップＳ３−Ｂ：ゲート容量を用いたデータの保持］
切り替え信号線ＳＷＬにローレベルの電位（Ｌ）を与えることで、第２のトランジスタ３０３をオフ状態にする。これにより、ノードＤに与えられた電位が保持される（データの保持）。
［ステップＳ４−Ｂ：ゲート容量を用いたデータの読み出し］
読み出し線ＲＬにハイレベルの電位（Ｈ）を与えることで、トランジスタ３１１をオン状態とし、トランジスタ３１３をオフ状態にする。ここで、ノードＤに保持されている電位が、第１のトランジスタ３０１をオン状態とさせる電位かオフ状態とさせる電位かによって、データ線ＤＬの電位が決まる。
ビット線ＢＬに与えられた電位がハイレベルの電位（Ｈ）であった場合、第１のトランジスタ３０１がオン状態となるため、インバータ３１５の入力端子には、電源電位ＶＳＳが与えられる。したがって、データ線ＤＬの電位は，電源電位ＶＤＤとなる。
一方、ビット線ＢＬに与えられた電位がローレベルの電位（Ｌ）であった場合、第１のトランジスタ３０１がオフ状態となる。インバータ３１５の入力端子には、容量素子３１７に保持された電荷によって、電源電位ＶＤＤが保持されている。したがって、データ線ＤＬの電位は電源電位ＶＳＳとなる。
［ステップＳ５：別のデータの書き込みを行うか］
レジスタに接続された制御回路から入力される信号に応じて、別のデータを書き込む場合は、ステップＳ１に戻り、書き込まない場合は、終了する。
以上のように、本発明の一態様の記憶回路を用いた記憶装置は、長く保持したいデータは、長期間保持でき、短時間で書き込みたいデータは、高速で書き込むことができる。本発明の一態様の記憶回路は、高速動作を行うモードと、データの長期保持を行うモードに適宜切り替えて使用できる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、本発明の一態様の記憶回路４００をマトリクス状に配置した記憶装置の一例について図７を用いて説明する。
＜記憶装置の構成＞
図７（Ａ）に本発明の一態様の記憶回路４００をｍ行ｎ列（ｍ、ｎはそれぞれ独立に２以上の自然数）のマトリクス状に配置した記憶装置を示す。図７（Ａ）に示す記憶装置は、ｍ本のワード線ＷＬと、ｍ本の読み出し選択線ＲＳＬと、ｍ本の切り替え信号線ＳＷＬと、ｎ本のビット線ＢＬ、ｎ本の読み出し線ＲＬと、ｎ本の電源線ＶＬと、を有する。
ａ行目の記憶回路４００は、ワード線ＷＬ＿ａ、読み出し選択線ＲＳＬ＿ａ、及び切り替え信号線ＳＷＬ＿ａと電気的に接続している（ａは１以上ｍ以下の自然数）。ｂ列目の記憶回路４００は、ビット線ＢＬ＿ｂ、読み出し線ＲＬ＿ｂ、及び電源線ＶＬ＿ｂと電気的に接続している（ｂは１以上ｎ以下の自然数）。
記憶回路４００は、第１のトランジスタ４０１、第２のトランジスタ４０３、第３のトランジスタ４０５、容量素子４０７、及び容量素子４０９を備える。
第１のトランジスタ４０１は、第１のゲート電極、第１のソース電極、及び第１のドレイン電極を有する。
第２のトランジスタ４０３は、第２のゲート電極、第２のソース電極、及び第２のドレイン電極を有する。第２のトランジスタ４０３は、チャネル形成領域に酸化物半導体を含む。
第３のトランジスタ４０５は、第３のゲート電極、第３のソース電極、及び第３のドレイン電極を有する。第３のトランジスタ４０５は、チャネル形成領域に酸化物半導体を含む。
具体的に、ａ行ｂ列目の記憶回路４００では、第１のゲート電極は、第２のソース電極又は第２のドレイン電極の一方、及び第３のソース電極又は第３のドレイン電極の一方、容量素子４０９の一方の電極と電気的に接続し、第１のソース電極又は第１のドレイン電極の一方は、電源線ＶＬ＿ｂと電気的に接続し、第１のソース電極又は第１のドレイン電極の他方は、読み出し線ＲＬ＿ｂと電気的に接続し、第２のゲート電極は、切り替え信号線ＳＷＬ＿ａと電気的に接続し、第２のソース電極又は第２のドレイン電極の他方は、ビット線ＢＬ＿ｂと電気的に接続し、第３のゲート電極は、ワード線ＷＬ＿ａと電気的に接続し、第３のソース電極又は第３のドレイン電極の他方は、容量素子４０７の一方の電極と電気的に接続している。また、読み出し選択線ＲＳＬ＿ａは、容量素子４０７の他方の電極、及び容量素子４０９の他方の電極と電気的に接続している。
図７（Ａ）に示す記憶装置では、ａ行の記憶回路４００が、ワード線ＷＬ＿ａ、読み出し選択線ＲＳＬ＿ａ、及び切り替え信号線ＳＷＬ＿ａを共有し、ｂ列の記憶回路４００が、ビット線ＢＬ＿ｂ、読み出し線ＲＬ＿ｂ、及び電源線ＶＬ＿ｂを共有している。本発明はこの構成に限定されず、ワード線、読み出し選択線、及び切り替え信号線はａ行にそれぞれ複数本設けても良く、ビット線、読み出し線、及び電源線はｂ列にそれぞれ複数本設けても良い。
また、図７（Ｂ）に示すように、ｃ列と（ｃ＋１）列（ｃは、１以上（ｂ−１）以下の自然数、かつ奇数）の記憶回路が、電源線を共有する構成を適用しても良い。また、図７（Ｂ）に示すように、第１のソース電極又は第１のドレイン電極の他方と、第２のソース電極又は第２のドレイン電極の他方と、読み出し線が電気的に接続している構成（ビット線を設けない構成）を適用しても良い。
＜記憶装置の動作＞
図７（Ａ）に示す記憶装置における動作について説明する。まず、１行１列目の記憶回路４００の容量素子４０７及びゲート容量を用いたデータの書き込み、保持、及び読み出しについて説明する。ここでは、容量素子４０７の一方の電極、及び第３のソース電極又は第３のドレイン電極の他方が構成するノードをノードＥと記す。また、第１のゲート電極、容量素子４０９の一方の電極、第２のソース電極又は第２のドレイン電極の一方、及び第３のソース電極又は第３のドレイン電極の一方が構成するノードをノードＦと記す。なお、本実施の形態において、特に記載の無い限り、ゲート容量とは、第１のトランジスタ４０１のゲート容量を指す。
［１−１：容量素子４０７及びゲート容量を用いたデータの書き込み］
ワード線ＷＬ＿１の電位を、第３のトランジスタ４０５がオン状態となる電位にし、かつ、切り替え信号線ＳＷＬ＿１の電位を、第２のトランジスタ４０３がオン状態となる電位にすることで、第２のトランジスタ４０３及び第３のトランジスタ４０５をオン状態にする。続いて、ビット線ＢＬ＿１に所望の電位を与えることにより、容量素子４０７及びゲート容量に電荷が蓄積され、ノードＥ及びノードＦに電位が与えられる（データの書き込み）。
［１−２：容量素子４０７及びゲート容量を用いたデータの保持］
ワード線ＷＬ＿１の電位を、第３のトランジスタ４０５がオフ状態となる電位にし、かつ、切り替え信号線ＳＷＬ＿１の電位を、第２のトランジスタ４０３がオフ状態となる電位にすることで、第２のトランジスタ４０３及び第３のトランジスタ４０５をオフ状態とする。これにより、ノードＥ及びノードＦに与えられた電位が保持される（データの保持）。
［１−３：容量素子４０７及びゲート容量を用いたデータの読み出し］
ここで、読み出し線ＲＬ＿１と電気的に接続する他の記憶回路における第１のトランジスタ４０１は確実にオフ状態とする必要がある。そのため、読み出し選択線ＲＳＬ＿２〜読み出し選択線ＲＳＬ＿ｎに所望の電位を与えることにより、容量素子４０９を介して、ノードＦの電位が第１のトランジスタ４０１をオフ状態とする電位に変化させる。このようにして、１行１列目の記憶回路からのデータの読み出しを確実に行うことができる。
読み出しを行う際、電源線ＶＬ＿１には、所定の電位（定電位）が与えられる。ワード線ＷＬ＿１の電位を、第３のトランジスタ４０５がオン状態となる電位にすることで、第３のトランジスタ４０５をオン状態にする。ここで、ノードＥ及びノードＦに、第１のトランジスタ４０１をオン状態とさせる電位が保持されているときは、読み出し線ＲＬ＿１の電位が変化する。一方、ノードＥ及びノードＦに、第１のトランジスタ４０１をオフ状態とさせる電位が保持されているときには、読み出し線ＲＬ＿１の電位は変化しない。したがって、読み出し線ＲＬ＿１の電位の変化を検知することで、１行１列目の記憶回路に書き込まれたデータを読み出すことができる。
次に、１行１列目の記憶回路４００の第１のトランジスタ４０１のゲート容量を用いたデータの書き込み、保持、及び読み出しについて説明する。
［２−１：ゲート容量を用いたデータの書き込み］
ワード線ＷＬ＿１の電位を、第３のトランジスタ４０５がオフ状態となる電位にすることで、第３のトランジスタ４０５をオフ状態とする。また、切り替え信号線ＳＷＬ＿１の電位を、第２のトランジスタ４０３がオン状態となる電位にすることで、第２のトランジスタ４０３をオン状態とする。続いて、ビット線ＢＬ＿１に所望の電位を与えることにより、ゲート容量に電荷が蓄積され、ノードＦに電位が与えられる（データの書き込み）。
［２−２：ゲート容量を用いたデータの保持］
切り替え信号線ＳＷＬ＿１の電位を、第２のトランジスタ４０３がオフ状態となる電位にすることで、第２のトランジスタ４０３をオフ状態とする。これにより、ノードＦに与えられた電位が保持される（データの保持）。
［２−３：ゲート容量を用いたデータの読み出し］
ここで、読み出し線ＲＬ＿１と電気的に接続する他の記憶回路における第１のトランジスタ４０１は確実にオフ状態とする必要がある。そのため、読み出し選択線ＲＳＬ＿２〜読み出し選択線ＲＳＬ＿ｎに所望の電位を与えることにより、容量素子４０９を介して、ノードＦの電位が第１のトランジスタ４０１をオフ状態とする電位に変化させる。このようにして、１行１列目の記憶回路からのデータの読み出しを確実に行うことができる。
読み出しを行う際、電源線ＶＬ＿１には、所定の電位（定電位）が与えられる。ワード線ＷＬ＿１の電位を、第３のトランジスタ４０５がオン状態となる電位にすることで、第３のトランジスタ４０５をオン状態にする。ここで、ノードＦに、第１のトランジスタ４０１をオン状態とさせる電位が保持されているときは、読み出し線ＲＬ＿１の電位が変化する。一方、ノードＦに、第１のトランジスタ４０１をオフ状態とさせる電位が保持されているときには、読み出し線ＲＬ＿１の電位は変化しない。したがって、読み出し線ＲＬ＿１の電位の変化を検知することで、１行１列目の記憶回路に書き込まれたデータを読み出すことができる。
以上のように、本発明の一態様の記憶回路を用いた記憶装置は、長く保持したいデータは、長期間保持でき、短時間で書き込みたいデータは、高速で書き込むことができる。本発明の一態様の記憶回路は、高速動作を行うモードと、データの長期保持を行うモードに適宜切り替えて使用できる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本明細書に開示する記憶回路、レジスタ、及び記憶装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船等が挙げられる。これらの電子機器の具体例を図８に示す。
図８（Ａ）は、携帯音楽プレーヤであり、本体３０２１には、表示部３０２３、耳に装着するための固定部３０２２、スピーカ、操作ボタン３０２４、及び外部メモリスロット３０２５等が設けられている。本発明の一態様の記憶回路、レジスタ、又は記憶装置を本体３０２１に内蔵されているＣＰＵ等に適用することができる。
さらに、図８（Ａ）に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。
図８（Ｂ）はコンピュータであり、本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。本発明の一態様の記憶回路、レジスタ、又は記憶装置を本体９２０１に内蔵されているＣＰＵ等に適用することができる。
図８（Ｃ）（Ｄ）に示す電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。
駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
図８（Ｅ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。本発明の一態様の記憶回路、レジスタ、又は記憶装置を筐体８００１に組み込まれた表示部８００２を動作するための駆動回路に用いることが可能である。
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）等の半導体表示装置を用いることができる。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリを備えていてもよい。ＣＰＵ８００４やメモリに、本発明の一態様の記憶回路、レジスタ、又は記憶装置を適用することもできる。
図８（Ｅ）において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、上記実施の形態で例示した記憶回路を用いた電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図８（Ｅ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。
図８（Ｅ）において、電気冷凍冷蔵庫８３００は、上記実施の形態で例示した記憶回路を備える電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図８（Ｅ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
１０ 記憶回路
１５ 読み出し回路
２０ レジスタ
１０１ 第１のトランジスタ
１０３ 第２のトランジスタ
１０５ 第３のトランジスタ
１０７ 容量素子
１０９ 容量素子
２０１ 半導体層
２０３ ゲート電極
２０５ａ 導電層
２０５ｂ 導電層
２０５ｃ 導電層
２０７ 酸化物半導体層
２０９ａ 導電層
２０９ｂ 導電層
２０９ｃ 導電層
２０９ｄ 導電層
２１１ａ〜ｃ 導電層
２２１ 基板
２２３ 絶縁膜
２２５ ゲート絶縁膜
２２７ 絶縁膜
２２９ 絶縁膜
２３１ ゲート絶縁膜
２５１ 半導体基板
２５３ 素子分離領域
２５７ ゲート絶縁膜
２５９ ゲート電極
２６１ａ ｎ型の導電性を有する領域
２６１ｂ ｎ型の導電性を有する領域
２６５ 絶縁膜
３０１ 第１のトランジスタ
３０３ 第２のトランジスタ
３０５ 第３のトランジスタ
３０７ 容量素子
３１１ トランジスタ
３１３ トランジスタ
３１５ インバータ
３１７ 容量素子
４００ 記憶回路
４０１ 第１のトランジスタ
４０３ 第２のトランジスタ
４０５ 第３のトランジスタ
４０７ 容量素子
４０９ 容量素子
５０１ 絶縁表面
５０３ 第１のゲート電極
５０５ 絶縁膜
５０７ａ 導電層
５０７ｂ 導電層
５０９ 酸化物半導体層
５１１ 絶縁膜
５１３ 第２のゲート電極
５１７ａ 導電層
５１７ｂ 導電層
５１９ 酸化物半導体層
５２１ 絶縁膜
５２３ 第２のゲート電極
３０２１ 本体
３０２２ 固定部
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部メモリスロット
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８００４ ＣＰＵ
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (5)

  1. トランジスタと、容量部と、を有する記憶回路であって、
    第１のデータを前記容量部及び前記トランジスタのゲート容量に保持する機能を有し、
    第２のデータを前記容量部と前記トランジスタのゲート容量とのうち前記トランジスタのゲート容量にのみ保持する機能を有し、
    前記トランジスタを用いて前記第１のデータまたは前記第２のデータを読み出す機能を有する記憶回路。
  2. トランジスタと、容量部と、第１のスイッチと、を有する記憶回路であって、
    前記容量部は、前記第１のスイッチを介して前記トランジスタのゲート電極と電気的に接続され、
    前記第１のスイッチがオン状態のときに、第１のデータを前記容量部及び前記トランジスタのゲート容量に保持する機能を有し、
    前記第１のスイッチがオフ状態のときに、第２のデータを前記トランジスタのゲート容量に保持する機能を有し、
    前記トランジスタを用いて前記第１のデータまたは前記第２のデータを読み出す機能を有する記憶回路。
  3. トランジスタと、容量部と、第１のスイッチと、第２のスイッチと、を有する記憶回路であって、
    前記容量部は、前記第１のスイッチを介して前記トランジスタのゲート電極と電気的に接続され、
    前記第１のスイッチがオン状態のときに、第１のデータを前記容量部及び前記トランジスタのゲート容量に保持する機能を有し、
    前記第１のスイッチがオフ状態のときに、第２のデータを前記トランジスタのゲート容量に保持する機能を有し、
    前記第１のデータは、前記第２のスイッチを介して前記容量部及び前記トランジスタのゲート容量に書き込まれ、
    前記第２のデータは、前記第２のスイッチを介して前記トランジスタのゲート容量に書き込まれ、
    前記トランジスタを用いて前記第１のデータまたは前記第２のデータを読み出す機能を有する記憶回路。
  4. 請求項３において、
    前記第２のスイッチが有するトランジスタは、チャネル形成領域に酸化物半導体を含む記憶回路。
  5. 請求項３または請求項４において、
    前記第１のスイッチが有するトランジスタは、チャネル形成領域に酸化物半導体を含む記憶回路。
JP2013080140A 2012-04-12 2013-04-08 記憶回路 Active JP6081850B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013080140A JP6081850B2 (ja) 2012-04-12 2013-04-08 記憶回路

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012090887 2012-04-12
JP2012090887 2012-04-12
JP2013080140A JP6081850B2 (ja) 2012-04-12 2013-04-08 記憶回路

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017007216A Division JP6306756B2 (ja) 2012-04-12 2017-01-19 半導体装置

Publications (3)

Publication Number Publication Date
JP2013235644A JP2013235644A (ja) 2013-11-21
JP2013235644A5 JP2013235644A5 (ja) 2016-05-26
JP6081850B2 true JP6081850B2 (ja) 2017-02-15

Family

ID=49324941

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2013080140A Active JP6081850B2 (ja) 2012-04-12 2013-04-08 記憶回路
JP2017007216A Expired - Fee Related JP6306756B2 (ja) 2012-04-12 2017-01-19 半導体装置
JP2018041747A Withdrawn JP2018121065A (ja) 2012-04-12 2018-03-08 半導体装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2017007216A Expired - Fee Related JP6306756B2 (ja) 2012-04-12 2017-01-19 半導体装置
JP2018041747A Withdrawn JP2018121065A (ja) 2012-04-12 2018-03-08 半導体装置

Country Status (3)

Country Link
US (1) US9208849B2 (ja)
JP (3) JP6081850B2 (ja)
KR (1) KR101985181B1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011096262A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102026718B1 (ko) 2011-01-14 2019-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억장치, 반도체 장치, 검출 방법
TWI641112B (zh) 2013-06-13 2018-11-11 半導體能源研究所股份有限公司 半導體裝置
US9378844B2 (en) 2013-07-31 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor whose gate is electrically connected to capacitor
US9401432B2 (en) * 2014-01-16 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2015172991A (ja) 2014-02-21 2015-10-01 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
US10007161B2 (en) 2015-10-26 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Display device
US20170221899A1 (en) * 2016-01-29 2017-08-03 Semiconductor Energy Laboratory Co., Ltd. Microcontroller System
TWI739796B (zh) 2016-02-12 2021-09-21 日商半導體能源硏究所股份有限公司 半導體裝置及電子裝置及半導體晶圓
US10014325B2 (en) * 2016-03-10 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR20180055701A (ko) 2016-11-17 2018-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102617170B1 (ko) * 2017-12-27 2023-12-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치
US10902914B2 (en) 2018-06-11 2021-01-26 Cyberswarm, Inc. Programmable resistive memory element and a method of making the same
US11996132B2 (en) 2018-12-21 2024-05-28 Semiconductor Energy Laboratory Co., Ltd. Three transistor semiconductor device with metal oxide channel region, operation method thereof, and electronic device

Family Cites Families (146)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0358377A (ja) * 1989-07-24 1991-03-13 Mitsubishi Electric Corp ダイナミックｒａｍ用メモリセル回路
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP4299913B2 (ja) * 1998-04-13 2009-07-22 株式会社東芝 半導体記憶装置
US6198652B1 (en) * 1998-04-13 2001-03-06 Kabushiki Kaisha Toshiba Non-volatile semiconductor integrated memory device
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000187989A (ja) * 1998-12-24 2000-07-04 Matsushita Electric Ind Co Ltd データ記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3735855B2 (ja) 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
JP4707244B2 (ja) * 2000-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4306142B2 (ja) 2001-04-24 2009-07-29 株式会社日立製作所 画像表示装置及びその製造方法
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7088606B2 (en) * 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4927321B2 (ja) 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2006012973A (ja) * 2004-06-23 2006-01-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP2007115335A (ja) * 2005-10-20 2007-05-10 Sony Corp 半導体メモリ装置
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101402189B1 (ko) 2007-06-22 2014-06-02 삼성전자주식회사 Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
TWI353063B (en) 2007-07-27 2011-11-21 Au Optronics Corp Photo detector and method for fabricating the same
WO2009063542A1 (ja) * 2007-11-12 2009-05-22 Fujitsu Microelectronics Limited 半導体装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
KR101412761B1 (ko) 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
WO2011048929A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2494594B1 (en) 2009-10-29 2020-02-19 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101293262B1 (ko) 2009-10-30 2013-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101788521B1 (ko) 2009-10-30 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101605984B1 (ko) 2009-11-06 2016-03-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011055626A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104600074A (zh) 2009-11-06 2015-05-06 株式会社半导体能源研究所 半导体装置
WO2011055660A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102612714B (zh) 2009-11-13 2016-06-29 株式会社半导体能源研究所 半导体器件及其驱动方法
KR101752212B1 (ko) 2009-11-20 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102682982B1 (ko) 2009-11-20 2024-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102668063B (zh) 2009-11-20 2015-02-18 株式会社半导体能源研究所 半导体装置
WO2011065183A1 (en) 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
KR101911382B1 (ko) 2009-11-27 2018-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011074392A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011077946A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101781336B1 (ko) 2009-12-25 2017-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011089847A1 (en) * 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving the same
KR101859361B1 (ko) * 2010-07-16 2018-05-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9343480B2 (en) * 2010-08-16 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
US20130272055A1 (en) 2013-10-17
JP2013235644A (ja) 2013-11-21
JP2017076454A (ja) 2017-04-20
US9208849B2 (en) 2015-12-08
JP6306756B2 (ja) 2018-04-04
KR20130116020A (ko) 2013-10-22
KR101985181B1 (ko) 2019-06-04
JP2018121065A (ja) 2018-08-02

Similar Documents

Publication Publication Date Title
JP6306756B2 (ja) 半導体装置
KR102392732B1 (ko) 반도체 장치
KR102398860B1 (ko) 반도체 장치
JP6574861B2 (ja) 半導体装置
JP6419911B2 (ja) 半導体装置
KR102376226B1 (ko) 반도체 장치
JP6254347B2 (ja) 半導体装置
TWI641112B (zh) 半導體裝置
TW202310417A (zh) 半導體裝置
JP6186166B2 (ja) 半導体装置
JP6293229B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160330

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160330

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170119

R150 Certificate of patent or registration of utility model

Ref document number: 6081850

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250