JP2006012973A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 動作速度が大きい第1のDRAM部102を構成するメモリセルの容量を、動作速度が小さい第2のDRAM部103を構成するメモリセルの容量よりも大きくする。
【選択図】 図1
Description
式(1)に示すように、DRAM部のセルキャパシタに蓄積されている電荷は時間と共に減少する。このため、十分な信号保持特性の実現を優先する場合には、言い換えると、電荷Q’が基準電荷Qs以下になるまでの電荷保持時間tを長くすることを目的とする場合には、セルキャパシタに最初に蓄積される電荷Qhを大きくする必要がある。すなわち、セルキャパシタ容量を例えば30fF程度の大きな容量にする必要がある。
以下、本発明の第1の実施形態に係る半導体装置について、図面を参照しながら説明する。
一方、第2のキャパシタ105Bに蓄積される電荷Qbは次式(3)により7.5fCになる。
以上のように、本実施形態においては、第1のキャパシタ105Aに蓄積される電荷Qaと、第2のキャパシタ105Bに蓄積される電荷Qbとが互いにほぼ同じ電荷量となるように設定することが可能になる。このため、本実施形態によると、動作速度の大きい第1のDRAM部102でも、また、動作速度の小さい第2のDRAM部103でも、DRAM動作が行なわれる際にキャパシタに十分な電荷を蓄積することができるため、例えばHigh/Lowの判定を誤動作なく実施することが可能になる。言い換えると、第1のDRAM部102及び第2のDRAM部103を同一の電圧で動作させた場合にも、高速動作する第1のDRAM部102においても電荷保持を目的として低速動作する第2のDRAM部103においても同様なDRAM動作をさせることができる。さらに、高速動作が必要な第1のDRAM部102の動作電圧を大きくする必要がないので、消費電力を低減することができる。
以下、本発明の第2の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
以下、本発明の第2の実施形態の変形例に係る半導体装置について図面を参照しながら説明する。
以下、本発明の第3の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
以下、本発明の第4の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
以下、本発明の第4の実施形態の変形例に係る半導体装置について図面を参照しながら説明する。
101 CMOSロジック部
102 第1のDRAM部
103 第2のDRAM部
104A 第1のトランスファートランジスタ
104B 第2のトランスファートランジスタ
105A 第1のセルキャパシタ
105B 第2のセルキャパシタ
106A 第1のワード線
106B 第2のワード線
107A 第1のビット線
107B 第2のビット線
200 半導体基板
201 素子分離
203A 第1のゲート電極
203B 第2のゲート電極
206A 第1の不純物拡散層
206B 第2の不純物拡散層
207 第1の層間絶縁膜
208A 第1のコンタクトプラグ
208B 第2のコンタクトプラグ
208C 仮想プラグ
209A 第1の容量下部電極
209B 第2の容量下部電極
209C 仮想電極部分
210 容量絶縁膜
211 容量上部電極
212 第2の層間絶縁膜
213 配線層
214 プラグ
215 第3の層間絶縁膜
301 第1のコンタクトプラグ
302 第1の容量下部電極となる電極部分
401 第1の不純物拡散層
402 第1のコンタクトプラグ
403 第1の容量下部電極となる電極部分
Claims (9)
- 半導体基板上に設けられ、複数の第1のメモリセルからなる第1のDRAM部と、
前記半導体基板上に設けられ、複数の第2のメモリセルからなる第2のDRAM部とを備え、
前記第1のDRAM部の動作速度は前記第2のDRAM部の動作速度よりも大きく、
前記第1のメモリセルの容量は前記第2のメモリセルの容量よりも大きいことを特徴とする半導体装置。 - 前記第1のDRAM部の動作電圧と前記第2のDRAM部の動作電圧とは同じであることを特徴とする請求項1に記載の半導体装置。
- 前記複数の第1のメモリセルのそれぞれにおける容量素子のサイズは、前記複数の第2のメモリセルのそれぞれにおける容量素子のサイズよりも大きいことを特徴とする請求項1に記載の半導体装置。
- 前記複数の第1のメモリセルのそれぞれにおける容量素子は、前記複数の第2のメモリセルのそれぞれにおける容量素子と同一の構造を複数有していることを特徴とする請求項1に記載の半導体装置。
- 前記複数の第2のメモリセルのそれぞれにおける容量素子の下部電極は個別のプラグを介して、前記半導体基板と電気的に接続されており、
前記複数の第1のメモリセルのそれぞれにおける容量素子の下部電極は、前記第2のメモリセルの前記下部電極と同一の構造を持ち且つ互いに隣接する複数の電極部分から構成されていると共に、前記複数の電極部分のそれぞれは共通のプラグを介して、前記半導体基板と電気的に接続されていることを特徴とする請求項4に記載の半導体装置。 - 前記複数の第2のメモリセルのそれぞれにおける容量素子の下部電極は個別のプラグを介して、前記半導体基板における個別の不純物層と電気的に接続されており、
前記複数の第1のメモリセルのそれぞれにおける容量素子の下部電極は、前記第2のメモリセルの前記下部電極と同一の構造を持ち且つ互いに隣接する複数の電極部分から構成されていると共に、前記複数の電極部分のそれぞれは個別のプラグを介して、前記半導体基板における共通の不純物層と電気的に接続されていることを特徴とする請求項4に記載の半導体装置。 - 半導体基板における第1のメモリ領域の上及び第2のメモリ領域の上に層間絶縁膜を形成する工程と、
前記第1のメモリ領域の前記層間絶縁膜に、前記半導体基板と電気的に接続する第1のプラグを形成すると共に、前記第2のメモリ領域の前記層間絶縁膜に、前記半導体基板と電気的に接続する第2のプラグを形成する工程と、
前記第2のメモリ領域の前記層間絶縁膜の上に、前記第2のプラグと電気的に接続する第2の容量下部電極を形成すると共に、前記第1のメモリ領域の前記層間絶縁膜の上に、前記第1のプラグと電気的に接続し且つ前記第2の容量下部電極よりも大きい第1の容量下部電極を形成する工程と、
前記第1の容量下部電極の上及び前記第2の容量下部電極の上にそれぞれ容量絶縁膜及び容量上部電極を順次形成することにより、前記第1のメモリ領域の前記層間絶縁膜の上に第1の容量素子を形成すると共に前記第2のメモリ領域の前記層間絶縁膜の上に第2の容量素子を形成する工程とを備えていることを特徴とする半導体装置の製造方法。 - 半導体基板における第1のメモリ領域の上及び第2のメモリ領域の上に層間絶縁膜を形成する工程と、
前記第1のメモリ領域の前記層間絶縁膜に、前記半導体基板と電気的に接続する第1のプラグを形成すると共に、前記第2のメモリ領域の前記層間絶縁膜に、前記半導体基板と電気的に接続する第2のプラグを形成する工程と、
前記第2のメモリ領域の前記層間絶縁膜の上に、前記第2のプラグと電気的に接続する第2の容量下部電極を形成すると共に、前記第1のメモリ領域の前記層間絶縁膜の上に、前記第1のプラグと電気的に接続し且つ前記第2の容量下部電極と同一の構造を持つ複数の電極部分よりなる第1の容量下部電極を形成する工程と、
前記第1の容量下部電極の上及び前記第2の容量下部電極の上にそれぞれ容量絶縁膜及び容量上部電極を順次形成することにより、前記第1のメモリ領域の前記層間絶縁膜の上に第1の容量素子を形成すると共に前記第2のメモリ領域の前記層間絶縁膜の上に第2の容量素子を形成する工程とを備え、
前記複数の電極部分のそれぞれは前記第1のプラグと接続することを特徴とする半導体装置の製造方法。 - 半導体基板における第1のメモリ領域に第1の不純物層を形成すると共に前記半導体基板における第2のメモリ領域に第2の不純物層を形成する工程と、
前記第1の不純物層及び前記第2の不純物層が形成された前記半導体基板における前記第1のメモリ領域の上及び前記第2のメモリ領域の上に層間絶縁膜を形成する工程と、
前記第1のメモリ領域の前記層間絶縁膜に、前記第1の不純物層と電気的に接続する複数の第1のプラグを形成すると共に、前記第2のメモリ領域の前記層間絶縁膜に、前記第2の不純物層と電気的に接続する第2のプラグを形成する工程と、
前記第2のメモリ領域の前記層間絶縁膜の上に、前記第2のプラグと電気的に接続する第2の容量下部電極を形成すると共に、前記第1のメモリ領域の前記層間絶縁膜の上に、前記複数の第1のプラグと電気的に接続し且つ前記第2の容量下部電極と同一の構造を持つ複数の電極部分よりなる第1の容量下部電極を形成する工程と、
前記第1の容量下部電極の上及び前記第2の容量下部電極の上にそれぞれ容量絶縁膜及び容量上部電極を順次形成することにより、前記第1のメモリ領域の前記層間絶縁膜の上に第1の容量素子を形成すると共に前記第2のメモリ領域の前記層間絶縁膜の上に第2の容量素子を形成する工程とを備え、
前記複数の電極部分のそれぞれは前記複数の第1のプラグのそれぞれを介して、前記第1の不純物層と電気的に接続されていることを特徴とする半導体装置の製造方法。
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