JP2017076454A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2017076454A JP2017076454A JP2017007216A JP2017007216A JP2017076454A JP 2017076454 A JP2017076454 A JP 2017076454A JP 2017007216 A JP2017007216 A JP 2017007216A JP 2017007216 A JP2017007216 A JP 2017007216A JP 2017076454 A JP2017076454 A JP 2017076454A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- data
- potential
- oxide semiconductor
- oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
Abstract
回路を提供する。
【解決手段】データを長期間保持できる第1の書き込みモードと、データの書き込みを高
速で行える第2の書き込みモードと、を備える記憶回路である。トランジスタの導通状態
を判別することによってデータの読み出しが行われる記憶回路であって、スイッチを介し
て接続された、データに基づく電荷を保持する第1の容量部及び第2の容量部を備え、ス
イッチがオン状態であり、電気的に接続された第1の容量部及び第2の容量部に、データ
に基づく電荷を蓄積する第1の書き込みモードと、スイッチがオフ状態であり、第1の容
量部にデータに基づく電荷を蓄積し、第2の容量部には該データに基づく電荷を蓄積しな
い第2の書き込みモードと、を有する記憶回路である。
【選択図】図1
Description
Static Random Access Memory)、フラッシュメモリなどの
記憶装置に用いる様々な記憶回路が知られている。
る。
を高速で書き込むことが求められる場合とがある。
シュ動作を不要に)できるため、消費電力を低減することができる。また、電力が供給さ
れない状況でも、データを長期間保持できれば、さらなる消費電力の低減を実現できる。
できる記憶回路を提供することを目的の一とする。
タの書き込みを高速で行える第2の書き込みモードと、を備える。本発明の一態様の記憶
回路は、保持する容量部を選択することで、長く保持する必要のあるデータは、長期間保
持でき、短時間で書き込む必要のあるデータは、高速で書き込むことができる。したがっ
て、本発明の一態様の記憶回路は、電力が供給されない状況でもデータを長期間保持する
ことができ、また、高速動作も可能である。
行われる記憶回路であって、スイッチを介して接続された、データに基づく電荷を保持す
る第1の容量部及び第2の容量部を備える記憶回路である。
行われる記憶回路であって、スイッチを介して接続された、データに基づく電荷を保持す
る第1の容量部及び第2の容量部を備え、スイッチがオン状態であり、電気的に接続され
た第1の容量部及び第2の容量部に、データに基づく電荷を蓄積する第1の書き込みモー
ドと、スイッチがオフ状態であり、第1の容量部にデータに基づく電荷を蓄積し、第2の
容量部には該データに基づく電荷を蓄積しない第2の書き込みモードと、を有する記憶回
路である。
間保持することができる。また、第2の書き込みモードを選択することで、短時間でデー
タの書き込みを行うことができる。
素子等を用いることができる。
い。
行われる記憶回路であって、スイッチを介して該トランジスタと接続された、データに基
づく電荷を保持する容量部を備え、スイッチがオン状態であり、電気的に接続されたトラ
ンジスタのゲート容量及び容量部に、データに基づく電荷を蓄積する第1の書き込みモー
ドと、スイッチがオフ状態であり、トランジスタのゲート容量に、データに基づく電荷を
蓄積する第2の書き込みモードと、を有する記憶回路である。
の読み出しが行われる記憶回路であって、第1のトランジスタと、第2のトランジスタと
、第3のトランジスタと、データに基づく電荷を保持する容量素子と、を備え、第2のト
ランジスタ及び第3のトランジスタをオン状態とすることで、第1のトランジスタのゲー
ト容量及び容量素子に、データに基づく電荷を蓄積する第1の書き込みモードと、第2の
トランジスタをオン状態とし、かつ、第3のトランジスタをオフ状態とすることで、第1
のトランジスタのゲート容量にデータに基づく電荷を蓄積する第2の書き込みモードと、
を有する記憶回路である。
むことが好ましい。また、第3のトランジスタは、チャネル形成領域に酸化物半導体を含
むことが好ましい。チャネル形成領域に酸化物半導体を用いたトランジスタのオフ電流(
オフ状態におけるリーク電流)は小さい。第2のトランジスタ及び第3のトランジスタの
オフ電流が小さいほど、第1のトランジスタのゲート容量(及び容量素子)は電荷を長期
間保持することができるため、好ましい。
は単結晶シリコンを含むことが好ましい。チャネル形成領域に多結晶シリコン、又は単結
晶シリコンを用いたトランジスタの移動度は高い。第1のトランジスタの移動度が高いほ
ど、記憶回路はデータの読み出しを短時間で行うことができるため、好ましい。
する第1のトランジスタと、第2のゲート電極、第2のソース電極、及び第2のドレイン
電極を有し、チャネル形成領域に酸化物半導体を含む第2のトランジスタと、第3のゲー
ト電極、第3のソース電極、及び第3のドレイン電極を有し、チャネル形成領域に酸化物
半導体を含む第3のトランジスタと、第1の容量素子と、第1の配線と、第2の配線と、
第3の配線と、第4の配線と、第5の配線と、第6の配線と、を備え、第1のゲート電極
は、第2のソース電極又は第2のドレイン電極の一方、及び第3のソース電極又は第3の
ドレイン電極の一方と電気的に接続し、第1のソース電極は、第1の配線と電気的に接続
し、第1のドレイン電極は、第2の配線と電気的に接続し、第2のゲート電極は、第3の
配線と電気的に接続し、第2のソース電極又は第2のドレイン電極の他方は、第4の配線
と電気的に接続し、第3のゲート電極は、第5の配線と電気的に接続し、第3のソース電
極又は第3のドレイン電極の他方は、第1の容量素子の一方の電極と電気的に接続し、第
1の容量素子の他方の電極は、第6の配線と電気的に接続する記憶回路である。
子の一方の電極は、第1のゲート電極、第2のソース電極又は第2のドレイン電極の一方
、及び第3のソース電極又は第3のドレイン電極の一方と電気的に接続し、第2の容量素
子の他方の電極は、第7の配線と電気的に接続する構成も、本発明の一態様である。
する第1のトランジスタと、第2のゲート電極、第2のソース電極、及び第2のドレイン
電極を有し、チャネル形成領域に酸化物半導体を含む第2のトランジスタと、第3のゲー
ト電極、第3のソース電極、及び第3のドレイン電極を有し、チャネル形成領域に酸化物
半導体を含む第3のトランジスタと、第1の容量素子と、を備え、第1のゲート電極は、
第2のソース電極又は第2のドレイン電極の一方、及び第3のソース電極又は第3のドレ
イン電極の一方と電気的に接続し、第2のゲート電極には、第1の選択信号が入力され、
第2のソース電極又は第2のドレイン電極の他方には、データを含む信号が入力され、第
3のゲート電極には、第2の選択信号が入力され、第3のソース電極又は第3のドレイン
電極の他方は、第1の容量素子の一方の電極と電気的に接続し、第1の容量素子の他方の
電極には、固定電位が与えられ、第1のソース電極又は第1のドレイン電極の一方には、
信号が入力され、第1のソース電極又は第1のドレイン電極の他方の電位を読み取ること
で、データの読み出しが行われる記憶回路である。
第1のゲート電極、第2のソース電極又は第2のドレイン電極の一方、及び第3のソース
電極又は第3のドレイン電極の一方と電気的に接続し、第2の容量素子の他方の電極には
、固定電位が与えられる構成も本発明の一態様である。
出しが行われる記憶回路であって、第2のゲート電極、第2のソース電極、及び第2のド
レイン電極を有し、チャネル形成領域に酸化物半導体を含む第2のトランジスタと、第3
のゲート電極、第3のソース電極、及び第3のドレイン電極を有し、チャネル形成領域に
酸化物半導体を含む第3のトランジスタと、第1の容量素子と、を備え、第1のトランジ
スタのゲート電極は、第2のソース電極又は第2のドレイン電極の一方、及び第3のソー
ス電極又は第3のドレイン電極の一方と電気的に接続し、第3のソース電極又は第3のド
レイン電極の他方は、第1の容量素子の一方の電極と電気的に接続し、第2のゲート電極
には、第1の選択信号が入力され、第2のソース電極又は第2のドレイン電極の他方には
、データを含む信号が入力され、第3のゲート電極には、第2の選択信号が入力され、第
1の容量素子の他方の電極には、固定電位が与えられる記憶回路である。
第1のトランジスタのゲート電極、第2のソース電極又は第2のドレイン電極の一方、及
び第3のソース電極又は第3のドレイン電極の一方と電気的に接続し、第2の容量素子の
他方の電極には、固定電位が与えられる構成も本発明の一態様である。
第1のトランジスタのゲート容量及び第1の容量素子に、データに基づく電荷を蓄積する
第1の書き込みモードと、第2のトランジスタをオン状態とし、かつ、第3のトランジス
タをオフ状態とし、第1のトランジスタのゲート容量に、データに基づく電荷を蓄積する
第2の書き込みモードと、を有する上記の記憶回路である。
1のトランジスタの状態を判別することによってデータの読み出しを行う読み出し回路)
とを含む記憶装置(半導体装置ともいう)や、上記記憶回路又は上記記憶装置を含む電子
機器等も本発明に含まれる。
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」
は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
ンジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機
能を有する素子などが含まれる。
領域との間に形成される容量を指す。また、ゲート電極と、ソース電極又はドレイン電極
との間に形成される容量を含んでいても良い。
持できる記憶回路を提供することができる。
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。
実際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面に開
示された位置、大きさ、範囲などに限定されない。
避けるために付すものであり、数的に限定するものではないことを付記する。
本実施の形態では、本発明の一態様の記憶回路について図1を用いて説明する。
タの書き込みを高速で行える第2の書き込みモードと、を備える。本発明の一態様の記憶
回路は、保持する容量部を選択することで、長く保持する必要のあるデータは、長期間保
持でき、短時間で書き込みを行う必要のあるデータは、高速で書き込むことができる。し
たがって、本発明の一態様の記憶回路は、電力が供給されない状況でもデータを長期間保
持することができ、また、高速動作も可能である。
行われる記憶回路であって、スイッチを介して接続された、データに基づく電荷を保持す
る第1の容量部及び第2の容量部を備える記憶回路である。
の読み出しが行われる記憶回路であって、スイッチを介して接続された、データに基づく
電荷を保持する第1の容量部及び第2の容量部を備え、スイッチがオン状態であり、電気
的に接続された第1の容量部及び第2の容量部に、データに基づく電荷を蓄積する第1の
書き込みモードと、スイッチがオフ状態であり、第1の容量部にデータに基づく電荷を蓄
積し、第2の容量部にはデータに基づく電荷を蓄積しない第2の書き込みモードと、を有
する記憶回路である。
ことができる。また、第2の書き込みモードを選択することで、短時間でデータの書き込
みを行うことができる。
能である。特に、第1の書き込みモードを選択することで、データをより長期間保持する
ことができる。
を選択し、電力供給が停止する前に、第1の書き込みモードを選択すれば良い。これによ
り、記憶回路に電力が供給されている間は、短時間でデータの書き込みを行うことができ
、かつ、記憶回路に供給される電力が停止しても、長期間、データを保持することができ
る。
されている間は、第2の書き込みモードを選択し、電力供給が停止する前に、第1の書き
込みモードを選択しても良い。これにより、CPUやプロセッサ等に電力が供給されてい
る間は、短時間でデータの書き込みを行うことができ、かつ、CPUやプロセッサ等に供
給される電力が停止しても、長期間、データを保持することができる。
例えば、データの種類によって記憶回路の動作を選択すれば良く、レジスタ等、演算処理
に使用するデータの場合は、第2の書き込みモードを選択し、プログラム等、書き換えが
少ないデータの場合は、第1の書き込みモードを選択する。これにより、本発明の一態様
の記憶回路では、書き換えの多いデータについては、書き込みを高速で行うことができ、
かつ、書き換えの少ないデータについては、長期間保持することができる。
選択できる仕様としても良い。
御回路からの信号等により、制御すれば(決定されれば)良い。
素子等を用いることができる。特に、第2の容量部は、第1の容量部に比べて容量が大き
いことが好ましい。
きるものであれば特に限定されない。例えば、トランジスタやダイオード等を用いること
ができる。
図1(A)に示す記憶回路は、第1のトランジスタ101、第2のトランジスタ103、
第3のトランジスタ105、及び容量素子107を備える。
ン電極を有する。
ン電極を有する。第2のトランジスタ103は、チャネル形成領域に酸化物半導体を含む
。
ン電極を有する。第3のトランジスタ105は、チャネル形成領域に酸化物半導体を含む
。
ス電極又は第3のドレイン電極の一方と電気的に接続し、第1のソース電極は、第1の配
線(1st Line)と電気的に接続し、第1のドレイン電極は、第2の配線(2nd
Line)と電気的に接続し、第2のゲート電極は、第3の配線(3rd Line)
と電気的に接続し、第2のソース電極又は第2のドレイン電極の他方は、第4の配線(4
th Line)と電気的に接続し、第3のゲート電極は、第5の配線(5th Lin
e)と電気的に接続し、第3のソース電極又は第3のドレイン電極の他方は、容量素子1
07の一方の電極と電気的に接続し、容量素子107の他方の電極は、第6の配線(6t
h Line)と電気的に接続している。
、例えば、固定電位が与えられる配線を用いることができる。第2の配線は、例えば、読
み出し回路と電気的に接続する配線とすることができる。第3の配線は、第2のトランジ
スタ103の導通状態(オン状態又はオフ状態)を選択する選択信号が入力される配線で
ある。第4の配線は、データを含む信号が与えられる配線である。第5の配線は、第3の
トランジスタ105の導通状態(オン状態又はオフ状態)を選択する選択信号が入力され
る配線である。第6の配線は、固定電位が与えられる配線である。なお、第1の配線及び
第6の配線は、同電位とすることができる。
に多結晶シリコン、単結晶シリコン等を用いることで、第1のトランジスタ101の移動
度を高くすることができる。第1のトランジスタ101の移動度が高いほど、記憶回路は
データの読み出しを短時間で行うことができる。
とが絶縁膜を介して積層する領域で形成される容量や、第1のゲート電極と、第1のソー
ス電極又は第1のドレイン電極とが絶縁膜を介して積層する領域で形成される容量等が挙
げられ、これらによって、ゲート容量の大きさを制御できる。
とが好ましい。第2のトランジスタ103及び第3のトランジスタ105のオフ電流が小
さいほど、第1のトランジスタ101のゲート容量は電荷を長期間保持することができる
。また、記憶回路に供給される電力が停止しても長期間電荷を保持することが可能となる
。
導体にシリコンを用いたトランジスタに比べて、オフ電流が低減されたトランジスタを用
いることが好ましい。具体的には、チャネルが形成される半導体として、シリコンよりも
バンドギャップが広い半導体を用いることが好ましい。例えば、バンドギャップが1.1
eVより大きく、好ましくは2.5eV以上4eV以下、より好ましくは3eV以上3.
8eV以下である半導体を用いる。シリコンよりもバンドギャップが広い半導体としては
、例えば、炭化珪素(SiC)、窒化ガリウム(GaN)等の化合物半導体、In−Ga
−Zn−O系酸化物半導体等の金属酸化物でなる酸化物半導体等が挙げられる。
、シリコンよりも真性キャリア密度が低い半導体を用いることが好ましい。例えば、酸化
物半導体の真性キャリア密度は、10−9/cm3であり、シリコンの真性キャリア密度
の1011/cm3と比較して極めて小さい。
のソースから流れるのみである。また、チャネル形成領域を完全空乏化することが可能で
あるため、トランジスタのオフ電流を極めて小さくすることが可能である。酸化物半導体
を用いたトランジスタのオフ電流は、室温において、10yA/μm以下、85℃〜95
℃においても、1zA/μm以下と、極めて小さくすることが可能である。
減されることにより高純度化された酸化物半導体は、i型(真性半導体)又はi型に限り
なく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さ
いという特性を有する。水分または水素などの不純物濃度が十分に低減され、かつ酸素欠
損が低減されることにより高純度化された酸化物半導体を用いることにより、トランジス
タのオフ電流を小さくすることができる。
econdary Ion Mass Spectrometry)の測定値において、
5×1019atoms/cm3以下、さらには5×1018atoms/cm3以下、
さらには5×1017atoms/cm3以下であることが好ましい。
には1×1012/cm3未満、さらには1×1011/cm3未満であることが好まし
い。
量を用いることで、データを長期間保持できる第1の書き込みモードと、第1のトランジ
スタ101のゲート容量を用いることで、データの書き込みを高速で行える第2の書き込
みモードと、を備える。本発明の一態様の記憶回路は、保持する容量部を選択することで
、長く保持したいデータは、(大量であっても)長期間保持でき、短時間で書き込みを行
いたいデータは、高速で書き込むことができる。
に大きいことが好ましい。
いても良い。容量素子109の一方の電極は、第1のゲート電極、第2のソース電極又は
第2のドレイン電極の一方、及び第3のソース電極又は第3のドレイン電極の一方と電気
的に接続し、他方の電極は、第7の配線(7th Line)と電気的に接続している。
る。
することができる。
図1(A)に示す記憶回路の動作について説明する。
まず、容量素子107及び第1のトランジスタ101のゲート容量を用いたデータの書き
込み、保持、及び読み出しについて説明する。ここでは、容量素子107の一方の電極、
及び第3のソース電極又は第3のドレイン電極の他方が構成するノードをノードAと記す
。また、第1のゲート電極、第2のソース電極又は第2のドレイン電極の一方、及び第3
のソース電極又は第3のドレイン電極の一方が構成するノードをノードBと記す。なお、
本実施の形態において、特に記載の無い限り、ゲート容量とは、第1のトランジスタ10
1のゲート容量を指す。
第3の配線の電位を、第2のトランジスタ103がオン状態となる電位にし、かつ、第5
の配線の電位を、第3のトランジスタ105がオン状態となる電位にすることで、第2の
トランジスタ103及び第3のトランジスタ105をオン状態にする。続いて、第4の配
線と第6の配線の間に所望の電圧を与えることにより、容量素子107及びゲート容量に
電荷が蓄積され、ノードA及びノードBに電位が与えられる(データの書き込み)。
第3の配線の電位を、第2のトランジスタ103がオフ状態となる電位にし、かつ、第5
の配線の電位を、第3のトランジスタ105がオフ状態となる電位にすることで、第2の
トランジスタ103及び第3のトランジスタ105をオフ状態とする。これにより、ノー
ドA及びノードBに与えられた電位が保持される(データの保持)。なお、ここでは、第
3のトランジスタ105をオフ状態にするのと同時に、又はそれより後に、第2のトラン
ジスタ103をオフ状態とする。
さいため、容量素子107及びゲート容量に蓄積された電荷は長時間にわたって保持され
る。
読み出しを行う際、第1の配線には、所定の電位(定電位)が与えられる。第5の配線の
電位を、第3のトランジスタ105がオン状態となる電位にすることで、第3のトランジ
スタ105をオン状態にする。ここで、ノードAに、第1のトランジスタ101をオン状
態とさせる電位が保持されているときは、第2の配線の電位が変化する。一方、ノードA
に、第1のトランジスタ101をオフ状態とさせる電位が保持されているときには、第2
の配線の電位は変化しない。したがって、第2の配線の電位の変化を検知することで、記
憶回路に書き込まれたデータを読み出すことができる。
データの書き換えは、上記のデータの書き込み及び保持と同様の動作で行うことができる
。第2のトランジスタ103及び第3のトランジスタ105をオン状態とし、第4の配線
と第6の配線間に新たなデータに係る電圧を与えることにより、容量素子107及びゲー
ト容量に電荷が蓄積され、ノードA及びノードBに電位が与えられる(データの書き込み
)。その後、第2のトランジスタ103及び第3のトランジスタ105をオフ状態とする
ことで、ノードA及びノードBの電位(新たなデータに係る電位)が保持される。
とで、第1のトランジスタ101のゲート容量のみを用いてデータを保持する場合に比べ
て、データを長期間保持することができる。
次に、第1のトランジスタ101のゲート容量のみを用いたデータの書き込み、保持、及
び読み出しについて説明する。
第5の配線の電位を第3のトランジスタ105がオフ状態となる電位にすることで、第3
のトランジスタ105をオフ状態とする。また、第3の配線の電位を、第2のトランジス
タ103がオン状態となる電位にすることで、第2のトランジスタ103をオン状態とす
る。続いて、第4の配線に所望の電位を与えることにより、ゲート容量に電荷が蓄積され
、ノードBに電位が与えられる(データの書き込み)。
第3の配線の電位を、第2のトランジスタ103がオフ状態となる電位にすることで、第
2のトランジスタ103をオフ状態とする。これにより、ノードBに与えられた電位が保
持される(データの保持)。
さいため、ゲート容量に蓄積された電荷は長時間にわたって保持される。
読み出しを行う際、第1の配線には、所定の電位(定電位)が与えられる。ここで、ノー
ドBに、第1のトランジスタ101をオン状態とさせる電位が保持されているときは、第
2の配線の電位が変化する。一方、ノードBに、第1のトランジスタ101をオフ状態と
させる電位が保持されているときには、第2の配線の電位は変化しない。したがって、第
2の配線の電位の変化を検知することで、記憶回路に書き込まれたデータを読み出すこと
ができる。
データの書き換えは、上記のデータの書き込み及び保持と同様の動作で行うことができる
。第2のトランジスタ103をオン状態とし(第3のトランジスタ105はオフ状態のま
まである)、第4の配線に新たなデータに係る電位をあたえることにより、ゲート容量に
電荷が蓄積され、ノードBに電位が与えられる(データの書き込み)。その後、第2のト
ランジスタ103をオフ状態とすることで、ノードBの電位(新たなデータに係る電位)
が保持される。
書き換えることができる。したがって、フラッシュメモリ等において必要とされる消去動
作が不要であり、消去動作に起因する動作速度の低下や消費電力を抑制することができる
。
を保持する場合に比べて、書き込みを高速で行うことができる。
第1のトランジスタ101のゲート容量を用いた場合における、データを保持できる時間
と、データの書き込みにかかる時間について計算例を示す。以下では、第2のトランジス
タ103及び第3のトランジスタ105のチャネル形成領域に酸化物半導体を用い、第1
のトランジスタ101のゲート絶縁膜に膜厚xが10nmの酸化シリコン膜を用い、第1
のトランジスタ101のチャネル長L及びチャネル幅Wを1μmとした場合について示す
。
3.45×10−15F(つまり、3.45fF)と求められる。なお、数式(1)にお
いて、εは、ゲート絶縁膜の比誘電率を表し、ε0は真空の誘電率を表す。
、第1のトランジスタ101のゲート容量を用いてデータを保持する際のゲート電圧(保
持電圧)Vを3Vとすると、保持電荷が10%減少するまでの時間t1は、数式(2)に
示す通り、5.175×107sと求められ、つまり、1年半以上であることがわかる。
なお、容量素子107を用いてデータを保持する場合は、第1のトランジスタ101のゲ
ート容量のみを用いてデータを保持する場合よりも容量が大きくなるため、保持電荷が1
0%減少するまでの時間が、t1よりも長い。
タ101のゲート容量にデータに基づく電荷を書き込む時間t2は、2.07×10−9
s(つまり、2.07ns)と求められる。
3のトランジスタ105を適用した本発明の一態様の記憶回路では、ゲート容量を用いて
データを長期間保持でき、かつ、高速でデータの書き込みを行えることが示された。
また、本発明の一態様の記憶回路は、チャネル形成領域に酸化物半導体を用いたトランジ
スタを備える。以下に、酸化物半導体について説明する。
状態をとる。
アモルファス状態の酸化物半導体を用いたトランジスタは、動作させた際のキャリア(電
子)の界面散乱を低減でき、高い電界効果移動度を得ることが比較的容易である。
晶性を有する酸化物半導体は、表面の平坦性を高めれば、アモルファス状態の酸化物半導
体を用いたトランジスタに比べて高い電界効果移動度を得ることができる。表面の平坦性
を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましい。
Axis Aligned Crystal)、多結晶、微結晶、非晶質部を有する。非
晶質部は、微結晶、CAACよりも欠陥準位密度が高い。また、微結晶は、CAACより
も欠陥準位密度が高い。なお、CAACを有する酸化物半導体を、CAAC−OS(C
Axis Aligned Crystalline Oxide Semicondu
ctor)と呼ぶ。
c軸配向し、a軸または/およびb軸はマクロに揃っていない。
酸化物半導体ともいう)膜は、例えば、1nm以上10nm未満のサイズの微結晶(ナノ
結晶ともいう)を膜中に含む。
晶質酸化物半導体ともいう)膜は、例えば、原子配列が無秩序であり、結晶成分を有さな
い。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない
。
混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物
半導体の領域と、CAAC−OSの領域と、を有する。また、混合膜は、例えば、非晶質
酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、の積層
構造を有してもよい。
たは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部
間で、それぞれa軸およびb軸の向きが異なっていてもよい。そのような酸化物半導体膜
の一例としては、CAAC−OS膜がある。
好ましい。
であることが多い。また、透過型電子顕微鏡(TEM:Transmission El
ectron Microscope)による観察像では、CAAC−OS膜に含まれる
結晶部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には明
確な粒界(グレインバウンダリーともいう)は確認できない。そのため、CAAC−OS
膜は、粒界に起因する電子移動度の低下が抑制される。
線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつab面に垂直な
方向から見て金属原子が三角形状又は六角形状に配列し、c軸に垂直な方向から見て金属
原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、
それぞれa軸及びb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載
する場合、80°以上100°以下、好ましくは85°以上95°以下の範囲も含まれる
こととする。また、単に平行と記載する場合、−10°以上10°以下、好ましくは−5
°以上5°以下の範囲も含まれることとする。
C−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA
AC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶
性が低下することもある。
ル又は表面の法線ベクトルに平行な方向になるように揃うため、CAAC−OS膜の形状
(被形成面の断面形状又は表面の断面形状)によっては互いに異なる方向を向くことがあ
る。また、結晶部は、成膜したとき、又は成膜後に加熱処理などの結晶化処理を行ったと
きに形成される。したがって、結晶部のc軸は、CAAC−OS膜が形成されたときの被
形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃う。
の変動が低減されるため、信頼性の高いトランジスタを得ることができる。
が好ましい。特にInとZnの両方を含むことが好ましい。また、該酸化物半導体を用い
たトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加
えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn
)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有するこ
とが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好まし
い。また、スタビライザーとしてジルコニウム(Zr)を有することが好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有しても良い。
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物、In−Al−Zn系酸化物、In−Sn−Zn
系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系
酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸
化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化
物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物
、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、
In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四
元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸
化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn
−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
持でき、短時間で書き込みたいデータは、高速で書き込むことができる。本発明の一態様
の記憶回路は、高速動作を行うモードと、データの長期保持を行うモードに適宜切り替え
て使用できる。
本実施の形態では、本発明の一態様の記憶回路の作製方法について図2〜図4を用いて説
明する。図2に、本発明の一態様の記憶回路の平面図の一例を示す。図2におけるA−B
間の断面図を図3(A)に、C−D間の断面図を図3(B)に、E−F間の断面図を図3
(C)に示す。なお、本実施の形態で示す記憶回路の回路図は、図1(A)に相当する。
、一例として、単結晶の半導体基板から分離された単結晶半導体膜を用いてnチャネル型
の第1のトランジスタ101を作製する。
ンジスタ101は、半導体層201内に、ゲート電極203と重なる領域を挟むように設
けられた一対のn型の導電性を有する領域を含む。そして、第1のトランジスタ101は
、半導体層201とゲート電極203の間にゲート絶縁膜225を有する。
導体基板に、電界で加速されたイオンでなるイオンビームを注入し、半導体基板の表面か
ら一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成す
る。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの
入射角によって調節することができる。そして、半導体基板と、絶縁膜223が形成され
た基板221とを、間に当該絶縁膜223が挟まるように貼り合わせる。貼り合わせでは
、半導体基板と基板221とを重ね合わせた後、半導体基板と基板221の一部に、1N
/cm2以上500N/cm2以下、好ましくは11N/cm2以上20N/cm2以下
程度の圧力を加える。圧力を加えると、その部分から半導体基板と絶縁膜223とが接合
を開始し、最終的には密着した面全体に接合が及ぶ。次いで、加熱処理を行うことで、脆
化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、
脆化層において半導体基板の一部である単結晶半導体膜が、半導体基板から分離する。上
記加熱処理の温度は、基板221の歪み点を越えない温度とする。そして、上記単結晶半
導体膜をエッチング等により所望の形状に加工することで、島状の半導体層201を形成
することができる。
る例について説明するが、本発明はこの構成に限定されない。例えば、絶縁膜223上に
気相成長法を用いて形成された多結晶、微結晶の半導体膜を用いても良いし、上記半導体
膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いた
レーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法
とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優
れている基板を用いる場合、電熱炉を使用した熱結晶化法、赤外光を用いたランプアニー
ル結晶化法、触媒元素を用いる結晶化法、950℃程度の高温アニール法を組み合わせた
結晶化法を用いても良い。
単結晶炭化シリコンなどの半導体材料を用いて作製することができる。例えば、シリコン
を用いた第1のトランジスタ101は、シリコンウェハなどの単結晶の半導体基板、SO
I法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用
いて形成することができる。
熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板221には
、フュージョン法やフロート法で作製されるガラス基板、石英基板、セラミック基板等を
用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点
が730℃以上のものを用いると良い。プラスチック等の可撓性を有する合成樹脂からな
る基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における
処理温度に耐え得るのであれば用いることが可能である。
絶縁膜225及び絶縁膜227を部分的にエッチングすることで、半導体層201内の一
対のn型の導電性を有する領域、及びゲート電極203に達するコンタクトホールを形成
する。そして、絶縁膜227上にスパッタ法や真空蒸着法で導電膜を形成し、エッチング
等により該導電膜をパターニングすることで、該一対のn型の導電性を有する領域と電気
的に接続する導電層205a及び導電層205b、並びにゲート電極203と電気的に接
続する導電層205cを形成する。さらに、導電層205a〜導電層205cを覆うよう
に絶縁膜229を形成する。
絶縁膜227及び絶縁膜229は、その表面をCMP法などにより平坦化させても良い。
平坦化された絶縁膜を用いることで、後に形成する酸化物半導体層を有するトランジスタ
における電気特性のばらつきを低減することができる。また、酸化物半導体層を有するト
ランジスタを歩留まり高く形成することができる。
を用いる。絶縁膜227や絶縁膜229の材料としては、例えば、酸化シリコン、窒化シ
リコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、酸化アルミニウム、
酸化ガリウム、酸化窒化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ジルコ
ニウム、酸化ランタン、酸化バリウム等を用いることができる。
い物質を指し、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質を指す。
の不純物を極力含まないことが望ましい。絶縁膜229に水素が含まれると、その水素が
酸化物半導体層へ侵入し、又は水素が酸化物半導体層中の酸素を引き抜き、酸化物半導体
層のバックチャネル部が低抵抗化(n型化)してしまい、寄生チャネルが形成されるおそ
れがある。よって、絶縁膜229はできるだけ水素を含まない膜になるように、成膜方法
に水素を用いないことが重要である。
ない遮断効果(ブロック効果)が高く、作製工程中及び作製後において、変動要因となる
水素、水分などの不純物の酸化物半導体層207への混入、及び酸化物半導体を構成する
主成分材料である酸素の酸化物半導体層207からの放出を防止する保護膜として機能す
るため好ましく適用することができる。
。特に、絶縁膜229は、膜中(バルク中)に少なくとも化学量論的組成を超える量の酸
素が存在することが好ましく、例えば、絶縁膜229として、酸化シリコン膜を用いる場
合には、SiO2+α(ただし、α>0)とするのが好ましい。この酸化シリコン膜を絶
縁膜229として用いることで、酸化物半導体層207に酸素を供給することができ、特
性を良好にすることができる。
と、酸化物絶縁膜と接するバリア性の高い絶縁膜と、の積層構造が好ましい。例えば、バ
リア性の高い絶縁膜として、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜
、又は窒化酸化アルミニウム膜などを用いることができる。バリア性の高い絶縁膜を用い
ることで、酸化物半導体層207内等に、水分又は水素などの不純物が入り込むのを防ぐ
ことができる。
タンタル、チタン、モリブデン、タングステンから選ばれた元素、上述した元素を成分と
する合金、又は上述した元素を組み合わせた合金等が挙げられる。また、アルミニウム、
銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングス
テンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、
耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。
高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオ
ジム、スカンジウム、イットリウム等を用いることができる。
。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積
層する2層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらに
その上にチタン膜を成膜する3層構造などが挙げられる。
性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、インジウムスズ酸化物、
インジウム亜鉛酸化物又は該金属酸化物材料にシリコン若しくは酸化シリコンを含ませた
ものを用いることができる。
ことが好ましい。
先の実施の形態における説明も合わせて参酌できる。
質構造としても良いし、結晶性酸化物半導体としても良い。酸化物半導体層207を非晶
質構造とする場合には、後の作製工程において、酸化物半導体層に熱処理を行うことによ
って、結晶性酸化物半導体層としても良い。非晶質酸化物半導体層を結晶化させる熱処理
の温度は、250℃以上700℃以下、好ましくは、400℃以上、より好ましくは50
0℃以上、さらに好ましくは550℃以上とする。なお、当該熱処理は、作製工程におけ
る他の熱処理を兼ねることも可能である。
Beam Epitaxy)法、CVD法、パルスレーザ堆積法、ALD(Atomic
Layer Deposition)法等を適宜用いることができる。また、酸化物半
導体層207は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセ
ットされた状態で成膜を行うスパッタリング装置を用いて成膜しても良い。
度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法
を用いて成膜を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとし
て、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス(代表的に
はアルゴン)、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
て成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ
分子ポンプにコールドトラップを加えたものであっても良い。クライオポンプは、例えば
、水素分子、水(H2O)など水素原子を含む化合物(より好ましくは炭素原子を含む化
合物も)等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜した酸
化物半導体層207に含まれる不純物の濃度を低減できる。
物ターゲットの相対密度(充填率)は90%以上100%以下、好ましくは95%以上9
9.9%以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜し
た酸化物半導体層を緻密な膜とすることができる。
物半導体層207中に含まれうる不純物濃度を低減するのに有効である。基板221を加
熱する温度としては、150℃以上450℃以下とすればよく、好ましくは基板温度が2
00℃以上350℃以下とすれば良い。また、成膜時に基板を高温で加熱することで、結
晶性酸化物半導体層を形成することができる。
100%の雰囲気下でスパッタリング法により成膜を行うなど)で成膜して、酸素を多く
含む(好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量
が過剰な領域が含まれている)膜とすることが好ましい。
基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
る方法としては、三つ挙げられる。一つ目は、成膜温度を200℃以上450℃以下とし
て酸化物半導体層の成膜を行い、表面に概略垂直にc軸配向させる方法である。二つ目は
、酸化物半導体層を薄い膜厚で成膜した後、200℃以上700℃以下の熱処理を行い、
表面に概略垂直にc軸配向させる方法である。三つ目は、一層目の膜厚を薄く成膜した後
、200℃以上700℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にc
軸配向させる方法である。
層207が形成される。島状の酸化物半導体層207へ加工するためのレジストマスクを
インクジェットで形成しても良い。レジストマスクをインクジェットで形成するとフォト
マスクを使用しないため、製造コストを低減することができる。
水酸基を含む)を除去(脱水化又は脱水素化)するための熱処理を行うのが好ましい。熱
処理の温度は、300℃以上700℃以下、又は基板の歪み点未満とする。熱処理は減圧
下又は窒素雰囲気下などで行うことができる。
例えば、脱水化又は脱水素化処理後の酸化物半導体層207に含まれる水素濃度を、5×
1019/cm3以下、好ましくは5×1018/cm3以下とすることができる。
スタの作製工程においてどのタイミングで行っても良い。また、脱水化又は脱水素化のた
めの熱処理は、複数回行ってもよく、他の加熱処理と兼ねても良い。
うと、絶縁膜229に含まれる酸素が熱処理によって放出されるのを防止することができ
るため好ましい。
が含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン
、アルゴン等の希ガスの純度を、6N(99.9999%)以上好ましくは7N(99.
99999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)と
することが好ましい。
から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エ
ア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した
場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、より
好ましくは10ppb以下の空気)を導入しても良い。酸素ガスもしくは一酸化二窒素ガ
スに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス
もしくは一酸化二窒素ガスの純度を、6N以上好ましくは7N以上(即ち、酸素ガス又は
一酸化二窒素ガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下)とする
ことが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理
による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分
材料である酸素を供給することによって、酸化物半導体層207を高純度化及びi型(真
性)化することができる。
素ラジカル、酸素原子、酸素イオン、のいずれかを含む)を導入して膜中に酸素を供給し
ても良い。この工程によって、酸化物半導体層207を高純度化、及びi型(真性)化す
ることができる。
性変動が抑制されており、電気的に安定である。
31などの他の膜を通過して酸化物半導体層207へ導入しても良い。酸素を他の膜を通
過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオ
ンインプランテーション法などを用いれば良いが、露出された酸化物半導体層207へ直
接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
く、特に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体層20
7への酸素の導入は複数回行っても良い。
トホールを形成する。そして、酸化物半導体層207を覆うように、スパッタ法や真空蒸
着法で導電膜を形成し、エッチング等により該導電膜をパターニングすることで、ソース
電極、ドレイン電極、又は配線として機能する導電層209a〜導電層209dを形成す
る。
導電層209bは、導電層205cと電気的に接続している。
法を用いて形成することができる。
それぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、島状の
酸化物半導体層207の露出した部分が一部エッチングされることで、溝部(凹部)が形
成されることもある。
した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用い
てエッチング工程を行っても良い。多階調マスクを用いて形成したレジストマスクは複数
の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができる
ため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、
一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジス
トマスクを形成することができる。よって露光マスク数を削減することができ、対応する
フォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
。このプラズマ処理によって露出している酸化物半導体層207の表面に付着した水など
を除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行っても良い。
法、CVD法、パルスレーザ堆積法、ALD法等を適宜用いて形成することができる。ま
た、ゲート絶縁膜231は、スパッタリングターゲット表面に対し、概略垂直に複数の基
板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜しても良い。
窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、窒化酸化シリコン等を用いる
ことができる。ゲート絶縁膜231は、酸化物半導体層207と接する部分において酸素
を含むことが好ましい。特に、ゲート絶縁膜231は、膜中(バルク中)に少なくとも化
学量論的組成を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜231
として、酸化シリコン膜を用いる場合には、SiO2+α(ただし、α>0)とするのが
好ましい。本実施の形態では、ゲート絶縁膜231として、SiO2+α(ただし、α>
0)である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜231として用
いることで、酸化物半導体層207に酸素を供給することができ、特性を良好にすること
ができる。さらに、ゲート絶縁膜231は、作製するトランジスタのサイズやゲート絶縁
膜231の段差被覆性を考慮して形成することが好ましい。
シリケート(HfSixOyx>0、y>0))、窒素が添加されたハフニウムシリケー
ト(HfSiOxNy(x>0、y>0))、ハフニウムアルミネート(HfAlxOy
(x>0、y>0))、酸化ランタンなどのhigh−k材料を用いることでゲートリー
ク電流を低減できる。さらに、ゲート絶縁膜231は、単層構造としても良いし、積層構
造としても良い。
、超乾燥空気、又は希ガス(アルゴン、ヘリウムなど)の雰囲気下において、好ましくは
200℃以上400℃以下、例えば250℃以上350℃以下)で行う。上記ガスは、水
の含有量が20ppm以下、好ましくは1ppm以下、より好ましくは10ppb以下で
あることが望ましい。本実施の形態では、例えば、窒素雰囲気下で250℃、1時間の加
熱処理を行う。或いは、水分又は水素を低減させるために酸化物半導体層に対して行った
先の加熱処理と同様に、高温短時間のRTA処理を行っても良い。酸素を含むゲート絶縁
膜231が設けられた後に、加熱処理が施されることによって、酸化物半導体層に対して
行った先の加熱処理により、酸化物半導体層207に酸素欠損が発生していたとしても、
ゲート絶縁膜231から酸化物半導体層207に酸素が供与される。そして、酸化物半導
体層207に酸素が供与されることで、酸化物半導体層207において、ドナーとなる酸
素欠損を低減することが可能である。その結果、酸化物半導体層207をi型に近づける
ことができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向
上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜231の形
成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜
を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導
体層207をi型に近づけることができる。
素を添加し、酸化物半導体層207中においてドナーとなる酸素欠損を低減させても良い
。加熱処理の温度は、例えば100℃以上350℃未満、好ましくは150℃以上250
℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが
含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、6N(9
9.9999%)以上、好ましくは7N(99.99999%)以上、(即ち酸素中の不
純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、2.45GH
zのマイクロ波でプラズマ化した酸素を酸化物半導体層207に添加すれば良い。
ンタクトホールを形成する。そして、導電層209a〜導電層209dを覆うように、ス
パッタ法や真空蒸着法で導電膜を形成し、エッチング等により該導電膜をパターニングす
ることで、ゲート電極又は配線として機能する導電層211a〜導電層211cを形成す
る。
導電層211a〜導電層211cは、モリブデン、チタン、タンタル、タングステン、ア
ルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属材料、又
は上述した元素を成分とする金属窒化物(窒化チタン、窒化モリブデン、窒化タングステ
ン)等を用いて形成することができる。
むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含む
インジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化
シリコンを添加したインジウム錫酸化物などの導電性材料を適用することもできる。また
、上記導電性材料と、上記金属材料の積層構造とすることもできる。
きな仕事関数を有する材料、好ましくは1eV(電子ボルト)以上大きな仕事関数を有す
る材料を用いることが好ましい。当該材料としては、例えば窒素を含む金属酸化物、具体
的には、窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜や、窒素を
含むIn−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−O膜や、窒
素を含むIn−O膜や、金属窒化膜(窒化インジウム膜、窒化亜鉛膜、窒化タンタル膜、
窒化タングステン膜など)を用いることができる。導電層が積層構造である場合は、特に
ゲート絶縁膜231と接する層に用いることが好ましい。これらの膜は5eV以上の仕事
関数を有し、ゲート電極として用いた場合、トランジスタの閾値電圧をプラスにすること
ができ、所謂ノーマリーオフのスイッチング素子を実現できる。
容量素子107が形成される。
い。第1のトランジスタ101として適用することができる別の構成について、図4を用
いて説明する。
ウェハ)、化合物半導体基板(SiC基板、GaN基板等)を用いることができる。
con)法又はSTI(Shallow Trench Isolation)法等を用
いて形成する。
1の一部にnウェル領域を形成しても良い。nウェル領域は、リン、ヒ素等のn型を付与
する不純物元素を添加して形成される。
トランジスタを形成しても良い。その場合、n型の半導体基板にp型を付与するホウ素等
の不純物元素が添加されたpウェル領域を形成して、同一基板上にnチャネル型のトラン
ジスタを形成しても良い。
(A))。
コン膜を形成することができる。もしくは、熱酸化法により酸化シリコン膜を形成した後
に、窒化処理を行い酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸
素と窒素を有するシリコン膜(酸化窒化シリコン膜)との積層構造を形成する。又は、厚
さ5〜50nmの酸化シリコン、酸化窒化シリコン、高誘電率物質(high−k材料と
もいう)であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジル
コニウム、酸化アルミニウム、酸化チタン等の金属酸化物、又は酸化ランタンなどの希土
類酸化物等を、CVD法、スパッタリング法等を用いて形成しても良い。
から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料を用
いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることがで
きる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極259を形成しても良
い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いること
ができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、
剥離を防止することができる。
膜の一部を選択的にエッチングして形成される。
有しない構成とすることが望ましい。一方で、トランジスタの特性を重視する場合には、
ゲート電極259の側面にサイドウォール絶縁層を設けることもできる。
て、n型の導電性を有する領域261a、n型の導電性を有する領域261bを形成する
。また、同一基板上にnウェル領域を形成している場合、当該領域にp型を付与する不純
物元素を添加してp型の導電性を有する領域を形成する。n型の導電性を有する領域26
1a、n型の導電性を有する領域261b及びp型の導電性を有する領域におけるn型を
付与する不純物元素及びp型を付与する不純物元素の濃度は、1×1019/cm3以上
1×1021/cm3以下とすることが好ましい。n型を付与する不純物元素及びp型を
付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板
251及びnウェル領域に添加する。
ル絶縁層と重畳する領域に、n型の導電性を有する領域261a、n型の導電性を有する
領域261b及びp型の導電性を有する領域とは異なる不純物濃度の領域を形成すること
ができる。
257及びゲート電極259上に、スパッタリング法、CVD法等により、絶縁膜265
を形成する。
酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムな
どを用いればよく、積層又は単層で設ける。なお、絶縁膜265をCVD法により形成す
ることで、絶縁膜265の水素含有量が高まる。このような絶縁膜265を用いて加熱処
理を行うことにより、半導体基板を水素化し、水素によりダングリングボンドを終端させ
、当該半導体基板中の欠陥を低減することができる。
領域261b及びp型の導電性を有する領域に添加された不純物元素を活性化するための
熱処理を行う。
を作製することができる。ここで、第1のトランジスタ101は、単結晶シリコン等を用
いて形成されるので、十分な高速動作が可能となる。
工程を適宜参照することができる。
は、特に限定されない。図4(D)(E)に、本発明の一態様に適用できる、絶縁表面5
01上に設けられたトランジスタの一例を示す。
上の絶縁膜505と、絶縁膜505上の導電層507a及び導電層507bと、第1のゲ
ート電極503と重なる位置において、絶縁膜505上に形成された酸化物半導体層50
9と、導電層507a、導電層507b及び酸化物半導体層509上の絶縁膜511と、
酸化物半導体層509と重なる位置において、絶縁膜511上に形成された第2のゲート
電極513と、を有する。
3の一方にはトランジスタのオン又はオフを制御するための信号が与えられる(ゲート電
極として機能する)。第1のゲート電極503又は第2のゲート電極513の他方は、電
気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられてい
る状態であっても良い(バックゲート電極として機能する)。電位が他から与えられてい
る場合、第1のゲート電極503及び第2のゲート電極513に同じ高さの電位が与えら
れていても良いし、他方にのみ接地電位などの固定電位が与えられていても良い。バック
ゲート電極を設けることにより、トランジスタの閾値電圧の制御を行うことができる。
の一方のみを形成すれば良い。
上の絶縁膜505と、第1のゲート電極503と重なる位置において、絶縁膜505上に
形成された酸化物半導体層519と、酸化物半導体層519上の導電層517a及び導電
層517bと、酸化物半導体層519、導電層517a及び導電層517b上の絶縁膜5
21と、酸化物半導体層519と重なる位置において、絶縁膜521上に形成された第2
のゲート電極523と、を有する。
ート電極503又は第2のゲート電極523の一方がゲート電極として機能し、他方がバ
ックゲート電極として機能する。バックゲート電極を設けることにより、トランジスタの
閾値電圧の制御を行うことができる。バックゲート電極が不要な場合は、第1のゲート電
極503又は第2のゲート電極523の一方のみを形成すれば良い。
本実施の形態では、本発明の一態様の記憶回路を有する記憶装置の一例について図5及び
図6を用いて説明する。
図5(A)に示すレジスタ20は、本発明の一態様の記憶回路10と、読み出し回路15
を含む。
トランジスタ303、第3のトランジスタ305、及び容量素子307を備える。
ン電極を有する。
ン電極を有する。第2のトランジスタ303は、チャネル形成領域に酸化物半導体を含む
。
ン電極を有する。第3のトランジスタ305は、チャネル形成領域に酸化物半導体を含む
。
ス電極又は第3のドレイン電極の一方と電気的に接続し、第1のソース電極又は第1のド
レイン電極の一方は、電源電位VSSを供給する配線、容量素子307の一方の電極、及
び容量素子317の一方の電極と電気的に接続し、第1のソース電極又は第1のドレイン
電極の他方は、トランジスタ311のソース電極又はドレイン電極の一方と電気的に接続
し、第2のゲート電極は、切り替え信号線SWLと電気的に接続し、第2のソース電極又
は第2のドレイン電極の他方は、ビット線BLと電気的に接続し、第3のゲート電極は、
ワード線WLと電気的に接続し、第3のソース電極又は第3のドレイン電極の他方は、容
量素子107の他方の電極と電気的に接続している。
電極と電気的に接続し、トランジスタ311のソース電極又はドレイン電極の他方は、ト
ランジスタ313のソース電極又はドレイン電極の一方、容量素子317の他方の電極、
及びインバータ315の入力端子と電気的に接続している。トランジスタ313のソース
電極又はドレイン電極の他方は、電源電位VDDを供給する配線と電気的に接続している
。
回路の構成に限定は無く、例えば、インバータ315の代わりに、センスアンプ回路や、
プルアップ抵抗を用いることができる。
レジスタの動作について図6を用いて説明する。ここで、ワード線WL、切り替え信号線
SWL、ビット線BL、読み出し線RL、及びデータ線DLには、ハイレベルの電位(H
)かローレベルの電位(L)が与えられるものとする。
方が構成するノードをノードCと記す。また、第1のゲート電極、第2のソース電極又は
第2のドレイン電極の一方、及び第3のソース電極又は第3のドレイン電極の一方が構成
するノードをノードDと記す。なお、本実施の形態において、特に記載の無い限り、ゲー
ト容量とは、第1のトランジスタ301のゲート容量を指す。
まず、レジスタに接続された制御回路から入力される信号に応じて、レジスタにおいてデ
ータを保持する容量が決まる。容量素子307及びゲート容量を用いる場合は、以下に記
すステップS2−A、ステップS3−A、ステップS4−Aを、この順で行う。ゲート容
量のみを用いる場合は、以下に記すステップS2−B、ステップS3−B、ステップS4
−Bを、この順で行う。
読み出し線RLにローレベルの電位(L)を与えることで、トランジスタ313をオン状
態とし、トランジスタ311をオフ状態とする。これにより、インバータ315の入力端
子には、電源電位VDDが与えられる。ワード線WLにハイレベルの電位(H)を与え、
かつ、切り替え信号線SWLにハイレベルの電位(H)を与えることで、第2のトランジ
スタ303及び第3のトランジスタ305をオン状態にする。続いて、ビット線BLに所
望の電位(ハイレベルの電位(H)又はローレベルの電位(L))を与えることにより、
容量素子307及びゲート容量に電荷が蓄積され、ノードC及びノードDに電位が与えら
れる(データの書き込み)。
ワード線WLにローレベルの電位(L)を与え、かつ、切り替え信号線SWLにローレベ
ルの電位(L)を与えることで、第2のトランジスタ303及び第3のトランジスタ30
5をオフ状態にする。これにより、ノードC及びノードDに与えられた電位が保持される
(データの保持)。
ワード線WLにハイレベルの電位(H)を与え、かつ、読み出し線RLにハイレベルの電
位(H)を与えることで、第3のトランジスタ305及びトランジスタ311をオン状態
とし、トランジスタ313をオフ状態にする。ここで、ノードC及びノードDに保持され
ている電位が、第1のトランジスタ301をオン状態とさせる電位かオフ状態とさせる電
位かによって、データ線DLの電位が決まる。
スタ301がオン状態となるため、インバータ315の入力端子には、電源電位VSSが
与えられる。したがって、データ線DLの電位は,電源電位VDDとなる。
ランジスタ301がオフ状態となる。インバータ315の入力端子には、容量素子317
に保持された電荷によって、電源電位VDDが保持されている。したがって、データ線D
Lの電位は電源電位VSSとなる。
読み出し線RLにローレベルの電位(L)を与えることで、トランジスタ313をオン状
態とし、トランジスタ311をオフ状態とする。これにより、インバータ315の入力端
子には、電源電位VDDが与えられる。ワード線WLにローレベルの電位(L)を与える
ことで、第3のトランジスタ305をオフ状態にする。また、切り替え信号線SWLにハ
イレベルの電位(H)を与えることで、第2のトランジスタ303をオン状態にする。続
いて、ビット線BLに所望の電位(ハイレベルの電位(H)又はローレベルの電位(L)
)を与えることにより、ゲート容量に電荷が蓄積され、ノードDに電位が与えられる(デ
ータの書き込み)。
切り替え信号線SWLにローレベルの電位(L)を与えることで、第2のトランジスタ3
03をオフ状態にする。これにより、ノードDに与えられた電位が保持される(データの
保持)。
読み出し線RLにハイレベルの電位(H)を与えることで、トランジスタ311をオン状
態とし、トランジスタ313をオフ状態にする。ここで、ノードDに保持されている電位
が、第1のトランジスタ301をオン状態とさせる電位かオフ状態とさせる電位かによっ
て、データ線DLの電位が決まる。
スタ301がオン状態となるため、インバータ315の入力端子には、電源電位VSSが
与えられる。したがって、データ線DLの電位は,電源電位VDDとなる。
ランジスタ301がオフ状態となる。インバータ315の入力端子には、容量素子317
に保持された電荷によって、電源電位VDDが保持されている。したがって、データ線D
Lの電位は電源電位VSSとなる。
レジスタに接続された制御回路から入力される信号に応じて、別のデータを書き込む場合
は、ステップS1に戻り、書き込まない場合は、終了する。
、長期間保持でき、短時間で書き込みたいデータは、高速で書き込むことができる。本発
明の一態様の記憶回路は、高速動作を行うモードと、データの長期保持を行うモードに適
宜切り替えて使用できる。
本実施の形態では、本発明の一態様の記憶回路400をマトリクス状に配置した記憶装置
の一例について図7を用いて説明する。
図7(A)に本発明の一態様の記憶回路400をm行n列(m、nはそれぞれ独立に2以
上の自然数)のマトリクス状に配置した記憶装置を示す。図7(A)に示す記憶装置は、
m本のワード線WLと、m本の読み出し選択線RSLと、m本の切り替え信号線SWLと
、n本のビット線BL、n本の読み出し線RLと、n本の電源線VLと、を有する。
え信号線SWL_aと電気的に接続している(aは1以上m以下の自然数)。b列目の記
憶回路400は、ビット線BL_b、読み出し線RL_b、及び電源線VL_bと電気的
に接続している(bは1以上n以下の自然数)。
ンジスタ405、容量素子407、及び容量素子409を備える。
ン電極を有する。
ン電極を有する。第2のトランジスタ403は、チャネル形成領域に酸化物半導体を含む
。
ン電極を有する。第3のトランジスタ405は、チャネル形成領域に酸化物半導体を含む
。
は第2のドレイン電極の一方、及び第3のソース電極又は第3のドレイン電極の一方、容
量素子409の一方の電極と電気的に接続し、第1のソース電極又は第1のドレイン電極
の一方は、電源線VL_bと電気的に接続し、第1のソース電極又は第1のドレイン電極
の他方は、読み出し線RL_bと電気的に接続し、第2のゲート電極は、切り替え信号線
SWL_aと電気的に接続し、第2のソース電極又は第2のドレイン電極の他方は、ビッ
ト線BL_bと電気的に接続し、第3のゲート電極は、ワード線WL_aと電気的に接続
し、第3のソース電極又は第3のドレイン電極の他方は、容量素子407の一方の電極と
電気的に接続している。また、読み出し選択線RSL_aは、容量素子407の他方の電
極、及び容量素子409の他方の電極と電気的に接続している。
選択線RSL_a、及び切り替え信号線SWL_aを共有し、b列の記憶回路400が、
ビット線BL_b、読み出し線RL_b、及び電源線VL_bを共有している。本発明は
この構成に限定されず、ワード線、読み出し選択線、及び切り替え信号線はa行にそれぞ
れ複数本設けても良く、ビット線、読み出し線、及び電源線はb列にそれぞれ複数本設け
ても良い。
然数、かつ奇数)の記憶回路が、電源線を共有する構成を適用しても良い。また、図7(
B)に示すように、第1のソース電極又は第1のドレイン電極の他方と、第2のソース電
極又は第2のドレイン電極の他方と、読み出し線が電気的に接続している構成(ビット線
を設けない構成)を適用しても良い。
図7(A)に示す記憶装置における動作について説明する。まず、1行1列目の記憶回路
400の容量素子407及びゲート容量を用いたデータの書き込み、保持、及び読み出し
について説明する。ここでは、容量素子407の一方の電極、及び第3のソース電極又は
第3のドレイン電極の他方が構成するノードをノードEと記す。また、第1のゲート電極
、容量素子409の一方の電極、第2のソース電極又は第2のドレイン電極の一方、及び
第3のソース電極又は第3のドレイン電極の一方が構成するノードをノードFと記す。な
お、本実施の形態において、特に記載の無い限り、ゲート容量とは、第1のトランジスタ
401のゲート容量を指す。
ワード線WL_1の電位を、第3のトランジスタ405がオン状態となる電位にし、かつ
、切り替え信号線SWL_1の電位を、第2のトランジスタ403がオン状態となる電位
にすることで、第2のトランジスタ403及び第3のトランジスタ405をオン状態にす
る。続いて、ビット線BL_1に所望の電位を与えることにより、容量素子407及びゲ
ート容量に電荷が蓄積され、ノードE及びノードFに電位が与えられる(データの書き込
み)。
ワード線WL_1の電位を、第3のトランジスタ405がオフ状態となる電位にし、かつ
、切り替え信号線SWL_1の電位を、第2のトランジスタ403がオフ状態となる電位
にすることで、第2のトランジスタ403及び第3のトランジスタ405をオフ状態とす
る。これにより、ノードE及びノードFに与えられた電位が保持される(データの保持)
。
ここで、読み出し線RL_1と電気的に接続する他の記憶回路における第1のトランジス
タ401は確実にオフ状態とする必要がある。そのため、読み出し選択線RSL_2〜読
み出し選択線RSL_nに所望の電位を与えることにより、容量素子409を介して、ノ
ードFの電位が第1のトランジスタ401をオフ状態とする電位に変化させる。このよう
にして、1行1列目の記憶回路からのデータの読み出しを確実に行うことができる。
WL_1の電位を、第3のトランジスタ405がオン状態となる電位にすることで、第3
のトランジスタ405をオン状態にする。ここで、ノードE及びノードFに、第1のトラ
ンジスタ401をオン状態とさせる電位が保持されているときは、読み出し線RL_1の
電位が変化する。一方、ノードE及びノードFに、第1のトランジスタ401をオフ状態
とさせる電位が保持されているときには、読み出し線RL_1の電位は変化しない。した
がって、読み出し線RL_1の電位の変化を検知することで、1行1列目の記憶回路に書
き込まれたデータを読み出すことができる。
ータの書き込み、保持、及び読み出しについて説明する。
ワード線WL_1の電位を、第3のトランジスタ405がオフ状態となる電位にすること
で、第3のトランジスタ405をオフ状態とする。また、切り替え信号線SWL_1の電
位を、第2のトランジスタ403がオン状態となる電位にすることで、第2のトランジス
タ403をオン状態とする。続いて、ビット線BL_1に所望の電位を与えることにより
、ゲート容量に電荷が蓄積され、ノードFに電位が与えられる(データの書き込み)。
切り替え信号線SWL_1の電位を、第2のトランジスタ403がオフ状態となる電位に
することで、第2のトランジスタ403をオフ状態とする。これにより、ノードFに与え
られた電位が保持される(データの保持)。
ここで、読み出し線RL_1と電気的に接続する他の記憶回路における第1のトランジス
タ401は確実にオフ状態とする必要がある。そのため、読み出し選択線RSL_2〜読
み出し選択線RSL_nに所望の電位を与えることにより、容量素子409を介して、ノ
ードFの電位が第1のトランジスタ401をオフ状態とする電位に変化させる。このよう
にして、1行1列目の記憶回路からのデータの読み出しを確実に行うことができる。
WL_1の電位を、第3のトランジスタ405がオン状態となる電位にすることで、第3
のトランジスタ405をオン状態にする。ここで、ノードFに、第1のトランジスタ40
1をオン状態とさせる電位が保持されているときは、読み出し線RL_1の電位が変化す
る。一方、ノードFに、第1のトランジスタ401をオフ状態とさせる電位が保持されて
いるときには、読み出し線RL_1の電位は変化しない。したがって、読み出し線RL_
1の電位の変化を検知することで、1行1列目の記憶回路に書き込まれたデータを読み出
すことができる。
、長期間保持でき、短時間で書き込みたいデータは、高速で書き込むことができる。本発
明の一態様の記憶回路は、高速動作を行うモードと、データの長期保持を行うモードに適
宜切り替えて使用できる。
本明細書に開示する記憶回路、レジスタ、及び記憶装置は、さまざまな電子機器(遊技機
も含む)に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照
明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、
DVD(Digital Versatile Disc)などの記録媒体に記憶された
静止画又は動画を再生する画像再生装置、ポータブルCDプレーヤ、ラジオ、テープレコ
ーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機
、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、
電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子
レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナ
ーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電
気冷凍庫、電気冷凍冷蔵庫、DNA保存用冷凍庫、煙感知器、放射線測定器、透析装置等
の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ
、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、
石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動
体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動
車(EV)、内燃機関と電動機を併せ持ったハイブリッド車(HEV)、プラグインハイ
ブリッド車(PHEV)、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシス
ト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大
型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機
、宇宙船等が挙げられる。これらの電子機器の具体例を図8に示す。
するための固定部3022、スピーカ、操作ボタン3024、及び外部メモリスロット3
025等が設けられている。本発明の一態様の記憶回路、レジスタ、又は記憶装置を本体
3021に内蔵されているCPU等に適用することができる。
、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーで
の会話も可能である。
ボード9204、外部接続ポート9205、ポインティングデバイス9206等を含む。
本発明の一態様の記憶回路、レジスタ、又は記憶装置を本体9201に内蔵されているC
PU等に適用することができる。
二次電池9701の電力は、制御回路9702により出力が調整されて、駆動装置970
3に供給される。制御回路9702は、図示しないROM、RAM、CPU等を有する処
理装置9704によって制御される。
組み合わせて構成される。処理装置9704は、電気自動車9700の運転者の操作情報
(加速、減速、停止など)や走行時の情報(上り坂や下り坂等の情報、駆動輪にかかる負
荷情報など)の入力情報に基づき、制御回路9702に制御信号を出力する。制御回路9
702は、処理装置9704の制御信号により、二次電池9701から供給される電気エ
ネルギーを調整して駆動装置9703の出力を制御する。交流電動機を搭載している場合
は、図示していないが、直流を交流に変換するインバータも内蔵される。
まれており、表示部8002により映像を表示し、スピーカ部8003から音声を出力す
ることが可能である。本発明の一態様の記憶回路、レジスタ、又は記憶装置を筐体800
1に組み込まれた表示部8002を動作するための駆動回路に用いることが可能である。
置、電気泳動表示装置、DMD(Digital Micromirror Devic
e)、PDP(Plasma Display Panel)等の半導体表示装置を用い
ることができる。
置8000は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを
介して有線又は無線による通信ネットワークに接続することにより、一方向(送信者から
受信者)又は双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行う
ことも可能である。
備えていてもよい。CPU8004やメモリに、本発明の一態様の記憶回路、レジスタ、
又は記憶装置を適用することもできる。
は、上記実施の形態で例示した記憶回路を用いた電気機器の一例である。具体的に、室内
機8200は、筐体8201、送風口8202、CPU8203等を有する。図8(E)
において、CPU8203が、室内機8200に設けられている場合を例示しているが、
CPU8203は室外機8204に設けられていてもよい。或いは、室内機8200と室
外機8204の両方に、CPU8203が設けられていてもよい。
備える電気機器の一例である。具体的に、電気冷凍冷蔵庫8300は、筐体8301、冷
蔵室用扉8302、冷凍室用扉8303、CPU8304等を有する。図8(E)では、
CPU8304が、筐体8301の内部に設けられている。
15 読み出し回路
20 レジスタ
101 第1のトランジスタ
103 第2のトランジスタ
105 第3のトランジスタ
107 容量素子
109 容量素子
201 半導体層
203 ゲート電極
205a 導電層
205b 導電層
205c 導電層
207 酸化物半導体層
209a 導電層
209b 導電層
209c 導電層
209d 導電層
211a〜c 導電層
221 基板
223 絶縁膜
225 ゲート絶縁膜
227 絶縁膜
229 絶縁膜
231 ゲート絶縁膜
251 半導体基板
253 素子分離領域
257 ゲート絶縁膜
259 ゲート電極
261a n型の導電性を有する領域
261b n型の導電性を有する領域
265 絶縁膜
301 第1のトランジスタ
303 第2のトランジスタ
305 第3のトランジスタ
307 容量素子
311 トランジスタ
313 トランジスタ
315 インバータ
317 容量素子
400 記憶回路
401 第1のトランジスタ
403 第2のトランジスタ
405 第3のトランジスタ
407 容量素子
409 容量素子
501 絶縁表面
503 第1のゲート電極
505 絶縁膜
507a 導電層
507b 導電層
509 酸化物半導体層
511 絶縁膜
513 第2のゲート電極
517a 導電層
517b 導電層
519 酸化物半導体層
521 絶縁膜
523 第2のゲート電極
3021 本体
3022 固定部
3023 表示部
3024 操作ボタン
3025 外部メモリスロット
8000 テレビジョン装置
8001 筐体
8002 表示部
8003 スピーカ部
8004 CPU
8200 室内機
8201 筐体
8202 送風口
8203 CPU
8204 室外機
8300 電気冷凍冷蔵庫
8301 筐体
8302 冷蔵室用扉
8303 冷凍室用扉
8304 CPU
9201 本体
9202 筐体
9203 表示部
9204 キーボード
9205 外部接続ポート
9206 ポインティングデバイス
9700 電気自動車
9701 二次電池
9702 制御回路
9703 駆動装置
9704 処理装置
Claims (1)
- トランジスタの導通状態を判別することによってデータの読み出しが行われる記憶回路であって、
スイッチを介して接続された、前記データに基づく電荷を保持する第1の容量部及び第2の容量部を備え、
前記スイッチがオン状態であり、電気的に接続された前記第1の容量部及び前記第2の容量部に、前記データに基づく電荷を蓄積する第1の書き込みモードと、
前記スイッチがオフ状態であり、前記第1の容量部に前記データに基づく電荷を蓄積し、前記第2の容量部には前記データに基づく電荷を蓄積しない第2の書き込みモードと、を有する記憶回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012090887 | 2012-04-12 | ||
JP2012090887 | 2012-04-12 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013080140A Division JP6081850B2 (ja) | 2012-04-12 | 2013-04-08 | 記憶回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018041747A Division JP2018121065A (ja) | 2012-04-12 | 2018-03-08 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017076454A true JP2017076454A (ja) | 2017-04-20 |
JP6306756B2 JP6306756B2 (ja) | 2018-04-04 |
Family
ID=49324941
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013080140A Active JP6081850B2 (ja) | 2012-04-12 | 2013-04-08 | 記憶回路 |
JP2017007216A Expired - Fee Related JP6306756B2 (ja) | 2012-04-12 | 2017-01-19 | 半導体装置 |
JP2018041747A Withdrawn JP2018121065A (ja) | 2012-04-12 | 2018-03-08 | 半導体装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013080140A Active JP6081850B2 (ja) | 2012-04-12 | 2013-04-08 | 記憶回路 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018041747A Withdrawn JP2018121065A (ja) | 2012-04-12 | 2018-03-08 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9208849B2 (ja) |
JP (3) | JP6081850B2 (ja) |
KR (1) | KR101985181B1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101926336B1 (ko) * | 2010-02-05 | 2019-03-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
KR102026718B1 (ko) * | 2011-01-14 | 2019-09-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 기억장치, 반도체 장치, 검출 방법 |
TWI641112B (zh) | 2013-06-13 | 2018-11-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
US9378844B2 (en) | 2013-07-31 | 2016-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including transistor whose gate is electrically connected to capacitor |
US9401432B2 (en) * | 2014-01-16 | 2016-07-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
JP2015172991A (ja) | 2014-02-21 | 2015-10-01 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品、及び電子機器 |
US10007161B2 (en) | 2015-10-26 | 2018-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US20170221899A1 (en) * | 2016-01-29 | 2017-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Microcontroller System |
TWI739796B (zh) | 2016-02-12 | 2021-09-21 | 日商半導體能源硏究所股份有限公司 | 半導體裝置及電子裝置及半導體晶圓 |
US10014325B2 (en) * | 2016-03-10 | 2018-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
KR20180055701A (ko) | 2016-11-17 | 2018-05-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
DE112018006639T5 (de) * | 2017-12-27 | 2020-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Speichervorrichtung |
US10902914B2 (en) | 2018-06-11 | 2021-01-26 | Cyberswarm, Inc. | Programmable resistive memory element and a method of making the same |
WO2020128676A1 (ja) * | 2018-12-21 | 2020-06-25 | 株式会社半導体エネルギー研究所 | 半導体装置、及びその動作方法、並びに電子機器 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000187989A (ja) * | 1998-12-24 | 2000-07-04 | Matsushita Electric Ind Co Ltd | データ記憶装置 |
US20050286292A1 (en) * | 2004-06-23 | 2005-12-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
JP2007115335A (ja) * | 2005-10-20 | 2007-05-10 | Sony Corp | 半導体メモリ装置 |
US20120037972A1 (en) * | 2010-08-16 | 2012-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Family Cites Families (142)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3171836D1 (en) | 1980-12-08 | 1985-09-19 | Toshiba Kk | Semiconductor memory device |
JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | InGaZn↓4O↓7で示される六方晶系の層状構造を有する化合物およびその製造法 |
JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
JPH0358377A (ja) * | 1989-07-24 | 1991-03-13 | Mitsubishi Electric Corp | ダイナミックram用メモリセル回路 |
JP2775040B2 (ja) | 1991-10-29 | 1998-07-09 | 株式会社 半導体エネルギー研究所 | 電気光学表示装置およびその駆動方法 |
JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとpn接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
EP0820644B1 (en) | 1995-08-03 | 2005-08-24 | Koninklijke Philips Electronics N.V. | Semiconductor device provided with transparent switching element |
JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
US6198652B1 (en) * | 1998-04-13 | 2001-03-06 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor integrated memory device |
JP4299913B2 (ja) * | 1998-04-13 | 2009-07-22 | 株式会社東芝 | 半導体記憶装置 |
JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Hoya株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
JP3735855B2 (ja) | 2000-02-17 | 2006-01-18 | 日本電気株式会社 | 半導体集積回路装置およびその駆動方法 |
JP4707244B2 (ja) * | 2000-03-30 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置および半導体装置 |
JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
JP4306142B2 (ja) | 2001-04-24 | 2009-07-29 | 株式会社日立製作所 | 画像表示装置及びその製造方法 |
JP2002368226A (ja) | 2001-06-11 | 2002-12-20 | Sharp Corp | 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器 |
JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
WO2003040441A1 (en) | 2001-11-05 | 2003-05-15 | Japan Science And Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | LnCuO(S,Se,Te)単結晶薄膜の製造方法 |
CN1445821A (zh) | 2002-03-15 | 2003-10-01 | 三洋电机株式会社 | ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法 |
JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
US7088606B2 (en) * | 2004-03-10 | 2006-08-08 | Altera Corporation | Dynamic RAM storage techniques |
CN1998087B (zh) | 2004-03-12 | 2014-12-31 | 独立行政法人科学技术振兴机构 | 非晶形氧化物和薄膜晶体管 |
US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
JP4927321B2 (ja) | 2004-06-22 | 2012-05-09 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
WO2006051994A2 (en) | 2004-11-10 | 2006-05-18 | Canon Kabushiki Kaisha | Light-emitting device |
US7868326B2 (en) | 2004-11-10 | 2011-01-11 | Canon Kabushiki Kaisha | Field effect transistor |
US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
RU2399989C2 (ru) | 2004-11-10 | 2010-09-20 | Кэнон Кабусики Кайся | Аморфный оксид и полевой транзистор с его использованием |
US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
TWI569441B (zh) | 2005-01-28 | 2017-02-01 | 半導體能源研究所股份有限公司 | 半導體裝置,電子裝置,和半導體裝置的製造方法 |
TWI412138B (zh) | 2005-01-28 | 2013-10-11 | Semiconductor Energy Lab | 半導體裝置,電子裝置,和半導體裝置的製造方法 |
US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
WO2006105077A2 (en) | 2005-03-28 | 2006-10-05 | Massachusetts Institute Of Technology | Low voltage thin film transistor with high-k dielectric material |
US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機el表示装置およびその製造方法 |
JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
JP4560502B2 (ja) | 2005-09-06 | 2010-10-13 | キヤノン株式会社 | 電界効果型トランジスタ |
JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
EP1995787A3 (en) | 2005-09-29 | 2012-01-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method therof |
JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
CN101577282A (zh) | 2005-11-15 | 2009-11-11 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ZnOフィルム及びこれを用いたTFTの製造方法 |
US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ZnO TFT |
US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Nec液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーelディスプレイおよびその製造方法 |
KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
WO2008133345A1 (en) | 2007-04-25 | 2008-11-06 | Canon Kabushiki Kaisha | Oxynitride semiconductor |
KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ZnO 계 박막 트랜지스터 및 그 제조방법 |
KR101402189B1 (ko) | 2007-06-22 | 2014-06-02 | 삼성전자주식회사 | Zn 산화물계 박막 트랜지스터 및 Zn 산화물의 식각용액 |
US8354674B2 (en) | 2007-06-29 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer |
KR20090002841A (ko) | 2007-07-04 | 2009-01-09 | 삼성전자주식회사 | 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법 |
TWI353063B (en) | 2007-07-27 | 2011-11-21 | Au Optronics Corp | Photo detector and method for fabricating the same |
JP5182291B2 (ja) * | 2007-11-12 | 2013-04-17 | 富士通セミコンダクター株式会社 | 半導体装置 |
US8202365B2 (en) | 2007-12-17 | 2012-06-19 | Fujifilm Corporation | Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film |
JP5213458B2 (ja) | 2008-01-08 | 2013-06-19 | キヤノン株式会社 | アモルファス酸化物及び電界効果型トランジスタ |
KR101412761B1 (ko) | 2008-01-18 | 2014-07-02 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
JP5121478B2 (ja) | 2008-01-31 | 2013-01-16 | 株式会社ジャパンディスプレイウェスト | 光センサー素子、撮像装置、電子機器、およびメモリー素子 |
JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
JP5781720B2 (ja) | 2008-12-15 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
WO2011048929A1 (en) | 2009-10-21 | 2011-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
SG10201503877UA (en) | 2009-10-29 | 2015-06-29 | Semiconductor Energy Lab | Semiconductor device |
EP2494594B1 (en) | 2009-10-29 | 2020-02-19 | Semiconductor Energy Laboratory Co. Ltd. | Semiconductor device |
EP2494597A4 (en) | 2009-10-30 | 2015-03-18 | Semiconductor Energy Lab | SEMICONDUCTOR COMPONENT |
KR101752518B1 (ko) | 2009-10-30 | 2017-06-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
CN104393007A (zh) | 2009-11-06 | 2015-03-04 | 株式会社半导体能源研究所 | 半导体装置 |
WO2011055625A1 (en) | 2009-11-06 | 2011-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and operating method thereof |
WO2011055660A1 (en) | 2009-11-06 | 2011-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2011055669A1 (en) | 2009-11-06 | 2011-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2011058934A1 (en) | 2009-11-13 | 2011-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
WO2011062058A1 (en) | 2009-11-20 | 2011-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
CN102598266B (zh) | 2009-11-20 | 2015-04-22 | 株式会社半导体能源研究所 | 半导体装置 |
CN102668063B (zh) | 2009-11-20 | 2015-02-18 | 株式会社半导体能源研究所 | 半导体装置 |
KR101662359B1 (ko) | 2009-11-24 | 2016-10-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 메모리 셀을 포함하는 반도체 장치 |
WO2011065258A1 (en) | 2009-11-27 | 2011-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
KR101813460B1 (ko) | 2009-12-18 | 2017-12-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
KR101866734B1 (ko) | 2009-12-25 | 2018-06-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
KR101473684B1 (ko) | 2009-12-25 | 2014-12-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
WO2011089847A1 (en) * | 2010-01-20 | 2011-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Signal processing circuit and method for driving the same |
WO2012008286A1 (en) * | 2010-07-16 | 2012-01-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
2013
- 2013-03-14 US US13/803,602 patent/US9208849B2/en not_active Expired - Fee Related
- 2013-04-08 JP JP2013080140A patent/JP6081850B2/ja active Active
- 2013-04-08 KR KR1020130037935A patent/KR101985181B1/ko active IP Right Grant
-
2017
- 2017-01-19 JP JP2017007216A patent/JP6306756B2/ja not_active Expired - Fee Related
-
2018
- 2018-03-08 JP JP2018041747A patent/JP2018121065A/ja not_active Withdrawn
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000187989A (ja) * | 1998-12-24 | 2000-07-04 | Matsushita Electric Ind Co Ltd | データ記憶装置 |
US20050286292A1 (en) * | 2004-06-23 | 2005-12-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
JP2006012973A (ja) * | 2004-06-23 | 2006-01-12 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2007115335A (ja) * | 2005-10-20 | 2007-05-10 | Sony Corp | 半導体メモリ装置 |
US20120037972A1 (en) * | 2010-08-16 | 2012-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP6081850B2 (ja) | 2017-02-15 |
US20130272055A1 (en) | 2013-10-17 |
KR20130116020A (ko) | 2013-10-22 |
JP2013235644A (ja) | 2013-11-21 |
JP6306756B2 (ja) | 2018-04-04 |
JP2018121065A (ja) | 2018-08-02 |
KR101985181B1 (ko) | 2019-06-04 |
US9208849B2 (en) | 2015-12-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6306756B2 (ja) | 半導体装置 | |
KR102398860B1 (ko) | 반도체 장치 | |
KR102392732B1 (ko) | 반도체 장치 | |
JP6574861B2 (ja) | 半導体装置 | |
JP6419911B2 (ja) | 半導体装置 | |
KR102376226B1 (ko) | 반도체 장치 | |
US9852904B2 (en) | Method for manufacturing semiconductor device | |
TWI641112B (zh) | 半導體裝置 | |
TW202310417A (zh) | 半導體裝置 | |
JP6186166B2 (ja) | 半導体装置 | |
JP6488358B2 (ja) | 半導体装置 | |
JP6293229B2 (ja) | 半導体装置 | |
JP2016208052A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170131 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170131 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170808 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171002 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180213 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180308 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6306756 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |