JP6186166B2

JP6186166B2 - 半導体装置

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Publication number: JP6186166B2
Application number: JP2013096136A
Authority: JP
Inventors: 慎也笹川; 一哉花岡
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-05-02
Filing date: 2013-05-01
Publication date: 2017-08-23
Anticipated expiration: 2033-05-01
Also published as: JP2013251536A

Description

開示する発明の一態様は、半導体装置及び半導体装置の作製方法に関する。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような半導体電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体材料が注目されている。

例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。

特開２００７−１２３８６１号公報特開２００７−９６０５５号公報

半導体装置の高集積化に伴い、トランジスタの微細化が要求されている。微細化されたトランジスタにおいては、各配線間における寄生容量の影響が大きくなるため、トランジスタの低消費電力化、及び動作の高速化には、微細化されたトランジスタにおいて寄生容量を低減させることが重要である。

また、酸化物半導体を用いてトランジスタを作製する場合、酸化物半導体のキャリアの供給源として、酸素欠損が挙げられる。トランジスタのチャネル形成領域を含む酸化物半導体に酸素欠損が多く存在すると、チャネル形成領域中に電子を生じさせてしまい、トランジスタのしきい値電圧をマイナス方向に変動させる要因となる。そのため、酸化物半導体を用いた半導体装置においては、該酸化物半導体中から酸素欠損を低減する処置を講じることが求められる。

上述した問題に鑑み、本発明の一態様では、酸化物半導体を用いた半導体装置であって、良好な電気的特性を維持しつつ微細化を達成した半導体装置を提供することを目的の一とする。また、本発明の一態様では、酸化物半導体層を用いた半導体装置であって、信頼性の高い半導体装置を提供することを目的の一とする。

本明細書等で開示する発明の一態様は、酸化物半導体層、酸化物半導体層と接するゲート絶縁層、及びゲート絶縁層を介して酸化物半導体層と重畳するゲート電極層を含むトランジスタにおいて、ゲート絶縁層の上面及びゲート電極層の側面に接して、ゲート絶縁層よりも酸素に対する透過性の低い（酸素に対するバリア性を有する）第１の絶縁層と、第１の絶縁層を介してゲート電極層の側面に第２の絶縁層と、を設けた構成とする。また、第２の絶縁層の側面は、第１の絶縁層とは異なる絶縁物と接する構成とする。

ゲート絶縁層に接して酸素に対するバリア性を有する絶縁層を設けることで、ゲート絶縁層からの酸素の脱離を抑制することができる。ゲート絶縁層は酸化物半導体層のチャネル形成領域と接する絶縁層であるため、該ゲート絶縁層からの酸素の脱離を抑制することで、ゲート絶縁層に含まれる酸素欠損に起因する酸化物半導体層からの酸素の引き抜きを抑制することができ、結果として酸化物半導体層の酸素欠損を抑制することができる。

また、ゲート絶縁層は、化学量論的組成よりも過剰に酸素を含む領域（以下、酸素過剰領域とも表記する）を有することが好ましい。酸化物半導体層と接するゲート絶縁層が酸素過剰領域を有することで、酸化物半導体層へ酸素を供給することが可能となるため、酸化物半導体層からの酸素の脱離を防止し、膜中の酸素欠損を補填することができる。

また上記において、第２の絶縁層の側面は、第１の絶縁層とは異なる絶縁物と接する。ここで、第１の絶縁層を介してゲート電極層の側面に設けられる第２の絶縁層は、ゲート電極層の側壁絶縁層の一部として機能する。よって、第２の絶縁層の側面（ゲート電極層と対向する側の側面）を絶縁物と接する構成とすることで、当該領域における寄生容量の発生を抑制することができる。

本発明の一態様は、酸化物半導体層と、酸化物半導体層上のゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重畳するゲート電極層と、ゲート絶縁層の上面及びゲート電極層の側面に接する第１の絶縁層と、第１の絶縁層を介してゲート電極層の側面に設けられた第２の絶縁層と、酸化物半導体層の上面、ゲート絶縁層の側面及び第１の絶縁層の側面と接するソース電極層及びドレイン電極層と、を有し、第１の絶縁層は、ゲート絶縁層よりも酸素に対する透過性が低く、第２の絶縁層の側端部は、第１の絶縁層の上面に接し、第２の絶縁層の側面は、絶縁物と接する半導体装置である。

また、本発明の一態様は、酸化物半導体層と、酸化物半導体層上のゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重畳するゲート電極層と、ゲート絶縁層の上面及びゲート電極層の側面に接する第１の絶縁層と、第１の絶縁層を介してゲート電極層の側面に設けられた第２の絶縁層と、ゲート電極層の上面に接して設けられ、側面において第１の絶縁層と接する第３の絶縁層と、酸化物半導体層の上面、ゲート絶縁層の側面及び第１の絶縁層の側面と接するソース電極層及びドレイン電極層と、を有し、第１の絶縁層は、ゲート絶縁層よりも酸素に対する透過性が低く、第２の絶縁層の側端部は、第１の絶縁層の上面に接し、第２の絶縁層の側面は、絶縁物と接する半導体装置である。

上記の半導体装置において、第１の絶縁層の上面に接する第２の絶縁層の側端部から、第１の絶縁層のソース電極層又はドレイン電極層と接する側端部までの幅は、ソース電極層又はドレイン電極層の膜厚よりも大きいことが好ましい。

また、上記の半導体装置に含まれる酸化物半導体層において、ゲート絶縁層と接する領域の膜厚は、ソース電極層又はドレイン電極層と接する領域の膜厚よりも大きくてもよい。

なお、酸化物半導体においては、酸素欠損に加えて水素がキャリアの供給源となる。酸化物半導体中に水素が含まれると、伝導帯から浅い準位にドナーが生成され低抵抗化（ｎ型化）してしまう。よって、上記の半導体装置において、第１の絶縁層として、酸素に対する低い透過性に加えて、ゲート絶縁層よりも水素に対する透過性が低い絶縁層を適用することが好ましい。このような絶縁層を適用することで、ゲート絶縁層及びそれに接する酸化物半導体層への水素又は水素化合物の混入を抑制することができるため、半導体装置の信頼性を向上させることができる。酸素及び水素に対する透過性が低い絶縁層としては、例えば酸化アルミニウム膜が挙げられる。

本発明の一態様によって、酸化物半導体を用いた半導体装置であって、良好な電気的特性を維持しつつ微細化を達成した半導体装置を提供することができる。また、本発明の一態様によって、酸化物半導体層を用いた半導体装置であって、信頼性の高い半導体装置を提供することができる。

半導体装置の一態様を説明する平面図及び断面図。半導体装置の一態様を説明する平面図及び断面図。半導体装置の作製方法を説明する断面図。半導体装置の作製方法を説明する断面図。半導体装置の一態様を示す断面図及び回路図。半導体装置の一態様を示す回路図及び斜視図。半導体装置の一態様を示す断面図及び回路図。半導体装置の一態様を説明するブロック図及びその一部の回路図。電子機器を説明する図。電子機器を説明する図。電子機器を説明する図。

以下では、本発明に開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本明細書に開示する発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す本発明の構成において、同一部分又は同様の機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一態様を図１乃至図４を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体層を有するトランジスタを示す。

図１にトランジスタ４２０の構成例を示す。図１（Ａ）は、トランジスタ４２０の平面図であり、図１（Ｂ）は図１（Ａ）のＸ１−Ｙ１における断面図であり、図１（Ｃ）は、図１（Ａ）のＶ１−Ｗ１における断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ４２０の構成要素の一部（例えば、絶縁層４０７等）を省略して図示している。

図１に示すトランジスタ４２０は、基板４００上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３上のゲート絶縁層４０２と、ゲート絶縁層４０２を介して酸化物半導体層４０３と重畳するゲート電極層４０１と、ゲート絶縁層４０２の上面及びゲート電極層４０１の側面と接する絶縁層４１１と、絶縁層４１１を介してゲート電極層４０１の側面に設けられた絶縁層４１２と、酸化物半導体層４０３の上面、ゲート絶縁層４０２の側面及び絶縁層４１１の側面と接するソース電極層４０５ａ及びドレイン電極層４０５ｂを有する。

トランジスタ４２０において、ゲート絶縁層４０２の上面及びゲート電極層４０１の側面と接する絶縁層４１１として、酸素に対するバリア性を有する絶縁層を用いるものとし、少なくともゲート絶縁層４０２よりも酸素に対する透過性が低い絶縁層を用いる。絶縁層４１１として酸素に対するバリア性を有する絶縁層を設けることで、ゲート絶縁層４０２からの酸素の脱離を抑制することができる。ゲート絶縁層４０２は酸化物半導体層４０３のチャネル形成領域と接する絶縁層であるため、該絶縁層からの酸素の脱離を抑制することで、酸化物半導体層４０３からの酸素の引き抜きを防止することができ、酸化物半導体層４０３の酸素欠損を抑制することができる。

絶縁層４１１としては、例えば、アルミニウム、マグネシウムを添加したアルミニウム、チタンを添加したアルミニウム、マグネシウム、又はチタン等の酸化物若しくは窒化物を単層で、又は積層で用いることができる。

なお、絶縁層４１１として、酸素に対するバリア性に加えて、水素、水分などの不純物に対する透過性の低い膜（ゲート絶縁層４０２よりも水素に対する透過性の低い膜）を用いることがより好ましい。このような膜として、酸化アルミニウム膜を好適に用いることができる。絶縁層４１１として酸素及び水素に対する透過性の低い膜を用いることで、ゲート絶縁層４０２及び酸化物半導体層４０３からの酸素の脱離を防止するだけでなく、トランジスタの電気的特性の変動要因となる水素、水素化合物などの不純物のゲート絶縁層４０２及び酸化物半導体層４０３への混入を抑制することができる。

またトランジスタ４２０において絶縁層４１２は、ゲート電極層４０１の側壁絶縁層の一部として機能する。絶縁層４１２の側端部は、絶縁層４１１の上面（基板４００の表面と平行な面）と接しており、絶縁層４１２においてゲート電極層４０１と対向する側面は、絶縁層４１１とは異なる絶縁物である、絶縁物４１０と接している。図１では、絶縁層４１２の側面には空隙が形成され、絶縁物４１０として絶縁性の気体（例えば、空気）が充填されている例を示すが、本発明の一態様はこれに限られず、該空隙に無機絶縁物又は有機絶縁物が充填されていてもよい。

ゲート電極層４０１の側壁絶縁層の一部として機能する絶縁層４１１の側面（ゲート電極層４０１と対向する側の側面）を絶縁物と接する構成とすることで、当該領域おける寄生容量の発生を抑制することができる。

また、基板４００上の下地絶縁層４３６、絶縁層４０７、絶縁層４０９又は絶縁層４１８をトランジスタ４２０の構成要素に含めてもよい。

なお、酸化物半導体層は、単結晶酸化物半導体層と非単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、非晶質酸化物半導体層、微結晶酸化物半導体層、多結晶酸化物半導体層、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。トランジスタ４２０に含まれる酸化物半導体層４０３は、上記のいずれの構造であってもよく、ＣＡＡＣ−ＯＳ膜とすることが好ましい。

以下に、酸化物半導体層の各構造について説明する。

非晶質酸化物半導体層は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体層である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体層が典型である。

微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体層よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体層４０３は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

図２に示すトランジスタ４２２は、トランジスタ４２０の変形例である。図２（Ａ）は、トランジスタ４２２の平面図であり、図２（Ｂ）は、図２（Ａ）のＸ２−Ｙ２における断面図であり、図２（Ｃ）は、図２（Ａ）のＶ２−Ｗ２における断面図である。なお、図２（Ａ）では、煩雑になることを避けるため、トランジスタ４２２の構成要素の一部（例えば、絶縁層４０７等）を省略して図示している。

図２に示すトランジスタ４２２は、基板４００上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３上のゲート絶縁層４０２と、ゲート絶縁層４０２を介して酸化物半導体層４０３と重畳するゲート電極層４０１と、ゲート絶縁層４０２の上面及びゲート電極層４０１の側面に接する絶縁層４１１と、絶縁層４１１を介してゲート電極層４０１の側面に設けられた絶縁層４１２と、ゲート電極層４０１の上面に接して設けられ、側面において絶縁層４１１と接する絶縁層４１６と、酸化物半導体層４０３の上面、ゲート絶縁層４０２の側面及び絶縁層４１１の側面と接するソース電極層４０５ａ及びドレイン電極層４０５ｂと、を電気的に接続するソース電極層４０５ａ及びドレイン電極層４０５ｂと、を有する。

トランジスタ４２２において、ゲート電極層４０１の上面に接して設けられた絶縁層４１６は、ゲート電極層４０１の形成時においてハードマスクとして機能し、ゲート電極層４０１の上面を保護することができる。絶縁層４１６は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム等を用いることができ、積層構造又は単層構造で設ける。また、絶縁層４１２よりもエッチング速度の遅い絶縁層を選択することで、側壁絶縁層を作製するエッチング処理の際にゲート電極層４０１の膜減りを低減するエッチング保護膜として機能させることができる。

なお、絶縁層４１６は、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形成時においてもゲート電極層４０１のハードマスクとして機能する。絶縁層４１６を設けることでソース電極層４０５ａ及びドレイン電極層４０５ｂと、ゲート電極層４０１とのエッチングの選択比を考慮する必要がなく材料の自由度が向上する。例えば、ソース電極層４０５ａ及びドレイン電極層４０５ｂと、ゲート電極層４０１とを同じ材料で構成してもよい。

また、トランジスタ４２２では、絶縁層４１１の側面に接して絶縁層４１９が設けられる。絶縁層４１９は、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成後に絶縁層４１１の側面に形成される空隙に接するように絶縁層４０９上に形成される。つまり、絶縁層４１９の一部であって該空隙に設けられた領域は、トランジスタ４２０の絶縁物４１０に相当する。絶縁層４１９としては、無機絶縁層、又は有機絶縁層を形成することができる。

以下に、トランジスタ４２０の作製方法の一例について図３及び図４を用いて説明する。

絶縁表面を有する基板４００上に下地絶縁層４３６を形成する。

絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも後の熱処理工程に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。

また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層４０３を含むトランジスタ４２０を直接作製してもよいし、他の作製基板に酸化物半導体層４０３を含むトランジスタ４２０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体層を含むトランジスタ４２０との間に剥離層を設けるとよい。

下地絶縁層４３６としては、プラズマＣＶＤ法又はスパッタリング法等により形成することができ、酸化シリコン膜、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を含む膜の単層又は積層構造とすることができる。但し、下地絶縁層４３６は、酸化物絶縁層を含む単層又は積層構造として、該酸化物絶縁層が後に形成される酸化物半導体層４０３と接する構造とすることが好ましい。なお、下地絶縁層４３６は、必ずしも設けなくともよい。

下地絶縁層４３６は酸素過剰領域を有すると、下地絶縁層４３６に含まれる過剰な酸素によって、後に形成される酸化物半導体層４０３の酸素欠損を補填することが可能であるため好ましい。下地絶縁層４３６が積層構造の場合は、少なくとも酸化物半導体層４０３と接する層（好ましくは酸化物絶縁層）において酸素過剰領域を有することが好ましい。下地絶縁層４３６に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて下地絶縁層４３６を成膜すればよい。又は、成膜後の下地絶縁層４３６に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。

また、下地絶縁層４３６は、酸素過剰領域を有する層の下側に接して、窒化シリコン膜、窒化酸化シリコン膜又は酸化アルミニウム膜を有することが好ましい。下地絶縁層４３６が窒化シリコン膜、窒化酸化シリコン膜又は酸化アルミニウム膜を有することで、酸化物半導体層４０３への不純物の拡散を防止することができる。

下地絶縁層４３６において酸化物半導体層４０３が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法）、ドライエッチング処理、プラズマ処理を用いることができる。

プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、下地絶縁層４３６の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。

平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、下地絶縁層４３６表面の凹凸状態に合わせて適宜設定すればよい。

また、下地絶縁層４３６を水素（水や水酸基を含む）などの不純物が低減され、かつ酸素過剰な状態とするために、下地絶縁層４３６に水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドープ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行ってもよく、両方を繰り返し行ってもよい。

次に、下地絶縁層４３６上に酸化物半導体層を成膜し、島状に加工して酸化物半導体層４０３を形成する。酸化物半導体層４０３の膜厚は、例えば、１ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１０ｎｍとする。

酸化物半導体層は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶構造であってもよい。成膜後の酸化物半導体層に熱処理を行うことによって、結晶性を向上させてもよい。結晶性を向上させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。

酸化物半導体層の成膜方法は、スパッタリング法、ＭＢＥ（ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。

酸化物半導体層を成膜する際、できる限り酸化物半導体層に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。

また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、例えば、水素分子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。

また、酸化物半導体層をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。

また、基板４００を高温に保持した状態で酸化物半導体層を形成することも、酸化物半導体層中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体層を形成することができる。

酸化物半導体層４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を含む。特に、インジウムと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか一種または複数種を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、インジウムを含む酸化物半導体を用いたトランジスタは、これらに限られず、必要とする電気的特性（電界効果移動度、しきい値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする電気的特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いたトランジスタでは比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を用いたトランジスタでも、バルク内欠陥密度を低くすることにより電界効果移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）^２＋（ｂ−Ｂ）^２＋（ｃ−Ｃ）^２≦ｒ^２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

酸化物半導体層４０３は、単層構造としてもよいし、複数の酸化物半導体層が積層された構造としてもよい。例えば、酸化物半導体層４０３を、第１の酸化物半導体層と第２の酸化物半導体層の積層として、第１の酸化物半導体層と第２の酸化物半導体層に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体層に三元系金属の酸化物を用い、第２の酸化物半導体層に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体層と第２の酸化物半導体層を、どちらも三元系金属の酸化物としてもよい。

また、第１の酸化物半導体層と第２の酸化物半導体層の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。

この時、第１の酸化物半導体層と第２の酸化物半導体層のうち、ゲート電極に近い側（チャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。

酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。

チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。

また、第１の酸化物半導体層と第２の酸化物半導体層に、結晶性の異なる酸化物半導体膜を適用してもよい。すなわち、単結晶酸化物半導体膜、多結晶酸化物半導体膜、非晶質酸化物半導体膜、またはＣＡＡＣ−ＯＳ膜を適宜組み合わせた構成としてもよい。

なお、非晶質酸化物半導体膜は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体層は、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体膜を適用することが好ましい。

また、酸化物半導体層４０３に、当該酸化物半導体層４０３に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。

この熱処理によって、ｎ型の導電性を付与する不純物である水素を酸化物半導体から除去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体層４０３に含まれる水素濃度を、５×１０^１９ｃｍ^−３以下、好ましくは５×１０^１８ｃｍ^−３以下とすることができる。

なお、脱水化又は脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジスタ４２０の作製工程においてどのタイミングで行ってもよい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。

なお、下地絶縁層４３６として酸素を含む絶縁層を設ける場合、脱水化又は脱水素化のための熱処理を、酸化物半導体層を島状に加工する前に行うと、下地絶縁層４３６に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。

熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

また、熱処理で酸化物半導体層４０３を加熱した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層４０３を高純度化及びｉ型（真性）化することができる。

また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがあるため、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。

脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。

酸化物半導体層に酸素導入する場合、酸化物半導体層に直接導入してもよいし、後に形成されるゲート絶縁層４０２や絶縁層４０７などの他の膜を通過して酸化物半導体層４０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法などを用いればよい。露出された酸化物半導体層４０３へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。

酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ_２ガス、Ｎ_２Ｏガス、ＣＯ_２ガス、ＣＯガス、ＮＯ_２ガス等を用いることができる。なお、酸素の供給ガスに希ガス（例えばＡｒ）を含有させてもよい。

例えば、イオン注入法で酸化物半導体層４０３へ酸素イオンの注入を行う場合、ドーズ量を１×１０^１３ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよい。

または、酸化物半導体層４０３と接する絶縁層を、酸素過剰領域を含む層とし、該絶縁層と酸化物半導体層４０３とが接した状態で熱処理を行うことにより、絶縁層に過剰に含まれる酸素を酸化物半導体層４０３へ拡散させ、酸化物半導体層４０３へ酸素を供給してもよい。該熱処理は、トランジスタ４２０の作製工程における他の熱処理と兼ねることもできる。

酸化物半導体層への酸素の供給は酸化物半導体層の成膜後であれば、そのタイミングは特に限定されない。また、酸化物半導体層への酸素の導入は複数回行ってもよい。また、酸化物半導体層を複数層の積層構造とする場合には、脱水化又は脱水素化のための熱処理及び／又は酸素の供給は、各酸化物半導体層に対して別々に行ってもよいし、積層構造を形成した後の酸化物半導体層４０３に対して行ってもよい。

下地絶縁層４３６と酸化物半導体層４０３とを大気に曝露せずに連続的に形成することが好ましい。下地絶縁層４３６と酸化物半導体層４０３とを大気に曝露せずに連続して形成すると、下地絶縁層４３６表面に水素や水分などの不純物が吸着することを防止することができる。

次いで、酸化物半導体層４０３を覆うゲート絶縁膜４０２ａを形成する。ゲート絶縁膜４０２ａは、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。なお、μ波（例えば、周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成することができるため、ゲート絶縁膜４０２ａの形成に用いると好ましい。

ゲート絶縁膜４０２ａの被覆性を向上させるために、酸化物半導体層４０３表面にも上記平坦化処理を行ってもよい。特にゲート絶縁膜４０２ａとして膜厚の薄い絶縁層を用いる場合、酸化物半導体層４０３表面の平坦性が良好であることが好ましい。

ゲート絶縁膜４０２ａの材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いることができる。ゲート絶縁膜４０２ａは、酸化物半導体層４０３と接する部分において酸素を含むことが好ましく、酸素過剰領域を含むことがより好ましい。

また、ゲート絶縁膜４０２ａの材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどの材料を用いてもよい。さらに、ゲート絶縁膜４０２ａは、単層構造としてもよいし、積層構造としてもよい。

ゲート絶縁膜４０２ａを水素（水や水酸基を含む）などの不純物が低減され、かつ酸素過剰な状態とするために、ゲート絶縁膜４０２ａに水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドープ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行ってもよく、両方を繰り返し行ってもよい。

次にゲート絶縁膜４０２ａ上に導電膜を形成し、該導電膜をエッチングして、ゲート電極層４０１を形成する（図３（Ａ）参照）。

ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。また、ゲート電極層４０１の膜厚は５０ｎｍ以上３００ｎｍ以下が好ましい。

また、ゲート電極層４０１の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。

また、ゲート絶縁層４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリオフのスイッチング素子を実現できる。

次いで、ゲート電極層４０１を覆うように、ゲート絶縁膜４０２ａ上に絶縁膜４１１ａを形成し、その後、絶縁膜４１１ａ上に絶縁膜４１４ａを形成する（図３（Ｂ）参照）。

絶縁膜４１１ａ及び絶縁膜４１４ａは、後に選択的にエッチングされることで、ゲート電極層４０１の側壁絶縁層として機能する膜である。絶縁膜４１１ａとしては、ゲート絶縁膜４０２ａよりも酸素に対する透過性の低い膜を適用することができる。また、水素、水素化合物（例えば、水）などの不純物、及び酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高い膜を適用することがより好ましい。

絶縁膜４１１ａはスパッタリング法で形成することができる。また、絶縁膜４１１ａの膜厚は、５ｎｍ以上２０ｎｍ以下とすることが好ましく、５ｎｍ以上１０ｎｍ以下とすることがより好ましい。絶縁膜４１１ａの膜厚を５ｎｍ以上とすることで、十分なバリア効果を得ることができる。また、絶縁膜４１１ａの膜厚を大きくしすぎると、成膜時間が長くかかるうえ、加工のためのエッチング時間も長くかかり、生産性が低下してしまうが、絶縁膜４１１ａの膜厚を２０ｎｍ以下とすることで、後の工程において容易にパターン形成を行うことができる。

なお、ゲート電極層４０１を覆うようにゲート絶縁層４０２の上にスパッタリング法によって金属膜を成膜した後、該金属膜に酸素又は窒素を導入して、絶縁性の金属酸化物膜又は金属窒化物膜とすることで絶縁膜４１１ａとしてもよい。

絶縁膜４１４ａとしては、絶縁膜４１１ａとエッチングの選択比がとれる材料を適宜選択して適用する。例えば、絶縁膜４１１ａとして酸化アルミニウム膜を用いた場合、絶縁膜４１４ａには、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等を用いることができる。また、絶縁膜４１４ａは、ＬＰＣＶＤ法、プラズマＣＶＤ法等のＣＶＤ法を用いて形成することが好ましい。

次いで、絶縁膜４１４ａを異方性エッチングして、絶縁膜４１１ａを介してゲート電極層４０１の側面に絶縁層４１４を形成する（図３（Ｃ）参照）。

その後、絶縁層４１４をマスクとして、絶縁膜４１１ａ及びゲート絶縁膜４０２ａをエッチングして、絶縁層４１１及びゲート絶縁層４０２を形成する（図３（Ｄ）参照）。絶縁層４１４をマスクとしたエッチングによって形成される絶縁層４１１及びゲート絶縁層４０２は、それぞれの端部が概略一致している。

なお、エッチングの条件によっては、図３（Ｄ）に示すようにゲート絶縁膜４０２ａのエッチングにより、酸化物半導体層４０３も同時にエッチングされ、酸化物半導体層４０３においてゲート絶縁層４０２と重畳しない領域の膜厚が小さくなることがある。

その後、再び絶縁層４１４をエッチングして縮小させ、絶縁層４１２を形成する（図３（Ｅ）参照）。絶縁層４１４をエッチングすることで、絶縁層４１１の一部が露出する。ここで、絶縁層４１１の露出した領域は、後のソース電極層及びドレイン電極層の形成工程において、該電極層のエッチングストッパーとして機能する領域である。よって、露出した領域の幅ｄ（絶縁層４１１の上面に接する絶縁層４１２の側端部から、絶縁層４１１の側端部までの幅）が、後に形成されるソース電極層及びドレイン電極層の膜厚よりも大きくなるように絶縁層４１２の大きさを適宜設定する。

次いで、絶縁層４１１と絶縁層４１２とからなるゲート電極層４０１の側壁絶縁層、及びゲート電極層４０１を覆うように酸化物半導体層４０３上に導電膜４０４を形成する。

導電膜４０４は、ソース電極層４０５ａ及びドレイン電極層４０５ｂ（これと同じ層に形成される配線を含む）となる膜であり、その材料としては例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。また、導電膜４０４としては、導電性の金属酸化物で形成してもよい。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３−ＳｎＯ_２）、酸化インジウム酸化亜鉛（Ｉｎ_２Ｏ_３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。

ゲート電極層４０１と重畳する領域以外の導電膜４０４を、選択的にエッチングしてパターン形成した後、導電膜４０４上に絶縁層４０７及び絶縁層４０９を形成する（図４（Ａ）参照）。

絶縁層４０７としては、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜した、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜等の無機絶縁膜を単層で又は積層構造で用いることができる。

絶縁層４０９としては、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成するものとし、無機絶縁膜と平坦化絶縁膜を積層させてもよい。平坦化絶縁膜としては、ポリイミド系樹脂、アクリル系樹脂、ベンゾシクロブテン系樹脂等の有機材料と用いることができる。又は、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。

次いで、絶縁層４０９、絶縁層４０７及び導電膜４０４に研磨（切削、研削）処理を行い、ゲート電極層４０１と重畳する領域の導電膜４０４を除去することによって、導電層４０４ａ及び導電層４０４ｂを形成する（図４（Ｂ）参照）。研磨処理によってゲート電極層４０１と重畳する領域の導電膜４０４を除去することで、ゲート電極層４０１と重畳する領域の導電膜４０４の除去を、レジストマスクを用いることなく行うことができるため、トランジスタ４２０が微細なチャネル長を有する場合であっても精度よく加工することができる。

研磨（切削、研削）方法としては化学的機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を好適に用いることができる。本実施の形態では、ＣＭＰ処理によってゲート電極層４０１と重畳する領域の導電膜４０４を除去する。

なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、生産性及び表面の平坦性をより向上させることができる。

なお、本実施の形態では、ゲート電極層４０１と重畳する領域の導電膜４０４の除去にＣＭＰ処理を用いたが、他の研磨（研削、切削）処理を用いてもよい。又は、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜４０４の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。

その後、導電層４０４ａ及び導電層４０４ｂにおいて絶縁層４１２の側面と接する領域を異方性エッチングにより選択的に除去する。これによって、酸化物半導体層４０３の上面、ゲート絶縁層４０２の側面及び絶縁層４１１の側面と接するソース電極層４０５ａ及びドレイン電極層４０５ｂが形成される（図４（Ｃ）参照）。

導電層４０４ａ及び導電層４０４ｂにおいて絶縁層４１２の側面と接する領域は、絶縁層４１２及び絶縁層４１１を介してゲート電極層４０１と対向するため、導電層４０４ａ及び導電層４０４ｂと、ゲート電極層４０１との間の寄生容量が発生する。特に、トランジスタが微細化され、側壁絶縁層の幅が縮小される程、この寄生容量が生じやすくなる。よって、導電層４０４ａ及び導電層４０４ｂにおいて絶縁層４１２の側面と接する領域を除去することで、寄生容量を低減することが可能となる。

また、ＣＭＰ処理の不良等によって導電層４０４ａ及び／又は導電層４０４ｂと、ゲート電極層４０１とが接する不良箇所がある場合でも、異方性エッチング処理を行うことで、該不良箇所を確実に行い、ゲートリークを抑制することができる。よって、半導体装置を歩留まりよく提供することが可能となる。

上述したとおり、絶縁層４１１の上面に接する絶縁層４１２の側端部から、ソース電極層４０５ａ及びドレイン電極層４０５ｂと接する絶縁層４１１の側端部までの幅が、ソース電極層４０５ａ及びドレイン電極層４０５ｂの膜厚よりも大きいことで、導電層４０４ａ及び導電層４０４ｂのエッチング処理において、該領域がエッチングストッパーとして機能することが可能となる。よって、エッチング処理による酸化物半導体層４０３の露出を防止することができる。酸化物半導体層４０３の一部が露出し、酸化物半導体層４０３の上面においてソース電極層４０５ａ又はドレイン電極層４０５ｂと接しない領域（オフセット領域）が形成されると、トランジスタのオン電流の低下要因となるため、絶縁層４１１をエッチングストッパーとして用いることで、良好な電気的特性を維持しつつ、トランジスタの寄生容量を低減することができる。

なお、絶縁層４１１の上面に接する絶縁層４１２の側端部から、ソース電極層４０５ａ及びドレイン電極層４０５ｂと接する絶縁層４１１の側端部までの幅の大きさによっては、ソース電極層４０５ａ及びドレイン電極層４０５ｂは、絶縁層４１１の上面の一部と接する。

導電層４０４ａ及び導電層４０４ｂのエッチング処理はドライエッチング及びウェットエッチングを適用することができ、双方を組み合わせて用いてもよい。または、エッチング処理に代えてＣＭＰ処理等の研磨処理によって絶縁層４１２と接する導電層４０４ａ及び導電層４０４ｂを除去してもよい。ＣＭＰ処理等の研磨処理を適用する場合には、導電層４０４ａ及び導電層４０４ｂを形成後、研磨条件を適宜変更し、連続的に、絶縁層４１２と接する導電層４０４ａ及び導電層４０４ｂを除去することができる。

その後、絶縁層４０９上に絶縁層４１８を形成する。絶縁層４１８は、絶縁層４０７又は絶縁層４０９と同様の材料、同様の形成方法を適用することができる。また、絶縁層４１２、絶縁層４０７及び絶縁層４１８とで囲まれた領域（絶縁層４１２の側面と接する領域）は、空隙が形成され、絶縁物４１０として絶縁性の気体（例えば、空気）が充填されている。

以上の工程で、本実施の形態で示すトランジスタ４２０を有する半導体装置を作製することができる。

トランジスタ４２０において絶縁層４１１は、ゲート絶縁層４０２よりも酸素に対する透過性が低い膜であり、酸素に対するバリア膜として機能することができる。よって、絶縁層４１１を設けることでゲート絶縁層４０２及びそれに接する酸化物半導体層４０３の酸素欠損を抑制することが可能であるため、トランジスタ４２０の信頼性を向上させることができる。

また、絶縁層４１１の一部をエッチングストッパーとして用い、側壁絶縁層（具体的には絶縁層４１２）の側面に接する導電層を除去することで、良好な電気的特性を維持しつつ、トランジスタの寄生容量を低減することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、実施の形態１で示すトランジスタを適用した半導体装置の一例として、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を、図面を用いて説明する。

図５は、半導体装置の構成の一例である。図５（Ａ）に、半導体装置の断面図を、図５（Ｂ）に半導体装置の回路図をそれぞれ示す。

図５（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２としては、実施の形態１で示した本発明の一態様のトランジスタを適用することができる。本実施の形態では、トランジスタ１２２と同様の構成を有するトランジスタを用いる。

ここで、第１の半導体材料と第２の半導体材料は異なるバンドギャップを持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタをトランジスタ１６２として用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図５（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板２００に設けられたチャネル形成領域２１６と、チャネル形成領域２１６を挟むように設けられた不純物領域２１４及び高濃度不純物領域２２０（これらを合わせて単に不純物領域とも呼ぶ）と、高濃度不純物領域２２０に接する金属間化合物領域２２４と、チャネル形成領域２１６上に設けられたゲート絶縁層２０８と、ゲート絶縁層２０８上に設けられたゲート電極層２１０と、ゲート電極層２１０の側面に設けられたサイドウォール絶縁層２１８と、電極層２１２ａと、電極層２１２ｂと、を有する。

なお、電極層２１２ａ及び電極層２１２ｂは、ソース電極層又はドレイン電極層として機能する電極層であり、ゲート電極層２１０上の絶縁層２２８に設けられたコンタクトホールを介して、金属間化合物領域２２４と電気的に接続している。絶縁層２２８は単層構造としても積層構造としてもよく、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。

基板２００上にはトランジスタ１６０を囲むように素子分離絶縁層２０６が設けられている。

単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。

図５（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。酸化物半導体をチャネル形成領域に用いたトランジスタは、極めて小さいオフ特性を実現することができる。なお、トランジスタ１６２に含まれる酸化物半導体層は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、より優れたオフ特性のトランジスタ１６２を得ることができる。

トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

トランジスタ１６２は、酸化物半導体層２４４と、酸化物半導体層２４４上のゲート絶縁層２６０と、ゲート絶縁層２６０を介して酸化物半導体層２４４と重畳するゲート電極層２６２と、ゲート絶縁層２６０の上面及びゲート電極層２６２の側面と接する絶縁層２６３と、絶縁層２６３を介してゲート電極層２６２の側面に設けられた絶縁層２６４と、酸化物半導体層２４４の上面、ゲート絶縁層２６０の側面及び絶縁層２６３の側面と接する電極層２６８ａ及び電極層２６８ｂを有する。

トランジスタ１６２に含まれる絶縁層２６３として、酸素に対するバリア性を有する絶縁層を用いることで、ゲート絶縁層２６０からの酸素の脱離を抑制し、酸化物半導体層２４４の酸素欠損を抑制することができる。また、絶縁層２６４においてゲート電極層２６２と対向する側面を絶縁物と接する構成とすることで、寄生容量の発生を抑制することができる。

トランジスタ１６２上には、絶縁層２３２、絶縁層２３５及び絶縁層２３６が単層または積層で設けられている。

絶縁層２３５上にはトランジスタ１６２と、他のトランジスタを接続するための配線層２５６が設けられている。配線層２５６は、絶縁層２３６、絶縁層２３５、及び絶縁層２３２などに形成されたコンタクトホールを介して電極層２６８ｂと電気的に接続される。なお、コンタクトホールに別途電極層を形成し、該電極層を介して、配線層２５６と電極層２６８ｂとを電気的に接続してもよい。

また、絶縁層２３２を介して、トランジスタ１６２の電極層２６８ａと重畳する領域には、導電層２５３が設けられており、電極層２６８ａと、絶縁層２３２と、導電層２５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層２６８ａは、容量素子１６４の一方の電極として機能し、導電層２５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。

本実施の形態において、導電層２５３は、絶縁層２３５中に埋め込まれるように設けられている。

電極層２６８ａは、絶縁層２０４中に埋め込まれるように設けられた電極層２０２と電気的に接続している。また、電極層２０２は、絶縁層２３４に設けられたコンタクトホールを介して電極層２２２と電気的に接続している。図５（Ａ）では図示しないが、電極層２２２は、トランジスタ１６０のゲート電極層２１０と電気的に接続している。よって、トランジスタ１６２の電極層２６８ａは、トランジスタ１６０のゲート電極層２１０と電気的に接続している。

絶縁層２３０及び絶縁層２３４の構成は、絶縁層２２８と同様とすることができる。なお、絶縁層２２８、絶縁層２３０、絶縁層２３４は、必要であれば平坦化処理を施してもよい。また、トランジスタ１６２の電極層２６８ａと、トランジスタ１６０のゲート電極層２１０との電気的な接続は、図５（Ａ）に示す構成に限られず、間に介する電極層（又は配線層）、絶縁層の構成は適宜設定することが可能である。例えば、電極層２０２と電極層２２２との間に別途電極層を設けてもよいし、電極層２６８ａとゲート電極層２１０とを直接接続してもよい。

図５（Ａ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられている。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられていることが好ましい。例えば、容量素子１６４の導電層２５３は、トランジスタ１６０のゲート電極層２１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。

次に、図５（Ａ）に対応する回路構成の一例を図５（Ｂ）に示す。

図５（Ｂ）において、第１の配線（１ｓｔＬｉｎｅ）とトランジスタ１６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄＬｉｎｅ）とトランジスタ１６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄＬｉｎｅ）とトランジスタ１６２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈＬｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極層またはドレイン電極層の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈＬｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。

図５（Ｂ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。

トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中間の電位Ｖ_０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。情報を読み出さないメモリセルにおいては、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。ここで、トランジスタ１６２をノーマリオフのトランジスタとすることで、電力の供給がない場合において、トランジスタ１６２のゲート（ゲート電極層２６２）には接地電位が入力される構成とすることができる。こうして、電力の供給が無い場合において、トランジスタ１６２はオフ状態を維持することができ、記憶内容を保持し続けることができる。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。

（実施の形態３）
本実施の形態においては、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態２に示した構成と異なる構成について、図６を用いて説明を行う。

図６（Ａ）は、半導体装置の回路構成の一例を示し、図６（Ｂ）は半導体装置の一例を示す概念図である。まず、図６（Ａ）に示す半導体装置について説明を行い、続けて図６（Ｂ）に示す半導体装置について、以下説明を行う。

図６（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極層又はドレイン電極層とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極層とは電気的に接続され、トランジスタ１６２のソース電極層又はドレイン電極層と容量素子２５４の第１の端子とは電気的に接続されている。

次に、図６（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。

まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。

酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。また、トランジスタ１６２をノーマリオフのトランジスタとすることで、電力の供給がない場合において、トランジスタ１６２のゲートには接地電位が入力される構成とすることができる。こうして、電力の供給が無い場合において、トランジスタ１６２はオフ状態を維持することができ、記憶内容を保持し続けることができる。

次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。

例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。

このように、図６（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。

次に、図６（Ｂ）に示す半導体装置について、説明を行う。

図６（Ｂ）に示す半導体装置は、上部に記憶回路として図６（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）を動作させるために必要な周辺回路２５８を有する。なお、周辺回路２５８は、メモリセルアレイ２５１と電気的に接続されている。

図６（Ｂ）に示した構成とすることにより、周辺回路２５８をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。

周辺回路２５８に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。

なお、図６（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、本明細書に示すトランジスタを使用した半導体装置の他の例として、論理回路であるＮＯＲ型回路、及びＮＡＮＤ型回路を図７（Ａ）乃至（Ｃ）に示す。図７（Ｂ）はＮＯＲ型回路であり、図７（Ｃ）はＮＡＮＤ型回路である。図７（Ａ）は図７（Ｂ）のＮＯＲ型回路におけるトランジスタ８０２及びトランジスタ８０３の構造を示す断面図である。

図７（Ｂ）及び（Ｃ）に示すＮＯＲ型回路及びＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジスタ８０１、８０２、８１１、８１４は、実施の形態２で示したトランジスタ１６０と同様の構成とすることができる。本実施の形態では、ｎ型の導電型を有する半導体材料を用いた基板８００（例えば、ｎ型単結晶シリコン基板）に、ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を導入してｐ型不純物領域を有するｐチャネル型トランジスタを形成する。

また、ｎチャネル型トランジスタであるトランジスタ８０３、８０４、８１２、８１３は、実施の形態１で示すトランジスタと同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを適用する。

なお、図７（Ａ）乃至（Ｃ）に示すＮＯＲ型回路及びＮＡＮＤ型回路においては、トランジスタ８０３、８０４、８１２、８１３は、ゲート絶縁層の上面及びゲート電極層の側面と接する絶縁層として酸素に対するバリア性を有する絶縁層を用い、且つ、該酸素に対するバリア性を有する絶縁層を介してゲート電極層の側面に設けられた絶縁層の、ゲート電極層と対向する側面を絶縁物と接する構成とする。よって、酸化物半導体層の酸素欠損を抑制し、寄生容量の発生を抑制することができる。

図７（Ａ）に示す半導体装置は、基板８００に単結晶シリコン基板を用いて、該単結晶シリコン基板にトランジスタ８０２を形成し、トランジスタ８０２上に、酸化物半導体層をチャネル形成領域に用いたトランジスタ８０３を積層する例である。基板８００上にはトランジスタ８０２を囲むように素子分離絶縁層８０６が設けられている。トランジスタ８０３上には、絶縁層８４０が設けられている。

図７（Ａ）には明示的に図示しないが、トランジスタ８０３のゲート電極層８４１ａは、絶縁層８３７中に埋め込まれるように設けられた電極層８３５と電気的に接続している。電極層８３５は、絶縁層８３６及び絶縁層８３３に設けられたコンタクトホールを介して、配線層８３２と電気的に接続している。また、図７（Ａ）には明示的に図示しないが、配線層８３２は、絶縁層８３０及び絶縁層８２６に設けられたコンタクトホールを介して、トランジスタ８０２のゲート電極層８２１と電気的に接続している。従って、トランジスタ８０３のゲート電極層８４１ａは、トランジスタ８０２のゲート電極層８２１と電気的に接続している。

また、図７（Ａ）には明示的に図示しないが、トランジスタ８０２の電極層８２５は、配線層８３４と電気的に接続しており、配線層８３４は、電極層８３１を介してトランジスタ８０３の電極層８４５と電気的に接続している。よって、トランジスタ８０２の電極層８２５と、トランジスタ８０３の電極層８４５とは、電気的に接続している。

なお、トランジスタ８０２の電極層（又はゲート電極層）と、トランジスタ８０３の電極層（又はゲート電極層）との電気的な接続は、図７（Ａ）に示す構成に限られず、間に介する電極層（又は配線層）、絶縁層の構成は適宜設定することが可能である。

図７（Ａ）に示すように、トランジスタ８０２と、トランジスタ８０３とを積層しても設けることより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。また、トランジスタ８０２はノーマリオフを実現可能なトランジスタであるため、論理回路の制御を正確に行うことができる。

（実施の形態５）
本実施の形態では、半導体装置の一例として、上記実施の形態１に開示したトランジスタを少なくとも一部に用いたＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）について説明する。

図８（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図８（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（ＢｕｓＩ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭＩ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図８（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。

図８（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、上記実施の形態２又は３に開示したメモリセルを用いてもよい。

図８（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、論理値を反転させる論理素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。論理値を反転させる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

電源停止に関しては、図８（Ｂ）または図８（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図８（Ｂ）及び図８（Ｃ）の回路の説明を行う。

図８（Ｂ）及び図８（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、上記実施の形態１に開示したトランジスタを含む記憶回路の構成の一例を示す。

図８（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、実施の形態２又は３に記載されているメモリセルを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図８（Ｂ）では、スイッチング素子１１４１として、上記実施の形態１に開示したトランジスタを用いており、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。

なお、図８（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

また、図８（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。

また、図８（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）等のＬＳＩにも応用可能である。

また、スピントロニクスデバイスとして知られるスピンＭＲＡＭ（スピン注入磁化反転型ＭＲＡＭ）と、酸化物半導体を用いたメモリの比較表を表１に示す。

酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニクスデバイスと比べて、駆動方式、書き込み原理、材料などが大きく異なっている。

また、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニクスデバイスに比べて、耐熱性、３Ｄ化（３層以上の積層構造化）、磁界耐性など多くの点で有利である。なお、表１にあるオーバーヘッドの電力とは、プロセッサ内のメモリ部などに書き込む電力など、所謂オーバーヘッドに消費される電力のことである。

このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメモリを利用することで、ＣＰＵの省電力化が実現可能となる。

（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図９に示す。

図９（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。また、電力供給のための電源コード９００５を筐体９００１に有している。

実施の形態１に示すトランジスタは、表示部９００３に用いることが可能であり、電子機器に高い信頼性を付与することができる。

表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせることができる。

また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。

図９（Ｂ）は、携帯音楽プレーヤであり、本体３０２１には表示部３０２３と、耳に装着するための固定部３０２２と、スピーカ、操作ボタン３０２４、外部メモリスロット３０２５等が設けられている。実施の形態１のトランジスタ、または実施の形態２乃至４に示したメモリや論理回路を本体３０２１に内蔵されているメモリやＣＰＵなどに適用することにより、より省電力化された携帯音楽プレイヤー（ＰＤＡ）とすることができる。

さらに、図９（Ｂ）に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。

図９（Ｃ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。コンピュータは、本発明の一態様を用いて作製される半導体装置をその表示部９２０３に用いることにより作製される。実施の形態５に示したＣＰＵを利用すれば、省電力化されたコンピュータとすることが可能となる。

図１０（Ａ）及び図１０（Ｂ）は２つ折り可能なタブレット型端末である。図１０（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。

図１０（Ａ）及び図１０（Ｂ）に示すような携帯機器においては、画像データの一時記憶などにメモリとしてＳＲＡＭまたはＤＲＡＭが使用されている。例えば、実施の形態２又は３に説明した半導体装置をメモリとして使用することができる。先の実施の形態で説明した半導体装置をメモリに採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。

また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。

また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。

また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。

また、図１０（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。

図１０（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１０（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。

なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

また、この他にも図１０（Ａ）及び図１０（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。

タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。

また、図１０（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１０（Ｃ）にブロック図を示し説明する。図１０（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１０（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。

まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池９６３３で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。

なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。

図１１（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。実施の形態１に示すトランジスタを用いて表示部８００２に用いることが可能である。

表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）などの、半導体表示装置を用いることができる。

テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。

また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、実施の形態２乃至５のいずれかに示すメモリ、論理回路、ＣＰＵを用いることが可能である。

図１１（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、実施の形態５のＣＰＵを用いた電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１１（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態５に示したＣＰＵは、酸化物半導体を用いたＣＰＵであるため、耐熱性に優れており、信頼性の高いエアコンディショナーを実現できる。

図１１（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１１（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。実施の形態５に示したＣＰＵを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。

図１１（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている（図１１（Ｃ）参照）。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。実施の形態５に示したＣＰＵを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。

駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。

１２２トランジスタ
１６０トランジスタ
１６２トランジスタ
１６４容量素子
２００基板
２０２電極層
２０４絶縁層
２０６素子分離絶縁層
２０８ゲート絶縁層
２１０ゲート電極層
２１２ａ電極層
２１２ｂ電極層
２１４不純物領域
２１６チャネル形成領域
２１８サイドウォール絶縁層
２２０高濃度不純物領域
２２２電極層
２２４金属間化合物領域
２２８絶縁層
２３０絶縁層
２３２絶縁層
２３４絶縁層
２３５絶縁層
２３６絶縁層
２４４酸化物半導体層
２５０メモリセル
２５１メモリセルアレイ
２５１ａメモリセルアレイ
２５１ｂメモリセルアレイ
２５３導電層
２５４容量素子
２５６配線層
２５８周辺回路
２６０ゲート絶縁層
２６２ゲート電極層
２６３絶縁層
２６４絶縁層
２６８ａ電極層
２６８ｂ電極層
４００基板
４０１ゲート電極層
４０２ゲート絶縁層
４０２ａゲート絶縁膜
４０３酸化物半導体層
４０４導電膜
４０４ａ導電層
４０４ｂ導電層
４０５ａソース電極層
４０５ｂドレイン電極層
４０７絶縁層
４０９絶縁層
４１０絶縁物
４１１絶縁層
４１１ａ絶縁膜
４１２絶縁層
４１４絶縁層
４１４ａ絶縁膜
４１６絶縁層
４１８絶縁層
４１９絶縁層
４２０トランジスタ
４２２トランジスタ
４３６下地絶縁層
８００基板
８０１トランジスタ
８０２トランジスタ
８０３トランジスタ
８０４トランジスタ
８０６素子分離絶縁層
８１１トランジスタ
８１２トランジスタ
８１３トランジスタ
８１４トランジスタ
８２１ゲート電極層
８２５電極層
８２６絶縁層
８３０絶縁層
８３１電極層
８３２配線層
８３３絶縁層
８３４配線層
８３５電極層
８３６絶縁層
８３７絶縁層
８４０絶縁層
８４１ａゲート電極層
８４５電極層
１１４１スイッチング素子
１１４２メモリセル
１１４３メモリセル群
１１８９ＲＯＭインターフェース
１１９０基板
１１９１ＡＬＵ
１１９２ＡＬＵコントローラ
１１９３インストラクションデコーダ
１１９４インタラプトコントローラ
１１９５タイミングコントローラ
１１９６レジスタ
１１９７レジスタコントローラ
１１９８バスインターフェース
１１９９ＲＯＭ
３０２１本体
３０２２固定部
３０２３表示部
３０２４操作ボタン
３０２５外部メモリスロット
８０００テレビジョン装置
８００１筐体
８００２表示部
８００３スピーカ部
８２００室内機
８２０１筐体
８２０２送風口
８２０３ＣＰＵ
８２０４室外機
８３００電気冷凍冷蔵庫
８３０１筐体
８３０２冷蔵室用扉
８３０３冷凍室用扉
８３０４ＣＰＵ
９０００テーブル
９００１筐体
９００２脚部
９００３表示部
９００４表示ボタン
９００５電源コード
９０３３留め具
９０３４スイッチ
９０３５電源スイッチ
９０３６スイッチ
９０３８操作スイッチ
９２０１本体
９２０２筐体
９２０３表示部
９２０４キーボード
９２０５外部接続ポート
９２０６ポインティングデバイス
９６３０筐体
９６３１表示部
９６３１ａ表示部
９６３１ｂ表示部
９６３２ａ領域
９６３２ｂ領域
９６３３太陽電池
９６３４充放電制御回路
９６３５バッテリー
９６３６ＤＣＤＣコンバータ
９６３７コンバータ
９６３８操作キー
９６３９ボタン
９７００電気自動車
９７０１二次電池
９７０２制御回路
９７０３駆動装置
９７０４処理装置

Claims

酸化物半導体層と、
前記酸化物半導体層上のゲート絶縁層と、
前記ゲート絶縁層を介して前記酸化物半導体層と重畳する領域を有するゲート電極層と、
前記ゲート絶縁層の上面と接する領域と、前記ゲート電極層の側面と接する領域とを有する第１の絶縁層と、
前記第１の絶縁層の側面と接する領域を有する第２の絶縁層と、
前記酸化物半導体層の上面と接する領域を有する第１の導電層と、を有し、
前記第１の絶縁層は、前記ゲート絶縁層よりも酸素に対する透過性が低く、
前記第２の絶縁層の側端部は、前記第１の絶縁層の上面に接することを特徴とする半導体装置。
酸化物半導体層と、
前記酸化物半導体層上のゲート絶縁層と、
前記ゲート絶縁層を介して前記酸化物半導体層と重畳する領域を有するゲート電極層と、
前記ゲート絶縁層の上面と接する領域と、前記ゲート電極層の側面と接する領域とを有する第１の絶縁層と、
前記第１の絶縁層の側面と接する領域を有する第２の絶縁層と、
前記ゲート電極層の上面と接する領域と、前記第１の絶縁層と接する領域とを有する第３の絶縁層と、
前記酸化物半導体層の上面と接する領域と、前記ゲート絶縁層の側面と接する領域と、前記第１の絶縁層の側面と接する領域とを有する第１の導電層と、を有し、
前記第１の絶縁層は、前記ゲート絶縁層よりも酸素に対する透過性が低く、
前記第２の絶縁層の側端部は、前記第１の絶縁層の上面に接し、
前記第２の絶縁層の側面は、前記第１の絶縁層とは異なる絶縁物と接する領域を有することを特徴とする半導体装置。
請求項１又は２において、
チャネル長方向において、前記第２の絶縁層の側端部から、前記第１の絶縁層の側端部までの幅は、前記第１の導電層の膜厚よりも大きいことを特徴とする半導体装置。
請求項１乃至３のいずれか一において、
前記酸化物半導体層において、前記ゲート絶縁層と接する領域の膜厚は、前記第１の導電層と接する領域の膜厚よりも大きいことを特徴とする半導体装置。