JP7393110B2 - 半導体装置 - Google Patents

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Description

本明細書で開示する発明は、半導体装置及びその作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置で
ある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が
注目されている。該トランジスタは、集積回路（ＩＣ）や画像表示装置（単に表示装置と
も表記する）のような半導体電子デバイスに広く応用されている。トランジスタに適用可
能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として
酸化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ－Ｇａ－Ｚｎ系酸化物を用いてトラン
ジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報
半導体装置に適用されるトランジスタは、ゲート電圧が０Ｖにできるだけ近い正のしきい
値電圧（Ｖｔｈ）でチャネルが形成されることが望ましい。しきい値電圧の値が負である
トランジスタは、ゲート電圧が０Ｖでもソースとドレイン間に電流が流れる、所謂ノーマ
リオンのトランジスタとなりやすく、回路として制御することが困難であるため、しきい
値電圧の値が負であるトランジスタは半導体装置の集積回路への適用には不向きである。
そこで、本発明の一態様では、酸化物半導体をチャネル形成領域に用いたｎチャネル型の
トランジスタにおいて、正のしきい値電圧を有し、ノーマリオフのスイッチング素子を実
現するトランジスタ構造及びその作製方法を提供することを課題の一つとする。
また、材料や作製条件によっては、作製されたトランジスタがノーマリオフとならない場
合であっても、ノーマリオフの特性に近づけることが重要であり、本発明の一態様では、
しきい値電圧の値が負である、ノーマリオンであっても、トランジスタのしきい値をゼロ
に近づける構成及びその作製方法を提供することも課題の一つとする。
なお、本発明の一態様は、上記課題の少なくとも一つを解決するものである。
本発明の一態様では、第１のゲート電極層と第２のゲート電極層との間に、絶縁層を介し
て酸化物半導体積層を有し、該酸化物半導体積層において、チャネル形成領域の膜厚が、
その他の領域よりも小さいトランジスタを構成する。また、上記のトランジスタにおいて
、ゲート電極層の一方は、しきい値電圧を制御するための所謂バックゲートとして備えら
れている。該バックゲートに与える電位の高さを制御することで、トランジスタのしきい
値電圧を制御することができるため、トランジスタをノーマリオフに維持することが容易
となる。より具体的には、例えば以下の構成とすることができる。
本発明の一態様は、絶縁表面上の第１のゲート電極層と、第１のゲート電極層上の第１の
絶縁層と、第１の絶縁層を介して、第１のゲート電極層と重畳し、第１の酸化物半導体層
及び第２の酸化物半導体層を含む酸化物半導体積層と、第２の酸化物半導体層上に接する
ソース電極層及びドレイン電極層と、酸化物半導体積層の一部、ソース電極層及びドレイ
ン電極層上に接する第２の絶縁層と、第２の絶縁層を介して、酸化物半導体積層と重畳す
る第２のゲート電極層と、を有し、酸化物半導体積層において、第２の絶縁層と接する領
域の膜厚は、ソース電極層及びドレイン電極層と接する領域の膜厚よりも小さい半導体装
置である。
また、本発明の一態様は、絶縁表面上の第１のゲート電極層と、第１のゲート電極層上の
第１の絶縁層と、第１の絶縁層を介して、第１のゲート電極層と重畳し、第１の酸化物半
導体層及び第２の酸化物半導体層とを含む酸化物半導体積層と、第２の酸化物半導体層上
に接するソース電極層及びドレイン電極層と、酸化物半導体積層の一部、ソース電極層及
びドレイン電極層上に接する第２の絶縁層と、第２の絶縁層を介して、酸化物半導体積層
と重畳する第２のゲート電極層と、を有し、第１の酸化物半導体層と、第２の酸化物半導
体層とは、構成元素が同一であって組成が異なり、酸化物半導体積層において、第２の絶
縁層と接する領域の膜厚は、ソース電極層及びドレイン電極層と接する領域の膜厚よりも
小さい半導体装置である。
上記の半導体装置において、第１の酸化物半導体層は、少なくともインジウム及びガリウ
ムを含み、第１の酸化物半導体層において、インジウムの組成は、ガリウムの組成よりも
大きいことが好ましい。
または、上記の半導体装置において、第２の酸化物半導体層は、少なくともインジウム及
びガリウムを含み、第２の酸化物半導体層において、インジウムの組成は、ガリウムの組
成以下であることが好ましい。
また、上記の半導体装置において、第１のゲート電極層及び第２のゲート電極層の少なく
とも一方に、５電子ボルト以上の仕事関数を有する導電層を用いることが好ましく、例え
ば、窒素を含むＩｎ－Ｇａ－Ｚｎ－Ｏ膜を用いた導電層を設けることが好ましい。
開示する発明の一態様である上述の構成の効果は、次のように説明することができる。但
し、以下の説明はあくまで一考察に過ぎないことを付記する。
酸化物半導体を用いたトランジスタは、多数キャリアである電子を用いたＮｃｈ蓄積型Ｍ
ＯＳＦＥＴであると見なすことができる。シリコンを用いたＮｃｈ反転型ＭＯＳＦＥＴで
は、ゲート電圧を印加させることで活性層（ここでは、シリコン）の表面近傍に反転層を
形成してチャネルを形成させる。一方、蓄積型ＭＯＳＦＥＴでは、オン状態において、活
性層（ここでは、酸化物半導体層）表面に多数キャリアである電子を蓄積させて電流の流
れるチャネルを形成する。また、オフ状態において、負のゲート電圧を印加させることに
より膜全体を完全に空乏化する。
蓄積型ＭＯＳＦＥＴでは、オン電流として表面（蓄積）を流れる第１の電流の他に、活性
層の膜厚方向全体を流れる第２の電流が存在する点において、反転型ＭＯＳＦＥＴと大き
く相違する。ここで、第１の電流のしきい値電圧をＶｔｈ＿１、第２の電流のしきい値電
圧をＶｔｈ＿２とおくと、ゲート電圧Ｖｇが第２の電流のしきい値電圧よりも低い電圧（
Ｖｇ＜Ｖｔｈ＿２）であると、活性層の膜厚方向全体が空乏化（完全空乏化）され、トラ
ンジスタはオフ状態となる。ゲート電圧Ｖｇをあげて、ゲート電圧Ｖｇが第２の電流のし
きい値電圧をＶｔｈ＿２より高く、第１の電流のしきい値電圧をＶｔｈ＿１より低い電圧
（Ｖｔｈ＿２＜Ｖｇ＜Ｖｔｈ＿１）となると、空乏層幅が狭くなり（部分空乏状態）、バ
ックチャネル側から第２の電流が流れ、トランジスタはオン状態となる。さらにゲート電
圧Ｖｇをあげて、ゲート電圧Ｖｇが第１の電流のしきい値電圧を超える電圧（Ｖｔｈ＿１
＜Ｖｇ）となると空乏層がなくなり、活性層表面にキャリア（電子）が蓄積され第１の電
流が流れる。
Ｎｃｈ蓄積型ＭＯＳＦＥＴにおける、第２の電流のしきい値電圧Ｖｔｈ＿２、及び、第１
の電流のしきい値電圧をＶｔｈ＿１は、グラジュアルチャネル近似を用いて、以下式（１
）及び式（２）のように表すことができる。
なお、ＶＦＢはフラットバンド電圧を示し、Ｃｓは活性層の容量を示し、Ｃｏｘはゲート
絶縁層の容量を示し、Ｎｄはドナー密度を示し、ｔｓは活性層の膜厚を示す。
上記の式（１）より、ドナー密度（Ｎｄ）及び活性層の膜厚（ｔｓ）が大きくなることで
、第２の電流のしきい値電圧Ｖｔｈ＿２がマイナス方向に変動（シフト）することがわか
る。また、式（１）及び式（２）より、フラットバンド電圧（ＶＦＢ）を大きくする、即
ち、ゲート電極層の仕事関数を大きくすることが、Ｎｃｈ蓄積型ＭＯＳＦＥＴにおけるし
きい値電圧（Ｖｔｈ＿１及びＶｔｈ＿２）のプラス方向へのシフトに重要であることがわ
かる。
次いで、酸化物半導体を適用したトランジスタの電気特性における酸化物半導体層膜厚（
ＴＯＳ）及びドナー密度（Ｎｄ）依存性をデバイスシミュレーションによって計算した。
計算で仮定したトランジスタの構造を図９に示す。また、計算に用いた条件を表１に示す
。
図９に示すように、本計算においては、膜厚３００ｎｍの絶縁層３０２上に形成された酸
化物半導体層３０６と、酸化物半導体層３０６上のソース電極層３０８ａ及びドレイン電
極層３０８ｂと、ソース電極層３０８ａ及びドレイン電極層３０８ｂを覆い、酸化物半導
体層３０６と一部が接するゲート絶縁層３１０と、ゲート絶縁層３１０を介して酸化物半
導体層３０６と重畳するゲート電極層１１２と、を有するトランジスタ３２０を用いた。
計算で得られたＩｄＶｇ特性（Ｖｄ＝０．１Ｖ）を図１０（Ａ）乃至図１０（Ｃ）に示す
。図１０（Ａ）乃至図１０（Ｃ）は、酸化物半導体層に含有されると仮定したドナー密度
（Ｎｄ）がそれぞれ１×１０１８ｃｍ－３（図１０（Ａ））、１×１０１７ｃｍ－３（図
１０（Ｂ））、１×１０１６ｃｍ－３（図１０（Ｃ））の場合のトランジスタ特性を示す
。
図１０（Ａ）に示すように、ドナー密度（Ｎｄ）が高い場合には、酸化物半導体層の膜厚
が薄膜の場合（例えば、１０ｎｍの場合）には良好な電気特性が得られるが、酸化物半導
体層を厚膜化するにしたがってノーマリオン化が確認される。
一方、図１０（Ｂ）に示すように、ドナー密度（Ｎｄ）を１×１０１７ｃｍ－３へと低減
することで、酸化物半導体層の厚膜化に伴う特性のマイナス方向へのシフトが小さくなる
。また、オン電流（Ｉｏｎ）は、酸化物半導体層の膜厚に依存せず、ほぼ一定の結果が保
たれる。また、図１０（Ｃ）に示すように、ドナー密度（Ｎｄ）を１×１０１６ｃｍ－３
へとさらに低減することで、酸化物半導体層の厚膜化に伴う特性のマイナス方向へのシフ
トは、ほとんど確認されない。
以上の計算結果より、トランジスタのノーマリオフ化を達成するためには、酸化物半導体
層の薄膜化と、酸化物半導体層に含まれるドナー密度の低減が重要であることが確認でき
る。
本発明の一態様で示すトランジスタは、チャネル形成領域の膜厚がその他の領域（例えば
、ソース電極層及びドレイン電極層と接する領域）よりも小さい酸化物半導体積層を含ん
で構成される。これによって、トランジスタのしきい値電圧のマイナス方向へのシフトを
抑制することができる。
次いで、ノーマリオン化がみられるトランジスタについて、その原因を考察した。本考察
では、図１０（Ａ）に示す特徴を有する、酸化物半導体層の膜厚が５０ｎｍで、ドナー密
度が１×１０１８ｃｍ－３であるトランジスタを用いた。
上述したように蓄積型ＭＯＳＦＥＴでは、オン電流として、活性層表面（蓄積）を流れる
第１の電流と、活性層の膜厚方向全体を流れる第２の電流とが存在している。また、Ｉｄ
Ｖｇ特性の２階微分を行うことで、第１の電流と第２の電流との切り分けができることが
知られている。図１１（Ａ）に、酸化物半導体層の膜厚５０ｎｍで、ドナー密度が１×１
０１８ｃｍ－３であるトランジスタのＩｄＶｇ特性（実線）と、その２階微分（太線）で
得られた値のグラフを示す。
図１１（Ａ）に示すように、ＩｄＶｇ特性を２階微分して得られる線は２本のピークを有
する。ここから、ゲート電圧Ｖｇを－３Ｖからプラス方向に掃引させて、Ｖｇが１本目の
ピーク（Ｖｇ＝－１．５２（Ｖ））になると、第２の電流が流れ始め、２本目のピーク（
Ｖｇ＝０．３０（Ｖ））付近になると、第１の電流が流れ始めると推測できる。この数値
は、先に示したグラジュアルチャネル近似を用いた式（１）及び式（２）に、表１に示す
パラメータ数値を代入して計算した結果（Ｖｔｈ＿２＝－１．５６Ｖ、Ｖｔｈ＿１＝０．
３６Ｖ）とほぼ一致している。
よって、トランジスタのノーマリオフ化のためには、第１の電流と第２の電流のうち、低
いゲート電圧で流れる第２の電流を抑制することが効果的である。
図１１（Ｂ）に、各ゲート電圧時の膜厚方向における電流密度分布を示す。ゲート電圧Ｖ
ｇに、－３Ｖを印加している場合は、トランジスタはオフ状態であり、チャネル領域は電
子が排斥されて完全空乏状態となる。ゲート電圧ＶｇがＶｔｈ＿２より大きくなると、チ
ャネル領域は部分空乏状態となり、バックチャネル側を第２の電流が流れ始める。ゲート
電圧Ｖｇが、Ｖｔｈ＿２＜Ｖｇ＜Ｖｔｈ＿１の時では、オン電流は第２の電流が支配的で
あるが、ゲート電圧ＶｇがＶｔｈ＿１より大きくなると、第２の電流は増加せずに、ゲー
ト絶縁層界面の電流密度が増加しており、第１の電流の電流密度と比較して第２の電流の
電流密度は二桁程度小さい。即ち、トランジスタがオン状態では、第１の電流が支配的で
あることがわかる。
本発明の一態様で示すトランジスタは、チャネル形成領域を含む酸化物半導体層を挟んで
第１のゲート電極層と第２のゲート電極層を有し、一方のゲート電極層にバイアス電圧を
印加することで、バックチャネル側の第２の電流の発生を抑制する。よって、トランジス
タのしきい値電圧をプラス方向に変動させることが可能となる。
また、ゲート電極層として、仕事関数の大きい（例えば、５電子ボルト以上）導電層を用
いることで、しきい値電圧をよりプラス方向へ変動させることが可能となる。仕事関数の
大きい導電層として、例えば、少なくとも酸化物半導体層より高い濃度で窒素を含有する
Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜を用いることができる。
なお、ゲート絶縁層（ゲート電極層と酸化物半導体層との間に設けられた絶縁層）に、ナ
トリウムのようなプラスイオンが含まれると、ゲート電極層にプラスのバイアス電圧を印
加した場合、プラスイオンがゲート絶縁層と酸化物半導体層の界面へ移動することになる
ため、トランジスタのしきい値電圧がマイナス方向へ変動する原因となる。しかしながら
、ゲート電極層に仕事関数の大きな材料を用いることで、酸化物半導体層とゲート絶縁層
の界面におけるプラスイオンを、ゲート電極層側に移動させることが可能となる。
図１２に、酸化物半導体層をＩｎ－Ｇａ－Ｚｎ－Ｏ膜とし、ゲート電極層を窒素を含むＩ
ｎ－Ｇａ－Ｚｎ－Ｏ膜としたＯＳＦＥＴモデルにおけるバンド構造の模式図の例を示す。
ここでは、酸化物半導体層（図１２においてはＯＳと示す）であるＩｎ－Ｇａ－Ｚｎ－Ｏ
膜の電子親和力を４．６電子ボルト、バンドギャップを３．２電子ボルトとし、ゲート電
極層（図１２においてはＧＥと示す）である窒素を含むＩｎ－Ｇａ－Ｚｎ－Ｏ膜の仕事関
数を５．６電子ボルト、バンドギャップを１．８電子ボルトとする。なお、図１２におい
て、酸化物半導体層はｎ型であり、そのフェルミレベルＥＦはバンドギャップ中央よりも
上側に位置する。
図１２に示すように、Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜のエネルギーバンドは、ゲート絶縁層（図
１２においてはＧＩと示す）界面で上向きに曲がり、フラットバンド電圧がＶＦＢ＞０と
なる。よって、ゲート絶縁層において酸化物半導体層との界面からゲート電極層との界面
に向かって電界が生じ、酸化物半導体層との界面はプラスに帯電し、ゲート電極層との界
面はマイナスに帯電する。従って、酸化物半導体層との界面におけるプラスイオンは、ゲ
ート電極層側へと移動する。
以上のように、ゲート電極層に仕事関数の大きな材料（例えば、窒素を含むＩｎ－Ｇａ－
Ｚｎ－Ｏ膜等）を用いることで、酸化物半導体層界面におけるプラスイオンをゲート電極
層側に引き寄せる効果も奏する。
本発明の一態様によって、ノーマリオフのトランジスタを実現することができる。又は、
トランジスタがノーマリオンであっても、トランジスタのしきい値電圧を０Ｖに近づける
ことができる。
半導体装置の一形態を示す平面図及び断面図。 半導体装置の作製方法の一例を示す図。 半導体装置の一形態を示す断面図及び回路図。 半導体装置の一形態を示す回路図及び斜視図。 半導体装置の一態様を説明するブロック図及びその一部の回路図。 電子機器を説明する図。 電子機器を説明する図。 電子機器を説明する図。 計算に用いたトランジスタの構成を示す図。 計算で得られたＩｄＶｇ特性を示す図。 （Ａ）ＩｄＶｇ特性とその２階微分したグラフ（Ｂ）各ゲート電圧時の膜厚方向における電流密度分布。 ＯＳＦＥＴモデルにおけるバンド構造の模式図。 半導体装置の一態様を示す断面図及び回路図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。但し、本発明は以
下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容
易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈され
るものではない。
なお、以下に説明する本発明の構成において、同一部分又は同様の機能を有する部分には
、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同
様の機能を有する部分を指す場合にはハッチパターンを同じくし、特に符号を付さない場
合がある。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭
化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであ
り、工程順又は積層順を示すものではない。また、本明細書等において発明を特定するた
めの事項として固有の名称を示すものではない。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１及び図２を用
いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体積層を有するト
ランジスタを示す。
図１（Ａ）及び図１（Ｂ）に示すトランジスタ１２０の構成例を示す。図１（Ａ）はトラ
ンジスタ１２０の平面図であり、図１（Ｂ）は、図１（Ａ）中の鎖線Ｘ１－Ｙ１における
断面図である。
チャネル長方向の断面図である図１（Ｂ）に示すように、トランジスタ１２０は、絶縁表
面を有する基板１００上に、ゲート電極層１０２と、絶縁層１０４と、酸化物半導体層１
０６ａ及び酸化物半導体層１０６ｂを含む酸化物半導体積層１０６と、ソース電極層１０
８ａと、ドレイン電極層１０８ｂと、絶縁層１１０と、ゲート電極層１１２と、を含んで
構成される。
トランジスタ１２０において、ゲート電極層１０２は、絶縁層１０４を介して酸化物半導
体積層１０６と重畳し、ゲート電極層１１２は、絶縁層１１０を介して酸化物半導体積層
１０６と重畳する。また、酸化物半導体層１０６ｂは、酸化物半導体層１０６ａ上に接し
て設けられ、ソース電極層１０８ａ及びドレイン電極層１０８ｂは、酸化物半導体層１０
６ｂにおいて酸化物半導体積層１０６と接する。また、絶縁層１１０は、酸化物半導体積
層１０６の一部、ソース電極層１０８ａ及びドレイン電極層１０８ｂ上に接して設けられ
、且つ、酸化物半導体積層１０６において、絶縁層１１０と接する領域の膜厚は、ソース
電極層１０８ａ及びドレイン電極層１０８ｂと接する領域の膜厚よりも小さい。
酸化物半導体積層１０６において、膜厚の小さい領域は、ソース電極層１０８ａ及びドレ
イン電極層１０８ｂとなる導電膜の加工の際に一部がエッチングされることによって、又
はソース電極層１０８ａ及びドレイン電極層１０８ｂを形成後に酸化物半導体積層１０６
の露出した領域にエッチング処理を行うことによって、形成される。当該領域は、トラン
ジスタ１２０のチャネル形成領域として機能する領域である。酸化物半導体積層１０６は
、チャネル形成領域の膜厚が小さいため、当該領域に含有しうる酸素欠損をその他の領域
と比較して低減することができるため、膜厚を小さくすることで、チャネル形成領域にお
けるドナー密度を低減することも可能となる。
また、酸化物半導体積層１０６において、チャネル形成領域の膜厚を小さくすることで、
ソース電極層１０８ａ及びドレイン電極層１０８ｂと接する領域の抵抗をチャネル形成領
域と比較して低減することができる。よって、ソース電極層１０８ａ及びドレイン電極層
１０８ｂとのコンタクト抵抗を低減することが可能となる。
上述したように、酸化物半導体層を適用するトランジスタにおいて、活性層の酸化物半導
体層の薄膜化と、含有されるドナー密度の低減は、トランジスタのノーマリオフ化を達成
するために重要である。本実施の形態で示すトランジスタ１２０は、チャネル形成領域の
膜厚が小さい酸化物半導体積層１０６を含んで構成されるため、トランジスタのしきい値
電圧のマイナス方向への変動を抑制することができる。
なお、本実施の形態においては、酸化物半導体積層１０６中の酸化物半導体層１０６ｂの
一部の領域がエッチングされることで、酸化物半導体積層１０６において膜厚が小さい領
域が形成される場合を例に示す。ただし、本発明の実施の形態はこれに限られず、酸化物
半導体層１０６ａの一部の領域がエッチングされることで、膜厚の小さい領域が形成され
てもよいし、酸化物半導体層１０６ａ及び酸化物半導体層１０６ｂの一部の領域がエッチ
ングされることで、膜厚の小さい領域が形成されてもよい。
酸化物半導体積層１０６に含まれる酸化物半導体層１０６ｂとしては、インジウム（Ｉｎ
）とガリウム（Ｇａ）とを少なくとも含み、その含有率がＩｎ≦Ｇａである酸化物半導体
を用いることが好ましい。ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素
欠損を生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物は、Ｉｎ＞Ｇａの組成となる酸化
物と比較して安定した特性を備える。このような酸化物半導体材料を適用することで、ト
ランジスタの信頼性を高めることができる。
また、酸化物半導体積層１０６に含まれる酸化物半導体層１０６ａとしては、ＩｎとＧａ
とを少なくとも含み、その含有率がＩｎ＞Ｇａである酸化物半導体を用いることが好まし
い。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含
有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇ
ａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。
よって、酸化物半導体層１０６ａにチャネルが形成された場合に、トランジスタの移動度
を向上させることができる。
酸化物半導体層１０６ａの膜厚は、３ｎｍ以上１５ｎｍ以下とすることが好ましく、７ｎ
ｍ以上１２ｎｍ以下とすることがより好ましい。また、ソース電極層１０８ａ及びドレイ
ン電極層１０８ｂと接する領域の酸化物半導体層１０６ｂの膜厚は、３ｎｍ以上１５ｎｍ
以下とすることが好ましく、５ｎｍ以上１２ｎｍ以下とすることがより好ましい。なお、
酸化物半導体積層１０６において、チャネル形成領域として機能する領域（ソース電極層
１０８ａ及びドレイン電極層１０８ｂの間の領域）の膜厚は、３ｎｍ以上２０ｎｍ未満と
することが好ましく、５ｎｍ以上１５ｎｍ未満とすることがより好ましい。
酸化物半導体層１０６ａと接する絶縁層１０４は、化学量論的組成よりも過剰に酸素を含
む領域（以下、酸素過剰領域とも表記する）を含むことが好ましい。酸化物半導体層１０
６ａと接する絶縁層１０４が酸素過剰領域を含むことで、酸化物半導体層１０６ａへ酸素
を供給することが可能となる。よって、酸化物半導体層１０６ａからの酸素の脱離を防止
するとともに酸素欠損を補填することが可能となる。同様に、酸化物半導体層１０６ｂと
接する絶縁層１１０も酸素過剰領域を含むことが好ましい。
ゲート電極層１０２は、少なくとも絶縁層１０４と接する面側を、酸化物半導体層１０６
ａの仕事関数よりも大きな仕事関数を有する材料、より好ましくは１電子ボルト以上大き
な仕事関数を有する材料を用いることが望ましい。同様に、ゲート電極層１１２は、少な
くとも絶縁層１１０と接する面側を、酸化物半導体層１０６ｂの仕事関数よりも大きな仕
事関数を有する材料、より好ましくは１電子ボルト以上大きな仕事関数を有する材料を用
いることが望ましい。当該材料としては、例えば、窒素を含むＩｎ－Ｇａ－Ｚｎ－Ｏ膜、
窒素を含むＩｎ－Ｓｎ－Ｏ膜、窒素を含むＩｎ－Ｇａ－Ｏ膜、窒素を含むＩｎ－Ｚｎ－Ｏ
膜、窒素を含むＳｎ－Ｏ膜、窒素を含むＩｎ－Ｏ膜、金属窒化物膜（窒化インジウム膜、
窒化亜鉛膜、窒化タンタル膜、窒化タングステン膜など）を用いることができる。これら
の膜は、５電子ボルト以上の仕事関数を有し、トランジスタのしきい値電圧をプラスにす
ることができ、ノーマリオフのスイッチングトランジスタを実現できる。例えば、窒素を
含むＩｎ－Ｇａ－Ｚｎ－Ｏ膜を用いる場合、少なくとも酸化物半導体層１０６ａ及び酸化
物半導体層１０６ｂより高い濃度で窒素を含有するＩｎ－Ｇａ－Ｚｎ－Ｏ膜を用いればよ
い。
本実施の形態において、ゲート電極層１０２はバックゲートとして機能する電極層であり
、その電位は、固定電位又はＧＮＤ等、適宜設定することができる。バックゲートに印加
するゲート電圧を制御することによって、トランジスタ１２０のしきい値電圧を制御する
ことができる。このため、トランジスタ１２０をノーマリオフ型とすることができる。
また、ゲート電極層１０２にマイナスのバイアス電圧を印加した場合、絶縁層１０４に不
純物として含まれうるプラスイオン（例えば、Ｎａ＋等）をゲート電極層１０２側に移動
させることができる。
以下に、図２を用いて、トランジスタ１２０の作製方法の一例を示す。
まず、絶縁表面を有する基板１００上に、ゲート電極層１０２を形成する。
絶縁表面を有する基板１００に使用することができる基板に大きな制約はないが、少なく
とも、後の熱処理に耐えうる程度の耐熱性を有することが必要となる。例えば、バリウム
ホウケイ酸ガラスやアルミノホウケイ酸ガラス等のガラス基板、セラミック基板、石英基
板、サファイヤ基板などを用いることができる。また、シリコンや炭化シリコン等の単結
晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ
基板等を適用することができ、これらの基板に半導体素子が設けられたものを基板１００
として用いてもよい。
ゲート電極層１０２の材料は、モリブデン、チタン、タンタル、タングステン、アルミニ
ウム、銅、クロム、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金
材料を用いて形成することができる。また、ゲート電極層１０２としてリン等の不純物元
素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイド等のシ
リサイド膜を用いてもよい。ゲート電極層１０２は単層構造としてもよいし、積層構造と
してもよい。ゲート電極層１０２はテーパ形状としてもよく、例えばテーパ角を３０°以
上７０°以下とすればよい。ここで、テーパ角とは、テーパ形状を有する層の側面と、当
該層の底面との間の角度を指す。
また、ゲート電極層１０２の材料は、酸化インジウム酸化スズ、酸化タングステンを含む
インジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むイ
ンジウム酸化物、酸化チタンを含むインジウムスズ酸化物、酸化インジウム酸化亜鉛、酸
化ケイ素を添加したインジウムスズ酸化物等の導電性材料を適用することもできる。
なお、ゲート電極層１０２は、少なくとも後に形成する絶縁層１０４と接する面側を、絶
縁層１０４上に接して設けられる酸化物半導体層の仕事関数よりも大きな仕事関数を有す
る材料、より好ましくは１電子ボルト以上大きな仕事関数を有する材料を用いることが望
ましい。仕事関数の大きな導電性材料としては、例えば窒素を含む金属酸化物を適用する
ことができる。
次いで、ゲート電極層１０２を覆うようにゲート電極層１０２上に絶縁層１０３を形成す
る。絶縁層１０３としては、プラズマＣＶＤ法、スパッタリング法等により、酸化シリコ
ン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸
化ガリウム、酸化亜鉛ガリウム、又はこれらの混合材料を含む膜の単層又は積層構造を設
けることができる。
絶縁層１０３は、後に加工され、酸化物半導体積層１０６と接する絶縁層１０４となる層
である。よって、絶縁層１０３は酸素過剰領域を有することが好ましい。絶縁層１０３に
酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁層１０３を形成すればよい。
又は、成膜後の絶縁層１０３に酸素を導入して、絶縁層１０３に酸素過剰領域を形成して
もよい。
本実施の形態においては、絶縁層１０３に酸素４００（少なくとも、酸素ラジカル、酸素
原子、酸素イオンのいずれかを含む）を導入して酸素過剰領域４０２を形成する（図２（
Ａ）参照）。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイ
マージョンイオン注入法、プラズマ処理等を用いることができる。
図２（Ａ）では、絶縁層１０３に導入された酸素のピーク位置を明示的に点線で示し、当
該領域を酸素過剰領域４０２として図示している。なお、酸素の導入深さや導入された酸
素の分布は図２（Ａ）に示す構造に限られない。
次いで、絶縁層１０３の表面の平坦化処理を行い、絶縁層１０４を形成する（図２（Ｂ）
参照）。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨
法）、ドライエッチング処理、プラズマ処理等を用いることができ、これらを、組み合わ
せて行ってもよい。
なお、絶縁層１０３の平坦化処理においては、酸素過剰領域４０２を除去することないよ
う、酸素４００の導入深さ及び絶縁層１０３の除去膜厚等を適宜設定するものとする。
また、絶縁層を水素（水や水酸基なども含む）などの不純物が低減され、且つ酸素過剰な
状態とするために、絶縁層１０４（又は平坦化処理前の絶縁層１０３）に水素又は水素化
合物を除去（脱水化又は脱水素化）するための加熱処理を行ってもよい。
次いで、絶縁層１０４上に、酸化物半導体層１０６ａとなる酸化物半導体膜及び酸化物半
導体層１０６ｂとなる酸化物半導体膜を積層し、島状に加工して酸化物半導体層１０６ａ
及び酸化物半導体層１０６ｂを含む酸化物半導体積層１０６を形成する（図２（Ｃ）参照
）。
酸化物半導体層１０６ａ及び酸化物半導体層１０６ｂはそれぞれ、非晶質構造であっても
よいし、結晶構造を有していてもよい。酸化物半導体層１０６ａ又は１０６ｂを非晶質構
造とする場合には、後の作製工程において、酸化物半導体積層１０６に熱処理を行うこと
によって、結晶性酸化物半導体層としてもよい。非晶質酸化物半導体層を結晶化させる熱
処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは
５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程に
おける他の熱処理を兼ねることも可能である。
酸化物半導体層１０６ａ及び酸化物半導体層１０６ｂとなる酸化物半導体膜の成膜方法は
、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、Ｃ
ＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法等を適宜用いることができる。
酸化物半導体膜を成膜する際、できる限り酸化物半導体膜に含まれる水素濃度を低減させ
ることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜
を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとして、水素、水
、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）
、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し
て成膜を行うことで、成膜された酸化物半導体膜の水素濃度を低減させることができる。
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ
分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、例えば
、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化
合物も）等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜した酸
化物半導体膜に含まれる不純物の濃度を低減できる。
また、酸化物半導体膜をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ター
ゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９
％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化
物半導体層を緻密な膜とすることができる。
また、基板１００を高温に保持した状態で酸化物半導体膜を形成することも、酸化物半導
体膜中に含まれうる不純物濃度を低減するのに有効である。基板１００を加熱する温度と
しては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３
５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半
導体膜を形成することができる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
ＣＡＡＣ－ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ－Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ－ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ－ＯＳ膜について詳細な説明を行う
。
ＣＡＡＣ－ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ－ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ－ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ－ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ－ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ－ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ－ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ－ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜
のｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ－ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ－ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ－ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ－ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ－ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ－ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ－ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ－ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ－ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ－ＯＳ膜
の結晶部が、ＣＡＡＣ－ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ－ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜のｏｕｔ－ｏｆ－ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ－ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体層１０６ａ及び酸化物半導体層１０６ｂはそれぞれ、非晶質酸化物半
導体膜、微結晶酸化物半導体膜、又はＣＡＡＣ－ＯＳ膜のいずれの構造であってもよく、
二種以上の混合膜であってもよい。また、例えば、非晶質酸化物半導体膜、微結晶酸化物
半導体膜、ＣＡＡＣ－ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体層１０６ａ及び／又は酸化物半導体層１０６ｂとしてＣＡＡＣ－ＯＳ膜を適
用する場合、該ＣＡＡＣ－ＯＳ膜を得る方法としては、例えば、成膜温度を２００℃以上
４５０℃以下として酸化物半導体膜の成膜を行い、表面に概略垂直にｃ軸配向させる方法
がある。または、酸化物半導体膜を薄い膜厚で成膜した後、２００℃以上７００℃以下の
熱処理を行い、表面に概略垂直にｃ軸配向させてもよい。または、一層目として薄い膜厚
で成膜した後、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に
概略垂直にｃ軸配向させてもよい。
酸化物半導体層１０６ａ及び酸化物半導体層１０６ｂには、少なくともインジウム（Ｉｎ
）を含む酸化物半導体を用いる。特に、インジウムと亜鉛（Ｚｎ）を含む酸化物半導体を
用いることが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつ
きを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有すること
が好ましい。また、スタビライザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニ
ウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか一種または複数種を有することが好まし
い。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ－Ｚｎ系酸化物、Ｉｎ－Ｍｇ系酸化物、Ｉｎ－Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ－Ｇａ－Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ－Ａｌ－Ｚｎ系
酸化物、Ｉｎ－Ｓｎ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｌａ－Ｚｎ系酸
化物、Ｉｎ－Ｃｅ－Ｚｎ系酸化物、Ｉｎ－Ｐｒ－Ｚｎ系酸化物、Ｉｎ－Ｎｄ－Ｚｎ系酸化
物、Ｉｎ－Ｓｍ－Ｚｎ系酸化物、Ｉｎ－Ｅｕ－Ｚｎ系酸化物、Ｉｎ－Ｇｄ－Ｚｎ系酸化物
、Ｉｎ－Ｔｂ－Ｚｎ系酸化物、Ｉｎ－Ｄｙ－Ｚｎ系酸化物、Ｉｎ－Ｈｏ－Ｚｎ系酸化物、
Ｉｎ－Ｅｒ－Ｚｎ系酸化物、Ｉｎ－Ｔｍ－Ｚｎ系酸化物、Ｉｎ－Ｙｂ－Ｚｎ系酸化物、Ｉ
ｎ－Ｌｕ－Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ系酸化物、
Ｉｎ－Ｈｆ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ａｌ
－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ系酸化物を
用いることができる。
例えば、Ｉｎ－Ｇａ－Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物
という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の
金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ
５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚ
ｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２
（＝１／２：１／６：１／３）の原子数比のＩｎ－Ｇａ－Ｚｎ系酸化物やその組成の近傍
の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：
１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるい
はＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ－Ｓｎ
－Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、インジウムを含む酸化物半導体を用いたトランジスタは、これらに限られず、必
要とする電気的特性（電界効果移動度、しきい値、ばらつき等）に応じて適切な組成のも
のを用いればよい。また、必要とする電気的特性を得るために、キャリア濃度や不純物濃
度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすること
が好ましい。
例えば、Ｉｎ－Ｓｎ－Ｚｎ系酸化物半導体を用いたトランジスタでは比較的容易に高い電
界効果移動度が得られる。しかしながら、Ｉｎ－Ｇａ－Ｚｎ系酸化物半導体を用いたトラ
ンジスタでも、バルク内欠陥密度を低くすることにより電界効果移動度を上げることがで
きる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ－Ａ）２＋（ｂ－Ｂ）２＋
（ｃ－Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。
他の酸化物でも同様である。
なお、酸化物半導体層１０６ａと酸化物半導体層１０６ｂに、結晶性の異なる酸化物半導
体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、微結晶酸化
物半導体、非晶質酸化物半導体、またはＣＡＡＣ－ＯＳを適宜組み合わせた構成としても
よい。
また、酸化物半導体積層１０６に、当該酸化物半導体積層１０６に含まれる過剰な水素（
水や水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うことが好まし
い。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理
は減圧下又は窒素雰囲気下などで行うことができる。この熱処理によって、ｎ型の導電性
を付与する不純物である水素を酸化物半導体から除去することができる。
なお、脱水化又は脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジ
スタ１２０の作製工程においてどのタイミングで行ってもよい。また、脱水化又は脱水素
化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。
なお、脱水化又は脱水素化のための熱処理を、酸化物半導体膜を島状に加工する前に行う
と、絶縁層１０４に含まれる酸素が熱処理によって放出されるのを防止することができる
ため好ましい。
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素など
が含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン
、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．
９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）と
することが好ましい。
また、熱処理で酸化物半導体積層１０６（又は、島状に加工前の酸化物半導体膜）を加熱
した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス
、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレー
ザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で－５
５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入し
てもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないことが好ましい
。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ以上好まし
くは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好
ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作
用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしま
った酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導
体層を高純度化及びｉ型（真性）化することができる。
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素
が同時に脱離して減少してしまうおそれがあるため、脱水化又は脱水素化処理を行った酸
化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれか
を含む）を導入して膜中に酸素を供給してもよい。
脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給す
ることによって、酸化物半導体層を高純度化、及びｉ型（真性）化することができる。高
純度化し、ｉ型（真性）化した酸化物半導体を有するトランジスタは、電気特性変動が抑
制されており、電気的に安定である。
酸化物半導体層に酸素導入する場合、酸化物半導体層に直接導入してもよいし、後に形成
される絶縁層１１０などの他の膜を通過して酸化物半導体層へ導入してもよい。酸素を他
の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージ
ョンイオンインプランテーション法などを用いればよい。露出された酸化物半導体層へ直
接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏ
ガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の供給ガ
スに希ガス（例えばＡｒ）を含有させてもよい。
例えば、イオン注入法で酸化物半導体層へ酸素イオンの注入を行う場合、ドーズ量を１×
１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
または、酸化物半導体層と接する絶縁層（絶縁層１０４又は絶縁層１１０）を、酸素過剰
領域を含む層とし、該絶縁層と酸化物半導体層とが接した状態で熱処理を行うことにより
、絶縁層に過剰に含まれる酸素を酸化物半導体層へ拡散させ、酸化物半導体層へ酸素を供
給してもよい。該熱処理は、トランジスタ１２０の作製工程における他の熱処理と兼ねる
こともできる。
酸化物半導体層への酸素の供給は酸化物半導体層の成膜後であれば、そのタイミングは特
に限定されない。また、酸化物半導体層への酸素の導入は複数回行ってもよい。また、脱
水化又は脱水素化のための熱処理及び／又は酸素の供給は、各酸化物半導体層に対して別
々に行ってもよいし、積層構造を形成した後の酸化物半導体積層１０６に対して行っても
よい。
絶縁層１０４と酸化物半導体層１０６ａとなる酸化物半導体膜とは、大気に曝露せずに連
続的に形成することが好ましい。絶縁層１０４と該酸化物半導体膜とを連続的に形成する
と、絶縁層１０４表面に水素や水分などの不純物が吸着することを防止することができる
。
次いで、酸化物半導体積層１０６上にソース電極層１０８ａ及びドレイン電極層１０８ｂ
となる導電膜１０８を形成する（図２（Ｄ）参照）。導電膜１０８としては、例えば、Ａ
ｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した
元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜
）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または
双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、
窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。また、ソース
電極層１０８ａ及びドレイン電極層１０８ｂに用いる導電膜としては、導電性の金属酸化
物で形成してもよい。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化
スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３－ＳｎＯ
２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３－ＺｎＯ）またはこれらの金属酸化物材料に
酸化シリコンを含ませたものを用いることができる。
また、導電膜１０８として窒素を含むＩｎ－Ｇａ－Ｚｎ－Ｏ膜、窒素を含むＩｎ－Ｓｎ－
Ｏ膜、窒素を含むＩｎ－Ｇａ－Ｏ膜、窒素を含むＩｎ－Ｚｎ－Ｏ膜、窒素を含むＳｎ－Ｏ
膜、窒素を含むＩｎ－Ｏ膜等の金属窒化物膜を用いることができる。これらの膜は、酸化
物半導体層１０６ｂと同じ構成元素を含むため、酸化物半導体層１０６ｂとの界面を安定
化させることができる。例えば、導電膜１０８として、酸化物半導体層１０６ｂに接する
側から窒素を含むＩｎ－Ｇａ－Ｚｎ－Ｏ膜とタングステン膜の積層構造を適用することが
できる。
次いで、導電膜１０８を選択的にエッチング処理して、ソース電極層１０８ａ及びドレイ
ン電極層１０８ｂを形成する（図２（Ｅ）参照）。ソース電極層１０８ａ及びドレイン電
極層１０８ｂはテーパ形状としてもよい。ソース電極層１０８ａ及びドレイン電極層１０
８ｂがテーパ形状であると、ソースとドレイン間の電界集中を緩和することが可能である
ため好ましい。
また、このエッチング処理によって、酸化物半導体層１０６ｂの一部が同時にエッチング
され、ソース電極層１０８ａとドレイン電極層１０８ｂとの間に膜厚の小さい領域が形成
される。または、ソース電極層１０８ａ及びドレイン電極層１０８ｂを形成後、露出した
酸化物半導体層１０６ｂにエッチング処理（例えば、ウェットエッチング処理）を行うこ
とによって、膜厚の小さい領域を形成してもよい。ソース電極層１０８ａ及びドレイン電
極層１０８ｂの加工処理によって、及び／又は、その後のエッチング処理によって薄膜化
した領域における酸化物半導体層１０６ｂの膜厚は、１ｎｍ以上２ｎｍ以下とすることが
好ましい。
その後、露出した酸化物半導体層１０６ｂ、ソース電極層１０８ａ及びドレイン電極層１
０８ｂを覆うように、絶縁層１１０を形成する。絶縁層１１０は、ゲート絶縁層として機
能する絶縁層である。絶縁層１１０上にゲート電極層１１２（同じ層で形成される配線を
含む）となる導電膜を形成し、選択的にエッチング処理して、ゲート電極層１１２を形成
する（図２（Ｆ）参照）。
絶縁層１１０としては、絶縁層１０４と同様の材料、同様の成膜方法を適用することがで
きる。なお、絶縁層１１０の膜厚は、５ｎｍ以上３０ｎｍ以下とすることが好ましく、９
ｎｍ以上２２ｎｍ以下とすることがより好ましい。
ゲート電極層１１２としては、ゲート電極層１０２と同様の材料、同様の成膜方法を適用
することができる。なお、ゲート電極層１１２として、少なくとも絶縁層１１０と接する
面側を、酸化物半導体層１０６ｂの仕事関数よりも大きな仕事関数を有する材料、より好
ましくは１電子ボルト以上大きな仕事関数を有する材料を用いることが望ましい。
以上によって、本実施の形態のトランジスタ１２０を形成することができる。
本実施の形態で示すトランジスタ１２０は、チャネル形成領域の膜厚がその他の領域（例
えば、ソース電極層１０８ａ及びドレイン電極層１０８ｂと接する領域、但し、酸化物半
導体層端部のテーパ部は除く）よりも小さい酸化物半導体積層１０６を含んで構成される
。これによって、トランジスタ１２０のしきい値電圧のマイナス方向へのシフトを抑制す
ることができる。
また、本実施の形態で示すトランジスタ１２０は、チャネル形成領域を含む酸化物半導体
積層１０６を挟んでゲート電極層１０２とゲート電極層１１２を有し、ゲート電極層１０
２にマイナスのバイアス電圧を印加することで、バックチャネル側の第２の電流の発生を
抑制する。よって、トランジスタ１２０のしきい値電圧をプラス方向に変動させることが
可能となる。
以上、本実施の形態で示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることが可能である。
（実施の形態２）
本実施の形態では、実施の形態１で示すトランジスタを適用した半導体装置の一例として
、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が
無い半導体装置を、図面を用いて説明する。
図３は、半導体装置の構成の一例である。図３（Ａ）に、半導体装置の断面図を、図３（
Ｂ）に半導体装置の回路図をそれぞれ示す。
図３（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を
有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トラン
ジスタ１６２としては、実施の形態１で示した本発明の一態様のトランジスタを適用する
ことができる。
ここで、第１の半導体材料と第２の半導体材料は異なるバンドギャップを持つ材料とする
ことが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン
など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の
材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたト
ランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報
を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタをトラン
ジスタ１６２として用いる他、半導体装置に用いられる材料や半導体装置の構造など、半
導体装置の具体的な構成をここで示すものに限定する必要はない。
図３（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む
基板２００に設けられたチャネル形成領域２１６と、チャネル形成領域２１６を挟むよう
に設けられた不純物領域２１４及び高濃度不純物領域２２０（これらを合わせて単に不純
物領域とも呼ぶ）と、高濃度不純物領域２２０に接する金属間化合物領域２２４と、チャ
ネル形成領域２１６上に設けられたゲート絶縁層２０８と、ゲート絶縁層２０８上に設け
られたゲート電極層２１０と、ゲート電極層２１０の側面に設けられたサイドウォール絶
縁層２１８と、電極層２１２ａと、電極層２１２ｂと、を有する。
なお、電極層２１２ａ及び電極層２１２ｂは、ソース電極層又はドレイン電極層として機
能する電極層であり、ゲート電極層２１０上の絶縁層２２８に設けられたコンタクトホー
ルを介して、金属間化合物領域２２４と電気的に接続している。絶縁層２２８は単層構造
としても積層構造としてもよく、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウ
ム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコ
ン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。
基板２００上にはトランジスタ１６０を囲むように素子分離絶縁層２０６が設けられてい
る。
単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当
該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速
に行うことができる。
図３（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトラ
ンジスタである。酸化物半導体をチャネル形成領域に用いたトランジスタは、極めて小さ
いオフ特性を実現することができる。なお、トランジスタ１６２に含まれる酸化物半導体
層は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いる
ことで、より優れたオフ特性のトランジスタ１６２を得ることができる。
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは
、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、
消費電力を十分に低減することができる。
トランジスタ１６２は、酸化物半導体層２４４ａと、酸化物半導体層２４４ｂとを含み、
チャネル形成領域における膜厚がその他（例えば、電極層２６８ａ又は電極層２６８ｂと
接する領域）よりも小さい酸化物半導体積層２４４を有する。従って、トランジスタ１６
２に含まれる酸化物半導体積層２４４は、チャネル形成領域が薄膜化されており、しきい
値電圧のマイナス方向へのシフトを抑制することができる。また、トランジスタ１６２は
、ゲート絶縁層２６０を介して酸化物半導体積層２４４と重畳するゲート電極層２６２に
加えて、絶縁層２０３及び絶縁層２０４を介して酸化物半導体積層２４４と重畳するゲー
ト電極層２０２ｂを有する。ゲート電極層２０２ｂはバックゲート電極として用いること
ができ、ゲート電極層２０２ｂにマイナスのバイアス電圧を印加することで、バックチャ
ネル側で第２の電流が流れることを抑制し、トランジスタ１６２のしきい値電圧をプラス
方向に変動させることが可能となる。これらによって、トランジスタ１６２をノーマリオ
フのトランジスタとすることができる。
絶縁層２０３及び絶縁層２０４としては、酸化シリコン、酸化窒化シリコン、酸化アルミ
ニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化亜鉛ガリウム、又
はこれらの混合材料を含む膜を適用することができる。なお、酸化物半導体積層２４４（
具体的には、酸化物半導体層２４４ａ）と接する絶縁層２０４は、酸素過剰領域を有する
ことが好ましい。
なお、絶縁層２０３として、酸素に対するバリア性を有する膜を適用すると、絶縁層２０
４からの酸素の脱離を防止することができるため好ましい。酸素に対するバリア性を有す
る膜としては、酸素に対する透過性が少なくとも絶縁層２０４よりも低い膜を用いればよ
く、具体的には、例えば、アルミニウム、マグネシウムを添加したアルミニウム、チタン
を添加したアルミニウム、マグネシウム、又はチタン等の酸化物膜若しくは窒化物膜を、
単層で、又は積層で用いることができる。また、絶縁層２０３として、酸素に対するバリ
ア性に加えて、水素、水分などの不純物に対する透過性の低い膜を用いることがより好ま
しい。このような膜として、酸化アルミニウム膜を好適に用いることができる。絶縁層２
０３として酸化アルミニウム膜を用いることで、酸素の脱離を防止するだけでなく、トラ
ンジスタ１６２の電気的特性の変動要因となる水素、水分などの不純物の混入を抑制する
ことができる。
なお、ゲート電極層２０２ｂ、及び電極層２０２ａがテーパ形状を有していると、絶縁層
２０３の被覆性を良好とすることができるため、好ましい。テーパ角は、３０°以上７０
°以下とすることが好ましい。
トランジスタ１６２上には、絶縁層２３２、絶縁層２３６が単層または積層で設けられて
いる。絶縁層２３２又は絶縁層２３６としては、絶縁層２０３及び絶縁層２０４と同様の
材料を含む膜を適用することができる。なお、必要であれば、絶縁層２３６を形成後、Ｃ
ＭＰ処理等の平坦化処理を施すことで、絶縁層２３６の表面を平坦化してもよい。または
、絶縁層２３６として、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形
成してもよく、無機絶縁膜と平坦化絶縁膜を積層させてもよい。平坦化絶縁膜としては、
ポリイミド系樹脂、アクリル系樹脂、ベンゾシクロブテン系樹脂等の有機材料と用いるこ
とができる。又は、上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）等を用いるこ
とができる。
絶縁層２３６上には配線層２５６が設けられている。配線層２５６は、トランジスタ１６
２と、他のトランジスタを接続するための配線である。配線層２５６は、絶縁層２３６、
絶縁層２３２、及びゲート絶縁層２６０などに形成されたコンタクトホールを介して電極
層２６８ｂと電気的に接続される。なお、コンタクトホールに別途電極層を形成し、該電
極層を介して、配線層２５６と電極層２６８ｂとを電気的に接続してもよい。
また、ゲート絶縁層２６０を介して、トランジスタ１６２の電極層２６８ａと重畳する領
域には、導電層２５３が設けられており、電極層２６８ａと、ゲート絶縁層２６０と、導
電層２５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の
電極層２６８ａは、容量素子１６４の一方の電極として機能し、導電層２５３は、容量素
子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を
設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２
の上方に設けてもよい。
本実施の形態において、導電層２５３は、トランジスタ１６２のゲート電極層２６２と同
一の作製工程によって形成することができる。
電極層２６８ａは、ゲート電極層２０２ｂと同じ層に形成された電極層２０２ａと電気的
に接続している。また、電極層２０２ａは、絶縁層２３４に設けられたコンタクトホール
を介して電極層２２２ａと電気的に接続している。図３（Ａ）では図示しないが、電極層
２２２ａは、トランジスタ１６０のゲート電極層２１０と電気的に接続している。よって
、トランジスタ１６２の電極層２６８ａは、トランジスタ１６０のゲート電極層２１０と
電気的に接続している。
絶縁層２３０及び絶縁層２３４の構成は、絶縁層２２８と同様とすることができる。なお
、絶縁層２２８、絶縁層２３０、絶縁層２３４は、必要であれば平坦化処理を施してもよ
い。また、トランジスタ１６２の電極層２６８ａと、トランジスタ１６０のゲート電極層
２１０との電気的な接続は、図３（Ａ）に示す構成に限られず、間に介する電極層（又は
配線層）、絶縁層の構成は適宜設定することが可能である。例えば、電極層２０２ａと電
極層２２２ａとの間に別途電極層を設けてもよいし、電極層２６８ａとゲート電極層２１
０とを直接接続してもよい。
なお、絶縁層２０４が酸素過剰領域を有する場合、絶縁層２０４に含まれる過剰な酸素が
、コンタクトホールを開口する際に放出される場合があるため、該コンタクトホールは、
酸化物半導体積層２４４と重畳しない領域に設けることが好ましい。図３（Ａ）では、絶
縁層２０４において、酸化物半導体積層２４４と重畳しない領域に設けられたコンタクト
ホールを介して電極層２０２ａと電極層２６８ａが電気的に接続している。但し、絶縁層
２０４よりも下側（トランジスタ１６０側）に設けられるコンタクトホールは、酸化物半
導体積層２４４と重畳してもよい。図３（Ａ）においては、トランジスタ１６２のゲート
電極層２０２ｂと、電極層２２２ａと同じ層に設けられた配線層２２２ｂとが電気的に接
続する例を示す。
図３（Ａ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部
が重畳するように設けられている。また、トランジスタ１６２及び容量素子１６４が、ト
ランジスタ１６０の少なくとも一部と重畳するように設けられていることが好ましい。例
えば、容量素子１６４の導電層２５３は、トランジスタ１６０のゲート電極層２１０と少
なくとも一部が重畳して設けられている。このような平面レイアウトを採用することによ
り、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる
。
次に、図３（Ａ）に対応する回路構成の一例を図３（Ｂ）に示す。
図３（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電
極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０の
ドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）
とトランジスタ１６２のソース電極層またはドレイン電極層の一方とは、電気的に接続さ
れ、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気
的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６
２のソース電極層またはドレイン電極層の他方は、容量素子１６４の電極の一方と電気的
に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的
に接続されている。
図３（Ｂ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより
、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与
えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる
（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷
、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線
の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ
状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持され
る（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層
の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート
電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベ
ル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲ
ート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより
低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン
状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線
の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０
のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレ
ベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば
、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合に
は、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ
状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を
読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態
にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈ
より小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらず
トランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電
位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。ここで、トランジスタ１
６２をノーマリオフのトランジスタとすることで、電力の供給がない場合において、トラ
ンジスタ１６２のゲート（ゲート電極層２６２）には接地電位が入力される構成とするこ
とができる。こうして、電力の供給が無い場合において、トランジスタ１６２はオフ状態
を維持することができ、記憶内容を保持し続けることができる。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明の一様態に係
る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限は
なく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって
、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装
置、及び該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態においては、実施の形態１に示すトランジスタを使用し、電力が供給されな
い状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置につ
いて、実施の形態２に示した構成と異なる構成について、図４を用いて説明を行う。
図４（Ａ）は、半導体装置の回路構成の一例を示し、図４（Ｂ）は半導体装置の一例を示
す概念図である。まず、図４（Ａ）に示す半導体装置について説明を行い、続けて図４（
Ｂ）に示す半導体装置について、以下説明を行う。
図４（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極
層又はドレイン電極層とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲー
ト電極層とは電気的に接続され、トランジスタ１６２のソース電極層又はドレイン電極層
と容量素子２５４の第１の端子とは電気的に接続されている。
次に、図４（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持
を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トラン
ジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の
第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１
６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容
量素子２５４の第１の端子の電位が保持される（保持）。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１
の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって
保持することが可能である。また、トランジスタ１６２をノーマリオフのトランジスタと
することで、電力の供給がない場合において、トランジスタ１６２のゲートには接地電位
が入力される構成とすることができる。こうして、電力の供給が無い場合において、トラ
ンジスタ１６２はオフ状態を維持することができ、記憶内容を保持し続けることができる
。
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊
状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の
間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電
位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積され
た電荷）によって、異なる値をとる。
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線
ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前の
ビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、
（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態とし
て、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとす
ると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１
）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×
ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができ
る。
このように、図４（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小
さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持すること
ができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度
を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また
、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能であ
る。
次に、図４（Ｂ）に示す半導体装置について、説明を行う。
図４（Ｂ）に示す半導体装置は、上部に記憶回路として図４（Ａ）に示したメモリセル２
５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルア
レイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）を動作させるために必要な周辺回
路２５８を有する。なお、周辺回路２５８は、メモリセルアレイ２５１と電気的に接続さ
れている。
図４（Ｂ）に示した構成とすることにより、周辺回路２５８をメモリセルアレイ２５１（
メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の
小型化を図ることができる。
周辺回路２５８に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたト
ランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速
動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能であ
る。
なお、図４（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセル
アレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層す
るメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する
構成としても良い。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装
置、及び該半導体装置の作製方法を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
本実施の形態では、本明細書に示すトランジスタを使用した半導体装置の他の例として、
論理回路であるＮＯＲ型回路、及びＮＡＮＤ型回路を図１３（Ａ）乃至（Ｃ）に示す。図
１３（Ｂ）はＮＯＲ型回路であり、図１３（Ｃ）はＮＡＮＤ型回路である。図１３（Ａ）
は図１３（Ｂ）のＮＯＲ型回路におけるトランジスタ８０２及びトランジスタ８０３の構
造を示す断面図である。
図１３（Ｂ）及び（Ｃ）に示すＮＯＲ型回路及びＮＡＮＤ型回路では、ｐチャネル型トラ
ンジスタであるトランジスタ８０１、８０２、８１１、８１４は、実施の形態２で示した
トランジスタ１６０と同様の構成とすることができる。本実施の形態では、ｎ型の導電型
を有する半導体材料を用いた基板８００（例えば、ｎ型単結晶シリコン基板）に、ｐ型を
付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）
等を導入してｐ型不純物領域を有するｐチャネル型トランジスタを形成する。
また、ｎチャネル型トランジスタであるトランジスタ８０３、８０４、８１２、８１３は
、実施の形態１で示すトランジスタ１２０と同様な構造を有するチャネル形成領域に酸化
物半導体膜を用いたトランジスタを適用する。
なお、図１３（Ａ）乃至（Ｃ）に示すＮＯＲ型回路及びＮＡＮＤ型回路においては、トラ
ンジスタ８０３、８０４、８１２、８１３は、酸化物半導体積層のチャネル形成領域が薄
膜化されているため、該トランジスタのしきい値電圧のマイナス方向へのシフトを抑制す
ることができる。また、絶縁層を介して酸化物半導体積層を挟むように第１のゲート電極
層及び第２のゲート電極層が設けられており、一方のゲート電極層をバックゲートとして
用いて、適宜電位を制御し、例えばＧＮＤとすることでトランジスタ８０３、８０４、８
１２、８１３のしきい値電圧をよりプラスとし、ノーマリオフのトランジスタとすること
ができる。
なお、本実施の形態は、ＮＯＲ型回路において、トランジスタ８０３及びトランジスタ８
０４に設けられ、バックゲートとして機能できるゲート電極層同士は電気的に接続し、Ｎ
ＡＮＤ型回路において、トランジスタ８１２及びトランジスタ８１３に設けられ、バック
ゲートとして機能するゲート電極層同士は電気的に接続する例を示す。但し、これに限定
されず、上記バックゲートとして機能するゲート電極層はそれぞれ独立して電気的に制御
される構造であってもよい。
図１３（Ａ）に示す半導体装置は、基板８００に単結晶シリコン基板を用いて、該単結晶
シリコン基板にトランジスタ８０２を形成し、トランジスタ８０２上に、酸化物半導体積
層をチャネル形成領域に用いたトランジスタ８０３を積層する例である。基板８００上に
はトランジスタ８０２を囲むように素子分離絶縁層８０６が設けられている。
トランジスタ８０３のゲート電極層８４１ａと電気的に接続された電極層８４１ｂは、ゲ
ート絶縁層８４３及び絶縁層８３９に設けられたコンタクトホールを介して、ゲート電極
層８４０と同じ層に設けられた電極層である電極層８３５と電気的に接続している。電極
層８３５は、絶縁層８３６及び絶縁層８３３に設けられたコンタクトホールを介して、配
線層８３２と電気的に接続している。図１３（Ａ）には明示的に図示しないが、配線層８
３２は、絶縁層８３０及び絶縁層８２６に設けられたコンタクトホールを介して、トラン
ジスタ８０２のゲート電極層８２１と電気的に接続している。従って、トランジスタ８０
３のゲート電極層８４１ａは、トランジスタ８０２のゲート電極層８２１と電気的に接続
している。
また、図１３（Ａ）には明示的に図示しないが、トランジスタ８０２の電極層８２５は、
配線層８３４と電気的に接続しており、配線層８３４は、電極層８３１を介してトランジ
スタ８０３の電極層８４５と電気的に接続している。よって、トランジスタ８０２の電極
層８２５と、トランジスタ８０３の電極層８４５とは、電気的に接続している。
なお、トランジスタ８０２の電極層（又はゲート電極層）と、トランジスタ８０３の電極
層（又はゲート電極層）との電気的な接続は、図１３（Ａ）に示す構成に限られず、間に
介する電極層（又は配線層）、絶縁層の構成は適宜設定することが可能である。
図１３（Ａ）に示すように、トランジスタ８０２と、トランジスタ８０３とを積層しても
設けることより、半導体装置の占有面積の低減を図ることができるため、高集積化を図る
ことができる。また、トランジスタ８０２はノーマリオフを実現可能なトランジスタであ
るため、論理回路の制御を正確に行うことができる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装
置、及び該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、半導体装置の一例として、上記実施の形態１に開示したトランジスタ
を少なくとも一部に用いたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）
について説明する。
図５（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図５（Ａ）に示すＣＰＵ
は、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ
ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１
９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ
１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ
／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ
Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを
用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよ
い。もちろん、図５（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、
実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレ
ジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号Ｃ
ＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各
種回路に供給する。
図５（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジ
スタ１１９６のメモリセルには、上記実施の形態２又は３に開示したメモリセルを用いて
もよい。
図５（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１か
らの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ
１１９６が有するメモリセルにおいて、論理（値）を反転させる論理素子によるデータの
保持を行うか、容量素子によるデータの保持を行うかを、選択する。論理（値）を反転さ
せる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセ
ルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場
合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源
電圧の供給を停止することができる。
電源停止に関しては、図５（Ｂ）または図５（Ｃ）に示すように、メモリセル群と、電源
電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け
ることにより行うことができる。以下に図５（Ｂ）及び図５（Ｃ）の回路の説明を行う。
図５（Ｂ）及び図５（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング
素子に、上記実施の形態１に開示したトランジスタを含む記憶回路の構成の一例を示す。
図５（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数
有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、実
施の形態２又は３に記載されているメモリセルを用いることができる。メモリセル群１１
４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベ
ルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリ
セル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられて
いる。
図５（Ｂ）では、スイッチング素子１１４１として、上記実施の形態１に開示したトラン
ジスタを用いており、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡに
よりスイッチングが制御される。
なお、図５（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成
を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング
素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、
上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよい
し、直列と並列が組み合わされて接続されていてもよい。
また、図５（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有す
る各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、
スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていて
もよい。
また、図５（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッ
チング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置
の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモ
リセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、ス
イッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具
体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置へ
の情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消
費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
また、スピントロニクスデバイスとして知られるスピンＭＲＡＭ（スピン注入磁化反転型
ＭＲＡＭ）と、酸化物半導体を用いたメモリの比較表を表２に示す。
酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモ
リは、表２に示したように、スピントロニクスデバイスと比べて、駆動方式、書き込み原
理、材料などが大きく異なっている。
また、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせ
るメモリは、表２に示したように、スピントロニクスデバイスに比べて、耐熱性、３Ｄ化
（３層以上の積層構造化）、磁界耐性など多くの点で有利である。なお、表２にあるオー
バーヘッドとは、プロセッサ内のメモリ部などに書きこむ電力など、所謂オーバーヘッド
に消費される電力のことである。
このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメ
モリを利用することで、ＣＰＵの省電力化が実現可能となる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型
或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ
Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生す
る画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレ
オ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話
、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機
器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装
置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器
洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵
庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げ
られる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用
ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや
、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範
疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と
電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）
、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付
自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコ
プター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。
これらの電子機器の具体例を図６に示す。
図６（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐
体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示する
ことが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示し
ている。また、電力供給のための電源コード９００５を筐体９００１に有している。
実施の形態１に示すトランジスタは、表示部９００３に用いることが可能であり、電子機
器に高い信頼性を付与することができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に
表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力するこ
とができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面
操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセ
ンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせるこ
とができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂
直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大
きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに
表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図６（Ｂ）は、携帯音楽プレーヤであり、本体３０２１には表示部３０２３と、耳に装着
するための固定部３０２２と、操作ボタン３０２４、外部接続ポート３０２５等が設けら
れている。また、スピーカを有していてもよい。実施の形態１のトランジスタ、または実
施の形態２乃至４に示したメモリや論理回路を本体３０２１に内蔵されているメモリやＣ
ＰＵなどに適用することにより、より省電力化された携帯音楽プレイヤー（ＰＤＡ）とす
ることができる。
さらに、図６（Ｂ）に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持たせ
、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーで
の会話も可能である。
図６（Ｃ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示部９
２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０
６等を含む。コンピュータは、本発明の一態様を用いて作製される半導体装置をその表示
部９２０３に用いることにより作製される。実施の形態５に示したＣＰＵを利用すれば、
省電力化されたコンピュータとすることが可能となる。
図７（Ａ）及び図７（Ｂ）は２つ折り可能なタブレット型端末である。図７（Ａ）は、開
いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３
１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り
替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
図７（Ａ）及び図７（Ｂ）に示すような携帯機器においては、画像データの一時記憶など
にメモリとしてＳＲＡＭまたはＤＲＡＭが使用されている。例えば、実施の形態２又は３
に説明した半導体装置をメモリとして使用することができる。先の実施の形態で説明した
半導体装置をメモリに採用することによって、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表
示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部
９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分
の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部
９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示
部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂ
を表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切
り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイ
ッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の
光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサ
だけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内
蔵させてもよい。
また、図７（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示して
いるが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の
品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルと
してもよい。
図７（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３
３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有す
る。なお、図７（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、Ｄ
ＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図７（Ａ）及び図７（Ｂ）に示したタブレット型端末は、様々な情報（
静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表
示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機
能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することが
できる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐
体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行
う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用
いると、小型化を図れる等の利点がある。
また、図７（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図７（Ｃ）に
ブロック図を示し説明する。図７（Ｃ）には、太陽電池９６３３、バッテリー９６３５、
ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部
９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コン
バータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図７（Ｂ）に示す充放電制御回路９６３
４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。
太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤ
Ｃコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽
電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６
３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６
３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６
３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧
電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッ
テリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受
信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。
図８（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組
み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出
力することが可能である。実施の形態１に示すトランジスタを用いて表示部８００２に用
いることが可能である。
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装
置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃ
ｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの、半導体表示装置を
用いることができる。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装
置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを
介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から
受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行う
ことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えてい
てもよい。テレビジョン装置８０００は、実施の形態２乃至５のいずれかに示すメモリ、
論理回路、ＣＰＵを用いることが可能である。
図８（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナー
は、実施の形態５のＣＰＵを用いた電気機器の一例である。具体的に、室内機８２００は
、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図８（Ａ）において、Ｃ
ＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０
３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４
の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態５に示したＣＰＵは、酸
化物半導体を用いたＣＰＵであるため、耐熱性に優れており、信頼性の高いエアコンディ
ショナーを実現できる。
図８（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備える
電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用
扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図８（Ａ）では、ＣＰＵ
８３０４が、筐体８３０１の内部に設けられている。実施の形態５に示したＣＰＵを電気
冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図８（Ｂ）及び図８（Ｃ）において、電気機器の一例である電気自動車の例を示す。電気
自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、
制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９
７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御
される。実施の形態５に示したＣＰＵを電気自動車９７００のＣＰＵに用いることによっ
て省電力化が図れる。
駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を
組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報
（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負
荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９
７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エ
ネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合
は、図示していないが、直流を交流に変換するインバータも内蔵される。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
１００ 基板
１０２ ゲート電極層
１０３ 絶縁層
１０４ 絶縁層
１０６ 酸化物半導体積層
１０６ａ 酸化物半導体層
１０６ｂ 酸化物半導体層
１０８ 導電膜
１０８ａ ソース電極層
１０８ｂ ドレイン電極層
１１０ 絶縁層
１１２ ゲート電極層
１２０ トランジスタ
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２００ 基板
２０２ａ 電極層
２０２ｂ ゲート電極層
２０３ 絶縁層
２０４ 絶縁層
２０６ 素子分離絶縁層
２０８ ゲート絶縁層
２１０ ゲート電極層
２１２ａ 電極層
２１２ｂ 電極層
２１４ 不純物領域
２１６ チャネル形成領域
２１８ サイドウォール絶縁層
２２０ 高濃度不純物領域
２２２ａ 電極層
２２２ｂ 配線層
２２４ 金属間化合物領域
２２８ 絶縁層
２３０ 絶縁層
２３２ 絶縁層
２３４ 絶縁層
２３６ 絶縁層
２４４ 酸化物半導体積層
２４４ａ 酸化物半導体層
２４４ｂ 酸化物半導体層
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 導電層
２５４ 容量素子
２５６ 配線層
２５８ 周辺回路
２６０ ゲート絶縁層
２６２ ゲート電極層
２６８ａ 電極層
２６８ｂ 電極層
３０２ 絶縁層
３０６ 酸化物半導体層
３０８ａ ソース電極層
３０８ｂ ドレイン電極層
３１０ ゲート絶縁層
３２０ トランジスタ
４０２ 酸素過剰領域
４００ 酸素
８００ 基板
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０６ 素子分離絶縁層
８１１ トランジスタ
８１２ トランジスタ
８１３ トランジスタ
８１４ トランジスタ
８２１ ゲート電極層
８２５ 電極層
８２６ 絶縁層
８３０ 絶縁層
８３１ 電極層
８３２ 配線層
８３３ 絶縁層
８３４ 配線層
８３５ 電極層
８３６ 絶縁層
８３９ 絶縁層
８４０ ゲート電極層
８４１ａ ゲート電極層
８４１ｂ 電極層
８４３ ゲート絶縁層
８４５ 電極層
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０２１ 本体
３０２２ 固定部
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部接続ポート
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (4)

  1. シリコンを含む第１のチャネル形成領域を有する第１のトランジスタと、
    酸化物半導体を含む第２のチャネル形成領域を有する第２のトランジスタと、
    容量素子と、を有し、
    前記第１のトランジスタのゲート電極と、前記第２のトランジスタのソース電極及びドレイン電極の一方と、前記容量素子の一方の電極と、が電気的に接続された半導体装置であって、
    前記第１のチャネル形成領域の上方に位置する第１の絶縁層と、
    前記第１の絶縁層の上面と接する領域を有し、かつ前記第１のトランジスタのゲート電極として機能する領域を有する第１の導電層と、
    前記第１の導電層の上方に位置する第２の絶縁層と、
    前記第２の絶縁層の上面と接する領域を有し、かつ前記第２のトランジスタの第１のゲート電極として機能する領域を有する第２の導電層と、
    前記第２の導電層の上面と接する領域を有する第３の絶縁層と、
    前記第３の絶縁層の上面と接する領域を有する第４の絶縁層と、
    前記第４の絶縁層の上面と接する領域を有し、前記第２のチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層の上方に位置する第５の絶縁層と、
    前記第５の絶縁層の上面と接する領域を有し、かつ前記第２のトランジスタの第２のゲート電極として機能する領域を有する第３の導電層と、
    前記酸化物半導体層の上面と接する領域を有し、かつ前記第２のトランジスタのソース電極及びドレイン電極の一方として機能する領域を有する第４の導電層と、
    前記酸化物半導体層の上面と接する領域を有し、かつ前記第２のトランジスタのソース電極及びドレイン電極の他方として機能する領域を有する第５の導電層と、
    前記第５の絶縁層の上面と接する領域を有し、かつ前記第４の導電層との重なりを有する第６の導電層と、
    前記第６の導電層の上方に位置し、前記第５の導電層と電気的に接続された第７の導電層と、
    前記第２の絶縁層の上面と接する領域を有し、かつ前記第４の導電層との重なりを有する第８の導電層と、を有し、
    前記第７の導電層は、前記第２のチャネル形成領域と重なる領域と前記容量素子と重なる領域とを有し、
    前記第２の導電層と、前記第８の導電層とは、同じ材料を有し、
    前記第３の導電層と、前記第６の導電層とは、同じ材料を有する、半導体装置。
  2. シリコンを含む第１のチャネル形成領域を有する第１のトランジスタと、
    酸化物半導体を含む第２のチャネル形成領域を有する第２のトランジスタと、を有し、
    前記第１のトランジスタのゲート電極と、前記第２のトランジスタのソース電極及びドレイン電極の一方と、が電気的に接続された半導体装置であって、
    前記第１のチャネル形成領域の上方に位置する第１の絶縁層と、
    前記第１の絶縁層の上面と接する領域を有し、かつ前記第１のトランジスタのゲート電極として機能する領域を有する第１の導電層と、
    前記第１の導電層の上方に位置する第２の絶縁層と、
    前記第２の絶縁層の上面と接する領域を有し、かつ前記第２のトランジスタの第１のゲート電極として機能する領域を有する第２の導電層と、
    前記第２の導電層の上方に位置する第３の絶縁層と、
    前記第３の絶縁層の上面と接する領域を有し、前記第２のチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層の上方に位置する第４の絶縁層と、
    前記第４の絶縁層の上面と接する領域を有し、かつ前記第２のトランジスタの第２のゲート電極として機能する領域を有する第３の導電層と、
    前記酸化物半導体層の上面と接する領域を有し、かつ前記第２のトランジスタのソース電極及びドレイン電極の一方として機能する領域を有する第４の導電層と、
    前記酸化物半導体層の上面と接する領域を有し、かつ前記第２のトランジスタのソース電極及びドレイン電極の他方として機能する領域を有する第５の導電層と、
    前記第４の絶縁層の上面と接する領域を有し、かつ前記第４の導電層との重なりを有する第６の導電層と、
    前記第２の絶縁層の上面と接する領域を有し、かつ前記第４の導電層との重なりを有する第７の導電層と、を有し、
    前記第２の導電層と、前記第７の導電層とは、同じ材料を有し、
    前記第３の導電層と、前記第６の導電層とは、同じ材料を有する、半導体装置。
  3. 請求項１又は２において、
    前記第４の絶縁層の膜厚は、前記第３の絶縁層の膜厚より大きい、半導体装置。
  4. 請求項１において、
    前記第７の導電層は、前記第１のチャネル形成領域と重なる領域を有する、半導体装置。
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