CN105206676B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法。实施例包括一种用于晶体管的氧化物半导体层，该氧化物半导体层是本征的或基本本征的并且在该氧化物半导体层的表面部分包括结晶区。从其中去除了将要作为电子施主(施主)的杂质的并且与硅半导体相比具有更大能隙的本征的或基本上本征的半导体被使用。晶体管的电特性能够通过控制设置于关于氧化物半导体层的彼此相对的两侧上的一对导电膜的电位来控制，它们各自具有绝缘膜布置于它们之间，使得形成于氧化物半导体层中的沟道的位置得以确定。

Description

半导体装置及其制造方法
本分案申请是基于申请号为201080049953.7，申请日为2010年10月13日，发明名称为“半导体装置及其制造方法”的中国专利申请的分案申请。
技术领域
本发明涉及包含晶体管的半导体装置。
注意，半导体装置在本说明书中指的是能够通过利用半导体特性来起作用的任何装置，并且半导体元件及电路、包含半导体元件及电路的电光装置以及包含半导体元件及电路的电子装置全都是半导体装置。
背景技术
近年来，借以使用形成于具有绝缘表面的基板之上的半导体薄膜来形成晶体管的技术已经引起了人们的注意。晶体管被应用于以液晶电视为代表的半导体装置中。作为能够应用于晶体管的半导体薄膜，基于硅的半导体材料是已知的，而氧化物半导体作为另一种材料引起了人们的注意。
晶体管主要使用诸如非晶硅或多晶硅之类的半导体材料来制造。使用非晶硅形成的晶体管具有低的场效应迁移率，但是该晶体管能够形成于具有较大面积的玻璃基板之上。另一方面，使用晶体硅形成的晶体管具有高的场效应迁移率，但是诸如激光退火之类的结晶步骤是必需的并且该晶体管并不总是适用于较大的玻璃基板。
作为氧化物半导体的材料，氧化锌及含有氧化锌的材料作为其组成是已知的。此外，使用具有小于1018/cm3的电子载流子浓度的非晶氧化物(氧化物半导体)形成的薄膜晶体管被公开了(专利文献1到3)。
而且，在以液晶显示装置为代表的有源矩阵半导体装置中存在着屏幕增大的趋势，例如，60英寸(对角线)屏幕，并且此外，有源矩阵半导体装置的发展甚至瞄准了对角线120英寸或更大的屏幕尺寸。另外，屏幕的分辨率正朝着更高的清晰度的趋向发展，例如，高清(HD)图像质量(1366×768)或全高清(FHD)图像质量(1920×1080)，并且同样推动着具有3840×2048或4096×2160的分辨率的所谓的4K数字影院(4K Digital Cinema)显示装置的迅速发展。
随着显示装置具有更高的清晰度，它所需的像素的数量显著增加。结果，一个像素的写入时间被缩短，并因而晶体管需要具有高速操作特性、大的导通电流等。同时，能源枯竭的问题近年来已经引起了对其功率消耗得以抑制的显示装置的需求。因此，晶体管还需要具有低的断态电流并且抑制不必要的泄漏电流。
[参考]
[专利文献]
[专利文献1]日本公开专利申请No.2006-165527
[专利文献2]日本公开专利申请No.2006-165528
[专利文献3]日本公开专利申请No.2006-165529
发明内容
使用氧化物半导体的晶体管与使用非晶硅的晶体管相比具有更高的场效应迁移率。但是，使用氧化物半导体的晶体管与使用多晶硅的晶体管相比具有更低的场效应迁移率，从而需要进一步提高使用氧化物半导体的晶体管的场效应迁移率。
另外，氧化物半导体中的化学当量组成的差异还由形成过程所引起。例如，由于氧过量和缺乏氧化物半导体的电导率被改变。此外，在薄膜的形成期间进入氧化物半导体薄膜的氢形成氧(O)-氢(H)键并且用作电子施主，这是改变电导率的因素。此外，O-H键是具有极性的键；并因而，O-H键可能导致有源装置(例如，使用氧化物半导体形成的晶体管)的特性变化。
即使在电子载流子的浓度低于1018/cm3时，氧化物半导体基本上是n型的，并且在上述专利文献中所公开的晶体管的导通/截止比仅仅为103。该晶体管如此低的导通/截止比是由于断态电流大所致。
本发明正是鉴于上述技术背景而产生的。因此，本发明的目的是提供一种半导体装置，在该半导体装置中将具有不同特性的晶体管，尤其是，具有优良的动态特性(导通特性或频率特性(称为f特性))的晶体管以及具有降低的断态电流的晶体管设置于一个基板之上。此外，另一个目的是提供一种用于制造该半导体装置的简单方法。
为了实现上述目的，在本发明中，将注意力集中于本征的或基本上本征的并且在表面部分中包括结晶区的氧化物半导体层。从其内去除将要作为氧化物半导体的电子施主(施主)的杂质并且与硅半导体相比具有更大能隙的半导体能够被用作本征的或基本上本征的半导体。晶体管的电特性通过控制一对导电膜的电位来控制，这对导电膜被设置于关于氧化物半导体层的彼此相对的两侧上，各自具有绝缘膜布置于它们之间，使得形成于氧化物半导体层内的沟道的位置得以确定。
本发明的一种实施例是一种半导体装置，在该半导体装置中，具有优良的动态特性的晶体管和具有稳定的电特性的晶体管(例如，极大降低的断态电流)被用于一个基板之上。特别地，在本发明的一种实施例能够使用从其内去除将要作为氧化物半导体的电子施主(施主)的杂质的并且与硅半导体相比具有更大能隙的半导体。使用氧化物半导体，本征的或基本本征的并且在该氧化物半导体层的表面部分包括结晶区的氧化物半导体层得以形成。另外，具有以下结构的多个晶体管被设置于一个基板之上：被设置于关于氧化物半导体层的彼此相对的两侧上的导电膜，各自具有绝缘膜布置于它们之间。
也就是，本发明的一种实施例是一种半导体装置，包括第一电极层，在第一电极层之上的第一绝缘膜，包括在该氧化物半导体层的表面部分的结晶区的在第一绝缘膜之上的氧化物半导体层，在第一电极层之上并且与氧化物半导体层接触的第二电极层和第三电极层，第二电极层具有与第一电极层重叠的端部，以及第三电极层具有与第一电极层重叠的端部，包括与第二电极层、第三电极层及氧化物半导体层接触的氧化物绝缘膜的第二绝缘膜，以及与第一电极层及氧化物半导体层重叠的在第二绝缘膜之上的第四电极层。另外，半导体装置包括其中用于氧化物半导体层内的氧化物半导体的能隙大于或等于2eV的多个晶体管。
本发明的一种实施例是一种包括上述包括抑制型晶体管(depressiontransistor)和增强型晶体管的半导体装置的反相器电路。
本发明的一种实施例是一种包括上述包括像素部分以及用于驱动像素部分的驱动电路部分的半导体装置的显示装置。
本发明的一种实施例是一种驱动方法，该驱动方法在上述半导体装置中的至少一个晶体管内将第一电极层用作主栅电极以及在上述半导体装置中的其他晶体管内将第四电极层用作主栅电极。
本发明的一种实施例是一种驱动方法，该驱动方法将在上述反相器电路中的耗尽型晶体管内将第四电极层用作主栅电极以及在上述反相器电路中的增强型晶体管内将第四电极层用作主栅电极。
本发明的一种实施例是一种驱动方法，该驱动方法在包含于上述显示装置的像素部分中的至少一个晶体管内将第一电极层用作主栅电极以及在包含于上述显示装置的驱动电路部分中的至少一个晶体管内将第四电极层用作主栅电极。
本发明的一种实施例是半导体装置的一种制造方法，包括以下步骤：形成第一电极层，在第一电极层之上形成第一绝缘膜，在第一绝缘膜之上形成氧化物半导体层，对氧化物半导体层执行脱水或脱氢使得结晶区形成于氧化物半导体层的表面部分，形成在第一电极层之上的并且与氧化物半导体层接触的第二电极层和第三电极层，第二电极层具有与第一电极层重叠的端部，以及第三电极层具有与第一电极层重叠的端部，形成包括与第二电极层、第三电极层及氧化物半导体层接触的氧化物绝缘膜的第二绝缘膜，以及在第二绝缘膜之上形成与第一电极层及氧化物半导体层重叠的第四电极层。另外，上述半导体装置包括在一个基板之上的多个晶体管，在该多个晶体管中，用于氧化物半导体层内的氧化物半导体的能隙大于或等于2eV。
在本说明书中，EL层指的是在发光元件内设置于一对电极之间的层。因而，含有作为置于电极之间的发光物质的有机化合物的发光层是EL层的一种实施例。
注意，在本说明书中，发光装置指的是图像显示装置、发光装置或光源(包括照明装置)。另外，发光装置在其类别内包括下列模块中的任一种：其中诸如挠性印制电路(FPC)、带式自动键合(TAB)载带或带载封装(TCP)之类的连接器与发光装置连接的模块；具有在其末端设置有印制线路板的TAB载带或TCP的模块；以及具有直接安装于基板之上的集成电路(IC)的模块，其中在该基板上通过玻璃上芯片(COG)方法形成了发光元件。
根据本发明的一种实施例，包含于氧化物半导体层内的结晶区被用作沟道形成区，由此包含于半导体装置内的电路的操作速度能够得以提高。另外，电路使用其中使用了纯净化的氧化物半导体的晶体管来形成，由此能够使包含于半导体装置内的电路的操作变稳定。此外，降低至1×10-13A或更低的断态电流，由此能够使包含于半导体装置内的储能电容器减小尺寸或数量。此外，还能够提供包括在一个基板之上的具有不同特性的晶体管的半导体装置。而且，半导体装置能够用简单的方法来制造。
附图说明
在附图中；
图1A到1E各自示出了根据一种实施例的半导体装置的制造方法；
图2示出了根据一种实施例的半导体装置；
图3A到3C各自示出了根据一种实施例的反相器电路；
图4A到4C各自示出了根据一种实施例的移位寄存器；
图5A和5B各自示出了根据一种实施例的脉冲输出电路；
图6A到6D各自示出了根据一种实施例的脉冲输出电路；
图7A到7D各自示出了根据一种实施例的脉冲输出电路；
图8A和8B各自示出了根据一种实施例的时序图；
图9A和9B是根据一种实施例的显示装置的框图；
图10A和10B各自示出了根据一种实施例的显示装置的驱动电路；
图11A1和11A2是各自示出本发明的一种实施例的截面图，而图11B是该实施例的平面图；
图12是示出本发明的一种实施例的截面图；
图13是示出本发明的一种实施例的截面图；
图14示出在半导体装置内的像素的等效电路；
图15A到15C是各自本发明的一种实施例的截面图；
图16A和16B分别是示出本发明的一种实施例的截面图和平面图；
图17A和17B各自示出了电子纸的使用模式的实例；
图18是示出电子书阅读器的实例的外观图；
图19A和19B是分别示出电视装置和数码相框的实例的外观图；
图20A和20B是示出游戏机的实例的外观图；
图21A和21B是示出移动电话的实例的外观图；
图22A1、22A2、22B1和22B2各自示出了根据一种实施例的显示装置的端部；
图23是其中使用了氧化物半导体的反交错型晶体管的纵向截面图；
图24A示出了在源极的电位与漏极的电位相同(VD＝0)的情况下沿着图23所示的截面A-A′的能带图(示意图)，以及图24B示出了在将相对于源极为正的电位施加于漏极(VD>0)的情况下沿着图23所示的A-A′的能带图(示意图)；
图25示出了在栅极电压为0V的情况下沿着图23所示的截面B-B′的能带图(示意图)；
图26A示出了在将正电位(VG>0)施加于栅极(GE1)的情况下沿着图23所示的B-B′的能带图(示意图)，以及图26B示出了在将负电位(VG<0)施加于栅极(GE1)的情况下沿着图23所示的B-B′的能带图(示意图)；以及
图27示出了真空度与金属的逸出功(φM)之间的，以及真空度与氧化物半导体的电子亲和势(χ)之间的关系。
具体实施方式
以下，将参照附图更详细地描述本发明的实施例。注意，本发明并不仅限于下面的描述，并且本领域技术人员应当容易理解，模式和细节能够进行各种改变。因此，本发明不应被理解为仅限于关于这些实施例的描述。注意，在本说明书的附图中，相同的部分或者具有相似功能的部分由相同的参考数字来表示，并且可以省略关于它们的描述。
(实施例1)
在本实施例中，作为半导体装置以及该半导体装置的制造方法的一种实施例的设置有显示装置的电路的基板以及设置有电路的基板的制造方法的的一种实施例将参照图1A到1E来描述。
图1E示出了形成于设置有显示装置的电路的基板之上的多个晶体管的截面结构的实例。图1E所示的晶体管440A和440B各自具有一种四端子结构，在该四端子结构中有设置于关于氧化物半导体层的沟道形成区彼此相对的两侧上的，各自具有绝缘膜布置于它们之间的一对电极层。注意，其中有设置于关于氧化物半导体层的沟道形成区彼此相对的两侧上的，各自具有绝缘膜布置于它们之间的一对电极层的所谓的双栅极晶体管是本实施例的四端子结构的一种实施例。此外，还将描述其中晶体管440B被应用于显示装置的像素以及晶体管440A被应用于布置于像素部分的外围的驱动电路的一部分的情形。
晶体管440A包括在具有绝缘表面的基板400之上的第一电极层421a、第一绝缘层402、包括结晶区405a的氧化物半导体层404a、第二电极层455a及第三电极层455b。另外，晶体管440A包括与结晶区405a接触的并且覆盖晶体管440A的第二绝缘层428，以及设置于沟道形成区之上的第四电极层422a，第二绝缘层428置于它们之间。第一电极层421a与包括结晶区405a的氧化物半导体层404a彼此重叠，第一绝缘层402置于它们之间。此外，第二电极层455a和第三电极层455b被形成于氧化物半导体层404a之上，使得第二电极层455a的一部分、第三电极层455b的一部分与氧化物半导体层404a重叠。
晶体管440B包括在具有绝缘表面的基板400之上的第一电极层421b、第一绝缘层402、包括结晶区405b的氧化物半导体层404b、第二电极层455c及第三电极层455d。另外，晶体管440B包括与结晶区405b接触的并且覆盖晶体管440B的第二绝缘层428，以及设置于沟道形成区之上的第四电极层422b，第二绝缘层428置于它们之间。第一电极层421b与包括结晶区405b的氧化物半导体层404b彼此重叠，第一绝缘层402置于它们之间。此外，第二电极层455c和第三电极层455d被形成于氧化物半导体层404b之上，使得第二电极层455c的一部分、第三电极层455d的一部分与氧化物半导体层404b重叠。
晶体管440A和440B各自具有双栅极结构。在具有双栅极结构的晶体管中，设置于关于氧化物半导体层彼此相对的两侧上的电极层(各自具有绝缘膜布置于它们之间)之一或两者能够被用作栅电极层。注意，第二电极层和第三电极层起着源电极层和漏电极层的作用。
在本实施例中，晶体管440A的第四电极层422a被用作晶体管的主栅电极。因此，沟道被形成于定位于与氧化物半导体层404a的第二电极层455a接触的区域和与氧化物半导体层404a的第三电极层455b接触的区域之间的区域内，该沟道与第二绝缘层428接触并且与第四电极层422a重叠。
第一电极层和第四电极层被设置于关于氧化物半导体层的彼此相对的两侧上，各自具有绝缘膜布置于它们之间。注意，在本实施例中，在第一电极层的电位比第四电极层的电位高的情况下，第一电极层被称为主栅电极，而在第四电极层的电位比第一电极层的电位高的情况下，第四电极层被称为主栅电极。第一电极层或第四电极层的电位可以是GND、0V，或者处于浮置状态。
晶体管440B的第一电极层421b被用作晶体管的主栅电极。因此，沟道被形成于定位于与氧化物半导体层404b的第二电极层455c接触的区域和与氧化物半导体层404b的第三电极层455d接触的区域之间的区域内，该沟道与第一绝缘层402接触并且与第一电极层421b重叠。
注意，当第一电极层421b、第二电极层455c、第三电极层455b及第四电极层422b使用透光性导电膜形成时，晶体管440B能够具有透光性质。在将透光性晶体管应用于显示装置的像素的情况下，能够提高像素的开口率。
作为透光性导电膜的材料，能够采用透射可见光的导电材料，例如，In-Sn-O基氧化物导电材料、In-Sn-Zn-O基氧化物导电材料、In-Al-Zn-O基氧化物导电材料、Sn-Ga-Zn-O基氧化物导电材料、Al-Ga-Zn-O基氧化物导电材料、Sn-Al-Zn-O基氧化物导电材料、In-Zn-O基氧化物导电材料、Sn-Zn-O基氧化物导电材料、Al-Zn-O基氧化物导电材料、In-O基氧化物导电材料、Sn-O基氧化物导电材料或Zn-O基氧化物导电材料。在使用溅射法的情况下，沉积可以用含有重量百分比大于或等于2％且小于或等于10％的SiO2的靶子来执行，使得透光性导电膜可以包含SiOx(X>0)并且是非晶的。
晶体管440A的第一电极层421a、第二电极层455a、第三电极层455b及第四电极层422a可以使用包括含有选自Ti、Mo、W、Al、Cr、Cu及Ta的元素作为主要成分的膜的单层结构或叠层结构来形成。对于与氧化物半导体层电连接的第二电极层455a和第三电极层455b，优选使用包含氧亲和力高的金属的材料。
作为氧化物半导体层，能够使用为四组分金属氧化物的In-Sn-Ga-Zn-O基氧化物半导体层；为三组分金属氧化物的In-Ga-Zn-O基氧化物半导体层、In-Sn-Zn-O基氧化物半导体层、In-Al-Zn-O基氧化物半导体层、Sn-Ga-Zn-O基氧化物半导体层、Al-Ga-Zn-O基氧化物半导体层或Sn-Al-Zn-O基氧化物半导体层；为双组分金属氧化物的In-Zn-O基氧化物半导体层、Sn-Zn-O基氧化物半导体层、Al-Zn-O基氧化物半导体层、Zn-Mg-O基氧化物半导体层、Sn-Mg-O基氧化物半导体层或In-Mg-O基氧化物半导体层；或者为单组分金属氧化物的In-O基氧化物半导体层、Sn-O基氧化物半导体层或Zn-O基氧化物半导体层。此外，在上述氧化物半导体层中还可以含有SiO2。
作为氧化物半导体层，能够使用以InMO3(ZnO)m(m>0)表示的薄膜。在此，M代表选自Ga、Al、Mn及Co的一种或多种金属元素。例如，M可以是Ga、Ga和Al、Ga和Mn、Ga和Co等。其组成公式以InMO3(ZnO)m(m>0)表示的包含Ga作为M的氧化物半导体层被称为以上所述的In-Ga-Zn-O基氧化物半导体，并且In-Ga-Zn-O氧化物半导体的薄膜被称为In-Ga-Zn-O基膜。
对于氧化物半导体层，使用经受过以快速热退火(RTA)法等在短时间内于在高温下进行的脱水或脱氢的那种氧化物半导体层。该加热过程使得氧化物半导体层的浅表部分具有包含具有大于或等于1nm且小于或等于20nm的晶粒尺寸的所谓的纳米晶体的结晶区，并且氧化物半导体层的剩余部分是非晶的或者由非晶和微晶的混合物形成，其中非晶区散布有微晶体。注意，纳米晶体的上述尺寸只是一个示例，本发明并不应被理解为仅限于以上范围。
在具有该结构的氧化物半导体层中，包含纳米晶体的致密的结晶区存在于其浅表部分。因此，在使用这样的氧化物半导体层的情况下，能够防止转变为n型，该转变被归因于湿气进入浅表部分或者氧自浅表部分中消除。结果，能够防止由转变为n型所影响的电特性的劣化，尤其是断态电流的增加。
在氧化物半导体层的浅表部分的结晶区包括其中c轴沿着基本上垂直于氧化物半导体层的表面的方向来取向的晶粒。例如，在使用In-Ga-Zn-O基氧化物半导体材料的情况下，在结晶区内的In2Ga2ZnO7晶粒的c轴沿着基本上垂直于氧化物半导体层的表面的方向来取向。结晶区包括沿着预定方向来取向的纳米晶体。例如，在In-Ga-Zn-O基氧化物半导体材料被用于氧化物半导体层并且纳米晶体被排列使得In2Ga2ZnO7的c轴沿着基本上垂直于基板平面(或氧化物半导体层的表面)的方向来取向的情况下，电流沿着晶体管内的In2Ga2ZnO7的b轴方向(或a轴方向)流动。
注意，结晶区可以包括不同于晶粒的部分。晶粒的晶体结构并不仅限于上述结构，而是结晶区可以包括别的结构的晶粒。例如，在使用In-Ga-Zn-O基氧化物半导体材料的情况下，除了In2Ga2ZnO7的晶粒之外，还可以包括InGaZnO4的晶粒。
以下，参照图1A到1E来描述在一个基板之上的晶体管440A和晶体管440B的制造过程。
首先，在具有绝缘表面的基板400之上形成导电膜，并且对其执行第一光刻步骤以形成第一电极层421a和第一电极层421b。此时，优选地执行蚀刻，使得至少第一电极层421a和第一电极层421b的端部锥形化以便防止断连。
注意，抗蚀剂掩模可以用喷墨法来形成。用喷墨法来形成抗蚀剂掩模不需要光掩模；因而，能够降低制造成本。不必说，不经能够将喷墨法应用于第一光刻步骤，而且还能够应用于别的光刻步骤。
注意，作为基板400，能够使用下列基板中的任一种：以熔融法或浮法使用钡硼硅酸盐玻璃、铝硼硅酸盐玻璃、铝硅酸盐玻璃等形成的非碱性玻璃基板；陶瓷基板；具有足以经受住该制造过程的处理温度的耐热性的塑料基板等。作为选择，同样可以使用金属基板，例如在表面上设置有绝缘膜的不锈钢合金基板。
注意，作为上述玻璃基板，可以使用由诸如陶瓷基板、石英基板或蓝宝石基板之类的绝缘体形成的基板。作为选择，可以使用结晶玻璃基板等。
第一电极层421a和第一电极层421b能够使用应用下列材料中的任一种材料的单层或叠层来形成：金属材料，例如，铝、铜、钼、钛、铬、钽、钨、钕或钪；含有这些材料中的任一种作为主要成分的合金材料；以及含有这些材料中的任一种的氮化物。优选地，有效的是利用诸如铝或铜之类的低电阻金属材料来形成第一电极层，低电阻金属材料优选地结合难熔金属材料来使用，因为它具有诸如低耐热性和低腐蚀倾向之类的优点。作为难熔金属材料，能够使用钼、钛、铬、钽、钨、钕、钪等。
此时，透光性氧化物导电层被用于电极层和布线层的一部分以提高开口率。例如，能够将包含氧化铟、氧化铟和氧化锡的合金、氧化铟和氧化锌的合金、氧化锌、氧化锌铝、氧氮化锌铝、氧化锌镓等的氧化物导电层用于透光性导电层。
此外，第一电极层421a和第一电极层421b可以使用不同的材料来形成。例如，为了提高像素部分的开口率，第一电极层421b能够使用对于可见光透光的导电层形成，并且为了抑制布线电阻，在驱动电路部分中的第一电极层421a能够使用包含金属作为其主要成分的导电膜来形成，例如，含有选自钛、钼、钨、铝、铬、铜及钽的元素作为主要成分的单层膜或者包含该膜的叠层膜。
用作基膜的绝缘层可以被设置于基板400与第一电极层421a和421b之间。基膜具有防止杂质元素从基板400内扩散出的功能，并且能够形成为具有包含氮化硅膜、氧化硅膜、氮氧化硅膜及氧氮化硅膜中的一种或多种的单层或叠层结构。
然后，在第一电极层421a和第一电极层421b之上形成第一绝缘层402。作为第一绝缘层402，能够使用氧化硅层、氧氮化硅层、氮氧化硅层、氮化硅层、氧化铝层、氧化钽层等中的任一种的单层膜或叠层膜。第一绝缘层402以CVD法、溅射法等形成至大于或等于50nm且小于或等于250nm的厚度。注意，在第一绝缘层402内，氧化物绝缘层被优选地设置于第一绝缘层402与氧化物半导体层接触的那侧上。
注意，由于杂质的去除而变成i型或者变成基本上i型(纯净化的氧化物半导体)的氧化物半导体对界面状态密度或界面电荷是极其敏感的；因此，具有绝缘膜的界面是重要的。因此，与具有高纯度的氧化物半导体接触的绝缘膜需要是高质量的。
例如，使用微波(2.45GHz)的高密度的等离子体CVD是优选的，因为它会产生具有高介质耐压的致密的高质量绝缘膜。这是因为在具有高纯度的氧化物半导体与高质量栅极绝缘膜之间的紧密接触会降低界面状态密度并且产生有利的界面特性。
另外，由于使用高密度的等离子体CVD设备形成的绝缘膜能够具有均匀的厚度，因而绝缘膜具有优良的台阶覆盖率。此外，以高密度的等离子体CVD设备形成的绝缘薄膜的厚度能够被精确地控制。
不必说，能够采用诸如溅射法或等离子体CVD法之类的其他方法，只要该方法能够形成作为栅极绝缘膜的好质量的绝缘膜。作为选择，可以使用其膜质量以及与氧化物半导体间的界面特性通过在绝缘膜形成之后执行的热处理来提高的绝缘膜。在任何情况下，具有降低的与氧化物半导体间的界面状态密度的并且能够形成有利的界面，以及具有作为栅极绝缘膜的有利的膜质量的任意绝缘膜都能够使用。
第一绝缘层402使用高密度的等离子体CVD设备来形成。在此，高密度的等离子体CVD设备指的是能够实现高于或等于1×1011/cm3的等离子体密度的设备。例如，等离子体通过施加高于或等于3kW且低于或等于6kW的微波功率来生成，从而形成绝缘膜。
甲硅烷气体(SiH4)、氧化亚氮(N2O)及稀有气体被作为源气体引入腔室之内以在高于或等于10Pa且低于或等于30Pa的压力下生成高密度的等离子体，使得绝缘膜形成于具有绝缘表面的基板(例如，玻璃基板)之上。之后，可以停止供应甲硅烷气体，并且在不暴露于空气的情况下可以引入氧化亚氮(N2O)和稀有气体以执行对绝缘膜的表面执行的等离子体处理。通过引入氧化亚氮(N2O)和稀有气体来对绝缘膜的表面执行的等离子体处理至少在绝缘膜形成之后执行。通过上述处理过程形成的绝缘膜具有小的厚度并且是其可靠性即使它具有例如小于100nm的厚度也能够得以保证的绝缘膜。
在形成第一绝缘层402时，被引入腔室之内的甲硅烷气体(SiH4)对氧化亚氮(N2O)的流量比为1:10到1:200。另外，作为被引入腔室内的稀有气体，能够使用氦气、氩气、氪气、氙气等。特别地，优选地使用廉价的氩气。
另外，由于使用高密度的等离子体设备形成的绝缘膜能够具有均匀的厚度，因而绝缘膜具有优良的台阶覆盖率。此外，以高密度的等离子体设备，能够精确地控制绝缘薄膜的厚度。
通过上述处理过程形成的绝缘膜与使用常规的平行板式PCVD设备形成的绝缘膜大为不同。在以相同的蚀刻剂进行的蚀刻的速率相互比较的情况下，通过上述处理过程形成的绝缘膜的时刻速率比使用常规的平行板式PCVD设备形成的绝缘膜的蚀刻速率低大于或等于10％或者大于或等于20％。因而，可以说，使用高密度的等离子体设备形成的绝缘膜是致密的膜。
作为选择，以CVD法使用有机硅烷气体形成的氧化硅层能够用于第一绝缘层402。作为有机硅烷气体，能够使用含硅的化合物，例如，正硅酸乙酯(TEOS)(化学式：Si(OC2H5)4)、四甲基硅烷(TMS)(化学式：Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(化学式：SiH(OC2H5)3)或三(二甲胺基)硅烷(化学式：SiH(N(CH3)2)3)。
作为选择，第一绝缘层402可以使用铝、钇或铪的氧化物、氮化物、氧氮化物及氮氧化物中的一种或者包含上述材料中的至少两种或更多种的化合物来形成。
注意，在本说明书中，氧氮化物指的是含有比氮原子多的氧原子的物质，而氮氧化物指的是含有比氧原子多的氮原子的物质。例如，“氧氮化硅膜”意指这样的膜：含有氧原子和氮原子使得氧原子的数量大于氮原子的数量，并且在使用卢瑟福被散射光谱法(RBS)和氢前向散射(HFS)来执行测量的情况下，含有原子百分比浓度分别为50％～70％、0.5％～15％、25％～35％及0.1％～10％的氧、氮、硅及氢。此外，“氮氧化硅膜”意指这样的膜：含有氮原子和氧原子使得氮原子的数量大于氧原子的数量，并且在使用RBS和HFS来执行测量的情况下，含有原子百分比浓度分别为5％～30％、20％～55％、25％～35％及10％～30％的氧、氮、硅及氢。注意，当在氧氮化硅膜或氮氧化硅膜内所含的原子的总数被定义为100％(原子百分比)时，氮、氧、硅及氢的百分比落在以上给定的范围之内。
然后，在第一绝缘层402之上，氧化物半导体膜403被形成达大于或等于5nm且小于或等于200nm的，优选地大于或等于10nm且小于或等于20nm的厚度(参见图1A)。
注意，在氧化物半导体膜403形成之前，在第一绝缘层402的表面上的灰尘优选地通过反溅射来去除，在该反溅射中氩气被引入并且生成等离子体。反溅射指的是这样的方法：在不对靶子一侧施加电压的情况下，RF电源被用于在氩气气氛中对基板一侧施加电压，以在基板附近生成等离子体，从而使表面改性。注意，代替氩气气氛，可以使用氮气气氛、氦气气氛等。作为选择，可以使用其中添加了氧气、N2O等的氩气气氛。此外，作为选择，可以使用其中添加了Cl2、CF4等的氩气气氛。在反溅射之后，氧化物半导体膜在不暴露于空气的情况下形成，由此能够防止灰尘或湿气贴附于第一绝缘层402与氧化物半导体膜403之间的界面。
作为氧化物半导体膜，能够使用作为以上所述的四组分金属氧化物的In-Sn-Ga-Zn-O基氧化物半导体层；作为以上所述的三组分金属氧化物的In-Ga-Zn-O基氧化物半导体层、In-Sn-Zn-O基氧化物半导体层、In-Al-Zn-O基氧化物半导体层、Sn-Ga-Zn-O基氧化物半导体层、Al-Ga-Zn-O基氧化物半导体层或Sn-Al-Zn-O基氧化物半导体层；作为以上所述的双组分金属氧化物的In-Zn-O基氧化物半导体层、Sn-Zn-O基氧化物半导体层、Al-Zn-O基氧化物半导体层、Zn-Mg-O基氧化物半导体层、Sn-Mg-O基氧化物半导体层或In-Mg-O基氧化物半导体层；或者作为以上所述的单组分金属氧化物的In-O基氧化物半导体层、Sn-O基氧化物半导体层或Zn-O基氧化物半导体层。此外，在上述氧化物半导体膜中可以含有SiO2。作为氧化物半导体膜，能够使用上述以InMO3(ZnO)m(m>0)表示的薄膜。
氧化物半导体膜能够以溅射法在稀有气体(典型为氩气)气氛、氧气气氛或者稀有气体(典型为氩气)和氧气的气氛中形成。在使用溅射法的情况下，膜沉积可以使用含有重量百分比大于或等于2％且小于或等于10％的SiO2的靶子来执行，并且在氧化物半导体膜中可以含有抑制晶化的SiOx(x>0)。
在此，膜形成在下列条件下使用用于形成包含In、Ga及Zn的氧化物半导体(组成比为In2O3:Ga2O3:ZnO＝1:1:1[摩尔比]或者In2O3:Ga2O3:ZnO＝1:1:2[摩尔比])的靶子来执行：在基板与靶子之间的距离为100mm，压力为0.6Pa，直流(DC)电源为0.5kW，以及气氛为氧气(氧气的流量为100％)。注意，脉冲直流(DC)电源是优选的，因为在膜形成时所生成的粉状物质(也称为粒子或灰尘)能够被减少并且膜的厚度分布能够是均匀的。在本实施例中，作为氧化物半导体膜，具有15nm的厚度的In-Ga-Zn-O基膜以溅射法使用用于形成In-Ga-Zn-O基氧化物半导体的靶子来形成。
在这种情况下，氧化物半导体膜优选地在保留于处理腔室内的湿气被去除的同时形成。这是为了防止在氧化物半导体膜内含有氢、羟基或湿气。
另外，优选的是，氧化物半导体膜被连续地形成于第一绝缘层402之上。在此所使用的多腔室溅射设备设置有硅或氧化硅(人造石英)的靶子，以及用于形成氧化物半导体膜的靶子。设置有用于形成氧化物半导体膜的靶子的沉积腔室还至少设置有低温泵作为排空单元。注意，可以使用涡轮分子泵来代替低温泵，并且可以在涡轮分子泵的进气口上方设置冷阱使得湿气等可以被吸收。
从以低温泵排空的沉积腔室中，氢原子、含有氢原子的化合物(例如，H2O)、碳原子、含有碳原子的化合物等被去除，由此能够降低在形成于沉积腔室中的氧化物半导体膜内的杂质的浓度。
优选的是，其中诸如氢、水、羟基或氢化物之类的杂质被降低至近似ppm级或ppb级的高纯度气体被用作用于沉积氧化物半导体膜的溅射气体。
氧化物半导体膜可以在基板被加热的状态下形成。在那时，基板被加热到高于或等于100℃且低于或等于600℃，优选地，高于或等于200℃且低于或等于400℃。通过在沉积期间加热基板，能够降低在氧化物半导体膜内的杂质浓度。
溅射法的实例包括其中高频电源被用作溅射电源的RF溅射法、其中直流电源被使用的DC溅射法，以及其中偏压以脉冲的方式来施加的脉冲DC溅射法。RF溅射法主要是在形成绝缘膜的情况下使用，而DC溅射法主要是在形成金属导电膜的情况下使用。
另外，还有其中能够设置不同材料的多个靶子的多源溅射设备。以多源溅射设备，不同材料的膜能够被形成为在同一腔室内堆叠，或者多种材料的膜能够通过在同一腔室内同时放电来形成。
另外，还有在腔室内设置有磁体系统并且用于磁控溅射的溅射设备，以及用于其中利用微波来生成的等离子体在不使用辉光放电的情况下使用的ECR溅射的溅射设备。
而且，作为借助于溅射的沉积方法，还有其中靶子物质和溅射气体组分在沉积期间彼此发生化学反应以形成它们的化合物薄膜的反应溅射法，以及其中在沉积期间同样对基板施加电压的偏压溅射法。
然后，通过第二光刻步骤，形成抗蚀剂掩模。然后，蚀刻In-Ga-Zn-O基膜。在蚀刻中，能够将诸如柠檬酸或草酸之类的有机酸用作蚀刻剂。该蚀刻被执行，使得氧化物半导体层404a和404b的端部具有锥形形状，从而能够防止因台阶形状所致的布线的破损。注意，蚀刻在此并不仅限于湿法蚀刻，而是同样可以使用干法蚀刻。
然后，执行氧化物半导体层404a和404b的脱水或脱氢。用于脱水或脱氢的第一热处理能够利用电阻加热法、灯照射等在惰性气体气氛中通过快速热退火(RTA)处理在高于或等于500℃且低于或等于750℃的温度(或者低于或等于玻璃基板的应变点的温度)下执行大约1分钟到10分钟，优选地在650℃下执行大约大于或等于3分钟且小于或等于6分钟。以RTA法，脱水或脱氢能够短时间地执行；因此，处理甚至能够在高于玻璃基板的应变点的温度下执行。注意，热处理的时序并不仅限于该时序，而是可以多次执行，例如，在光刻步骤或沉积步骤之前及之后。
注意，在本说明书中，在惰性气体(例如，氮气或稀有气体)气氛内的热处理被称为用于脱水或脱氢的热处理。在本说明书中，脱氢并不只是指通过热处理进行的形式为H2的消除，而且为了方便起见，脱水或脱氢还指的是H、OH等的消除。
重要的是，温度在用于脱水或脱氢的同一炉子内从在其下使氧化物半导体层脱水或脱氢的加热温度T降低到室温，防止氧化物半导体层暴露于空气，从而防止水或氢进入氧化物半导体层之内。当晶体管使用i型氧化物半导体层来形成时，该i型氧化物半导体层通过经由脱水或脱氢而使氧化物半导体层变成处于缺氧状态的低电阻氧化物半导体层，即，n型(例如，n-型或n+型)氧化物半导体层，以及通过经由氧供应而使低电阻氧化物半导体层变成高电阻氧化物半导体层来获得，晶体管的阈值电压能够是正的，从而能够实现具有所谓的常关(normally-off)特性的开关元件。优选的是，在显示装置的晶体管中的沟道被形成为处于尽可能接近于0V的正阈值电压。如果晶体管的阈值电压是负的，则它倾向于是常开的(normally on)；换言之，即使在栅极电压为0V时也有电流在源电极与漏电极之间流过。在有源矩阵显示装置中，包含于电路内的晶体管的电特性是重要的，并且显示装置的性能取决于电特性。特别地，在晶体管的电特性中，阈值电压(Vth)是重要的。当阈值电压值为高或者为负值时，即使在场效应迁移率为高时，也难以控制电路。在晶体管具有高阈值电压的情况下，该晶体管不能执行作为晶体管的开关功能,并且在晶体管以低电压驱动时可能是负载。在n沟道晶体管的情形中，所期望的是，仅在正电压被施加作为栅极电压之后，才形成沟道并且有漏极电流流过。其中沟道只有在驱动电压被提高时才形成的晶体管以及其中即使在施加负电压时也会形成沟道并且有漏极电流流过的晶体管不适用于电路内所使用的晶体管。
另外，当温度从加热温度T开始降低时，气体气氛可以切换为与在温度被升高至加热温度T时所使用的气体气氛不同的气体气氛。例如，冷却通过使用用于脱水或脱氢的同一炉子以及通过以高纯度的氧气、高纯度的N2O气体或超干燥空气(具有-40℃或更低的，优选为-60℃或更低的露点)充满炉子来执行，不暴露于空气。
注意，在第一热处理中，优选的是，在气氛中不含有水、氢等。作为选择，被引入热处理设备之内的惰性气体的纯度优选地为6N(99.9999％)或更高，更优选地为7N(99.99999％)或更高(也就是，杂质浓度为1ppm或更低，优选地为0.1ppm或更低)。
在热处理于惰性气体气氛下执行的情形中，氧化物半导体层通过热处理改变成缺氧型氧化物半导体层，以成为低电阻氧化物半导体层，即n型(例如，n–型)氧化物半导体层。之后，通过形成与氧化物半导体层接触的氧化物绝缘层来给该氧化物半导体层的缺氧部分供应氧。因而，使得氧化物半导体层成为i型；也就是，氧化物半导体层被改变成高电阻氧化物半导体层。因此，有可能形成具有有利的电特性的高可靠性的晶体管。
在于上述条件下充分脱水或脱氢的氧化物半导体层中，即使在脱水或脱氢的氧化物半导体层的温度增加至450℃时，显示有湿气排出的两个频谱峰值中的至少在高于或等于250℃且低于或等于300℃附近的峰值由热脱附谱法(TDS)检测到。
注意，在氧化物半导体层404a和404b处于原始沉积(as-depo)状态的阶段，氧化物半导体层404a和氧化物半导体层404b每个都是具有许多悬挂键的非晶层。通过用于脱水或脱氢的第一加热步骤，相互紧靠而存在的悬挂键被键合，使得氧化物半导体层404a和404b能够具有有序的非晶结构。在进行排序时，氧化物半导体层404a和404b由非晶和微晶的混合物形成，其中非晶区散布有微晶体，或者由非晶形成。包含纳米晶体的结晶区405a和结晶区405b被形成于氧化物半导体层404a和氧化物半导体层404b的浅表部分(图1B)。氧化物半导体层404a和氧化物半导体层404b的剩余部分变成为非晶的或者由非晶和微晶的混合物形成，其中非晶区散布有微晶体。注意，结晶区405a和结晶区405b分别是氧化物半导体层404a和氧化物半导体层404b的一部分，并且在下文中，“氧化物半导体层404a”和“氧化物半导体层404b”分别包括结晶区405a和结晶区405b。在此，微晶体是具有大于或等于1nm且小于或等于20nm的粒子尺寸的所谓的纳米晶体，该尺寸小于通常称为微晶体的微晶粒子的尺寸。
在结晶区405a和405b中，优选地形成c轴沿垂直于层的表面的方向取向的纳米晶体。在这种情况下，优选的是，晶体管的长轴沿着c轴方向，而沿短轴方向的尺寸大于或等于1nm且小于或等于20nm。
注意，结晶区没有形成于氧化物半导体层的侧表面部分，这取决于步骤的顺序，并且在这种情况下，结晶区仅形成于浅表部分，不形成于侧表面部分。但是，侧表面部分的面积是小的，并且在这种情况下同样能够保持抑制电特性劣化或提高介质耐压的效果。
此外，第一电极层421a和第一电极层421b被晶化以在某些情况下成为微晶层或多晶层，取决于第一热处理的条件或者第一电极层421a和421b的材料。例如，在氧化铟锡被用于第一电极层421a和421b的材料的情况下，它们通过在450℃下进行1小时的第一热处理来晶化，然而在含有氧化硅的氧化铟锡被用作第一电极层421a和421b的情况下，它们不容易晶化。
在第一热处理之后的氧化物半导体层404a和404b是缺氧型氧化物半导体层，并且载流子浓度高于刚好在沉积之后的载流子浓度，并且优选地为1×1018/cm3或更高。因而，氧化物半导体层404a和404b具有较低的电阻。
用于氧化物半导体层的第一热处理能够在氧化物半导体膜被处理成岛状氧化物半导体层之前执行。在这种情况下，在第一热处理之后，基板被从加热设备中取出并且经受光刻步骤以形成岛状氧化物半导体层。
然后，虽然没有示出，但是在第一绝缘层402内形成了用于将第一电极层连接到将在后面描述的源电极层或漏电极层的开口(也称为接触孔)。接触孔通过以光刻方法、喷墨法等在第一绝缘层402之上形成掩模，并且然后使用该掩模来选择性地蚀刻第一绝缘层402而形成。注意，接触孔可以在第一绝缘层402形成之后且在氧化物半导体膜403形成之前形成。
然后，将要作为源电极和漏电极的导电膜(包括形成于同一层内作为源电极和漏电极的导线)被形成于氧化物半导体层404a和404b之上。导电膜被形成为具有大于或等于100且小于或等于500nm的，优选地为大于或等于200且小于或等于300nm的厚度。
源电极和漏电极使用诸如Al、Cu、Cr、Ta、Ti、Mo或W之类的金属材料，或者含有这些金属材料中的任一种作为其组分的合金材料来形成。可以采用其中Cr、Ta、Ti、Mo、W等高熔点金属层被堆叠于Al、Cu等金属层的一侧或两侧之上的结构。耐热性能够通过使用其中添加了用于防止在铝膜上生成小丘或晶须元素(例如，Si、Ti、Ta、W、Mo、Cr、Nd、Sc或Y)的Al材料来增加。
源电极和漏电极(包括形成于与源电极和漏电极相同的层内的导线)可以使用导电性金属氧化物来形成。作为导电性金属氧化物，能够使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟-氧化锡合金(In2O3-SnO2，缩写为ITO)、氧化铟和氧化锌(In2O3-ZnO)或者在金属氧化物材料内添加硅或氧化硅的材料。金属导电膜并不仅限于含有上述元素的单层，而是可以为两个或更多层。但是，导电膜的材料优选地具有至少能够经受住在后面执行的第二热处理的耐热性。
对于与氧化物半导体层404a和404b接触的导电膜，包含氧亲和力高的金属的材料是优选的。作为氧亲和力高的金属，选自钛(Ti)、锰(Mn)、镁(Mg)、锆(Zr)、铍(Be)及钍(Th)的一种或多种材料是优选的。在本实施例中，使用钛膜。
当氧化物半导体层与氧亲和力高的导电膜被形成为彼此接触时，在界面附近的载流子密度被提高并且低电阻区被形成，由此能够降低在氧化物半导体层与导电膜之间的接触电阻。这是因为氧亲和力高的导电膜将氧从氧化物半导体层中吸取出，并且从而在氧化物半导体层内包含过量金属的层(该层称为复合层)和氧化的导电膜之一或两者被形成于氧化物半导体层与导电膜之间的界面内。例如，在In-Ga-Zn-O基氧化物半导体层与钛膜接触的结构中，富铟层和氧化钛层在某些情况下被形成于氧化物半导体层与钛膜接触的界面附近。在其他情况下，富铟层和氧化钛层中的任一层被形成于氧化物半导体层与钛膜接触的界面附近。作为缺氧型In-Ga-Zn-O基氧化物半导体层的富铟层具有高电导率；因此，能够降低在氧化物半导体层与导电膜之间的接触电阻。
注意，钛膜或具有导电性的氧化钛膜可以用作与氧化物半导体层接触的导电膜。在这种情况下，在In-Ga-Zn-O基氧化物半导体层与氧化钛膜接触的结构中，富铟层可以形成于氧化物半导体层与氧化钛膜接触的界面附近。
对于导电膜，能够使用具有相对可见光的透光性质的导电材料。作为具有相对可见光的透光性质的导电材料，包含铟、锡或锌的透明的导电性氧化物是优选的。例如，能够使用氧化铟(In2O3)或氧化铟-氧化锡合金(In2O3-SnO2，缩写为ITO)。作为选择，可以使用其中添加了绝缘性氧化物(例如，氧化硅)的透明的导电性氧化物。当将透明的导电性氧化物用于导电膜时，能够提高显示装置的开口率。
作为导电膜的形成方法，可以采用弧光放电离子镀法或喷射法。作为选择，导电膜可以通过以丝网印刷法、喷墨法等释放银、金、铜等的导电性纳米浆料并且烘焙该纳米浆料来形成。
然后，通过光刻法、喷墨法等在导电膜之上形成掩模，并且使用该掩模来蚀刻导电膜；因而，形成了源电极和漏电极(图1C)。在本实施例中，通过溅射法来形成200nm厚的钛膜作为导电膜，并且使用抗蚀剂掩模通过湿法蚀刻方法或干法蚀刻方法来选择性地蚀刻该导电膜，由此形成起着源电极和漏电极的作用的第二电极层455a、第三电极层455b、第二电极层455c及第三电极层455d。
然后，形成用于覆盖第二电极层455a、第三电极层455b、第二电极层455c、第三电极层455d以及氧化物半导体层404a和404b的裸露部分的第二绝缘层428(图1D)。第二绝缘层428的厚度优选为大于或等于50nm且小于或等于250nm。第二绝缘层428在第二绝缘层428与氧化物半导体层接触的那侧上包括氧化物绝缘层。作为与第二绝缘层428的氧化物半导体层接触的氧化物绝缘层，能够使用诸如氧化硅层、氧氮化硅层、氧化铝层、氧化钽层、氧化钇层或氧化铪层之类的氧化物绝缘层。
氧化物绝缘层能够适当地通过溅射法等来形成，即用以将诸如湿气或氢之类的杂质混合到氧化物绝缘层之内的方法。在本实施例中，氧化硅膜通过溅射法形成为氧化物绝缘层。在沉积中的基板温度可以高于或等于室温且低于或等于300℃，并且在本实施例中，在膜形成中的基板温度为100℃。为了在沉积中防止诸如水或氢之类的杂质进入，优选的是在沉积之前，在降低的压力之下，在高于或等于150℃且低于或等于350℃的温度下执行大于或等于2分钟且小于或等于10分钟的预烘焙，以及在不暴露于空气的情况下形成氧化物绝缘层。氧化硅膜能够通过溅射法在稀有气体(典型地，氩气)气氛、氧气气氛或者稀有气体(典型地，氩气)和氧气的混合气氛中形成。作为靶子，可以使用氧化硅靶或硅靶。例如，利用硅靶，能够通过溅射法在氧气和稀有气体的气氛中形成氧化硅膜。在与其电阻被降低的氧化物半导体层接触的氧化物绝缘层的形成期间，诸如湿气、氢离子和OH-之类的杂质被防止进入氧化物绝缘层。
其中无机绝缘膜被叠层于氧化物绝缘层之上以便阻止诸如湿气、氢离子、OH-之类的杂质从外部进入氧化物半导体层的结构是优选的。作为堆叠于第二绝缘层428的氧化物绝缘层之上的无机绝缘膜，能够使用氧化硅层、氧氮化硅层、氮氧化硅层、氮化硅层、氧化铝层、氧化钽层等。
在本实施例中，沉积利用具有6N的纯度的硼掺杂的柱状多晶硅靶(电阻率为0.01Ω·cm)通过脉冲直流溅射法在以下条件下执行：在基板与靶子之间的距离(T-S距离)为89mm，压力为0.4Pa，直流(DC)功率为6kW，以及气氛为氧气气氛(氧气流量的比例为100％)。膜厚为300nm。优选的是，其中诸如氢、水、羟基或氢化物之类的杂质被降低至近似ppm级或ppb级的高纯度气体被用作用于沉积第二绝缘层428的溅射气体。
然后，第二热处理在惰性气体气氛或氮气气氛中执行(优选地，在高于或等于200℃且低于或等于400℃的温度下，例如，高于或等于250℃且低于或等于350℃的温度)。例如，第二热处理在氮气气氛中于250℃下执行1小时。作为选择，RTA处理可以在高温下短时间地执行，如同在第一热处理中那样。在第二热处理中，由于与氧化物半导体层接触的氧化物绝缘层被加热，因而氧被供应给其电阻由第一热处理所降低的氧化物半导体层的缺氧型部分，并且从而能够使氧化物半导体层变成高电阻氧化物半导体层(i型氧化物半导体层)。
在本实施例中，第二热处理在氧化硅膜形成之后执行；但是，热处理的时序并不仅限于紧随氧化硅膜形成之后的时序，只要它是在氧化硅膜沉积之后的。
然后，执行光刻步骤以形成抗蚀剂掩模，并且蚀刻第二绝缘层428以形成达到第二电极层455d的接触孔。
然后，在导电膜形成于第二绝缘层428之上后，通过在导电膜上执行的光刻步骤来形成第四电极层422a、第四电极层422b以及在后面与像素电极层连接的连接电极层422c(图1E)。作为导电膜，能够使用包括含有选自Al、Cr、Cu、Ta、Ti、Mo及W的元素作为主要成分的膜的单层结构或叠层结构。注意，在第三电极层455d和像素电极层直接连接的情况下，可以省去连接电极层422c。
在本实施例中，晶体管440A的第四电极层422a被用作晶体管的主栅电极。第一电极层421a的电位可以小于或等于第四电极层422a的电位、GND或0V，或者第一电极层421a可以处于浮置状态。
另外，晶体管440B的第一电极层421b被用作晶体管的主栅电极。第四电极层422b的电位可以小于或等于第一电极层421b的电位、GND或0V，或者第四电极层422b可以处于浮置状态。
每个晶体管都具有其中有设置于关于氧化物半导体层的沟道形成区彼此相对的两侧上的，各自具有绝缘膜布置于它们之间的一对电极层的四端子结构，并且从而能够提高晶体管的可靠性。特别地，在用于检测晶体管的可靠性的偏压-温度应力测试(以下，称为BT测试)中，能够减小薄膜晶体管的阈值电压在BT测试前后之间的变化量。
注意，如图2所示，可以采用其中将第一电极层用作主栅电极的晶体管没有设置有第四电极层的结构。
在图2中，示出了形成于具有显示装置的电路的基板之上的多个晶体管的截面结构的实例。图2所示的晶体管440A具有一种其中有设置于关于氧化物半导体层的沟道形成区彼此相对的两侧上的，各自具有绝缘膜布置于它们之间的一对电极层的四端子结构，并且晶体管450是反交错型晶体管。
注意，晶体管440A优选地形成于布置于显示装置的像素部分的外周内的部分驱动电路中，并且晶体管450优选地形成于像素电路或驱动电路的一部分内，或者于保护电路内。
晶体管450包括具有在绝缘表面基板400之上的第一电极层421c、第一绝缘层402、包括结晶区405c的氧化物半导体层404c、第二电极层455e及第三电极层455f。另外，晶体管450包括与结晶区405c接触并且覆盖晶体管450的第二绝缘层428。氧化物半导体层404c与第一电极层421c重叠，第一绝缘层402被设置于它们之间。此外，第二电极层455e和第三电极层455f被形成于氧化物半导体层404c之上，使得第二电极层455e的一部分、第三电极层455f的一部分与氧化物半导体层404c重叠。
注意，可以形成保护绝缘层以便覆盖晶体管440A和450B。保护绝缘层使用氮化硅膜、氮氧化硅膜、氮化铝膜等来形成。
在像素部分中，平坦化绝缘层可以形成于第四电极层422b之上。平坦化绝缘层能够由耐热的有机材料形成，例如，丙烯酸树脂、聚酰亚胺、苯并环丁烯基树脂、聚酰胺或环氧树脂。除了此类有机材料外，还有可能使用低介电常数的材料(低k值材料)、硅氧烷基树脂、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)等。注意，平坦化绝缘层可以通过堆叠由这些材料形成的多层绝缘膜来形成。此外，还可以将彩色滤光层用作平坦化绝缘层。
储能电容器可以形成于同一基板之上，储能电容器中第一绝缘层402或者包括氧化物绝缘层的电介质层被布置于能够通过与第一电极层421b相同的步骤使用与其相同的材料来形成的电容器布线与能够通过与第四电极层422b相同的步骤使用与其相同的材料来形成的电容器电极之间。晶体管440B以及包括储能电容器的像素按矩阵来排列，从而形成像素部分并且其中包括晶体管440A的驱动电路排列于像素部分的外周的基板能够是用来制造有源矩阵显示装置的一个基板。
此外，在显示装置通过使用晶体管440A和440B来制造的情况下，设置有与晶体管的源电极层电连接的电源供电线。电源供电线与栅极布线相交，并且通过与使用导电膜形成的连接电极层422c相同的步骤使用相同的材料来形成。作为选择，电源供电线与源极布线相交，并且通过与第一电极层421b相同的步骤使用相同的材料来形成。
而且，在制造发光装置的情况下，发光元件的一个电极与驱动晶体管的源电极层或漏电极层电连接，并且设置有与发光元件的另一电极电连接的公共电位线。注意，公共电位线使用与使用金属导电膜形成的连接电极层422c相同的材料且通过与其相同的过程来形成。作为选择，公共电位线通过与第一电极层421b相同的步骤使用与其相同的材料来形成。
包括其氢浓度通过上述过程来降低的氧化物半导体层的晶体管具有断态电流极小的特性，该断态电流为1×10-13A或更小。作为具有小断态电流的晶体管，例如，有使用碳化硅(例如，4H-SiC)的晶体管。在氧化物半导体与4H-SiC之间存在某些共性。载流子浓度是在氧化物半导体与4H-SiC之间的共性的一个实例。根据在室温下的费米-狄拉克(Fermi-Dirac)分布，估计在氧化物半导体内的少数载流子密度为大约10-7/cm3。类似于为6.7×10-11/cm3的在4H-SiC内的少数载流子浓度，少数载流子密度的这个值是极小的。当将氧化物半导体的少数载流子密度与硅的本征的载流子密度(大约1.4×1010/cm3)进行比较时，能够很好地理解氧化物半导体的少数载流子密度是显著低的。另外，氧化物半导体的能带隙大于或等于3.0eV且小于或等于3.5eV，而4H-SiC的能带隙为3.26eV。因此，氧化物半导体在作为宽带隙半导体方面与碳化硅一样。
另一方面，在氧化物半导体与碳化硅之间有一个主要区别，也就是，处理温度。通常，使用碳化硅的半导体工艺包括用于在高于或等于1500℃且低于或等于2000℃的温度下激活的热处理。在该高温下，使用不同于碳化硅的半导体材料的半导体基板、半导体元件等被破坏，并且因而，难以将使用碳化硅的半导体元件形成于使用不同于碳化硅的半导体材料的集成电路之上。另一方面，氧化物半导体能够通过在高于或等于300℃且低于或等于500℃的温度下(在低于或等于玻璃的转变温度的温度下，最大为大约700℃)进行的热处理来沉积。因此，有可能在使用另一种半导体材料形成集成电路之后使用氧化物半导体来形成半导体元件。
在使用氧化物半导体的情况下，存在着有可能使用具有低耐热性的基板(例如，玻璃基板)的优势，这与使用碳化硅的情形是不同的。而且，氧化物半导体能够在没有高温下的热处理的情况下沉积，使得与使用碳化硅的情形相比，能够充分地降低能源成本。
注意，大量的研究针对氧化物半导体的性质，例如，DOS(态密度)来进行；但是，研究不包括DOS自身被充分降低的思想。在本发明的一种实施例中，具有影响能带隙内的DOS的可能性的水和氢被从氧化物半导体中消除，从而形成纯净化的氧化物半导体。这种思想基于DOS自身被充分地降低的思想。因此，能够实现具有极高质量的工业产品的制造。
而且，可以给因氧缺乏所生成的金属悬挂键供应氧以便降低因氧缺陷所致的DOS，由此能够形成更纯净化的(i型)氧化物半导体。例如，具有过量的氧的氧化膜可以被形成为与沟道形成区紧密接触，并且可以由氧化膜来供应氧从而能够降低因氧缺陷所致的DOS。
据称，氧化物半导体的缺陷是由于由过量的卤素所引起的在大于或等于0.1eV且小于或等于0.2eV的导带之下的能级、由氧空位所引起的深能级等。因此，为了消除那些缺陷而完全地去除氢并且充分地供应氧的技术思想将会是合理的。
通常，氧化物半导体是n型半导体；但是，在本发明的一种实施例中，杂质，尤其是水或氢，被去除从而获得i型氧化物半导体。在这一方面，可以说，本发明的一种实施例包括一种新颖的技术思想，因为它不同于诸如添加杂质的硅之类的i型半导体。
使用氧化物半导体的晶体管具有某些特性。在此，氧化物半导体的导电机制将参照图23、图24A和24B、图25及图26A和26B来描述。注意，下面的描述只是一种考虑，且并没有否定本发明的有效性。
图23是包含氧化物半导体的反交错型晶体管的截面图。氧化物半导体层(OS)被设置于栅电极(GE1)之上，栅极绝缘膜(GI)被设置于它们之间，并且源电极(S)和漏电极(D)被设置于氧化物半导体层之上。而且，背栅极(GE2)被设置于源电极和漏电极之上，绝缘层被设置于它们之间。
图24A和24B是沿着图23所示的截面A-A’的能带图(示意图)。图24A示出了在源极与漏极之间的电压为零(VD＝0V，源极的电位与漏极的电位相同)的情形。图24B示出了将相对于源极的正电位施加于漏极(VD>0)的情形。
图25及图26A和26B是沿着图23中的截面B-B’的能带图(示意图)。图25示出了栅极电压为0V的情形。图26A示出了正电位(VG>0)被施加于栅极(GE1)的状态，也就是，晶体管处于其中载流子(电子)在源极与漏极之间流过的导通状态的情形。图26B示出了负电位(VG<0)被施加于栅极(GE1)的状态，也就是，晶体管处于截止状态(其中少数载流子没有流动)的情形。在氧化物半导体具有大约50nm的厚度并且在纯净化的氧化物半导体内的施主浓度低于或等于1×1018/cm3的状态中，耗尽层在截止状态中扩大到整个氧化物半导体。也就是，晶体管能够看作是完全耗尽型晶体管。
图27示出了真空度与金属的逸出功(φM)之间的关系以及真空度与氧化物半导体的电子亲和势(χ)之间的关系。
使金属简并，使得费米能级(Fermi level)位于导带内。相比之下，常规的氧化物半导体是n型的，并且费米能级(Ef)在这种情况下位于更接近导带处且远离位于导带中间的本征的费米能级(Ei)。注意，已知的是，在氧化物半导体内所含有的氢的一部分形成施主并且可能是导致氧化物半导体变成n型氧化物半导体的因素。
另一方面，本发明的氧化物半导体是本征的(i型)或基本上本征的氧化物半导体，该氧化物半导体以这样的方式来获得：氧化物半导体被纯净化从而通过尽可能多地从氧化物半导体中去除作为n型杂质的氢来防止除氧化物半导体的主要成分外的杂质被包含于其中。换言之，特征在于：纯净化的i型(本征的)半导体或接近纯净化的半导体不是通过添加杂质而是通过尽可能多地去除杂质(例如，氢或水)来获得的。这使得费米能级(Ef)能够与本征的费米能级(Ei)处于同一能级。
据称，在氧化物半导体的带隙(Eg)为3.15eV的情况下，电子亲和势(χ)为4.3eV。用于形成源极与漏电极的钛(Ti)的逸出功基本上等于氧化物半导体的电子亲和势(χ)。在这种情况下，在金属与氧化物半导体之间的界面上没有形成电子的肖特基势垒(Schottky势垒)。
换言之，在金属的逸出功(φM)和氧化物半导体的电子亲和势(χ)彼此相等并且金属和氧化物半导体彼此接触的情况下，获得了图24A所示的能带图(示意图)。
在图24B中，黑圆点(·)代表电子。虚线指示在将正电压施予漏极(VD>0)的情况下没有对栅极施加电压(VG＝0)时电子的运动，而实线指示在将正电压施予漏极(VD>0)的情况下对栅极施加正电压(VG>0)时电子的运动。在将正电压施加于栅极(VG>0)的情况下，当对漏极施加正电位时，电子越过势垒(h)注入氧化物半导体内并流向漏极。在这种情况下，势垒的高度(h)随着栅极电压和漏极电压而变化；在将正电压施加于栅极(VG>0)并且施加正漏极电压的情况下，势垒的高度(h)小于在没有施加电压的图24A中的势垒高度，即，带隙(Eg)的1/2。在不对栅极施加电压的情况下，载流子(电子)没有由于高电位势垒而从电极注入氧化物半导体一侧，从而没有电流流过，这意味着截止状态。另一方面，在将正电压施加于栅极时，电位势垒降低，并且显示出有电流流过的导通状态。
此时注入氧化物半导体内的电子在氧化物半导体内流动，如图26A所示。在图26B中，在将负电位施加于栅极(GE1)时，作为少数载流子的空穴的数量基本上为零；因而，电流值变成为尽可能接近于零的值。
如上所述，通过纯净化以便尽可能少地含有不是氧化物半导体的主要成分的杂质来使得氧化物半导体成为本征的(i型)半导体或者成为基本上本征的半导体。因此，在栅极绝缘膜与氧化物半导体之间的界面特性变得明显，并且有必要单独地考虑界面特性和体特性。因此，有必要使用能够与氧化物半导体间形成有利的界面的栅极绝缘膜。例如，优选的是使用通过CVD法使用以从VHF频段到微波频段的电源频率生成的高密度等离子体形成的绝缘层或者通过溅射法形成的绝缘膜。
当氧化物半导体被纯净化并且在氧化物半导体与栅极绝缘膜之间的界面为有利时，即使在薄膜晶体管具有1×104μm的沟道宽度W以及3μm的沟道长度时，也可很大程度地预期在室温下的10-13A或更小的断态电流以及0.1V/dec.的亚阈值(S值)(栅极绝缘膜的厚度：100nm)。
如上所述，氧化物半导体被纯净化以便最小化不是氧化物半导体的主要成分却包含于氧化物半导体内的杂质的数量，由此能够获得晶体管的有利操作。
在本实施例中，晶体管包括纯净化的氧化物半导体层。氧化物半导体层包括包含在氧化物半导体层的表面部分内的纳米晶体的致密结晶区，并且该致密结晶区防止晶体管由于湿气从浅表部分进入纯净化的氧化物半导体层的内部或者氧的消除而变成n型晶体管。此类具有四端子结构(其中有设置于关于纯净化的氧化物半导体层彼此相对的两侧上的，各自具有绝缘膜布置于它们之间的一对电极层)的晶体管的特征在于正阈值电压以及极小的断态电流。
在第四电极层被用作主栅电极的情况下，沟道被形成于设置于与氧化物半导体层的第二电极层接触的区域和与氧化物半导体层的第三电极层接触的区域之间的区域内，其与第二绝缘层接触并且与第四电极层重叠。注意，其中形成了沟道的区域同样是氧化物半导体的结晶区，并且包括其中c轴沿着相对氧化物半导体层的表面几乎垂直的方向取向的晶粒。例如，在将In-Ga-Zn-O基氧化物半导体材料用于氧化物半导体层的情况下，纳米晶体被排列使得In2Ga2ZnO7的c轴沿着相对基板平面(或氧化物半导体层的表面)垂直的方向，由此电流沿着In2Ga2ZnO7的b轴方向(或a轴方向)流过晶体管。因此，其中第四电极层被用作主栅电极的晶体管展示出了高动态特性(导通特性或频率特性(称为f特性))，并且因而能够有利地用作需要高速操作的驱动电路的晶体管。
在第一电极层被用作主栅电极的情况下，沟道被形成于设置于与氧化物半导体层的第二电极层接触的区域和与氧化物半导体层的第三电极层接触的区域之间的区域内，其与第一绝缘层接触并且与第一电极层重叠。注意，在由于杂质的去除而变成i型的或者变成基本上i型的氧化物半导体层(所纯净化的氧化物半导体层)内，载流子浓度被抑制。另外，包含纳米晶体的致密的结晶区存在于与氧化物半导体层的沟道形成区相对的一侧上，并且因而能够防止归因于湿气从浅表部分进入或氧的消除的转变为n型。因此，其中第一电极层被用作主栅电极的晶体管具有极小的断态电流和优良的可靠性，并且因而能够有利地用作用于需要减小泄漏电流的像素部分的晶体管。
如上所述，通过选择主要使用的栅电极，能够选择具有四端子结构的晶体管的电特性，在四端子结构中有设置于关于在该氧化物半导体层的表面部分包括结晶区的氧化物半导体层的沟道形成区彼此相对的两侧上的，各自具有绝缘膜布置于它们之间的一对电极层。
各自具有其中有一对电极层的四端子结构的多个晶体管被形成于一个基板之上，在该氧化物半导体层的表面部分包括结晶区的氧化物半导体层的沟道形成区内。电极层被设置于关于氧化物半导体层的彼此相对的两侧上，各自具有绝缘膜布置于它们之间。主要使用的栅电极被选择，并且因而能够操作具有不同特性的且设置于一个基板之上的多个晶体管。
另外，还能够将包括能够高速操作的驱动电路以及其功率消耗受到抑制的像素部分的半导体装置制造于一个基板之上。
注意，在作为本发明的一种实施例的晶体管中，主要使用的栅电极并不一定固定于第一电极层或第四电极层。主要使用的栅电极能够根据电路的操作状态和操作负荷适当地改变。
注意，本实施例能够与其他实施例中的任一实施例自由地结合。
(实施例2)
在实施例2中，将参照图3A、3B及3C来描述使用两个晶体管形成驱动电路的反相器电路的实例，其中这两个晶体管各自具有其中有设置于关于氧化物半导体层的沟道形成区彼此相对的两侧上的，各自具有绝缘膜布置于它们之间的一对电极层的四端子结构。在图3A中的晶体管与在图1E中的实施例1的晶体管440A和440B是相同的，并且因而相同的部分以相同的参考数字来表示。
用于驱动像素部分的驱动电路可以设置于像素部分的外周，并且使用反相器电路、电容器、电阻器等来形成。在反相器电路的一种实施例中，反相器电路使用结合起来的两个n沟道晶体管来形成。例如，存在具有增强型晶体管与耗尽型晶体管的组合的反相器电路(以下，称为EDMOS电路)以及具有两个增强型晶体管的组合的反相器电路(以下，称为EEMOS电路)。
图3A示出了驱动电路的反相器电路的截面结构。由于第一晶体管440A和第二晶体管440B能够通过与实施例1所描述的方法相似的方法来形成，因而省去详细的描述。注意，优选的是在第二绝缘层428内形成接触孔408，并且然后，形成第四电极层422a和第四电极层422b，并且通过接触孔408使各自连接至第二电极层455c的第二布线410b和第四电极层422b直接连接。连接所需的接触孔数是小的，从而不仅能够降低电阻而且能够减小由接触孔所占用的面积。
在第一晶体管440A中与第二电极层455a连接的第一布线410a是其上施加了负电压VDL的电源线(负电源线)。该电源线可以是具有地电位的电源线(地电位电源线)。
此外，在第二晶体管440B中与第三电极层455d连接的第三布线410c是其上施加了正电压VDH的电源线(正电源线)。
此外，图3C是驱动电路的反相器电路的顶视图。在图3C中，沿点划线Z1-Z2所截取的截面对应于图3A。
此外，在图3B中示出了EDMOS电路的等效电路。图3B所示的电路连接对应于图3A所示的电路连接。图中示出了其中第一晶体管440A是增强型n沟道晶体管以及第二晶体管440B是耗尽型n沟道晶体管的实例。
在实施例2中，为了控制第一晶体管440A和第二晶体管440B的阈值而使用了设置于关于纯净化的氧化物半导体层的沟道形成区彼此相对的两侧上，各自具有绝缘膜布置于它们之间的第一电极和第四电极。特别地，电压被施加于第一电极和第四电极中的每个电极上，使得第一晶体管440A变成增强型晶体管以及第二晶体管440B变成耗尽型晶体管。
注意，虽然在图3A和3C中示出了其中第二布线410b通过形成于第二绝缘层428内的接触孔408与第四电极层422b直接连接的实例，但是没有特别的限制，可以另外设置连接电极以使第二布线410b与第四电极层422b电连接。此外，虽然第二晶体管440B的第四电极层在本实施例中被用作主栅电极，但是第二晶体管440B的第一电极层可以用作主栅电极。在这种情况下，没有必要将接触孔408设置于第二绝缘层428内，以及接触孔与第二电极层455c连接，并且第一电极层421b形成于第一绝缘层402内。
如上所述，反相器电路能够使用具有四端子结构的两个晶体管来形成，在该四端子结构中有设置于关于氧化物半导体层的沟道形成区彼此相对的两侧上的，各自具有绝缘膜布置于它们之间的一对电极层。晶体管的阈值通过使用双栅极结构的第一电极层和第四电极层来控制，由此能够在没有另外形成氧化物半导体膜的情况下将增强型晶体管和耗尽型晶体管形成于一个基板之上，并且因而制造过程是简单的。
另外，有其中第四电极层被用作主栅电极的本发明的一种实施例的晶体管的反相器电路具有有利的动态特性。
另外，本实施例能够与其他实施例中的任一实施例自由地结合。
(实施例3)
在本实施例中，使用其中有设置于关于氧化物半导体层的沟道形成区彼此相对的两侧上的，各自具有绝缘膜布置于它们之间的一对电极层的晶体管来制造脉冲输出电路的实例。此外，通过连接多个这样的脉冲输出电路来制造移位寄存器的实例将参照图4A到4C及图5A和5B来描述。
注意，晶体管是具有至少栅极、漏极和源极这三个端子的元件。晶体管具有在漏极区和源极区之间的沟道区，并且电流能够流过漏极区、沟道区及源极区。在此，由于晶体管的源极和漏极可以随着晶体管的结构、操作条件等而改变，因而难以界定哪个是源极或是漏极。因此，起着源极和漏极的作用的区域在某些情况下不称为源极和漏极。例如，在这种情况下，可以将源极和漏极之一称为第一端子，而可以将另一个称为第二端子。
图4A示出了移位寄存器的结构。移位寄存器包括第一到第N脉冲输出电路10_1到10_N(N是大于或等于3的自然数)。
第一到第N脉冲输出电路10_1到10_N与第一布线11、第二布线12、第三布线13及第四布线14连接。第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3及第四时钟信号CK4分别由第一布线11、第二布线12、第三布线13及第四布线14所供应。
注意，时钟信号(CK)是每隔一定时间就在H电平(也称为H信号或处于高电源电位电平的信号)和L电平(也称为L信号或信号处于低电源电位电平)之间交替的信号。在此，第一到第四时钟信号(CK1)到(CK4)依次延迟1/4周期。在本实施例中，脉冲输出电路的驱动等以第一到第四时钟信号(CK1)到(CK4)来控制。注意，时钟信号在某些情况下也称为GCK或SCK，取决于时钟信号所输入的驱动电路；在下面的描述中，时钟信号被称为CK。
第一到第N脉冲输出电路10_1到10_N每个都包括第一输入端子21、第二输入端子22、第三输入端子23、第四输入端子24、第五输入端子25、第一输出端子26及第二输出端子27(参见图4B)。虽然没有示出，但是第一到第N脉冲输出电路10_1到10_N每个都与电源线51、电源线52及电源线53连接。
每个脉冲输出电路的第一输入端子21、第二输入端子22及第三输入端子23与第一到第四布线11到14中的任一布线电连接。例如，在图4A的第一脉冲输出电路10_1中，第一输入端子21与第一布线11电连接，第二输入端子22与第二布线12电连接，以及第三输入端子23与第三布线13电连接。在第二脉冲输出电路10_2中，第一输入端子21与第二布线12电连接，第二输入端子22与第三布线13电连接，以及第三输入端子23与第四布线14电连接。
起始脉冲SP1(第一起始脉冲)由第五布线15输入第一脉冲输出电路10_1。从前级的脉冲输出电路到第二级或后级的第n脉冲输出电路10_n(n是大于或等于2且小于或等于N的自然数)的信号(该信号被称为前级信号OUT(n-1))(n是大于或等于2的自然数)被输入。
另外，来自第三脉冲输出电路10_3的信号被输入在第三脉冲输出电路10_3之前的两个级内的第一脉冲输出电路10_1。以类似的方式，来自在第n脉冲输出电路10_n之后的两个级内的第(n+2)脉冲输出电路10_(n+2)的信号(该信号被称为后级信号OUT(n+2))被输入在第二级或后级内的第n脉冲输出电路10_n。因此，待输入在下一级内的和/或在脉冲输出电路之前的两个级内的脉冲输出电路的第一输出信号(OUT(1)(SR)到OUT(N)(SR))以及用于与另一布线等电连接的第二输出信号(OUT(1)到OUT(N))由每个级内的脉冲输出电路来输出。
也就是，在第一脉冲输出电路10_1中，第一时钟信号CK1被输入第一输入端子21；第二时钟信号CK2被输入第二输入端子22；第三时钟信号CK3被输入第三输入端子23；起始脉冲被输入第四输入端子24；后级信号OUT(3)被输入第五输入端子25；第一输出信号OUT(1)(SR)由第一输出端子26输出；并且第二输出信号OUT(1)由第二输出端子27输出。
如图4A所示，后级信号OUT(n+2)不被输入移位寄存器的最后两级(10_N-1、10_N)。例如，来自第六布线16的第二起始脉冲SP2以及来自第七布线17的第三起始脉冲SP3可以分别输入脉冲输出电路10_N-1和10_N。作为选择，可以输入另外生成于移位寄存器内的信号。例如，可以提供非有助于脉冲输出到像素部分的第(N+1)脉冲输出电路10_(N+1)和第(N+2)脉冲输出电路10_(N+2)(该电路也称为虚拟级)，使得与第二起始脉冲(SP2)及第三起始脉冲(SP3)对应的信号在虚拟级中生成。
然后，将参照图4C来描述本发明的一种实施例的脉冲输出电路的结构。
第一到第N脉冲输出电路10_1到10_N与电源线51、电源线52及电源线53连接。第一高电源电位VDD、第二高电源电位VCC及低电源电位VSS分别通过电源线51、电源线52及电源线53来供应。在此，例如，电源线51到53的电源电位的关系如下：第一高电源电位VDD高于或等于第二高电源电位VCC，并且第二高电源电位VCC高于低电源电位VSS。通过使电源线52的电位VCC低于电源线51的电位VDD，能够降低施加于晶体管的栅电极的电位，能够减小晶体管的阈值电压的漂移，并且能够在不对晶体管的操作产生不利影响的情况下抑制晶体管的劣化。
注意，第一到第四时钟信号(CK1)到(CK4)各自每隔一定时间就在H电平与L电平之间交替；处于H电平的时钟信号是VDD，而处于L电平的时钟信号是VSS。
第一到第N脉冲输出电路10_1到10_N各自包括第一到第十一晶体管31到41(参见图4C)。在本实施例中，脉冲输出电路是通过在一个基板上形成两种晶体管而形成的。由于包含于例示于本实施例中的移位寄存器内的第一到第N脉冲输出电路10_1到10_N具有同样的配置，因而在此描述第一脉冲输出电路10_1的结构和操作。
第一脉冲输出电路10_1包括第一到第十一晶体管31到41。第一到第十一晶体管31到41是各自包括纯净化的氧化物半导体层的n沟道晶体管。
注意，在本发明的一种实施例的纯净化的氧化物半导体层中，包含纳米晶体的致密的结晶区存在于氧化物半导体层的表面部分内并且防止晶体管由于湿气从浅表部分进入或者氧的消除而改变成n型晶体管。此类具有其中有设置于关于纯净化的氧化物半导体层彼此相对的两侧上的，各自具有绝缘膜布置于它们之间的一对电极层的四端子结构的晶体管的特征在于正阈值电压以及极小的断态电流。
其中布置于基板一侧上的以第一绝缘层设置于它们之间的第一电极层被用作主栅电极的以及其中形成有结晶区的氧化物半导体层的表面部分在背沟道一侧上的晶体管具有极小的断态电流和优良的可靠性。因此，在本实施例中，其中第一电极层被应用于主栅电极的晶体管被用作第二晶体管32和第五晶体管35。
注意，其中第一电极层被用作主栅电极的晶体管同样适用于脉冲输出电路以及通过连接多个此类脉冲输出电路而形成的移位寄存器中的晶体管，到该晶体管的栅电极的信号直接从外部输入。例如，在第一脉冲输出电路10_1的情形中，其中第一电极层被用作主栅电极的晶体管能够适合应用于与第四输入端子24连接的第一晶体管31和第五晶体管35，到该第一晶体管31和第五晶体管35的起始脉冲从外部输入。其中第一电极层被用作主栅电极的晶体管在栅极和源极之间以及在栅极和漏极之间具有高耐受电压；因此，能够减少诸如包含于电路内的晶体管的阈值由异常输入(例如，静电)所引起的漂移之类的问题。
其中布置于基板的相对侧上以第二绝缘层设置于它们之间的第四电极层被用作主栅电极的以及其中沟道形成区包含于其内形成了结晶区的氧化物半导体层的表面部分内的晶体管具有高动态特性。因此，在本实施例中，其中第四电极层被用作主栅电极的晶体管被应用于第三晶体管33、第六晶体管36、第十晶体管40及第十一晶体管41。
注意，其中第四电极层被用作主栅电极的晶体管以及其中第一电极层被用作主栅电极的晶体管每个都能够根据实施例1所描述的方法来制造。因此，在本实施例中省去详细的描述。
作为第一晶体管31、第四晶体管34、第七晶体管37到第九晶体管39，可以使用其中第一电极层被用作主栅电极的晶体管或者其中第四电极层被用作主栅电极的晶体管。在本实施例中，应用了其中第一电极层被用作主栅电极的晶体管。
在图4C中，第一晶体管31的第一端子与电源线51电连接，第一晶体管31的第二端子与第九晶体管39的第一端子电连接，以及第一晶体管31的栅电极与第四输入端子24电连接。第二晶体管32的第一端子与电源线53电连接，第二晶体管32的第二端子与第九晶体管39的第一端子电连接，以及第二晶体管32的栅电极与第四晶体管34的栅电极电连接。第三晶体管33的第一端子与第一输入端子21电连接，以及第三晶体管33的第二端子与第一输出端子26电连接。第四晶体管34的第一端子与电源线53电连接，以及第四晶体管34的第二端子与第一输出端子26电连接。第五晶体管35的第一端子与电源线53电连接，以及第五晶体管35的第二端子与第二晶体管32的栅电极和第四晶体管34的栅电极电连接，以及第五晶体管35的栅电极与第四输入端子24电连接。第六晶体管36的第一端子与电源线52电连接，第六晶体管36的第二端子与第二晶体管32的栅电极和第四晶体管34的栅电极电连接，以及第六晶体管36的栅电极与第五输入端子25电连接。第七晶体管37的第一端子与电源线52电连接，第七晶体管37的第二端子与第八晶体管38的第二端子电连接，以及第七晶体管37的栅电极与第三输入端子23电连接。第八晶体管38的第一端子与第二晶体管32的栅电极和第四晶体管34的栅电极电连接，以及第八晶体管38的栅电极与第二输入端子22电连接。第九晶体管39的第一端子与第一晶体管31的第二端子和第二晶体管32的第二端子电连接，第九晶体管39的第二端子与第三晶体管33的栅电极和第十晶体管40的栅电极电连接，以及第九晶体管39的栅电极与电源线52电连接。第十晶体管40的第一端子与第一输入端子21电连接，第十晶体管40的第二端子与第二输出端子27电连接，以及第十晶体管40的栅电极与第九晶体管39的第二端子电连接。第十一晶体管41的第一端子与电源线53电连接，第十一晶体管41的第二端子与第二输出端子27电连接，以及第十一晶体管41的栅电极与第二晶体管32的栅电极和第四晶体管34的栅电极电连接。
在图4C中，第三晶体管33的栅电极、第十晶体管40的栅电极及第九晶体管39的第二端子所连接的点称为节点A。此外，第二晶体管32的栅电极、第四晶体管34的栅电极、第五晶体管35的第二端子、第六晶体管36的第二端子、第八晶体管38的第一端子及第十一晶体管41的栅电极所连接的点称为节点B。为了保持节点B的电位，可以另外设置具有一个与节点B电连接的电极的电容器。特别地，可以设置具有一个与节点B电连接的电极以及另一个与电源线53电连接的电极的电容器。
然后，图5A所示的脉冲输出电路的操作将参照图5B、图6A到6D、图7A到7D及图8A和8B来描述。特别地，脉冲输出电路的操作将按照单独的时段来描述：在图5B的时序图中的第一时段61、第二时段62、第三时段63、第四时段64及第五时段65。在图6A到6D及图7A到7D中，由实线所指示的晶体管处于导通状态(导电状态)以及由虚线所指示的晶体管处于截止状态(非导电状态)。
在此，将描述第一脉冲输出电路10_1的输出。第一脉冲输出电路10_1的第一输入端子21与用以供应第一时钟信号(CK1)的第一布线11电连接，第二输入端子22与用以供应第二时钟信号(CK2)的第二布线12电连接，以及第三输入端子23与用以供应第三时钟信号(CK3)的第三布线13电连接。
在下面的描述中，第一到第十一晶体管31到41是n沟道晶体管并且在栅-源电压(Vgs)超过阈值电压(Vth)时导通。
此外，为了简便起见，在假定VSS在此为0的情况下进行描述；但是，本发明并不仅限于此。VDD与VCC之差以及VCC与VSS之差(在满足以下关系：VDD>VCC的情况下)各自都高于晶体管的阈值电压，也就是，此类差值能够使得晶体管处于导通状态(导电状态)。当电源线52的电位低于电源线51的电位时，能够抑制施加于第二晶体管32、第四晶体管34、第九晶体管39及第十一晶体管41的栅电极的电位使其为低；能够减小在脉冲输出电路中的第二晶体管32、第四晶体管34、第九晶体管39及第十一晶体管41的阈值的漂移；并且能够抑制劣化。
在第一时段61内，第一起始脉冲(SP1)改变成H电平，使得与被输入第一起始脉冲(SP1)的第一脉冲输出电路10_1的第四输入端子24电连接的第一晶体管31及第五晶体管35改变成导电状态。由于第三时钟信号(CK3)同样处于H电平，因而第七晶体管37同样是导通的。另外，第二高电源电位VCC被施加于第九晶体管39的栅极，由此使第九晶体管39导通(参见图6A)。
此时，由于第一晶体管31和第九晶体管39是导通的，因而节点A的电位被提高。同时，由于第五晶体管35是导通的，因而节点B的电位降低。
第一晶体管31的第二端子用作源极，并且第一晶体管31的第二端子的电位具有通过从第一电源线51的电位中减去第一晶体管31的阈值电压而获得的值，该值能够以VDD-Vth31(Vth31是第一晶体管31的阈值电压)表示。当(VDD-Vth31)高于或等于(VCC-Vth39)时，其中Vth39是第九晶体管39的阈值电压，节点A的电位为(VCC-Vth39)，由此第九晶体管39被截止。节点A处于浮置状态，维持电位(VCC-Vth39)。当(VDD-Vth31)低于(VCC-Vth39)时，第九晶体管39不被截止并且节点A的电位增加至(VDD-Vth31)。
在本实施例中，由于第一晶体管31到第十一晶体管41全都具有相同的阈值电压Vth0，因而节点A的电位为(VCC-Vth0)并且第九晶体管39被截止。节点A处于浮置状态，维持电位(VCC-Vth0)。
在此，第三晶体管33的栅电极的电位是(VCC-Vth0)。第三晶体管33的栅-源电压高于其阈值电压，也就是，得到以下关系：VCC-Vth0>Vth33(Vth33是第三晶体管33的阈值电压，并且在本实施例中为Vth0)。因此，第三晶体管33被导通。
在第二时段62内，供应给第一脉冲输出电路10_1的第一输入端子21的第一时钟信号(CK1)由L电平变成H电平。由于第三晶体管33已经是导通的，因而在源极与漏极之间流过的电流，以及由输出端子26输出的输出信号(OUT(1)(SR))的电位，也就是，第三晶体管33的第二电极(在本例中为源电极)的电位开始增加。由于在栅极与源极之间的寄生电容以及第三晶体管33的沟道电容而存在电容耦合，并且随着输出端子26的电位的增加，处于浮置状态的第三晶体管33的栅电极的电位增加(自举操作)。最后，第三晶体管33的栅电极的电位变成高于(VDD+Vth33)并且输出端子26的电位变成为等于VDD(参见图5B和图6B)。
此时，由于第一脉冲输出电路10_1的第四输入端子24由于第一起始脉冲(SP1)的供应而具有H电平，因而第五晶体管35是导通的，而在节点B维持为L电平。因此，当输出端子26的电位从L电平上升到H电平时，能够抑制因在输出端子26与节点B之间的电容耦合所致的故障。
然后，在第三时段63的前半段内，第一起始脉冲(SP1)变成L电平，从而使第一晶体管31和第五晶体管35截止。第一时钟信号(CK1)从第二时段62起保持为H电平，并且节点A的电位同样不改变；因此，H电平信号被供应给第三晶体管33的第一电极(参见图6C)。在第三时段63的前半段内，与节点B连接的每个晶体管被截止，使得节点B处于浮置状态。但是，输出端子26的电位不改变，使得因节点B与输出端子26之间的电容耦合所致的故障的影响是可忽略的。
注意，通过如图5A所示的那样来设置具有其上施加了第二高电源电位VCC的栅极的第九晶体管39，在自举操作之前及之后会获得下列优点。
在没有具有其上施加了第二高电源电位VCC的栅电极的第九晶体管39的情况下，如果节点A的电位通过自举操作来提高，则作为第一晶体管31的第二端子的源极的电位上升至高于第一高电源电位VDD的值。然后，第一晶体管31的第一端子，即在电源线51一侧的端子，成为用作第一晶体管31的源极。因此，在第一晶体管31中，施加了高的偏压并且因而在栅极和源极之间以及在栅极和漏极之间施加了相当大的应力，这可能会导致晶体管的劣化。
另一方面，以具有其上施加了第二高电源电位VCC的栅电极的第九晶体管39，即使在节点A的电位由自举操作所提高时也能够防止第一晶体管31的第二端子的电位升高。换言之，第九晶体管39的设置能够降低施加于第一晶体管31的栅极和源极之间的负偏压的电平。因而，在本实施例中的电路配置能够降低施加于第一晶体管31的栅极和源极之间的负偏压，从而能够减少因应力所致的第一晶体管31的劣化。
注意，第九晶体管39能够设置于任何地方，只要第九晶体管39的第一端子和第二端子连接于第一晶体管31的第二端子与第三晶体管33的栅极之间。注意，当包括多个脉冲输出电路的移位寄存器在本实施例中包含于与扫描线驱动电路相比需要更高的动态特性的信号线驱动电路内时，可以省去第九晶体管39，这是有利的，因为晶体管的数量减少了。
在第三时段63的后半段内，第三时钟信号(CK3)变成为H电平，由此使第七晶体管37导通。第二时钟信号(CK2)从第三时段63的前半段起保持为H电平，并且第八晶体管38是导通的，使得节点B的电位上升至VCC。
由于节点B的电位上升，第二晶体管32、第四晶体管34及第十一晶体管41变成为导通状态，使得输出端子27(OUT(1))的电位变成为L电平。
在第三时段63的后半段内，第二晶体管32被导通并且L电平信号被供应给第九晶体管39的第一端子；因而，第九晶体管39改变成导通状态并且节点A的电位升高。
由于第四晶体管34变成为导通状态，因而输出端子26的电位降低(参见图6D)。
在第四时段64的前半段内，第二时钟信号(CK2)从H电平便成为L电平，由此使第八晶体管38截止。但是，因为第五输入端子25(OUT(3))保持为H电平以使第六晶体管36保持为导通状态，所以节点B维持为VCC(参见图7A)。
在第四时段64的后半段内，第一脉冲输出电路10_1的第五输入端子25(OUT(3))变成为L电平，由此使第六晶体管36截止(参见图7B)。此时，节点B从保持VCC电平的状态变成为浮置状态。因此，第二晶体管32、第四晶体管34及第十一晶体管41保持为导通状态。注意，如图5B所示，节点B的电位由于晶体管的断态电流等而自VCC电平降低。
然后，电路循环地重复操作。该时段被称为第五时段65(参见图7C和图7D)。在第五时段65内的某一时段中(第二时钟信号(CK2)和第三时钟信号(CK3)两者均处于H电平的时段)，第七晶体管37和第八晶体管38被导通并且处于VCC电平的信号被定期地供应给节点B(参见图7D)。
以其中处于VCC电平的信号在第五时段65内被定期地供应给节点B的结构，能够抑制脉冲输出电路的故障。另外，通过定期地导通或截止第七晶体管37和第八晶体管38，能够减小晶体管的阈值的漂移。
在第五时段65内，在节点B的电位于第二电源线52没有给节点B供应处于VCC电平的信号的时间内降低的情况下，可以给节点B预先设置电容器以减小节点B的电位降低。
虽然在附图中，第二输入端子22与第八晶体管38的栅电极连接，以及第三输入端子23与第七晶体管37连接，但是该连接关系可以改变，使得已经供应给第八晶体管38的栅电极的时钟信号供应给第七晶体管37的栅电极，以及已经供应给第七晶体管37的栅电极的时钟信号供应给第八晶体管38的栅电极。即使以这种结构，也能够获得类似的效果。
在图5A所示的脉冲输出电路中，如果第二输入端子22和第三输入端子23的电位被控制，使得状态从其中第七晶体管37和第八晶体管38都导通的状态变成为其中第七晶体管37截止而第八晶体管38仍然导通的状态，并且然后变成其中第七晶体管37和第八晶体管38都截止的状态，则节点B的电位下降由于第七晶体管37的栅电极的电位下降以及第八晶体管38的栅电极的电位下降而发生两次。
另一方面，在图5A所示的脉冲输出电路中，当状态从其中第七晶体管37和第八晶体管38都导通的状态变成为其中第七晶体管37仍然导通而第八晶体管38截止的状态，并且然后变成其中第七晶体管37和第八晶体管38都截止的状态时，如图5B所示，则节点B的电位下降由于第八晶体管38的栅电极的电位下降而只发生一次。因而，电位下降的次数能够减少为一次。
换言之，优选的是，时钟信号由第三输入端子23供应给第七晶体管37的栅电极，以及时钟信号由第二输入端子22供应给第八晶体管38的栅电极，因为能够减小节点B的电位波动，并因此能够降低噪声。
以这种方式，处于VCC电平的信号在第一输出端子26及第二输出端子27的电位保持为L电平的时段内被定期地供应给节点B；因而，能够抑制脉冲输出电路的故障。
在第四时段64的后半段内，在本实施例所描述的脉冲输出电路中的节点B从保持VCC电平的状态变成为浮置状态。令人担心的是，处于浮置状态的节点B的电位可以由于第五晶体管35的断态电流等而自VCC电平降低。但是，本实施例的脉冲输出电路的第五晶体管35是具有极小断态电流的晶体管，在该晶体管中，第一电极层被用作主栅电极。因此，处于浮置状态的节点B的电位得以保持稳定，并且自VCC电平的降低是小的。因此，半导体装置的故障受到抑制并且可靠性得以提高。
另外，不需要采用诸如双栅极结构或三栅极结构之类的多栅极结构来抑制晶体管的断态电流；因此，能够使晶体管微型化。此外，用于维持节点B的电位的电容器是不必要的或者能够被微型化。以这种方式，能够通过使用包括微型化元件的脉冲输出电路或者包括微型化的脉冲输出电路的移位寄存器来减小半导体装置的整体尺寸。
其中第一电极层被用作主栅电极的晶体管不仅具有降低到极小的断态电流，而且具有正阈值电压。在本实施例的脉冲输出电路中，其中第一电极层被用作主栅电极的晶体管被用作第二晶体管32。因而，能够在没有太大损失的情况下通过自举操作来迅速地提高节点A的电位。因此，半导体装置的故障受到抑制并且可靠性得以提高。
在本实施例的脉冲输出电路中，其中每个都将使用纯净化的氧化物半导体层的结晶区的第四电极层用作主栅电极的晶体管被用作第三晶体管33、第六晶体管36、第十晶体管40及第十一晶体管41。其中第四电极层被用作主栅电极的晶体管具有优良的f特性以及高的场效应迁移率。因此，能够使第三晶体管33、第六晶体管36、第十晶体管40及第十一晶体管41的开关操作变得更快。另外，还能够使晶体管微型化。
因而，半导体装置能够通过使用包括高速操作的元件的脉冲输出电路或者包括高速操作的脉冲输出电路的移位寄存器来高速地操作。
另外，本实施例所描述的移位寄存器使用其中由第m脉冲输出电路输出的脉冲与由第(m+1)脉冲输出电路输出的脉冲的一半(1/4时段)重叠的驱动方法，如图8A所示。这能够使得以电力来充电布线的时间为在其中在常规的移位寄存器内由第m脉冲输出电路输出的脉冲不与由第(m+1)脉冲输出电路输出的脉冲重叠的驱动方法的充电时间的两倍长(参见图8B)。以这种方式，通过使用其中由第m脉冲输出电路输出的脉冲与由第(m+1)脉冲输出电路输出的脉冲的一半(1/4时段)重叠的驱动方法，能够提供能够经受住大负荷并且在高频率下操作的脉冲输出电路。另外，还能够提高脉冲输出电路的操作条件。
注意，本实施例所描述的移位寄存器和脉冲输出电路能够与本说明书的其他实施例所描述的移位寄存器和脉冲输出电路的任何结构结合。本发明的这种实施例还能够应用于半导体装置。半导体装置在本说明书中意指能够通过利用半导体特性来起作用的装置。
(实施例4)
在本实施例中，将描述通过将实施例3所描述的使用具有四端子结构的晶体管来制造的移位寄存器与使用其中使用了纯净化的氧化物半导体层的晶体管的开关电路结合来形成有源矩阵显示装置的驱动电路的实例，在该四端子结构中有设置于关于氧化物半导体层的沟道形成区彼此相对的两侧上的，各自具有绝缘膜布置于它们之间的一对电极层。首先，参照框图来描述有源矩阵显示装置的概况，并且然后描述为显示装置所提供的使用移位寄存器的信号线驱动电路和扫描线驱动电路。
图9A示出了有源矩阵显示装置的框图的实例。像素部分5301、第一扫描线驱动电路5302、第二扫描线驱动电路5303及信号线驱动电路5304被设置于显示装置内的基板5300之上。在像素部分5301中，布置了从信号线驱动电路5304延伸出的多条信号线，并且布置了从第一扫描线驱动电路5302和第二扫描线驱动电路5303延伸出的多条扫描线。注意，在扫描线与信号线的交叉区域内，各个都具有显示元件的像素按矩阵方式排列。显示装置的基板5300通过连接部分(例如，挠性印制电路(FPC))与时序控制电路5305(也称为控制器或控制IC)连接。
作为布置于像素部分5301内的晶体管，能够采用实施例1所描述的实施例的晶体管。其中将第一电极设置于基板形成的一侧且第一绝缘层位于它们之间的晶体管的第一电极层用作主栅电极的晶体管优选使用于像素部分5301内。由于其中第一电极层被用作主电极的晶体管具有小的断态电流，因而能够增加显示图像的对比度并且还能够降低显示装置的功率消耗。
由于实施例1所描述的晶体管是n沟道晶体管，因而在驱动电路当中的能够由n沟道晶体管构成的某些驱动电路形成于其上形成了像素部分的晶体管的基板之上。
在图9A中，第一扫描线驱动电路5302、第二扫描线驱动电路5303及信号线驱动电路5304形成于其上形成了像素部分5301的基板5300之上。因此，减少了设置于显示装置的外部的驱动电路等的构件的数量，从而能够降低成本。此外，如果驱动电路被设置于基板5300的外部，则需要伸出布线并且会增加布线的连接数。但是，通过将驱动电路设置于基板5300之上，能够减少布线的连接数。因此，能够实现可靠性的提高或者产出量的增加。
注意，时序控制电路5305供应，例如，到第一扫描线驱动电路5302的第一扫描线驱动电路起始信号(GSP1)和扫描线驱动电路时钟信号(GCK1)。而且，时序控制电路5305供应，例如，到第二扫描线驱动电路5303的第二扫描线驱动电路起始信号(GSP2)(该信号也称为起始脉冲)和扫描线驱动电路时钟信号(GCK2)。而且，时序控制电路5305给信号线驱动电路5304供应信号线驱动电路起始信号(SSP)、信号线驱动电路时钟信号(SCK)、视频信号数据(DATA，也简称为视频信号)及锁存信号(LAT)。每个时钟信号都可以是具有移位相位的多个时钟信号或者可以与通过使时钟信号反相获得的信号(CKB)一起来供应。注意，有可能省去第一扫描线驱动电路5302和第二扫描线驱动电路5303之一。
图9B示出了以下结构：具有相对低的驱动频率的电路(例如，第一扫描线驱动电路5302和第二扫描线驱动电路5303)形成于其上形成了像素部分5301的基板5300之上，以及具有相对高的驱动频率的信号线驱动电路5304形成于与其上形成了像素部分5301的基板5300不同的基板之上。例如，具有相对高的驱动频率的信号线驱动电路5304能够利用其中使用单晶半导体的晶体管来形成于不同的基板之上。因而，能够实现显示装置尺寸的增加、步骤数的减少、成本的降低、产出量的提高等。
在本实施例中，具有相对高的驱动频率的信号线驱动电路5304形成于与像素部分5301相同的基板5300之上。通过将驱动电路设置于基板5300之上，能够减少布线的连接数。因此，能够实现可靠性的提高或产出量的增加。
然后，由n沟道晶体管构成的信号线驱动电路的结构及操作的实例将参照图10A和10B来描述。
信号线驱动电路包括移位寄存器5601和开关电路5602。开关电路5602包括多个开关电路5602_1到5602_N(N是自然数)。开关电路5602_1到5602_N各自包括多个晶体管5603_1到5603_k(k是自然数)。在本实施例中，其中晶体管5603_1到5603_k是n沟道晶体管的结构在下面描述。
在信号线驱动电路中的连接关系通过将开关电路5602_1用作实例参照图10A来描述。晶体管5603_1到5603_k的第一端子分别与布线5604_1到5604_k连接。晶体管5603_1到5603_k的第二端子分别与信号线S1到Sk连接。晶体管5603_1到5603_k的栅极与布线5605_1连接。
移位寄存器5601具有通过将H电平信号(也称为H信号或处于高电源电位电平的信号)依次输出到布线5605_1到5605_N来依次选择开关电路5602_1到5602_N的功能。移位寄存器5601能够使用实施例3所描述的方法来制造，并且在此省略关于它的详细描述。
开关电路5602_1具有控制在布线5604_1到5604_k与信号线S1到Sk之间的电连续性(在第一端子与第二端子之间的电连续性)的功能，也就是，控制是否将布线5604_1到5604_k的电位供应给信号线S1到Sk的功能。以这种方式，开关电路5602_1起着选择器的作用。而且，晶体管5603_1到5603_k具有分别控制在布线5604_1到5604_k与信号线S1到Sk之间的电连续性的功能，也就是，分别将布线5604_1到5604_k的电位供应给信号线S1到Sk的功能。以这种方式，晶体管5603_1到5603_k每个都起着开关的作用。
在本实施例中，其中将纯净化的氧化物半导体层的结晶区用于沟道形成区的晶体管被用作开关电路5602内的晶体管。其中第四电极层被用作主栅电极的晶体管具有优良的动态特性以及快速的开关操作。因此，晶体管能够用于包括许多像素的下一代高清晰度的显示装置所需要的高速写入。注意，由于其中将纯净化的氧化物半导体层用于沟道形成区的晶体管能够使用实施例1所描述的方法来制造，在此省略关于它的详细描述。
视频信号数据(DATA)被输入每条布线5604_1到5604_k。视频信号数据(DATA)通常是对应于图像信号或图像数据的模拟信号。
然后，参照图10B中的时序图来描述图10A中的信号线驱动电路的操作。图10B示出了信号Sout_1到Sout_N和信号Vdata_1到Vdata_k的实例。信号Sout_1到Sout_N是移位寄存器5601的输出信号的实例。信号Vdata_1到Vdata_k是输入布线5604_1到5604_k的信号的实例。注意，在显示装置中,信号线驱动电路的一个操作时段对应于一个栅极选择时段。例如，一个栅极选择时段被划分成时段T1到TN。时段T1到TN每个都是用于将视频信号数据(DATA)写入在所选行中的像素内的时段。
注意，在某些情况下，为了简便起见将在本实施例中的附图等所示出的每种结构内的信号波形失真等夸大。因此，本实施例并不一定限于附图等所示的比例。
在时段T1到TN中，移位寄存器5601将H电平信号依次输出到布线5605_1到5605_N。例如，在时段T1内，移位寄存器5601将H电平信号输出到布线5605_1。然后，晶体管5603_1到5603_k被导通，使得布线5604_1到5604_k和信号线S1到Sk开始导电。此时，Data(S1)到Data(Sk)被分别输入布线5604_1到5604_k。Data(S1)到Data(Sk)通过晶体管5603_1到5603_k分别写入在所选行中的第一到第k列的像素。以这种方式，在时段T1到TN内，视频信号数据(DATA)被依次写入在所选行中的k列的像素。
视频信号数据(DATA)被写入以上所述的多个列的像素，由此能够减少视频信号数据(DATA)的数量或布线的数量。因此，能够减少与外部电路的连接数。而且，用于写入的时间能够在视频信号被写入多个列的像素时延长；因而，能够防止视频信号写入不足。
实施例3所描述的移位寄存器在本实施例中被用作驱动电路的移位寄存器5601；因此，故障得以抑制并且移位寄存器具有高可靠性。通过使用微型化的移位寄存器，能够减小驱动电路的整体尺寸。
另外，由于其中将纯净化的氧化物半导体层的结晶区用于沟道形成区的晶体管在本实施例中被用于驱动电路的开关电路5602，因而开关操作是快速的。因此，例示于本实施例中的驱动电路能够执行对像素的高速写入并且有利地应用于包括许多像素的下一代高清晰度的显示装置。
实施例3所描述的移位寄存器同样能够应用于扫描线驱动电路。扫描线驱动电路包括移位寄存器。另外，扫描线驱动电路在某些情况下可以包括电平移位器、缓冲器等。在扫描线驱动电路中，时钟信号(CLK)和起始脉冲信号(SP)被输入移位寄存器，从而生成选择信号。所生成的选择信号由缓冲器来缓冲和放大，并且所产生的信号被供应给相应的扫描线。在一条线路的像素中的晶体管的栅电极与扫描线连接。由于在一条线路的像素中的晶体管应当同时导通，因而使用能够供应大电流的缓冲器。
本实施例所描述的有源矩阵显示装置通过端子部分与外部装置连接。保护电路被设置于驱动电路内，以便防止产生诸如由外部的异常输入(例如，静电)所引起的晶体管的阈值漂移之类的问题。由于其中第一电极层被用作主电极的晶体管在栅极和源极之间以及在栅极和漏极之间具有高耐受电压，因而它们能够利地用作在保护电路内所使用的晶体管。
(实施例5)
在本实施例中，设置于与晶体管相同的基板之上的端子部分的结构的实例将参照图22A1到22B2来描述。注意，在图22A1到22B2中，为图1A到1E这些附图所共有的构件保留相同的参考数字。
图22A1和22A2分别示出了栅极布线的端子部分的截面图和顶视图。图22A1是沿着图22A2的线C1-C2所截取的截面图。在图22A1中，形成于第二绝缘层428之上的导电层415是用于连接的起着输入端子的作用的端子电极。而且，在图22A1的端子部分中，使用与栅极布线相同的材料形成的第一端子411和使用与源极布线相同的材料形成的连接电极412相互重叠，第一绝缘层402置于它们之间，并且彼此直接接触以便彼此电连接。另外，连接电极412和导电层415通过形成于第二绝缘层428内的接触孔彼此直接连接，以便彼此电连接。
图22B1和22B2分别示出了源极布线端子部分的截面图和顶视图。图22B1是沿着图22B2的线C3-C4所截取的截面图。在图22B1中，形成于第二绝缘层428之上的导电层418是用于连接的起着输入端子的作用的端子电极。此外，在图22B1的端子部分中，使用与栅极布线相同的材料形成的电极层416位于第二端子414的下方，以便与电连接至源极布线的第二端子414重叠，第一绝缘层402置于它们之间。电极层416没有与第二端子414电连接，并且如果电极层416的电位被设置为与第二端子414的电位不同的电位，例如，浮置、GND或0V，则能够形成用于防止噪声或静电的电容器。第二端子414与导电层418电连接，并且第二绝缘层428被设置于它们之间。
多条栅极布线、源极布线、公共电位线及电源线根据像素密度来设置。在端子部分中，布置了处于与栅极布线相同的电位的多个第一端子、处于与源极布线相同的电位的多个第二端子、处于与电源线相同的电位的多个第三端子、处于与公共电位线相同的电位的多个第四端子等。对各种端子的数量没有特别的限制，并且此类端子的数量可以实施人酌情而定。
本实施例能够与其他实施例中的任一实施例自由地结合。
(实施例6)
通过制造实施例1所描述的晶体管以及将该晶体管应用于像素部分和驱动电路，能够制造出具有显示功能的半导体装置(也称为显示装置)。而且，包括实施例1所描述的晶体管的某些或全部驱动电路能够形成于其上形成了像素部分的基板之上，由此能够获得板上系统(system-on-panel)。
显示装置包括显示元件。作为显示元件，能够使用液晶元件(也称为液晶显示元件)或发光元件(也称为发光显示元件)。发光元件在其类别内包括其亮度受电流或电压所控制的元件，并且在其类别内特别地包括无机电致发光(EL)元件、有机EL元件等。而且，显示装置可以包括其对比度由电效应来改变的显示介质，例如，电子墨水。
另外，显示装置包括其内密封有显示元件的面板，以及其中包括控制器的IC等安装于该面板上的模块。而且，作为在显示装置的制造过程中于显示元件被完成之前的一种实施例的元件基板设置有用于给在多个像素中的每个像素内的显示元件供应电流的装置。特别地，元件基板可以处于其中仅形成显示元件的像素电极的状态，其中待成为像素电极的导电膜被形成但还没有被蚀刻以形成像素电极的状态，或者任何其他状态。
注意，显示装置在本说明书中指的是图像显示装置、显示装置或光源(包括照明装置)。此外，显示装置在其类别内还包括下列模块中的任一种：诸如挠性印制电路(FPC)、带式自动键合(TAB)载带或带载封装(TCP)之类的连接器与其附接的模块；具有在其末端设置有印制线路板的TAB载带或TCP的模块；以及具有通过玻璃上芯片(COG)法直接安装于显示元件上的集成电路(IC)的模块。
在本实施例中，参照图11A1、11A2及11B来描述作为半导体装置的一种实施例的液晶显示屏的外观及截面。图11A1和11A2是显示屏的平面图，在该显示屏中，各自包括作为实施例1所描述的氧化物半导体层的In-Ga-Zn-O基膜的高可靠性的晶体管4010和4011及液晶元件4013以密封剂4005密封于第一基板4001与第二基板4006之间。图11B是沿图11A1和11A2的M-N所截取的截面图。
密封剂4005被提供以便包围设置于第一基板4001之上的像素部分4002和扫描线驱动电路4004。第二基板4006被设置于像素部分4002和扫描线驱动电路4004之上。因此，像素部分4002和扫描线驱动电路4004与液晶层4008一起由第一基板4001、密封剂4005及第二基板4006所密封。使用单晶半导体膜或多晶半导体膜形成于单独制备的基板之上的信号线驱动电路4003被安装于在第一基板4001之上的与由密封剂4005所包围的区域不同的区域内。
注意，对单独形成的驱动电路的连接方法没有特别的限制，并且能够使用COG法、丝线键合法、TAB法等。图11A1示出了其中信号线驱动电路4003通过COG法来安装的实例。图11A2示出了其中信号线驱动电路4003通过TAB法来安装的实例。
设置于第一基板4001之上的像素部分4002和扫描线驱动电路4004包括多个晶体管。图11B示出了包含于像素部分4002内的晶体管4010以及包含于扫描线驱动电路4004内的晶体管4011，作为示例。绝缘层4020和4041被设置于晶体管4010之上，而绝缘层4021被设置于晶体管4011之上。绝缘层4020起着晶体管4011的栅极绝缘层的作用。
作为晶体管4010和4011，能够采用实施例1所描述的各自包括作为氧化物半导体层的In-Ga-Zn-O基膜的高可靠性的晶体管。在本实施例中，晶体管4010和4011是n沟道晶体管。
包含于液晶元件4013内的像素电极层4030与晶体管4010电连接。液晶元件4013的对电极层4031形成于第二基板4006上。像素电极层4030、对电极层4031及液晶层4008相互重叠的部分对应于液晶元件4013。注意，像素电极层4030和对电极层4031分别设置有起着取向膜的作用的绝缘层4032和绝缘层4033，并且液晶层4008被设置于电极层之间，绝缘层4032和4033被布置于它们之间。虽然没有示出，但是彩色滤光片可以设置于第一基板4001一侧上或者于第二基板4006一侧上。
注意，第一基板4001和第二基板4006能够由玻璃、金属(典型为不锈钢)、陶瓷或塑料形成。作为塑料，能够使用玻璃纤维增强型塑料(FRP)板、聚氟乙烯(PVF)膜、聚酯膜或丙烯酸树脂膜。作为选择，能够使用具有其中铝箔布置于PVF膜或聚酯膜之间的结构的板。
间隔体4035是通过绝缘膜的选择性蚀刻而获得的并且是为了控制像素电极层4030与对电极层4031之间的距离(单元间隙)而设置的柱状间隔体。作为选择，可以使用球形间隔体。对电极层4031与形成于其上形成有晶体管4010的基板之上的公共电位线电连接。对电极层4031和公共电位线能够通过设置于使用公共连接部分的那对基板之间的导电粒子来相互电连接。注意，导电粒子被包含于密封剂4005内。
作为选择，可以使用不需要取向膜的展示出蓝相的液晶。蓝相是液晶相之一，该液晶相在胆甾相液晶的温度升高的同时正好在胆甾相变成均质相之前生成。由于蓝相仅在窄小的温度范围内产生，因而为了提高温度范围，将含有重量百分比为5％或更高的手性剂的液晶组成用于液晶层4008。包括展示出蓝相的液晶和手性剂的液晶组成具有10微秒到100微秒(包括10微秒和100微秒)的短响应时间并且是光性均质的；因此，取向处理是不必要的并且视角依赖性是小的。
注意，虽然在本实施例中将透射型液晶显示装置作为示例来描述，本发明同样能够应用于反射型液晶显示装置或透反射型液晶显示装置。
虽然在本实施例的液晶显示装置中，将偏振片设置于基板的外表面上(在观看者一侧)并且将用于显示元件的着色层和电极层依次设置于基板的内表面上，但是偏振片可以设置于基板的内表面上。偏振片和着色层的的叠层结构并不仅限于本实施例中的结构，而是可以根据偏振片和着色层的材料或者制造过程的条件适当地设置。此外，还可以设置起着黑矩阵的作用的阻光膜。
在本实施例中，为了降低因晶体管所致的表面粗糙度以及为了提高晶体管的可靠性，在实施例1中所获得的晶体管以起着保护膜或平坦化绝缘膜的作用的绝缘层(绝缘层4020和4021)来覆盖。注意，保护膜被提供用于防止诸如有机物质、金属以及存在于空气中的湿气之类的污染杂质的进入，并且优选为致密膜。保护膜可以通过溅射法来形成，以具有包括氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜及氮氧化铝膜中的任一种的单层结构或叠层结构。虽然在本实施例中描述了其中保护膜以溅射法来形成的实例，但是可以采用各种方法，不限于溅射法。
在本实施例中，具有叠层结构的绝缘层4020被形成为保护膜。在此，使用溅射法将氧化硅膜形成为绝缘层4020的第一层。将氧化硅膜用作保护膜具有防止用作源极和漏电极层的铝膜起小丘的作用。
作为保护膜的第二层，形成了绝缘层。在此，使用溅射法将氮化硅膜形成为绝缘层4020的第二层。将氮化硅膜用作保护膜能够防止钠等的可动离子进入半导体区，从而能够抑制晶体管的电特性变化。
在保护膜形成之后，可以执行氧化物半导体层的退火(在高于或等于300℃且低于或等于400℃的温度下)。
绝缘层4021被形成为平坦化绝缘膜。绝缘层4021能够使用耐热性的有机材料来形成，例如，丙烯酸树脂、聚酰亚胺、苯并环丁烯基树脂、聚酰胺或环氧树脂。不同于此类有机材料，同样有可能使用低介电常数的材料(低k值材料)，硅氧烷基树脂，磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)等。注意，绝缘层4021可以通过堆叠使用这些材料中的任一种形成的多层绝缘膜来形成。
注意，硅氧烷基树脂对应于使用硅氧烷基材料作为起始材料来形成的包含Si-O-Si键的树脂。硅氧烷基树脂可以包括作为取代基的有机基团(例如，烷基或芳基)或氟基。另外，有机基团可以包括氟基。
绝缘层4021的形成方法并不仅限于特定的方法，而是能够根据材料使用下列方法：溅射法、SOG法、旋涂法、浸渍法、喷涂法、液滴释放法(例如，喷墨法、丝网印刷、胶版印刷等)等。此外，平坦化绝缘层4021能够用刮胶刀、辊涂机、幕涂机、刮刀涂布机等来形成。在利用液体材料来形成绝缘层4021的情况下，氧化物半导体层的退火(在高于或等于300℃且低于或等于400℃的温度下)可以与烘焙步骤同时执行。当将绝缘层4021的烘焙步骤与氧化物半导体层的退火结合起来时，能够有效率地制造半导体装置。
像素电极层4030和对电极层4031能够使用透光性导电材料来形成，例如，含有氧化钨的氧化铟、含有氧化钨的氧化铟锌、含有氧化钛的氧化铟、含有氧化钛的氧化铟锡、氧化铟锡(以下，称为ITO)、氧化铟锌或者其中添加了氧化硅的氧化铟锡。
作为选择，能够将包含导电高分子(也称为导电聚合物)的导电组成用于像素电极层4030和对电极层4031。使用该导电组成形成的像素电极优选地具有10000欧姆每方或更小的薄层电阻以及在550nm的波长下为70％或更高的透光率。此外，包含于导电组成内的导电高分子的电阻率优选为0.1Ω·cm或更小。
作为导电高分子，能够使用所谓的π电子共轭的导电聚合物。实例是聚苯胺及其衍生物、聚吡咯及其衍生物、聚噻吩及其衍生物，以及这些材料中的两种或更多种材料的共聚物。
此外，多种信号和电位被供应给单独形成的信号线驱动电路4003以及扫描线驱动电路4004或FPC 4018的像素部分4002。
在本实施例中，连接端子电极4015使用与包含于液晶元件4013内的像素电极层4030相同的导电膜来形成。端子电极4016使用与晶体管4010和4011的源极和漏电极层相同的导电膜来形成。
连接端子电极4015经由各向异性的导电膜4019与包含于FPC4018内的端子电连接。
注意，图11A1、11A2及11B示出了其中信号线驱动电路4003被单独形成并且安装于第一基板4001上的实例；但是，本实施例并不仅限于这种结构。扫描线驱动电路可以单独形成并且然后被安装，或者只有信号线驱动电路的一部分或扫描线驱动电路的一部分可以单独形成并且然后被安装。
图12示出了使用应用了实施例1所描述的晶体管的晶体管基板2600来形成为半导体装置的液晶显示模块的实例。
图12示出了液晶显示模块的实例，在该实例中，晶体管基板2600和对基板2601以密封剂2602相互接合，并且包括晶体管等的像素部分2603、包括液晶层的显示元件2604、着色层2605等被设置于基板之间以形成显示区。着色层2605是执行彩色显示所需的。在RGB系统中，为各个像素都设置了对应于红色、绿色及蓝色的着色层。偏振片2606和2607及扩散板2613被设置于晶体管基板2600和对基板2601的外部。光源包括冷阴极管2610和反射板2611。电路板2612通过挠性线路板2609与晶体管基板2600的布线电路部分2608连接并且包括外部电路，例如，控制电路或电源电路。可以堆叠偏振片和液晶层，以延迟板置于它们之间。
对于液晶显示模块，能够采用扭曲向列(TN)模式、共面开关(IPS)模式、边缘场开关(FFS)模式、多畴垂直取向(MVA)模式、图形化垂直取向(PVA)模式、轴对称取向微单元(ASM)模式、光学补偿双折射(OCB)模式、铁电液晶(FLC)模式、反铁电液晶(AFLC)模式等。
通过以上过程，能够制造出作为半导体装置的高可靠性的液晶显示屏。
注意，本实施例所描述的结构能够与其他实施例所描述的结构中的任一种结构适当地结合。
(实施例7)
在本实施例中，将电子纸的实例作为其中应用了实施例1所描述的晶体管的半导体装置来描述。
图13示出了作为半导体装置的实例的有源矩阵电子纸。实施例1所描述的晶体管能够用作用于半导体装置的晶体管581。实施例1所描述的晶体管能够用作用于半导体装置的晶体管581。
在图13中的电子纸是使用扭转球显示系统的显示装置的实例。扭转球显示系统指的是这样的方法：将各自着色为黑色和白色的球形粒子布置于作为用于显示元件的电极层的第一电极层和第二电极层之间，并且在第一电极层和第二电极层之间产生电位差以控制球形粒子的取向，从而执行显示。
密封于基板580与基板596之间的晶体管581是作为本发明的一种实施例的晶体管，并且其源电极层和漏电极层在形成于绝缘层583和585内的开口处与第一电极层587接触，由此使晶体管581与第一电极层587电连接。在第一电极层587与第二电极层588之间，设置了各自具有黑区590a、白区590b以及在它们周围的腔体594(该腔体以液体来充满)的球形粒子589。在球形粒子589周围的空间以填充物595(例如，树脂)来填充(参见图13)。在球形粒子589内的腔体594以液体来充满，并且还包括具有黑区590a和白区590b的粒子。在本实施例中，第一电极层587和第二电极层588分别对应于像素电极和公共电极。第二电极层588与设置于与晶体管581相同的基板之上的公共电位线电连接。利用实施例1所描述的公共连接部分中的任一连接部分，第二电极层588和公共电位线能够通过设置于这对基板之间的导电粒子相互电连接。
此外，代替扭转球，可以使用电泳元件。具有近似为大于或等于10μm且小于或等于200μm的直径的，其内封装有透明的液体、带正电的白色微粒及带负电的黑色微粒的微胶囊被使用。在设置于第一电极层和第二电极层之间的微胶囊中，当通过第一电极层和第二电极层来施加电场时，白色微粒和黑色微粒移向彼此相对的两侧，从而能够显示出白色或黑色。利用该原理的显示元件是电泳显示元件并且通常称为电子纸。电泳显示元件与液晶显示元件相比具有更高的反射率，并因而，辅助光是不必要的，功率消耗是低的，以及显示部分在昏暗的地方也能够识别。另外，即使在不给显示部分供电时，也能够保持之前已经显示的图像。因此，即使具有显示功能的半导体装置(该装置可以简单地称为显示装置或者设置有显示装置的半导体装置)远离无线电波源也能够存储所显示的图像。
通过以上过程，能够制造出作为半导体装置的高可靠性的电子纸。
注意，本实施例所描述的结构能够与其他实施例所描述的结构中的任一种结构适当地结合。
(实施例8)
在本实施例中，将把实施例1所描述的晶体管应用于其上的半导体装置作为发光显示装置的实例来描述。利用电致发光的发光元件在此将作为包含于显示装置内的显示元件来描述。利用电致发光的发光元件根据发光材料是有机化合物还是无机化合物来分类。通常，前者称为有机EL元件，而后者称为无机EL元件。
在有机EL元件中，通过对发光元件施加电压，电子和空穴由一对电极单独地注入含有发光有机化合物的层内，并且有电流流过。然后，载流子(电子和空穴)重新结合，使得发光有机化合物被激发。然后，在发光有机化合物从激发态返回至基态时，引起发光。由于这种机制，该发光元件被称为电流激发型发光元件。
无机EL元件根据它们的元件结构划分成分散型无机EL元件及薄膜无机EL元件。分散型无机EL元件具有其中发光材料的粒子分散于粘合剂内的发光层，并且其发光机制是利用施主能级和受主能级的施主-受主重结合型发光。薄膜无机EL元件具有其中发光层布置于电介质层之间的结构，其中所述电介质层还布置于电极之间，并且该发光层的发光机制是利用金属离子的内壳层电子跃迁的局限型发光。注意，在本实施例中将有机EL元件用作发光元件来进行描述。
图14示出了能够应用数字时间灰度驱动的像素配置的实例，作为本发明应用于其上的半导体装置的实例。注意，术语“OS”在附图中指示其中使用了氧化物半导体的薄膜晶体管。
以下将描述能够应用数字时间灰度驱动的像素的配置及操作。在此描述了其中一个像素包括两个实施例1所描述的n沟道晶体管的实例，在每个n沟道晶体管中将氧化物半导体层(In-Ga-Zn-O基膜)用于沟道形成区。
像素6400包括开关晶体管6401、驱动晶体管6402、发光元件6404及电容器6403。在开关晶体管6401中，其栅极与扫描线6406连接，其第一电极(源电极和漏电极之一)与信号线6405连接，以及其第二电极(源极和漏电极中的另一个)与驱动晶体管6402的栅极连接。在驱动晶体管6402中，其栅极通过电容器6403与电源线6407连接，其第一电极与电源线6407连接，以及其第二电极与发光元件6404的第一电极(像素电极)连接。发光元件6404的第二电极对应于公共电极6408。公共电极6408与设置于同一基板之上的公共电位线电连接，并且连接部分可以用作公共连接部分。
注意，发光元件6404的第二电极(公共电极6408)被设定为低电源电位。注意，低电源电位是参照设置于电源线6407上的高电源电位满足低电源电位<高电源电位的电位。作为低电源电位，可以采用例如GND、0V等。高电源电位与低电源电位之差被施加于发光元件6404使得电流流过发光元件6404，由此使发光元件6404发光。因而，每个电位都被设置，使得高电源电位与低电源电位之差大于或等于发光元件6404的正向阈值电压。
当驱动晶体管6402的栅极电容被用作电容器6403的替代时，能够省去电容器6403。驱动晶体管6402的栅极电容可以形成于沟道区与栅电极之间。
在使用电压输入式电压驱动方法的情况下，视频信号被输入驱动晶体管6402的栅极使得驱动晶体管6402处于充分导通和截止这两种状态中的任一种状态。也就是，驱动晶体管6402在线性区内操作。对驱动晶体管6402的栅极施加比电源线6407的电压高的电压，使得驱动晶体管6402在线性区内操作。注意，对信号线6405施加高于或等于以下电压的电压：电源线电压+驱动晶体管6402的Vth。
在执行模拟灰度驱动，而非数字时间灰度驱动的情况下，通过改变信号输入能够采用与图14相同的像素配置。
在执行模拟灰度驱动的情况下，对驱动晶体管6402的栅极施加高于或等于以下电压的电压：发光元件6404的正向电压+驱动晶体管6402的Vth。发光元件6404的正向电压指的是用于获得期望亮度的电压，并且至少包括正向阈值电压。通过使驱动晶体管6402能够在饱和区内操作的视频信号的输入，有可能将电流馈入发光元件6404。为了使驱动晶体管6402能够在饱和区内操作，电源线6407的电位被设定为高于驱动晶体管6402的栅极电位。当使用模拟视频信号时，有可能根据视频信号将电流馈入发光元件6404并且执行模拟灰度驱动。
注意，像素配置并不仅限于图14所示的那种。例如，图14所示的像素还可以包括开关、电阻器、电容器、晶体管、逻辑电路等。
然后，将参照图15A到15C来描述发光元件的结构。以下将通过把n沟道驱动晶体管作为示例来描述像素的截面结构。作为用于分别示出于图15A、15B及15C内的半导体装置的驱动晶体管的晶体管7011、晶体管7021及晶体管7001能够以与实施例1所描述的晶体管的制造方式类似的方式来制造，并且是各自包含作为氧化物半导体层的In-Ga-Zn-O基膜的高可靠性的晶体管。
为了引出发光元件所发射的光，需要节点和阴极中至少有一个是透射光的。晶体管和发光元件被形成于基板之上。发光元件能够具有其中光通过与基板相对的表面引出的顶发光结构、其中光通过基板一侧的表面引出的底发光结构或者其中光通过与基板相对的表面以及基板一侧的表面引出的双发光结构。本发明的像素配置能够应用于具有任意这些发光结构的发光元件。
具有底发光结构的发光元件将参照图15A来描述。
图15A是在驱动晶体管7011为n型并且光由发光元件7012发射向第一电极7013一侧的情况下的像素的截面图。在图15A中，发光元件7012的第一电极7013形成于与驱动晶体管7011的漏电极层电连接的具有相对可见光的透光性质的导电膜7017之上，并且EL层7014和第二电极7015按此顺序堆叠于第一电极7013之上。
作为具有相对可见光的透光性质的导电膜7017，能够使用诸如下列膜的具有相对可见光的透光性质的导电膜：含有氧化钨的氧化铟膜、含有氧化钨的氧化铟锌膜、含有氧化钛的氧化铟膜、含有氧化钛的氧化铟锡膜、氧化铟锡膜、氧化铟锌膜或者其中添加了氧化硅的氧化铟锡膜。
发光元件的第一电极7013能够使用各种材料来形成。例如，在第一电极7013用作阴极的情况下，优选地使用具有低逸出功的材料，例如，碱金属(例如，Li或Cs)、碱土金属(例如，Mg、Ca或Sr)、含有任意这些金属的合金(Mg:Ag、Al:Li等)、稀土金属(例如，Yb或Er)等。在图15A中，第一电极7013的厚度是使得第一电极透射光的厚度(优选地，大约5nm～30nm)。例如，将具有20nm的厚度的铝膜用于第一电极7013。
注意，具有相对可见光的透光性质的导电膜和铝膜可以被堆叠并然后被选择性地蚀刻，从而可以形成具有相对可见光的透光性质的导电膜7017和第一电极7013。在这种情况下，能够使用同一掩模来执行蚀刻，这是优选的。
分割物7019被形成于保护绝缘层7035和绝缘层7032内以及在达到漏电极层的接触孔之上，导电膜7017被设置于它们之间。第一电极7013的外周部分可以用分割物来覆盖。分割物7019使用有机树脂膜(例如，聚酰亚胺、丙烯酸树脂、聚酰胺或环氧树脂)、无机绝缘膜或有机聚硅氧烷来形成。特别优选的是，分割物7019使用感光树脂材料来形成为具有在第一电极7013之上的开口使得开口的侧壁形成为具有连续曲率的倾斜面。在将感光树脂材料用于分割物7019的情况下，能够省去抗蚀剂掩模的形成步骤。
EL层7014形成于第一电极7013之上并且分割物7019可以使用单层或者堆叠的多个层来形成，只要它至少包括发光层。当EL层7014使用多个层来形成时，EL层7014通过在起着阴极的作用的第一电极7013之上按以下顺序堆叠电子注入层、电子传输层、发光层、空穴传输层及空穴注入层而形成。注意，并非全部这些层都需要设置。
堆叠顺序并不仅限于上述堆叠顺序。第一电极7013可以起着阳极的作用，以及空穴注入层、空穴传输层、发光层、电子传输层及电子注入层可以按照该顺序堆叠于第一电极7013之上。但是，当功率消耗被比较时，优选的是，第一电极7013起着阴极的作用，以及电子注入层、电子传输层、发光层、空穴传输层及空穴注入层按照该顺序堆叠于第一电极7013之上，因为驱动电路部分的电压变化能够得以抑制并且能够降低功率消耗。
作为形成于EL层7014之上的第二电极7015，能够采用各种材料。例如，在将第二电极7015用作阳极的情况下，优选地使用具有高逸出功的材料(特别地，高于或等于4.0eV的逸出功)，例如，ZrN、Ti、W、Ni、Pt或Cr；或者透光性导电材料，例如，ITO、IZO或ZnO。使用例如阻挡光的金属、反射光的金属等在第二电极7015之上形成阻光膜7016。在本实施例中，ITO膜用于第二电极7015，以及钛膜用于阻光膜7016。
发光元件7012对应于其中包括透光性层的EL层7014被设置于第一电极7013与第二电极7015之间的区域。在图15A所示的元件结构的情形中，光从发光元件7012射向第一电极7013一侧，如箭头所示。
注意，在图15A中，由发光元件7012发出的光穿过彩色滤光层7033、绝缘层7032、氧化物绝缘层7031、栅极绝缘层7030及基板7010，并且然后被发出。
彩色滤光层7033通过液滴释放法(例如，喷墨法)、印刷法、利用光刻技术的蚀刻法等来形成。
彩色滤光层7033以外覆层7034来覆盖，并且同样以保护绝缘层7035来覆盖。注意，在图15A中示出了具有薄的厚度的外覆层7034；但是，外覆层7034使用树脂材料(例如，丙烯酸树脂)来形成并且具有使具有因彩色滤光层7033所致的不均匀度的表面平坦化的功能。
然后，以下将参照图15B描述具有双发光结构的发光元件。
在图15B中，发光元件7022的第一电极7023形成于与驱动晶体管7021的漏电极层电连接的具有相对可见光的透光性质的导电膜7027之上，并且EL层7024和第二电极7025按该顺序堆叠于第一电极7023之上。
对于具有相对可见光的透光性质的导电膜7027，能够使用如下具有相对可见光的透光性质的导电膜：含有氧化钨的氧化铟、含有氧化钨的氧化铟锌、含有氧化钛的氧化铟、含有氧化钛的氧化铟锡、氧化铟锡、氧化铟锌、其中添加了氧化硅的氧化铟锡等。
第一电极7023能够使用各种材料来形成。例如，在将第一电极7023用作阴极的情况下，具有低逸出功的材料(特别地，小于或等于3.8eV)，碱金属(例如，Li或Cs)、碱土金属(例如，Mg、Ca或Sr)、含有任意这些金属的合金(Mg:Ag、Al:Li等)、稀土金属(例如，Yb或Er)等是优选的。在本实施例中，将第一电极7023用作阴极，并且形成第一电极7023使之达到使第一电极7023能够透射可见光的厚度(优选地，大约5nm～30nm)。例如，将20nm厚的铝膜用作阴极。
注意，具有相对可见光的透光性质的导电膜和铝膜可以被堆叠并且然后被选择性蚀刻，从而可以形成具有相对可见光的透光性质的导电膜7027和第一电极7023。在这种情况下，蚀刻能够利用相同的掩模来执行，这是优选的。
分割物7029被形成于保护绝缘层7045和绝缘层7042之内以及在达到漏电极层的接触孔之上，导电膜7027被设置于它们之间。第一电极7023的外周可以用分割物来覆盖。分割物7029使用有机树脂膜(例如，聚酰亚胺、丙烯酸树脂、聚酰胺或环氧树脂)、无机绝缘膜或有机聚硅氧烷来形成。特别优选的是，分割物7029使用感光树脂材料来形成为在第一电极7023之上具有开口，从而使开口的侧壁形成为具有连续曲率的倾斜面。在将感光树脂材料用于分割物7029的情况下，能够省去形成抗蚀剂掩模的步骤。
EL层7024形成于第一电极7023之上，并且分割物7029可以使用单层或堆叠的多个层来形成，只要它至少包括发光层。当EL层7024使用多个层来形成时，EL层7024通过按以下顺序将电子注入层、电子传输层、发光层、空穴传输层及空穴注入层堆叠于起着阴极的作用的第一电极7023之上。注意，并非全部这些层都需要设置。
堆叠顺序并不仅限于上述顺序。第一电极7023可以用作阳极，以及空穴注入层、空穴传输层、发光层、电子传输层及电子注入层可以按照该顺序堆叠于阳极之上。但是，对于较低的功率消耗，优选的是，第一电极7023用作阴极，并且电子注入层、电子传输层、发光层、空穴传输层及空穴注入层按照该顺序堆叠于阴极之上。
另外，形成于EL层7024之上的第二电极7025能够使用各种材料来形成。例如，当第二电极7025用作阳极时，具有高逸出功的材料或透明的导电材料(例如，ITO、IZO或ZnO)是优选的。在本实施例中，第二电极7025使用包含氧化硅的ITO膜来形成并且用作阳极。
发光元件7022对应于其中包括发光层的EL层7024被设置于第一电极7023与第二电极7025之间的区域。在图15B所示的元件结构的情形中，由发光元件7022发出的光射向第二电极7025侧和第一电极7023侧，如箭头所示。
注意，在图15B中，由发光元件7022射向第一电极7023一侧的光穿过彩色滤光层7043、绝缘层7042、氧化物绝缘层7041、栅极绝缘层7040及基板7020，并且然后被发射出。
彩色滤光层7043通过液滴释放法(例如，喷墨法)、印刷法、利用光刻技术的蚀刻法等来形成。
彩色滤光层7043以外覆层7044来覆盖，并且还以保护绝缘层7045来覆盖。
注意，当使用具有双发光结构的发光元件并且在两个显示表面上执行全色显示时，来自第二电极7025一侧的光不穿过彩色滤光层7043；因此，设置有另一彩色滤光层的密封基板被优选设置于第二电极7025之上。
然后，参照图15C来描述具有顶发光结构的发光元件。
图15C是在作为驱动晶体管的晶体管7001为n型并且光由发光元件7002射向第二电极7005侧的情况下的像素的截面图。在图15C中，发光元件7002的第一电极7003被形成为与驱动晶体管7001的漏电极层电连接，并且EL层7004和第二电极7005按该顺序堆叠于第一电极7003之上。
第一电极7003能够使用各种材料来形成。例如，在第一电极7003用作阴极的情况下，优选地使用具有低逸出功的材料，例如，碱金属(例如，Li或Cs)、碱土金属(例如，Mg、Ca或Sr)、含有任意这些金属的合金(Mg:Ag、Al:Li等)、稀土金属(例如，Yb或Er)等。
分割物7009被形成于保护绝缘层7052和绝缘层7055之内以及在达到漏电极层的接触孔之上，导电膜7003被设置于它们之间。第一电极7003的外周可以用分割物来覆盖。分割物7009使用有机树脂膜(例如，聚酰亚胺、丙烯酸树脂、聚酰胺或环氧树脂)、无机绝缘膜或有机聚硅氧烷来形成。特别优选的是，使用感光树脂材料来形成分割物7009使其在第一电极7003之上具有开口，使得开口的侧壁按连续的曲率而倾斜。当分割物7009使用感光树脂材料来形成时，能够省去形成抗蚀剂掩模的步骤。
形成于第一电极7003之上的EL层7004及分割物7009可以使用单层或所堆叠的多个层来形成，只要它至少包括发光层。当EL层7004使用多个层来形成时，EL层7004通过按以下顺序将电子注入层、电子传输层、发光层、空穴传输层及空穴注入层堆叠于用作阴极的第一电极7003之上而形成。注意，并非全部这些层都需要设置。
堆叠顺序并不仅限于上述堆叠顺序，并且空穴注入层、空穴传输层、发光层、电子传输层及电子注入层可以按照该顺序堆叠于用作阳极的第一电极7003之上。
在图15C中，空穴注入层、空穴传输层、发光层、电子传输层及电子注入层按该顺序堆叠于其中钛膜、铝膜及钛膜按此顺序来堆叠的叠层膜之上，并且在它们之上，形成有Mg:Ag合金薄膜和ITO的叠层。
但是，在晶体管7001为n型的情况下，优选的是，电子注入层、电子传输层、发光层、空穴传输层及空穴注入层按照该顺序堆叠于第一电极7003之上，因为驱动电路的电压的增加能够得以抑制并且能够降低功率消耗。
第二电极7005使用具有相对可见光的透光性质的导电材料来形成，并且能够使用如下具有相对可见光的透光性质的导电膜：含有氧化钨的氧化铟、含有氧化钨的氧化铟锌、含有氧化钛的氧化铟、含有氧化钛的氧化铟锡、氧化铟锡、氧化铟锌、其中添加了氧化硅的氧化铟锡等。
发光元件7002对应于其中EL层7004被设置于第一电极7003与第二电极7005之间的区域。在图15C所示的像素的情况下，光从发光元件7002射向第二电极7005一侧，如箭头所示。
在图15C中，晶体管7001的漏电极层通过设置于氧化物绝缘层7051、保护绝缘层7052及绝缘层7055内的接触孔与第一电极7003电连接。平坦化绝缘层7053能够使用树脂材料形成，例如，聚酰亚胺、丙烯酸树脂、苯并环丁烯、聚酰胺或环氧树脂。除了此类树脂材料之外，还有可能使用低介电常数的材料(低k值材料)、硅氧烷基树脂、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)等。注意，平坦化绝缘层7053可以通过堆叠由这些材料形成的多层绝缘膜来形成。对用于形成平坦化绝缘层7053的方法没有特别的限制，并且平坦化绝缘层7053能够使用诸如溅射法、SOG法、旋涂、浸涂、喷涂或液滴释放法(例如，喷墨法、丝网印刷、胶版印刷等)之类的方法或者诸如刮胶刀、辊涂机、幕涂机或刮刀涂布机之类的工具(设备)来形成，取决于材料。
在图15C的结构中，当执行全色显示时，例如，将发光元件7002用作绿色发光元件，相邻发光元件中的一个用作红色发光元件，以及另一个用作蓝色发光元件。作为选择，能够全色显示的发光显示装置可以使用四种发光元件来制造，该发光显示装置除了三种发光元件之外还包括白光发光元件。
在图15C的结构中，能够全色显示的发光显示装置可以用以下方式来制造：所布置的多个发光元件全部都是白光发光装置，并且具有彩色滤光片等的密封基板被布置于发光元件7002上。展示出了单色光(例如，白光)的材料能够被形成并且与彩色滤光片或颜色转换层结合，由此能够执行全色显示。
不必说，同样能够执行单色光的显示。例如，照明装置可以利用白光发射来形成，或者区域颜色发光装置可以利用单色光发射来形成。
若有必要，可以设置光学膜，例如，包括圆偏振片的偏光膜。
虽然有机EL元件在此被描述为发光元件，但是同样能够提供无机EL元件作为发光元件。
注意，在此描述了其中控制发光元件的驱动的晶体管(驱动晶体管)与发光元件电连接的实例；但是，可以采用其中用于电流控制的晶体管连接于驱动晶体管与发光元件之间的结构。
本实施例所描述的半导体装置并不仅限于图15A到15C所示的结构，而是能够基于本发明的技术精神按照各种方式来修改。
然后，作为实施例1所描述的晶体管被应用于其上的半导体装置的一种实施例的发光显示屏(也称为发光屏)的外观和截面将参照图16A和16B来描述。图16A是其中晶体管和发光元件以密封剂密封于第一基板与第二基板之间的显示屏的平面图。图16B是沿图16A的线H-I截取的截面图。
密封剂4505被提供用于包围设置于第一基板4501之上的像素部分4502、信号线驱动电路4503a、信号线驱动电路4503b、扫描线驱动电路4504a及扫描线驱动电路4504b。另外，第二基板4506被设置于像素部分4502、信号线驱动电路4503a和4503b以及扫描线驱动电路4504a和4504b之上。因此，像素部分4502、信号线驱动电路4503a和4503b以及扫描线驱动电路4504a和4504b与填充物4507由第一基板4501、密封剂4505及第二基板4506密封在一起。优选的是，显示装置因而以保护膜(例如，粘结膜或紫外光固化性树脂膜)或者具有高气密性及小脱气的覆盖材料来封装(密封)，使得显示装置没有暴露于的外部空气。
各自包括多个晶体管的像素部分4502、信号线驱动电路4503a和4503b以及扫描线驱动电路4504a和4504b被形成于第一基板4501之上，并且包含于像素部分4502内的晶体管4510和包含于信号线驱动电路4503a内的晶体管4509作为示例示出于图16B内。
对于晶体管4509和4510中的每个晶体管，能够应用实施例1所描述的高可靠性晶体管，该晶体管包括In-Ga-Zn-O基膜作为氧化物半导体层。在本实施例中，晶体管4509和4510是n沟道晶体管。
导电层4540被设置于与驱动电路的晶体管4509的氧化物半导体层的沟道形成区重叠的部分内的绝缘层4544之上。当导电层4540被设置于与氧化物半导体层的沟道形成区重叠的部分内时，能够降低晶体管4509的阈值电压在BT测试前后之间的漂移量。导电层4540可以具有与晶体管4509的栅电极层的电位相同的或不同的电位，并且能够起着第二栅电极层的作用。导电层4540的电位可以是GND、0V或者处于浮置状态。
参考数字4511表示发光元件，以及作为包含于发光元件4511内的像素电极的第一电极层4517与晶体管4510的源电极层或漏电极层电连接。注意，发光元件4511的结构并不仅限于本实施例所描述的结构，该结构包括第一电极层4517、电致发光层4512及第二电极层4513。发光元件4511的结构能够根据光从发光元件4511中引出的方向等适当地改变。
分割物4520使用有机树脂膜、无机绝缘膜或有机聚硅氧烷来形成。特别优选的是，分割物4520由感光材料形成为在第一电极层4517之上具有开口，使得开口的侧壁形成为具有连续曲率的倾斜面。
电致发光层4512可以使用单层或堆叠的多个层来形成。
保护膜可以形成于第二电极层4513和分割物4520之上，以便防止氧气、氢气、湿气、二氧化碳等进入发光元件4511。作为保护膜，能够形成氮化硅膜、氮氧化硅膜、DLC(类金刚石碳)膜等。
另外，各种信号和电位由FPC 4518a和FPC 4518b供应给信号线驱动电路4503a和4503b、扫描线驱动电路4504a和4504b或像素部分4502。
在本实施例中，连接端子电极4515由与包含于发光元件4511内的第一电极层4517相同的导电膜形成，以及端子电极4516由与包含于晶体管4509和4510内的源极和漏电极层相同的导电膜形成。
连接端子电极4515通过各向异性的导电膜4519与包含于FPC4518a内的端子电连接。
位于光从发光元件4511中引出的方向上的基板需要具有相对可见光的透光性质。在这种情况下，使用具有相对可见光的透光性质的材料，例如，玻璃板、塑料板、聚酯膜或丙烯酸树脂膜。
作为填充物4507，除了惰性气体(例如，氮气或氩气)之外，还能够使用紫外光固化性树脂或热固性树脂。例如，能够使用PVC(聚氯乙烯)、丙烯酸树脂、聚酰亚胺、环氧树脂、有机硅树脂、PVB(聚乙烯醇缩丁醛)或EVA(乙烯-醋酸乙烯酯)。在本实施例中，氮气被用作填充物。
另外，若需要，可以将诸如偏振片、圆偏振片(包括椭圆偏振片)、延迟板(1/4波片或半波片)或彩色滤光片之类的光学膜适当地设置于发光元件的发光表面上。此外，偏振片或圆偏振片还可以设置有增透膜。例如，能够执行用以能够使反射光由表面上的凸起和凹陷所漫射的防眩处理，以便减少眩光。
信号线驱动电路4503a和4503b以及扫描线驱动电路4504a和4504b可以作为使用单晶半导体膜或多晶半导体膜形成的驱动电路安装于单独制备的基板之上。作为选择，只有信号线驱动电路或其一部分，或者只有扫描线驱动电路或其一部分可以单独地形成并安装。本实施例并不仅限于图16A和16B所示的结构。
通过以上过程，能够制造作为半导体装置的高可靠性发光显示装置(显示屏)。
注意，本实施例所描述的结构能够与其他实施例所描述的结构中的任一种结构适当地结合。
(实施例9)
其上应用了实施例1所描述的晶体管的半导体装置能够用作电子纸。电子纸能够用于各种领域的电子装置，只要它们能够显示数据。例如，电子纸能够应用于电子书阅读器(电子书)、海报、车辆(例如，火车)内的广告、各种卡(例如，信用卡)的显示等。在图17A和17B及图18中示出了电子装置的实例。
图17A示出了使用电子纸形成的海报2631。在广告介质是印刷纸的情况下，广告通过人工来更换；但是，通过使用电子纸，广告显示能够在短时间内就改变。此外，图像能够稳定地显示，没有显示劣化。注意，海报可以具有能够无线地发送和接收数据的配置。
图17B示出了车辆(例如，火车)内的广告2632。在广告介质为印刷纸的情况下，广告通过人工来更换；但是，通过使用电子纸，广告显示能够在短时间内改变，无需大量的人力。此外，图像能够稳定地显示，没有显示劣化。注意，车辆内的广告可以具有能够无线地发送和接收数据的配置。
图18示出了电子书阅读器的实例。例如，电子书阅读器2700包括两个外壳，外壳2701和外壳2703。外壳2701和外壳2703以铰链2711来结合，使得电子书阅读器2700能够以铰链2711为轴来打开及合上。以该结构，电子书阅读器2700能够象纸质书一样操作。
显示部分2705和显示部分2707分别并入外壳2701和外壳2703之内。显示部分2705和显示部分2707可以显示同一图像或者不同的图像。在显示部分2705和显示部分2707显示不同的图像的情况下，例如，右侧的显示部分(在图18中为显示部分2705)能够显示文字，而左侧的显示部分(在图18中为显示部分2707)能够显示图形。
图18示出了其中外壳2701设置有操作部分等的实例。例如，外壳2701设置有电源开关2721、操作键2723、扬声器2725等。以操作键2723，能够翻转页面。注意，键盘、指点装置等可以设置于与外壳的显示部分相同的表面上。此外，外部连接端子(耳机端子、USB端子、能够与诸如AC适配器和USB线之类的各种线缆连接的端子等)、记录介质插入部分等可以设置于外壳的背面或侧面上。此外，电子书阅读器2700可以具有电子词典的功能。
电子书阅读器2700可以具有能够无线地发送和接收数据的配置。可以采用其中从电子书服务器上通过无线方式来购买并下载所期望的图书数据等的结构。
注意，本实施例所描述的结构能够与其他实施例所描述的结构中的任一种结构适当地结合。
(实施例10)
包括实施例1所描述的晶体管的半导体装置能够应用于各种电子装置(包括游戏机)。此类电子装置的实例是电视装置(也称为电视或电视接收器)、计算机等的监视器、相机(例如，数码相机或数字视频摄像机)、数码相框、移动电话(也称为蜂窝式电话或移动电话装置)、便携式游戏机、便携式信息终端、音频播放装置、大型游戏机(例如，弹球机)等。
图19A示出了电视装置的实例。在电视装置9600中，显示部分9603被并入外壳9601内。显示部分9603能够显示图像。在此，外壳9601由支座9605来支撑。
电视装置9600能够以外壳9601或分离的遥控器9610的操作开关来操作。通过遥控器9610的操作键9609，能够切换频道并且能够控制音量，由此能够控制在显示部分9603上显示的图像。而且，遥控器9610可以设置有用于显示由遥控器9610输出的数据的显示部分9607。
注意，电视装置9600设置有接收器、调制解调器等。以接收器，能够接收通用的TV广播。而且，当显示装置经由调制解调器通过导线或者不通过导线与通信网络连接时，能够执行单向(从发送器到接收器)或双向(例如，在发送器与接收器之间或者在接收器之间)信息通信。
图19B示出了数码相框的实例。例如，在数码相框9700中，显示部分9703被并入外壳9701内。显示部分9703能够显示各种图像。例如，显示部分9703能够显示以数码相机等拍摄的图像数据并且起着普通相框的作用。
注意，数码相框9700设置有操作部分、外部连接端子(USB端子、可连接到诸如USB线之类的各种线缆的端子)、记录介质插入部分等。虽然这些构件可以设置于与显示部分相同的表面上，但是出于设计审美起见，优选的是将它们设置于侧面或背面。例如，存储以数码相机拍摄的图像数据的存储器被插入数码相框9700的记录介质插入部分内，并且装载数据，由此能够在显示部分9703上显示图像。
数码相框9700可以被配置用于无线地发送和接收数据。通过无线通信，能够装载所期望的图像数据以进行显示。
图20A示出了便携式游戏机包括以接合部分9893来连接的两个外壳，外壳9881和外壳9891，从而能够打开或合上便携式游戏机。显示部分9882和显示部分9883被分别并入外壳9881和外壳9891之内。另外，图20A所示的便携式游戏机设置有扬声器部分9884、记录介质插入部分9886、LED灯9890、输入装置(操作键9885、连接端子9887、传感器9888(具有测量力、位移、位置、速度、加速度、角速度、旋转数、距离、光、液体、磁性、温度、化学物质、声音、时间、硬度、电场、电流、电压、电功率、辐射线、流量、湿度、梯度、振动、气味或红外线的功能)及麦克风9889)等。不必说，便携式游戏机的结构并不仅限于上述结构，而是能够采用别的至少设置有根据本发明的半导体装置的结构。便携式游戏机可以适当地包括另外的附件。图20A所示的便携式游戏机具有读取存储于记录介质内的程序或数据以将其显示于显示部分上的功能，以及经由无线通信与别的便携式游戏机共享数据的功能。注意，图20A所示的便携式游戏机的功能并不仅限于以上所述的那些功能，而是便携式游戏机能够具有各种功能。
图20B示出了作为大型游戏机的投币机的实例。在投币机9900中，显示部分9903被并入外壳9901内。另外，投币机9900包括操作装置(例如，启动杆或停止开关)、投币口、扬声器等。不必说，投币机9900的结构并不仅限于上述结构，而是可以采用别的至少设置有根据本发明的半导体装置的结构。投币机9900可以适当地包括另外的附件。
图21A示出了移动电话的实例。移动电话1000包括其内并入了显示部分1002的外壳1001、操作按钮1003、外部连接端口1004、扬声器1005、麦克风1006等。
信息能够通过以手指等触摸显示部分1002而输入图21A所示的移动电话1000内。而且，用户能够通过以它们的手指等来触摸显示部分1002而拨打电话或写电子邮件。
主要有显示部分1002的三种屏幕模式。第一模式是主要用于显示图像的显示模式。第二模式是主要用于输入信息(例如，文字)的输入模式。第三模式是其中结合了显示模式和输入模式这两种模式的显示与输入模式。
例如，在拨打电话或写电子邮件的情况下，可以将显示部分1002置于主要用于输入文字的文字输入模式内，并且能够输入显示于屏幕上的字符。在这种情况下，优选的是在显示部分1002的屏幕的几乎整个区域内显示键盘或数字键。
当包括用于检测倾角的传感器(例如，陀螺仪或加速度传感器)的检测装置被设置于移动电话1000之内时，在显示部分1002的屏幕上的显示能够通过检测移动电话1000的方向而自动地切换(移动电话1000为了景观模式或肖像模式而布置为水平的还是垂直的)。
此外，屏幕模式通过触摸显示部分1002或者操作外壳1001的操作按钮1003来切换。作为选择，屏幕模式能够根据在显示部分1002上显示的图像的种类来切换。例如，当在显示部分上显示的图像的信号是运动图像的数据时，屏幕模式切换为显示模式。当信号是文字数据时，屏幕模式切换为输入模式。
此外，在输入模式中，信号由在显示部分1002内的光学传感器来感测，并且如果通过触摸显示部分1002进行的输入在一定时间内没有执行，则屏幕模式可以被控制以便从输入模式切换为显示模式。
显示部分1002同样能够起着图像传感器的作用。例如，当以手掌或手指来触摸显示部分1002时，掌纹、指纹等的图像会被取得，由此能够执行个人认证。而且，当在显示部分内设置发射出近红外光的背光或传感光源时，能够获取到手指静脉、手掌静脉等的图像。
图21B示出了移动电话的另一实例。在图21B中的移动电话具有设置有包括显示部分9412和操作按钮9413的外壳9411的显示装置9410，以及设置有包括操作按钮9402、外部输入端子9403、麦克风9404、扬声器9405以及在接到来电时发光的发光部分9406的外壳9401的通信装置9400。具有显示功能的显示装置9410能够沿着以箭头表示的两个方向可拆分地与具有通话功能的通信装置9400连接。因而，显示装置9410和通信装置9400能够沿着它们的短边或长边相互连接。另外，当只需要显示功能时，显示装置9410能够与通信装置9400分离并单独使用。图像或输入信息能够来通过在通信装置9400与显示装置9410之间的无线或有线通信来发射或接收，其中通信装置9400和显示装置9410每个都具有可充电的电池。
注意，本实施例所描述的结构能够与其他实施例所描述的结构中的任一种结构适当地结合。
附图参考标记说明：
10：脉冲输出电路，11：第一布线，12：第二布线，13：第三布线，14：第四布线，15：第五布线，16：第六布线，17：第七布线，21：第一输入端子，22：第二输入端子，23：第三输入端子，24：第四输入端子，25：第五输入端子，26：第一输出端子，27：第二输出端子，31：第一晶体管，32：第二晶体管，33：第三晶体管，34：第四晶体管，35：第五晶体管，36：第六晶体管，37：第七晶体管，38：第八晶体管，39：第九晶体管，40：第十晶体管，41：第十一晶体管，51：电源线，52：电源线，53：电源线，61：第一时段，62：第二时段，63：第三时段，64，第四时段，65：第五时段，400：基板，402：第一绝缘层，403：氧化物半导体膜，404a：氧化物半导体层，404b：氧化物半导体层，404c：氧化物半导体层，405a：结晶区，405b：结晶区，405c：结晶区，408：接触孔，410a：第一布线，410b：第二布线，410c：第三布线，411：第一端子，412：连接电极，414：第二端子，415：导电层，416：电极层，418：导电层，421a：第一电极层，421b：第一电极层，421c：第一电极层，422a：第四电极层，422b：第四电极层，422c：连接电极层，428：第二绝缘层，440A：晶体管，440B：晶体管，450：晶体管，451：栅电极层，455a：第二电极层，455b：第三电极层，455c：第二电极层，455d：第三电极层，455e：第二电极层，455d：第三电极层，455e：第二电极层，455f：第三电极层，460：晶体管，580：基板，581：晶体管，583：绝缘层，585：绝缘层，587：第一电极层，588：第二电极层，589：球形粒子，590a：黑区，590b：白区，594：腔体，595：填充物，596：基板，1000：移动电话，1001：外壳，1002：显示部分，1003：操作按钮，1004：外部连接端口，1005：扬声器，1006：麦克风，2600：晶体管基板，2601：对基板，2602：密封剂，2603：像素部分，2604：显示元件，2605：着色层，2606：偏振片，2607：偏振片，2608：布线电路部分，2609：挠性布线板，2610：冷阴极管，2611：反射板，2612：电路板，2613：扩散板，2631：海报，2632：车辆内广告，2700：电子书阅读器，2701：外壳，2703：外壳，2705：显示部分，2707：显示部分，2711：铰链，2721：电源开关，2723：操作键，2725：扬声器，4001：基板，4002：像素部分，4003：信号线驱动电路，4004：扫描线驱动电路，4005：密封剂，4006：基板，4008：液晶层，4010：晶体管，4011：晶体管，4013：液晶元件，4015：连接端子电极，4016：端子电极，4018：FPC，4019：各向异性导电膜，4020：绝缘层，4021：绝缘层，4030：像素电极层，4031：对电极层，4032：绝缘层，4033：绝缘层，4035：间隔体，4040：导电层，4042：导电层，4501：基板，4502：像素部分，4503a：信号线驱动电路，4503b：信号线驱动电路，4504a：扫描线驱动电路，4504b：扫描线驱动电路，4505：密封剂，4506：基板，4507：填充物，4509：晶体管，4510：晶体管，4511：发光元件，4512：电致发光层，4513：电极层，4515：连接端子电极，4516：端子电极，4517：电极层，4518a：FPC，4518b：FPC，4519：各向异性导电膜，4520：分割物，4540：导电层4544：绝缘层，5300：基板，5301：像素部分，5302：扫描线驱动电路，5303：扫描线驱动电路，5304：信号线驱动电路，5305：定时控制电路，5601：移位寄存器，5602：开关电路，5603：晶体管，5604：布线，5605：布线，6400：像素，6401：开关晶体管，6402：驱动晶体管，6403：电容器，6404：发光元件，6405：信号线，6406：扫描线，6407：电源线，6408：公共电极，7000：基板，7001：驱动晶体管，7002：发光元件，7003：电极，7004：EL层，7005：电极，7009：分割物，7010：基板，7011：驱动晶体管，7012：发光元件，7013：电极，7014：EL层，7015：电极，7016：阻光膜，7017：导电膜，7019：分割物，7020：基板，7021：驱动晶体管，7022：发光元件，7023：电极，7024：EL层，7025：电极，7027：导电膜，7029：分割物，7030：栅极绝缘层，7031：氧化物绝缘层，7032：绝缘层，7033：彩色滤光层，7034：外覆层，7035：保护绝缘层，7040：栅极绝缘层，7041：氧化物绝缘层，7042：绝缘层，7043：彩色滤光层，7044：外覆层，7045：保护绝缘层，7051：氧化物绝缘层，7052：保护绝缘层，7053：平坦化绝缘层，7055：绝缘层，9400：通信装置，9401：外壳，9402：操作按钮，9403：外部输入端子，9404：麦克风，9405：扬声器，9406：发光部分，9410：显示装置，9411：外壳，9412：显示部分，9413：操作按钮，9600：电视装置，9601：外壳，9603：显示部分，9605：支座，9607：显示部分，9609：操作键，9610：遥控器，9700：数码相框，9701：外壳，9703：显示部分，9881：外壳，9882：显示部分，9883：显示部分，9884：扬声器部分，9885：操作键，9886：记录介质插入部分，9887：连接端子，9888：传感器，9889：麦克风，9890：LED灯，9891：外壳，9893：接合部分，9900：投币机，9901：外壳，以及9903：显示部分。
本申请基于在2009年11月6日提交给日本专利局的日本专利申请系列号No.2009-255535，在此全文以提及方式引用。

Claims (8)

1.一种半导体装置，包括：
基板之上的包括第一晶体管和第二晶体管的反相器，所述第一晶体管和所述第二晶体管中的每一个包括：
第一电极层；
与所述第一电极层相邻的氧化物半导体层，第一绝缘膜夹在所述第一电极层和所述氧化物半导体层之间，所述氧化物半导体层包含铟、锌和选自镓、铝、锰、钴及锡中的一种或多种金属元素；
所述氧化物半导体层上的第二电极层；
所述氧化物半导体层上的第三电极层；以及
所述第一电极层之上的第四电极层，至少所述氧化物半导体层和第二绝缘膜夹在所述第一电极层和所述第四电极层之间，
其中所述第一晶体管的所述第三电极层与所述第二晶体管的所述第二电极层电连接，
其中所述第二晶体管的所述第四电极层与所述第二晶体管的所述第二电极层电连接，
其中所述第一晶体管的所述氧化物半导体层和所述第二晶体管的所述氧化物半导体层分别在各自的浅表部分中包括结晶区，
其中信号输入到所述第一晶体管的所述第四电极层，
其中所述第二晶体管的所述第四电极层与所述第二晶体管的所述第二电极层电连接，
其中第一恒定电压施加到所述第一晶体管的所述第一电极层，
其中第二恒定电压施加到所述第二晶体管的所述第四电极层，并且
其中所述第一恒定电压和所述第二恒定电压彼此不同。
2.一种半导体装置，包括：
基板之上的包括第一晶体管和第二晶体管的反相器，所述第一晶体管和所述第二晶体管中的每一个包括：
第一电极层；
与所述第一电极层相邻的氧化物半导体层，第一绝缘膜夹在所述第一电极层和所述氧化物半导体层之间，所述氧化物半导体层包含铟、锌和选自镓、铝、锰、钴及锡中的一种或多种金属元素；
所述氧化物半导体层上的第二电极层；
所述氧化物半导体层上的第三电极层；以及
所述第一电极层之上的第四电极层，至少所述氧化物半导体层和第二绝缘膜夹在所述第一电极层和所述第四电极层之间，
其中所述第一晶体管的所述第三电极层与所述第二晶体管的所述第二电极层电连接，
其中所述第二晶体管的所述第四电极层与所述第二晶体管的所述第二电极层电连接，
其中所述第一晶体管的所述氧化物半导体层和所述第二晶体管的所述氧化物半导体层分别在各自的浅表部分中包括含有晶体的结晶区，并且
其中所述晶体的c轴基本上沿着垂直于所述氧化物半导体层的表面的方向取向，
其中信号输入到所述第一晶体管的所述第四电极层，
其中所述第二晶体管的所述第四电极层与所述第二晶体管的所述第二电极层电连接，
其中第一恒定电压施加到所述第一晶体管的所述第一电极层，
其中第二恒定电压施加到所述第二晶体管的所述第四电极层，并且
其中所述第一恒定电压和所述第二恒定电压彼此不同。
3.根据权利要求1或2所述的半导体装置，其中电压分别被施加于所述第一晶体管的所述第一电极层、所述第一晶体管的所述第四电极层、以及所述第二晶体管的所述第一电极层和所述第四电极层。
4.根据权利要求1或2所述的半导体装置，其中所述第一晶体管是增强型晶体管，并且所述第二晶体管是耗尽型晶体管。
5.根据权利要求1或2所述的半导体装置，
其中在所述第一晶体管中所述第四电极层是主栅电极，并且
其中在所述第二晶体管中所述第一电极层是主栅电极。
6.根据权利要求1或2所述的半导体装置，其中包含于所述氧化物半导体层中的氧化物半导体的能隙大于或等于2eV。
7.根据权利要求1或2所述的半导体装置，其中所述第一晶体管具有与所述第二晶体管不同的阈值。
8.根据权利要求1或2所述的半导体装置，其中所述第一晶体管的所述氧化物半导体层和所述第二晶体管的所述氧化物半导体层具有相同的组成和相同的纯度。
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JP2018050062A (ja) 2018-03-29
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KR20200125777A (ko) 2020-11-04
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JP6913146B2 (ja) 2021-08-04
US20150333090A1 (en) 2015-11-19
TWI762086B (zh) 2022-04-21
KR101876473B1 (ko) 2018-07-10
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CN105206676A (zh) 2015-12-30
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JP2015043428A (ja) 2015-03-05
US11710745B2 (en) 2023-07-25
US9853066B2 (en) 2017-12-26
TWI581438B (zh) 2017-05-01
JP7427841B1 (ja) 2024-02-05
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KR101750982B1 (ko) 2017-06-26
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WO2011055631A1 (en) 2011-05-12
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TWI639239B (zh) 2018-10-21
TW201140844A (en) 2011-11-16
US20170250201A1 (en) 2017-08-31
TWI514583B (zh) 2015-12-21
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