JP6799123B2 - アクティブマトリクス基板およびその製造方法 - Google Patents
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Description
複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有するアクティブマトリクス基板であって、
主面を有する基板と、前記非表示領域において、前記基板の主面側に支持された、少なくとも1つの第1のTFTを含む周辺回路と、前記表示領域において、前記複数の画素領域のそれぞれに配置された第2のTFTと、第1方向に延びる複数のソースバスラインを含むソースメタル層と、前記第1方向に交差する第2方向に延びる複数のゲートバスラインを含むゲートメタル層とを備え、
前記第1のTFTは、第1の酸化物半導体層と、前記第1の酸化物半導体層の一部上にゲート絶縁層を介して配置された上部ゲート電極とを有するトップゲート構造TFTであるか、または、前記第1の酸化物半導体層の前記基板側に配置された第1の下部ゲート電極を前記トップゲート構造TFTに対してさらに有するダブルゲート構造TFTであり、
前記第2のTFTは、第2の酸化物半導体層と、前記第2の酸化物半導体層の前記基板側に下部絶縁層を介して配置された第2の下部ゲート電極とを有し、かつ、前記第2の酸化物半導体層の上にはゲート電極が設けられていない、ボトムゲート構造TFTであり、
前記第2のTFTは、
前記第2の酸化物半導体層の一部上に、前記基板の前記主面の法線方向から見たとき前記第2の下部ゲート電極の少なくとも一部と重なるように配置された島状絶縁体層と、
前記第2の酸化物半導体層および前記島状絶縁体層の上に配置された上部絶縁層と、
前記上部絶縁層上に配置され、かつ、前記上部絶縁層に形成されたソース側開口部内で前記第2の酸化物半導体層の他の一部と接するソース電極と
を有し、
前記第2の酸化物半導体層は、前記第1のTFTの前記第1の酸化物半導体層と同じ半導体膜から形成され、前記島状絶縁体層は、前記第1のTFTの前記ゲート絶縁層と同じ絶縁膜から形成され、前記第2の下部ゲート電極は前記ゲートメタル層内、前記ソース電極は前記ソースメタル層内に形成されており、
前記基板の前記主面の法線方向から見たとき、前記第2の酸化物半導体層のうち前記島状絶縁体層と重なっていない部分は、前記島状絶縁体層と重なる部分よりも比抵抗の低い低抵抗領域であり、
前記複数のソースバスラインの1つと前記複数のゲートバスラインの1つとが交差する交差部において、前記1つのソースバスラインと前記1つのゲートバスラインとの間に前記下部絶縁層および前記上部絶縁層が位置している、アクティブマトリクス基板。
前記島状絶縁体層と前記上部絶縁層との間に配置された島状導電体層をさらに備え、
前記島状導電体層は、前記第1のTFTの前記上部ゲート電極と同じ導電膜から形成されている、項目1に記載のアクティブマトリクス基板。
前記島状導電体層は、他の配線と電気的に分離されている、項目2に記載のアクティブマトリクス基板。
前記島状導電体層は、電気的にフローティングである、項目2に記載のアクティブマトリクス基板。
前記基板の前記主面の法線方向から見たとき、前記島状導電体層は、前記第2のTFTのチャネル長方向において前記第2の下部ゲート電極の内側に位置する、項目2から4のいずれかに記載のアクティブマトリクス基板。
前記基板の前記主面の法線方向から見たとき、前記島状導電体層は前記第2の下部ゲート電極の内部に位置する、項目2から5のいずれかに記載のアクティブマトリクス基板。
前記島状導電体層の側面および前記島状絶縁体層の側面は整合し、前記上部ゲート電極の側面および前記ゲート絶縁層の側面は整合している、項目2から6のいずれかに記載のアクティブマトリクス基板。
前記島状絶縁体層の上面全体は前記上部絶縁層と直接接している、項目1に記載のアクティブマトリクス基板。
前記基板の前記主面の法線方向から見たとき、前記第2の酸化物半導体層のうち前記島状絶縁体層と重なる部分は、前記第2の下部ゲート電極と重なるチャネル領域と、前記第2の下部ゲート電極と重ならない高抵抗領域とを含み、前記高抵抗領域は前記チャネル領域と前記低抵抗領域との間に位置する、項目8に記載のアクティブマトリクス基板。
前記基板の前記主面の法線方向から見たとき、前記第2の酸化物半導体層の前記低抵抗領域は、前記島状絶縁体層の両側にそれぞれ位置する第1領域および第2領域を含み、
前記第1領域は、前記ソース電極と電気的に接続され、
前記第2領域は、前記複数の画素領域のそれぞれに設けられた画素電極と電気的に接続されている、項目1から9のいずれかに記載のアクティブマトリクス基板。
前記第2のTFTは、前記上部絶縁層上に配置され、前記上部絶縁層に形成されたドレイン側開口部内で前記第2領域と接するドレイン電極をさらに備え、前記第2領域は前記ドレイン電極を介して前記画素電極と電気的に接続されている、項目10に記載のアクティブマトリクス基板。
前記基板の前記主面の法線方向から見たとき、前記第2の酸化物半導体層の前記低抵抗領域は、前記島状絶縁体層の両側にそれぞれ位置する第1領域および第2領域を含み、
前記第1領域は、前記ソース電極と電気的に接続され、
前記第2領域は、前記複数の画素領域のそれぞれの画素電極として機能する部分を含む、項目1から9のいずれかに記載のアクティブマトリクス基板。
前記ソース電極は、前記複数のソースバスラインの1つに電気的に接続され、
前記第2の下部ゲート電極は、前記複数のゲートバスラインの1つに電気的に接続されている、項目1から12のいずれかに記載のアクティブマトリクス基板。
前記交差部において、前記下部絶縁層と前記上部絶縁層との間に配置された他の島状絶縁体層をさらに備える、項目1から13のいずれかに記載のアクティブマトリクス基板。
前記交差部において、前記他の島状絶縁体層と前記上部絶縁層との間に配置された他の島状導電体層とをさらに備え、
前記他の島状導電体層は、前記第1のTFTの前記上部ゲート電極と同じ導電膜から形成されている、項目14に記載のアクティブマトリクス基板。
前記第1の酸化物半導体層および前記第2の酸化物半導体層は、In−Ga−Zn−O系半導体を含む、項目1から15のいずれかに記載のアクティブマトリクス基板。
複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、前記非表示領域に配置された、少なくとも1つの第1のTFTを含む周辺回路と、前記表示領域の前記複数の画素領域のそれぞれに配置された第2のTFTとを備える、アクティブマトリクス基板の製造方法であって、
基板の主面上に、前記第2のTFTのゲート電極と、複数のゲートバスラインとを含むゲートメタル層を形成する工程と、
前記ゲートメタル層を覆う下部絶縁層を形成する工程と、
前記下部絶縁層上に、前記第1のTFTの活性層となる第1の酸化物半導体層および前記第2のTFTの活性層となる第2の酸化物半導体層を形成する工程と、
前記第1の酸化物半導体層および前記第2の酸化物半導体層を覆う絶縁膜および導電膜をこの順で形成し、前記導電膜のパターニングを行い、さらに、前記パターニングされた導電膜をマスクとして用いるか、前記導電膜のパターニングで使用したマスクを用いて前記絶縁膜をパターニングすることにより、前記絶縁膜から前記第1の酸化物半導体層の一部上にゲート絶縁層と前記第2の酸化物半導体層の一部上に島状絶縁体層とを形成し、前記導電膜から前記ゲート絶縁層上に上部ゲート電極と前記島状絶縁体層上に島状導電体層とを形成する工程であって、前記島状導電体層は、前記第2のTFTの前記ゲート電極と電気的に分離されている、工程と、
前記上部ゲート電極および前記島状導電体層をマスクとして、前記第1の酸化物半導体層および前記第2の酸化物半導体層の低抵抗化処理を行う工程と、
前記上部ゲート電極、前記島状導電体層、前記第1の酸化物半導体層および前記第2の酸化物半導体層を覆う上部絶縁層を形成する工程と、
前記上部絶縁層上に、前記第1のTFTおよび前記第2のTFTのソース電極と、前記複数のゲートバスラインのそれぞれと前記下部絶縁層および前記上部絶縁層を介して交差するように延びる複数のソースバスラインとを含むソースメタル層を形成する工程と
を包含する、アクティブマトリクス基板の製造方法。
前記島状導電体層は、電気的にフローティングである、項目17に記載のアクティブマトリクス基板の製造方法。
複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、前記非表示領域に配置された、少なくとも1つの第1のTFTを含む周辺回路と、前記表示領域の前記複数の画素領域のそれぞれに配置された第2のTFTとを備える、アクティブマトリクス基板の製造方法であって、
基板の主面上に、前記第2のTFTのゲート電極と、複数のゲートバスラインとを含むゲートメタル層を形成する工程と、
前記ゲートメタル層を覆う下部絶縁層を形成する工程と、
前記下部絶縁層上に、前記第1のTFTの活性層となる第1の酸化物半導体層および前記第2のTFTの活性層となる第2の酸化物半導体層を形成する工程と、
前記第1の酸化物半導体層および前記第2の酸化物半導体層を覆う絶縁膜を形成し、前記絶縁膜のパターニングを行うことにより、前記第1の酸化物半導体層の一部上にゲート絶縁層と前記第2の酸化物半導体層の一部上に島状絶縁体層とを形成する工程と、
前記ゲート絶縁層および前記島状絶縁体層をマスクとして、前記第1の酸化物半導体層および前記第2の酸化物半導体層の低抵抗化処理を行う工程と、
前記低抵抗化処理を行った後の前記第1の酸化物半導体層および前記第2の酸化物半導体層を覆うように導電膜を形成し、前記導電膜のパターニングを行うことにより、前記ゲート絶縁層上に上部ゲート電極を形成し、かつ、前記導電膜のうち前記島状絶縁体層および前記第2の酸化物半導体層上に位置する部分を除去する工程と、
前記上部ゲート電極、前記島状絶縁体層、前記第1の酸化物半導体層および前記第2の酸化物半導体層を覆う上部絶縁層を形成する工程と、
前記上部絶縁層上に、前記第1のTFTおよび前記第2のTFTのソース電極と、前記複数のゲートバスラインのそれぞれと前記下部絶縁層および前記上部絶縁層を介して交差するように延びる複数のソースバスラインとを含むソースメタル層を形成する工程と
を包含する、アクティブマトリクス基板の製造方法。
項目1から16のいずれかに記載のアクティブマトリクス基板を備える表示装置。
以下、図面を参照しながら、第1の実施形態のアクティブマトリクス基板を説明する。以下では、ゲートドライバおよびソース切替(Source Shared driving:SSD)回路がモノリシックに形成されたアクティブマトリクス基板を例に説明する。なお、本実施形態のアクティブマトリクス基板は、モノリシックに形成された、少なくとも1つの回路TFTを含む周辺回路を有していればよい。
第1のTFTを含む周辺回路は、アクティブマトリクス基板1001にモノリシックに形成された回路であればよく、ゲートドライバGDまたはSSD回路Scであってもよいし、他の回路であってもよい。周辺回路として、公知の回路を用いることができる。
図3は、本実施形態のアクティブマトリクス基板1001の画素領域PIXを例示する平面図である。図4Aおよび図4Bは、それぞれ、図3に示すIVa−IVa’線、IVb−IVb’線に沿った模式的な断面図である。
本実施形態のアクティブマトリクス基板1001は上記構成を有するので、以下のような効果を奏する。
本実施形態における第1のTFT101と第2のTFT201とは、共通のプロセスで製造され得る。第1のTFT101の製造工程を利用して第2のTFT201を製造することで、製造工程やフォトマスクを追加することなく、第1のTFT101と第2のTFT201とを作り分けることが可能である。
まず、基板1上に、ゲートバスラインGL、第1のTFT101の下部導電層3Aおよび第2のTFT201の下部ゲート電極3Bを含むゲートメタル層を形成する。
次いで、ゲートメタル層を覆う下部絶縁層(厚さ:例えば200nm以上600nm以下)5を形成する。
次いで、下部絶縁層5上に、例えばスパッタリング法を用いて酸化物半導体膜(厚さ:例えば15nm以上200nm以下)を形成し、酸化物半導体膜のパターニングを行うことで、第1のTFT101の第1の酸化物半導体層7Aおよび第2のTFT201の第2の酸化物半導体層7Bを形成する。酸化物半導体膜は、特に限定しないが、例えばIn−Ga−Zn−O系半導体膜であってもよい。
続いて、第1の酸化物半導体層7Aおよび第2の酸化物半導体層7Bを覆うように、絶縁膜(厚さ:例えば80nm以上250nm以下)および上部ゲート用導電膜(厚さ:例えば50nm以上500nm以下)をこの順で形成する。上部ゲート用導電膜は例えばスパッタリング法を用いて形成され、絶縁膜は例えばCVD法で形成され得る。
続いて、第1の酸化物半導体層7Aおよび第2の酸化物半導体層7Bの低抵抗化処理を行う。低抵抗化処理として、例えばプラズマ処理を行ってもよい。これにより、基板1の主面1Sの法線方向から見たとき、第1の酸化物半導体層7Aのうち上部ゲート電極10Aおよびゲート絶縁層9Aと重なっていない領域7bは、上部ゲート電極10Aおよびゲート絶縁層9Aと重なっている領域7aよりも比抵抗の低い低抵抗領域となる。同様に、第2の酸化物半導体層7Bのうち島状導電体層10Bおよび島状絶縁体層9Bで重なっていない領域7bは、島状導電体層10Bおよび島状絶縁体層9Bと重なっている領域7aよりも比抵抗の低い低抵抗領域となる。低抵抗領域7bは、導電体領域(例えばシート抵抗:200Ω/□以下)であってもよい。
次いで、上部ゲート電極10A、島状導電体層10B、第1の酸化物半導体層7A、第2の酸化物半導体層7Bを覆う上部絶縁層11を形成する。上部絶縁層11として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層又は積層させて形成することができる。無機絶縁層の厚さは100nm以上500nm以下でもよい。上部絶縁層11を窒化シリコン膜などの酸化物半導体を還元させる絶縁膜を用いて形成すると、酸化物半導体層7A、7Bのうち上部絶縁層11と接する領域(ここでは低抵抗領域7b)の比抵抗を低く維持できるので好ましい。ここでは、上部絶縁層11として、例えば、SiNx層(厚さ:300nm)をCVD法で形成する。
次いで、上部絶縁層11上に、ソース電極8As、8Bs、ドレイン電極8Ad、8BdおよびソースバスラインSLを含むソースメタル層を形成する。ここでは、上部絶縁層11上および開口部11As、11Ad、11Bs、11Bd内に、ソース用導電膜(厚さ:例えば50nm以上500nm以下)を形成し、ソース用導電膜のパターニングを行うことで、ソースメタル層を得る。パターニングは、ドライエッチングまたはウェットエッチングで行うことができる。このようにして、第1のTFT101及び第2のTFT201を得る。
続いて、第1のTFT101、第2のTFT201およびソースバスラインSLを覆うように、層間絶縁層16を形成する。ここでは、層間絶縁層16として、無機絶縁層(厚さ:例えば100nm以上400nm以下)12と、有機絶縁層(厚さ:例えば1〜3μm、好ましくは2〜3μm)13とをこの順で形成する。無機絶縁層12の材料は、上部絶縁層11の材料として例示した材料と同じであってもよい。ここでは、無機絶縁層12として、CVD法でSiNx層(厚さ:例えば200nm)を形成する。有機絶縁層13は、例えば、感光性樹脂材料を含む有機絶縁膜であってもよい。この後、有機絶縁層13のパターニングを行い、開口部13pを形成する。
続いて、共通電極CEとなる下部透明電極15を形成する。
次いで、層間絶縁層16および下部透明電極15上、および、開口部13p内に、誘電体層(厚さ:50〜500nm)17を形成する。誘電体層17の材料は、無機絶縁層12の材料として例示した材料と同じであってもよい。ここでは、誘電体層17として、例えばCVD法でSiN膜を形成する。
次いで、誘電体層17上および画素コンタクトホール内に第2の透明導電膜(厚さ:20〜300nm)を形成する。この後、第2の透明導電膜のパターニングを行い、誘電体層17上に、画素電極PEとして機能する上部透明電極19を形成する。上部透明電極19には、画素ごとに少なくとも1つの開口部(または切り欠き部)を設ける。
図8は、それぞれ、本実施形態の他のアクティブマトリクス基板における画素領域PIXを例示する平面図である。
以下、図面を参照して、本発明の第2の実施形態のアクティブマトリクス基板を説明する。
以下、図10〜図13を参照しながら、アクティブマトリクス基板1002の製造方法の一例を説明する。図13は、アクティブマトリクス基板1001の製造方法の一例を示すフローチャートである。
基板1上に、ゲートバスラインGL、第1のTFT101の下部導電層3Aおよび第2のTFT201の下部ゲート電極3Bを含むゲートメタル層を形成する(STEP2−1)。次いで、ゲートメタル層を覆う下部絶縁層5を形成し(STEP2−2)、下部絶縁層5上に第1の酸化物半導体層7A、第2の酸化物半導体層7Bを形成する(STEP2−3)。これらの工程は、図7のSTEP1−1〜1−3と同様である。
続いて、第1の酸化物半導体層7Aおよび第2の酸化物半導体層7Bを覆うように絶縁膜を形成する。この後、絶縁膜上に第2のレジストマスクを形成し、第2のレジストマスクを用いて絶縁膜のパターニングを行う。これにより、ゲート絶縁層9Aおよび島状絶縁体層9Bを得る。
続いて、第2のレジストマスクを用いて、あるいは、ゲート絶縁層9Aおよび島状絶縁体層9Bをマスクとして用いて、第1の酸化物半導体層7Aおよび第2の酸化物半導体層7Bの低抵抗化処理を行う。これにより、第1の酸化物半導体層7A、第2の酸化物半導体層7Bのうちゲート絶縁層9A、島状絶縁体層9Bから露出した部分は、これらで覆われた部分よりも比抵抗の低い低抵抗領域7bとなる。低抵抗化処理の方法は前述の実施形態と同様であってもよい。
第2のレジストマスクを除去した後、ゲート絶縁層9A、島状絶縁体層9Bを覆うように上部ゲート用導電膜を形成する。次いで、上部ゲート用導電膜上に第3のレジストマスクを形成し、第3のレジストマスクを用いて、上部ゲート用導電膜のパターニングを行うことで、ゲート絶縁層9A上に、上部ゲート電極10Aを形成する。上部ゲート用導電膜のうち島状絶縁体層9B上に位置する部分は除去する。このように、本実施形態では、第1および第2のTFTにおけるゲート絶縁層9A、島状絶縁体層9Bと、第1のTFTの上部ゲート電極10Aとを、別々のレジストマスクを用いてパターニングする。
この後は、前述の実施形態(STEP1−6〜1−12)と同様の方法で、上部絶縁層11、ソースメタル層、下部透明電極15、誘電体層17および上部透明電極19を形成する。このようにして、アクティブマトリクス基板1002が製造される。
図14は、本実施形態の変形例の第2のTFT203の模式的な断面図である。
本実施形態のアクティブマトリクス基板は、ソースバスラインSLとゲートバスラインGLとの交差部にさらなる絶縁層が配置されている点で、前述の実施形態と異なる。
第1および第2の酸化物半導体層7A、7Bに含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、c軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
3A :下部導電層
3B :下部ゲート電極
5 :下部絶縁層
7A :第1の酸化物半導体層
7B :第2の酸化物半導体層
7a :第1半導体領域
7b :低抵抗領域
8Ad :第1のドレイン電極
8As :第1のソース電極
8Bd :第2のドレイン電極
8Bs :第2のソース電極
9A :ゲート絶縁層
9B :島状絶縁体層
9R :第2の島状絶縁体層
10A :上部ゲート電極
10B :島状導電体層
10R :第2の島状導電体層
11 :上部絶縁層
11Ad、11Bd :ドレイン側開口部
11As、11Bs :ソース側開口部
12 :無機絶縁層
13 :有機絶縁層
13p :開口部
15 :下部透明電極
15p :開口部
16 :層間絶縁層
17 :誘電体層
17p :開口部
19 :上部透明電極
21 :バックライト光
70A、70B :チャネル領域
71A、71B :第1領域
72A、72B :第2領域
73B :第3領域
101、102 :第1のTFT
201、202、203:第2のTFT
1001、1002 :アクティブマトリクス基板
R、R1、R2 :交差部
CE :共通電極
PE :画素電極
SL :ソースバスライン
GL :ゲートバスライン
DR :表示領域
FR :非表示領域
LD :チャネル長方向
PIX :画素領域
Claims (16)
- 複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有するアクティブマトリクス基板であって、
主面を有する基板と、前記非表示領域において、前記基板の前記主面側に支持された、少なくとも1つの第1のTFTを含む周辺回路と、前記表示領域において、前記複数の画素領域のそれぞれに配置された第2のTFTと、第1方向に延びる複数のソースバスラインを含むソースメタル層と、前記第1方向に交差する第2方向に延びる複数のゲートバスラインを含むゲートメタル層とを備え、
前記第1のTFTは、第1の酸化物半導体層と、前記第1の酸化物半導体層の一部上にゲート絶縁層を介して配置された上部ゲート電極とを有するトップゲート構造TFTであるか、または、前記第1の酸化物半導体層の前記基板側に配置された第1の下部ゲート電極を前記トップゲート構造TFTに対してさらに有するダブルゲート構造TFTであり、
前記第2のTFTは、第2の酸化物半導体層と、前記第2の酸化物半導体層の前記基板側に下部絶縁層を介して配置された第2の下部ゲート電極とを有し、かつ、前記第2の酸化物半導体層の上にはゲート電極が設けられていない、ボトムゲート構造TFTであり、
前記第2のTFTは、
前記第2の酸化物半導体層の一部上に、前記基板の前記主面の法線方向から見たとき前記第2の下部ゲート電極の少なくとも一部と重なるように配置された島状絶縁体層と、
前記第2の酸化物半導体層および前記島状絶縁体層の上に配置された上部絶縁層と、
前記上部絶縁層上に配置され、かつ、前記上部絶縁層に形成されたソース側開口部内で前記第2の酸化物半導体層の他の一部と接するソース電極と
を有し、
前記第2の酸化物半導体層は、前記第1のTFTの前記第1の酸化物半導体層と同じ半導体膜から形成され、前記島状絶縁体層は、前記第1のTFTの前記ゲート絶縁層と同じ絶縁膜から形成され、前記第2の下部ゲート電極は前記ゲートメタル層内、前記ソース電極は前記ソースメタル層内に形成されており、
前記基板の前記主面の法線方向から見たとき、前記第2の酸化物半導体層のうち前記島状絶縁体層と重なっていない部分は、前記島状絶縁体層と重なる部分よりも比抵抗の低い低抵抗領域であり、
前記複数のソースバスラインの1つと前記複数のゲートバスラインの1つとが交差する交差部において、前記1つのソースバスラインと前記1つのゲートバスラインとの間に前記下部絶縁層および前記上部絶縁層が位置しており、
前記アクティブマトリクス基板は、前記島状絶縁体層と前記上部絶縁層との間に配置された島状導電体層をさらに備え、前記島状導電体層は、前記第1のTFTの前記上部ゲート電極と同じ導電膜から形成されている、アクティブマトリクス基板。 - 前記島状導電体層は、他の配線と電気的に分離されている、請求項1に記載のアクティブマトリクス基板。
- 前記島状導電体層は、電気的にフローティングである、請求項1に記載のアクティブマトリクス基板。
- 前記基板の前記主面の法線方向から見たとき、前記島状導電体層は、前記第2のTFTのチャネル長方向において前記第2の下部ゲート電極の内側に位置する、請求項1から3のいずれかに記載のアクティブマトリクス基板。
- 前記基板の前記主面の法線方向から見たとき、前記島状導電体層は前記第2の下部ゲート電極の内部に位置する、請求項1から4のいずれかに記載のアクティブマトリクス基板。
- 前記島状導電体層の側面および前記島状絶縁体層の側面は整合し、前記上部ゲート電極の側面および前記ゲート絶縁層の側面は整合している、請求項1から5のいずれかに記載のアクティブマトリクス基板。
- 複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有するアクティブマトリクス基板であって、
主面を有する基板と、前記非表示領域において、前記基板の前記主面側に支持された、少なくとも1つの第1のTFTを含む周辺回路と、前記表示領域において、前記複数の画素領域のそれぞれに配置された第2のTFTと、第1方向に延びる複数のソースバスラインを含むソースメタル層と、前記第1方向に交差する第2方向に延びる複数のゲートバスラインを含むゲートメタル層とを備え、
前記第1のTFTは、第1の酸化物半導体層と、前記第1の酸化物半導体層の一部上にゲート絶縁層を介して配置された上部ゲート電極とを有するトップゲート構造TFTであるか、または、前記第1の酸化物半導体層の前記基板側に配置された第1の下部ゲート電極を前記トップゲート構造TFTに対してさらに有するダブルゲート構造TFTであり、
前記第2のTFTは、第2の酸化物半導体層と、前記第2の酸化物半導体層の前記基板側に下部絶縁層を介して配置された第2の下部ゲート電極とを有し、かつ、前記第2の酸化物半導体層の上にはゲート電極が設けられていない、ボトムゲート構造TFTであり、
前記第2のTFTは、
前記第2の酸化物半導体層の一部上に、前記基板の前記主面の法線方向から見たとき前記第2の下部ゲート電極の少なくとも一部と重なるように配置された島状絶縁体層と、
前記第2の酸化物半導体層および前記島状絶縁体層の上に配置された上部絶縁層と、
前記上部絶縁層上に配置され、かつ、前記上部絶縁層に形成されたソース側開口部内で前記第2の酸化物半導体層の他の一部と接するソース電極と
を有し、
前記第2の酸化物半導体層は、前記第1のTFTの前記第1の酸化物半導体層と同じ半導体膜から形成され、前記島状絶縁体層は、前記第1のTFTの前記ゲート絶縁層と同じ絶縁膜から形成され、前記第2の下部ゲート電極は前記ゲートメタル層内、前記ソース電極は前記ソースメタル層内に形成されており、
前記基板の前記主面の法線方向から見たとき、前記第2の酸化物半導体層のうち前記島状絶縁体層と重なっていない部分は、前記島状絶縁体層と重なる部分よりも比抵抗の低い低抵抗領域であり、
前記複数のソースバスラインの1つと前記複数のゲートバスラインの1つとが交差する交差部において、前記1つのソースバスラインと前記1つのゲートバスラインとの間に前記下部絶縁層および前記上部絶縁層が位置しており、
前記交差部において、前記下部絶縁層と前記上部絶縁層との間に配置された他の島状絶縁体層をさらに備える、アクティブマトリクス基板。 - 前記交差部において、前記他の島状絶縁体層と前記上部絶縁層との間に配置された他の島状導電体層とをさらに備え、
前記他の島状導電体層は、前記第1のTFTの前記上部ゲート電極と同じ導電膜から形成されている、請求項7に記載のアクティブマトリクス基板。 - 前記基板の前記主面の法線方向から見たとき、前記第2の酸化物半導体層の前記低抵抗領域は、前記島状絶縁体層の両側にそれぞれ位置する第1領域および第2領域を含み、
前記第1領域は、前記ソース電極と電気的に接続され、
前記第2領域は、前記複数の画素領域のそれぞれに設けられた画素電極と電気的に接続されている、請求項1から8のいずれかに記載のアクティブマトリクス基板。 - 前記第2のTFTは、前記上部絶縁層上に配置され、前記上部絶縁層に形成されたドレイン側開口部内で前記第2領域と接するドレイン電極をさらに備え、前記第2領域は前記ドレイン電極を介して前記画素電極と電気的に接続されている、請求項9に記載のアクティブマトリクス基板。
- 前記基板の前記主面の法線方向から見たとき、前記第2の酸化物半導体層の前記低抵抗領域は、前記島状絶縁体層の両側にそれぞれ位置する第1領域および第2領域を含み、
前記第1領域は、前記ソース電極と電気的に接続され、
前記第2領域は、前記複数の画素領域のそれぞれの画素電極として機能する部分を含む、請求項1から8のいずれかに記載のアクティブマトリクス基板。 - 前記ソース電極は、前記複数のソースバスラインの1つに電気的に接続され、
前記第2の下部ゲート電極は、前記複数のゲートバスラインの1つに電気的に接続されている、請求項1から11のいずれかに記載のアクティブマトリクス基板。 - 前記第1の酸化物半導体層および前記第2の酸化物半導体層は、In−Ga−Zn−O系半導体を含む、請求項1から12のいずれかに記載のアクティブマトリクス基板。
- 請求項1から13のいずれかに記載のアクティブマトリクス基板を備える表示装置。
- 複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、前記非表示領域に配置された、少なくとも1つの第1のTFTを含む周辺回路と、前記表示領域の前記複数の画素領域のそれぞれに配置された第2のTFTとを備える、アクティブマトリクス基板の製造方法であって、
基板の主面上に、前記第2のTFTのゲート電極と、複数のゲートバスラインとを含むゲートメタル層を形成する工程と、
前記ゲートメタル層を覆う下部絶縁層を形成する工程と、
前記下部絶縁層上に、前記第1のTFTの活性層となる第1の酸化物半導体層および前記第2のTFTの活性層となる第2の酸化物半導体層を形成する工程と、
前記第1の酸化物半導体層および前記第2の酸化物半導体層を覆う絶縁膜および導電膜をこの順で形成し、前記導電膜のパターニングを行い、さらに、前記パターニングされた導電膜をマスクとして用いるか、前記導電膜のパターニングで使用したマスクを用いて前記絶縁膜をパターニングすることにより、前記絶縁膜から前記第1の酸化物半導体層の一部上にゲート絶縁層と前記第2の酸化物半導体層の一部上に島状絶縁体層とを形成し、前記導電膜から前記ゲート絶縁層上に上部ゲート電極と前記島状絶縁体層上に島状導電体層とを形成する工程であって、前記島状導電体層は、前記第2のTFTの前記ゲート電極と電気的に分離されている、工程と、
前記上部ゲート電極および前記島状導電体層をマスクとして、前記第1の酸化物半導体層および前記第2の酸化物半導体層の低抵抗化処理を行う工程と、
前記上部ゲート電極、前記島状導電体層、前記第1の酸化物半導体層および前記第2の酸化物半導体層を覆う上部絶縁層を形成する工程と、
前記上部絶縁層上に、前記第1のTFTおよび前記第2のTFTのソース電極と、前記複数のゲートバスラインのそれぞれと前記下部絶縁層および前記上部絶縁層を介して交差するように延びる複数のソースバスラインとを含むソースメタル層を形成する工程と
を包含する、アクティブマトリクス基板の製造方法。 - 前記島状導電体層は、電気的にフローティングである、請求項15に記載のアクティブマトリクス基板の製造方法。
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