JP2021097126A - アクティブマトリクス基板およびその製造方法 - Google Patents

Abstract

【課題】トップゲート型の酸化物半導体ＴＦＴを備え、かつ、ＥＳＤによるソース−ゲート間のリークを抑制可能なアクティブマトリクス基板を提供する。【解決手段】アクティブマトリクス基板は、複数のソースバスラインと、ソースバスラインを覆う下部絶縁層と、下部絶縁層の上方に形成された複数のゲートバスラインと、各画素領域に対応付けて配置された酸化物半導体ＴＦＴとを備え、酸化物半導体ＴＦＴは、下部絶縁層上に配置された酸化物半導体層と、酸化物半導体層の上方に配置されたゲート電極であって、ゲートバスラインとは別層に形成され、かつ、隣接する画素領域に配置されたゲート電極とは分離して配置されている、ゲート電極とを有し、ゲート電極は層間絶縁層で覆われており、ゲートバスラインは、層間絶縁層上および層間絶縁層に形成されたゲートコンタクトホール内に配置され、ゲートコンタクトホール内でゲート電極に接続されている。【選択図】図２Ａ

Description

本発明は、アクティブマトリクス基板およびその製造方法に関する。

画素毎にスイッチング素子が設けられたアクティブマトリクス基板を備える表示装置が広く用いられている。スイッチング素子として薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」）を備えるアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。なお、本明細書においては、表示装置の画素に対応するＴＦＴ基板の部分を画素領域または画素と呼ぶ。また、アクティブマトリクス基板の各画素にスイッチング素子として設けられたＴＦＴを「画素ＴＦＴ」と呼ぶ。ＴＦＴ基板には、複数のソースバスラインおよび複数のゲートバスラインが設けられ、これらの交差部近傍に画素ＴＦＴが配置される。画素ＴＦＴのソース電極はソースバスラインの１つに、ゲート電極はゲートバスラインの１つに接続される。

近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。

酸化物半導体ＴＦＴの多くは、ボトムゲート型ＴＦＴであるが、トップゲート型の酸化物半導体ＴＦＴも提案されている。

特許文献１は、酸化物半導体層の一部上にゲート絶縁層を介してゲート電極を配置し、ゲート電極を覆う絶縁層上にソースおよびドレイン電極を配置したトップゲート型ＴＦＴを開示している。

一方、本出願人による特許文献２は、ゲートバスラインよりも基板側に、ソース電極およびソースバスラインを設ける基板構造（以下、「下部ソース配線構造」）を提案している。この構造では、ソースバスラインは、酸化物半導体ＴＦＴの酸化物半導体層よりも基板側に配置され、ゲートバスラインは、酸化物半導体層の上方に配置される。下部ソース配線構造を有するＴＦＴ基板（以下、「下部ソース配線基板」と略する。）によると、ソースバスラインとゲートバスラインとの間に位置する絶縁層を厚くできるので、これらのバスラインの交差部に生じる寄生容量を低減することが可能である。

特開２０１５−１０９３１５号公報 国際公開第２０１５／１８６６１９号

画素ＴＦＴとしてトップゲート型の酸化物半導体ＴＦＴを用いたＴＦＴ基板（例えば下部ソース配線基板）では、各ゲートバスラインは、例えば、対応する酸化物半導体ＴＦＴの酸化物半導体層の上方にゲート絶縁層を介して配置され、複数の画素ＴＦＴの酸化物半導体層の縁部（エッジ部）を跨ぐように延びている。

本発明者が検討したところ、上記構成によると、ＴＦＴアレイの製造プロセスにおいて、ゲートバスラインに蓄えられた電荷によって、その下方に位置する酸化物半導体層のエッジ部で、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）が発生する可能性がある。これは、ソース−ゲート間にリークが生じる要因になり得る。詳細は、図１６Ａ〜図１６Ｃを参照しながら後述する。

本発明の一実施形態は、トップゲート型の酸化物半導体ＴＦＴを備え、かつ、ＥＳＤによるソース−ゲート間のリークを抑制することの可能なアクティブマトリクス基板を提供する。

本明細書は、以下の項目に記載のアクティブマトリクス基板およびアクティブマトリクス基板の製造方法を開示している。
［項目１］
複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板の主面に支持された、第１方向に延びる複数のソースバスラインと、
前記複数のソースバスラインを覆う下部絶縁層と、
前記下部絶縁層の上方に形成され、前記第１方向に交差する第２方向に延びる複数のゲートバスラインと、
前記複数の画素領域のそれぞれに対応付けて配置された酸化物半導体ＴＦＴおよび画素電極と、を備え、
前記複数の画素領域のそれぞれにおいて、
前記酸化物半導体ＴＦＴは、
前記下部絶縁層上に配置された酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１領域および第２領域とを含み、前記第１領域は前記複数のソースバスラインの対応する１つに電気的に接続され、前記第２領域は前記画素電極に電気的に接続されている、酸化物半導体層と、
前記酸化物半導体層の少なくとも前記チャネル領域上にゲート絶縁層を介して配置されたゲート電極であって、前記複数のゲートバスラインとは別層に形成されており、かつ、隣接する画素領域に配置されたゲート電極とは分離して配置されている、ゲート電極と、を有し、
前記酸化物半導体層および前記ゲート電極は層間絶縁層で覆われており、前記層間絶縁層は、前記ゲート電極の一部を露出する少なくとも１つのゲートコンタクトホールを有し、
前記複数のゲートバスラインの１つは、前記層間絶縁層上および前記少なくとも１つのゲートコンタクトホール内に配置され、前記少なくとも１つのゲートコンタクトホール内で、前記ゲート電極に電気的に接続されている、アクティブマトリクス基板。
［項目２］
前記複数の画素領域のそれぞれにおいて、前記酸化物半導体ＴＦＴは、前記酸化物半導体層の前記第２領域と前記画素電極とを接続するドレイン電極をさらに有し、
前記ドレイン電極は、前記複数のゲートバスラインと同層に形成されている、項目１に記載のアクティブマトリクス基板。
［項目３］
前記複数の画素領域のそれぞれにおいて、前記酸化物半導体ＴＦＴの前記ゲート電極は、前記基板の前記主面の法線方向から見たとき、前記酸化物半導体層に重なる第１部分と、前記第１部分から前記酸化物半導体層に重ならないように延びる延設部とを含み、
前記少なくとも１つのゲートコンタクトホールは、前記ゲート電極の前記延設部の一部を露出するように配置されている、項目１または２に記載のアクティブマトリクス基板。
［項目４］
前記複数の画素領域のそれぞれは、前記基板の前記主面の法線方向から見たとき、前記複数のソースバスラインと同層に形成された電極および配線がいずれも存在していないソースメタル不存在領域を有しており、
前記少なくとも１つのゲートコンタクトホールは、前記基板の前記主面の法線方向から見たとき、前記ソースメタル不存在領域の内部に位置している、項目３に記載のアクティブマトリクス基板。
［項目５］
前記複数の画素領域のそれぞれにおいて、前記少なくとも１つのゲートコンタクトホールは、前記基板の前記主面の法線方向から見たとき、前記ゲート電極の縁部を跨いで配置されている、項目４に記載のアクティブマトリクス基板。
［項目６］
前記複数の画素領域のそれぞれにおいて、前記少なくとも１つのゲートコンタクトホールは、前記基板の前記主面の法線方向から見たとき、前記酸化物半導体層の前記チャネル領域に少なくとも部分的に重なっている、項目１または２に記載のアクティブマトリクス基板。
［項目７］
前記複数の画素領域のそれぞれにおいて、前記少なくとも１つのゲートコンタクトホールは、間隔を空けて配置された複数のゲートコンタクトホールを含む、項目３から５のいずれかに記載のアクティブマトリクス基板。
［項目８］
前記複数の画素領域のそれぞれにおいて、前記基板の前記主面の法線方向から見たとき、
前記ゲート電極の前記延設部は、前記第１部分の両側にそれぞれ配置された第１延設部および第２延設部を含み、
前記複数のゲートコンタクトホールは、前記第１延設部に重なるように配置された第１ゲートコンタクトホールと、前記第２延設部に重なるように配置された第２ゲートコンタクトホールとを含む、項目７に記載のアクティブマトリクス基板。
［項目９］
前記複数の画素領域のそれぞれにおいて、
前記酸化物半導体ＴＦＴは、前記１つの対応するソースバスラインと同じ導電膜を用いて一体的に形成されたソース電極をさらに有し、
前記下部絶縁層は、前記ソース電極の一部を露出するソース用開口部を有し、
前記酸化物半導体層の前記第１領域は、前記ソース用開口部内で前記ソース電極の前記一部に電気的に接続されている、項目１から８のいずれかに記載のアクティブマトリクス基板。
［項目１０］
前記複数の画素領域のそれぞれにおいて、
前記酸化物半導体ＴＦＴは、
前記１つの対応するソースバスラインと同じ導電膜を用いて一体的に形成されたソース電極と、
前記ゲート電極と同層に形成された接続電極と、
前記接続電極と前記下部絶縁層との間に配置され、かつ、前記ゲート絶縁層と同層に形成された第１絶縁層と、をさらに有し、
前記下部絶縁層は、前記ソース電極の一部を露出するソース用開口部を有し、
前記第１絶縁層は、前記酸化物半導体層の前記第１領域の一部を露出し、かつ、前記基板の前記主面の法線方向から見たとき、前記ソース用開口部に少なくとも部分的に重なる第１開口部を有し、
前記接続電極は、前記下部絶縁層の前記ソース用開口部および前記第１絶縁層の前記第１開口部を含むソースコンタクトホール内で、前記酸化物半導体層の前記第１領域の前記一部および前記ソース電極の前記一部に電気的に接続されている、項目１から８のいずれかに記載のアクティブマトリクス基板。
［項目１１］
前記複数の画素領域のそれぞれにおいて、
前記酸化物半導体ＴＦＴは、前記酸化物半導体層と前記基板との間に配置され、かつ、前記複数のソースバスラインと同層に形成された下部導電部をさらに有し、
前記ゲート絶縁層および前記下部絶縁層は、前記下部導電部の一部を露出する下部ゲートコンタクトホールを有し、
前記ゲート電極は、前記下部ゲートコンタクトホール内で、前記下部導電部に電気的に接続されている、項目１０に記載のアクティブマトリクス基板。
［項目１２］
前記複数の画素領域のそれぞれにおいて、
前記酸化物半導体層は、前記基板の前記主面の法線方向から見たとき、前記ソース用開口部および前記第１開口部の両方に少なくとも部分的に重なる第２開口部または切欠き部を有し、
前記ソースコンタクトホールは、前記酸化物半導体層の前記第２開口部または前記切欠き部をさらに含む、項目１０または１１に記載のアクティブマトリクス基板。
［項目１３］
前記複数の画素領域のそれぞれにおいて、前記基板の前記主面の法線方向から見たとき、前記ゲート電極は、前記１つの対応するゲートバスラインと重なるように、前記第２方向に延びている、項目１から１２のいずれかに記載のアクティブマトリクス基板
［項目１４］
前記複数の画素領域のそれぞれにおいて、前記基板の前記主面の法線方向から見たとき、前記ゲート電極の全体は、前記１つの対応するゲートバスラインに重なっている、項目１３に記載のアクティブマトリクス基板。
［項目１５］
前記複数の画素領域のそれぞれにおいて、前記酸化物半導体層は他のチャネル領域をさらに含み、
前記基板の前記主面の法線方向から見たとき、前記ゲート電極は、前記他のチャネル領域に重なる第２部分をさらに含み、
前記ゲート電極の前記延設部は、前記第１部分と前記第２部分との間に位置する第３部分を含み、
前記少なくとも１つのゲートコンタクトホールは、前記延設部の前記第３部分上に配置されている、項目３から５のいずれかに記載のアクティブマトリクス基板。
［項目１６］
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、項目１から１５のいずれかに記載のアクティブマトリクス基板。
［項目１７］
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、項目１６に記載のアクティブマトリクス基板。
［項目１８］
複数の画素領域を有し、かつ、前記複数の画素領域のそれぞれに対応付けて配置された酸化物半導体ＴＦＴを備えるアクティブマトリクス基板の製造方法であって、
（ａ）基板上にソース用導電膜を形成し、前記ソース用導電膜のパターニングを行うことにより、複数のソースバスラインと、各画素領域における前記酸化物半導体ＴＦＴのソース電極とを含むソースメタル層を形成する工程であって、前記各画素領域における前記ソース電極は、前記複数のソースバスラインのうち対応する１つのソースバスラインに電気的に接続されている、工程と、
（ｂ）前記ソースメタル層上に下部絶縁層を形成し、前記各画素領域において、前記下部絶縁層に、前記酸化物半導体ＴＦＴの前記ソース電極の一部を露出するソース用開口部を形成する工程と、
（ｃ）前記各画素領域において、前記下部絶縁層上および前記ソース用開口部内に、前記酸化物半導体ＴＦＴの酸化物半導体層を形成する工程であって、前記酸化物半導体層は、前記ソース用開口部内で前記ソース電極に電気的に接続される、工程と、
（ｄ）前記各画素領域において、前記酸化物半導体層の一部上に、ゲート絶縁層を介してゲート電極を形成する工程と、
（ｅ）前記各画素領域において、前記酸化物半導体層および前記ゲート電極を覆うように層間絶縁層を形成し、前記層間絶縁層に、前記ゲート電極の一部を露出する少なくとも１つのゲートコンタクトホールを形成する工程と、
（ｆ）前記層間絶縁層上にゲート用導電膜を形成し、前記ゲート用導電膜のパターニングを行うことにより、前記複数のゲートバスラインを含むゲートメタル層を形成する工程であって、前記各画素領域において、前記複数のゲートバスラインのうちの１つのゲートバスラインは、前記少なくとも１つのゲートコンタクトホール内で前記ゲート電極に電気的に接続される、工程と、
（ｇ）前記各画素領域に画素電極を形成する工程であって、前記画素電極は、前記酸化物半導体ＴＦＴの前記酸化物半導体層に電気的に接続される工程と、
を包含する、アクティブマトリクス基板の製造方法。
［項目１９］
前記工程（ｅ）において、前記層間絶縁層に、前記少なくとも１つのゲートコンタクトホールと同時に、前記酸化物半導体層の一部を露出するドレイン用開口部を形成し、
前記工程（ｆ）において、前記ゲートメタル層は、前記各画素領域の前記酸化物半導体ＴＦＴのドレイン電極を含み、前記ドレイン電極は、前記ドレイン用開口部内で前記酸化物半導体層の前記一部に電気的に接続される、項目１８に記載のアクティブマトリクス基板の製造方法。
［項目２０］
複数の画素領域を有し、かつ、前記複数の画素領域のそれぞれに対応付けて配置された酸化物半導体ＴＦＴを備えるアクティブマトリクス基板の製造方法であって、
（Ａ）基板上にソース用導電膜を形成し、前記ソース用導電膜のパターニングを行うことにより、複数のソースバスラインと、各画素領域における前記酸化物半導体ＴＦＴのソース電極とを含むソースメタル層を形成する工程であって、前記各画素領域における前記ソース電極は、前記複数のソースバスラインのち対応する１つのソースバスラインに電気的に接続されている、工程と、
（Ｂ）前記ソースメタル層上に下部絶縁層を形成する工程と、
（Ｃ）前記各画素領域において、前記下部絶縁層上に、前記酸化物半導体ＴＦＴの酸化物半導体層を形成する工程と、
（Ｄ）前記各画素領域において、前記酸化物半導体層を覆うようにゲート絶縁膜を形成し、前記ゲート絶縁膜および前記下部絶縁層に、前記ソース電極の一部および前記酸化物半導体層の一部を露出するソースコンタクトホールを形成する工程と、
（Ｅ）前記ゲート絶縁膜上にゲート電極膜を形成し、前記ゲート電極膜および前記ゲート絶縁膜のパターニングを行うことにより、前記ゲート絶縁膜からゲート絶縁層と第１絶縁層とを形成し、前記ゲート電極膜から、前記ゲート絶縁層上に位置するゲート電極と、前記第１絶縁層上に位置する接続電極とを形成する工程であって、前記接続電極は、前記ソースコンタクトホール内で、前記酸化物半導体層の前記一部および前記ソース電極の前記一部に電気的に接続される、工程と、
（Ｆ）前記各画素領域において、前記酸化物半導体層、前記接続電極および前記ゲート電極を覆うように層間絶縁層を形成し、前記層間絶縁層に、前記ゲート電極の一部を露出する少なくとも１つのゲートコンタクトホールを形成する工程と、
（Ｇ）前記層間絶縁層上にゲート用導電膜を形成し、前記ゲート用導電膜のパターニングを行うことにより、前記複数のゲートバスラインを含むゲートメタル層を形成する工程であって、前記各画素領域において、前記複数のゲートバスラインのうちの１つのゲートバスラインは、前記少なくとも１つのゲートコンタクトホール内で前記ゲート電極に電気的に接続される、工程と、
（Ｈ）前記各画素領域に画素電極を形成する工程であって、前記画素電極は、前記酸化物半導体ＴＦＴの前記酸化物半導体層に電気的に接続される工程と、
を包含する、アクティブマトリクス基板の製造方法。
［項目２１］
前記工程（Ａ）において、前記ソースメタル層は、前記各単位領域における前記酸化物半導体ＴＦＴの下部導電部をさらに含み、
前記工程（Ｄ）は、前記ゲート絶縁膜および前記下部絶縁層に、前記下部導電部の一部を露出する下部ゲートコンタクトホールを形成する工程をさらに含み、
前記工程（Ｅ）において、前記ゲート電極は、前記ゲート絶縁層上および前記下部ゲートコンタクトホール内に形成され、前記下部ゲートコンタクトホール内で、前記下部導電部の前記一部に電気的に接続される、項目２０に記載のアクティブマトリクス基板の製造方法。
［項目２２］
前記工程（Ｆ）において、前記層間絶縁層に、前記少なくとも１つのゲートコンタクトホールと同時に、前記酸化物半導体層の一部を露出するドレイン用開口部を形成し、
前記工程（Ｇ）において、前記ゲートメタル層は、前記各画素領域の前記酸化物半導体ＴＦＴのドレイン電極を含み、前記ドレイン電極は、前記ドレイン用開口部内で前記酸化物半導体層の前記一部に電気的に接続される、項目２０または２１に記載のアクティブマトリクス基板の製造方法。
［項目２３］
前記工程（Ｃ）において、前記酸化物半導体層は開口部または切欠き部を有し、
前記工程（Ｄ）は、前記第１絶縁層および前記下部絶縁層に、それぞれ、前記酸化物半導体層の前記開口部または前記切欠き部に少なくとも部分的に重なるようにソース用開口部および第１開口部を形成する工程を含み、前記ソースコンタクトホールは、前記ソース用開口部、前記第１開口部、および前記酸化物半導体層の前記開口部または前記切欠き部から構成される、項目２０から２２のいずれかに記載のアクティブマトリクス基板の製造方法。
［項目２４］
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、項目１８から２３のいずれかに記載のアクティブマトリクス基板の製造方法。
［項目２５］
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、項目２４に記載のアクティブマトリクス基板の製造方法。

本発明の一実施形態によると、トップゲート型の酸化物半導体ＴＦＴを備え、かつ、ＥＳＤによるソース−ゲート間のリークを抑制することの可能なアクティブマトリクス基板が提供される。

アクティブマトリクス基板１００の平面構造の一例を示す概略図である。 第１の実施形態のアクティブマトリクス基板１００における画素領域を例示する平面図である。 アクティブマトリクス基板１００における、図２Ａに示すＩ−Ｉ’線に沿った断面図である。 アクティブマトリクス基板１００における、図２Ａに示すＩＩ−ＩＩ’線に沿った断面図である。 ゲート電極とゲートコンタクトホールとの配置関係の一例を示す平面図である。 ゲート電極とゲートコンタクトホールとの配置関係の他の例を示す平面図である。 ゲート電極とゲートコンタクトホールとの配置関係のさらに他の例を示す平面図である。 ゲート電極とゲートコンタクトホールとの配置関係のさらに他の例を示す平面図である。 ゲート電極とゲートコンタクトホールとの配置関係のさらに他の例を示す平面図である。 位置合わせずれが生じたときのゲートコンタクト部を例示する平面図である。 位置合わせずれが生じたときのゲートコンタクト部を例示する断面図である。 変形例１のアクティブマトリクス基板１０１における画素領域を例示する平面図である。 アクティブマトリクス基板１０１における、図６Ａに示すＩ−Ｉ’線に沿った断面図である。 アクティブマトリクス基板１０１における、図６Ａに示すＩＩ−ＩＩ’線に沿った断面図である。 変形例２のアクティブマトリクス基板１０２における画素領域を例示する平面図である。 アクティブマトリクス基板１０２における、図７Ａに示すＩ−Ｉ’線に沿った断面図である。 アクティブマトリクス基板１０２における、図７Ａに示すＩＩ−ＩＩ’線に沿った断面図である。 変形例３のアクティブマトリクス基板１０３における画素領域を例示する平面図である。 アクティブマトリクス基板１００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。以下、各図番号の後ろに括弧書きで付したアルファベット文字は、その図の部分（分図）を示す。 アクティブマトリクス基板１００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板１００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板１００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板１００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板１００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板１００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板１００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板１００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板１００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板１００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板１００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 第２の実施形態のアクティブマトリクス基板２００における画素領域を例示する平面図である。 アクティブマトリクス基板２００における、図１０Ａに示すＩ−Ｉ’線に沿った断面図である。 アクティブマトリクス基板２００における、図１０Ａに示すＩＩ−ＩＩ’線に沿った断面図である。 変形例４のアクティブマトリクス基板２０１における画素領域を例示する平面図である。 アクティブマトリクス基板２０１における、図１１Ａに示すＩ−Ｉ’線に沿った断面図である。 アクティブマトリクス基板２０１における、図１１Ａに示すＩＩ−ＩＩ’線に沿った断面図である。 アクティブマトリクス基板２００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板２００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板２００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板２００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板２００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板２００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板２００の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 変形例５のアクティブマトリクス基板２０２における画素領域を例示する平面図である。 アクティブマトリクス基板２０２における、図１３Ａに示すＩ−Ｉ’線に沿った断面図である。 アクティブマトリクス基板２０２における、図１３Ａに示すＩＩ−ＩＩ’線に沿った断面図である。 アクティブマトリクス基板２０２の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板２０２の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板２０２の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 アクティブマトリクス基板２０２の製造方法を示す図であり、（ａ）および（ｂ）は工程断面図、（ｃ）は工程平面図である。 他のアクティブマトリクス基板３０１における画素領域を例示する平面図である。 アクティブマトリクス基板３０１における、図１５Ａに示すＩ−Ｉ’線に沿った断面図である。 アクティブマトリクス基板３０１における、図１５Ａに示すＩＩ−ＩＩ’線に沿った断面図である。 参照例のアクティブマトリクス基板９００を説明するための平面図である。 参照例のアクティブマトリクス基板９００における、図１６Ａに示すＩ−Ｉ’線に沿った断面図である。 参照例のアクティブマトリクス基板９００における、図１６Ａに示すＩＩ−ＩＩ’線に沿った断面図である。

（第１の実施形態）
以下、図面を参照しながら、アクティブマトリクス基板の第１の実施形態を説明する。本実施形態のアクティブマトリクス基板は、各種表示装置や電子機器などに用いられるアクティブマトリクス基板を広く含むものとする。

図１は、本実施形態のアクティブマトリクス基板１００の平面構造の一例を模式的に示す図である。アクティブマトリクス基板１００は、表示に寄与する表示領域ＤＲと、表示領域ＤＲの外側に位置する周辺領域（額縁領域）ＦＲとを有している。

表示領域ＤＲには、第１方向（ｙ方向）に延びる複数のソースバスラインＳＬと、第１方向と交差する（この例では直交する）第２方向（ｘ方向）に延びる複数のゲートバスラインＧＬとが設けられている。これらのバスラインで包囲されたそれぞれの領域が「画素領域Ｐ」となる。画素領域Ｐ（「画素」と呼ぶこともある。）は、表示装置の画素に対応する領域である。複数の画素領域Ｐはマトリクス状に配置されている。各画素領域Ｐには、画素電極ＰＥおよび薄膜トランジスタ（ＴＦＴ）１０が形成されている。各ＴＦＴ１０のゲート電極は対応するゲートバスラインＧＬ、ソース電極は対応するソースバスラインＳＬにそれぞれ電気的に接続されている。また、ドレイン電極は画素電極ＰＥと電気的に接続されている。

各ソースバスラインＳＬは、例えば、表示領域において第１方向に配列された一列の画素領域に亘って延びており、その列の画素領域のそれぞれに配置されたＴＦＴ１０のソース電極に電気的に接続されている。各ゲートバスラインＧＬは、例えば、表示領域において第２方向に配列された一列の画素領域に亘って延びており、その列の画素領域のそれぞれに配置されたＴＦＴ１０のゲート電極に電気的に接続されている。

周辺領域ＦＲには、例えば、ゲートドライバＧＤ、ソースドライバＳＤなどの駆動回路、ＳＳＤ回路、複数の端子部、複数のソース−ゲート接続部などが配置されている。ゲートドライバＧＤおよびソースドライバＳＤは、アクティブマトリクス基板１００にモノリシックに形成されていてもよいし、実装されていてもよい。

アクティブマトリクス基板１００を、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合には、アクティブマトリクス基板１００に、複数の画素領域Ｐに対して共通の電極（共通電極）ＣＥが設けられる。

＜画素領域Ｐ＞
ＦＦＳモードの表示装置に適用されるアクティブマトリクス基板を例に、本実施形態のアクティブマトリクス基板１００の画素領域Ｐの構造を説明する。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。アクティブマトリクス基板１００は複数の画素領域Ｐを有するが、以下では、単一の画素領域Ｐについて説明する。

図２Ａは、アクティブマトリクス基板１００における各画素領域Ｐを例示する平面図である。図２Ｂは、図２Ａに示すＩ−Ｉ’線に沿った断面図である。図２Ｃは、図２Ａに示すＩＩ−ＩＩ’線に沿った断面図である。

本明細書では、ソースバスラインＳＬと同じ導電膜（以下、「ソース用導電膜」）を用いて形成された電極・配線を含む層ＭＳを「ソースメタル層」、ゲートバスラインＧＬと同じ導電膜（以下、「ゲート用導電膜」）を用いて形成された電極・配線を含む層ＭＧを「ゲートメタル層」と呼ぶ。ソースメタル層ＭＳは、ゲートメタル層ＭＧよりも基板側に位置する（下部ソース配線構造）。また、本実施形態では、ソースメタル層ＭＳとゲートメタル層ＭＧとの間に、各画素ＴＦＴのゲート電極が設けられる。ゲート電極と同じ導電膜（以下、「ゲート電極膜」）を用いて形成された電極・配線を含む層ＭＥを「ゲート電極層」と呼ぶ。

さらに、共通電極と同じ透明導電膜（以下、「第１の透明導電膜」）を用いて形成された電極・配線を含む層Ｔ１を「第１透明導電層」、画素電極と同じ透明導電膜（以下、「第２の透明導電膜」）を用いて形成された電極・配線を含む層Ｔ２を「第２透明導電層」と呼ぶ。

図中において、各構成要素の参照符号の後に、括弧書きで、その電極・配線など形成されている層を示すことがある。例えば、ゲートメタル層ＭＧ内に形成されている電極または配線には、その参照符号の後に「（ＭＧ）」と付すことがある。

各画素領域Ｐは、基板１と、基板１に支持された画素ＴＦＴ（以下、単に「ＴＦＴ」）１０と、画素電極ＰＥと、共通電極ＣＥとを有している。

ＴＦＴ１０は、酸化物半導体層７と、酸化物半導体層７の一部上にゲート絶縁層９を介して配置されたゲート電極ＧＥと、ソース電極ＳＥおよびドレイン電極ＤＥとを備える。ＴＦＴ１０は、画素領域Ｐに対応付けられていればよく、その一部が他の画素領域に位置していてもよい。

ＴＦＴ１０のソース電極ＳＥは、ソースメタル層ＭＳ内に形成されており、対応するソースバスラインＳＬに電気的に接続されている。ソース電極ＳＥは、ソースバスラインＳＬと一体的に形成されていてもよい。ソース電極ＳＥは、ソースバスラインＳＬと繋がっていてもよいし、ソースバスラインＳＬの一部であってもよい。ソースメタル層ＭＳは、下部絶縁層５で覆われている。

酸化物半導体層７は、下部絶縁層５上に配置されている。酸化物半導体層７は、チャネル領域７Ｃと、その両側にそれぞれ配置された第１領域７１および第２領域７２とを含む。第１領域７１および第２領域７２は、例えば、チャネル領域７Ｃよりも比抵抗の低い低抵抗領域であってもよい。

酸化物半導体層７の第１領域７１は、ソースコンタクト部において、対応するソースバスラインＳＬに電気的に接続されている。ソースコンタクト部では、下部絶縁層５に、ソース電極ＳＥの一部（ここではソースバスラインＳＬの一部）を露出するソース用開口部５ｓが形成されている。酸化物半導体層７の第１領域７１は、ソース用開口部５ｓ内で、ソース電極ＳＥに電気的に接続されている。第１領域７１は、ソース電極ＳＥの露出部分に直接接していてもよい。

ゲート電極ＧＥは、ゲート絶縁層９の上に、基板１の主面の法線方向（以下、「基板１の法線方向」と略す。）から見たとき、少なくともチャネル領域７Ｃと重なるように配置されている。ゲート電極ＧＥは、ゲートバスラインＧＬとは別層に形成されている。ゲート電極ＧＥは、画素領域Ｐごとに配置されている。つまり、各画素領域Ｐのゲート電極ＧＥは、隣接する画素領域のゲート電極とは、分離して配置されている（分離したパターンを有している）。

ゲート絶縁層９は、チャネル領域７Ｃを覆い、かつ、第１領域７１および第２領域７２を覆っていなくてもよい。この例では、ゲート絶縁層９は、ゲート電極ＧＥと酸化物半導体層７との間のみに配置されている。ゲート絶縁層９の側面およびゲート電極ＧＥの側面は互いに整合していてもよい。このような構造は、同じマスクを利用して、ゲート電極ＧＥおよびゲート絶縁層９のパターニングを行うことで得られる。

酸化物半導体層７、ゲート絶縁層９およびゲート電極ＧＥは、層間絶縁層１１で覆われている。層間絶縁層１１上には、ゲートバスラインＧＬを含むゲートメタル層ＭＧが配置されている。

ＴＦＴ１０のゲート電極ＧＥは、ゲートコンタクト部において、対応するゲートバスラインＧＬに電気的に接続されている。ゲートコンタクト部では、層間絶縁層１１に、ゲート電極ＧＥの一部を露出するゲートコンタクトホールＣＨｇが形成されている。ゲートコンタクトホールＣＨｇは、１つのゲート電極ＧＥに対して少なくとも１つ形成される。ゲートバスラインＧＬは、層間絶縁層１１上およびゲートコンタクトホールＣＨｇ内に配置され、ゲートコンタクトホールＣＨｇ内で、ゲート電極ＧＥに電気的に接続されている。ゲートバスラインＧＬは、ゲート電極ＧＥに直接接していてもよい。

ドレイン電極ＤＥは、層間絶縁層１１上に配置されている。ドレイン電極ＤＥは、例えば、ゲートバスラインＧＬと同層に（すなわちゲートメタル層ＭＧ内に）形成されていてもよい。ドレイン電極ＤＥは、ドレインコンタクト部において、酸化物半導体層７の第２領域７２に接続されている。ドレインコンタクト部では、層間絶縁層１１に、第２領域７２の一部を露出するドレイン用開口部１１ｄが形成されている。ドレイン電極ＤＥは、ドレイン用開口部１１ｄ内で、酸化物半導体層７の第２領域７２に電気的に接続されている。ドレイン電極ＤＥは、第２領域７２の露出部分に直接接していてもよい。

ＴＦＴ１０は、酸化物半導体層７の基板１側に配置され、遮光層として機能する下部導電部３を有していてもよい。下部導電部３は、例えばソース用導電膜を用いて（すなわちソースメタル層ＭＳ内に）形成され得る。基板１の法線方向から見たとき、下部導電部３は、酸化物半導体層７のうち少なくともチャネル領域７Ｃと重なるように配置されていてもよい。これにより、基板１側からの光（バックライト光）に起因する酸化物半導体層７の特性劣化を抑制できる。

ＴＦＴ１０およびゲートメタル層ＭＧは、上部絶縁層１３で覆われている。上部絶縁層１３は、例えば、無機絶縁層（パッシベーション膜）１３Ａを含む。図示するように、上部絶縁層１３は、無機絶縁層１３Ａと、無機絶縁層１３Ａ上に形成された有機絶縁層１３Ｂとを含む積層構造を有していてもよい。有機絶縁層１３Ｂは形成されていなくてもよい。あるいは、有機絶縁層１３Ｂは、表示領域にのみ形成されていてもよい。

画素電極ＰＥおよび共通電極ＣＥは、上部絶縁層１３の上方に、誘電体層１７を介して部分的に重なるように配置される。この例では、上部絶縁層１３上に共通電極ＣＥが配置され、共通電極ＣＥ上に誘電体層１７を介して画素電極ＰＥが配置されている。なお、後述するように、画素電極ＰＥ上に、誘電体層１７を介して共通電極ＣＥが配置されていてもよい。

画素電極ＰＥは、画素領域Ｐごとに配置されている。各画素領域Ｐにおいて、画素電極ＰＥには、１つまたは複数のスリット（開口部）、あるいは切り欠き部が設けられている。画素電極ＰＥは、画素コンタクト部において、ＴＦＴ１０のドレイン電極ＤＥに接続されている。この例では、画素コンタクト部において、誘電体層１７および上部絶縁層１３に、ドレイン電極ＤＥの一部を露出する画素コンタクトホールＣＨｐが形成されている。画素電極ＰＥは、画素コンタクトホールＣＨｐ内で、ドレイン電極ＤＥに電気的に接続されている。画素電極ＰＥは、ドレイン電極ＤＥの露出部分に直接接していてもよい。

共通電極ＣＥは、画素領域Ｐごとに分離されていなくても構わない。例えば、共通電極ＣＥは、画素コンタクト部が形成される領域に開口部１５ｐを有し、画素コンタクト部を除いて画素領域Ｐ全体に亘って形成されていてもよい。

＜従来の下部ソース構造基板の課題および本実施形態による効果＞
前述したように、本発明者は、従来の下部ソース構造基板では、ゲートバスラインの下方において、酸化物半導体ＴＦＴの酸化物半導体層のエッジ部にＥＳＤが発生する可能性があることを見出した。以下、図面を参照して、本発明者が見出した知見を説明する。

図１６Ａは、参照例のアクティブマトリクス基板９００の一部を示す平面図である。図１６Ｂおよび図１６Ｃは、それぞれ、図１６Ａに示すＩ−Ｉ’線およびＩＩ−ＩＩ’線に沿った断面図である。図１６Ａ〜図１６Ｃでは、画素ＴＦＴおよび各バスラインの層構造を示しており、画素電極などの透明電極を省略している。また、アクティブマトリクス基板９００の表示領域には、複数の画素領域が行方向および列方向にマトリクス状に配列されているが、ここでは、複数の画素領域のうちの２つの画素領域のみを例示している。簡単のため、図１６Ａ〜図１６Ｃでは、本実施形態のアクティブマトリクス基板１００と同様の構成要素には同じ参照符号を付し、説明を省略している。

参照例のアクティブマトリクス基板９００は、各画素領域において、基板１に支持されたトップゲート型のＴＦＴ９１０と、不図示の画素電極とを備える。

ＴＦＴ９１０は、酸化物半導体層９７と、酸化物半導体層９７の一部上にゲート絶縁層９９を介して配置されたゲート電極ＧＥとを有する。ＴＦＴ９１０のゲート電極ＧＥは、ゲートメタル層内に形成されている。ここでは、ゲート電極ＧＥは、ゲートバスラインＧＬと同じ導電膜を用いて、対応するゲートバスラインＧＬと一体的に形成されている。

参照例では、ゲートバスラインＧＬ（ＴＦＴ９０１のゲート電極ＧＥとして機能する部分を含む）は、ＴＦＴ９１０の酸化物半導体層９７上に、ゲート絶縁層９９のみを介して配置される。ゲートバスラインＧＬは、基板１の法線方向から見たとき、表示領域全体に亘ってｘ方向に延びており、ｘ方向に配列された複数の画素領域の酸化物半導体層９７を横切っている。

参照例のアクティブマトリクス基板９００では、ＴＦＴ９１０の製造プロセス（アレイプロセス）またはその後のプロセスにおいて、長いゲートバスラインＧＬに溜まった電荷が、ゲートバスラインＧＬ内を移動する。これによって、ゲートバスラインＧＬの下方において、酸化物半導体層９７のエッジ部でＥＳＤ９２０が発生し、ソース・ゲート間でリークを引き起こす可能性がある。これは、歩留まり低下の要因となる。

なお、ゲートバスラインＧＬと酸化物半導体層９７との間に介在するゲート絶縁層９９の材料や厚さは、ＴＦＴ９１０に要求される特性によって決まる。このため、例えば、ＥＳＤ９２０の発生を抑制する目的で、ゲート絶縁層９９を厚くすることは難しい。

これに対し、本実施形態のアクティブマトリクス基板１００では、図２Ａ〜図２Ｃに示すように、各画素領域ＰのＴＦＴ１０の酸化物半導体層７のエッジ部は、ゲート絶縁層９を介して、ゲート電極ＧＥで覆われている。ゲート電極ＧＥは、画素領域ごとに設けられた島状電極である。ゲート電極ＧＥの面積は、ゲートバスラインＧＬの面積よりも極めて小さいので、各ゲート電極ＧＥに蓄えられる電荷の量は、ゲートバスラインＧＬよりも少ない。なお、上層のゲートバスラインＧＬは大きな電荷を有しているが、ゲートバスラインＧＬ内の電荷は、ゲートバスラインＧＬよりも幅の小さいゲートコンタクトホールＣＨｇを通って各ゲート電極ＧＥまで移動しにくい。ゲート電極ＧＥに溜まる電荷の量が小さいので、ゲート電極ＧＥの下方において、酸化物半導体層７のエッジ部でＥＳＤの発生を抑制することができる。

酸化物半導体層７のエッジ部の一部は、基板１の法線方向から見たとき、ゲート電極ＧＥで覆われず、ゲートバスラインＧＬで覆われていてもよい。この場合でも、容量の大きいゲートバスラインＧＬと酸化物半導体層７との間には、ゲート絶縁層９に加えて層間絶縁層１１も介在するので、参照例と比べて、ゲートバスラインＧＬの電荷に起因するＥＳＤの発生が抑制される。

＜ゲートコンタクト部の構成＞
ゲート電極ＧＥは、基板１の法線方向から見たとき、対応するゲートバスラインＧＬに少なくとも部分的に重なるように配置されている。ゲート電極ＧＥは、例えば、ゲートバスラインＧＬと同じ方向（ｘ方向）に延びていてもよい。図示するように、例えば、ｘ方向およびｙ方向は、それぞれ、ＴＦＴ１０におけるチャネル幅方向ＤＷおよびチャネル長方向ＤＬと略平行であってもよい。ゲート電極ＧＥのｘ方向における長さ（この例ではチャネル幅方向ＤＷの長さ）ｇｘは、画素領域のｘ方向におけるピッチＰｘ未満であればよく、Ｐｘの１／２以下であってもよい。ゲート電極ＧＥのｙ方向における長さ（この例ではチャネル長方向ＤＬの長さ）ｇｙは、対向基板（不図示）のブラックマトリクス幅未満であればよく、例えばゲートバスラインＧＬの幅以下であってもよい。ゲート電極ＧＥのサイズを小さく抑えることで、ゲート電極ＧＥに溜まる電荷がさらに減少するので、より効果的にＥＳＤの発生を抑制できる。一方、ゲート電極ＧＥのサイズが小さすぎると、ゲートコンタクト部の形成が困難な場合がある。このため、ゲート電極ＧＥのサイズおよび位置は、位置合わせずれが生じた場合でも、ゲート電極ＧＥがゲートコンタクトホールＣＨｇに少なくとも部分的に重なるように設計される。

ゲートコンタクト部は、基板１の法線方向から見たとき、図２Ａに示すように、チャネル領域７Ｃに重ならないように配置されていてもよい。あるいは、ゲートコンタクト部は、チャネル領域７Ｃに重なるように配置されてもよい。

以下、図面を参照しながら、ゲート電極ＧＥのサイズとゲートコンタクト部の位置との関係を具体的に説明する。

図３は、ゲート電極ＧＥおよびゲートコンタクト部におけるゲートコンタクトホールＣＨｇの配置関係の一例を示す平面図である。本明細書では、ゲートコンタクトホールＣＨｇの位置およびサイズは、ゲートコンタクトホールＣＨｇの側面がテーパを有する場合には、ゲートコンタクトホールＣＨｇの「底面」の位置およびサイズを指す。

図３に示す例では、ゲート電極ＧＥは、基板１の法線方向から見たとき、チャネル領域７Ｃ上から、酸化物半導体層７に重ならないように延設されている。本明細書では、基板１の法線方向から見たとき、ゲート電極ＧＥのうち酸化物半導体層７（つまりチャネル領域７Ｃ）に重なる部分ｇ１を「第１部分」、第１部分から酸化物半導体層７に重ならないように延びる部分ｇｅを「延設部」と呼ぶ。延設部ｇｅは、例えば、チャネル領域７Ｃ上から、チャネル長方向ＤＬとは異なる方向（例えばチャネル幅方向ＤＷ）に延設されていてもよい。ゲートコンタクト部は、延設部ｇｅ上に配置されている。つまり、層間絶縁層１１のゲートコンタクトホールＣＨｇは、ゲート電極ＧＥの延設部ｇｅを露出するように形成されている。

ゲートコンタクトホールＣＨｇの位置およびゲート電極ＧＥの延設部ｇｅの幅は、位置合わせ精度を考慮して、層間絶縁層１１のゲートコンタクトホールＣＨｇ全体が、ゲート電極ＧＥの延設部ｇｅに重なるように設計されてもよい。チャネル領域７Ｃの面積によっては、図３に例示するように、ゲート電極ＧＥの延設部ｇｅのチャネル長方向ＤＬの長さｅｙは、第１部分ｇ１のチャネル長方向ＤＬの長さ（すなわちＴＦＴ１０のチャネル長Ｌ）よりも大きくてもよい。

一例として、ＴＦＴ１０のチャネル長Ｌが４μｍ、チャネル幅Ｗが４μｍ、ゲートコンタクトホールＣＨｇの幅が３μｍのとき、ゲート電極ＧＥの延設部ｇｅにおけるチャネル長方向ＤＬの長さｅｙおよびチャネル幅方向ＤＷの長さｅｘを、それぞれ、７μｍとしてもよい。これにより、位置合わせずれ（例えば±２μｍ未満）が生じても、ゲートコンタクトホールＣＨｇ全体を延設部ｇｅに重なるように配置することが可能である。

ゲートコンタクト部は、基板１における、ソースバスラインＳＬ、下部導電部３などを含むソースメタル層ＭＳが形成されていない領域（以下、「ソースメタル不存在領域」）に配置されてもよい。ソースメタル不存在領域にゲートコンタクト部を配置することにより、位置合わせずれによって、ゲートコンタクトホールＣＨｇの一部がゲート電極ＧＥと重ならなくても、リーク不良などの不具合の発生を抑制できる。

ゲートコンタクト部がソースメタル不存在領域に配置されている場合には、図３に示す例よりもゲート電極ＧＥのサイズをさらに小さくできる。なお、「ゲートコンタクト部がソースメタル不存在領域に配置されている場合」とは、例えば、ゲートコンタクトホールＣＨｇの全体がソースメタル不在領域の内部に位置するように設計されている場合をいう。

図４Ａ〜図４Ｃは、ゲート電極ＧＥおよびゲートコンタクト部におけるゲートコンタクトホールＣＨｇの配置関係の他の例を示す平面図である。図４Ａは、位置合わせずれが生じていない場合、図４Ｂは、チャネル長方向ＤＬに位置合わせずれが生じた場合、図４Ｃは、チャネル幅方向ＤＷ（チャネル領域７Ｃと離れる方向に）位置合わせずれが生じた場合のゲート電極ＧＥとゲートコンタクトホールＣＨｇとの配置関係を示している。

図４Ｂおよび図４Ｃに示すように、位置合わせずれが生じた場合でも、ゲートコンタクトホールＣＨｇの少なくとも一部は、ゲート電極ＧＥ上に位置する。従って、ゲート電極ＧＥとゲートバスラインＧＬと電気的な接続を確保できる。

一例として、ゲート電極ＧＥの縁部とゲートコンタクトホールＣＨｇとの最短距離が、例えば１μｍとなるように設計されてもよい。また、ゲートコンタクトホールＣＨｇとチャネル領域７Ｃとの距離は、ゲートバスラインＧＬが酸化物半導体層７に接続されないように、例えば２μｍ以上となるように設計されてもよい。具体的には、ＴＦＴ１０のチャネル長Ｌが４μｍ、チャネル幅Ｗが４μｍ、ゲートコンタクトホールＣＨｇの幅が３μｍのとき、ゲート電極ＧＥの延設部ｇｅにおけるチャネル長方向ＤＬの長さｅｙを４μｍ、チャネル幅方向ＤＷの長さｅｘを６μｍとしてもよい。

さらに、図４Ｄに示すように、ゲートコンタクトホールＣＨｇの一部のみがゲート電極ＧＥに重なるように、ゲート電極ＧＥの延設部ｇｅのサイズをさらに小さくしてもよい。これにより、ゲート電極ＧＥの電荷によるＥＳＤの発生をより効果的に抑制できる。また、画素開口率を低減できる。

図５Ａおよび図５Ｂは、ゲートコンタクトホールＣＨｇの一部がゲート電極ＧＥと重ならない場合の（例えば図４Ｃ、図４Ｄ）、ゲートコンタクト部を例示する平面図および断面図である。

図５Ａに示すように、ゲートコンタクトホールＣＨｇは、基板１の法線方向から見たとき、ゲート電極ＧＥの縁部を跨いで配置されている。この場合、図５Ｂに示すように、ゲートコンタクトホールＣＨｇの一部は、ゲート電極ＧＥの延設部ｇｅからはみ出し、下方にある下部絶縁層５を貫通することがある。ゲートバスラインＧＬは、下部絶縁層５を貫通したゲートコンタクトホールＣＨｇ内で、例えば基板１の絶縁性表面に接する。下部絶縁層５の下にはソースメタル層ＭＳが形成されていないので、ゲートバスラインＧＬおよびゲート電極ＧＥは、ソースメタル層ＭＳ内のソースバスラインＳＬ、下部導電部３などの配線・電極に電気的に接続されない。従って、位置合わせずれが生じた場合、あるいは、ゲートコンタクトホールＣＨｇの幅よりもゲート電極ＧＥの延設部ｇｅの幅を小さく設計した場合（図４Ｄ）でも、ソース・ゲート間のリーク不良などは生じない。なお、図示していないが、チャネル長方向ＤＬに位置合わせずれが生じた場合でも同様である。

＜変形例１＞
変形例１のアクティブマトリクス基板は、１つのゲート電極ＧＥに対して複数のゲートコンタクト部（複数のゲートコンタクトホールＣＨｇ）が配置されている点で、アクティブマトリクス基板１００と異なる。

図６Ａは、変形例１のアクティブマトリクス基板１０１における各画素領域Ｐを例示する平面図である。図６Ｂは、図６Ａに示すＩ−Ｉ’線に沿った断面図である。図６Ｃは、図３Ａに示すＩＩ−ＩＩ’線に沿った断面図である。図２Ａ〜図２Ｃと同様の構成要素には同じ参照符号を付して説明を省略する。

変形例１のアクティブマトリクス基板１０１では、ゲート電極ＧＥは、基板１の法線方向から見たとき、酸化物半導体層７（つまりチャネル領域７Ｃ）に重なる第１部分ｇ１と、第１部分ｇ１の両側にチャネル長方向とは異なる方向（ここではチャネル幅方向）に延びる第１延設部ｇｅ１および第２延設部ｇｅ２とを有している。層間絶縁層１１には、ゲート電極ＧＥの第１延設部ｇｅ１の一部を露出するゲートコンタクトホールＣＨｇ１と、第２延設部ｇｅ２の一部を露出するゲートコンタクトホールＣＨｇ２とが形成されている。ゲートバスラインＧＬは、ゲートコンタクトホールＣＨｇ１、ＣＨｇ２内で、それぞれ、ゲート電極ＧＥの第１延設部ｇｅ１および第２延設部ｇｅ２に電気的に接続されている。図示していないが、層間絶縁層１１に３以上のゲートコンタクトホールを形成してもよい。

変形例１によると、ゲートコンタクト部におけるコンタクト面積を大きくできるので、コンタクト抵抗を低減することが可能である。

＜変形例２＞
変形例２のアクティブマトリクス基板は、ゲートコンタクト部が、ゲート電極ＧＥの第１部分ｇ１上（すなわちチャネル領域７Ｃ上）に配置されている点で、アクティブマトリクス基板１００と異なる。

図７Ａは、変形例２のアクティブマトリクス基板１０２における各画素領域Ｐを例示する平面図である。図７Ｂは、図７Ａに示すＩ−Ｉ’線に沿った断面図である。図７Ｃは、図７Ａに示すＩＩ−ＩＩ’線に沿った断面図である。図２Ａ〜図２Ｃと同様の構成要素には同じ参照符号を付して説明を省略する。

アクティブマトリクス基板１０２では、ゲートコンタクト部のゲートコンタクトホールＣＨｇは、基板１の法線方向から見たとき、チャネル領域７Ｃに重なるように配置されている。ゲートコンタクトホールＣＨｇは、ゲート電極ＧＥの第１部分ｇ１の一部を露出している。ゲートバスラインＧＬは、ゲートコンタクトホールＣＨｇ内で、第１部分ｇ１の露出部分に接続されている。ここでは、ゲートコンタクトホールＣＨｇ全体が、チャネル領域７Ｃに重なっているが、ゲートコンタクトホールＣＨｇが部分的にチャネル領域７Ｃに重なっていてもよい。この構成によると、アクティブマトリクス基板１００よりもゲート電極ＧＥの延設部ｇｅを小さくできる。

なお、ＴＦＴ１０のチャネル長Ｌおよびチャネル幅Ｗによっては、チャネル領域７Ｃ上にゲートコンタクトホールＣＨｇを配置することが難しいことがある。チャネル長Ｌおよびチャネル幅Ｗが、ゲートコンタクトホールＣＨｇの幅よりも十分大きい場合に、本変形例が好適に適用される。

＜変形例３＞
変形例３のアクティブマトリクス基板は、酸化物半導体層７が、第１領域７１と第２領域７２との間に、複数のチャネル領域を含む点で、アクティブマトリクス基板１００と異なる。

図８は、変形例３のアクティブマトリクス基板１０３における各画素領域Ｐを例示する平面図である。図２Ａ〜図２Ｃと同様の構成要素には同じ参照符号を付して説明を省略する。

アクティブマトリクス基板１０３では、酸化物半導体層７は、第１領域７１と第２領域７２との間に配置された２つのチャネル領域７Ｃａ、７Ｃｂと、これらのチャネル領域７Ｃａ、７Ｃｂの間に配置された低抵抗領域（第３領域）７３とをさらに含む。ゲート電極ＧＥは、基板１の法線方向から見たとき、チャネル領域７Ｃａ、７Ｃｂに重なるように配置されている。この例では、ゲート電極ＧＥは、基板１の法線方向から見たとき、Ｌ字形の島状電極であり、酸化物半導体層７を２箇所で横切るように延びている。ゲート電極ＧＥは、チャネル領域７Ｃａに重なる第１部分ｇ１と、チャネル領域７Ｃｂに重なる第２部分ｇ２とを含む。ゲート電極ＧＥの延設部ｇｅは、第１部分ｇ１と第２部分ｇ２との間に位置する第３部分を含む。ゲートコンタクト部のゲートコンタクトホールＣＨｇは、例えば、延設部ｇｅ（第３部分）上に配置されている。下部導電部３は、基板１の法線方向から見たとき、チャネル領域７Ｃａ、７Ｃｂに重なるように配置されている。

なお、酸化物半導体層７およびゲート電極ＧＥの形状は、図示する形状に限定されない。例えば、ゲート電極ＧＥは、ゲートバスラインＧＬに沿ってｘ方向に延びており、酸化物半導体層７がゲート電極ＧＥを２回横切るようにＵ字形に延びていてもよい。

＜アクティブマトリクス基板の製造方法＞
次に、図面を参照しながら、本実施形態のアクティブマトリクス基板の製造方法を説明する。ここでは、アクティブマトリクス基板１００の製造方法を例に説明する。

図９Ａから図９Ｌは、それぞれ、アクティブマトリクス基板１００の製造方法を説明するための模式図である。各図の（ａ）および（ｂ）は工程断面図であり、各図の（ｃ）は工程平面図である。各図の（ａ）および（ｂ）は、それぞれ、各図の（ｃ）のＡ−Ａ’線およびＢ−Ｂ’線に沿った工程断面図である。以下では、アクティブマトリクス基板１００における複数の単位領域のうちの１つの単位領域について製造方法の説明を行う。

・ＳＴＥＰ１：ソースメタル層ＭＳの形成（図９Ａ）
基板１上に、例えばスパッタリング法で、ソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、公知のフォトリソ工程により、ソース用導電膜のパターニングを行う。ここでは、ソース用導電膜上にレジスト膜を形成し、第１のフォトマスクを用いてレジスト膜を露光することで、第１のレジスト層（不図示）を形成する。第１のレジスト層をマスクとして、ソース用導電膜のエッチング（例えばウェットエッチング）を行う。

このようにして、図９Ａに示すように、ソースバスラインＳＬ、ソース電極ＳＥ、および、ＴＦＴの遮光層として機能する下部導電部３を含むソースメタル層ＭＳを形成する。

基板１としては、透明で絶縁性を有する基板、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。

ソース用導電膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、ソース用導電膜として、Ｔｉを下層とし、Ｃｕを上層とする積層膜を用いる。

・ＳＴＥＰ２：下部絶縁層５の形成（図９Ｂ）
次いで、図９Ｂに示すように、ソースメタル層ＭＳを覆うように、下部絶縁層５（厚さ：例えば２００ｎｍ以上６００ｎｍ以下）を形成する。この後、公知のフォトリソ工程により、下部絶縁層５のパターニングを行う。これにより、各画素領域において、ソース電極ＳＥ（またはソースバスラインＳＬ）の一部を露出するソース用開口部５ｓを形成する。

下部絶縁層５は例えばＣＶＤ法で形成される。下部絶縁層５としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。下部絶縁層５は単層であってもよいし、積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素（ＳｉＮｘ）層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素（ＳｉＯ_２）層、酸化窒化珪素層等を形成してもよい。ここでは、下部絶縁層５として、例えば、ＣＶＤ法を用いて、酸化珪素（ＳｉＯ_２）層（厚さ：例えば３５０ｎｍ）を形成する。あるいは、下部絶縁層５として、窒化珪素（ＳｉＮｘ）層（厚さ：５０〜６００ｎｍ）を下層、酸化珪素（ＳｉＯ_２）層（厚さ：５０〜６００ｎｍ）を上層とする積層膜を形成してもよい。

・ＳＴＥＰ３：酸化物半導体層７の形成（図９Ｃ）
続いて、下部絶縁層５の上に酸化物半導体膜（厚さ：例えば１５ｎｍ以上２００ｎｍ以下）を形成する。この後、酸化物半導体膜のアニール処理を行ってもよい。続いて、公知のフォトリソ工程により酸化物半導体膜のパターニングを行う。これにより、図９Ｃに示すように、ＴＦＴ１０の活性層となる酸化物半導体層７を得る。酸化物半導体層７は、ソース用開口部５ｓ内で、ソース電極ＳＥに接続される。酸化物半導体層７は、ソース電極ＳＥに直接接してもよい。

酸化物半導体膜は、例えばスパッタ法で形成され得る。ここでは、酸化物半導体膜として、Ｉｎ、ＧａおよびＺｎを含むＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜（厚さ：５０ｎｍ）膜を形成する。酸化物半導体膜のパターニングは、例えば、燐酸、硝酸および酢酸を含むＰＡＮ系エッチング液によるウェットエッチングで行ってもよい。

・ＳＴＥＰ４：ゲート絶縁層９およびゲート電極ＧＥの形成（図９Ｄ〜図９Ｆ）
次いで、図９Ｄに示すように、酸化物半導体層７を覆うように、ゲート絶縁膜（厚さ：例えば８０ｎｍ以上２５０ｎｍ以下）９０およびゲート電極膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）８０をこの順で形成する。

ゲート絶縁膜９０として、下部絶縁層５と同様の絶縁膜（下部絶縁層５として例示した絶縁膜）を用いることができる。ここでは、ゲート絶縁膜９０として、酸化珪素（ＳｉＯ_２）層を形成する。

ゲート電極膜８０として、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。ゲート電極膜８０は、異なる導電材料から形成された複数の層を含む積層構造を有していてもよい。ここでは、Ｔｉ膜を下層、Ｃｕ膜を上層とする積層膜を用いる。

この後、図９Ｅに示すように、公知のフォトリソ工程により、ゲート電極膜８０のパターニング（例えばウェットエッチング）を行うことで、ゲート電極ＧＥを含むゲート電極層ＭＥを形成する。

次いで、図９Ｆに示すように、ゲート電極膜８０のパターニングと同じレジストマスクを用いてゲート絶縁膜９０のパターニング（例えばドライエッチング）を行い、ゲート絶縁層９を形成する。この方法によると、基板１の法線方向から見たとき、ゲート電極ＧＥの側面とゲート絶縁層９の側面は整合する。

上記の方法の代わりに、ゲート電極膜８０のパターニング後、レジストマスクを除去し、パターニングされたゲート電極膜（ゲート電極層ＭＥ）をマスクとして、ゲート絶縁膜９０のパターニングを行ってもよい。

あるいは、酸化物半導体層７を覆うようにゲート絶縁膜９０を形成し、ゲート絶縁膜９０をパターニングしてゲート絶縁層９を形成してもよい。次いで、ゲート絶縁層９を覆うようにゲート電極膜８０を形成し、ゲート電極膜８０をパターニングしてゲート電極層ＭＥを形成してもよい。

本工程によって、酸化物半導体層７のうち、基板１の法線方向から見たとき、ゲート電極ＧＥに重なる領域７Ｃは「チャネル領域」となり、その両側に位置する領域は、それぞれ、第１領域７１及び第２領域７２となる。

この後、酸化物半導体層７の低抵抗化処理（例えばプラズマ処理）を行ってもよい。これにより、基板１の主面の法線方向から見たとき、酸化物半導体層７のうちゲート電極層ＭＥともゲート絶縁層９とも重なっていない第１領域７１および第２領域７２の比抵抗を、これらと重なっているチャネル領域７Ｃの比抵抗よりも低くすることが可能である。低抵抗化処理の方法および条件などは、例えば特開２００８−４０３４３号公報に記載されている。参考のために、特開２００８−４０３４３号公報の開示内容の全てを本明細書に援用する。なお、低抵抗化処理を行わなくても、後述する層間絶縁層１１を形成することで、酸化物半導体層７のうち層間絶縁層１１と接する部分を、接していない部分よりも低抵抗化できる場合がある。

・ＳＴＥＰ５：層間絶縁層１１の形成（図９Ｇ）
次いで、酸化物半導体層７、ゲート絶縁層９およびゲート電極ＧＥを覆う層間絶縁層（厚さ：例えば１００ｎｍ以上１０００ｎｍ以下）１１を形成する。この後、例えばドライエッチングで、層間絶縁層１１に、酸化物半導体層７の第２領域７２の一部を露出するドレイン用開口部１１ｄと、ゲート電極ＧＥの一部を露出するゲートコンタクトホールＣＨｇとを形成する。

層間絶縁層１１として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層又は積層させて形成することができる。無機絶縁層の厚さは１００ｎｍ以上１０００ｎｍ以下でもよい。ここでは、層間絶縁層１１として、例えば、ＳｉＯ_２層（厚さ：例えば３００ｎｍ）をＣＶＤ法で形成する。

・ＳＴＥＰ６：ゲートメタル層ＭＧの形成（図９Ｈ）
次いで、層間絶縁層１１上にゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、ゲート用導電膜のパターニングを行う。これにより、図９Ｈに示すように、ゲートバスラインＧＬおよびドレイン電極ＤＥを含むゲートメタル層ＭＧを形成する。ドレイン電極ＤＥとゲートバスラインＧＬとは間隔を空けて配置され、電気的に分離されている。

ゲートバスラインＧＬは、層間絶縁層１１上およびゲートコンタクトホールＣＨｇ内に配置され、ゲートコンタクトホールＣＨｇ内でゲート電極ＧＥに接する。

ドレイン電極ＤＥは、層間絶縁層１１上およびドレイン用開口部１１ｄ内に配置され、ドレイン用開口部１１ｄ内で酸化物半導体層７の第２領域７２に接する。

ゲート用導電膜として、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、ゲート用導電膜として、Ｔｉを下層とし、Ｃｕを上層とする積層膜を用いる。この例では、ゲート電極ＧＥとゲートバスラインＧＬとは同じ材料（Ｔｉ、Ｃｕ）を用いて形成されている。なお、ゲートバスラインＧＬとゲート電極ＧＥとを異なる材料を用いて形成してもよい。例えば、ゲート電極ＧＥの材料よりも低抵抗な材料を用いてゲートバスラインＧＬを形成してもよい。これにより、ゲートバスラインＧＬに溜まった電荷は、ゲート電極ＧＥにさらに移動し難くなるので、ＥＳＤの発生をより効果的に抑制できることがある。

・ＳＴＥＰ７：上部絶縁層１３の形成（図９Ｉ）
次に、図９Ｉに示すように、層間絶縁層１１およびゲートメタル層ＭＧを覆うように上部絶縁層１３を形成する。ここでは、上部絶縁層１３として、無機絶縁層１３Ａ（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）および有機絶縁層１３Ｂ（厚さ：例えば１〜３μｍ、好ましくは２〜３μｍ）をこの順で形成する。有機絶縁層１３Ｂのうち非表示領域に位置する部分全体を除去してもよい。なお、有機絶縁層１３Ｂを形成しなくてもよい。

無機絶縁層１３Ａとして、層間絶縁層１１と同様の無機絶縁膜（層間絶縁層１１として例示した絶縁膜）を用いることができる。ここでは、無機絶縁層１３Ａとして、例えば、ＳｉＮｘ層（厚さ：３００ｎｍ）をＣＶＤ法で形成する。有機絶縁層１３Ｂは、例えば、感光性樹脂材料を含む有機絶縁膜（例えばアクリル系樹脂膜）であってもよい。この後、有機絶縁層１３Ｂのパターニングを行う。これにより、各画素領域Ｐにおいて、有機絶縁層１３Ｂに、無機絶縁層１３Ａの一部を露出する開口部１３Ｂｐを形成する。開口部１３Ｂｐは、基板１の法線方向から見たとき、ドレイン電極ＤＥに重なるように配置される。

・ＳＴＥＰ８：共通電極ＣＥの形成（図９Ｊ）
続いて、図９Ｊに示すように、上部絶縁層１３上に共通電極ＣＥを形成する。

まず、上部絶縁層１３上に、不図示の第１の透明導電膜（厚さ：２０〜３００ｎｍ）を形成する。ここでは、例えば、スパッタリング法で、第１の透明導電膜としてインジウム−亜鉛酸化物膜を形成する。第１の透明導電膜の材料としては、インジウム−錫酸化物（ＩＴＯ）、インジウム−亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。この後、第１の透明導電膜のパターニングを行う。パターニングでは、例えば、シュウ酸系エッチング液を用いてウェットエッチングを行ってもよい。これにより、共通電極ＣＥを得る。共通電極ＣＥは、例えば、画素コンタクトホールＣＨｐが形成される画素コンタクト部形成領域上に開口部１５ｐを有している。共通電極ＣＥは、画素コンタクト部形成領域を除いて、表示領域の略全体に亘って配置されていてもよい。

・ＳＴＥＰ９：誘電体層１７の形成（図９Ｋ）
次いで、図９Ｋに示すように、共通電極ＣＥを覆うように誘電体層（厚さ：５０〜５００ｎｍ）１７を形成する。

誘電体層１７の材料は、無機絶縁層１３Ａの材料として例示した材料と同じであってもよい。ここでは、誘電体層１７として、例えばＣＶＤ法でＳｉＮ膜を形成する。

この後、公知のフォトリソ工程により、誘電体層１７および無機絶縁層１３Ａのエッチングを行い、開口部１７ｐ、１３Ａｐを形成する。開口部１７ｐは、基板１の法線方向から見たとき、少なくとも部分的に開口部１３Ｂｐ、１３Ａｐに重なっていればよい。これにより、画素領域には、酸化物半導体層７の第２領域７２の一部を露出する画素コンタクトホールＣＨｐが形成される。画素コンタクトホールＣＨｐは、無機絶縁層１３Ａに形成された開口部１３Ａｐ、有機絶縁層１３Ｂの開口部１３Ｂｐおよび誘電体層１７の開口部１７ｐから構成される。

なお、ここでは、無機絶縁層１３Ａのパターニングを誘電体層１７と同時に行っている。代わりに、有機絶縁層１３Ｂを形成した後、誘電体層１７を形成する前に、有機絶縁層１３Ｂをマスクとして無機絶縁層１３Ａのパターニング（開口部１３Ａｐの形成）を行ってもよい。

・ＳＴＥＰ１０：画素電極ＰＥの形成（図９Ｌ）
次いで、誘電体層１７上および画素コンタクトホールＣＨｐ内に、不図示の第２の透明導電膜（厚さ：２０〜３００ｎｍ）を形成する。第２の透明導電膜の材料は、第１の透明導電膜の材料として例示した材料と同じであってもよい。

次いで、第２の透明導電膜のパターニングを行う。ここでは、例えば、シュウ酸系エッチング液を用いて、第２の透明導電膜のウェットエッチングを行う。これにより、図９Ｌに示すように、各画素領域に、スリット（または切欠き部）を有する画素電極ＰＥを形成する。画素電極ＰＥは、誘電体層１７上および画素コンタクトホールＣＨｐ内に形成され、画素コンタクトホールＣＨｐ内でドレイン電極ＤＥに接する。このようにして、アクティブマトリクス基板１００が製造される。

なお、上述した変形例１〜３のアクティブマトリクス基板１０１、１０２、１０３についても、ゲートコンタクト部の位置やゲート電極の形状は異なるが、アクティブマトリクス基板１００と同様の方法で製造され得る。

（第２の実施形態）
以下、第２の実施形態のアクティブマトリクス基板を説明する。本実施形態のアクティブマトリクス基板は、ソースコンタクト部において、ゲート電極層ＭＥ内に形成された接続電極を介して、酸化物半導体層７とソース電極ＳＥ（ソースバスラインＳＬ）とを電気的に接続する点で、前述の実施形態と異なる。

図１０Ａは、第２の実施形態のアクティブマトリクス基板２００における各画素領域Ｐを例示する平面図である。図１０Ｂは、図１０Ａに示すＩ−Ｉ’線に沿った断面図である。図１０Ｃは、図１０Ａに示すＩＩ−ＩＩ’線に沿った断面図である。図２Ａ〜図２Ｃと同様の構成要素には同じ参照符号を付して説明を省略する。アクティブマトリクス基板１００は複数の画素領域Ｐを有するが、以下では、単一の画素領域Ｐについて説明する。

本実施形態の画素ＴＦＴ（ＴＦＴ）２０は、ダブルゲート構造を有する酸化物半導体ＴＦＴである。ＴＦＴ２０は、酸化物半導体層７と、酸化物半導体層７の上方に配置されたゲート電極（「上部ゲート電極」ともいう。）ＧＥと、酸化物半導体層７と基板１との間に配置された下部導電部３と、ソース電極ＳＥおよびドレイン電極ＤＥと、を備える。ゲート電極ＧＥは、酸化物半導体層７の一部上にゲート絶縁層９を介して配置されている。下部導電部３は、酸化物半導体層７の基板１側に下部絶縁層５を介して配置されている。下部導電部３は、ゲート電極ＧＥおよびゲートバスラインＧＬに電気的に接続されており、ＴＦＴ２０のゲート電極（「下部ゲート電極」ともいう。）として機能する。

本実施形態では、ＴＦＴ２０は、接続電極８をさらに有している。接続電極８は、ゲート電極ＧＥと同じ導電膜を用いて（すなわちゲート電極層ＭＥ内に）形成された島状電極である。接続電極８は、ソースコンタクト部において、酸化物半導体層７の第１領域７１とソース電極ＳＥ（またはソースバスラインＳＬ）とを電気的に接続する。接続電極８は、例えば、基板１の法線方向から見たとき、ソースバスラインＳＬの上方において、酸化物半導体層７の端部を跨ぐように配置されていてもよい。接続電極８と下部絶縁層５との間には、ゲート絶縁層９と同じ絶縁膜から形成された（すなわちゲート絶縁層９と同層に形成された）第１絶縁層９１が配置されている。第１絶縁層９１は島状であり、基板１の法線方向から見たとき、第１絶縁層９１の周縁と接続電極８の周縁とは整合している。

下部絶縁層５および第１絶縁層９１には、ソースバスラインＳＬの一部および酸化物半導体層７（第２領域７２）の一部を露出するソースコンタクトホールＣＨｓが形成されている。ソースコンタクトホールＣＨｓは、下部絶縁層５に形成されたソース用開口部５ｓと、第１絶縁層９１に形成された第１第１開口部９１ｓとから構成されている。ソース用開口部５ｓおよび第１第１開口部９１ｓは、基板１の法線方向から見たとき、少なくとも部分的に重なっている。図示するように、第１第１開口部９１ｓの側面の一部は、酸化物半導体層７上に位置しており、酸化物半導体層７の端面だけでなく、酸化物半導体層７の上面の一部もソースコンタクトホールＣＨｓ内で露出してもよい。接続電極８は、第１絶縁層９１上およびソースコンタクトホールＣＨｓ内に配置され、ソースコンタクトホールＣＨｓ内で、ソース電極ＳＥ（またはソースバスラインＳＬ）および酸化物半導体層７の両方に電気的に接続されている。接続電極８は、ソースコンタクトホールＣＨｓ内において、ソース電極ＳＥの露出部分および酸化物半導体層７の露出部分に直接接していてもよい。

下部導電部３は、ソースメタル層ＭＳ内に形成されている。下部導電部３は、基板１の法線方向から見たとき、酸化物半導体層７の少なくともチャネル領域７Ｃに重なるように配置された島状電極である。下部導電部３は、ゲート接続部において、ゲート電極ＧＥ（またはゲートバスラインＧＬ）に電気的に接続されている。この例では、ゲート接続部において、下部絶縁層５およびゲート絶縁層９には、下部導電部３の一部を露出する下部ゲートコンタクトホールＣＨｑが形成されている。ゲート電極ＧＥは、下部ゲートコンタクトホールＣＨｑ内で、下部導電部３に電気的に接続されている。ゲート電極ＧＥは、下部導電部３の露出部分に直接接していてもよい。

なお、図示する例では、基板１の法線方向から見たとき、下部ゲートコンタクトホールＣＨｑおよびゲートコンタクトホールＣＨｇは重なっているが、これらのコンタクトホールは重なっていなくてもよい。

下部ゲートコンタクトホールＣＨｑは、下部絶縁層５に形成された開口部５ｑおよびゲート絶縁層９に形成された開口部９ｑから構成されている。本実施形態では、開口部５ｑおよび開口部９ｑの側面は互いに整合している。このような構成は、同じマスクを用いて下部絶縁層５およびゲート絶縁層９のエッチングを行うことで形成され得る。

後述するように、本実施形態では、下部絶縁層５およびゲート絶縁層９に対する同一のエッチング工程で、ソースコンタクト部のソースコンタクトホールＣＨｓおよびゲート接続部の下部ゲートコンタクトホールＣＨｑを同時に形成することが可能である。

＜変形例４＞
図１１Ａは、変形例４のアクティブマトリクス基板２０１における各画素領域Ｐを例示する平面図である。図１１Ｂは、図１１Ａに示すＩ−Ｉ’線に沿った断面図である。図１１Ｃは、図１１Ａに示すＩＩ−ＩＩ’線に沿った断面図である。図２Ａ〜図２Ｃと同様の構成要素には同じ参照符号を付して説明を省略する。

変形例４のアクティブマトリクス基板２０１は、ＴＦＴ２０がシングルゲート構造を有するトップゲート型ＴＦＴである点で、アクティブマトリクス基板２００と異なる。

アクティブマトリクス基板２０１では、ゲート接続部が設けられておらず、下部導電部３は、ゲートバスラインＧＬおよびゲート電極ＧＥとは電気的に分離されている。従って、下部導電部３がＴＦＴ２０の下部ゲート電極として機能しない。下部導電部３は、アクティブマトリクス基板１００などと同様に、ＴＦＴ２０の遮光層として機能する。

＜アクティブマトリクス基板の製造方法＞
次に、図面を参照しながら、本実施形態のアクティブマトリクス基板の製造方法を説明する。ここでは、アクティブマトリクス基板２００の製造方法を例に説明する。

図１２Ａから図１２Ｇは、それぞれ、アクティブマトリクス基板２００の製造方法を説明するための模式図である。各図の（ａ）および（ｂ）は工程断面図であり、各図の（ｃ）は工程平面図である。各図の（ａ）および（ｂ）は、それぞれ、各図の（ｃ）のＡ−Ａ’線およびＢ−Ｂ’線に沿った工程断面図である。以下では、アクティブマトリクス基板２００における複数の単位領域のうちの１つの単位領域について製造方法の説明を行う。また、各層の材料、厚さ、形成プロセスなどについては、アクティブマトリクス基板１００と同様であれば説明を省略する。

・ＳＴＥＰ１〜３：ソースメタル層ＭＳ、下部絶縁層５および酸化物半導体層７の形成
基板１上に、ソースバスラインＳＬ、ソース電極ＳＥ、および下部導電部３を含むソースメタル層ＭＳを形成する。この後、ソースメタル層ＭＳを覆うように、下部絶縁層５を形成する。本工程では、下部絶縁層５にソース用開口部５ｓを形成するためのパターニングを行わない。

続いて、下部絶縁層５の上に酸化物半導体膜を形成し、酸化物半導体膜のパターニングを行う。これにより、図１２Ａに示すように、ＴＦＴ１０の活性層となる酸化物半導体層７を得る。

・ＳＴＥＰ４：ゲート絶縁層９およびゲート電極ＧＥの形成（図１２Ｂ〜図１２Ｅ）
次いで、酸化物半導体層７を覆うように、ゲート絶縁膜９０を形成する。この後、公知のフォトリソ工程により、ゲート絶縁膜９０および下部絶縁層５のパターニング（ドライエッチング）を行う。これにより、図１２Ｂに示すように、ソースコンタクト部において、ソース電極ＳＥの一部および酸化物半導体層７の一部（例えば酸化物半導体層７の端部）を露出するソースコンタクトホールＣＨｓを形成するとともに、ゲート接続部において、下部導電部３の一部を露出する下部ゲートコンタクトホールＣＨｑを形成する。

ソースコンタクトホールＣＨｓは、下部絶縁層５のソース用開口部５ｓおよびゲート絶縁膜９０の第１第１開口部９１ｓから構成されている。

下部ゲートコンタクトホールＣＨｑは、下部絶縁層５の開口部５ｑおよびゲート絶縁膜９０の開口部９ｑから構成されている。下部ゲートコンタクトホールＣＨｑは、酸化物半導体層７に接しないように、酸化物半導体層７から間隔を空けて配置される。下部ゲートコンタクトホールＣＨｑは、後から形成されるゲートコンタクト部のゲートコンタクトホールＣＨｇに少なくとも部分的に重なるように配置されてもよい。これにより、ゲート接続部を形成する目的でゲート電極ＧＥおよび下部導電部３の面積を拡大しなくてもよいので、画素開口率の増大を抑制できる。

続いて、図１２Ｃに示すように、ゲート絶縁膜９０上、および第１開口部９１ｓ、開口部９ｑ内にゲート電極膜８０を形成する。

この後、図１２Ｄに示すように、公知のフォトリソ工程により、ゲート電極膜８０のパターニング（例えばウェットエッチング）を行うことで、ゲート電極ＧＥおよび接続電極８を含むゲート電極層ＭＥを形成する。ゲート電極ＧＥは、下部ゲートコンタクトホールＣＨｑ内で下部導電部３に接続されている。ゲート電極ＧＥは、下部導電部３の露出表面に直接接していてもよい。接続電極８は、ソースコンタクトホールＣＨｓ内で酸化物半導体層７の第２領域７２およびソース電極ＳＥに接続されている。接続電極８は、第２領域７２およびソース電極ＳＥの露出表面に直接接していてもよい。

次いで、ゲート電極膜８０のパターニングと同じレジストマスクを用いてゲート絶縁膜９０をさらにパターニングする（例えばドライエッチング）。これにより、図１２Ｅに示すように、ゲート電極ＧＥの下方にゲート絶縁層９が形成されるとともに、接続電極８の下方に第１絶縁層９１が形成される。基板１の法線方向から見たとき、ゲート電極ＧＥの側面とゲート絶縁層９の側面は整合する。また、接続電極８の側面と第１絶縁層９１の側面とは整合する。

上記の方法の代わりに、ゲート電極膜８０のパターニング後、レジストマスクを除去し、パターニングされたゲート電極膜（ゲート電極層ＭＥ）をマスクとして、ゲート絶縁膜９０のパターニングを行ってもよい。

本工程によって、酸化物半導体層７のうち、基板１の法線方向から見たとき、ゲート電極ＧＥに重なる領域７Ｃは「チャネル領域」となり、その両側に位置する領域は、それぞれ、第１領域７１及び第２領域７２となる。

・ＳＴＥＰ５：層間絶縁層１１の形成（図１２Ｆ）
次いで、酸化物半導体層７、ゲート絶縁層９、接続電極８およびゲート電極ＧＥを覆う層間絶縁層１１を形成する。この後、例えばドライエッチングで、層間絶縁層１１に、酸化物半導体層７の第２領域７２の一部を露出するドレイン用開口部１１ｄと、ゲート電極ＧＥの一部を露出するゲートコンタクトホールＣＨｇとを形成する。

・ＳＴＥＰ６：ゲートメタル層ＭＧの形成（図１２Ｇ）
次いで、層間絶縁層１１上にゲート用導電膜を形成し、ゲート用導電膜のパターニングを行う。これにより、図１２Ｇに示すように、ゲートバスラインＧＬおよびドレイン電極ＤＥを含むゲートメタル層ＭＧを形成する。

・ＳＴＥＰ７〜９：上部絶縁層１３、共通電極ＣＥ、誘電体層１７および画素電極ＰＥの形成
この後、図示しないが、アクティブマトリクス基板１００と同様の方法で、上部絶縁層１３、共通電極ＣＥ、誘電体層１７および画素電極ＰＥを形成する。このようにして、アクティブマトリクス基板２００が製造される。

なお、上述した変形例４のアクティブマトリクス基板２０１についても、ゲート接続部を設けない（開口部９ｑ、１１ｑを形成しない）点以外は、アクティブマトリクス基板２００と同様の方法で製造され得る。

＜変形例５＞
図１３Ａは、変形例５のアクティブマトリクス基板２０２における各画素領域Ｐを例示する平面図である。図１３Ｂは、図１３Ａに示すＩ−Ｉ’線に沿った断面図である。図１３Ｃは、図１３Ａに示すＩＩ−ＩＩ’線に沿った断面図である。図２Ａ〜図２Ｃと同様の構成要素には同じ参照符号を付して説明を省略する。

変形例５のアクティブマトリクス基板２０２では、ソースコンタクト部において、酸化物半導体層７の第１領域７１に開口部７ｓが形成されている点で、アクティブマトリクス基板２００と異なる。なお、酸化物半導体層７に開口部７ｓを設ける代わりに、切欠き部を設けてもよい。

アクティブマトリクス基板２０２では、酸化物半導体層７の開口部７ｓ（または切欠き部）は、基板１の法線方向から見たとき、下部絶縁層５のソース用開口部５ｓおよび第１絶縁層９１の第１開口部９１ｓに少なくとも部分的に重なるように配置されている。ソースコンタクトホールＣＨｓは、ソース用開口部５ｓ、第１開口部９１ｓ、酸化物半導体層７の開口部７ｓ（または切欠き部）によって構成されている。接続電極８は、ソースコンタクトホールＣＨｓ内で酸化物半導体層７およびソース電極ＳＥ（またはソースバスラインＳＬ）に電気的に接続されている。

本変形例によると、位置合わせずれが生じた場合でも、接続電極８と酸化物半導体層７とのコンタクト面積が維持され得る。

図１４Ａから図１４Ｄは、それぞれ、変形例５のアクティブマトリクス基板２０２の製造方法の一例を説明するための模式図である。各図の（ａ）および（ｂ）は工程断面図であり、各図の（ｃ）は工程平面図である。各図の（ａ）および（ｂ）は、それぞれ、各図の（ｃ）のＡ−Ａ’線およびＢ−Ｂ’線に沿った工程断面図である。 まず、アクティブマトリクス基板２００と同様に、基板１上に、ソースメタル層ＭＳおよび下部絶縁層５を形成する。

次いで、図１４Ａに示すように、開口部７ｓを有する酸化物半導体層７を形成する。

この後、酸化物半導体層７を覆うようにゲート絶縁膜９０を形成する。次いで、ゲート絶縁膜９０上に形成した不図示のレジスト層をマスクとして、ゲート絶縁膜９０および下部絶縁層５のパターニングを行う。下部絶縁層５は、ゲート絶縁膜９０上のレジスト層および酸化物半導体層７をマスクとしてエッチングされる。これにより、図１４Ｂに示すように、ソース電極ＳＥに達するソースコンタクトホールＣＨｓと、下部導電部３に達する下部ゲートコンタクトホールＣＨｑとを得る。

ソースコンタクトホールＣＨｓは、ゲート絶縁膜９０に形成される第１開口部９１ｓ、下部絶縁層５に形成されるソース用開口部５ｓ、および酸化物半導体層７の開口部７ｓを含む。第１開口部９１ｓは、例えば、開口部７ｓよりも大きいサイズを有し、開口部７ｓ全体を露出するように形成されてもよい。これにより、基板１の法線方向から見たとき、開口部７ｓは第１開口部９１ｓの内部に位置する。言い換えると、第１開口部９１ｓの側面は、酸化物半導体層７上に位置する。この場合、下部絶縁層５は、酸化物半導体層７をマスクとしてエッチングされるので、下部絶縁層５に形成されるソース用開口部５ｓの側面は、開口部７ｓの側面に整合する。

続いて、図１４Ｃに示すように、ゲート絶縁膜９０上、ソースコンタクトホールＣＨｓ内および下部ゲートコンタクトホールＣＨｑ内に、ゲート電極膜８０を形成する。

次に、図１４Ｄに示すように、ゲート電極膜８０およびゲート絶縁膜９０のパターニングを行う。これにより、ゲート電極膜８０から接続電極８およびゲート電極ＧＥが形成され、ゲート絶縁膜９０から第１絶縁層９１およびゲート絶縁層９が形成される。この後の工程は、アクティブマトリクス基板２００の製造方法と同様である。

＜他のアクティブマトリクス基板＞
本願発明のアクティブマトリクス基板の構造は、第１および第２の実施形態で例示した構造に限定されない。上記実施形態では、ゲートバスラインと画素ＴＦＴのドレイン電極とは、同じ導電膜を用いて（同層に）形成されているが、これらは異なる導電層内に（別層に）形成されてもよい。あるいは、画素ＴＦＴはドレイン電極を有していなくてもよい。

図１５Ａは、他のアクティブマトリクス基板３０１における各画素領域Ｐを例示する平面図である。図１５Ｂは、図１５Ａに示すＩ−Ｉ’線に沿った断面図である。図１５Ｃは、図１５Ａに示すＩＩ−ＩＩ’線に沿った断面図である。図２Ａ〜図２Ｃと同様の構成要素には同じ参照符号を付して説明を省略する。

アクティブマトリクス基板３０１は、各画素領域において、画素ＴＦＴはドレイン電極ＤＥを有しておらず、画素ＴＦＴの酸化物半導体層７は画素電極ＰＥに直接接している点で、アクティブマトリクス基板１００と異なっている。

アクティブマトリクス基板３０１では、画素電極ＰＥは、誘電体層１７、上部絶縁層１３および層間絶縁層１１に形成された画素コンタクトホールＣＨｐ内で、酸化物半導体層７の第２領域７２に直接接している。ドレイン電極ＤＥを設けないことで、画素開口率を高めることが可能である。また、ゲートバスラインＧＬと画素コンタクト部との間隔を小さくできる。

図示していないが、アクティブマトリクス基板３０１に示す画素コンタクト部の構造（ドレイン電極ＤＥを設けない構造）を、アクティブマトリクス基板１００以外のアクティブマトリクス基板１０１〜１０３、２００〜２０２に適用してもよい。

本願発明のアクティブマトリクス基板は、タッチセンサを備えた表示装置（タッチパネル）に適用してもよい。タッチパネルでは、アクティブマトリクス基板に、タッチセンサ用の複数の電極（以下、「センサ電極」）と、タッチセンサの駆動用および／または検出用の複数の配線（以下、「タッチ配線」と総称する）とが設けられることがある。各タッチ配線は、対応するセンサ電極に電気的に接続される。共通電極が、センサ電極を兼ねる場合もある。図示していないが、タッチパネルにおいては、ゲートバスラインとは別層に、タッチ配線およびドレイン電極を形成してもよい。

さらに、上記実施形態では、共通電極ＣＥ上に誘電体層１７を介して画素電極ＰＥが配置されているが、画素電極ＰＥ上に誘電体層１７を介して共通電極ＣＥが配置されていてもよい。このような電極構造は、例えば特開２００８−０３２８９９号公報、特開２０１０−００８７５８号公報に記載されている。参考のため、国際公開第２０１２／０８６５１３号、特開２００８−０３２８９９号公報および特開２０１０−００８７５８号公報の開示内容の全てを本明細書に援用する。

本願発明の実施形態のアクティブマトリクス基板は、ＦＦＳモード、Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ（ＩＰＳ）モードのような横電界モードの液晶表示装置に限らず、垂直配向モード（ＶＡモード）液晶表示装置にも適用され得る。これらの液晶表示装置の構造は良く知られているので、説明を省略する。

＜酸化物半導体について＞
酸化物半導体層７に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。

酸化物半導体層７は、２層以上の積層構造を有していてもよい。酸化物半導体層７が積層構造を有する場合には、酸化物半導体層７は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層７が上層と下層とを含む２層構造を有する場合、２層のうちゲート電極側に位置する層（ボトムゲート型なら下層、トップゲート型なら上層）に含まれる酸化物半導体のエネルギーギャップは、ゲート電極と反対側に位置する層（ボトムゲート型なら上層、トップゲート型なら下層）に含まれる酸化物半導体のエネルギーギャップよりも小さくてもよい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、ゲート電極側に位置する層の酸化物半導体のエネルギーギャップが、ゲート電極と反対側に位置する層の酸化物半導体のエネルギーギャップよりも大きくてもよい。

非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。

酸化物半導体層７は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層７は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層７は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。

なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。

酸化物半導体層７は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ_２Ｏ_３−ＳｎＯ_２−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層７は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｇａ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。

本発明の実施形態のアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などに広く適用できる。

１ ：基板
３ ：下部導電部
５ ：下部絶縁層
５ｓ ：ソース用開口部
７ ：酸化物半導体層
７Ｃ、７Ｃａ、７Ｃｂ ：チャネル領域
７ｓ ：開口部
８ ：接続電極
９ ：ゲート絶縁層
１１ ：層間絶縁層
１１ｄ ：ドレイン用開口部
１３ ：上部絶縁層
１３Ａ ：無機絶縁層
１３Ｂ ：有機絶縁層
１５ｐ ：共通電極の開口部
１７ ：誘電体層
７１ ：第１領域
７２ ：第２領域
８０ ：ゲート電極膜
９０ ：ゲート絶縁膜
９１ ：第１絶縁層
９１ｓ ：第１開口部
１００、１０１、１０２、１０３、２００、２０１、２０２、３０１：アクティブマトリクス基板
ＤＥ ：ドレイン電極
ＧＥ ：ゲート電極
ＳＥ ：ソース電極
ＳＬ ：ソースバスライン
ＧＬ ：ゲートバスライン
ＣＥ ：共通電極
ＰＥ ：画素電極
ｇ１ ：ゲート電極の第１部分
ｇｅ、ｇｅ１、ｇｅ２ ：ゲート電極の延設部
ＣＨｇ、ＣＨｇ１、ＣＨｇ２ ：ゲートコンタクトホール
ＣＨｐ ：画素コンタクトホール
ＣＨｑ ：下部ゲートコンタクトホール
ＣＨｓ ：ソースコンタクトホール
ＭＥ ：ゲート電極層
ＭＧ ：ゲートメタル層
ＭＳ ：ソースメタル層

Claims (25)

1. 複数の画素領域を有するアクティブマトリクス基板であって、
   基板と、
   前記基板の主面に支持された、第１方向に延びる複数のソースバスラインと、
   前記複数のソースバスラインを覆う下部絶縁層と、
   前記下部絶縁層の上方に形成され、前記第１方向に交差する第２方向に延びる複数のゲートバスラインと、
   前記複数の画素領域のそれぞれに対応付けて配置された酸化物半導体ＴＦＴおよび画素電極と、を備え、
   前記複数の画素領域のそれぞれにおいて、
   前記酸化物半導体ＴＦＴは、
   前記下部絶縁層上に配置された酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１領域および第２領域とを含み、前記第１領域は前記複数のソースバスラインの対応する１つに電気的に接続され、前記第２領域は前記画素電極に電気的に接続されている、酸化物半導体層と、
   前記酸化物半導体層の少なくとも前記チャネル領域上にゲート絶縁層を介して配置されたゲート電極であって、前記複数のゲートバスラインとは別層に形成されており、かつ、隣接する画素領域に配置されたゲート電極とは分離して配置されている、ゲート電極と、を有し、
   前記酸化物半導体層および前記ゲート電極は層間絶縁層で覆われており、前記層間絶縁層は、前記ゲート電極の一部を露出する少なくとも１つのゲートコンタクトホールを有し、
   前記複数のゲートバスラインの１つは、前記層間絶縁層上および前記少なくとも１つのゲートコンタクトホール内に配置され、前記少なくとも１つのゲートコンタクトホール内で、前記ゲート電極に電気的に接続されている、アクティブマトリクス基板。
2. 前記複数の画素領域のそれぞれにおいて、前記酸化物半導体ＴＦＴは、前記酸化物半導体層の前記第２領域と前記画素電極とを接続するドレイン電極をさらに有し、
   前記ドレイン電極は、前記複数のゲートバスラインと同層に形成されている、請求項１に記載のアクティブマトリクス基板。
3. 前記複数の画素領域のそれぞれにおいて、前記酸化物半導体ＴＦＴの前記ゲート電極は、前記基板の前記主面の法線方向から見たとき、前記酸化物半導体層に重なる第１部分と、前記第１部分から前記酸化物半導体層に重ならないように延びる延設部とを含み、
   前記少なくとも１つのゲートコンタクトホールは、前記ゲート電極の前記延設部の一部を露出するように配置されている、請求項１または２に記載のアクティブマトリクス基板。
4. 前記複数の画素領域のそれぞれは、前記基板の前記主面の法線方向から見たとき、前記複数のソースバスラインと同層に形成された電極および配線がいずれも存在していないソースメタル不存在領域を有しており、
   前記少なくとも１つのゲートコンタクトホールは、前記基板の前記主面の法線方向から見たとき、前記ソースメタル不存在領域の内部に位置している、請求項３に記載のアクティブマトリクス基板。
5. 前記複数の画素領域のそれぞれにおいて、前記少なくとも１つのゲートコンタクトホールは、前記基板の前記主面の法線方向から見たとき、前記ゲート電極の縁部を跨いで配置されている、請求項４に記載のアクティブマトリクス基板。
6. 前記複数の画素領域のそれぞれにおいて、前記少なくとも１つのゲートコンタクトホールは、前記基板の前記主面の法線方向から見たとき、前記酸化物半導体層の前記チャネル領域に少なくとも部分的に重なっている、請求項１または２に記載のアクティブマトリクス基板。
7. 前記複数の画素領域のそれぞれにおいて、前記少なくとも１つのゲートコンタクトホールは、間隔を空けて配置された複数のゲートコンタクトホールを含む、請求項３から５のいずれかに記載のアクティブマトリクス基板。
8. 前記複数の画素領域のそれぞれにおいて、前記基板の前記主面の法線方向から見たとき、
   前記ゲート電極の前記延設部は、前記第１部分の両側にそれぞれ配置された第１延設部および第２延設部を含み、
   前記複数のゲートコンタクトホールは、前記第１延設部に重なるように配置された第１ゲートコンタクトホールと、前記第２延設部に重なるように配置された第２ゲートコンタクトホールとを含む、請求項７に記載のアクティブマトリクス基板。
9. 前記複数の画素領域のそれぞれにおいて、
   前記酸化物半導体ＴＦＴは、前記１つの対応するソースバスラインと同じ導電膜を用いて一体的に形成されたソース電極をさらに有し、
   前記下部絶縁層は、前記ソース電極の一部を露出するソース用開口部を有し、
   前記酸化物半導体層の前記第１領域は、前記ソース用開口部内で前記ソース電極の前記一部に電気的に接続されている、請求項１から８のいずれかに記載のアクティブマトリクス基板。
10. 前記複数の画素領域のそれぞれにおいて、
    前記酸化物半導体ＴＦＴは、
    前記１つの対応するソースバスラインと同じ導電膜を用いて一体的に形成されたソース電極と、
    前記ゲート電極と同層に形成された接続電極と、
    前記接続電極と前記下部絶縁層との間に配置され、かつ、前記ゲート絶縁層と同層に形成された第１絶縁層と、をさらに有し、
    前記下部絶縁層は、前記ソース電極の一部を露出するソース用開口部を有し、
    前記第１絶縁層は、前記酸化物半導体層の前記第１領域の一部を露出し、かつ、前記基板の前記主面の法線方向から見たとき、前記ソース用開口部に少なくとも部分的に重なる第１開口部を有し、
    前記接続電極は、前記下部絶縁層の前記ソース用開口部および前記第１絶縁層の前記第１開口部を含むソースコンタクトホール内で、前記酸化物半導体層の前記第１領域の前記一部および前記ソース電極の前記一部に電気的に接続されている、請求項１から８のいずれかに記載のアクティブマトリクス基板。
11. 前記複数の画素領域のそれぞれにおいて、
    前記酸化物半導体ＴＦＴは、前記酸化物半導体層と前記基板との間に配置され、かつ、前記複数のソースバスラインと同層に形成された下部導電部をさらに有し、
    前記ゲート絶縁層および前記下部絶縁層は、前記下部導電部の一部を露出する下部ゲートコンタクトホールを有し、
    前記ゲート電極は、前記下部ゲートコンタクトホール内で、前記下部導電部に電気的に接続されている、請求項１０に記載のアクティブマトリクス基板。
12. 前記複数の画素領域のそれぞれにおいて、
    前記酸化物半導体層は、前記基板の前記主面の法線方向から見たとき、前記ソース用開口部および前記第１開口部の両方に少なくとも部分的に重なる第２開口部または切欠き部を有し、
    前記ソースコンタクトホールは、前記酸化物半導体層の前記第２開口部または前記切欠き部をさらに含む、請求項１０または１１に記載のアクティブマトリクス基板。
13. 前記複数の画素領域のそれぞれにおいて、前記基板の前記主面の法線方向から見たとき、前記ゲート電極は、前記１つの対応するゲートバスラインと重なるように、前記第２方向に延びている、請求項１から１２のいずれかに記載のアクティブマトリクス基板
14. 前記複数の画素領域のそれぞれにおいて、前記基板の前記主面の法線方向から見たとき、前記ゲート電極の全体は、前記１つの対応するゲートバスラインに重なっている、請求項１３に記載のアクティブマトリクス基板。
15. 前記複数の画素領域のそれぞれにおいて、前記酸化物半導体層は他のチャネル領域をさらに含み、
    前記基板の前記主面の法線方向から見たとき、前記ゲート電極は、前記他のチャネル領域に重なる第２部分をさらに含み、
    前記ゲート電極の前記延設部は、前記第１部分と前記第２部分との間に位置する第３部分を含み、
    前記少なくとも１つのゲートコンタクトホールは、前記延設部の前記第３部分上に配置されている、請求項３から５のいずれかに記載のアクティブマトリクス基板。
16. 前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１から１５のいずれかに記載のアクティブマトリクス基板。
17. 前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項１６に記載のアクティブマトリクス基板。
18. 複数の画素領域を有し、かつ、前記複数の画素領域のそれぞれに対応付けて配置された酸化物半導体ＴＦＴを備えるアクティブマトリクス基板の製造方法であって、
    （ａ）基板上にソース用導電膜を形成し、前記ソース用導電膜のパターニングを行うことにより、複数のソースバスラインと、各画素領域における前記酸化物半導体ＴＦＴのソース電極とを含むソースメタル層を形成する工程であって、前記各画素領域における前記ソース電極は、前記複数のソースバスラインのうち対応する１つのソースバスラインに電気的に接続されている、工程と、
    （ｂ）前記ソースメタル層上に下部絶縁層を形成し、前記各画素領域において、前記下部絶縁層に、前記酸化物半導体ＴＦＴの前記ソース電極の一部を露出するソース用開口部を形成する工程と、
    （ｃ）前記各画素領域において、前記下部絶縁層上および前記ソース用開口部内に、前記酸化物半導体ＴＦＴの酸化物半導体層を形成する工程であって、前記酸化物半導体層は、前記ソース用開口部内で前記ソース電極に電気的に接続される、工程と、
    （ｄ）前記各画素領域において、前記酸化物半導体層の一部上に、ゲート絶縁層を介してゲート電極を形成する工程と、
    （ｅ）前記各画素領域において、前記酸化物半導体層および前記ゲート電極を覆うように層間絶縁層を形成し、前記層間絶縁層に、前記ゲート電極の一部を露出する少なくとも１つのゲートコンタクトホールを形成する工程と、
    （ｆ）前記層間絶縁層上にゲート用導電膜を形成し、前記ゲート用導電膜のパターニングを行うことにより、前記複数のゲートバスラインを含むゲートメタル層を形成する工程であって、前記各画素領域において、前記複数のゲートバスラインのうちの１つのゲートバスラインは、前記少なくとも１つのゲートコンタクトホール内で前記ゲート電極に電気的に接続される、工程と、
    （ｇ）前記各画素領域に画素電極を形成する工程であって、前記画素電極は、前記酸化物半導体ＴＦＴの前記酸化物半導体層に電気的に接続される工程と、
    を包含する、アクティブマトリクス基板の製造方法。
19. 前記工程（ｅ）において、前記層間絶縁層に、前記少なくとも１つのゲートコンタクトホールと同時に、前記酸化物半導体層の一部を露出するドレイン用開口部を形成し、
    前記工程（ｆ）において、前記ゲートメタル層は、前記各画素領域の前記酸化物半導体ＴＦＴのドレイン電極を含み、前記ドレイン電極は、前記ドレイン用開口部内で前記酸化物半導体層の前記一部に電気的に接続される、請求項１８に記載のアクティブマトリクス基板の製造方法。
20. 複数の画素領域を有し、かつ、前記複数の画素領域のそれぞれに対応付けて配置された酸化物半導体ＴＦＴを備えるアクティブマトリクス基板の製造方法であって、
    （Ａ）基板上にソース用導電膜を形成し、前記ソース用導電膜のパターニングを行うことにより、複数のソースバスラインと、各画素領域における前記酸化物半導体ＴＦＴのソース電極とを含むソースメタル層を形成する工程であって、前記各画素領域における前記ソース電極は、前記複数のソースバスラインのち対応する１つのソースバスラインに電気的に接続されている、工程と、
    （Ｂ）前記ソースメタル層上に下部絶縁層を形成する工程と、
    （Ｃ）前記各画素領域において、前記下部絶縁層上に、前記酸化物半導体ＴＦＴの酸化物半導体層を形成する工程と、
    （Ｄ）前記各画素領域において、前記酸化物半導体層を覆うようにゲート絶縁膜を形成し、前記ゲート絶縁膜および前記下部絶縁層に、前記ソース電極の一部および前記酸化物半導体層の一部を露出するソースコンタクトホールを形成する工程と、
    （Ｅ）前記ゲート絶縁膜上にゲート電極膜を形成し、前記ゲート電極膜および前記ゲート絶縁膜のパターニングを行うことにより、前記ゲート絶縁膜からゲート絶縁層と第１絶縁層とを形成し、前記ゲート電極膜から、前記ゲート絶縁層上に位置するゲート電極と、前記第１絶縁層上に位置する接続電極とを形成する工程であって、前記接続電極は、前記ソースコンタクトホール内で、前記酸化物半導体層の前記一部および前記ソース電極の前記一部に電気的に接続される、工程と、
    （Ｆ）前記各画素領域において、前記酸化物半導体層、前記接続電極および前記ゲート電極を覆うように層間絶縁層を形成し、前記層間絶縁層に、前記ゲート電極の一部を露出する少なくとも１つのゲートコンタクトホールを形成する工程と、
    （Ｇ）前記層間絶縁層上にゲート用導電膜を形成し、前記ゲート用導電膜のパターニングを行うことにより、前記複数のゲートバスラインを含むゲートメタル層を形成する工程であって、前記各画素領域において、前記複数のゲートバスラインのうちの１つのゲートバスラインは、前記少なくとも１つのゲートコンタクトホール内で前記ゲート電極に電気的に接続される、工程と、
    （Ｈ）前記各画素領域に画素電極を形成する工程であって、前記画素電極は、前記酸化物半導体ＴＦＴの前記酸化物半導体層に電気的に接続される工程と、
    を包含する、アクティブマトリクス基板の製造方法。
21. 前記工程（Ａ）において、前記ソースメタル層は、前記各単位領域における前記酸化物半導体ＴＦＴの下部導電部をさらに含み、
    前記工程（Ｄ）は、前記ゲート絶縁膜および前記下部絶縁層に、前記下部導電部の一部を露出する下部ゲートコンタクトホールを形成する工程をさらに含み、
    前記工程（Ｅ）において、前記ゲート電極は、前記ゲート絶縁層上および前記下部ゲートコンタクトホール内に形成され、前記下部ゲートコンタクトホール内で、前記下部導電部の前記一部に電気的に接続される、請求項２０に記載のアクティブマトリクス基板の製造方法。
22. 前記工程（Ｆ）において、前記層間絶縁層に、前記少なくとも１つのゲートコンタクトホールと同時に、前記酸化物半導体層の一部を露出するドレイン用開口部を形成し、
    前記工程（Ｇ）において、前記ゲートメタル層は、前記各画素領域の前記酸化物半導体ＴＦＴのドレイン電極を含み、前記ドレイン電極は、前記ドレイン用開口部内で前記酸化物半導体層の前記一部に電気的に接続される、請求項２０または２１に記載のアクティブマトリクス基板の製造方法。
23. 前記工程（Ｃ）において、前記酸化物半導体層は開口部または切欠き部を有し、
    前記工程（Ｄ）は、前記第１絶縁層および前記下部絶縁層に、それぞれ、前記酸化物半導体層の前記開口部または前記切欠き部に少なくとも部分的に重なるようにソース用開口部および第１開口部を形成する工程を含み、前記ソースコンタクトホールは、前記ソース用開口部、前記第１開口部、および前記酸化物半導体層の前記開口部または前記切欠き部から構成される、請求項２０から２２のいずれかに記載のアクティブマトリクス基板の製造方法。
24. 前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１８から２３のいずれかに記載のアクティブマトリクス基板の製造方法。
25. 前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項２４に記載のアクティブマトリクス基板の製造方法。

Images