WO2016195039A1 - アクティブマトリクス基板およびその製造方法、ならびにアクティブマトリクス基板を用いた表示装置 - Google Patents

アクティブマトリクス基板およびその製造方法、ならびにアクティブマトリクス基板を用いた表示装置 Download PDF

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Definitions

  • the present invention relates to an active matrix substrate using an oxide semiconductor and a manufacturing method thereof.
  • the pixel electrode 15 (here, the transparent conductive layer 17) is separated for each pixel region Pix.
  • the source line S extends in the second direction y at a distance d1 between the transparent conductive layers 17 adjacent in the first direction x.
  • the source wiring S and the transparent conductive layer 17 are formed in the same layer by patterning the second transparent conductive film. The distance between the source wiring S and the transparent conductive layer 17 is set so that they can be electrically separated.
  • a VA mode liquid crystal display device is usually provided with only a single transparent electrode layer (pixel electrode). For this reason, when the above embodiment is applied to a VA mode liquid crystal display device, a transparent auxiliary capacitor can be formed without adding a separate transparent electrode layer.
  • the TFT of the above embodiment may have a top contact structure in which the source / drain electrodes are in contact with the upper surface of the semiconductor layer, or may have a bottom contact structure in contact with the lower surface of the semiconductor layer.
  • a conductive film resistant to the etching solution used for patterning the semiconductor layer is used so that the source / drain electrodes formed before the semiconductor layer are not etched in the patterning process of the semiconductor layer.
  • Source / drain electrodes may be formed.
  • the source / drain electrodes can be formed using a polycrystalline metal oxide conductive film (eg, poly ITO) resistant to oxalic acid.

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Abstract

アクティブマトリクス基板（１００１）は、基板（１）上に第１および第２の方向にマトリクス状に配列された複数の画素領域と、第１の方向に延びる複数のゲート配線Ｇと、第２の方向に延びる複数のソース配線Ｓとを備え、複数の画素領域を含む表示領域（８００）と、表示領域の周辺に位置する非表示領域（９００）とを有し、各画素領域は、酸化物半導体層を含む薄膜トランジスタ（１０１）と、ドレイン電極（９）と一体的に形成された画素電極（１５）とを備え、ゲート電極（３）およびゲート配線Ｇは第１の透明導電膜から形成されており、ドレイン電極（９）および画素電極（１５）は第２の透明導電膜から形成されており、非表示領域（９００）に設けられ、かつ、金属膜から形成された複数のゲート信号線と、複数のゲート配線Ｇのそれぞれをゲート信号線のいずれかに接続する第１接続部とをさらに備える。

Description

アクティブマトリクス基板およびその製造方法、ならびにアクティブマトリクス基板を用いた表示装置
　本発明は、酸化物半導体を用いたアクティブマトリクス基板およびその製造方法に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。酸化物半導体ＴＦＴを備えるアクティブマトリクス基板（以下、「ＴＦＴ基板」）は、例えば特許文献１および２に開示されている。
特開２００３－８６８０８号公報 特開２０１０－４７４５８号公報
　例えば特許文献１に開示された従来のＴＦＴ基板では、表示領域に設けられるゲート配線、ソース配線、ＴＦＴのゲート電極、ソース・ドレイン電極などの電極および配線は、金属膜を用いて形成されている。このため、画素に占める光透過領域の割合（以下、「画素開口率」）を低下させる要因となる。
　これに対し、特許文献２は、ＴＦＴのゲート電極およびソース・ドレイン電極を、透明導電膜と金属薄膜との積層膜を用いて形成することにより、透明なＴＦＴを形成することを開示している。しかしながら、上記積層膜は金属薄膜を含むため、透明性に劣り、十分に高い光透過率を有するＴＦＴを実現することは難しい。
　本発明の一実施形態は、上記に鑑みてなされたものであり、その目的は、酸化物半導体ＴＦＴを備え、かつ、画素開口率および光透過率を高めることの可能なアクティブマトリクス基板および表示装置を提供することにある。
　本発明による一実施形態のアクティブマトリクス基板は、基板と、前記基板上に第１の方向および第２の方向にマトリクス状に配列された複数の画素領域と、前記第１の方向に延びる複数のゲート配線と、前記第２の方向に延びる複数のソース配線とを備えたアクティブマトリクス基板であって、前記複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域とを有しており、前記複数の画素領域のそれぞれは、前記基板に支持された薄膜トランジスタであって、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に形成された酸化物半導体層と、前記酸化物半導体層に接するように配置されたソース電極およびドレイン電極とを含む薄膜トランジスタと、前記ドレイン電極と一体的に形成された画素電極とを備え、前記ゲート電極は前記複数のゲート配線のいずれかに接続され、前記ソース電極は前記複数のソース配線のいずれかに接続されており、前記ゲート電極および前記複数のゲート配線は、第１の透明導電膜から形成されており、前記ドレイン電極および前記画素電極は、第２の透明導電膜から形成されており、前記アクティブマトリクス基板は、前記非表示領域に設けられ、かつ、金属膜から形成された複数のゲート信号線と、前記複数のゲート配線のそれぞれを、前記複数のゲート信号線のいずれかに接続する第１接続部とをさらに備える。
　ある実施形態において、前記複数のゲート配線を覆う層間絶縁層をさらに備え、前記複数のゲート信号線は、前記層間絶縁層上に形成されており、前記第１接続部では、前記複数のゲート配線のそれぞれは、前記層間絶縁層に設けられた開口内で前記いずれかのゲート信号線と接している。
　ある実施形態において、前記ソース電極および前記複数のソース配線は、前記第２の透明導電膜から形成されており、前記アクティブマトリクス基板は、前記非表示領域に設けられ、かつ、金属膜から形成された複数のソース信号線と、前記複数のソース配線のそれぞれを、前記複数のソース信号線のいずれかに接続する第２接続部とをさらに備える。
　ある実施形態において、前記ソース電極は前記第２の透明導電膜から形成され、前記複数のソース配線は金属膜から形成されている。
　ある実施形態において、前記ソース電極および前記複数のソース配線は、金属膜から形成されている。
　ある実施形態において、前記複数の画素領域のそれぞれは、他の薄膜トランジスタを含む回路をさらに備え、前記他の薄膜トランジスタは、前記第１の透明導電膜から形成された他のゲート電極と、前記他のゲート電極を覆うように延設された前記ゲート絶縁層と、前記ゲート絶縁層上に形成された他の酸化物半導体層と、前記他の酸化物半導体層に接するように配置された他のソース電極および他のドレイン電極とを含み、前記他のソース電極および前記他のドレイン電極のうち少なくとも一方は、前記第２の透明導電膜から形成されている。
　ある実施形態において、前記第１の透明導電膜から形成されたコモン電極をさらに備え、前記コモン電極は、前記ゲート絶縁層を介して、前記画素電極の少なくとも一部と重なっている。
　ある実施形態において、前記第２の透明導電膜から一体的に形成された前記ドレイン電極および前記画素電極を含む透明導電層は、画素領域ごとに分離され、かつ、前記第２の方向に延びる縁部に凹部を有しており、前記凹部は、前記酸化物半導体層と重なるように配置されている。
　ある実施形態において、前記酸化物半導体層はインジウムおよび錫を含む。
　ある実施形態において、前記酸化物半導体層はＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記第２の透明導電膜はインジウム－亜鉛酸化物である。
　本発明の一実施形態の表示装置は、上記のいずれかに記載のアクティブマトリクス基板と、前記アクティブマトリクス基板と対向するように配置された対向基板と、前記アクティブマトリクス基板と前記対向基板との間に設けられた表示媒体層とを備える。
　ある実施形態において、前記アクティブマトリクス基板および前記対向基板のうちの少なくとも一方はブラックマトリクスを有しており、前記基板の法線方向から見たとき、前記ブラックマトリクスは、前記第１の方向に延びる第１遮光部と、前記ソース配線に対応する位置に設けられ、前記第２の方向に延びる第２遮光部とを含み、前記第１遮光部の幅は、前記ゲート配線の幅よりも小さく、前記第２遮光部の幅は、前記ソース配線の幅よりも大きい。
　ある実施形態において、前記基板の法線方向から見たとき、前記第１遮光部と、前記ゲート配線とは重なっていない。
　本発明による一実施形態のアクティブマトリクス基板の製造方法は、それぞれが薄膜トランジスタを含む複数の画素領域を有するアクティブマトリクス基板の製造方法であって、（ａ）基板上に第１の透明導電膜を形成し、前記第１の透明導電膜のパターニングにより、複数のゲート配線および前記薄膜トランジスタのゲート電極を形成する工程と、（ｂ）前記複数のゲート配線および前記ゲート電極を覆うゲート絶縁層を形成する工程と、（ｃ）前記ゲート絶縁層上に、前記薄膜トランジスタの酸化物半導体層を形成する工程と、（ｄ）前記酸化物半導体層上および前記ゲート絶縁層上に、第２の透明導電膜を形成し、前記第２の透明導電膜のパターニングにより、前記酸化物半導体層に接するソース電極およびドレイン電極と画素電極とを形成する工程であって、前記画素電極は前記ドレイン電極と一体的に形成される、工程と、（ｅ）前記ソース電極および前記ドレイン電極上に層間絶縁層を形成し、前記層間絶縁層および前記ゲート絶縁層に、前記複数のゲート配線のいずれかの一部を露出する第１開口を形成する工程と、（ｆ）前記層間絶縁層上および前記第１開口内に金属膜を形成し、前記金属膜のパターニングにより、前記第１開口内で前記いずれかのゲート配線と接するゲート信号線を形成する工程とを包含する。
　ある実施形態において、前記酸化物半導体層はインジウムおよび錫を含む酸化物半導体を含み、前記第２の透明導電膜はインジウム錫酸化物またはインジウム亜鉛酸化物を含み、前記工程（ｄ）では、リン酸、硝酸および酢酸を含む混酸をエッチング液として、前記第２の透明導電膜のウェットエッチングを行う。
　ある実施形態において、前記工程（ｄ）では、前記第２の透明導電膜のパターニングにより、前記ソース電極と一体的に複数のソース配線を形成し、前記工程（ｅ）では、前記層間絶縁層に、前記複数のソース配線のいずれかの一部を露出する第２開口を形成し、前記工程（ｆ）では、前記金属膜のパターニングにより、前記第２開口内で前記いずれかのソース配線と接するソース信号線を形成する。
　ある実施形態において、前記工程（ｆ）では、前記金属膜のパターニングにより、複数のソース配線およびソース信号線を形成する。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系の半導体を含む。
　本発明の実施形態によると、酸化物半導体ＴＦＴを備え、かつ、画素開口率および光透過率を高めることの可能なアクティブマトリクス基板および表示装置を提供できる。
（ａ）および（ｂ）は、第１の実施形態のアクティブマトリクス基板１００１における表示領域８００および非表示領域９００の一部を示す断面図である。 第１の実施形態のアクティブマトリクス基板１００１の概略を示す平面図である。 アクティブマトリクス基板１００１における表示領域８００の一部を例示する平面図である。 （ａ）は、アクティブマトリクス基板１００１を用いた液晶表示装置２００１の一例を示す模式的な断面図であり、（ｂ）は、液晶表示装置２００１におけるブラックマトリクスの一例を示す平面図である。 アクティブマトリクス基板１００１の製造方法を説明するための工程断面図であり、（ａ）は、表示領域８００におけるＴＦＴ１０１およびコモン電極４を形成する領域、（ｂ）は、非表示領域９００における第１接続部３０および第２接続部４０を形成する領域を示す。 アクティブマトリクス基板１００１の製造方法を説明するための工程断面図であり、（ａ）は、表示領域８００におけるＴＦＴ１０１およびコモン電極４を形成する領域、（ｂ）は、非表示領域９００における第１接続部３０および第２接続部４０を形成する領域を示す。 アクティブマトリクス基板１００１の製造方法を説明するための工程断面図であり、（ａ）は、表示領域８００におけるＴＦＴ１０１およびコモン電極４を形成する領域、（ｂ）は、非表示領域９００における第１接続部３０および第２接続部４０を形成する領域を示す。 第２の実施形態のアクティブマトリクス基板１００２を例示する断面図である。 アクティブマトリクス基板１００２における表示領域８００の一部を示す平面図である。 アクティブマトリクス基板１００２を用いた液晶表示装置に用いられるブラックマトリクスの一例を示す平面図である。 第３の実施形態のアクティブマトリクス基板１００３を例示する断面図である。 アクティブマトリクス基板１００３における表示領域８００の一部を示す平面図である。 第３の実施形態の他のアクティブマトリクス基板を例示する平面図である。 第４の実施形態のアクティブマトリクス基板１００４を例示する図である。 アクティブマトリクス基板１００４における機能回路ｍに用いられる回路用ＴＦＴの一例を示す断面図である。 アクティブマトリクス基板１００１を適用した有機ＥＬ表示装置２００２の概略を示す図である。
　上述したように、特許文献２に記載された透明なＴＦＴ（薄膜トランジスタ）では、透明導電膜と金属薄膜との積層膜からなる電極を用いているので、透明性の高いＴＦＴを実現することは困難である。また、透明導電膜は、金属膜の電気抵抗の２～３桁程度高い電気抵抗を有することから、上記積層膜の電気抵抗は、同じ厚さの金属膜の電気抵抗よりも大幅に高くなる。このため、上記積層膜を用いた電極・配線を、額縁領域（非表示領域）に設けられるゲート信号線、ソース信号線などの配線に用いると、狭額縁化が困難になる。より低抵抗な電極・配線を形成するために、積層膜中の金属膜を厚くすると、透明性がさらに低下してしまう。このように、光透過率の向上と低抵抗化とはトレードオフの関係にある。また、透明導電膜および金属膜の積層構造を形成するため、成膜工程が複雑になり、生産性を低下させる可能性がある。
　これに対し、本発明者は、透明性が要求される表示領域と、低抵抗な配線が要求される額縁領域とで異なる配線構造を採用することにより、ＴＦＴの光透過率の向上と、額縁領域に設けられる配線の低抵抗化とを両立できることを見出し、本願発明に想到した。
　本願発明の実施形態では、表示領域内において、ゲート電極、ゲート配線などの電極・配線に透明導電膜を用いて透明性を高めるとともに、額縁領域内においては、透明導電膜よりも低抵抗な金属膜を用いて信号線などの配線を設ける。これにより、表示領域には、透明性が高く、かつ、生産性に優れた酸化物半導体ＴＦＴを形成できる。また、ドレイン電極と画素電極とを、透明導電膜を用いて一体的に形成することにより、生産性を高めることも可能になる。一方、額縁領域には、低抵抗な金属配線を用いた信号線、駆動回路などを形成できる。従って、大型化、高精細化、狭額縁化といった要求に応えるための設計自由度が大きくなる。
　（第１の実施形態）
　以下、図面を参照しながら、本発明によるアクティブマトリクス基板の第１の実施形態を説明する。本実施形態のアクティブマトリクス基板は、例えば、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードで表示を行う液晶表示装置に用いられる。
　図１（ａ）および（ｂ）は、本実施形態のアクティブマトリクス基板１００１における表示領域８００および非表示領域９００の一部を示す断面図である。図２は、アクティブマトリクス基板１００１の概略を示す平面図である。
　図２に示すように、アクティブマトリクス基板１００１は、第１の方向ｘおよび第２の方向ｙにマトリクス状に配列された複数の画素領域Ｐｉｘと、第１の方向ｘに延びる複数のゲート配線Ｇと、第２の方向ｙに延びる複数のソース配線Ｓとを備えている。第１の方向ｘに延びる複数のコモン配線（不図示）をさらに備えていてもよい。図２では、複数のゲート配線Ｇのうちｉ本目のゲート配線Ｇ（ｉ）、複数のソース配線Ｓのうちｎ本目のソース配線Ｓ（ｎ）のみを示している。画素領域Ｐｉｘは、表示装置の複数の画素に対応する領域である。
　アクティブマトリクス基板１００１のうち、複数の画素領域Ｐｉｘを含む領域８００を「表示領域」、表示領域８００の周辺に位置する領域９００を「非表示領域」（または「額縁領域」）と称する。非表示領域９００には、ゲート信号線２１、ソース信号線２３、コモン信号線などの信号線、端子部、駆動回路などが設けられ得る。各信号線は、駆動回路からの信号を画素領域Ｐｉｘに設けられたＴＦＴに供給する。図２では、ゲート配線Ｇ（ｉ）に対応するゲート信号線２１（ｉ）、ソース配線Ｓ（ｎ）に対応するソース信号線２３（ｎ）のみを示している。
　本実施形態では、ゲート配線Ｇおよびソース配線Ｓは、それぞれ、透明導電膜から形成されている。一方、ゲート信号線２１およびソース信号線２３は、それぞれ、金属膜から形成されている。非表示領域９００には、各ゲート配線Ｇを、対応するゲート信号線２１に接続する複数の第１接続部３０と、各ソース配線Ｓを、対応するソース信号線２３に接続する複数の第２接続部４０とが設けられている。図示しないが、透明導電膜から形成されたコモン配線を、金属膜から形成されたコモン信号線に接続する接続部がさらに設けられていてもよい。
　なお、ゲート配線Ｇおよびゲート信号線２１をまとめて「ゲートバスライン」と呼ぶこともあり、ソース配線Ｓおよびソース信号線２３をまとめて「ソースバスライン」と呼ぶこともある。つまり、本願明細書では、ゲートバスラインのうち、主に表示領域８００内に位置する部分（第１の部分）を「ゲート配線」と呼び、主に非表示領域９００内に位置する部分（第２の部分）を「ゲート信号線」と呼んでいる。また、ソースバスラインのうち、主に表示領域８００内に位置する部分（第１の部分）を「ソース配線」と呼び、主に非表示領域９００内に位置する部分（第２の部分）を「ソース信号線」と呼んでいる。
　図２に示す例では、第１接続部３０および第２接続部４０は、非表示領域９００内に配置されているが、表示領域８００内に配置されていても構わない。第１接続部３０が非表示領域９００に配置されている場合には、「ゲート配線」は、ゲートバスラインのうち表示領域８００から第１接続部３０まで延伸する部分も含む。第１接続部３０が表示領域８００に配置されている場合には、「ゲート信号線」は、ゲートバスラインのうち非表示領域９００から第１接続部３０まで延伸する部分も含む。同様に、第２接続部４０が非表示領域９００に配置されている場合には、「ソース配線」は、ソースバスラインのうち表示領域８００から第２接続部４０まで延伸する部分も含む。第２接続部４０が表示領域８００に配置されている場合には、「ソース信号線」は、ソースバスラインのうち非表示領域９００から第２接続部４０まで延伸する部分も含む。
　複数の画素領域Ｐｉｘのそれぞれは、図１（ａ）に示すように、基板１と、基板１に支持された酸化物半導体ＴＦＴ（以下、単に「ＴＦＴ」）１０１と、画素電極１５とを備える。
　ＴＦＴ１０１は、基板１に支持されたゲート電極３と、ゲート電極３を覆うゲート絶縁層５と、ゲート絶縁層５上に形成された酸化物半導体層７と、酸化物半導体層７に接するように配置されたソース電極８およびドレイン電極９とを有するボトムゲート構造のＴＦＴである。ゲート電極３は複数のゲート配線Ｇのいずれかに接続され、ソース電極８は複数のソース配線Ｓのいずれかに接続されている。ドレイン電極９は、画素電極１５と一体的に形成されている。本明細書では、画素電極１５およびドレイン電極９を含む層１７を、「透明導電層」と称する。
　本実施形態では、ゲート電極３、ゲート配線Ｇは、第１の透明導電膜から形成されている。ソース電極８、ソース配線Ｓ、透明導電層１７（ドレイン電極９および画素電極１５）は、第２の透明導電膜から形成されている。第１および第２の透明導電膜は、例えばインジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）などであり得る。
　酸化物半導体層７は、少なくともチャネル領域がゲート絶縁層５を介してゲート電極３と重なるように配置されている。本実施形態では、ゲート配線Ｇのうち酸化物半導体層７とゲート絶縁層５を介して重なる部分がゲート電極３となる。ソースおよびドレイン電極８、９は、酸化物半導体層７のチャネル領域の両側にそれぞれ電気的に接続されている。ソースおよびドレイン電極８、９は、それぞれ、酸化物半導体層７と直接接していてもよい。本実施形態では、ソース配線Ｓから第１の方向ｘに突出し、酸化物半導体層７と接する部分がソース電極８となる。
　各画素領域Ｐｉｘは、コモン電極４をさらに備えていてもよい。コモン電極４は、コモン配線Ｃと一体的に形成されていてもよい。本実施形態では、コモン電極４およびコモン配線Ｃは、第１の透明導電膜を用いて、ゲート電極３およびゲート配線Ｇと同じ層内に形成されている。
　画素電極１５の少なくとも一部は、ゲート絶縁層５を介してコモン配線Ｃと重なるように配置されていてもよい。これにより、コモン配線Ｃおよび画素電極１５を補助容量電極とする透明な補助容量が形成される。補助容量は、例えば液晶表示装置において、液晶容量と電気的に並列に接続される。
　ＴＦＴ１０１は、層間絶縁層（パッシベーション膜）１１で覆われている。この例では、層間絶縁層１１は、ＴＦＴ１１を覆い、かつ、画素電極１５を露出するように配置されている。
　非表示領域９００には、図１（ｂ）に示すように、複数のゲート信号線２１、複数のソース信号線２３、各ゲート配線Ｇを対応するゲート信号線２１に接続する第１接続部３０、各ソース配線Ｓを対応するソース信号線２３に接続する第２接続部４０などが設けられている。図示しないが、コモン信号線と、コモン配線Ｃをコモン信号線に接続するコモン接続部とがさらに設けられていてもよい。
　図示する例では、ゲート信号線２１、ソース信号線２３およびコモン信号線は、層間絶縁層１１上に、共通の金属膜を用いて形成されている。第１接続部３０では、ゲート信号線２１は、層間絶縁層１１およびゲート絶縁層５に形成された開口内で、ゲート配線Ｇと接している。第２接続部４０では、ソース信号線２３は、層間絶縁層１１に形成された開口内で、ソース配線Ｓと接している。図示しないが、コモン接続部も、第１接続部３０と同様の構成を有し得る。
　本実施形態では、表示領域８００内において、透明性の高い酸化物半導体ＴＦＴ１０１が設けられている。また、ソース配線Ｓおよびゲート配線Ｇも透明導電膜から形成されている。このため、金属電極および金属配線を用いた従来のアクティブマトリクス基板と比べて、表示領域全体に占める画素領域の割合（画素開口率）を高めることができる。また、透明導電膜および金属薄膜の積層膜から電極・配線を形成する場合（特許文献２）と比べて、光透過率を高めることができるとともに、成膜工程およびパターニング工程をより簡便にできるので、生産性を高めることが可能になる。一方、非表示領域では、ソース信号線およびゲート信号線を低抵抗な金属膜から形成している。このため、設計の自由度が高く、狭額縁化および高精細化に適したアクティブマトリクス基板を提供できる。例えば信号線の配線幅を小さくすることにより、さらなる狭額縁化を実現できる。
　酸化物半導体層７の酸化物半導体は、例えば、ＩｎおよびＳｎを含んでもよい。このような酸化物半導体として、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体などが挙げられる。これにより、後述するように、ソースとドレインとを分離するための第２透明導電膜のパターニングを、ウェットエッチングで行うことが可能になる。
　次に、図３を参照しながら、各画素領域Ｐｉｘの平面構造の一例をより具体的に説明する。図３は、表示領域８００の一部を例示する平面図である。
　図３に示すように、画素電極１５（ここでは透明導電層１７）は、画素領域Ｐｉｘごとに分離されている。ソース配線Ｓは、第１の方向ｘに隣接する透明導電層１７の間隔ｄ１において、第２の方向ｙに延びている。本実施形態では、ソース配線Ｓと、透明導電層１７とは、第２の透明導電膜をパターニングすることによって、同一層内に形成されている。ソース配線Ｓと透明導電層１７との間隔は、これらを電気的に分離し得るように設定される。
　ゲート配線Ｇおよびコモン配線Ｃは、基板１の法線方向から見たとき、透明導電層１７の第２の方向ｙに延びる縁部を横切るように延びている。第２の方向ｙに隣接する透明導電層１７の間隔ｄ２は、ゲート配線Ｇにもコモン配線Ｃにも重ならないように配置されていてもよい。
　透明導電層１７は、基板１の法線方向から見たとき、第２の方向ｙに延びる縁部に凹部１９を有していてもよい。凹部１９は、酸化物半導体層７上に位置し、酸化物半導体層７と重なっている。透明導電層１７のうち凹部１９の側面近傍の領域は、酸化物半導体層７と接しており、ドレイン電極９として機能する。また、ソース配線Ｓから酸化物半導体層７上に、凹部１９の内部に向かってソース電極８が突出している。酸化物半導体層７のうちソース電極８およびドレイン電極９の間に位置するＵ字状の領域がチャネル領域となる。
　このような構成では、ゲート配線Ｇおよびコモン配線Ｃは透明な配線であるため、これらの配線の幅、配置などによって光透過率がほとんど変化しない。従って、設計の自由度が大きい。例えば、後述するように、ブラックマトリクスの遮光部の幅および配置は、ゲート配線Ｇおよびコモン配線Ｃの幅および配置とは関係なく設定され得る。
　本実施形態のアクティブマトリクス基板１００１は、例えば表示装置に適用され得る。表示装置は、アクティブマトリクス基板１００１と、アクティブマトリクス基板１００１と対向するように配置された対向基板と、アクティブマトリクス基板１００１と対向基板との間に設けられた表示媒体層とを備えてもよい。表示媒体層は液晶層、有機ＥＬ層などであってもよい。
　図４（ａ）は、アクティブマトリクス基板１００１を用いた液晶表示装置２００１の一例を示す模式的な断面図である。液晶表示装置２００１は、アクティブマトリクス基板１００１と、アクティブマトリクス基板１００１と対向するように配置された対向基板９５０と、アクティブマトリクス基板１００１および対向基板９５０との間に配置された液晶層９３０と、表示用の光をアクティブマトリクス基板１００１に向けて出射するバックライトユニット９４０とを備えている。対向基板９５０には対向電極９１０、カラーフィルタ９２０およびブラックマトリクス（図示せず）が設けられている。図示しないが、アクティブマトリクス基板１００１および対向基板９５０のそれぞれの外側には、偏光板が配置されている。液晶層９３０およびバックライト９４０は、アクティブマトリクス基板１００１の表示領域８００に対応する領域に配置される。図示していないが、アクティブマトリクス基板１００１の非表示領域９００には、複数のゲート信号線、複数のソース信号線、ゲートドライバ回路、ソースドライバ回路などが配置されている。液晶表示装置２００１では、対向電極９１０と画素電極１５との間に与えられる電位差に応じて、液晶層９３０の液晶分子が画素毎に配向し、表示がなされる。
　図４（ｂ）は、液晶表示装置２００１におけるブラックマトリクスの一例を示す平面図である。ブラックマトリクス５１は、アクティブマトリクス基板１００１および対向基板９５０のうちのいずれか一方に設けられ得る。
　ブラックマトリクス５１は、第１の方向ｘに延びる第１遮光部５３と、第２の方向ｙに延びる第２遮光部５５と、複数の開口部とを含む。各開口部は、画素領域Ｐｉｘに対応する位置に設けられている。
　第１遮光部５３は、透明導電層１７の第２の方向ｙにおける間隔ｄ２に対応する位置に設けられている。第１遮光部５３はゲート配線Ｇと重なっていなくてもよい。第１遮光部５３の幅は、透明導電層１７の間隔ｄ２を遮光するように設定されていればよく、例えば間隔ｄ２およびアライメントマージンで決まる。第１遮光部５３の幅は、ゲート配線Ｇの幅よりも小さくてもよい。
　一方、第２遮光部５５は、ソース配線Ｓに対応する位置に設けられている。第２遮光部５５の幅は、ソース配線Ｓの幅よりも大きい。第２遮光部５５の幅は、透明導電層１７の第１の方向ｘにおける間隔ｄ１（ソース配線Ｓを含む）全体を遮光するように設定されていてもよい。
　金属膜を用いてゲート配線Ｇを形成する従来の表示装置では、通常、遮光部の幅はゲート配線Ｇを確実に遮光するように、ゲート配線Ｇの幅よりも大きく設定される。これに対し、本実施形態によると、ブラックマトリクス５１の第１遮光部５３の幅をゲート配線Ｇの幅よりも小さくできるので、画素開口率および光透過率を高めることができる。
　酸化物半導体層７に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層７は、２層以上の積層構造を有していてもよい。酸化物半導体層７が積層構造を有する場合には、酸化物半導体層７は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。酸化物半導体層７が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層７は、例えば、ＩｎおよびＳｎを含んでもよい。このような酸化物半導体として、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体などが挙げられる。ここで、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体の組成は、特に限定しないが、インジウムの原子数を［Ｉｎ］、錫の原子数を［Ｓｎ］、亜鉛の原子数を［Ｚｎ］と表したときに、例えば、下記式を満たすことが好ましい。
０．２＜［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）＜０．４
０．１＜［Ｓｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）＜０．４
０．２＜［Ｚｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）＜０．７
　また、酸化物半導体層７は、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層７は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層７は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。
　酸化物半導体層７は、上記の例示した酸化物半導体以外の酸化物半導体を含んでいてもよい。例えばＩｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
＜アクティブマトリクス基板１００１の製造方法＞
　次に、本実施形態におけるアクティブマトリクス基板１００１の製造方法の一例を説明する。
　図５～図７は、アクティブマトリクス基板１００１の製造方法を説明するための工程断面図である。各図の（ａ）は、表示領域８００におけるＴＦＴ１０１およびコモン電極４を形成する領域を示す。各図の（ｂ）は、非表示領域９００における第１接続部３０および第２接続部４０を形成する領域を示す。
　まず、図５（ａ）および（ｂ）に示すように、基板１上に、第１の透明導電膜を形成した後、これを公知のフォトリソ工程によりパターニングする。これにより、ゲート電極３、ゲート配線Ｇ、コモン電極４およびコモン配線Ｃを含むゲート配線層を形成する。次いで、ゲート配線層を覆うように、ゲート絶縁層５を形成する。
　基板１として、透明で絶縁性を有する基板を用いることができる。ここでは、ガラス基板を用いる。
　第１の透明導電膜として、例えばＩＴＯ（インジウム錫酸化物）膜、ＩＺＯ（インジウム亜鉛酸化物）膜、ＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、ＩＺＯ膜（厚さ：７５ｎｍ）を用いる。
　ゲート絶縁層５として、例えば、酸化シリコン（ＳｉＯ2）層や窒化シリコン（ＳｉＮx）層を用いてもよい。ここでは、ゲート絶縁層５として、酸化シリコン（ＳｉＯ2）層（厚さ：５０ｎｍ）を上層、窒化シリコン（ＳｉＮx）層（厚さ：３２５ｎｍ））を下層とする積層膜を用いる。
　次いで、ゲート絶縁層５の上に、例えばスパッタリング法により酸化物半導体膜を形成し、これをパターニングすることにより酸化物半導体層７を得る。酸化物半導体層７は、ゲート絶縁層５を介してゲート電極３と重なるように配置される。ここでは、酸化物半導体膜として、例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体膜（厚さ：５０ｎｍ）を用いる。酸化物半導体膜の厚さは例えば１０ｎｍ以上７０ｎｍ以下であってもよい。酸化物半導体層７を形成後、Ｎ2Ｏプラズマ処理などの酸化処理を行ってもよい。
　続いて、図６（ａ）および（ｂ）に示すように、ゲート絶縁層５および酸化物半導体層７を覆うように、第２の透明導電膜を形成し、第２の透明導電膜のパターニングにより、ソース電極８、ソース配線Ｓ、および透明導電層１７を含むソース配線層を形成する。透明導電層１７は、画素電極１５と、画素電極１５と一体的に形成されたドレイン電極９とを含む。ソース電極８およびドレイン電極９は、酸化物半導体層７と接するように配置される。このようにして、ＴＦＴ１０１が形成される。
　第２の透明導電膜として、例えばＩＴＯ（インジウム錫酸化物）膜、ＩＺＯ（インジウム亜鉛酸化物）膜、ＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、ＩＺＯ膜（厚さ：１００ｎｍ）を用いる。
　この例では、酸化物半導体層７はＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体層である。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は高い移動度を有する反面、還元されて酸素欠陥が生じると閾値電圧が負の方向にシフトしやすい。このため、酸化物半導体層７と直接接するソースおよびドレイン電極８、９は、水素を含まない透明導電膜（例えばＩＺＯ膜）から形成されていることが好ましい。
　第２の透明導電膜のパターニングは、ドライエッチングで行ってもよいし、ウェットエッチングで行ってもよい。ウェットエッチングを用いると、酸化物半導体層７へのダメージを抑えつつ、ソース・ドレインの分離を行うことができるので有利である。
　第２の透明導電膜としてＩＴＯ膜またはＩＺＯ膜を用いる場合、これらの酸化物膜のドライエッチングは困難であるため、一般に、これらの酸化物膜のパターニングにはウェットエッチングが用いられる。しかしながら、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を用いた従来のアクティブマトリクス基板では、ＩＴＯ膜またはＩＺＯ膜をパターニングする際のエッチング液で、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体などの酸化物半導体もエッチングされてしまう場合がある。このため、酸化物半導体層がエッチングされないようにエッチストップ層を形成する必要があった。
　これに対し、本発明者が検討したところ、酸化物半導体層７としてＩｎおよびＳｎを含む酸化物半導体層を用い、かつ、エッチング液として、例えばリン酸、硝酸および酢酸からなる混酸（リン硝酢酸）を用いると、上記問題が解決され得ることを見出した。第２の透明導電膜（ＩＴＯ膜またはＩＺＯ膜）はリン硝酢酸に溶け、ＩｎおよびＳｎを含む酸化物半導体（Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体など）はリン硝酢酸に溶けない。従って、リン硝酢酸を用いると、エッチストップ層で酸化物半導体層７を保護することなく、第２透明導電膜のパターニング（ソースドレイン分離）を行うことができるので、生産性を高めることができる。
　なお、ドライエッチングを用いて第２の透明導電膜のパターニングを行ってもよい。この場合には、ドライエッチングの際に、酸化物半導体層７の表面もエッチングされ（オーバーエッチ）、酸化物半導体層７の厚さが小さくなり、オン電流が低下する可能性がある。従って、オーバーエッチ量を考慮して、成膜時の酸化物半導体層７の厚さを予め大きく設定しておくことが好ましい。
　続いて、図７（ａ）および（ｂ）に示すように、ソース配線層および酸化物半導体層７を覆うように、層間絶縁層１１を形成する。層間絶縁層１１には、表示領域８００において、画素電極１５を露出する開口部を設けてもよい。また、非表示領域９００において、層間絶縁層１１およびゲート絶縁層５にはゲート配線Ｇを露出する第１開口ＣＨ１を形成し、層間絶縁層１１にはソース配線Ｓを露出する第２開口ＣＨ２を形成する。
　層間絶縁層１１として、酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜またはこれらの積層膜を用いることができる。ここでは、層間絶縁層１１として、例えば酸化珪素（ＳｉＯ2）膜（厚さ：３００ｎｍ）と、その上に形成された窒化珪素（ＳｉＮｘ）膜（厚さ：１５０ｎｍ）とを含む積層膜を用いる。
　この後、第２の透明導電膜のパターニングの際に酸化物半導体層７に生じた酸素欠陥を終端させるために、アニール処理を行ってもよい。アニール処理の温度は特に限定しないが、例えば２５０℃以上４５０℃以下、好ましくは３００℃以上４００℃以下であってもよい。３００℃以上の高温で処理を行うと、より効果的に欠陥準位を終端できるので、ＴＦＴの信頼性をさらに向上できる。
　なお、従来のアクティブマトリクス基板では、一般に、ソース・ドレイン電極として、酸化物半導体に対し良好なコンタクト特性を示すＴｉなどの金属電極が用いられる。しかしながら、上記のように高温（例えば３００℃以上）のアニール処理を行うと、金属電極と酸化物半導体層とが接触する界面において、金属に吸蔵されている水素がアニール処理の際に放出されて、酸化物半導体中の酸素を引き抜き、酸化物半導体層のキャリア濃度を上昇させる可能性がある。この結果、酸化物半導体層のチャネル領域のうちソース・ドレイン電極に接する部分も導体化され、実効的なチャネル長Ｌが短くなるおそれがある。キャリア濃度の上昇が顕著な場合、実効的なチャネル長Ｌがゼロとなり、トランジスタが導通状態となる可能性もある。これを避けるため、アニール処理の温度を低く設定すると、十分な信頼性が得られないおそれがある。
　これに対し、本実施形態では、ソース電極８およびドレイン電極９として、ＩＴＯ、ＩＺＯなどの金属酸化物を用いる。アニール処理の際にこれらの金属酸化物から放出される水素量は、Ｔｉなどの金属から放出される水素量よりも少ない。このため、高い温度でアニール処理を行っても、実効的なチャネル長Ｌが短くなるような不具合を生じにくい。従って、本実施形態によると、例えば３００℃以上の高い温度でアニール処理を行うことにより、所望のＴＦＴ特性を確保しつつ、ＴＦＴの信頼性をさらに高めることが可能になる。
　次いで、図１（ｂ）に示すように、層間絶縁層１１上および第１および第２開口内に金属膜を形成し、金属膜のパターニングを行うことにより、ゲート信号線２１およびソース信号線２３を形成する。ゲート信号線２１は第１開口内でゲート配線Ｇと接続される。ソース信号線２３は、第２開口内でソース配線Ｓと接続される。このようにして、第１接続部３０および第２接続部４０を得る。
　金属膜は、特に限定しないが、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を用いてもよい。
　（第２の実施形態）
　図面を参照しながら、本発明によるアクティブマトリクス基板の第２の実施形態を説明する。本実施形態のアクティブマトリクス基板は、ソース配線を金属膜から形成する点で、図１～図３に示すアクティブマトリクス基板１００１と異なる。
　図８は、本実施形態のアクティブマトリクス基板１００２を例示する断面図である。図９は、アクティブマトリクス基板１００２の表示領域８００の一部を示す平面図である。
　アクティブマトリクス基板１００２では、ＴＦＴ１０２のソース電極８は第２の透明導電膜から形成されているが、ソース配線ＭＳは金属膜から形成されている。ソース配線ＭＳは、対応するソース電極８と電気的に接続される。この例では、ソース配線ＭＳは、層間絶縁層１１上に形成され、層間絶縁層１１に設けられた開口内でソース電極８と接している。ソース配線ＭＳは、非表示領域に設けられるゲート信号線およびソース信号線と同じ金属膜から形成されていてもよい。この場合、ソース配線ＭＳは、ソース信号線と一体的に形成されていてもよい。
　図示しないが、非表示領域においては、前述の実施形態と同様に、ゲート配線Ｇとゲート信号線との接続部と、コモン配線Ｃとコモン信号線との接続部とを設ける。ソース配線ＭＳとソース信号線とを接続する接続部を形成しなくてもよい。その他の構成は、図１～図３に示す構成と同様である。
　本実施形態のアクティブマトリクス基板１００２は、液晶表示装置に適用され得る。液晶表示装置は、図４（ａ）を参照しながら前述した構成を有していてもよい。
　図１０は、本実施形態の液晶表示装置に用いるブラックマトリクスを例示する平面図である。ブラックマトリクス５１は、図４（ｂ）を参照しながら前述した構成と同様であってもよい。本実施形態でも、第１遮光部５３の幅をゲート配線Ｇの幅にかかわらず小さくできるので、画素開口率を向上できる。また、本実施形態では、ソース配線ＭＳと透明導電層１７（画素電極１５）とが同一層内に形成されないので、透明導電層１７の第１の方向ｘに沿った間隔ｄ１を、アクティブマトリクス基板１００１よりも小さくできる。さらに、低抵抗な金属膜からソース配線ＭＳを形成するので、透明導電膜から形成するよりも、ソース配線ＭＳの幅を小さくできる。従って、第２遮光部５５の幅を、図４（ｂ）に示すブラックマトリクスにおける第２遮光部５５の幅よりも低減できる。
　アクティブマトリクス基板１００２は、例えば図５～図７を参照しながら前述した方法と同様の方法で製造され得る。ただし、ソース配線ＭＳを第２の透明導電膜ではなく、金属膜から形成する。また、層間絶縁層１１にソース電極８を露出する開口を設け、この開口内で、ソース配線ＭＳとソース電極８とを接続する。本実施形態の製造方法によると、ソース電極８、ドレイン電極９および画素電極１５を同じ透明導電膜を用いて形成するので、生産性を向上できる。また、前述の実施形態と同様に、酸化物半導体層７に接するソース電極８およびドレイン電極９をＩＴＯまたはＩＺＯで形成するので、金属電極を用いる場合と比べて、より高い温度でアニール処理を行うことができ、信頼性の高いＴＦＴ１０２が得られる。
　（第３の実施形態）
　図面を参照しながら、本発明によるアクティブマトリクス基板の第３の実施形態を説明する。本実施形態のアクティブマトリクス基板は、ソース配線およびソース電極を金属膜を用いて形成する点で、図１～図３に示すアクティブマトリクス基板１００１と異なる。
　図１１は、本実施形態のアクティブマトリクス基板１００３を例示する断面図である。図１２は、アクティブマトリクス基板１００３の表示領域８００の一部を示す平面図である。
　アクティブマトリクス基板１００３では、ＴＦＴ１０３のソース電極８およびソース配線ＭＳは金属膜から形成されている。この例では、ソース電極８およびソース配線ＭＳは、層間絶縁層１１上に形成され、層間絶縁層１１に設けられた開口内で酸化物半導体層７と接している。ソース電極８およびソース配線ＭＳは、ゲート信号線２１およびソース信号線２３と同じ金属膜から形成されていてもよい。この場合、ソース配線ＭＳは、ソース信号線（図示せず）と一体的に形成されていてもよい。図示しないが、非表示領域においては、前述の実施形態と同様に、ゲート配線Ｇとゲート信号線との接続部と、コモン配線Ｃとコモン信号線との接続部とを設ける。ソース配線ＭＳとソース信号線とを接続する接続部を形成しなくてもよい。その他の構成は、図１～図３に示す構成と同様である。
　本実施形態でも、前述の実施形態と同様に、アクティブマトリクス基板１００３を液晶表示装置などの表示装置に適用してもよい。表示装置に使用するブラックマトリクス５１の構成は、図１０を参照しながら前述した構成と同様である。本実施形態でも、第１遮光部５３の幅をゲート配線Ｇの幅にかかわらず小さくできるので、画素開口率を向上できる。また、ソース電極８およびソース配線ＭＳと透明導電層１７（画素電極１５）とは同一層内に形成されない。さらに、低抵抗な金属膜からソース配線ＭＳを形成するので、ソース配線ＭＳの幅を小さくできる。従って、第２遮光部５５の幅を、図４（ｂ）に示すブラックマトリクスにおける第２遮光部５５の幅よりも低減できる。
　なお、図１３に示すように、ソース電極８は、第２の方向ｙに延びるソース配線ＭＳの一部であってもよい。このような構成では、透明導電層１７の第１の方向ｘにおける間隔ｄ１をさらに小さくできるので、画素開口率をさらに高めることが可能になる。
　アクティブマトリクス基板１００３は、例えば図５～図７を参照しながら前述した方法と同様の方法で製造され得る。ただし、ソース電極８およびソース配線ＭＳを第２の透明導電膜ではなく、金属膜からを形成する。また、層間絶縁層１１に酸化物半導体層７の一部を露出する開口を設け、この開口内で、ソース電極８と酸化物半導体層７を接続する。
　（第４の実施形態）
　図面を参照しながら、本発明によるアクティブマトリクス基板の第４の実施形態を説明する。
　図１４は、本実施形態のアクティブマトリクス基板１００４の一部を例示する図である。アクティブマトリクス基板１００４は、画素内に、他の酸化物半導体ＴＦＴ（「回路用ＴＦＴ」とする）を含む機能回路ｍを有する。その他の構造は、前述のアクティブマトリクス基板１００１～１００３のいずれかと同様であってもよい。
　機能回路ｍは、各種センサー回路、ゲートドライバ回路、ソースドライバ回路などであり得る。機能回路ｍを構成する回路用ＴＦＴの少なくとも１つは、第２の透明導電膜から形成されたソース電極またはドレイン電極を有していてもよい。回路用ＴＦＴの少なくとも１つは、例えば前述のＴＦＴ１０１、１０２、１０３と同様の構成を有するＴＦＴであってもよい。機能回路ｍに含まれる配線は、第１または第２の透明導電膜から形成された透明な配線であってもよい。これにより、機能回路ｍをブラックマトリクスで遮光する必要がなくなるので、画素開口率および光透過率を高めることができる。
　機能回路ｍとして、例えばドライバ回路を形成する場合には、非表示領域の信号線と同じ金属膜を用いて、機能回路ｍの配線を形成してもよい。この場合、回路用ＴＦＴは、図１５に例示するように、第１の透明導電膜から形成されたゲート電極８３と、酸化物半導体層８７と、第２の透明導電膜から形成されたソースおよびドレイン電極８８、８９とを有し、ソースおよびドレイン電極８８、８９は、それぞれ、金属配線９１、９２と接続されていてもよい。なお、金属配線を用いる場合には、機能回路ｍを遮光するようにブラックマトリクスを配置することが好ましい。
　（その他の実施形態）
　上記実施形態のアクティブマトリクス基板は、垂直配向モード（ＶＡモード）液晶表示装置に限られず、例えば、ＴＦＴ基板上に、画素電極と対向電極とを有する、例えば、Ｉｎ－Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ（ＩＰＳ）モードやＦｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ（ＦＦＳ）モードのような横電界モードの液晶表示装置にも適用できる。ＩＰＳモードやＦＦＳモードの液晶表示装置のＴＦＴの構造は良く知られているので、説明を省略する。
　なお、ＦＦＳモードの液晶表示装置などには、２層の透明電極層が設けられるため、それらを利用した補助容量の形成が可能である。これに対し、ＶＡモードの液晶表示装置には、通常、単一の透明電極層（画素電極）しか設けられていない。このため、上記実施形態をＶＡモードの液晶表示装置に適用すると、別途透明電極層を追加することなく、透明な補助容量を形成できるので、特に顕著な効果が得られる。
　さらに、上記では液晶表示装置を例に説明したが、上記実施形態のアクティブマトリクス基板は、有機エレクトロルミネセンス（ＥＬ）表示装置、無機エレクトロルミネセンス表示装置、ＭＥＭＳ表示装置等の他の表示装置にも用いられ得る。特に、有機ＥＬ表示装置に適用すると、有機ＥＬ表示装置の両面に映像が表示できる透明ディスプレイを実現できる。
　図１６は、上記実施形態のアクティブマトリクス基板を適用した有機ＥＬ表示装置２００２の概略を示す図である。
　有機ＥＬ表示装置２００２は、アクティブマトリクス基板１００１と、アクティブマトリクス基板１００１に対向するように配置された透明な対向基板７１０と、アクティブマトリクス基板１００１および対向基板７１０の間に配置された表示媒体層７２０とを備える。対向基板７１０の表示媒体層７２０側には、透明電極が形成されている。表示媒体層７２０は、画素電極に対応して配置された、赤色、緑色または青色の有機ＥＬ発光層７３０を含んでいる。有機ＥＬ発光層７３０で発する光は、アクティブマトリクス基板１００１側および対向基板７１０側の両方から出射するので、両面に映像を表示できる。アクティブマトリクス基板として、図８または図１１に示すアクティブマトリクス基板１００２、１００３を用いてもよい。
　従来の有機ＥＬ表示装置では、アクティブマトリクス基板に形成されるＴＦＴおよび金属配線に起因して、アクティブマトリクス基板側の画素開口率が低下するという問題があった。これに対し、有機ＥＬ表示装置２００２では、アクティブマトリクス基板１００１は透明なＴＦＴ１０１および透明なゲート配線を有しているので、アクティブマトリクス基板１００１側の画素開口率の低下を抑制できる。従って、有機ＥＬ表示装置２００２の両面で光を効率よく利用できる。
　上記実施形態におけるＴＦＴ１０１、１０２、１０３は、チャネル領域を覆うエッチストップを有するエッチストップ構造を有していてもよい。エッチストップ層として、例えば、ＳｉＯ2層などの酸素を含む絶縁層を用いることができる。エッチストップ構造を有するＴＦＴでは、ソース・ドレイン電極のチャネル側の端部は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば半導体層の上面のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
　上記実施形態のＴＦＴは、ソース・ドレイン電極が半導体層の上面と接するトップコンタクト構造であってもよいし、半導体層の下面と接するボトムコンタクト構造であってもよい。ボトムコンタクト構造の場合、半導体層のパターニング工程において、半導体層よりも先に形成されたソース・ドレイン電極がエッチングされないように、半導体層のパターニングに使用するエッチング液に耐性のある導電膜を用いてソース・ドレイン電極を形成してもよい。エッチング液としてシュウ酸を用いる場合には、ソース・ドレイン電極は、シュウ酸に耐性のある多結晶金属酸化物導電膜（例えばポリＩＴＯなど）を用いて形成され得る。
　本発明の実施形態は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などに広く適用できる。
　１　　　基板
　３　　ゲート電極
　４　　コモン電極
　５　　　ゲート絶縁層
　７　　　酸化物半導体層（活性層）
　８　　　ソース電極
　９　　　ドレイン電極
　１１　　　層間絶縁層
　１５　　　画素電極
　１７　　　透明導電層
　２１　　　ゲート信号線
　２３　　　ソース信号線
　１０１、１０２、１０３　　酸化物半導体ＴＦＴ
　Ｓ　　　ソース配線
　Ｇ　　　ゲート配線
　Ｃ　　　コモン配線
　１００１、１００２、１００３、１００４　　　アクティブマトリクス基板
　２００１　　　液晶表示装置
　２００２　　　有機ＥＬ表示装置

Claims (19)

  1. 　基板と、前記基板上に第１の方向および第２の方向にマトリクス状に配列された複数の画素領域と、前記第１の方向に延びる複数のゲート配線と、前記第２の方向に延びる複数のソース配線とを備えたアクティブマトリクス基板であって、前記複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域とを有しており、
    　前記複数の画素領域のそれぞれは、
    　　前記基板に支持された薄膜トランジスタであって、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に形成された酸化物半導体層と、前記酸化物半導体層に接するように配置されたソース電極およびドレイン電極とを含む薄膜トランジスタと、
    　　前記ドレイン電極と一体的に形成された画素電極と
    を備え、
    　前記ゲート電極は前記複数のゲート配線のいずれかに接続され、前記ソース電極は前記複数のソース配線のいずれかに接続されており、
    　前記ゲート電極および前記複数のゲート配線は、第１の透明導電膜から形成されており、
    　前記ドレイン電極および前記画素電極は、第２の透明導電膜から形成されており、
    　前記アクティブマトリクス基板は、
    　　前記非表示領域に設けられ、かつ、金属膜から形成された複数のゲート信号線と、
    　　前記複数のゲート配線のそれぞれを、前記複数のゲート信号線のいずれかに接続する第１接続部と
    をさらに備えるアクティブマトリクス基板。
  2. 　前記複数のゲート配線を覆う層間絶縁層をさらに備え、
    　前記複数のゲート信号線は、前記層間絶縁層上に形成されており、
    　前記第１接続部では、前記複数のゲート配線のそれぞれは、前記層間絶縁層に設けられた開口内で前記いずれかのゲート信号線と接している請求項１に記載のアクティブマトリクス基板。
  3. 　前記ソース電極および前記複数のソース配線は、前記第２の透明導電膜から形成されており、
    　前記アクティブマトリクス基板は、
    　　前記非表示領域に設けられ、かつ、金属膜から形成された複数のソース信号線と、
    　　前記複数のソース配線のそれぞれを、前記複数のソース信号線のいずれかに接続する第２接続部と
    をさらに備える請求項１または２に記載のアクティブマトリクス基板。
  4. 　前記ソース電極は前記第２の透明導電膜から形成され、
    　前記複数のソース配線は金属膜から形成されている請求項１または２に記載のアクティブマトリクス基板。
  5. 　前記ソース電極および前記複数のソース配線は、金属膜から形成されている請求項１または２に記載のアクティブマトリクス基板。
  6. 　前記複数の画素領域のそれぞれは、他の薄膜トランジスタを含む回路をさらに備え、
    　前記他の薄膜トランジスタは、
    　　前記第１の透明導電膜から形成された他のゲート電極と、
    　　前記他のゲート電極を覆うように延設された前記ゲート絶縁層と、
    　　前記ゲート絶縁層上に形成された他の酸化物半導体層と、
    　　前記他の酸化物半導体層に接するように配置された他のソース電極および他のドレイン電極と
    を含み、
    　前記他のソース電極および前記他のドレイン電極のうち少なくとも一方は、前記第２の透明導電膜から形成されている、請求項１から５のいずれかに記載のアクティブマトリクス基板。
  7. 　前記第１の透明導電膜から形成されたコモン電極をさらに備え、
    　前記コモン電極は、前記ゲート絶縁層を介して、前記画素電極の少なくとも一部と重なっている、請求項１から６のいずれかに記載のアクティブマトリクス基板。
  8. 　前記第２の透明導電膜から一体的に形成された前記ドレイン電極および前記画素電極を含む透明導電層は、画素領域ごとに分離され、かつ、前記第２の方向に延びる縁部に凹部を有しており、
    　前記凹部は、前記酸化物半導体層と重なるように配置されている請求項１から７のいずれかに記載のアクティブマトリクス基板。
  9. 　前記酸化物半導体層はインジウムおよび錫を含む請求項１から８のいずれかに記載のアクティブマトリクス基板。
  10. 　前記酸化物半導体層はＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体を含む請求項９に記載のアクティブマトリクス基板。
  11. 　前記第２の透明導電膜はインジウム－亜鉛酸化物である請求項１から１０のいずれかに記載のアクティブマトリクス基板。
  12. 　請求項１から１１のいずれかに記載のアクティブマトリクス基板と、
    　前記アクティブマトリクス基板と対向するように配置された対向基板と、
    　前記アクティブマトリクス基板と前記対向基板との間に設けられた表示媒体層と
    を備える表示装置。
  13. 　前記アクティブマトリクス基板および前記対向基板のうちの少なくとも一方はブラックマトリクスを有しており、
    　前記基板の法線方向から見たとき、前記ブラックマトリクスは、前記第１の方向に延びる第１遮光部と、前記ソース配線に対応する位置に設けられ、前記第２の方向に延びる第２遮光部とを含み、
    　前記第１遮光部の幅は、前記ゲート配線の幅よりも小さく、
    　前記第２遮光部の幅は、前記ソース配線の幅よりも大きい請求項１２に記載の表示装置。
  14. 　前記基板の法線方向から見たとき、前記第１遮光部と、前記ゲート配線とは重なっていない請求項１３に記載の表示装置。
  15. 　それぞれが薄膜トランジスタを含む複数の画素領域を有するアクティブマトリクス基板の製造方法であって、
    　（ａ）基板上に第１の透明導電膜を形成し、前記第１の透明導電膜のパターニングにより、複数のゲート配線および前記薄膜トランジスタのゲート電極を形成する工程と、
    　（ｂ）前記複数のゲート配線および前記ゲート電極を覆うゲート絶縁層を形成する工程と、
    　（ｃ）前記ゲート絶縁層上に、前記薄膜トランジスタの酸化物半導体層を形成する工程と、
    　（ｄ）前記酸化物半導体層上および前記ゲート絶縁層上に、第２の透明導電膜を形成し、前記第２の透明導電膜のパターニングにより、前記酸化物半導体層に接するソース電極およびドレイン電極と画素電極とを形成する工程であって、前記画素電極は前記ドレイン電極と一体的に形成される、工程と、
    　（ｅ）前記ソース電極および前記ドレイン電極上に層間絶縁層を形成し、前記層間絶縁層および前記ゲート絶縁層に、前記複数のゲート配線のいずれかの一部を露出する第１開口を形成する工程と、
    　（ｆ）前記層間絶縁層上および前記第１開口内に金属膜を形成し、前記金属膜のパターニングにより、前記第１開口内で前記いずれかのゲート配線と接するゲート信号線を形成する工程と
    を包含するアクティブマトリクス基板の製造方法。
  16. 　前記酸化物半導体層はインジウムおよび錫を含む酸化物半導体を含み、
    　前記第２の透明導電膜はインジウム錫酸化物またはインジウム亜鉛酸化物を含み、
    　前記工程（ｄ）では、リン酸、硝酸および酢酸を含む混酸をエッチング液として、前記第２の透明導電膜のウェットエッチングを行う、請求項１５に記載のアクティブマトリクス基板の製造方法。
  17. 　前記工程（ｄ）では、前記第２の透明導電膜のパターニングにより、前記ソース電極と一体的に複数のソース配線を形成し、
    　前記工程（ｅ）では、前記層間絶縁層に、前記複数のソース配線のいずれかの一部を露出する第２開口を形成し、
    　前記工程（ｆ）では、前記金属膜のパターニングにより、前記第２開口内で前記いずれかのソース配線と接するソース信号線を形成する請求項１５または１６に記載のアクティブマトリクス基板の製造方法。
  18. 　前記工程（ｆ）では、前記金属膜のパターニングにより、複数のソース配線およびソース信号線を形成する請求項１５または１６に記載のアクティブマトリクス基板の製造方法。
  19. 　前記酸化物半導体層は、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系の半導体を含む、請求項１５から１８のいずれかに記載のアクティブマトリクス基板の製造方法。
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