WO2017090477A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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semiconductor device
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誠一 内田
岡田　訓明
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シャープ株式会社
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/40—Arrangements for improving the aperture ratio

Definitions

  • the present invention relates to a semiconductor device including a thin film transistor (TFT), a display device, and a method for manufacturing the semiconductor device.
  • TFT thin film transistor
  • Display devices including an active matrix substrate provided with a switching element for each pixel are widely used.
  • An active matrix substrate including a thin film transistor (hereinafter referred to as “TFT”) as a switching element is referred to as a TFT substrate.
  • TFT thin film transistor
  • the portion of the TFT substrate corresponding to the pixel of the display device may also be referred to as a pixel.
  • oxide semiconductor TFT in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • a TFT substrate using an oxide semiconductor TFT is generally electrically connected to an oxide semiconductor TFT (hereinafter simply referred to as “TFT”) supported on the substrate and a drain electrode (drain metal) of the TFT.
  • TFT oxide semiconductor TFT
  • a pixel electrode is provided for each pixel.
  • the TFT is usually covered with an interlayer insulating layer.
  • the pixel electrode is provided on the interlayer insulating layer, and is connected to the drain electrode of the TFT in a contact hole formed in the interlayer insulating layer.
  • Patent Document 1 Such a configuration of the TFT substrate is disclosed in Patent Document 1, for example.
  • a drain electrode (typically a metal electrode) having a pattern that is slightly larger than the bottom surface of the pixel contact hole is arranged in the pixel. For this reason, it becomes a factor which reduces the ratio (henceforth "pixel aperture ratio") of the light transmissive area
  • the source bus line and the drain electrode are formed by patterning the same metal film.
  • the distance between the source bus line and the drain electrode is increased. Since it becomes smaller, the processing becomes difficult.
  • FIGS. 3 and 4 are a plan view and a cross-sectional view for explaining the TFT substrate 2000 disclosed in FIGS. 3 and 4 of Patent Document 2.
  • FIG. The TFT substrate 2000 includes a substrate 921, a TFT supported by the substrate 921, an interlayer insulating layer (planarization film) 926 that covers the TFT, and a pixel electrode 928.
  • the TFT includes a gate electrode 922, a gate insulating layer 923, an oxide semiconductor layer 924, and a source electrode 925s.
  • the source electrode 925 s is formed of a metal film having a stacked structure, and is disposed in contact with the upper surface of the oxide semiconductor layer 924.
  • the pixel electrode 928 is provided over the interlayer insulating layer 926 and in a contact hole 927 formed in the interlayer insulating layer 926, and is in direct contact with the oxide semiconductor layer 924 in the contact hole 927. That is, part of the pixel electrode 928 functions as a drain electrode.
  • a portion in contact with the pixel electrode 928 in the oxide semiconductor layer 924 is referred to as a drain contact region 924ad, and a portion in contact with the source electrode 925s is referred to as a source contact region.
  • a channel region 924ac of the oxide semiconductor layer 924 indicates a portion that is located between the source contact region and the drain contact region 924ad and overlaps with the gate electrode 922 with the gate insulating layer 923 provided therebetween.
  • a connection portion for directly connecting the pixel electrode 928 and the oxide semiconductor layer 924 is a “pixel contact portion”, which is formed in the interlayer insulating layer 926, and a contact hole for connecting the pixel electrode 928 and the oxide semiconductor layer 924.
  • 927 is referred to as a “pixel contact hole”. In the plan view of FIG. 13A, the bottom surface of the pixel contact hole 927 (that is, the underlying surface exposed by the pixel contact hole) is illustrated.
  • JP 2013-105136 A Japanese Patent No. 5330603
  • One embodiment of the present invention has been made in view of the above, and an object thereof is to provide a semiconductor device capable of realizing further high definition while ensuring high reliability.
  • a semiconductor device is a semiconductor device including a substrate and a thin film transistor supported by the substrate, and the thin film transistor includes a gate electrode, a gate insulating layer covering the gate electrode, and the gate.
  • An oxide semiconductor layer disposed on an insulating layer so as to partially overlap the gate electrode through the gate insulating layer, the channel region and source contact regions disposed on both sides of the channel region, respectively And an oxide semiconductor layer including a drain contact region and a source electrode in contact with the source contact region of the oxide semiconductor layer, and an insulating layer disposed to cover the oxide semiconductor layer
  • a plurality of pixels arranged in a matrix in the first direction and the second direction on the substrate, a plurality of gate wirings extending in the first direction, and the second direction extending in the second direction.
  • a plurality of source lines wherein the thin film transistor and the transparent electrode are disposed in each of the plurality of pixels, the gate electrode is connected to one of the plurality of gate lines, and the source electrode is Connected to one of a plurality of source lines.
  • the source contact region, the channel region, and the drain contact region are arranged in the second direction.
  • each of the plurality of gate wirings when viewed from the normal direction of the substrate, includes a gate wiring main portion extending in the first direction, and the gate wiring main portion in the second direction.
  • the gate wiring branch when viewed from the normal direction of the substrate, is located between a first portion overlapping the drain contact region, and between the first portion and the gate wiring main portion.
  • a maximum width in the channel width direction of the first portion is smaller than a maximum width in the channel width direction of the second portion.
  • the width of the gate wiring branch in the channel width direction decreases as the distance from the main portion of the gate wiring decreases.
  • the oxide semiconductor layer when viewed from the normal direction of the substrate, is disposed so as to cover the gate wiring branch and cross the gate wiring main part.
  • each of the plurality of source wirings when viewed from the normal direction of the substrate, includes a source wiring main portion extending in the second direction, and the source wiring main portion in the first direction.
  • An extended source line branch, and at least a portion of the source line branch is in contact with the source contact region.
  • a dielectric layer formed on the transparent electrode and another transparent electrode formed on the dielectric layer are further provided.
  • the apparatus further includes another transparent electrode disposed on the substrate side of the transparent electrode, and a dielectric layer disposed between the other transparent electrode and the transparent electrode.
  • the thin film transistor has a channel etch structure.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based oxide.
  • the In—Ga—Zn—O-based oxide includes a crystalline part.
  • the oxide semiconductor layer has a stacked structure.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device including a thin film transistor, in which a step (a) of forming a gate electrode on a substrate and a gate insulating layer covering the gate electrode are formed.
  • step (b) forming an oxide semiconductor film on the gate insulating layer and patterning the oxide semiconductor film, thereby forming an island shape that partially overlaps the gate electrode through the gate insulating layer
  • step (c) of obtaining an oxide semiconductor layer and a step of forming a source electrode in contact with the oxide semiconductor layer, wherein a region in contact with the source electrode in the oxide semiconductor layer becomes a source contact region
  • step (d) a step (e) of forming an insulating layer covering the oxide semiconductor layer, and a contact hole exposing a part of the oxide semiconductor layer is formed in the insulating layer
  • Step (f) and forming a transparent electrode directly in contact with the part of the oxide semiconductor layer in the contact hole on the insulating layer and in the contact hole, the oxide semiconductor layer Including a step (g), wherein the part of the substrate is a drain contact region, and a region of the oxide semiconductor layer located between the drain contact region and the source contact region is a channel region.
  • the drain contact region of the oxide semiconductor layer overlaps the gate electrode, and crosses at least part of the drain contact region in the channel width direction of the thin film transistor.
  • the width of the oxide semiconductor layer is larger than the width of the gate electrode, and Over gate electrode is covered with the oxide semiconductor layer through the gate insulating layer.
  • the thin film transistor has a channel etch structure.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based oxide.
  • the In—Ga—Zn—O-based oxide includes a crystalline part.
  • the oxide semiconductor layer has a stacked structure.
  • FIG. 1 is a schematic plan view of a semiconductor device 1001 according to a first embodiment.
  • (A) and (b) are schematic cross-sectional views taken along lines B-B ′ and C-C ′, respectively, of the semiconductor device 1001.
  • (A) And (b) is the top view and sectional drawing of the semiconductor device 2001 of the comparative example 1, respectively.
  • (A) And (b) is a typical enlarged plan view for demonstrating the minimum pixel pitch of the semiconductor device 2001 of the comparative example 1 and the semiconductor device 1001 of 1st Embodiment, respectively.
  • FIG. (A) is a top view of the semiconductor device 2002 of the comparative example 2
  • (b) and (c) are a plan view and a cross-sectional view illustrating an example of the semiconductor device 2002 when a pixel contact hole is misaligned. It is.
  • (A) And (b) is the top view and sectional drawing which illustrate the semiconductor device 1001 of 1st Embodiment, respectively, when the alignment shift
  • 4 is a schematic cross-sectional view of another semiconductor device 1002 of the first embodiment.
  • FIG. (A) And (b) is a top view which illustrates the semiconductor devices 1003 and 1004 of 2nd Embodiment, respectively.
  • FIG. (A) And (b) is the top view and sectional drawing which illustrate the semiconductor device 1005 of 3rd Embodiment, respectively. It is a top view which illustrates the semiconductor device of other embodiments. It is a typical top view showing an example of a plane structure of active matrix substrate 700 of a 4th embodiment. 4 is a cross-sectional view of a crystalline silicon TFT 710A and an oxide semiconductor TFT 710B in an active matrix substrate 700.
  • FIG. (A) And (b) is the top view and sectional drawing of the semiconductor device 2000 indicated by patent document 2, respectively.
  • the semiconductor device of this embodiment may be any device provided with a thin film transistor on a substrate, and widely includes various circuit boards, TFT substrates, and display devices provided with TFT substrates.
  • a TFT substrate will be described as an example.
  • the TFT substrate of this embodiment can be used for display devices such as a liquid crystal display device, an electrophoretic display device, a MEMS (Micro Electro Mechanical System) display device, and an organic EL (Electroluminescence) display device.
  • FIG. 1 is a schematic plan view of a semiconductor device 1001 according to the first embodiment of the present invention
  • FIGS. 2A and 2B are schematic cross-sectional views of the semiconductor device 1001, respectively. 2 shows a cross section taken along line BB ′ and CC ′ shown in FIG.
  • the semiconductor device 1001 includes a substrate 11, a plurality of source lines S and a plurality of gate lines G formed on the substrate 11.
  • the source wiring S extends along the Y direction (also referred to as “column direction” or “second direction”), and the gate wiring G extends in the X direction (“row direction” or “first direction” different from the Y direction. ”).
  • the semiconductor device 1001 includes a plurality of pixel regions Pix arranged in a matrix in the row direction and the column direction.
  • the pixel area Pix corresponds to a pixel of the liquid crystal display device.
  • the row direction and the column direction may be orthogonal to each other.
  • an area including a plurality of pixel areas Pix is referred to as a “display area”, and an area other than the display area is referred to as a “non-display area” or a “frame area”.
  • a terminal portion, a drive circuit, and the like can be provided in the non-display area.
  • Each pixel region Pix includes an oxide semiconductor TFT (hereinafter abbreviated as “TFT”) 101 supported on the substrate 11, an interlayer insulating layer 22 covering the TFT 101, and a pixel electrode 24.
  • TFT oxide semiconductor TFT
  • a common electrode 28 may be further provided on the pixel electrode 24 via a dielectric layer 26.
  • the pixel electrode 24 and the common electrode 28 are transparent electrodes formed of a conductive film that can transmit visible light (having translucency).
  • the TFT 101 is, for example, a bottom gate type TFT having a top contact structure.
  • the TFT 101 includes a gate electrode 12, a gate insulating layer 14 covering the gate electrode 12, an oxide semiconductor layer 16 disposed on the gate insulating layer 14, and a source electrode 18 in contact with a part of the oxide semiconductor layer 16.
  • the gate electrode 12 is connected to the corresponding gate line G
  • the source electrode 18 is connected to the corresponding source line S.
  • the oxide semiconductor layer 16 is disposed so as to partially overlap the gate electrode 12 with the gate insulating layer 14 interposed therebetween.
  • the pixel electrode 24 is separated for each pixel and is electrically connected to the corresponding TFT 101.
  • the pixel electrode 24 is disposed on the oxide semiconductor layer 16 through an insulating layer including the interlayer insulating layer 22, and is in contact with the oxide semiconductor layer 16 in a contact hole CH provided in the insulating layer.
  • the contact hole CH is a pixel contact hole that connects the pixel electrode 24 and the oxide semiconductor layer 16.
  • the contact hole CH is the opening 22 p of the interlayer insulating layer 22.
  • a portion 16s of the oxide semiconductor layer 16 that is in contact with the source electrode 18 is referred to as a “source contact region”.
  • a portion 16 d of the oxide semiconductor layer 16 exposed through the contact hole CH and in contact with the pixel electrode 24 is referred to as a “drain contact region”.
  • a portion 16 c located between the source contact region 16 s and the drain contact region 16 d and overlapping the gate electrode 12 with the gate insulating layer 14 interposed therebetween becomes a “channel region”.
  • the shape of the contact hole CH shown in the plan view of FIG. 1 or the like refers to the shape of the bottom surface of the contact hole CH (that is, the underlying surface exposed by the contact hole CH) regardless of the inclination angle of the side wall of the contact hole CH. Shall. In the illustrated example, since the entire contact hole CH is located on the oxide semiconductor layer 16, the shape of the contact hole CH is the same as the shape of the drain contact region 16d.
  • the common electrode 28 may not be separated for each pixel.
  • the common electrode 28 may be disposed so as to cover the entire pixel region Pix, and may have an opening on the TFT 101 or the pixel contact portion.
  • FFS Field Switching
  • at least one slit 28 a or notch is formed in the common electrode 28 for each pixel.
  • a part of the common electrode 28 may overlap the pixel electrode 24 via the dielectric layer 26 to constitute an auxiliary capacitor.
  • the gate electrode 12 when viewed from the normal direction of the substrate 11, overlaps at least a part of the drain contact region 16d and the channel region 16c.
  • a portion R of the drain contact region 16d overlapping the gate electrode 12 is referred to as a “first drain contact portion”.
  • the width Wos in the channel width direction of the oxide semiconductor layer 16 in the arbitrary cross section crossing the first drain contact portion R in the channel width direction is the gate electrode 12.
  • the gate electrode 12 is covered with the oxide semiconductor layer 16 with the gate insulating layer 14 interposed therebetween. For this reason, even when the alignment deviation of the contact hole CH occurs, the gate electrode 12 is not exposed by the contact hole CH. Therefore, defects due to short-circuiting between the gate electrode 12 and the pixel electrode 24 can be suppressed, and high reliability can be ensured.
  • the width of the bottom surface of the contact hole CH is not particularly limited, but is set to, for example, 2 ⁇ m or more due to process restrictions (process rules).
  • the width Wos of the oxide semiconductor layer 16 in the channel width direction is not particularly limited, but is, for example, 3 ⁇ m or more, and the channel width of the gate electrode 12
  • the width Wg in the direction is not particularly limited, but may be 2 ⁇ m or more, for example.
  • the width Wos can be set to be smaller than the interval between the adjacent source lines S.
  • the gate electrode 12 and the gate wiring G may be formed integrally.
  • gate wiring G the portion located in the region where the TFT 101 is disposed (TFT formation region) is the “gate electrode 12”.
  • source electrode 18 and the source wiring S may be integrally formed, and in this case, these are collectively referred to as “source wiring S”.
  • the source wiring S may have a main part S1 extending in the column direction and a branch part S2 extending in the column direction from the main part when viewed from the normal direction of the substrate 11. As illustrated, a part or the whole of the branch part S2 may be disposed so as to be in contact with the oxide semiconductor layer 16 (source contact region 16s).
  • the gate wiring G may have a main portion G1 extending in the row direction and a branch portion G2 extending in the column direction from the main portion G1 when viewed from the normal direction of the substrate 11.
  • the oxide semiconductor layer 16 may be disposed so as to cover the branch portion G2 and cross the main portion G1.
  • a part of the main part G1 and the entire branch part G2 may be arranged so as to overlap with the oxide semiconductor layer 16. Further, at least a part of the branch part G2 may overlap with the drain contact region.
  • FIGS. 3A and 3B are a plan view and a cross-sectional view showing a semiconductor device 2001 of Comparative Example 1.
  • FIG. The semiconductor device 2001 of Comparative Example 1 differs from the semiconductor device 1001 (FIGS. 1 and 2) of this embodiment in that the drain electrode 19 is formed using the same conductive film as the source electrode 18.
  • the drain electrode 19 and the source wiring S are formed using the same conductive film (typically a metal film).
  • the drain electrode 19 and the source wiring S are arranged with a space therebetween.
  • the drain electrode 19 needs to have a size larger than the bottom surface of the contact hole CH. For this reason, it is difficult to reduce the pixel size by further reducing the interval between two adjacent source lines S. Further, there is a problem that the pixel aperture ratio is lowered by the drain electrode 19.
  • the drain electrode is not formed using the same conductive film as the source electrode 18. For this reason, processing restrictions are eliminated, and the interval between two adjacent source lines S can be made smaller than that of the semiconductor device 2001 of Comparative Example 1, so that high-definition pixels can be formed.
  • the pixel contact portion can be configured using only a transparent film, the pixel aperture ratio can be increased.
  • 4A and 4B are enlarged plan views showing pixel contact portions of the semiconductor device 2001 of Comparative Example 1 and the semiconductor device 1001 of the present embodiment. Illustration of the pixel electrode 24 is omitted.
  • the pixel pitch P is determined by the region including the drain electrode 19. As shown in FIG. 4A, when the width of the drain electrode 19, the distance between the drain electrode 19 and the source wiring S, and the width of the source wiring S are set to the minimum processing dimension F of the source wiring S, respectively. Pixel pitch P is minimized. The minimum pixel pitch is 4 ⁇ F.
  • the pixel pitch P is determined by the region including the branch portion S2 of the source wiring S. As shown in FIG. 4B, the distance between the branch portion S2 of the source wiring S and the adjacent source wiring S and the width of the source wiring S are set to the minimum processing dimension F of the source wiring S, respectively.
  • the pixel pitch P is minimized when the length of each branch is about 1.5 ⁇ F. It can be seen that the minimum value of the pixel pitch P is 3.5 ⁇ F, which can be made smaller than that of the semiconductor device 2001.
  • the minimum pixel pitch is 12 ⁇ m and the pixel density is limited to 706 ppi.
  • the minimum pixel pitch is 10.5 ⁇ m and 806 ppi. It is possible to increase the pixel density.
  • the minimum processing dimension F is 2.5 ⁇ m
  • the minimum pixel pitch is 10 ⁇ m and the pixel density is limited to 847 ppi in the comparative example 1, but according to the present embodiment, the minimum pixel pitch is 8.75 ⁇ m, up to 968 ppi. It becomes possible to increase the pixel density.
  • FIGS. 5A to 5C are schematic views showing the semiconductor device 2002 of Comparative Example 2.
  • FIG. 5A is a plan view
  • FIGS. 5B and 5C are contact holes CH, respectively.
  • FIG. 6 is a plan view and a cross-sectional view when a misalignment occurs.
  • FIG. 5C shows a cross section taken along line E-E ′ of FIG.
  • the gate electrode 12 In the semiconductor device 2002 of Comparative Example 2, a part (main part) of the gate wiring G extending in the row direction is used as the gate electrode 12. When viewed from the normal direction of the substrate 11, the contact hole CH (or the drain contact region 16 d) partially overlaps the gate electrode 12. As shown in FIG. 5C, in any cross section that crosses the portion (first drain contact portion) R overlapping the gate electrode 12 in the drain contact region 16d in the channel width direction, the width of the gate electrode 12 is the oxide. It is larger than the width of the semiconductor layer 16.
  • the gate wiring G is exposed.
  • the pixel electrode 24 is formed in the contact hole CH, the pixel electrode 24 and the gate wiring G may be short-circuited in the contact hole CH.
  • the main part of the gate wiring is used as the gate electrode, but the branch part of the gate wiring may be used as the gate electrode.
  • the width of the gate electrode in the channel width direction is set to be larger than the width of the oxide semiconductor layer in the channel width direction (for example, Patent Document 2 (FIG. 13)). For this reason, as in Comparative Example 2, if the position of the pixel contact hole is shifted in the channel width direction, the pixel electrode may be short-circuited with the gate electrode.
  • the width of the gate electrode 12 in the channel width direction is smaller than the width of the oxide semiconductor layer 16 in the channel width direction.
  • the oxide semiconductor layer 16 is covered with the insulating layer 14 interposed therebetween. Therefore, as illustrated in FIGS. 6A and 6B, even if the position of the contact hole CH is shifted in the row direction and a part of the gate insulating layer 14 is exposed, the exposed part of the gate insulating layer 14 is exposed.
  • the gate wiring G (including the gate electrode 12) does not exist below. Accordingly, even when the exposed portion of the gate insulating layer 14 is reduced in thickness when the contact hole CH is formed, a short circuit between the pixel electrode 24 and the gate wiring G can be suppressed.
  • an “oxide semiconductor layer” is a layer including a semiconductor region that functions as an active layer of an oxide semiconductor TFT.
  • the oxide semiconductor layer may include a region where the resistance is partially reduced (a low-resistance region or a conductor region).
  • a conductive layer such as a metal layer or a reducing insulating layer
  • the portion of the surface of the oxide semiconductor layer that is in contact with the conductive layer has a low resistance that is lower in electrical resistance than the semiconductor region. It becomes an area. There may be a case where only the surface of the oxide semiconductor layer is reduced in resistance, and there is a case where the resistance is reduced along the thickness direction of the oxide semiconductor layer.
  • the oxide semiconductor included in the semiconductor region of the oxide semiconductor layer 16 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer 16 may have a stacked structure of two or more layers.
  • the oxide semiconductor layer 16 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer 16 may include at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer 16 includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer 16 can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • a channel-etch TFT having an active layer containing an oxide semiconductor such as an In—Ga—Zn—O-based semiconductor may be referred to as a “CE-OS-TFT”.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layer 16 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer 16 includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O semiconductor.
  • Cd—Ge—O semiconductor Cd—Pb—O semiconductor, CdO (cadmium oxide), Mg—Zn—O semiconductor, In—Ga—Sn—O semiconductor, In—Ga—O semiconductor Zr—In—Zn—O based semiconductor, Hf—In—Zn—O based semiconductor, Al—Ga—Zn—O based semiconductor, Ga—Zn—O based semiconductor, and the like may be included.
  • the gate wiring G including the gate electrode 12 is formed on the substrate 11.
  • a metal film for gate wiring (thickness: for example, 50 nm to 500 nm) (not shown) is formed on the substrate (for example, glass substrate) 11 by sputtering or the like.
  • the metal film for gate wiring is processed into a desired shape by a photolithography process. Thereby, the gate wiring G is obtained.
  • a gate wiring G having a main part G1 extending in the row direction and a branch part G2 extending from the main part G1 in the column direction is formed, and a part of the branch part G2 and a part of the main part G1 are gated. It functions as the electrode 12.
  • the substrate 11 for example, a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • metal film for gate wiring for example, aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or a metal thereof or an alloy thereof, or A film containing the metal nitride can be used as appropriate.
  • Al aluminum
  • the gate insulating layer 14 is formed so as to cover the gate wiring G.
  • a silicon oxide (SiO 2 ) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used.
  • the gate insulating layer 14 may have a stacked structure in which a lower layer and an upper layer are stacked from the substrate 11 side.
  • a silicon nitride layer, a silicon nitride oxide layer, or the like is formed as a lower layer for preventing diffusion of impurities from the substrate 11, and a silicon oxide layer, a silicon oxynitride layer, or the like is formed as an upper layer to ensure insulation. It may be formed.
  • an oxygen-containing layer eg, an oxide semiconductor layer such as SiO 2
  • oxygen vacancies are generated in the oxide semiconductor layer.
  • oxygen vacancies can be recovered by oxygen contained in the gate insulating layer 14, oxygen vacancies in the oxide semiconductor layer can be effectively reduced.
  • SiNx silicon nitride
  • SiO 2 silicon oxide
  • the oxide semiconductor film is patterned to form an island-shaped oxide semiconductor.
  • Layer 16 is formed. When viewed from the normal direction of the substrate 11, part of the oxide semiconductor layer 16 is disposed so as to overlap the gate electrode 12 with the gate insulating layer 14 interposed therebetween. In the example illustrated, the oxide semiconductor layer 16 is disposed so as to extend across the main portion G1 of the gate wiring G and cover the branch portion G2 of the gate wiring G.
  • the oxide semiconductor layer 16 is patterned by patterning an In—Ga—Zn—O-based oxide semiconductor film (thickness: for example, 50 nm) containing In, Ga, and Zn at a ratio of 1: 1: 1. Form.
  • the oxide semiconductor layer 16 formed in this manner is made of an oxide semiconductor, the resistance may be partially reduced by contacting a conductor in a subsequent process.
  • a source wiring metal film (thickness: for example, 50 nm or more and 500 nm or less) is formed over the oxide semiconductor layer 16 and the gate insulating layer 14, and the source electrode 18 is included by patterning the source wiring metal film.
  • Source wiring S is formed.
  • the source electrode 18 is disposed in contact with the upper surface of the oxide semiconductor layer 16.
  • a portion of the oxide semiconductor layer 16 that is in contact with the source electrode 18 becomes a source contact region 16s.
  • the source wiring S when viewed from the normal direction of the substrate 11, includes a main part S1 extending in the column direction and a branch part S2 extending from the main part S1 in the row direction.
  • a part of S ⁇ b> 2 is disposed in contact with the oxide semiconductor layer 16 and functions as the source electrode 18.
  • a metal film for source wiring for example, a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr), titanium (Ti), or an alloy thereof, Alternatively, a film containing the metal nitride can be used as appropriate. Moreover, you may use the laminated film which laminated
  • an interlayer insulating layer 22 is formed so as to cover the source wiring S. Thereafter, an opening 22 a that exposes part of the oxide semiconductor layer 16 is formed in the interlayer insulating layer 22. In this example, the opening 22a becomes the pixel contact hole CH.
  • the interlayer insulating layer 22 As the material of the interlayer insulating layer 22, the same material as that of the gate insulating film can be used.
  • the interlayer insulating layer 22 may be a single layer or may have a laminated structure.
  • the interlayer insulating layer 22 may be an inorganic insulating layer or an organic insulating layer film. Alternatively, a stacked structure of an organic insulating film and an inorganic insulating film may be used.
  • a SiO 2 film film thickness: 300 nm
  • a positive photosensitive resin film having a thickness of, for example, 2000 nm may be formed.
  • the etching method and conditions for the contact hole CH are selected so that the etching rate of the oxide semiconductor layer 16 is lower than the etching rate of the interlayer insulating layer 22. As a result, the oxide semiconductor layer 16 is hardly etched and exposed at the bottom surface of the contact hole CH.
  • the width of the bottom surface of the contact hole CH is set to be smaller than the width of the oxide semiconductor layer 16.
  • the entire bottom surface of the contact hole CH is preferably located on the oxide semiconductor layer 16. Note that a part of the bottom surface of the contact hole CH may be located on the gate insulating layer 14 due to misalignment or the like. In this case, the surface portion of the gate insulating layer 14 may be etched (overetched) during the etching of the contact hole CH, and the thickness of the gate insulating layer 14 may be reduced (film reduction).
  • a first transparent conductive film (thickness: 20 to 300 nm) is formed on the interlayer insulating layer 22 and in the contact hole CH, and the pixel electrode 24 is formed by patterning the first transparent electrode film.
  • an oxide semiconductor such as ITO, IZO, or ZnO can be used.
  • an IZO film (thickness: 100 nm) is formed as the first transparent conductive film by sputtering. Thereafter, the pixel electrode 24 is formed by patterning the IZO film using a photolithography process. The pixel electrode 24 is disposed in contact with the upper surface of the oxide semiconductor layer 16 in the contact hole CH. A portion of the oxide semiconductor layer 16 that is in contact with the pixel electrode 24 becomes a drain contact region 16d.
  • the dielectric layer 26 and the common electrode 28 are formed on the pixel electrode 24.
  • the same inorganic insulating material as that of the gate insulating layer 14 can be used.
  • a SiNx film (film thickness: 100 nm) is formed by CVD, for example.
  • the common electrode 28 is obtained by forming a second transparent electrode film on the dielectric layer 26 and patterning the second transparent electrode film.
  • the material of the second transparent electrode film the same material as that of the first transparent electrode film can be used.
  • an IZO film thinness: 100 nm
  • the common electrode 28 is formed by patterning the second transparent electrode film using a photolithography process.
  • the common electrode 28 may be provided with at least one opening (or notch) 28a for each pixel. In this way, the semiconductor device 1001 is manufactured.
  • the semiconductor device 1001 is preferably applied to, for example, an FFS mode liquid crystal display device.
  • a liquid crystal display device is manufactured as follows, for example.
  • the counter substrate is manufactured.
  • a light-shielding film for example, a Ti film having a thickness of 200 nm
  • RGB color filters are respectively formed at desired positions to obtain a counter substrate.
  • a counter electrode is disposed on the surface of the color filter on the liquid crystal layer side.
  • the TFT substrate 1001 and the counter substrate are bonded together. Subsequently, liquid crystal is injected between these substrates to obtain a liquid crystal layer. Thereafter, if necessary, the substrate is divided into a desired size to obtain a liquid crystal display device.
  • the TFT 101 in this embodiment may have a channel etch structure or may have an etch stop structure having an etch stop that covers the channel region.
  • the TFT 101 has a channel etch structure.
  • the etch stop layer is not formed on the channel region 16 c, and the lower surface of the end of the source electrode 18 on the channel side is the upper surface of the oxide semiconductor layer 16. It is arranged to touch.
  • the source electrode 18 of the channel etch TFT is formed, for example, by forming a conductive film for source on the oxide semiconductor layer 16 and patterning the conductive film. At this time, the surface portion of the channel region 16c may be etched.
  • FIG. 7 is a cross-sectional view illustrating a semiconductor device 1002 including an etch stop type TFT.
  • the planar structure of the semiconductor device 1002 is the same as that in FIG. FIG. 7 corresponds to a cross-sectional view taken along the line B-B ′ shown in FIG. 1.
  • the etch stop type TFT has an etch stop layer 31 that covers a portion of the oxide semiconductor layer 16 that becomes the channel region 16c, as illustrated in FIG.
  • the semiconductor device 1002 can be manufactured as follows, for example. First, after the oxide semiconductor layer 16 is formed over the gate insulating layer 14, an etch stop layer (insulating protective layer) 31 is formed so as to cover the oxide semiconductor layer 16. The etch stop layer 31 is provided with an opening that exposes a portion to be a source contact region of the oxide semiconductor layer 16. Next, a source conductive film is formed on the etch stop layer 31 and in the opening, and the source electrode 18 is formed by patterning. Therefore, the lower surface of the end of the source electrode 18 on the channel side is located on the etch stop layer 31, for example. Next, after the interlayer insulating layer 22 is formed, a contact hole CH exposing a part of the oxide semiconductor layer 16 is provided.
  • Contact hole CH may be formed by simultaneously etching interlayer insulating layer 22 and etch stop layer 31.
  • the contact hole CH is composed of an opening 22 a of the interlayer insulating layer 22 and an opening 31 a of the etch stop layer 31.
  • the pixel electrode 24, the dielectric layer 26, and the common electrode 28 are formed by a method similar to that of the semiconductor device 1001, and the semiconductor device 1002 is obtained.
  • the semiconductor device of this embodiment may not have the dielectric layer 26 and the common electrode 28.
  • an alignment film (not shown) may be formed on the pixel electrode 24.
  • Such a semiconductor device is used, for example, in a liquid crystal display device in a vertical electric field mode such as a TN (Twisted Nematic) mode or a VA (Vertical Alignment) mode.
  • the translucent electrode (transparent electrode) in contact with the drain contact region 16d of the TFT 101 is not limited to the pixel electrode 24, and may be another electrode or wiring.
  • a connection electrode that connects the pixel electrode 24 and the oxide semiconductor layer 16 may be used.
  • a transparent electrode in contact with the drain contact region 16d may be simply referred to as a “transparent electrode”.
  • the branch part G2 of the gate wiring G when viewed from the normal direction of the substrate 11, the branch part G2 of the gate wiring G is rectangular. For this reason, in the branch portion G2 of the gate wiring G, the portion located below the contact hole CH (ie, the drain contact region 16d) and the portion located below the channel region 16c have substantially the same width in the channel width direction. It is. On the other hand, in the semiconductor device of this embodiment, the width in the channel width direction of the branch part G2 of the gate wiring G is smaller below the contact hole CH than below the channel region 16c. Different from the semiconductor device 1001 shown in FIG.
  • FIGS. 8A and 8B are plan views schematically showing the semiconductor devices 1003 and 1004 according to the second embodiment, respectively.
  • the cross-sectional structures of the semiconductor devices 1003 and 1004 are the same as the structures shown in FIGS. Hereinafter, only differences from the semiconductor device 1001 of the above-described embodiment will be described.
  • the branch portion G2 of the gate wiring G is located between the first portion overlapping the drain contact region 16d, and between the first portion and the main portion G1. And a second part to be included.
  • the maximum width w1 of the first portion in the channel width direction is smaller than the maximum width w2 of the second portion in the channel width direction.
  • the branch part G2 may have a planar shape such that the width in the channel width direction decreases as the distance from the main part G1 increases.
  • the planar shape of the branch part G2 in the semiconductor device 1003 is a triangle with the main part G1 side as a base.
  • the planar shape of the branch part G2 in the semiconductor device 1004 is a trapezoid whose lower side is the main part G1 side.
  • the width of the gate electrode 12 can be suppressed below the drain contact region 16d, and the area of the channel region 16c can be increased by increasing the width of the gate electrode 12 on the channel side. Therefore, the on-resistance of the TFT 101 can be reduced while suppressing a short circuit between the gate electrode 12 and the pixel electrode 24.
  • the width w2 in the channel width direction of the second portion of the branch portion G2 may be larger than the width Wos in the channel width direction of the oxide semiconductor layer 16. Thereby, the area of the channel region 16c can be further increased.
  • the maximum width w2 in the channel width direction of the second portion of the branch portion G2 may be smaller than the width Wos of the oxide semiconductor layer 16 in the channel width direction. Thereby, even when an alignment shift occurs in the column direction, it is possible to more reliably suppress a short circuit failure.
  • the semiconductor device according to the third embodiment will be described below with reference to the drawings.
  • the semiconductor device of this embodiment is different from the above-described embodiment in that the upper layer of two transparent electrodes is used as a pixel electrode.
  • FIGS. 9A and 9B are a plan view and a cross-sectional view schematically showing a semiconductor device 1005 according to the third embodiment, respectively.
  • FIG. 9B shows a cross section taken along line H-H ′ of FIG.
  • the common electrode 28 is arranged on the substrate 11 side of the pixel electrode 24 through the dielectric layer 26.
  • the pixel electrode 24 is separated for each pixel.
  • a contact hole CH reaching the oxide semiconductor layer 16 is provided in the interlayer insulating layer 22 and the dielectric layer 26.
  • the contact hole CH includes an opening 22p of the interlayer insulating layer 22 and an opening 26p of the dielectric layer 26.
  • the pixel electrode 24 is disposed on the dielectric layer 26 and in the contact hole CH, and is in contact with the oxide semiconductor layer 16 in the contact hole CH.
  • Other configurations are similar to those of the semiconductor device 1001.
  • the common electrode 28 may not be separated for each pixel.
  • the display area may be provided in substantially the entire area other than the pixel contact portion.
  • the common electrode 28 has an opening 28p disposed so as to overlap the pixel contact portion.
  • the contact hole CH may be located inside the outline of the opening 28p.
  • connection electrode that is electrically separated from the common electrode 28 may be disposed in the opening 28p.
  • the connection electrode is formed using the same transparent conductive film as the common electrode 28.
  • the connection electrode may be disposed in contact with the drain contact region 16d in the contact hole CH, and the pixel electrode 24 may be disposed in contact with the connection electrode in the contact hole CH. Accordingly, the pixel electrode 24 is electrically connected to the oxide semiconductor layer 16 through the connection electrode.
  • the oxide semiconductor layer 16 is rectangular, but the shape of the oxide semiconductor layer 16 may not be rectangular.
  • the width of the portion including the drain contact region 16d in the oxide semiconductor layer 16 may be larger than the width of the portion including the channel region 16c.
  • the width of the oxide semiconductor layer 16 may be larger than the width of the gate electrode 12, and in the cross section that crosses the channel region 16c in the channel width direction.
  • the width of the oxide semiconductor layer 16 may be smaller than the width of the gate electrode 12.
  • the TFT 101 has a vertical TFT structure in which the source contact region 16s, the channel region 16c, and the drain contact region 16d are arranged in this order in the column direction.
  • the TFT 101 may have a horizontal TFT structure in which the source contact region 16s, the channel region 16c, and the drain contact region 16d are arranged in the row direction.
  • the semiconductor device of this embodiment is an active matrix substrate including an oxide semiconductor TFT and a crystalline silicon TFT formed on the same substrate.
  • the active matrix substrate is provided with a TFT (pixel TFT) for each pixel.
  • a TFT pixel TFT
  • the pixel TFT for example, an oxide semiconductor TFT using an In—Ga—Zn—O-based semiconductor film as an active layer is used.
  • a part or the whole of the peripheral drive circuit may be integrally formed on the same substrate as the pixel TFT.
  • Such an active matrix substrate is called a driver monolithic active matrix substrate.
  • the peripheral driver circuit is provided in a region (non-display region or frame region) other than a region (display region) including a plurality of pixels.
  • the TFT (circuit TFT) constituting the peripheral drive circuit for example, a crystalline silicon TFT having a polycrystalline silicon film as an active layer is used.
  • an oxide semiconductor TFT is used as a pixel TFT and a crystalline silicon TFT is used as a circuit TFT, power consumption can be reduced in the display region, and further, the frame region can be reduced. It becomes.
  • the TFT described above with reference to FIGS. 1 to 10 can be applied. This point will be described later.
  • FIG. 11 is a schematic plan view showing an example of a planar structure of the active matrix substrate 700 of this embodiment
  • FIG. 12 is a crystalline silicon TFT (hereinafter referred to as “first thin film transistor”) in the active matrix substrate 700
  • 710A is a cross-sectional view illustrating a cross-sectional structure of 710A and an oxide semiconductor TFT (hereinafter referred to as "second thin film transistor”) 710B.
  • the active matrix substrate 700 has a display area 702 including a plurality of pixels and an area (non-display area) other than the display area 702.
  • the non-display area includes a drive circuit formation area 701 in which a drive circuit is provided.
  • a gate driver circuit 740, an inspection circuit 770, and the like are provided in the drive circuit formation region 701, for example.
  • a plurality of gate bus lines (not shown) extending in the row direction and a plurality of source bus lines S extending in the column direction are formed.
  • each pixel is defined by a gate bus line and a source bus line S, for example.
  • Each gate bus line is connected to each terminal of the gate driver circuit.
  • Each source bus line S is connected to each terminal of a driver IC 750 mounted on the active matrix substrate 700.
  • a second thin film transistor 710B is formed as a pixel TFT in each pixel of the display region 702, and a first thin film transistor 710A is formed as a circuit TFT in the drive circuit formation region 701. Has been.
  • the active matrix substrate 700 includes a substrate 711, a base film 712 formed on the surface of the substrate 711, a first thin film transistor 710A formed on the base film 712, and a second thin film transistor 710B formed on the base film 712. It has.
  • the first thin film transistor 710A is a crystalline silicon TFT having an active region mainly containing crystalline silicon.
  • the second thin film transistor 710B is an oxide semiconductor TFT having an active region mainly including an oxide semiconductor.
  • the first thin film transistor 710A and the second thin film transistor 710B are integrally formed on the substrate 711.
  • the “active region” refers to a region where a channel is formed in a semiconductor layer serving as an active layer of a TFT.
  • the first thin film transistor 710A includes a crystalline silicon semiconductor layer (eg, a low-temperature polysilicon layer) 713 formed over the base film 712, a first insulating layer 714 that covers the crystalline silicon semiconductor layer 713, and a first insulating layer. 714A, and a gate electrode 715A provided on 714.
  • a portion of the first insulating layer 714 located between the crystalline silicon semiconductor layer 713 and the gate electrode 715A functions as a gate insulating film of the first thin film transistor 710A.
  • the crystalline silicon semiconductor layer 713 has a region (active region) 713c where a channel is formed, and a source region 713s and a drain region 713d located on both sides of the active region, respectively.
  • the first thin film transistor 710A also includes a source electrode 718sA and a drain electrode 718dA connected to the source region 713s and the drain region 713d, respectively.
  • the source and drain electrodes 718 sA and 718 dA are provided on an interlayer insulating film (here, the second insulating layer 716) that covers the gate electrode 715 A and the crystalline silicon semiconductor layer 713, and are in contact holes formed in the interlayer insulating film. And may be connected to the crystalline silicon semiconductor layer 713.
  • the second thin film transistor 710B includes a gate electrode 715B provided over the base film 712, a second insulating layer 716 covering the gate electrode 715B, and an oxide semiconductor layer 717 disposed over the second insulating layer 716.
  • a first insulating layer 714 that is a gate insulating film of the first thin film transistor 710A may be extended to a region where the second thin film transistor 710B is to be formed.
  • the oxide semiconductor layer 717 may be formed over the first insulating layer 714.
  • a portion of the second insulating layer 716 located between the gate electrode 715B and the oxide semiconductor layer 717 functions as a gate insulating film of the second thin film transistor 710B.
  • the oxide semiconductor layer 717 includes a region (active region) 717c where a channel is formed, and a source contact region 717s and a drain contact region 717d located on both sides of the active region.
  • a portion of the oxide semiconductor layer 717 that overlaps with the gate electrode 715B with the second insulating layer 716 interposed therebetween serves as an active region 717c.
  • the second thin film transistor 710B further includes a source electrode 718sB connected to the source contact region 717s.
  • the drain contact region 717d is directly connected to the pixel electrode 723. Note that a structure in which the base film 712 is not provided over the substrate 711 is also possible.
  • the thin film transistors 710A and 710B are covered with a passivation film 719 and a planarization film 720.
  • the gate electrode 715B is connected to the gate bus line (not shown), and the source electrode 718sB is connected to the source bus line (not shown).
  • the pixel electrode 723 is connected to the drain contact region 717 d in the opening formed in the passivation film 719 and the planarization film 720.
  • a video signal is supplied to the source electrode 718sB through the source bus line, and necessary charges are written into the pixel electrode 723 based on the gate signal from the gate bus line.
  • a transparent conductive layer 721 is formed as a common electrode on the planarizing film 720, and a third insulating layer 722 is formed between the transparent conductive layer (common electrode) 721 and the pixel electrode 723. May be.
  • the pixel electrode 723 may be provided with a slit-shaped opening.
  • Such an active matrix substrate 700 can be applied, for example, to a display device in FFS (Fringe Field Switching) mode.
  • the FFS mode is a transverse electric field mode in which a pair of electrodes is provided on one substrate and an electric field is applied to liquid crystal molecules in a direction parallel to the substrate surface (lateral direction).
  • This electric field has a component transverse to the liquid crystal layer.
  • a horizontal electric field can be applied to the liquid crystal layer.
  • the horizontal electric field method has an advantage that a wider viewing angle can be realized than the vertical electric field method because liquid crystal molecules do not rise from the substrate.
  • the TFTs of the first to third embodiments described above with reference to FIGS. 1 to 10 can be used as the second thin film transistor 710B of the present embodiment.
  • the gate electrode 12, the gate insulating layer 14, the oxide semiconductor layer 16, and the source electrode 18 in the TFT are respectively replaced with the gate electrode 715B and the second insulating layer ( Gate insulating layer) 716, oxide semiconductor layer 717, and source electrode 718sB.
  • a thin film transistor 710B that is an oxide semiconductor TFT may be used as a TFT (inspection TFT) included in the inspection circuit 770 illustrated in FIG.
  • the inspection TFT and the inspection circuit may be formed in a region where the driver IC 750 shown in FIG. 11 is mounted, for example. In this case, the inspection TFT is disposed between the driver IC 750 and the substrate 711.
  • the first thin film transistor 710A has a top gate structure in which a crystalline silicon semiconductor layer 713 is disposed between a gate electrode 715A and a substrate 711 (base film 712).
  • the second thin film transistor 710B has a bottom gate structure in which the gate electrode 715B is disposed between the oxide semiconductor layer 717 and the substrate 711 (the base film 712).
  • the TFT structures of the first thin film transistor 710A and the second thin film transistor 710B are not limited to the above.
  • these thin film transistors 710A and 710B may have the same TFT structure.
  • the first thin film transistor 710A may have a bottom gate structure.
  • a channel etch type as in the thin film transistor 710B or an etch stop type may be used.
  • a second insulating layer 716 that is a gate insulating film of the second thin film transistor 710B extends to a region where the first thin film transistor 710A is formed, and is an interlayer that covers the gate electrode 715A and the crystalline silicon semiconductor layer 713 of the first thin film transistor 710A. It may function as an insulating film. As described above, when the interlayer insulating film of the first thin film transistor 710A and the gate insulating film of the second thin film transistor 710B are formed in the same layer (second insulating layer) 716, the second insulating layer 716 has a stacked structure. You may have.
  • the second insulating layer 716 includes a hydrogen-donating layer that can supply hydrogen (eg, a silicon nitride layer) and an oxygen-donating layer that can supply oxygen and is disposed over the hydrogen-donating layer (eg, it may have a stacked structure including a silicon oxide layer.
  • the gate electrode 715A of the first thin film transistor 710A and the gate electrode 715B of the second thin film transistor 710B may be formed in the same layer. Further, the source and drain electrodes 718sA and 718dA of the first thin film transistor 710A and the source electrode 718sB of the second thin film transistor 710B may be formed in the same layer. “Formed in the same layer” means formed using the same film (conductive film). Thereby, the increase in the number of manufacturing processes and manufacturing cost can be suppressed.
  • Embodiments of the present invention can be widely applied to various semiconductor devices having oxide semiconductor TFTs.
  • circuit boards such as active matrix substrates, liquid crystal display devices, organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, display devices such as MEMS display devices, imaging devices such as image sensor devices, image input devices,
  • the present invention is also applied to various electronic devices such as fingerprint readers and semiconductor memories. In particular, it is suitably applied to a high-definition liquid crystal display device.

Abstract

半導体装置（１００１）は、チャネル領域とチャネル領域の両側にそれぞれ配置されたソースコンタクト領域およびドレインコンタクト領域とを含む酸化物半導体層（１６）を有する薄膜トランジスタ（１０１）と、酸化物半導体層（１６）を覆うように配置され、ドレインコンタクト領域を露出するコンタクトホール（ＣＨ）を有する絶縁層と、コンタクトホール（ＣＨ）内でドレインコンタクト領域と接する透明電極（２４）とを備え、基板の法線方向から見たとき、ドレインコンタクト領域の少なくとも一部Ｒは、ゲート電極（１２）と重なっており、ドレインコンタクト領域の少なくとも一部（Ｒ）をチャネル幅方向に横切る任意の断面において、酸化物半導体層（１６）の幅はゲート電極（１２）の幅よりも大きく、かつ、ゲート電極（１２）は、ゲート絶縁層を介して酸化物半導体層（１６）で覆われている。

Description

半導体装置および半導体装置の製造方法
　本発明は、薄膜トランジスタ（ＴＦＴ）を備える半導体装置、表示装置および半導体装置の製造方法に関する。
　画素毎にスイッチング素子が設けられたアクティブマトリクス基板を備える表示装置が広く用いられている。スイッチング素子として薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」）を備えるアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。なお、本明細書においては、表示装置の画素に対応するＴＦＴ基板の部分も画素と呼ぶことがある。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
　酸化物半導体ＴＦＴを用いたＴＦＴ基板は、一般に、基板に支持された酸化物半導体ＴＦＴ（以下、単に「ＴＦＴ」と略する。）と、ＴＦＴのドレイン電極（ドレインメタル）に電気的に接続された画素電極とを画素ごとに備えている。ＴＦＴは、通常、層間絶縁層で覆われている。画素電極は、層間絶縁層上に設けられ、層間絶縁層に形成されたコンタクトホール内で、ＴＦＴのドレイン電極と接続されている。このようなＴＦＴ基板の構成は、例えば特許文献１に開示されている。
　特許文献１に開示された構成では、画素内に、画素コンタクトホールの底面よりも一回り大きいパターンを有するドレイン電極（典型的には金属電極）が配置されている。このため、画素に占める光透過領域の割合（以下、「画素開口率」）を低下させる要因となる。また、一般にソースバスラインとドレイン電極とは同じ金属膜をパターニングすることによって形成されるが、表示装置の高精細化が進み、一画素の面積が小さくなると、ソースバスラインとドレイン電極との間隔が小さくなるので加工が困難になる。
　一方、ＴＦＴの酸化物半導体層と直接接するように画素電極を配置する構成が、本出願人による特許文献２に提案されている。図１３（ａ）および（ｂ）は、特許文献２の図３および図４に開示されたＴＦＴ基板２０００を説明するための平面図および断面図である。ＴＦＴ基板２０００は、基板９２１と、基板９２１に支持されたＴＦＴと、ＴＦＴを覆う層間絶縁層（平坦化膜）９２６と、画素電極９２８とを備えている。ＴＦＴは、ゲート電極９２２、ゲート絶縁層９２３、酸化物半導体層９２４、およびソース電極９２５ｓを有している。ソース電極９２５ｓは、積層構造を有する金属膜から形成されており、酸化物半導体層９２４の上面と接するように配置されている。画素電極９２８は、層間絶縁層９２６上、および層間絶縁層９２６に形成されたコンタクトホール９２７内に設けられ、コンタクトホール９２７内で酸化物半導体層９２４と直接接している。すなわち、画素電極９２８の一部はドレイン電極として機能する。
　本明細書では、酸化物半導体層９２４のうち画素電極９２８と接する部分をドレインコンタクト領域９２４ａｄ、ソース電極９２５ｓと接する部分をソースコンタクト領域と呼ぶ。酸化物半導体層９２４のチャネル領域９２４ａｃは、ソースコンタクト領域とドレインコンタクト領域９２４ａｄとの間に位置し、かつ、ゲート絶縁層９２３を介してゲート電極９２２と重なる部分を指す。また、画素電極９２８と酸化物半導体層９２４とを直接接続する接続部分を「画素コンタクト部」、層間絶縁層９２６に形成され、画素電極９２８と酸化物半導体層９２４とを接続するためのコンタクトホール９２７を「画素コンタクトホール」と呼ぶ。図１３（ａ）の平面図では、画素コンタクトホール９２７の底面（すなわち、画素コンタクトホールによって露出される下地表面）を図示している。
特開２０１３－１０５１３６号公報 特許第５３３０６０３号明細書
　特許文献２に開示された構成によると、ソースバスラインと同じ金属膜を用いたドレイン電極が形成されないため、画素開口率の低下を抑制できる。また、上述した加工制約がなくなり、より微細な画素を形成することが可能になる。
　しかしながら、本発明者が検討したところ、特許文献２に開示されたＴＦＴ基板２０００では、画素コンタクトホール９２７のアライメントずれが生じると、画素電極９２８がゲート電極９２２と接触してしまう可能性があり、信頼性を低下させるおそれがあることを見出した。詳細は後述する。
　このように、従来の半導体装置では、高い信頼性を確保しつつ、さらなる高精細化を図ることは困難である。
　本発明の一実施形態は、上記に鑑みてなされたものであり、その目的は、高い信頼性を確保しつつ、さらなる高精細化を実現可能な半導体装置を提供することにある。
　本発明の一実施形態の半導体装置は、基板と、前記基板に支持された薄膜トランジスタとを備える半導体装置であって、前記薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に、前記ゲート絶縁層を介して前記ゲート電極と部分的に重なるように配置された酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側にそれぞれ配置されたソースコンタクト領域およびドレインコンタクト領域とを含む、酸化物半導体層と、前記酸化物半導体層の前記ソースコンタクト領域と接するソース電極とを有しており、前記酸化物半導体層を覆うように配置された絶縁層であって、前記酸化物半導体層の前記ドレインコンタクト領域を露出するコンタクトホールを有する絶縁層と、前記絶縁層の上および前記コンタクトホール内に形成され、前記コンタクトホール内で前記ドレインコンタクト領域と接する透明電極とをさらに備え、前記基板の法線方向から見たとき、前記ドレインコンタクト領域の少なくとも一部は、前記ゲート電極と重なっており、前記ドレインコンタクト領域の前記少なくとも一部を、前記薄膜トランジスタのチャネル幅方向に横切る任意の断面において、前記酸化物半導体層の幅は前記ゲート電極の幅よりも大きく、かつ、前記ゲート電極は、前記ゲート絶縁層を介して前記酸化物半導体層で覆われている。
　ある実施形態において、前記基板上に第１の方向および第２の方向にマトリクス状に配列された複数の画素と、前記第１の方向に延びる複数のゲート配線と、前記第２の方向に延びる複数のソース配線とをさらに備え、前記薄膜トランジスタおよび前記透明電極は、前記複数の画素のそれぞれに配置されており、前記ゲート電極は前記複数のゲート配線のいずれかに接続され、前記ソース電極は前記複数のソース配線のいずれかに接続されている。
　ある実施形態において、前記ソースコンタクト領域、前記チャネル領域および前記ドレインコンタクト領域は、前記第２の方向に配列されている。
　ある実施形態において、前記基板の法線方向から見たとき、前記複数のゲート配線のそれぞれは、前記第１の方向に延びるゲート配線主部と、前記ゲート配線主部から前記第２の方向に延出したゲート配線枝部とを有し、前記基板の法線方向から見たとき、前記ゲート配線枝部の少なくとも一部が前記ドレインコンタクト領域と重なっている。
　ある実施形態において、前記基板の法線方向から見たとき、前記ゲート配線枝部は、前記ドレインコンタクト領域と重なる第１部分と、前記第１部分と前記ゲート配線主部との間に位置する第２部分とを含み、前記第１部分のチャネル幅方向の最大幅は、前記第２部分のチャネル幅方向の最大幅よりも小さい。
　ある実施形態において、前記ゲート配線枝部のチャネル幅方向の幅は、前記ゲート配線主部から離れるにつれて小さくなる。
　ある実施形態において、前記基板の法線方向から見たとき、前記酸化物半導体層は、前記ゲート配線枝部を覆い、かつ、前記ゲート配線主部を横切るように配置されている。
　ある実施形態において、前記基板の法線方向から見たとき、前記複数のソース配線のそれぞれは、前記第２の方向に延びるソース配線主部と、前記ソース配線主部から前記第１の方向に延出したソース配線枝部とを有し、前記ソース配線枝部の少なくとも一部が前記ソースコンタクト領域と接している。
　ある実施形態において、前記透明電極上に形成された誘電体層と、前記誘電体層上に形成された他の透明電極とをさらに備える。
　ある実施形態において、前記透明電極の前記基板側に配置された他の透明電極と、前記他の透明電極と前記透明電極との間に配置された誘電体層とをさらに備える。
　ある実施形態において、前記薄膜トランジスタはチャネルエッチ構造を有する。
　ある実施形態において、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物は結晶質部分を含む。
　ある実施形態において、前記酸化物半導体層は積層構造を有する。
　本発明の一実施形態の半導体装置の製造方法は、薄膜トランジスタを備える半導体装置の製造方法であって、ゲート電極を基板上に形成する工程（ａ）と、前記ゲート電極を覆うゲート絶縁層を形成する工程（ｂ）と、前記ゲート絶縁層上に酸化物半導体膜を形成し、前記酸化物半導体膜をパターニングすることにより、前記ゲート絶縁層を介して前記ゲート電極と部分的に重なる島状の酸化物半導体層を得る工程（ｃ）と、前記酸化物半導体層と接するソース電極とを形成する工程であって、前記酸化物半導体層のうち前記ソース電極と接する領域はソースコンタクト領域となる、工程（ｄ）と、前記酸化物半導体層を覆う絶縁層を形成する工程（ｅ）と、前記絶縁層に、前記酸化物半導体層の一部を露出するコンタクトホールを形成する工程（ｆ）と、前記絶縁層の上および前記コンタクトホール内に、前記コンタクトホール内で前記酸化物半導体層の前記一部と直接接する透明電極を形成する工程であって、前記酸化物半導体層の前記一部はドレインコンタクト領域となり、前記酸化物半導体層のうち前記ドレインコンタクト領域および前記ソースコンタクト領域の間に位置する領域はチャネル領域となる、工程（ｇ）とを包含し、前記基板の法線方向から見たとき、前記酸化物半導体層の前記ドレインコンタクト領域の少なくとも一部は前記ゲート電極と重なっており、前記ドレインコンタクト領域の前記少なくとも一部を、前記薄膜トランジスタのチャネル幅方向に横切る任意の断面において、前記酸化物半導体層の幅は前記ゲート電極の幅よりも大きく、かつ、前記ゲート電極は、前記ゲート絶縁層を介して前記酸化物半導体層で覆われている。
　ある実施形態において、前記薄膜トランジスタはチャネルエッチ構造を有する。
　ある実施形態において、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物は結晶質部分を含む。
　ある実施形態において、前記酸化物半導体層は積層構造を有する。
　本発明による一実施形態によると、高い信頼性を確保しつつ、さらなる高精細化を実現可能な半導体装置を提供できる。
第１の実施形態の半導体装置１００１の模式的な平面図である。 （ａ）および（ｂ）は、それぞれ、半導体装置１００１のＢ－Ｂ’線およびＣ－Ｃ’線における模式的な断面図である。 （ａ）および（ｂ）は、それぞれ、比較例１の半導体装置２００１の平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、比較例１の半導体装置２００１および第１の実施形態の半導体装置１００１の最小画素ピッチを説明するための模式的な拡大平面図である。 （ａ）は、比較例２の半導体装置２００２の平面図であり、（ｂ）および（ｃ）は、画素コンタクトホールのアライメントずれが生じた場合の半導体装置２００２の一例を示す平面図および断面図である。 （ａ）および（ｂ）は、それぞれ、画素コンタクトホールのアライメントずれが生じた場合の、第１の実施形態の半導体装置１００１を例示する平面図および断面図である。 第１の実施形態の他の半導体装置１００２の模式的な断面図である。 （ａ）および（ｂ）は、それぞれ、第２の実施形態の半導体装置１００３、１００４を例示する平面図である。 （ａ）および（ｂ）は、それぞれ、第３の実施形態の半導体装置１００５を例示する平面図および断面図である。 他の実施形態の半導体装置を例示する平面図である。 第４の実施形態のアクティブマトリクス基板７００の平面構造の一例を示す模式的な平面図である。 アクティブマトリクス基板７００における結晶質シリコンＴＦＴ７１０Ａおよび酸化物半導体ＴＦＴ７１０Ｂの断面図である。 （ａ）および（ｂ）は、それぞれ、特許文献２に開示された半導体装置２０００の平面図および断面図である。
　（第１の実施形態）
　以下、図面を参照して、本発明の実施形態による半導体装置を説明する。本実施形態の半導体装置は、基板上に薄膜トランジスタを備えた装置であればよく、種々の回路基板、ＴＦＴ基板、ＴＦＴ基板を備えた表示装置を広く含む。ここでは、ＴＦＴ基板を例に説明する。本実施形態のＴＦＴ基板は、例えば、液晶表示装置、電気泳動表示装置、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍ）表示装置、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等の表示装置に用いられ得る。
　図１は、本発明の第１の実施形態による半導体装置１００１の模式的な平面図であり、図２（ａ）および（ｂ）は、半導体装置１００１の模式的な断面図であり、それぞれ、図１に示すＢ－Ｂ’線およびＣ－Ｃ’線に沿った断面を示す。
　半導体装置１００１は、基板１１と、基板１１上に形成された複数のソース配線Ｓおよび複数のゲート配線Ｇとを備える。ソース配線ＳはＹ方向（「列方向」または「第２の方向」ともいう。）に沿って延び、ゲート配線Ｇは、Ｙ方向とは異なるＸ方向（「行方向」または「第１の方向」ともいう。）に沿って延びている。また、半導体装置１００１は、行方向および列方向にマトリクス状に配列された複数の画素領域Ｐｉｘを有している。画素領域Ｐｉｘは、液晶表示装置の画素に対応する。行方向および列方向は互いに直交していてもよい。なお、半導体装置１００１において、複数の画素領域Ｐｉｘを含む領域を「表示領域」、表示領域以外の領域を「非表示領域」または「額縁領域」と呼ぶ。非表示領域には、端子部、駆動回路などが設けられ得る。
　各画素領域Ｐｉｘは、基板１１に支持された酸化物半導体ＴＦＴ（以下、「ＴＦＴ」と略す。）１０１と、ＴＦＴ１０１を覆う層間絶縁層２２と、画素電極２４とを有している。画素電極２４上に、誘電体層２６を介して共通電極２８をさらに有していてもよい。画素電極２４および共通電極２８は、可視光を透過し得る（透光性を有する）導電膜から形成された透明電極である。
　ＴＦＴ１０１は、例えば、トップコンタクト構造を有するボトムゲート型のＴＦＴである。ＴＦＴ１０１は、ゲート電極１２と、ゲート電極１２を覆うゲート絶縁層１４と、ゲート絶縁層１４上に配置された酸化物半導体層１６と、酸化物半導体層１６の一部と接するソース電極１８とを有する。ゲート電極１２は対応するゲート配線Ｇに接続され、ソース電極１８は対応するソース配線Ｓに接続されている。酸化物半導体層１６は、ゲート絶縁層１４を介してゲート電極１２と部分的に重なるように配置されている。
　画素電極２４は、画素毎に分離されており、それぞれ対応するＴＦＴ１０１と電気的に接続されている。画素電極２４は、例えば、層間絶縁層２２を含む絶縁層を介して酸化物半導体層１６上に配置され、絶縁層に設けられたコンタクトホールＣＨ内で、酸化物半導体層１６と接している。コンタクトホールＣＨは、画素電極２４と酸化物半導体層１６とを接続する画素コンタクトホールである。この例では、コンタクトホールＣＨは、層間絶縁層２２の開口部２２ｐである。
　本明細書では、酸化物半導体層１６のうちソース電極１８と接する部分１６ｓを「ソースコンタクト領域」と呼ぶ。また、酸化物半導体層１６のうちコンタクトホールＣＨによって露出し、画素電極２４と接する部分１６ｄを「ドレインコンタクト領域」と呼ぶ。酸化物半導体層１６のうち、ソースコンタクト領域１６ｓおよびドレインコンタクト領域１６ｄの間に位置し、かつ、ゲート絶縁層１４を介してゲート電極１２と重なる部分１６ｃが「チャネル領域」となる。
　なお、図１等の平面図に示すコンタクトホールＣＨの形状は、コンタクトホールＣＨの側壁の傾斜角度にかかわらず、コンタクトホールＣＨの底面（すなわち、コンタクトホールＣＨによって露出した下地表面）の形状を指すものとする。図示する例では、コンタクトホールＣＨ全体が酸化物半導体層１６上に位置しているため、コンタクトホールＣＨの形状は、ドレインコンタクト領域１６ｄの形状と同じになる。
　共通電極２８は、画素毎に分離されていなくてもよく、例えば、画素領域Ｐｉｘ全体を覆うように配置され、ＴＦＴ１０１または画素コンタクト部上に開口部を有していてもよい。ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードの液晶表示装置に適用する場合には、共通電極２８に画素ごとに少なくとも１つのスリット２８ａまたは切り欠き部が形成される。共通電極２８の一部は画素電極２４と誘電体層２６を介して重なり、補助容量を構成してもよい。
　本実施形態では、基板１１の法線方向から見たとき、ゲート電極１２は、ドレインコンタクト領域１６ｄの少なくとも一部およびチャネル領域１６ｃと重なっている。ドレインコンタクト領域１６ｄのうちゲート電極１２と重なった部分Ｒを「第１ドレインコンタクト部分」と称する。
　図２（ｂ）に示すように、第１ドレインコンタクト部分Ｒをチャネル幅方向（ここでは行方向）に横切る任意の断面において、酸化物半導体層１６のチャネル幅方向の幅Ｗｏｓは、ゲート電極１２のチャネル幅方向の幅Ｗｇよりも大きく、ゲート電極１２はゲート絶縁層１４を介して酸化物半導体層１６で覆われている。このため、コンタクトホールＣＨのアライメントずれが生じた場合でも、コンタクトホールＣＨによってゲート電極１２が露出しない。従って、ゲート電極１２と画素電極２４とが短絡することによる不良を抑制できるので、高い信頼性を確保できる。
　本実施形態において、コンタクトホールＣＨの底面の幅は、特に限定しないが、プロセス上の制約（プロセスルール）により、例えば２μｍ以上に設定される。また、第１ドレインコンタクト部分Ｒをチャネル幅方向に横切る任意の断面において、酸化物半導体層１６のチャネル幅方向の幅Ｗｏｓは、特に限定しないが、例えば３μｍ以上であり、ゲート電極１２のチャネル幅方向の幅Ｗｇは、特に限定しないが、例えば２μｍ以上であってもよい。なお、この例では、幅Ｗｏｓは、隣接するソース配線Ｓの間隔よりも小さくなるように設定され得る。
　ゲート電極１２とゲート配線Ｇとは一体的に形成されていてもよい。本明細書では、ゲート電極１２とゲート配線Ｇとが一体的に形成されている場合、これらをまとめて「ゲート配線Ｇ」と呼ぶ。ゲート配線Ｇのうち、ＴＦＴ１０１が配置される領域（ＴＦＴ形成領域）に位置する部分が「ゲート電極１２」となる。同様に、ソース電極１８とソース配線Ｓとは一体的に形成されていてもよく、その場合、これらをまとめて「ソース配線Ｓ」と呼ぶ。
　ソース配線Ｓは、基板１１の法線方向から見たとき、列方向に延びる主部Ｓ１と、主部から列方向に延出した枝部Ｓ２とを有していてもよい。図示するように、枝部Ｓ２の一部または全体が酸化物半導体層１６（ソースコンタクト領域１６ｓ）と接するように配置されていてもよい。
　一方、ゲート配線Ｇは、基板１１の法線方向から見たとき、行方向に延びる主部Ｇ１と、主部Ｇ１から列方向に延出した枝部Ｇ２とを有していてもよい。酸化物半導体層１６は、枝部Ｇ２を覆い、かつ、主部Ｇ１を横切るように配置されていてもよい。この場合、図示するように、主部Ｇ１の一部および枝部Ｇ２全体は酸化物半導体層１６と重なるように配置されていてもよい。また、枝部Ｇ２の少なくとも一部がドレインコンタクト領域と重なっていてもよい。
　＜半導体装置１００１の画素コンタクト部および比較例１、２の画素コンタクト部＞
　次に、比較例の半導体装置と比較しながら、本実施形態における画素コンタクト部の利点を詳しく説明する。なお、以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
　図３（ａ）および（ｂ）は、比較例１の半導体装置２００１を示す平面図および断面図である。比較例１の半導体装置２００１は、ソース電極１８と同じ導電膜を用いてドレイン電極１９を形成している点で、本実施形態の半導体装置１００１（図１、図２）と異なる。
　比較例１の半導体装置２００１では、同一の導電膜（典型的には金属膜）を用いて、ドレイン電極１９とソース配線Ｓとを形成する。ドレイン電極１９とソース配線Ｓとは間隔を空けて配置される。また、ドレイン電極１９は、コンタクトホールＣＨの底面よりも大きいサイズを有する必要がある。このため、隣接する２つのソース配線Ｓの間隔をさらに小さく抑えて、画素の微細化を図ることは困難である。また、ドレイン電極１９によって、画素開口率が低下するという問題がある。
　これに対し、図１および図２に示す半導体装置１００１では、ソース電極１８と同じ導電膜を用いてドレイン電極を形成しない。このため、加工の制約がなくなり、比較例１の半導体装置２００１よりも、隣接する２つのソース配線Ｓの間隔を小さくできるので、高精細な画素を形成できる。また、透明な膜のみを用いて画素コンタクト部を構成できるので、画素開口率を高めることができる。
　本実施形態によると、同じ加工精度でも、比較例１よりも高精細な画素を形成できる理由を詳しく説明する。図４（ａ）および（ｂ）は、比較例１の半導体装置２００１および本実施形態の半導体装置１００１の画素コンタクト部を示す拡大平面図である。画素電極２４の図示を省略している。
　比較例１では、画素ピッチＰは、ドレイン電極１９を含む領域によって決まる。図４（ａ）に示すように、ドレイン電極１９の幅、ドレイン電極１９とソース配線Ｓとの距離、およびソース配線Ｓの幅を、それぞれ、ソース配線Ｓの最小加工寸法Ｆとするときに、画素ピッチＰは最小となる。画素ピッチの最小値は４×Ｆである。
　これに対し、半導体装置１００１では、画素ピッチＰは、ソース配線Ｓの枝部Ｓ２を含む領域によって決まる。図４（ｂ）に示すように、ソース配線Ｓの枝部Ｓ２と隣接するソース配線Ｓとの距離、およびソース配線Ｓの幅を、それぞれ、ソース配線Ｓの最小加工寸法Ｆとし、ソース配線Ｓの枝部の長さを約１．５×Ｆとするときに、画素ピッチＰは最小となる。画素ピッチＰの最小値は３．５×Ｆであり、半導体装置２００１よりも小さくできることが分かる。
　一例として、最小加工寸法Ｆを３μｍとすると、比較例１では、最小画素ピッチは１２μｍとなり、画素密度は７０６ｐｐｉが限界であるが、本実施形態によると、最小画素ピッチは１０．５μｍとなり、８０６ｐｐｉまで画素密度を高めることが可能になる。最小加工寸法Ｆを２．５μｍとすると、比較例１では、最小画素ピッチは１０μｍとなり、画素密度は８４７ｐｐｉが限界であるが、本実施形態によると、最小画素ピッチは８．７５μｍとなり、９６８ｐｐｉまで画素密度を高めることが可能になる。
　図５（ａ）～（ｃ）は、比較例２の半導体装置２００２を示す模式図であり、図５（ａ）は平面図、図５（ｂ）および（ｃ）は、それぞれ、コンタクトホールＣＨのアライメントずれが生じた場合の平面図および断面図である。図５（ｃ）は、図５（ｂ）のＥ－Ｅ’線に沿った断面を示す。
　比較例２の半導体装置２００２では、ゲート配線Ｇの行方向に延びる部分（主部）の一部をゲート電極１２として用いている。基板１１の法線方向から見て、コンタクトホールＣＨ（またはドレインコンタクト領域１６ｄ）はゲート電極１２と部分的に重なっている。図５（ｃ）に示すように、ドレインコンタクト領域１６ｄのうちゲート電極１２と重なる部分（第１ドレインコンタクト部分）Ｒをチャネル幅方向に横切る任意の断面では、ゲート電極１２の幅は、酸化物半導体層１６の幅よりも大きい。
　比較例２の半導体装置２００２では、コンタクトホールＣＨがアライメントによって行方向にずれると、図５（ｂ）に示すように、基板１１の法線方向から見て、コンタクトホールＣＨ全体が酸化物半導体層１６上に位置せず、コンタクトホールＣＨの一部が酸化物半導体層１６と重ならなくなる場合がある。このような場合、図５（ｃ）に示すように、酸化物半導体層１６の一部およびゲート絶縁層１４の一部がコンタクトホールＣＨによって露出する。コンタクトホールＣＨを形成するための層間絶縁層２２のエッチングの際に、ゲート絶縁層１４の露出した部分４０の表面近傍がエッチングされ、ゲート絶縁層１４の厚さが小さくなる（膜減り）可能性がある。膜減りが進み、ゲート絶縁層１４の露出した部分４０が厚さ方向に亘ってエッチングされてしまうと、ゲート配線Ｇが露出する。この結果、コンタクトホールＣＨ内に画素電極２４を形成すると、画素電極２４とゲート配線ＧとがコンタクトホールＣＨ内で短絡するおそれがある。
　なお、比較例２ではゲート配線の主部をゲート電極として用いているが、ゲート配線の枝部をゲート電極として用いる場合もある。このような場合でも、従来は、ゲート電極のチャネル幅方向の幅は、酸化物半導体層のチャネル幅方向の幅よりも大きくなるように設定されていた（例えば特許文献２（図１３））。このため、比較例２と同様に、画素コンタクトホールの位置がチャネル幅方向にずれると、画素電極がゲート電極と短絡してしまう可能性がある。
　これに対し、本実施形態では、画素コンタクト部が形成される領域において、ゲート電極１２のチャネル幅方向の幅は、酸化物半導体層１６のチャネル幅方向の幅よりも小さく、ゲート電極１２はゲート絶縁層１４を介して酸化物半導体層１６で覆われている。このため、図６（ａ）および（ｂ）に例示するように、コンタクトホールＣＨの位置が行方向にずれてゲート絶縁層１４の一部が露出しても、ゲート絶縁層１４の露出した部分の下方にはゲート配線Ｇ（ゲート電極１２を含む）が存在していない。従って、コンタクトホールＣＨの形成の際にゲート絶縁層１４の露出した部分の膜減りが生じても、画素電極２４とゲート配線Ｇとの短絡を抑制できる。
　＜酸化物半導体層１６について＞
　ここで、本実施形態で用いられる酸化物半導体層１６について説明する。
　本明細書でいう「酸化物半導体層」は、酸化物半導体ＴＦＴの活性層として機能する半導体領域を含む層である。酸化物半導体層は、部分的に低抵抗化された領域（低抵抗領域または導電体領域）を含むことがある。例えば、酸化物半導体層が金属層などの導電体層または還元性の絶縁層と接する場合、酸化物半導体層の表面のうち導電体層と接する部分が、半導体領域よりも電気抵抗の低い低抵抗領域となる。酸化物半導体層の表面のみが低抵抗化される場合もあるし、酸化物半導体層の厚さ方向に亘って低抵抗化される場合もある。
　酸化物半導体層１６の半導体領域に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層１６は、２層以上の積層構造を有していてもよい。酸化物半導体層１６が積層構造を有する場合には、酸化物半導体層１６は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層１６が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層１６は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層１６は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層１６は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。なお、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体等、酸化物半導体を含む活性層を有するチャネルエッチ型のＴＦＴを、「ＣＥ－ＯＳ－ＴＦＴ」と呼ぶことがある。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層１６は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層１６は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　＜半導体装置の製造方法＞
　再び図１および図２を参照しながら、半導体装置１００１の製造方法の一例を説明する。
　まず、基板１１上に、ゲート電極１２を含むゲート配線Ｇを形成する。ここでは、基板（例えばガラス基板）１１上に、スパッタ法などによって、図示しないゲート配線用金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、フォトリソ工程によりゲート配線用金属膜を所望の形状に加工する。これにより、ゲート配線Ｇを得る。図示する例では、行方向に延びる主部Ｇ１と、主部Ｇ１から列方向に延びる枝部Ｇ２とを有するゲート配線Ｇを形成し、枝部Ｇ２の一部および主部Ｇ１の一部をゲート電極１２として機能させる。
　基板１１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
　ゲート配線用金属膜として、例えばアルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これらのうち複数の膜を積層した積層膜を用いてもよい。ここでは、例えば、Ｗ膜（厚さ：３００ｎｍ）を上層、ＴａＮ（厚さ：３０ｎｍ）を下層とする積層膜（Ｗ／ＴａＮ）を用いる。
　次に、ゲート配線Ｇを覆うようにゲート絶縁層１４を形成する。ゲート絶縁層１４としては、酸化珪素（ＳｉＯ2）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層１４は、基板１１側から下層および上層を積み重ねた積層構造を有していてもよい。例えば、下層として、基板１１からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、上層として、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。なお、ゲート絶縁層１４の最上層（すなわち酸化物半導体と接する層）として、酸素を含む層（例えばＳｉＯ2などの酸化物半導体層）を用いると、酸化物半導体層に酸素欠損が生じた場合に、ゲート絶縁層１４に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層の酸素欠損を効果的に低減できる。ここでは、例えば、ＣＶＤ法を用いて、窒化珪素（ＳｉＮｘ）層（厚さ：３２５ｎｍ）を下層、酸化珪素（ＳｉＯ2）層（厚さ：５０ｎｍ）を上層とする積層構造を有するゲート絶縁層１４を形成する。
　次に、例えばスパッタリング法を用いてゲート絶縁層１４上に酸化物半導体膜（厚さ：例えば２０ｎｍ以上２００ｎｍ以下）を堆積した後、酸化物半導体膜をパターニングすることによって、島状の酸化物半導体層１６を形成する。基板１１の法線方向から見たとき、酸化物半導体層１６の一部は、ゲート絶縁層１４を介してゲート電極１２と重なるように配置される。図示する例では、酸化物半導体層１６は、ゲート配線Ｇの主部Ｇ１を横切って延び、かつ、ゲート配線Ｇの枝部Ｇ２を覆うように配置される。
　ここでは、例えば、Ｉｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体膜（厚さ：例えば５０ｎｍ）をパターニングすることによって酸化物半導体層１６を形成する。このように形成された酸化物半導体層１６は、酸化物半導体から構成されているが、この後のプロセスで導電体と接触することにより、部分的に低抵抗化されることがある。
　次に、酸化物半導体層１６およびゲート絶縁層１４上にソース配線用金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、ソース配線用金属膜をパターニングすることによって、ソース電極１８を含むソース配線Ｓを形成する。ソース電極１８は、酸化物半導体層１６の上面と接するように配置される。酸化物半導体層１６のうちソース電極１８と接する部分はソースコンタクト領域１６ｓとなる。この例では、基板１１の法線方向から見たとき、ソース配線Ｓは、列方向に延びる主部Ｓ１と、主部Ｓ１から行方向に延出する枝部Ｓ２とを含んでおり、枝部Ｓ２の一部が酸化物半導体層１６と接するように配置され、ソース電極１８として機能する。
　ソース配線用金属膜として、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これらのうち複数の膜を積層した積層膜を用いてもよい。ここでは、例えば、基板１１側からＴｉ膜（厚さ：３０ｎｍ）、Ａｌ膜（厚さ：２００ｎｍ）およびＴｉ膜（厚さ：１００ｎｍ）をこの順で積層した積層膜（Ｔｉ／Ａｌ／Ｔｉ）を用いる。
　次に、ソース配線Ｓを覆うように層間絶縁層２２を形成する。この後、層間絶縁層２２に、酸化物半導体層１６の一部を露出する開口部２２ａを形成する。この例では、開口部２２ａは画素コンタクトホールＣＨとなる。
　層間絶縁層２２の材料としては、ゲート絶縁膜と同様の材料を用いることができる。層間絶縁層２２は単層であってもよいし、積層構造を有していてもよい。層間絶縁層２２は、無機絶縁層であってもよいし、有機絶縁層膜であってもよい。または有機絶縁膜と無機絶縁膜との積層構造を有していてもよい。層間絶縁層２２として、ＣＶＤ法で、ＳｉＯ2膜（膜厚：３００ｎｍ）を形成してもよい。あるいは、厚さが例えば２０００ｎｍのポジ型の感光性樹脂膜を形成してもよい。
　コンタクトホールＣＨのエッチング方法および条件は、層間絶縁層２２のエッチングレートよりも酸化物半導体層１６のエッチングレートが低くなるように選択される。これによって、酸化物半導体層１６は殆どエッチングされずに、コンタクトホールＣＨの底面に露出する。
　コンタクトホールＣＨの底面の幅は、酸化物半導体層１６の幅よりも小さくなるように設定される。コンタクトホールＣＨの底面全体は、酸化物半導体層１６上に位置することが好ましい。なお、アライメントずれ等により、コンタクトホールＣＨの底面の一部がゲート絶縁層１４上に位置してもよい。この場合、コンタクトホールＣＨのエッチング時にゲート絶縁層１４の表面部分がエッチング（オーバーエッチング）され、ゲート絶縁層１４の厚さが小さくなる（膜減り）ことがある。
　次に、層間絶縁層２２上およびコンタクトホールＣＨ内に第１の透明導電膜（厚さ：２０～３００ｎｍ）を形成し、第１の透明電極膜をパターニングすることによって画素電極２４を形成する。第１の透明電極膜の材料としては、ＩＴＯ、ＩＺＯ、ＺｎＯ等の酸化物半導体を用いることができる。
　ここでは、例えば、スパッタリング法で、第１の透明導電膜としてＩＺＯ膜（厚さ：１００ｎｍ）を形成する。その後、フォトリソグラフィプロセスを用いてＩＺＯ膜をパターニングすることによって、画素電極２４を形成する。画素電極２４は、コンタクトホールＣＨ内で、酸化物半導体層１６の上面に接するように配置される。酸化物半導体層１６のうち画素電極２４と接する部分はドレインコンタクト領域１６ｄとなる。
　次いで、画素電極２４上に誘電体層２６および共通電極２８を形成する。
　誘電体層２６の材料として、ゲート絶縁層１４と同様の無機絶縁材料を用いることができる。ここでは、例えばＣＶＤで、ＳｉＮｘ膜（膜厚：１００ｎｍ）を形成する。
　共通電極２８は、誘電体層２６上に第２の透明電極膜を形成し、第２の透明電極膜をパターニングすることによって得られる。第２の透明電極膜の材料としては、第１の透明電極膜と同様の材料を用いることができる。ここでは、例えば、スパッタリング法で、ＩＺＯ膜（厚さ：１００ｎｍ）を形成する。その後、フォトリソグラフィプロセスを用いて第２の透明電極膜をパターニングすることによって、共通電極２８を形成する。共通電極２８には、画素ごとに少なくとも１つの開口部（または切り欠き部）２８ａを設けてもよい。このようにして、半導体装置１００１が製造される。
　半導体装置１００１は、例えばＦＦＳモードの液晶表示装置に好適に適用される。液晶表示装置は、例えば次のようにして製造される。
　まず、対向基板を製造する。対向基板は、例えば、ガラス基板上に遮光膜（例えば厚さ：２００ｎｍのＴｉ膜）を形成し、所望の形状にパターニングを行い、ブラックマトリクスを得る。次いで、ＲＧＢのカラーフィルタをそれぞれ所望の位置に作成し、対向基板を得る。なお、縦電界モードの液晶表示装置に適用する場合には、カラーフィルタの液晶層側の表面には対向電極が配置される。
　次いで、半導体装置（ＴＦＴ基板）１００１上にフォトスペーサを配置した後、ＴＦＴ基板１００１と対向基板とを貼り合わせる。続いて、これらの基板の間に液晶を注入し、液晶層を得る。この後、必要に応じて、所望のサイズに基板を分断し、液晶表示装置を得る。
　＜その他の形態＞
　本実施形態におけるＴＦＴ１０１は、チャネルエッチ構造を有していてもよいし、チャネル領域を覆うエッチストップを有するエッチストップ構造を有していてもよい。
　図１および図２に示す例では、ＴＦＴ１０１は、チャネルエッチ構造を有している。「チャネルエッチ型のＴＦＴ」では、図２から分かるように、チャネル領域１６ｃ上にエッチストップ層が形成されておらず、ソース電極１８のチャネル側の端部下面は、酸化物半導体層１６の上面と接するように配置されている。チャネルエッチ型のＴＦＴのソース電極１８は、例えば酸化物半導体層１６上にソース用の導電膜を形成し、この導電膜のパターニングを行うことによって形成される。このときに、チャネル領域１６ｃの表面部分がエッチングされる場合がある。
　図７は、エッチストップ型のＴＦＴを備えた半導体装置１００２を例示する断面図である。半導体装置１００２の平面構造は図１と同様である。図７は、図１に示すＢ－Ｂ’線における断面図に相当する。
　エッチストップ型のＴＦＴは、図７に例示するように、酸化物半導体層１６のうちチャネル領域１６ｃとなる部分を覆うエッチストップ層３１を有する。
　半導体装置１００２は、例えば次のようにして製造され得る。まず、ゲート絶縁層１４上に酸化物半導体層１６を形成した後、酸化物半導体層１６を覆うようにエッチストップ層（絶縁保護層）３１を形成する。エッチストップ層３１には、酸化物半導体層１６のソースコンタクト領域となる部分を露出する開口を設ける。次いで、エッチストップ層３１上および開口内にソース用の導電膜を形成し、パターニングを行うことによってソース電極１８を形成する。従って、ソース電極１８のチャネル側の端部下面は、例えばエッチストップ層３１上に位置する。次いで、層間絶縁層２２を形成した後、酸化物半導体層１６の一部を露出するコンタクトホールＣＨを設ける。コンタクトホールＣＨは、層間絶縁層２２およびエッチストップ層３１を同時にエッチングすることによって形成されてもよい。この場合、図７に示すように、コンタクトホールＣＨは、層間絶縁層２２の開口部２２ａとエッチストップ層３１の開口部３１ａとから構成される。この後、半導体装置１００１と同様の方法で画素電極２４、誘電体層２６および共通電極２８を形成し、半導体装置１００２を得る。
　図示しないが、本実施形態の半導体装置は、誘電体層２６および共通電極２８を有していなくてもよい。この場合、画素電極２４の上には、配向膜（不図示）が形成されていてもよい。このような半導体装置は、例えば、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード等の縦電界モードの液晶表示装置に用いられる。
　また、ＴＦＴ１０１のドレインコンタクト領域１６ｄと接する透光性を有する電極（透明電極）は、画素電極２４に限定されず、他の電極または配線であってもよい。例えば、画素電極２４と酸化物半導体層１６とを接続する接続電極であってもよい。本明細書では、ドレインコンタクト領域１６ｄと接する透明な電極を単に「透明電極」と呼ぶことがある。
　（第２の実施形態）
　以下、図面を参照して、第２の実施形態の半導体装置を説明する。
　前述の実施形態の半導体装置１００１（図１および図２）では、基板１１の法線方向から見たとき、ゲート配線Ｇの枝部Ｇ２は矩形である。このため、ゲート配線Ｇの枝部Ｇ２のうちコンタクトホールＣＨ（すなわちドレインコンタクト領域１６ｄ）の下方に位置する部分と、チャネル領域１６ｃの下方に位置する部分とでは、チャネル幅方向の幅は略同じである。これに対し、本実施形態の半導体装置では、ゲート配線Ｇの枝部Ｇ２におけるチャネル幅方向の幅が、コンタクトホールＣＨの下方で、チャネル領域１６ｃの下方よりも小さい点で、図１および図２に示す半導体装置１００１と異なる。
　図８（ａ）および（ｂ）は、それぞれ、第２の実施形態による半導体装置１００３、１００４を模式的に示す平面図である。半導体装置１００３、１００４の断面構造は、図１（ｂ）および（ｃ）に示す構造と同様であるため、図示を省略する。以下では、前述の実施形態の半導体装置１００１と異なる点のみ説明する。
　半導体装置１００３、１００４では、基板１１の法線方向から見たとき、ゲート配線Ｇの枝部Ｇ２は、ドレインコンタクト領域１６ｄと重なる第１部分と、第１部分と主部Ｇ１との間に位置する第２部分とを含んでいる。第１部分のチャネル幅方向の幅の最大幅ｗ１は、第２部分のチャネル幅方向の最大幅ｗ２よりも小さい。枝部Ｇ２は、そのチャネル幅方向の幅が、主部Ｇ１から離れるにつれて小さくなるような平面形状を有していてもよい。例えば、半導体装置１００３における枝部Ｇ２の平面形状は、主部Ｇ１側を底辺とする三角形である。半導体装置１００４における枝部Ｇ２の平面形状は、主部Ｇ１側を下辺とする台形である。これにより、ドレインコンタクト領域１６ｄの下方おいてゲート電極１２の幅を小さく抑えるとともに、そのチャネル側でゲート電極１２の幅を大きくすることによってチャネル領域１６ｃの面積を大きくできる。従って、ゲート電極１２と画素電極２４との短絡を抑制しつつ、ＴＦＴ１０１のオン抵抗を低減できる。
　枝部Ｇ２の第２部分のチャネル幅方向の幅ｗ２は、酸化物半導体層１６のチャネル幅方向の幅Ｗｏｓよりも大きくてもよい。これにより、チャネル領域１６ｃの面積をさらに大きくできる。あるいは、枝部Ｇ２の第２の部分のチャネル幅方向の最大幅ｗ２は、酸化物半導体層１６のチャネル幅方向の幅Ｗｏｓより小さくてもよい。これにより、列方向にアライメントずれが生じた場合でも、より確実に短絡不良を抑制できる。
　（第３の実施形態）
　以下、図面を参照して、第３の実施形態の半導体装置を説明する。本実施形態の半導体装置は、２層の透明電極の上層を画素電極として用いる点で、前述の実施形態と異なる。
　図９（ａ）および（ｂ）は、それぞれ、第３の実施形態による半導体装置１００５を模式的に示す平面図および断面図である。図９（ｂ）は、図９（ａ）のＨ－Ｈ’線に沿った断面を示している。
　半導体装置１００５では、画素電極２４の基板１１側に、誘電体層２６を介して共通電極２８が配置されている。画素電極２４は、画素毎に分離されている。層間絶縁層２２および誘電体層２６には、酸化物半導体層１６に達するコンタクトホールＣＨが設けられている。コンタクトホールＣＨは、層間絶縁層２２の開口部２２ｐと誘電体層２６の開口部２６ｐとから構成されている。画素電極２４は、誘電体層２６上およびコンタクトホールＣＨ内に配置され、コンタクトホールＣＨ内で酸化物半導体層１６と接している。その他の構成は、半導体装置１００１と同様である。
　共通電極２８は、画素毎に分離されていなくてもよい。例えば、表示領域のうち画素コンタクト部以外の領域の略全体に設けられていてもよい。この例では、共通電極２８は、画素コンタクト部と重なるように配置された開口部２８ｐを有している。基板１１の法線方向から見たとき、開口部２８ｐの輪郭の内部にコンタクトホールＣＨが位置していてもよい。
　本実施形態の半導体装置は、図９に示す構成に限定されない。例えば、開口部２８ｐ内に、共通電極２８と電気的に分離された接続電極が配置されていてもよい。接続電極は、共通電極２８と同一の透明導電膜を用いて形成される。接続電極は、コンタクトホールＣＨ内でドレインコンタクト領域１６ｄと接するように配置され、画素電極２４は、コンタクトホールＣＨ内で接続電極と接するように配置されてもよい。これにより、画素電極２４は、接続電極を介して酸化物半導体層１６と電気的に接続される。
　上述した第１～第３の実施形態では、酸化物半導体層１６は矩形であるが、酸化物半導体層１６の形状は矩形でなくてもよい。例えば図１０に例示するように、酸化物半導体層１６におけるドレインコンタクト領域１６ｄを含む部分の幅が、チャネル領域１６ｃを含む部分の幅よりも大きくてもよい。このとき、第１ドレインコンタクト部分Ｒをチャネル幅方向に横切る任意の断面において、酸化物半導体層１６の幅をゲート電極１２の幅よりも大きければよく、チャネル領域１６ｃをチャネル幅方向に横切る断面においては、酸化物半導体層１６の幅はゲート電極１２の幅より小さくても構わない。これにより、チャネル領域１６ｃの面積を確保しつつ、ゲート電極１２と画素電極２４との短絡を抑制できる。
　上述のいずれの実施形態でも、ＴＦＴ１０１は、ソースコンタクト領域１６ｓ、チャネル領域１６ｃおよびドレインコンタクト領域１６ｄが列方向にこの順で配列されたＴＦＴ縦置き構造を有する。なお、ＴＦＴ１０１は、ソースコンタクト領域１６ｓ、チャネル領域１６ｃおよびドレインコンタクト領域１６ｄが行方向に配列されたＴＦＴ横置き構造を有していてもよい。
　（第４の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第４の実施形態を説明する。本実施形態の半導体装置は、同一基板上に形成された酸化物半導体ＴＦＴと結晶質シリコンＴＦＴとを備えるアクティブマトリクス基板である。
　アクティブマトリクス基板は、画素毎にＴＦＴ（画素用ＴＦＴ）を備えている。画素用ＴＦＴとしては、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体膜を活性層とする酸化物半導体ＴＦＴが用いられる。
　画素用ＴＦＴと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域（表示領域）以外の領域（非表示領域または額縁領域）に設けられる。周辺駆動回路を構成するＴＦＴ（回路用ＴＦＴ）は、例えば、多結晶シリコン膜を活性層とした結晶質シリコンＴＦＴが用いられる。このように、画素用ＴＦＴとして酸化物半導体ＴＦＴを用い、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。
　画素用ＴＦＴとして、図１～図１０を参照しながら上述したＴＦＴを適用することが可能である。この点については後述する。
　次に、本実施形態のアクティブマトリクス基板のより具体的な構成を、図面を用いて説明する。
　図１１は、本実施形態のアクティブマトリクス基板７００の平面構造の一例を示す模式的な平面図、図１２は、アクティブマトリクス基板７００における結晶質シリコンＴＦＴ（以下、「第１薄膜トランジスタ」と称する。）７１０Ａおよび酸化物半導体ＴＦＴ（以下、「第２薄膜トランジスタ」と称する。）７１０Ｂの断面構造を示す断面図である。
　図１１に示すように、アクティブマトリクス基板７００は、複数の画素を含む表示領域７０２と、表示領域７０２以外の領域（非表示領域）とを有している。非表示領域は、駆動回路が設けられる駆動回路形成領域７０１を含んでいる。駆動回路形成領域７０１には、例えばゲートドライバ回路７４０、検査回路７７０などが設けられている。表示領域７０２には、行方向に延びる複数のゲートバスライン（図示せず）と、列方向に延びる複数のソースバスラインＳとが形成されている。図示していないが、各画素は、例えばゲートバスラインおよびソースバスラインＳで規定されている。ゲートバスラインは、それぞれ、ゲートドライバ回路の各端子に接続されている。ソースバスラインＳは、それぞれ、アクティブマトリクス基板７００に実装されるドライバＩＣ７５０の各端子に接続されている。
　図１２に示すように、アクティブマトリクス基板７００において、表示領域７０２の各画素には画素用ＴＦＴとして第２薄膜トランジスタ７１０Ｂが形成され、駆動回路形成領域７０１には回路用ＴＦＴとして第１薄膜トランジスタ７１０Ａが形成されている。
　アクティブマトリクス基板７００は、基板７１１と、基板７１１の表面に形成された下地膜７１２と、下地膜７１２上に形成された第１薄膜トランジスタ７１０Ａと、下地膜７１２上に形成された第２薄膜トランジスタ７１０Ｂとを備えている。第１薄膜トランジスタ７１０Ａは、結晶質シリコンを主として含む活性領域を有する結晶質シリコンＴＦＴである。第２薄膜トランジスタ７１０Ｂは、酸化物半導体を主として含む活性領域を有する酸化物半導体ＴＦＴである。第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０Ｂは、基板７１１に一体的に作り込まれている。ここでいう「活性領域」とは、ＴＦＴの活性層となる半導体層のうちチャネルが形成される領域を指すものとする。
　第１薄膜トランジスタ７１０Ａは、下地膜７１２上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）７１３と、結晶質シリコン半導体層７１３を覆う第１の絶縁層７１４と、第１の絶縁層７１４上に設けられたゲート電極７１５Ａとを有している。第１の絶縁層７１４のうち結晶質シリコン半導体層７１３とゲート電極７１５Ａとの間に位置する部分は、第１薄膜トランジスタ７１０Ａのゲート絶縁膜として機能する。結晶質シリコン半導体層７１３は、チャネルが形成される領域（活性領域）７１３ｃと、活性領域の両側にそれぞれ位置するソース領域７１３ｓおよびドレイン領域７１３ｄとを有している。この例では、結晶質シリコン半導体層７１３のうち、第１の絶縁層７１４を介してゲート電極７１５Ａと重なる部分が活性領域７１３ｃとなる。第１薄膜トランジスタ７１０Ａは、また、ソース領域７１３ｓおよびドレイン領域７１３ｄにそれぞれ接続されたソース電極７１８ｓＡおよびドレイン電極７１８ｄＡを有している。ソースおよびドレイン電極７１８ｓＡ、７１８ｄＡは、ゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜（ここでは、第２の絶縁層７１６）上に設けられ、層間絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層７１３と接続されていてもよい。
　第２薄膜トランジスタ７１０Ｂは、下地膜７１２上に設けられたゲート電極７１５Ｂと、ゲート電極７１５Ｂを覆う第２の絶縁層７１６と、第２の絶縁層７１６上に配置された酸化物半導体層７１７とを有している。図示するように、第１薄膜トランジスタ７１０Ａのゲート絶縁膜である第１の絶縁層７１４が、第２薄膜トランジスタ７１０Ｂを形成しようとする領域まで延設されていてもよい。この場合には、酸化物半導体層７１７は、第１の絶縁層７１４上に形成されていてもよい。第２の絶縁層７１６のうちゲート電極７１５Ｂと酸化物半導体層７１７との間に位置する部分は、第２薄膜トランジスタ７１０Ｂのゲート絶縁膜として機能する。酸化物半導体層７１７は、チャネルが形成される領域（活性領域）７１７ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄを有している。この例では、酸化物半導体層７１７のうち、第２の絶縁層７１６を介してゲート電極７１５Ｂと重なる部分が活性領域７１７ｃとなる。また、第２薄膜トランジスタ７１０Ｂは、ソースコンタクト領域７１７ｓに接続されたソース電極７１８ｓＢをさらに有している。ドレインコンタクト領域７１７ｄは画素電極７２３に直接接続されている。尚、基板７１１上に下地膜７１２を設けない構成も可能である。
　薄膜トランジスタ７１０Ａ、７１０Ｂは、パッシベーション膜７１９および平坦化膜７２０で覆われている。画素用ＴＦＴとして機能する第２薄膜トランジスタ７１０Ｂでは、ゲート電極７１５Ｂはゲートバスライン（図示せず）、ソース電極７１８ｓＢはソースバスライン（図示せず）に接続されている。この例では、画素電極７２３は、パッシベーション膜７１９および平坦化膜７２０に形成された開口部内で、ドレインコンタクト領域７１７ｄと接続されている。ソース電極７１８ｓＢにはソースバスラインを介してビデオ信号が供給され、ゲートバスラインからのゲート信号に基づいて画素電極７２３に必要な電荷が書き込まれる。
　なお、図示するように、平坦化膜７２０上にコモン電極として透明導電層７２１が形成され、透明導電層（コモン電極）７２１と画素電極７２３との間に第３の絶縁層７２２が形成されていてもよい。この場合、画素電極７２３にスリット状の開口が設けられていてもよい。このようなアクティブマトリクス基板７００は、例えばＦＦＳ（Ｆｒｉｎｇｅ　ＦｉｅｌｄＳｗｉｔｃｈｉｎｇ）モードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極７２３から出て液晶層（図示せず）を通り、さらに画素電極７２３のスリット状の開口を通ってコモン電極７２１に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
　本実施形態の第２薄膜トランジスタ７１０Ｂとして、図１～１０を参照しながら前述した第１～第３の実施形態のＴＦＴを用いることができる。図１～図３のＴＦＴを適用する場合、ＴＦＴおけるゲート電極１２、ゲート絶縁層１４、酸化物半導体層１６、ソース電極１８を、それぞれ、図１２に示すゲート電極７１５Ｂ、第２の絶縁層（ゲート絶縁層）７１６、酸化物半導体層７１７、ソース電極７１８ｓＢに対応させてもよい。
　また、図１１に示す検査回路７７０を構成するＴＦＴ（検査用ＴＦＴ）として、酸化物半導体ＴＦＴである薄膜トランジスタ７１０Ｂを用いてもよい。
　なお、図示していないが、検査ＴＦＴおよび検査回路は、例えば、図１１に示すドライバＩＣ７５０が実装される領域に形成されてもよい。この場合、検査用ＴＦＴは、ドライバＩＣ７５０と基板７１１との間に配置される。
　図示する例では、第１薄膜トランジスタ７１０Ａは、ゲート電極７１５Ａと基板７１１（下地膜７１２）との間に結晶質シリコン半導体層７１３が配置されたトップゲート構造を有している。一方、第２薄膜トランジスタ７１０Ｂは、酸化物半導体層７１７と基板７１１（下地膜７１２）との間にゲート電極７１５Ｂが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板７１１上に、２種類の薄膜トランジスタ７１０Ａ、７１０Ｂを一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。
　第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０ＢのＴＦＴ構造は上記に限定されない。例えば、これらの薄膜トランジスタ７１０Ａ、７１０Ｂは同じＴＦＴ構造を有していてもよい。例えば、第１薄膜トランジスタ７１０Ａはボトムゲート構造を有していてもよい。ボトムゲート構造の場合、薄膜トランジスタ７１０Ｂのようにチャネルエッチ型でもよいし、エッチストップ型でもよい。
　第２薄膜トランジスタ７１０Ｂのゲート絶縁膜である第２の絶縁層７１６は、第１薄膜トランジスタ７１０Ａが形成される領域まで延設され、第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜として機能してもよい。このように第１薄膜トランジスタ７１０Ａの層間絶縁膜と第２薄膜トランジスタ７１０Ｂのゲート絶縁膜とが同一の層（第２の絶縁層）７１６内に形成されている場合、第２の絶縁層７１６は積層構造を有していてもよい。例えば、第２の絶縁層７１６は、水素を供給可能な水素供与性の層（例えば窒化珪素層）と、水素供与性の層上に配置された、酸素を供給可能な酸素供与性の層（例えば酸化珪素層）とを含む積層構造を有していてもよい。
　第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａと、第２薄膜トランジスタ７１０Ｂのゲート電極７１５Ｂとは、同一層内に形成されていてもよい。また、第１薄膜トランジスタ７１０Ａのソースおよびドレイン電極７１８ｓＡ、７１８ｄＡと、第２薄膜トランジスタ７１０Ｂのソース電極７１８ｓＢとは、同一の層内に形成されていてもよい。「同一層内に形成されている」とは、同一の膜（導電膜）を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
　本発明の実施形態は、酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置、ＭＥＭＳ表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。特に、高精細な液晶表示装置に好適に適用される。
　１１　　　　基板
　１２　　　　ゲート電極
　１４　　　　ゲート絶縁層
　１６　　　　酸化物半導体層
　１６ｃ　　　チャネル領域
　１６ｄ　　　ドレインコンタクト領域
　１６ｓ　　　ソースコンタクト領域
　１８　　ソース電極
　２２　　　　層間絶縁層
　２２ｐ、２６ｐ、３１ｐ　　　開口部
　２４　　　　画素電極
　２６　　　　誘電体層
　２８　　　　共通電極
　１０１　　　酸化物半導体ＴＦＴ
　ＣＨ　　　　コンタクトホール
　Ｇ　　　　　ゲート配線
　Ｇ１　　　　ゲート配線主部
　Ｇ２　　　　ゲート配線枝部
　Ｓ　　　　　ソース配線
　Ｓ１　　　　ソース配線主部
　Ｓ２　　　　ソース配線枝部
　Ｒ　　　　　第１ドレインコンタクト部分
　１００１、１００２、１００３、１００４、１００５　　半導体装置（ＴＦＴ基板）

Claims (19)

  1. 　基板と、前記基板に支持された薄膜トランジスタとを備える半導体装置であって、
    　前記薄膜トランジスタは、
    　　ゲート電極と、
    　　前記ゲート電極を覆うゲート絶縁層と、
    　　前記ゲート絶縁層上に、前記ゲート絶縁層を介して前記ゲート電極と部分的に重なるように配置された酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側にそれぞれ配置されたソースコンタクト領域およびドレインコンタクト領域とを含む、酸化物半導体層と、
    　　前記酸化物半導体層の前記ソースコンタクト領域と接するソース電極と
    を有しており、
    　前記酸化物半導体層を覆うように配置された絶縁層であって、前記酸化物半導体層の前記ドレインコンタクト領域を露出するコンタクトホールを有する絶縁層と、
    　前記絶縁層の上および前記コンタクトホール内に形成され、前記コンタクトホール内で前記ドレインコンタクト領域と接する透明電極と
    をさらに備え、
    　前記基板の法線方向から見たとき、前記ドレインコンタクト領域の少なくとも一部は、前記ゲート電極と重なっており、
    　前記ドレインコンタクト領域の前記少なくとも一部を、前記薄膜トランジスタのチャネル幅方向に横切る任意の断面において、前記酸化物半導体層の幅は前記ゲート電極の幅よりも大きく、かつ、前記ゲート電極は、前記ゲート絶縁層を介して前記酸化物半導体層で覆われている、半導体装置。
  2. 　前記基板上に第１の方向および第２の方向にマトリクス状に配列された複数の画素と、前記第１の方向に延びる複数のゲート配線と、前記第２の方向に延びる複数のソース配線とをさらに備え、
    　前記薄膜トランジスタおよび前記透明電極は、前記複数の画素のそれぞれに配置されており、
    　前記ゲート電極は前記複数のゲート配線のいずれかに接続され、前記ソース電極は前記複数のソース配線のいずれかに接続されている請求項１に記載の半導体装置。
  3. 　前記ソースコンタクト領域、前記チャネル領域および前記ドレインコンタクト領域は、前記第２の方向に配列されている、請求項２に記載の半導体装置。
  4. 　前記基板の法線方向から見たとき、前記複数のゲート配線のそれぞれは、前記第１の方向に延びるゲート配線主部と、前記ゲート配線主部から前記第２の方向に延出したゲート配線枝部とを有し、
    　前記基板の法線方向から見たとき、前記ゲート配線枝部の少なくとも一部が前記ドレインコンタクト領域と重なっている、請求項２または３に記載の半導体装置。
  5. 　前記基板の法線方向から見たとき、前記ゲート配線枝部は、前記ドレインコンタクト領域と重なる第１部分と、前記第１部分と前記ゲート配線主部との間に位置する第２部分とを含み、前記第１部分のチャネル幅方向の最大幅は、前記第２部分のチャネル幅方向の最大幅よりも小さい、請求項４に記載の半導体装置。
  6. 　前記ゲート配線枝部のチャネル幅方向の幅は、前記ゲート配線主部から離れるにつれて小さくなる、請求項５に記載の半導体装置。
  7. 　前記基板の法線方向から見たとき、前記酸化物半導体層は、前記ゲート配線枝部を覆い、かつ、前記ゲート配線主部を横切るように配置されている、請求項４から６のいずれかに記載の半導体装置。
  8. 　前記基板の法線方向から見たとき、前記複数のソース配線のそれぞれは、前記第２の方向に延びるソース配線主部と、前記ソース配線主部から前記第１の方向に延出したソース配線枝部とを有し、前記ソース配線枝部の少なくとも一部が前記ソースコンタクト領域と接している、請求項２から７のいずれかに記載の半導体装置。
  9. 　前記透明電極上に形成された誘電体層と、前記誘電体層上に形成された他の透明電極とをさらに備える、請求項１から８のいずれかに記載の半導体装置。
  10. 　前記透明電極の前記基板側に配置された他の透明電極と、前記他の透明電極と前記透明電極との間に配置された誘電体層とをさらに備える、請求項１から８のいずれかに記載の半導体装置。
  11. 　前記薄膜トランジスタはチャネルエッチ構造を有する、請求項１から１０のいずれかに記載の半導体装置。
  12. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を含む、請求項１から１１のいずれかに記載の半導体装置。
  13. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物は結晶質部分を含む、請求項１２に記載の半導体装置。
  14. 　前記酸化物半導体層は積層構造を有する、請求項１から１３のいずれかに記載の半導体装置。
  15. 　薄膜トランジスタを備える半導体装置の製造方法であって、
    　ゲート電極を基板上に形成する工程（ａ）と、
    　前記ゲート電極を覆うゲート絶縁層を形成する工程（ｂ）と、
    　前記ゲート絶縁層上に酸化物半導体膜を形成し、前記酸化物半導体膜をパターニングすることにより、前記ゲート絶縁層を介して前記ゲート電極と部分的に重なる島状の酸化物半導体層を得る工程（ｃ）と、
    　前記酸化物半導体層と接するソース電極とを形成する工程であって、前記酸化物半導体層のうち前記ソース電極と接する領域はソースコンタクト領域となる、工程（ｄ）と、
    　前記酸化物半導体層を覆う絶縁層を形成する工程（ｅ）と、
    　前記絶縁層に、前記酸化物半導体層の一部を露出するコンタクトホールを形成する工程（ｆ）と、
    　前記絶縁層の上および前記コンタクトホール内に、前記コンタクトホール内で前記酸化物半導体層の前記一部と直接接する透明電極を形成する工程であって、前記酸化物半導体層の前記一部はドレインコンタクト領域となり、前記酸化物半導体層のうち前記ドレインコンタクト領域および前記ソースコンタクト領域の間に位置する領域はチャネル領域となる、工程（ｇ）と
    を包含し、
    　前記基板の法線方向から見たとき、前記酸化物半導体層の前記ドレインコンタクト領域の少なくとも一部は前記ゲート電極と重なっており、
    　前記ドレインコンタクト領域の前記少なくとも一部を、前記薄膜トランジスタのチャネル幅方向に横切る任意の断面において、前記酸化物半導体層の幅は前記ゲート電極の幅よりも大きく、かつ、前記ゲート電極は、前記ゲート絶縁層を介して前記酸化物半導体層で覆われている、半導体装置の製造方法。
  16. 　前記薄膜トランジスタはチャネルエッチ構造を有する、請求項１５に記載の半導体装置の製造方法。
  17. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を含む、請求項１５に記載の半導体装置の製造方法。
  18. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物は結晶質部分を含む、請求項１７に記載の半導体装置の製造方法。
  19. 　前記酸化物半導体層は積層構造を有する、請求項１５から１８のいずれかに記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6963906B2 (ja) 2017-04-25 2021-11-10 株式会社ジャパンディスプレイ 表示装置及びその製造方法
CN110707100B (zh) * 2019-10-16 2021-12-31 友达光电（昆山）有限公司 显示面板
CN111092088B (zh) * 2019-12-24 2022-02-22 Tcl华星光电技术有限公司 液晶显示面板和液晶显示装置
CN116416887A (zh) * 2021-12-31 2023-07-11 合肥鑫晟光电科技有限公司 一种移位寄存器单元、栅极驱动电路及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010206187A (ja) * 2009-02-06 2010-09-16 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
WO2012020525A1 (ja) * 2010-08-07 2012-02-16 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置
JP2014232824A (ja) * 2013-05-30 2014-12-11 三菱電機株式会社 薄膜トランジスタ、表示パネル用基板、表示パネル、表示装置および薄膜トランジスタの製造方法
WO2015107606A1 (ja) * 2014-01-15 2015-07-23 株式会社Ｊｏｌｅｄ 表示装置及び薄膜トランジスタ基板

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0175390B1 (ko) * 1995-07-14 1999-02-18 김광호 다결정 규소 박막 트랜지스터 및 그 제조 방법
JP2001075127A (ja) * 1999-09-03 2001-03-23 Matsushita Electric Ind Co Ltd アクティブマトッリクス型液晶表示素子及びその製造方法
KR100671520B1 (ko) * 2003-08-29 2007-01-19 비오이 하이디스 테크놀로지 주식회사 액정표시장치 및 그 제조방법
JP4522145B2 (ja) * 2004-05-25 2010-08-11 シャープ株式会社 表示装置用基板、その製造方法及び表示装置
KR101147261B1 (ko) * 2004-12-04 2012-05-18 엘지디스플레이 주식회사 반투과형 박막 트랜지스터 기판 및 그 제조 방법
KR20080101229A (ko) * 2007-05-16 2008-11-21 삼성전자주식회사 액정성을 가지는 유기반도체 고분자, 이의 제조방법 및이를 이용한 유기박막트랜지스터
JP5663231B2 (ja) * 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
KR101772511B1 (ko) * 2010-06-22 2017-08-30 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법
KR102637010B1 (ko) 2010-12-03 2024-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
JP5966328B2 (ja) 2011-11-16 2016-08-10 Jsr株式会社 アレイ基板、液晶表示素子およびアレイ基板の製造方法
TWI493685B (zh) * 2012-02-10 2015-07-21 E Ink Holdings Inc 主動陣列基板上之靜電防護結構
KR102071545B1 (ko) 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2013190882A1 (ja) * 2012-06-19 2013-12-27 シャープ株式会社 金属酸化物トランジスタ
WO2014085971A1 (zh) * 2012-12-04 2014-06-12 深圳市柔宇科技有限公司 一种金属氧化物tft器件及制造方法
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010206187A (ja) * 2009-02-06 2010-09-16 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
WO2012020525A1 (ja) * 2010-08-07 2012-02-16 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置
JP2014232824A (ja) * 2013-05-30 2014-12-11 三菱電機株式会社 薄膜トランジスタ、表示パネル用基板、表示パネル、表示装置および薄膜トランジスタの製造方法
WO2015107606A1 (ja) * 2014-01-15 2015-07-23 株式会社Ｊｏｌｅｄ 表示装置及び薄膜トランジスタ基板

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