JP2001075127A - アクティブマトッリクス型液晶表示素子及びその製造方法 - Google Patents
アクティブマトッリクス型液晶表示素子及びその製造方法Info
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- G02F1/13606—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit having means for reducing parasitic capacitance
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes
Abstract
(57)【要約】
【課題】 液晶表示素子のフリッカー発生の低減で、表
示画面の均一性を改善し、高画質な液晶パネルを提供す
る。 【解決手段】 画素出力配線部と走査線入力部との間に
は寄生容量１０６を生じさせるように画素出力配線部と
走査線入力部の重なる寄生容量領域部を有して、走査線
方向の寄生容量１０６の分布状態に、アクティブマトリ
ックス型液晶表示素子のフィールドスルー電圧が走査線
１０１の走査線信号の入力端側と、その反対端側とで異
なることに起因する表示画面のフリッカ現象を抑制す
る。
示画面の均一性を改善し、高画質な液晶パネルを提供す
る。 【解決手段】 画素出力配線部と走査線入力部との間に
は寄生容量１０６を生じさせるように画素出力配線部と
走査線入力部の重なる寄生容量領域部を有して、走査線
方向の寄生容量１０６の分布状態に、アクティブマトリ
ックス型液晶表示素子のフィールドスルー電圧が走査線
１０１の走査線信号の入力端側と、その反対端側とで異
なることに起因する表示画面のフリッカ現象を抑制す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＯＡ機器やＡＶ機
器などに利用されているアクティブマトリックス型液晶
表示素子及びその製造方法及びそれを用いた画像表示機
器の、特に、大画面で高画質・高精細の液晶表示素子の
構成に関するものである。
器などに利用されているアクティブマトリックス型液晶
表示素子及びその製造方法及びそれを用いた画像表示機
器の、特に、大画面で高画質・高精細の液晶表示素子の
構成に関するものである。
【０００２】
【従来の技術】現在、液晶を用いた表示素子は、ビデオ
カメラのビューファインダーやカーＴＶさらには高精細
投写型ＴＶ、パソコン、ワープロ、液晶モニターなどの
情報表示端末など種々の分野で応用されており、開発、
商品化が活発に行われている。特にスイッチング素子と
して薄膜トランジスタ（以下ＴＦＴ素子）を用いたアク
ティブマトリックス型方式のＴＮ（Ｔｗｉｓｔｅｄ Ｎ
ｅｍａｔｉｃ）液晶表示装置は大容量の表示を行っても
高いコントラストが保たれるという大きな特徴を持ち、
特に近年市場要望の極めて高い、ラップトップパソコン
やノートパソコン、さらには、エンジニアリングワーク
ステーション用の大型・大容量フルカラーディスプレイ
の本命として開発、商品化が盛んである。
カメラのビューファインダーやカーＴＶさらには高精細
投写型ＴＶ、パソコン、ワープロ、液晶モニターなどの
情報表示端末など種々の分野で応用されており、開発、
商品化が活発に行われている。特にスイッチング素子と
して薄膜トランジスタ（以下ＴＦＴ素子）を用いたアク
ティブマトリックス型方式のＴＮ（Ｔｗｉｓｔｅｄ Ｎ
ｅｍａｔｉｃ）液晶表示装置は大容量の表示を行っても
高いコントラストが保たれるという大きな特徴を持ち、
特に近年市場要望の極めて高い、ラップトップパソコン
やノートパソコン、さらには、エンジニアリングワーク
ステーション用の大型・大容量フルカラーディスプレイ
の本命として開発、商品化が盛んである。
【０００３】アクティブマトリックス型とは従来の単純
マトリックス型に対比して言われている液晶の駆動方式
を意味しているもので、マトリックス上に配置された画
素電極にそれぞれスイッチ素子を設け、それらのスイッ
チ素子を介して各画素電極に液晶の光学特性を制御する
電気信号を独立に供給する方式である。このため、本駆
動方式は、原理的には単純マトリックス方式のようなク
ロストークがなく、大画面化、高精細化、多階調表示に
極めて適した方式である。
マトリックス型に対比して言われている液晶の駆動方式
を意味しているもので、マトリックス上に配置された画
素電極にそれぞれスイッチ素子を設け、それらのスイッ
チ素子を介して各画素電極に液晶の光学特性を制御する
電気信号を独立に供給する方式である。このため、本駆
動方式は、原理的には単純マトリックス方式のようなク
ロストークがなく、大画面化、高精細化、多階調表示に
極めて適した方式である。
【０００４】しかしながら、上記したアクティブマトリ
ックス型液晶表示装置においても、大画面化、高精細化
になるにしたがって画像品質上の問題が発生する。特
に、大画面化に伴う走査線の抵抗成分とスイッチング素
子であるＴＦＴのゲート・ドレイン間の容量成分、すな
わち、走査線入力部と画素出力配線部の重なり部分を主
たる成分とする寄生容量（以下、Ｃｇｄという）に起因
する走査線信号の遅延よって、フリッカの面内分布とい
った表示画面の均一性が劣化してくるといった現象が深
刻な問題になってくる。以下、これらの現象について説
明する。
ックス型液晶表示装置においても、大画面化、高精細化
になるにしたがって画像品質上の問題が発生する。特
に、大画面化に伴う走査線の抵抗成分とスイッチング素
子であるＴＦＴのゲート・ドレイン間の容量成分、すな
わち、走査線入力部と画素出力配線部の重なり部分を主
たる成分とする寄生容量（以下、Ｃｇｄという）に起因
する走査線信号の遅延よって、フリッカの面内分布とい
った表示画面の均一性が劣化してくるといった現象が深
刻な問題になってくる。以下、これらの現象について説
明する。
【０００５】図５はアクティブマトリックス型液晶表示
素子の一般的な等価回路を示したものである。走査線１
０１と信号線１０２の交点にスイッチング素子であるＴ
ＦＴ素子１０３が設けてある。蓄積容量１０５は液晶容
量１０４に印可される画素電圧の保持特性を向上させる
ために形成される。ＴＦＴ素子１０３には寄生容量１０
６（Ｃｇｄ）がある。
素子の一般的な等価回路を示したものである。走査線１
０１と信号線１０２の交点にスイッチング素子であるＴ
ＦＴ素子１０３が設けてある。蓄積容量１０５は液晶容
量１０４に印可される画素電圧の保持特性を向上させる
ために形成される。ＴＦＴ素子１０３には寄生容量１０
６（Ｃｇｄ）がある。
【０００６】図６は一般的なＴＦＴ素子の断面構造図を
示したものである。ソース電極２０２があり、ゲート電
極２０１とドレイン電極２０３のゲート・ドレイン電極
の重なり２０４がある。上記したＴＦＴ素子の寄生容量
Ｃｇｄは、図の波線の領域で示された２０４の部分であ
る。
示したものである。ソース電極２０２があり、ゲート電
極２０１とドレイン電極２０３のゲート・ドレイン電極
の重なり２０４がある。上記したＴＦＴ素子の寄生容量
Ｃｇｄは、図の波線の領域で示された２０４の部分であ
る。
【０００７】図７は、図１に示したアクティブマトリッ
クス型液晶表示素子の動作を示す波形図である。走査電
極配線からＴＦＴ素子のゲートに供給されるゲート電圧
３０１と信号電圧３０２と画素電圧３０３のこれらの相
対的な時間関係と波形の変化を示している。
クス型液晶表示素子の動作を示す波形図である。走査電
極配線からＴＦＴ素子のゲートに供給されるゲート電圧
３０１と信号電圧３０２と画素電圧３０３のこれらの相
対的な時間関係と波形の変化を示している。
【０００８】図７に示すように、選択された走査線の走
査線信号によってＴＦＴのゲート電圧３０１がＯＮ状態
になると、信号電圧３０２がＴＦＴ素子を介して画素電
極に供給される。一方、ゲート電圧がＯＮ状態からＯＦ
Ｆ状態に変化するときに、上記した寄生容量Ｃｇｄによ
って画素電圧３０３が変化する。この電圧の変化（△Ｖ
ｐ）はフィールドスルー電圧（以下、突き抜け電圧と記
載）と言われている。ゲート電圧３０１の振幅をＶｇ、
液晶容量１０４をＣｌｃ、蓄積容量１０５をＣｓｔとす
ると、突き抜け電圧△Ｖｐは、理想的には以下の（式
１）で表現される。
査線信号によってＴＦＴのゲート電圧３０１がＯＮ状態
になると、信号電圧３０２がＴＦＴ素子を介して画素電
極に供給される。一方、ゲート電圧がＯＮ状態からＯＦ
Ｆ状態に変化するときに、上記した寄生容量Ｃｇｄによ
って画素電圧３０３が変化する。この電圧の変化（△Ｖ
ｐ）はフィールドスルー電圧（以下、突き抜け電圧と記
載）と言われている。ゲート電圧３０１の振幅をＶｇ、
液晶容量１０４をＣｌｃ、蓄積容量１０５をＣｓｔとす
ると、突き抜け電圧△Ｖｐは、理想的には以下の（式
１）で表現される。
【０００９】 △Ｖｐ＝（Ｃｇｄ／Ｃｔ）・・・・・（式１） 但し、Ｃｔ＝Ｃｌｃ＋Ｃｓｔ＋Ｃｇｄ 画素で発生するこの電圧の変化である、突き抜け電圧△
Ｖｐを補償するために、対抗電極の電圧が適正値に調整
されて駆動されるのが一般的である。
Ｖｐを補償するために、対抗電極の電圧が適正値に調整
されて駆動されるのが一般的である。
【００１０】しかしながら、液晶パネルのサイズ及び画
素数が増加するに従い、走査線の電気的負荷が大きくな
り信号遅延が生じるようになる。
素数が増加するに従い、走査線の電気的負荷が大きくな
り信号遅延が生じるようになる。
【００１１】図８にゲート電圧に遅延がある場合の画素
電圧の変化を示した。この場合も上記したように、ゲー
ト電圧のＯＮ時間に信号電圧が画素電極に供給される。
ゲート電圧がＯＮ状態からＯＦＦ状態に変化する時も前
記と同じ現象が生じるが、信号遅延がある場合、ゲート
電圧の変化によって画素電圧がＣｇｄの影響によって変
化するとともに、ＴＦＴ素子が一気にＯＦＦ状態になら
ないことによる画素電極への信号電圧の充電が同時に発
生する。これによって、図８に示すごとく、突き抜け電
圧△Ｖｐが、遅延のない場合に比べて小さくなる。つま
り、表示画面の面内での液晶印可電圧差や、対向電圧と
液晶駆動最適のズレによる液晶へのＤＣ電圧の印可、そ
れによる画面内でのフリッカ現象の分布の発生といった
問題が発生し、液晶表示素子の画質劣化を引き起こす。
電圧の変化を示した。この場合も上記したように、ゲー
ト電圧のＯＮ時間に信号電圧が画素電極に供給される。
ゲート電圧がＯＮ状態からＯＦＦ状態に変化する時も前
記と同じ現象が生じるが、信号遅延がある場合、ゲート
電圧の変化によって画素電圧がＣｇｄの影響によって変
化するとともに、ＴＦＴ素子が一気にＯＦＦ状態になら
ないことによる画素電極への信号電圧の充電が同時に発
生する。これによって、図８に示すごとく、突き抜け電
圧△Ｖｐが、遅延のない場合に比べて小さくなる。つま
り、表示画面の面内での液晶印可電圧差や、対向電圧と
液晶駆動最適のズレによる液晶へのＤＣ電圧の印可、そ
れによる画面内でのフリッカ現象の分布の発生といった
問題が発生し、液晶表示素子の画質劣化を引き起こす。
【００１２】現在、大型化、高精細化に伴う上記した現
象を改善することを目的として、各種の方法が開発・提
案されてきている。基本的には式（１）の突き抜け電圧
△Ｖｐをいかにして小さくするかがポイントとなる。蓄
積容量Ｃｓｔを大きくする方法は、それに伴ってＴＦＴ
素子の充電能力を上げるために素子サイズを大きくする
必要があり、結果として寄生容量Ｃｇｄが増加するので
効果的ではない。したがって、ＴＦＴの寄生容量Ｃｇｄ
を低減するための手段に対する取り組みが主である。
象を改善することを目的として、各種の方法が開発・提
案されてきている。基本的には式（１）の突き抜け電圧
△Ｖｐをいかにして小さくするかがポイントとなる。蓄
積容量Ｃｓｔを大きくする方法は、それに伴ってＴＦＴ
素子の充電能力を上げるために素子サイズを大きくする
必要があり、結果として寄生容量Ｃｇｄが増加するので
効果的ではない。したがって、ＴＦＴの寄生容量Ｃｇｄ
を低減するための手段に対する取り組みが主である。
【００１３】具体的には、ＴＦＴ素子のゲート電極と画
素電極との重なり領域を低減するためのプロセスの開発
・提案が多数発表されている。これによる寄生容量の低
減は非常に効果的な手段である。しかしながら、重なり
領域がなくてもＴＦＴ素子のチャンネル部の容量は存在
する。したがって、さらに高精細化が進み、ＴＦＴ素子
の選択時間がさらに短くなってくると、ＴＦＴ素子の充
電能力を高めるためにサイズを大きくしていく必要があ
り、結果としてＴＦＴの寄生容量は増加することにな
る。
素電極との重なり領域を低減するためのプロセスの開発
・提案が多数発表されている。これによる寄生容量の低
減は非常に効果的な手段である。しかしながら、重なり
領域がなくてもＴＦＴ素子のチャンネル部の容量は存在
する。したがって、さらに高精細化が進み、ＴＦＴ素子
の選択時間がさらに短くなってくると、ＴＦＴ素子の充
電能力を高めるためにサイズを大きくしていく必要があ
り、結果としてＴＦＴの寄生容量は増加することにな
る。
【００１４】本発明は、前述したごとく液晶表示素子の
さらなる大型化、高精細化に向けて、パネルの設計上大
きな問題となってくる輝度分布、フリッカー分布などの
表示画面の均一性を改善する、アクティブマトリックス
型液晶表示素子及びその製造方法を提供することを目的
とするものである。
さらなる大型化、高精細化に向けて、パネルの設計上大
きな問題となってくる輝度分布、フリッカー分布などの
表示画面の均一性を改善する、アクティブマトリックス
型液晶表示素子及びその製造方法を提供することを目的
とするものである。
【００１５】
【課題を解決するための手段】本発明は、上記課題を解
決するために、画素出力配線部と走査線入力部との間に
は寄生容量を生じさせるように画素出力配線部と走査線
入力部の重なる寄生容量領域部を有して、走査線方向の
寄生容量の分布状態に、アクティブマトリックス型液晶
表示素子のフィールドスルー電圧が走査線の走査線信号
の入力端側と、その反対端側とで異なることに起因する
表示画面のフリッカ現象を抑制する、フリッカ抑制手段
を有するようにしたものである。
決するために、画素出力配線部と走査線入力部との間に
は寄生容量を生じさせるように画素出力配線部と走査線
入力部の重なる寄生容量領域部を有して、走査線方向の
寄生容量の分布状態に、アクティブマトリックス型液晶
表示素子のフィールドスルー電圧が走査線の走査線信号
の入力端側と、その反対端側とで異なることに起因する
表示画面のフリッカ現象を抑制する、フリッカ抑制手段
を有するようにしたものである。
【００１６】
【発明の実施の形態】本発明のアクティブマトリックス
型液晶表示素子は、複数の走査線と、複数の信号線と、
複数の画素電極と、走査線入力部と信号線入力部と画素
出力配線部とを備えた複数のスイッチング素子とを主平
面上に有し、走査線と信号線とは略直交させてマトリッ
クス状に備えられ、走査線と信号線との交点の近傍には
画素電極とスイッチング素子とが備えられ、画素出力配
線部と走査線入力部との間には寄生容量を生じさせるよ
うに画素出力配線部と走査線入力部の重なる寄生容量領
域部を有して、スイッチング素子の走査線入力部には走
査線が接続され、スイッチング素子の信号線入力部には
信号線が接続され、スイッチング素子の画素出力配線部
には画素電極が接続され、走査線方向の寄生容量の静電
容量値の分布状態に、アクティブマトリックス型液晶表
示素子のフィールドスルー電圧が走査線の走査線信号の
入力端側とその反対端側とで異なることに起因する表示
画面のフリッカ現象を抑制する、フリッカ抑制手段を有
したものである。
型液晶表示素子は、複数の走査線と、複数の信号線と、
複数の画素電極と、走査線入力部と信号線入力部と画素
出力配線部とを備えた複数のスイッチング素子とを主平
面上に有し、走査線と信号線とは略直交させてマトリッ
クス状に備えられ、走査線と信号線との交点の近傍には
画素電極とスイッチング素子とが備えられ、画素出力配
線部と走査線入力部との間には寄生容量を生じさせるよ
うに画素出力配線部と走査線入力部の重なる寄生容量領
域部を有して、スイッチング素子の走査線入力部には走
査線が接続され、スイッチング素子の信号線入力部には
信号線が接続され、スイッチング素子の画素出力配線部
には画素電極が接続され、走査線方向の寄生容量の静電
容量値の分布状態に、アクティブマトリックス型液晶表
示素子のフィールドスルー電圧が走査線の走査線信号の
入力端側とその反対端側とで異なることに起因する表示
画面のフリッカ現象を抑制する、フリッカ抑制手段を有
したものである。
【００１７】また、本発明のアクティブマトリックス型
液晶表示素子は、フリッカ抑制手段が、走査線の一端か
ら他端に並ぶ寄生容量の静電容量値の変化に規則性を有
したものである。
液晶表示素子は、フリッカ抑制手段が、走査線の一端か
ら他端に並ぶ寄生容量の静電容量値の変化に規則性を有
したものである。
【００１８】また、本発明のアクティブマトリックス型
液晶表示素子は、フリッカ抑制手段が、走査線の一端か
ら他端に並ぶ寄生容量の静電容量値の大小関係を、走査
線の走査線信号の入力端側が小さく、走査線の走査線信
号の入力端側の反対端側を大きくしたものである。
液晶表示素子は、フリッカ抑制手段が、走査線の一端か
ら他端に並ぶ寄生容量の静電容量値の大小関係を、走査
線の走査線信号の入力端側が小さく、走査線の走査線信
号の入力端側の反対端側を大きくしたものである。
【００１９】また、本発明のアクティブマトリックス型
液晶表示素子は、フリッカ抑制手段が、フリッカ抑制手
段は、隣合う寄生容量の静電容量値が、走査線の一端か
ら他端までの途中で部分的に略同じ値としたものであ
る。
液晶表示素子は、フリッカ抑制手段が、フリッカ抑制手
段は、隣合う寄生容量の静電容量値が、走査線の一端か
ら他端までの途中で部分的に略同じ値としたものであ
る。
【００２０】また、本発明のアクティブマトリックス型
液晶表示素子は、フリッカ抑制手段が、走査線の一端か
ら他端に並ぶ寄生容量領域部の面積の大小関係を、走査
線の走査線信号の入力側が小さく、走査線の走査線信号
の入力側の反対側が大きくしたものである。
液晶表示素子は、フリッカ抑制手段が、走査線の一端か
ら他端に並ぶ寄生容量領域部の面積の大小関係を、走査
線の走査線信号の入力側が小さく、走査線の走査線信号
の入力側の反対側が大きくしたものである。
【００２１】また、本発明のアクティブマトリックス型
液晶表示素子は、フリッカ抑制手段が、フリッカ抑制手
段は、隣合う寄生容量領域部の面積が、走査線の一端か
ら他端までの途中で部分的に略同じ面積としたものであ
る。
液晶表示素子は、フリッカ抑制手段が、フリッカ抑制手
段は、隣合う寄生容量領域部の面積が、走査線の一端か
ら他端までの途中で部分的に略同じ面積としたものであ
る。
【００２２】以上によれば、寄生容量の値が一様でなく
なるので、フィールドスルー電圧の面内分布の変化が小
さくなり、フリッカが抑制されるのでその面内分布を改
善し、より高画質なアクティブマトリックス型液晶表示
素子を実現することができる。
なるので、フィールドスルー電圧の面内分布の変化が小
さくなり、フリッカが抑制されるのでその面内分布を改
善し、より高画質なアクティブマトリックス型液晶表示
素子を実現することができる。
【００２３】また、本発明のアクティブマトリックス型
液晶表示素子の製造方法は、アクティブマトリックス液
晶表示素子を製造する際に、露光条件を変化させてフリ
ッカ抑制手段が備えられるようにしたものである。
液晶表示素子の製造方法は、アクティブマトリックス液
晶表示素子を製造する際に、露光条件を変化させてフリ
ッカ抑制手段が備えられるようにしたものである。
【００２４】また、本発明のアクティブマトリックス型
液晶表示素子の製造方法は、アクティブマトリックス液
晶表示素子を製造する際に、露光用マスクの仕様でフリ
ッカ抑制手段が備えられるようにしたものである。
液晶表示素子の製造方法は、アクティブマトリックス液
晶表示素子を製造する際に、露光用マスクの仕様でフリ
ッカ抑制手段が備えられるようにしたものである。
【００２５】以上によれば、簡便な方法でフリッカ抑制
手段が備えられるアクティブマトリックス型液晶表示素
子の製造方法を提供できる。生産コストの面でも負担が
生じることもなく、より高画質なアクティブマトリック
ス型液晶表示素子が得ることができる。
手段が備えられるアクティブマトリックス型液晶表示素
子の製造方法を提供できる。生産コストの面でも負担が
生じることもなく、より高画質なアクティブマトリック
ス型液晶表示素子が得ることができる。
【００２６】また、本発明の画像表示機器は、フリッカ
抑制手段が備えられたアクティブマトリックス液晶表示
素子を用いたものである。
抑制手段が備えられたアクティブマトリックス液晶表示
素子を用いたものである。
【００２７】以上によれば、フリッカ抑制手段を有した
アクティブマトリックス型液晶表示素子を用いた画像表
示機器が得ることができる。画像表示機器の表示画を大
きくしてもフリッカがより抑制され、高画質な画像表示
機器が得ることができる。
アクティブマトリックス型液晶表示素子を用いた画像表
示機器が得ることができる。画像表示機器の表示画を大
きくしてもフリッカがより抑制され、高画質な画像表示
機器が得ることができる。
【００２８】以下、本発明の各実施形態について、図面
を参照しながら説明する。
を参照しながら説明する。
【００２９】（実施の形態１）図１は本発明の実施の形
態１のアクティブマトリックス型液晶表示素子の等価回
路図を示したものである。走査線１０１と信号線１０２
とが略直交させて設けてあり、ＴＦＴ素子１０３はアモ
ルファスシリコンを半導体層とする薄膜トランジスタで
ある。走査線１０１の走査方向は図１の左から右の方向
である。また、蓄積容量１０４、液晶容量１０５があ
る。ＴＦＴ素子１０３には寄生容量１０６がある。そし
て画素電極１０７がある。画素出力配線部はＴＦＴ素子
１０３のドレイン電極から画素電極１０７及び寄生容量
１０６と接続される部分である。
態１のアクティブマトリックス型液晶表示素子の等価回
路図を示したものである。走査線１０１と信号線１０２
とが略直交させて設けてあり、ＴＦＴ素子１０３はアモ
ルファスシリコンを半導体層とする薄膜トランジスタで
ある。走査線１０１の走査方向は図１の左から右の方向
である。また、蓄積容量１０４、液晶容量１０５があ
る。ＴＦＴ素子１０３には寄生容量１０６がある。そし
て画素電極１０７がある。画素出力配線部はＴＦＴ素子
１０３のドレイン電極から画素電極１０７及び寄生容量
１０６と接続される部分である。
【００３０】また、図２は図１に示した等価回路図のＴ
ＦＴ素子１０３を平面図で表したものであり、図２
（ａ）は図１の定形としてマトリックス状に配列された
ＴＦＴ素子群の任意のＴＦＴ素子１０３の（ｍ−１，
ｎ）番目及び、（ｍ，ｎ）番目を示し、図２（ｂ）はＴ
ＦＴ素子１０３の（ｍ−１，ｎ＋１）番目及び、（ｍ、
ｎ＋１）番目を示す。
ＦＴ素子１０３を平面図で表したものであり、図２
（ａ）は図１の定形としてマトリックス状に配列された
ＴＦＴ素子群の任意のＴＦＴ素子１０３の（ｍ−１，
ｎ）番目及び、（ｍ，ｎ）番目を示し、図２（ｂ）はＴ
ＦＴ素子１０３の（ｍ−１，ｎ＋１）番目及び、（ｍ、
ｎ＋１）番目を示す。
【００３１】（ｍ−１，ｎ）番目のＴＦＴ素子１０３
は、ｍ−１番目の走査線１０１とｎ番目の信号線１０２
とに電気的に接続され、配置されている。
は、ｍ−１番目の走査線１０１とｎ番目の信号線１０２
とに電気的に接続され、配置されている。
【００３２】（ｍ，ｎ）番目のＴＦＴ素子１０３は、ｍ
番目の走査線１０１とｎ番目の信号線１０２とに電気的
に接続され、配置されている。
番目の走査線１０１とｎ番目の信号線１０２とに電気的
に接続され、配置されている。
【００３３】（ｍ−１，ｎ＋１）番目のＴＦＴ素子１０
３は、ｍ−１番目の走査線１０１とｎ＋１番目の信号線
１０２とに電気的に接続され、配置されている。
３は、ｍ−１番目の走査線１０１とｎ＋１番目の信号線
１０２とに電気的に接続され、配置されている。
【００３４】（ｍ、ｎ＋１）番目のＴＦＴ素子１０３
は、ｍ番目の走査線１０１とｎ＋１番目の信号線１０２
とに電気的に接続され、配置されている。
は、ｍ番目の走査線１０１とｎ＋１番目の信号線１０２
とに電気的に接続され、配置されている。
【００３５】図２ので示すように、ゲート電極２０１は
走査線の一部分を共有している。また、信号線の一部分
をソース電極２０２は信号線の一部分を共有している。
また、ドレイン電極２０３は画素出力配線部２０６の一
部分を共有している。ゲート電極２０１とドレイン電極
２０３との重なり部分２０４を斜線部分で示す。このゲ
ート電極２０１とドレイン電極２０３との重なり部分２
０４がＴＦＴ素子の寄生容量の領域である。
走査線の一部分を共有している。また、信号線の一部分
をソース電極２０２は信号線の一部分を共有している。
また、ドレイン電極２０３は画素出力配線部２０６の一
部分を共有している。ゲート電極２０１とドレイン電極
２０３との重なり部分２０４を斜線部分で示す。このゲ
ート電極２０１とドレイン電極２０３との重なり部分２
０４がＴＦＴ素子の寄生容量の領域である。
【００３６】本例では、ＴＦＴ素子１０３のドレイン電
極２０３を構成する薄膜パターンを形成する工程におい
て、露光時の露光ステージスキャン速度または露光量を
変化させ、縮小補正値を制御することにより、図２で示
すように走査線１０１の走査方向のｎ番目のＴＦＴ素子
の寄生容量領域をｎ＋１番目のＴＦＴ素子の寄生容量領
域より、小さくなるパターンをもつアクティブマトリッ
クス型液晶表示素子を形成した。この構成のパターンを
１３．３型ＸＧＡの液晶パネルに適用し、走査線１０１
の電圧供給端、中心部、及び終端の対向電圧最適値（フ
リッカー特性の最適値）を測定した。
極２０３を構成する薄膜パターンを形成する工程におい
て、露光時の露光ステージスキャン速度または露光量を
変化させ、縮小補正値を制御することにより、図２で示
すように走査線１０１の走査方向のｎ番目のＴＦＴ素子
の寄生容量領域をｎ＋１番目のＴＦＴ素子の寄生容量領
域より、小さくなるパターンをもつアクティブマトリッ
クス型液晶表示素子を形成した。この構成のパターンを
１３．３型ＸＧＡの液晶パネルに適用し、走査線１０１
の電圧供給端、中心部、及び終端の対向電圧最適値（フ
リッカー特性の最適値）を測定した。
【００３７】図３は本発明と従来例の対向電圧最適値の
測定結果を示す。図３の曲線３１は従来の構成の液晶パ
ネルの測定値を示す。従来のパネルでは電圧供給端と終
電端とで約０．３Ｖ程度の差が生じ、液晶パネル全面を
対向電圧最適値に調整してもフリッカー現象が確認でき
る。そして曲線３２は実施形態１の構成による液晶パネ
ルの測定値を示し、電圧供給端と終電端との差が０．１
Ｖ以下に抑えられ、対向電圧最適値に調整するとフリッ
カー現象は確認されず、大幅に表示画面特性の均一性が
改善される。
測定結果を示す。図３の曲線３１は従来の構成の液晶パ
ネルの測定値を示す。従来のパネルでは電圧供給端と終
電端とで約０．３Ｖ程度の差が生じ、液晶パネル全面を
対向電圧最適値に調整してもフリッカー現象が確認でき
る。そして曲線３２は実施形態１の構成による液晶パネ
ルの測定値を示し、電圧供給端と終電端との差が０．１
Ｖ以下に抑えられ、対向電圧最適値に調整するとフリッ
カー現象は確認されず、大幅に表示画面特性の均一性が
改善される。
【００３８】図６は図２のＴＦＴ素子１０３の平面図で
示した部分の断面図である。ゲート電極２０１は走査線
の一部分を共有している。また、信号線の一部分をソー
ス電極２０２は信号線の一部分を共有している。また、
ドレイン電極２０３は画素出力配線部の一部分を共有し
ている。ゲート電極２０１とドレイン電極２０３との重
なり部分２０４を点線と矢印で示す。
示した部分の断面図である。ゲート電極２０１は走査線
の一部分を共有している。また、信号線の一部分をソー
ス電極２０２は信号線の一部分を共有している。また、
ドレイン電極２０３は画素出力配線部の一部分を共有し
ている。ゲート電極２０１とドレイン電極２０３との重
なり部分２０４を点線と矢印で示す。
【００３９】（実施の形態２）実施の形態２のアクティ
ブマトリックス型液晶表示素子の等価回路は実施形態１
で示した等価回路と同等で図１となる。本例では、ＴＦ
Ｔ素子１０３のドレイン電極２０３を構成する薄膜パタ
ーンを形成する工程において、露光時に図４で示すよう
に走査線の走査方向のｎ番目のＴＦＴ素子の寄生容量領
域をｎ＋１番目のＴＦＴ素子の寄生容量領域より、小さ
くなるパターンをもつフォトマスクを使用することによ
りアクティブマトリックス型液晶表示素子を形成した。
この構成のパターンを１３．３型ＸＧＡの液晶パネルに
適用し、走査線の電圧供給端、中心部、及び終端の対向
電圧最適値（フリッカー特性の最適値）を測定した。
ブマトリックス型液晶表示素子の等価回路は実施形態１
で示した等価回路と同等で図１となる。本例では、ＴＦ
Ｔ素子１０３のドレイン電極２０３を構成する薄膜パタ
ーンを形成する工程において、露光時に図４で示すよう
に走査線の走査方向のｎ番目のＴＦＴ素子の寄生容量領
域をｎ＋１番目のＴＦＴ素子の寄生容量領域より、小さ
くなるパターンをもつフォトマスクを使用することによ
りアクティブマトリックス型液晶表示素子を形成した。
この構成のパターンを１３．３型ＸＧＡの液晶パネルに
適用し、走査線の電圧供給端、中心部、及び終端の対向
電圧最適値（フリッカー特性の最適値）を測定した。
【００４０】図３の曲線３３は実施の形態２の液晶パネ
ルの測定値を示す。実施の形態２の液晶パネルの対向電
圧最適値の電圧供給端と終電端との差は０．１Ｖ以下で
あり、フリッカー現象は確認されず、大幅に表示画面特
性の均一性が改善される。
ルの測定値を示す。実施の形態２の液晶パネルの対向電
圧最適値の電圧供給端と終電端との差は０．１Ｖ以下で
あり、フリッカー現象は確認されず、大幅に表示画面特
性の均一性が改善される。
【００４１】
【発明の効果】以上述べたように、本発明の構成のアク
ティブマトリックス型液晶表示素子を有する液晶パネル
によれば、液晶パネルの大型化、高精細化に伴ってパネ
ル設計上極めて大きな問題となる配線遅延及びＴＦＴ素
子の寄生容量の影響によるフリッカー現象などの画像品
質問題に対し、寄生容量に面内分布を持たせることによ
り、表示画面の均一性を改善し、高画質な液晶パネルを
実現することができる。
ティブマトリックス型液晶表示素子を有する液晶パネル
によれば、液晶パネルの大型化、高精細化に伴ってパネ
ル設計上極めて大きな問題となる配線遅延及びＴＦＴ素
子の寄生容量の影響によるフリッカー現象などの画像品
質問題に対し、寄生容量に面内分布を持たせることによ
り、表示画面の均一性を改善し、高画質な液晶パネルを
実現することができる。
【図１】本発明の実施形態１及び実施形態２におけるア
クティブマトリックス型表示素子の等価回路図
クティブマトリックス型表示素子の等価回路図
【図２】（ａ）実施の形態１のＴＦＴ素子１０３の（ｍ
−１，ｎ）番目と（ｍ，ｎ）番目の平面図（ｂ）実施の
形態１のＴＦＴ素子１０３の（ｍ−１，ｎ＋１）番目と
（ｍ、ｎ＋１）番目の平面図
−１，ｎ）番目と（ｍ，ｎ）番目の平面図（ｂ）実施の
形態１のＴＦＴ素子１０３の（ｍ−１，ｎ＋１）番目と
（ｍ、ｎ＋１）番目の平面図
【図３】本発明および従来のアクティブマトリックス型
表示素子の対向電圧最適値の測定結果を示す図
表示素子の対向電圧最適値の測定結果を示す図
【図４】（ａ）実施の形態２のＴＦＴ素子１０３の（ｍ
−１，ｎ）番目と（ｍ，ｎ）番目の平面図（ｂ）実施の
形態２のＴＦＴ素子１０３の（ｍ−１，ｎ＋１）番目と
（ｍ、ｎ＋１）番目の平面図
−１，ｎ）番目と（ｍ，ｎ）番目の平面図（ｂ）実施の
形態２のＴＦＴ素子１０３の（ｍ−１，ｎ＋１）番目と
（ｍ、ｎ＋１）番目の平面図
【図５】アクティブマトリックス型液晶表示素子の等価
回路図
回路図
【図６】ＴＦＴ素子の断面図
【図７】本発明のアクティブマトリックス型表示素子の
動作を示す波形図
動作を示す波形図
【図８】ゲート電圧に信号遅延のある場合の画素電圧の
変化を示す波形図
変化を示す波形図
１０１ 走査線 １０２ 信号線 １０３ ＴＦＴ素子 １０４ 液晶容量 １０５ 蓄積容量 １０６ 寄生容量 １０７ 画素電極 ２０１ ゲート電極 ２０２ ソース電極 ２０３ ドレイン電極 ２０４ ゲート電極とドレイン電極との重なり部分 ２０５ 画素電極 ２０６ 画素出力配線部 ３０１ ゲート電圧波形 ３０２ 信号電圧波形 ３０３ 画素電圧波形
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川 毅 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H092 JA26 JA42 JB22 JB31 JB61 KA05 NA23 NA24 PA06 2H093 NA16 NA51 NA61 NB23 NC34 ND10 ND17 5F110 AA02 AA21 BB01 CC07 GG02 GG15 HM04
Claims (9)
- 【請求項1】 複数の走査線と、複数の信号線と、複数
の画素電極と、走査線入力部と信号線入力部と画素出力
配線部とを備えた複数のスイッチング素子とを主平面上
に有し、前記走査線と前記信号線とは略直交させてマト
リックス状に備えられ、前記走査線と前記信号線との交
点の近傍には前記画素電極と前記スイッチング素子とが
備えられ、前記画素出力配線部と前記走査線入力部との
間には寄生容量を生じさせるように前記画素出力配線部
と前記走査線入力部の重なる寄生容量領域部を有して、
スイッチング素子の前記走査線入力部には前記走査線が
接続され、スイッチング素子の前記信号線入力部には前
記信号線が接続され、スイッチング素子の前記画素出力
配線部には前記画素電極が接続されたアクティブマトリ
ックス型液晶表示素子あって、走査線方向の前記寄生容
量の静電容量値の分布状態に、アクティブマトリックス
型液晶表示素子のフィールドスルー電圧が走査線の走査
線信号の入力端側とその反対端側とで異なることに起因
する表示画面のフリッカ現象を抑制する、フリッカ抑制
手段を有することを特徴とするアクティブマトリックス
型液晶表示素子。 - 【請求項２】 請求項１記載のアクティブマトリックス
液晶表示素子であって、フリッカ抑制手段は、走査線の
一端から他端に並ぶ寄生容量の静電容量値の変化に規則
性を有したことを特徴とするアクティブマトリックス型
液晶表示素子。 - 【請求項３】 請求項１記載のアクティブマトリックス
液晶表示素子であって、フリッカ抑制手段は、走査線の
一端から他端に並ぶ寄生容量の静電容量値の大小関係
を、走査線の走査線信号の入力端側が小さく、走査線の
走査線信号の入力端側の反対端側が大きいことを特徴と
するアクティブマトリックス型液晶表示素子。 - 【請求項４】 請求項３記載のアクティブマトリックス
液晶表示素子であって、フリッカ抑制手段は、隣合う寄
生容量の静電容量値が、走査線の一端から他端までの途
中で部分的に略同じ値であることを特徴とするアクティ
ブマトリックス型液晶表示素子。 - 【請求項５】 請求項１記載のアクティブマトリックス
液晶表示素子であって、フリッカ抑制手段は、走査線の
一端から他端に並ぶ寄生容量領域部の面積の大小関係
を、走査線の走査線信号の入力側が小さく、走査線の走
査線信号の入力側の反対側が大きいことを特徴とするア
クティブマトリックス型液晶表示素子。 - 【請求項６】 請求項５記載のアクティブマトリックス
液晶表示素子であって、フリッカ抑制手段は、隣合う寄
生容量領域部の面積が、走査線の一端から他端までの途
中で部分的に略同じ面積であることを特徴とするアクテ
ィブマトリックス型液晶表示素子。 - 【請求項７】 請求項１から請求項６の何れかに記載ア
クティブマトリックス液晶表示素子を製造する際に、露
光条件を変化させてフリッカ抑制手段が備えられるよう
にしたことを特徴とするアクティブマトリックス型液晶
表示素子の製造方法。 - 【請求項８】 請求項１から請求項６の何れかに記載の
アクティブマトリックス液晶表示素子を製造する際に、
露光用マスクの仕様でフリッカ抑制手段が備えられるよ
うにしたことを特徴とするアクティブマトリックス型液
晶表示素子の製造方法。 - 【請求項９】 請求項１から請求項６の何れかに記載の
アクティブマトリックス液晶表示素子を用いたことを特
徴とする画像表示機器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24999199A JP2001075127A (ja) | 1999-09-03 | 1999-09-03 | アクティブマトッリクス型液晶表示素子及びその製造方法 |
| CN00126983A CN1287287A (zh) | 1999-09-03 | 2000-09-01 | 有源矩阵型液晶显示元件及其制造方法 |
| KR1020000051834A KR20010030241A (ko) | 1999-09-03 | 2000-09-02 | 액티브 매트릭스형 액정 표시 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24999199A JP2001075127A (ja) | 1999-09-03 | 1999-09-03 | アクティブマトッリクス型液晶表示素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001075127A true JP2001075127A (ja) | 2001-03-23 |
Family
ID=17201221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24999199A Pending JP2001075127A (ja) | 1999-09-03 | 1999-09-03 | アクティブマトッリクス型液晶表示素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2001075127A (ja) |
| KR (1) | KR20010030241A (ja) |
| CN (1) | CN1287287A (ja) |
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| CN1304895C (zh) * | 2003-04-07 | 2007-03-14 | 友达光电股份有限公司 | 像素结构及其制造方法 |
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- 2000-09-01 CN CN00126983A patent/CN1287287A/zh active Pending
- 2000-09-02 KR KR1020000051834A patent/KR20010030241A/ko not_active Application Discontinuation
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