JP3656179B2 - アクティブマトリックス型液晶表示素子及びその駆動方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＯＡ機器やＡＶ機器などに利用されているアクティブマトリックス型液晶ディスプレイ表示素子及びその駆動方法に関し、特に、高画質を実現する大画面の高精細液晶表示装置に関するものである。
【０００２】
【従来の技術】
現在、液晶を用いた表示素子は、ビデオカメラのビューファインダーやポケットＴＶさらには高精細投写型ＴＶ，パソコン，ワープロなどの情報表示端末など種々の分野で応用されてきており、開発、商品化が活発に行われている。特にスイッチング素子として薄膜トランジスタ(ＴＦＴ)を用いたアクティブマトリックス型方式のＴＮ(Twisted Nematic)液晶表示装置は大容量の表示を行っても高いコントラストが保たれるという大きな特徴をもち、特に近年市場要望の極めて高い、ラップトップパソコンやノートパソコン、さらには、エンジニアリングワークステーション用の大型・大容量フルカラーディスプレイの本命として開発、商品化が盛んである。
【０００３】
アクティブマトリックス型とは従来の単純マトリックス型に対比して言われている液晶の駆動方式を意味しているもので、マトリックス上に配置された画素電極にそれぞれスイッチ素子を設け、それらのスイッチ素子を介して各画素電極に液晶の光学特性を制御する電気信号を独立に供給する方式である。このため、本駆動方式は、原理的には単純マトリックス方式のようなクロストークがなく、大画面化，高精細化，多階調表示に極めて適した方式である。
【０００４】
しかしながら、上記したアクティブマトリックス型液晶表示装置においても、大画面化，高精細化になるにしたがって画像品質上の問題が発生する。特に、大画面化に伴う走査電極配線の遅延とスイッチング素子であるＴＦＴのゲート・ドレイン間、すなわち、走査電極配線と画素電極配線間の寄生容量(以下、Ｃgdという)によって、輝度傾斜やフリッカの面内分布といった表示画面の均一性が劣化してくるといった現象が深刻な問題になってくる。以下、これらの現象について説明する。
【０００５】
図６はアクティブマトリックス型液晶表示素子の一般的な等価回路を示したものである。図中、601は走査電極配線、602は信号電極配線、603はスイッチング素子であるＴＦＴ素子である。604は液晶容量、605は液晶容量に印加される画素電圧の保持特性を向上させるために形成される蓄積容量である。606はＴＦＴ素子603の寄生容量Ｃgdを示している。
【０００６】
図７は一般的なＴＦＴ素子の断面構造図を示したものである。図中、701はゲート電極、702，703はそれぞれソース，ドレイン電極である。上記したＴＦＴ素子の寄生容量Ｃgdは、図の破線の領域704で示されたゲート・ドレイン電極の重なり部分(領域)である。この重なり領域は、ＴＦＴ素子を形成していく工程での各薄膜層間の位置ずれ，加工精度分布に対するマージン等で発生する。
【０００７】
図８は、図６に示したアクティブマトリックス型液晶表示素子の基本的な動作を示す波形図である。図中、801は走査電極配線からＴＦＴ素子のゲートに供給されるゲート電圧、802は信号電圧、803は画素電圧である。図８に示すように、選択された走査電極配線によってＴＦＴのゲート電圧801がＯＮ状態になると、信号電圧802がＴＦＴ素子を介して画素電極に供給される。一方、ゲート電圧がＯＮ状態からＯＦＦ状態に変化するときに、上述した寄生容量Ｃgdによって画素電圧803が変化する。この電圧の変化(△Ｖp)はフィードスルー電圧(突き抜け電圧ともいう。以下、突き抜け電圧と表現する。)と言われている。ゲート電圧801の振幅をＶg，液晶容量604をＣlc，蓄積容量605をＣstとすると、突き抜け電圧△Ｖpは、理想的には以下の(数１)で表現される。
【０００８】
【数１】
△Ｖp＝（Ｃgｄ／Ｃt）Ｖg
但し、Ｃt＝Ｃlc＋Ｃst＋Ｃgd
画素で発生するこの電圧の変化(突き抜け電圧)を補償するために、対向電極の電圧が適正値に調整されて駆動されるのが一般的である。
【０００９】
【発明が解決しようとする課題】
しかしながら、液晶パネルのサイズ及び画素数が増加するに従い、走査電極配線の電気的負荷が大きくなり信号遅延が生じるようになる。
【００１０】
図９は、ゲート電圧に遅延がある場合の画素電圧の変化を示した波形図である。この場合も上記したように、ゲート電圧801のＯＮ時間に信号電圧802が画素電極へ供給される。ゲート電圧がＯＮ状態からＯＦＦに変化するときも前記と同じ現象が生じるが、信号遅延がある場合、ゲート電圧の変化によって画素電圧がＣgdの影響で変化するとともに、ＴＦＴ素子が一気にＯＦＦ状態にならないことによる画素電極への信号電圧の充電が同時に発生する。これによって、図９に示すごとく、突き抜け電圧△Ｖpが、遅延のない場合(図８)に比べて小さくなる。これは、表示画面の面内での液晶印加電圧差や、対向電圧と液晶駆動最適のずれによる液晶へのＤＣ電圧の印加、それによる画面内でのフリッカ現象の分布の発生といった問題が発生し、液晶表示素子の画質劣化を引き起こす。
【００１１】
現在、大型化，高精細化に伴う上記した現象を改善することを目的として、各種の方法が開発・提案されてきている。基本的には(数１)の突き抜け電圧△Ｖpをいかにして小さくするかがポイントとなる。蓄積容量Ｃstを大きくする方法は、それに伴ってＴＦＴ素子の充電能力をあげるために素子サイズを大きくする必要があり、結果として寄生容量Ｃgdが増加するので効果的ではない。したがって、ＴＦＴの寄生容量Ｃgdを低減するための手段に対する取り組みが主である。
【００１２】
具体的には、ＴＦＴ素子のゲート電極と画素電極との重なり領域を低減するためのプロセスの開発・提案が多数発表されている。これによる寄生容量の低減は非常に効果的な手段である。しかしながら、重なり領域がなくてもＴＦＴ素子のチャンネル部の容量は存在する。したがって、さらに高精細化が進み、ＴＦＴ素子の選択時間がさらに短くなってくると、ＴＦＴ素子の充電能力を高めるためにサイズを大きくしていく必要があり、結果としてＴＦＴの寄生容量は増加することになる。
【００１３】
本発明は、前述したごとく液晶表示素子のさらなる大型化，高精細化に向けて、パネルの設計上大きな問題となってくる輝度分布，フリッカ分布などの表示画面の均一性を改善し、高画質なアクティブマトリックス型液晶表示素子及びその駆動方法の提供を目的とするものである。
【００１４】
【課題を解決するための手段】
本発明は上記した課題を解決し目的を達成するために、主平面上に、マトリックス状に配置された複数の走査電極配線と信号電極配線、及び前記電極配線の各交差点に対応して配置された画素電極，前記各画素電極と、それに対応する走査電極配線，信号電極配線を電気的に接続するために形成された主スイッチング素子、及び前記主スイッチング素子と異なる走査電極配線との間に配置された副スイッチング素子とを有し、前記主スイッチング素子の電流供給能力を、副スイッチング素子の電流供給能力に対して低くしたことを特徴とするアクティブマトリックス型液晶表示素子である。
【００１５】
さらには、マトリックス状に配列された画素電極群の任意の(ｎ，ｍ)番めの画素電極は、ｎ番目の走査電極配線とｍ番目の信号電極配線との間に配置された主スイッチング素子と、ｎ−１番目の走査電極配線とｍ＋１番目の信号電極配線との間に配置された副スイッチング素子と電気的に接続され、前記信号電極配線には、各走査電極配線毎に極性の異なる電圧が供給され、同時に互いに隣接する信号電極配線間の電圧極性も異なる信号を供給することを特徴とするアクティブマトリックス型液晶表示素子である。
【００１６】
また前記副スイッチング素子を介して画素電極に供給される電圧の極性と、その後に前記主スイッチング素子を介して画素電極に供給される電圧の極性とが同方向であることを特徴とするアクティブマトリックス型液晶表示素子の駆動方法である。
【００１７】
本発明のアクティブマトリックス型液晶表示素子の構成及びその駆動方法によれば、各画素電極へは、副スイッチング素子と主スイッチング素子の２段階で電圧が供給される。副スイッチング素子と主スイッチング素子で供給される電圧の対向電圧に対する極性を同じとする駆動方法とを併用することによって、各スイッチング素子のサイズを小さくすることができる。特に、副スイッチング素子で十分な充電能力をもたせ、主スイッチング素子の充電能力を必要最小限化することで，主スイッチング素子の小型化が可能となる。これによって、前記したチャンネル容量も含めた寄生容量の大幅な低減が実現でき、液晶表示素子の大型化、高精細化に伴うパネルの設計上大きな問題となってくる輝度分布、フリッカ分布などの表示画面の均一性を改善し、高画質なアクティブマトリックス型液晶表示素子を実現することができる。
【００１８】
【発明の実施の形態】
本発明の請求項１記載の発明は、複数の走査電極配線及び信号電極配線と、前記電極配線の各交差点に対応してマトリックス状に配置された複数の画素電極とを備え、前記マトリックス状に配置された複数の画素電極における（ｎ，ｍ）番目の画素電極は、ｎ番目の走査電極配線及びｍ番目の信号電極配線に接続された主スイッチング素子と、ｎ−１番目の走査電極配線及びｍ番目の信号電極配線またはこのｍ番目の信号電極配線に隣接するいずれか一方の信号電極配線に接続された副スイッチング素子とに電気的に接続されたアクティブマトリックス型液晶表示素子であって、前記主スイッチング素子の電流供給能力は、前記副スイッチング素子の電流供給能力より低く、前記副スイッチング素子を介して前記画素電極に電圧が供給された後に、前記主スイッチング素子を介して前記画素電極に電圧が供給されることを特徴とするものであり、これによって、特に主スイッチング素子の小型化が図れ、ＴＦＴ素子の寄生容量を低減するという作用を有する。
【００１９】
本発明の請求項２記載の発明は、前記主スイッチング素子と副スイッチング素子とはアモルファスシリコンを半導体層とする薄膜トランジスタ(ＴＦＴ)で形成され、前記主スイッチング素子と副スイッチング素子とは大きさが異なることとしたもので、具体的には、前記の請求項１と同様、特に主スイッチング素子の大幅な小型化による寄生容量の低減の作用を有する。
【００２０】
本発明の請求項３記載の発明は、前記マトリックス状に配置された複数の画素電極における（ｎ，ｍ）番目の画素電極は、ｎ番目の走査電極配線及びｍ番目の信号電極配線に接続された主スイッチング素子と、ｎ−１番目の走査電極配線及びｍ番目の信号電極配線に隣接するいずれか一方の信号電極配線に接続された副スイッチング素子とに電気的に接続され、前記信号電極配線には、各走査電極配線毎に極性の異なる電圧が供給され、かつ、互いに隣接する信号電極配線に極性が異なる電圧が供給されることとし、特に主スイッチング素子の小型化による表示均一性の向上と各画素への所定の電圧の供給とを同時に実現するという作用を有する。
本発明の請求項４記載の発明は、前記マトリックス状に配置された複数の画素電極における（ｎ，ｍ）番目の画素電極は、ｎ番目の走査電極配線及びｍ番目の信号電極配線に接続された主スイッチング素子と、ｎ−１番目の走査電極配線及びｍ番目の信号電極配線に接続された副スイッチング素子とに電気的に接続され、前記信号電極配線には、１走査期間の間、同じ極性の電圧が供給され、１フレーム期間毎に極性が反転された電圧が供給されることを特徴とする。
本発明の請求項５記載の発明は、副スイッチング素子を介して前記画素電極に供給される電圧の極性と、前記主スイッチング素子を介して前記画素電極に供給される電圧の極性とが同じであることを特徴とする。
【００２１】
本発明の請求項６記載の発明は、複数の走査電極配線及び信号電極配線と、前記電極配線の各交差点に対応してマトリックス状に配置された複数の画素電極とを備え、前記マトリックス状に配置された複数の画素電極における（ｎ，ｍ）番目の画素電極は、ｎ番目の走査電極配線及びｍ番目の信号電極配線に接続された主スイッチング素子と、ｎ−１番目の走査電極配線及びｍ番目の信号電極配線またはこのｍ番目の信号電極配線に隣接するいずれか一方の信号電極配線に接続された副スイッチング素子とに電気的に接続され、前記主スイッチング素子の電流供給能力が、前記副スイッチング素子の電流供給能力より低い、アクティブマトリックス型液晶表示素子の駆動方法であって、前記副スイッチング素子を介して画素電極に供給される電圧の対向電極に対する極性と、その後に前記主スイッチング素子を介して画素電極に供給される電圧の極性とが同じであることを特徴とする駆動方法としたものであり、これにより、各スイッチング素子は小型でありながら、画素電極へ所定の電圧を確実に供給できることになる。
【００２２】
以下、本発明の各実施の形態について、図１から図５を用いて説明する。
【００２３】
（実施の形態１）
図１は本発明の実施の形態１におけるアクティブマトリックス型液晶表示素子の等価回路図を示したものである。図中の101，102はそれぞれ走査電極配線，信号電極配線を示している。103は主ＴＦＴ素子、104は副ＴＦＴ素子であり、アモルファスシリコンを半導体層とするＴＦＴで形成される。走査電極配線101の走査方向は紙面の上から下方向である。また、105，106はそれぞれ、液晶容量，蓄積容量を示す。107，108は主ＴＦＴ素子及び副ＴＦＴ素子の寄生容量である。
【００２４】
図１からわかるように本実施の形態１においては、定形としてマトリックス状に配列された画素電極群の任意の(ｎ，ｍ)番目の画素電極は、ｎ番目の走査電極配線101とｍ番目の信号電極配線102との間に配置された主ＴＦＴ素子103と、ｎ−１番目の走査電極配線とｍ＋１番目の信号電極配線との間に配置された副ＴＦＴ素子104と電気的に接続され、前記信号電極配線には、各走査電極配線毎に極性の異なる電圧が供給され、同時に互いに隣接する信号電極配線間の電圧極性も異なる信号を供給する構成となっている。
【００２５】
図２は、図１に示した等価回路の各電極配線及び画素電極Ａ点での電圧波形の変化を示したものである。図２で、201，202は画素電極Ａ点に対する副ＴＦＴ素子に接続された走査電極配線および信号電極配線の電圧波形を示す。同様に203，204は主ＴＦＴ素子に接続された走査電極配線および信号電極配線の電圧波形を示す。また、205は画素電極Ａ点での電圧の変化を示したものである。206は対向電極の電圧である。
【００２６】
以下図面を参照しながら、本発明のアクティブマトリックス液晶表示素子と駆動方法に対する動作ついて詳細に説明する。
【００２７】
本例での信号電圧は、各走査電極配線毎に対向電圧に対して極性が反転し、かつ隣接する信号電極配線間での電圧極性も互いに逆となる、いわゆるドット反転駆動方式で電圧を供給した。図２からわるように、画素電極Ａ点には、まず副ＴＦＴ素子104によって１走査期間前の隣接画素の電圧が供給される。上記した駆動方法、及び本例の構成によると、副ＴＦＴ素子104によって供給される電圧は、その１走査期間後に主ＴＦＴ素子103から画素電極Ａに供給される電圧と同極性となる。図２の画素電極Ａ点の電圧波形205は画素電圧の時間的な変化を示している。本例では、主ＴＦＴ素子103によって最終的に供給される所定の電圧に近い電圧を副ＴＦＴ素子104によって供給されるので、主ＴＦＴ素子の充電能力を低下、すなわち素子を小さくすることができる。
【００２８】
次に、本例の構成を対角19インチサイズのＳＸＧＡ(横1280×３、縦1024画素)の液晶パネルに適用した結果を示す。具体的なアレイ設計として、主ＴＦＴ素子のチャンネル長(Ｗ)を、従来の構成(１つのＴＦＴ素子で構成)の場合に比較して１／２とし、副ＴＦＴ素子を従来構成の場合のＴＦＴ素子と同一サイズで作成した。その結果、現在使用されている実用的なほとんどの画像表示において、画素電圧の充電不足にまつわる画像劣化はなかった。さらに、従来構成で作成した液晶パネルと、本例の構成で作成した液晶パネルにおいて、走査電極配線の電圧供給端から終端に向かっての画面の左右方向での液晶パネルの対向電圧の最適値(フリッカ特性の最適点)を測定した。
【００２９】
図３は本発明の実施の形態１と従来例の液晶表示素子の画面の左右方向での対向電圧の最適値変化の測定結果を示す。図中(ａ)は従来の構成で作成した液晶パネルの左右での最適対向電圧の変化を表している。左右で約0.5(Ｖ)程度の差が発生していることがわかる。一方、図中(ｂ)に示す本例の構成の液晶パネルでは、約0.1(Ｖ)程度に抑えられており、表示画面特性の均一性が大幅に改善されていることがわかる。
【００３０】
（実施の形態２）
図４は本発明の実施の形態２におけるアクティブマトリックス型液晶表示素子の等価回路図を示したものである。前記実施の形態１(図１)と同じ要素には同じ符号を付しその説明を省略する。走査電極配線101の走査方向は紙面の上から下方向である。図５は、図４に示した等価回路の各電極配線及び画素電極Ｂ点での電圧波形の変化を示したものである。本例のＴＦＴアレイの構成では、副ＴＦＴ素子104と主ＴＦＴ素子103は、同一の信号電極配線に接続した。同時に、信号電極配線102に印加する電圧波形は、１走査期間毎の信号電圧極性は同一として、フレーム期間毎に極性を反転するフレーム反転駆動とした。また、隣接する各信号線毎の極性は反転した。本構成も、前述した実施の形態１と同一の動作原理によって、特に主ＴＦＴ素子のサイズを小さくできる。これによって、実施の形態１と同様、従来のパネルの構成の場合に比較して、表示画面の均一性を大幅に改善することができた。
【００３１】
【発明の効果】
以上述べたように、本発明の構成のアクティブマトリックス型液晶表示素子、及びその駆動方法によれば、液晶パネルの大型化、高精細化に伴ってパネル設計上極めて大きな問題となる配線遅延及びＴＦＴ素子の寄生容量の影響による明るさの面内分布(輝度傾斜)、フリッカなどの画像品質劣化に対し、副ＴＦＴ素子と主ＴＦＴ素子の２段階で画素に電圧を供給することで、主ＴＦＴ素子のサイズを小さくできることから、チャンネル容量も含めた主ＴＦＴ素子の寄生容量の大幅な低減が実現でき、これによって、輝度分布、フリッカ分布などの表示画面の均一性を改善し、高画質なアクティブマトリックス型液晶表示素子を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるアクティブマトリックス型液晶表示素子の等価回路図である。
【図２】図１に示した等価回路の各電極配線及び画素電極Ａ点での電圧波形図である。
【図３】本発明の実施の形態１におけるアクティブマトリックス型液晶表示素子と従来の液晶表示素子の画面左右での対向電圧の最適値変化の測定結果を示す図である。
【図４】本発明の実施の形態２におけるアクティブマトリックス型液晶表示素子の等価回路図である。
【図５】図４に示した等価回路の各電極配線及び画素電極Ｂ点での電圧波形図である。
【図６】従来のアクティブマトリックス型液晶表示素子の等価回路図である。
【図７】一般的なＴＦＴ素子の断面図である。
【図８】図６に示したアクティブマトリックス型液晶表示素子の基本的な動作を示す波形図である。
【図９】ゲート電圧に信号遅延のある場合の画素電圧の変化を示す波形図である。
【符号の説明】
101…走査電極配線、 102…信号電極配線、 103…主ＴＦＴ素子、 104…副ＴＦＴ素子、 105…液晶容量、 106…蓄積容量、 107…主ＴＦＴ素子の寄生容量、 108…副ＴＦＴ素子の寄生容量、 201…副ＴＦＴ素子に接続された走査電極配線の電圧波形、 202…副ＴＦＴ素子に接続された信号電極配線の電圧波形、 203…主ＴＦＴ素子に接続された走査電極配線の電圧波形、 204…主ＴＦＴ素子に接続された信号電極配線の電圧波形、 205…画素電圧波形、 206…対向電極電圧。

Claims (6)

1. 複数の走査電極配線及び信号電極配線と、前記電極配線の各交差点に対応してマトリックス状に配置された複数の画素電極とを備え、
   前記マトリックス状に配置された複数の画素電極における（ｎ，ｍ）番目の画素電極は、ｎ番目の走査電極配線及びｍ番目の信号電極配線に接続された主スイッチング素子と、ｎ−１番目の走査電極配線及びｍ番目の信号電極配線またはこのｍ番目の信号電極配線に隣接するいずれか一方の信号電極配線に接続された副スイッチング素子とに電気的に接続されたアクティブマトリックス型液晶表示素子であって、
   前記主スイッチング素子の電流供給能力は、前記副スイッチング素子の電流供給能力より低く、前記副スイッチング素子を介して前記画素電極に電圧が供給された後に、前記主スイッチング素子を介して前記画素電極に電圧が供給されることを特徴とするアクティブマトリックス型液晶表示素子。
2. 前記主スイッチング素子と副スイッチング素子とはアモルファスシリコンを半導体層とする薄膜トランジスタで形成され、前記主スイッチング素子と副スイッチング素子とは大きさが異なることを特徴とする請求項１記載のアクティブマトリックス型液晶表示素子。
3. 前記マトリックス状に配置された複数の画素電極における（ｎ，ｍ）番目の画素電極は、ｎ番目の走査電極配線及びｍ番目の信号電極配線に接続された主スイッチング素子と、ｎ−１番目の走査電極配線及びｍ番目の信号電極配線に隣接するいずれか一方の信号電極配線に接続された副スイッチング素子とに電気的に接続され、
   前記信号電極配線には、各走査電極配線毎に極性の異なる電圧が供給され、かつ、互いに隣接する信号電極配線に極性が異なる電圧が供給されることを特徴とする請求項１または請求項２記載のアクティブマトリックス型液晶表示素子。
4. 前記マトリックス状に配置された複数の画素電極における（ｎ，ｍ）番目の画素電極は、ｎ番目の走査電極配線及びｍ番目の信号電極配線に接続された主スイッチング素子と、ｎ−１番目の走査電極配線及びｍ番目の信号電極配線に接続された副スイッチング素子とに電気的に接続され、
   前記信号電極配線には、１走査期間の間、同じ極性の電圧が供給され、１フレーム期間毎に極性が反転された電圧が供給されることを特徴とする請求項１または請求項２記載のアクティブマトリックス型液晶表示素子。
5. 副スイッチング素子を介して前記画素電極に供給される電圧の極性と、前記主スイッチング素子を介して前記画素電極に供給される電圧の極性とが同じであることを特徴とする請求項１〜４のいずれかに記載のアクティブマトリックス型液晶表示素子。
6. 複数の走査電極配線及び信号電極配線と、前記電極配線の各交差点に対応してマトリックス状に配置された複数の画素電極とを備え、
   前記マトリックス状に配置された複数の画素電極における（ｎ，ｍ）番目の画素電極は、ｎ番目の走査電極配線及びｍ番目の信号電極配線に接続された主スイッチング素子と、ｎ−１番目の走査電極配線及びｍ番目の信号電極配線またはこのｍ番目の信号電極配線に隣接するいずれか一方の信号電極配線に接続された副スイッチング素子とに電気的に接続され、前記主スイッチング素子の電流供給能力が、前記副スイッチング素子の電流供給能力より低い、アクティブマトリックス型液晶表示素子の駆動方法であって、
   前記副スイッチング素子を介して画素電極に供給される電圧の対向電極に対する極性と、その後に前記主スイッチング素子を介して画素電極に供給される電圧の極性とが同じであることを特徴とするアクティブマトリックス型液晶表示素子の駆動方法。

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