JP2022178523A - アクティブマトリクス基板および液晶表示装置 - Google Patents
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- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
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- G—PHYSICS
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F2202/00—Materials and properties
- G02F2202/10—Materials and properties semiconductor
Abstract
【課題】表示品位の低下を抑制し得るアクティブマトリクス基板を提供する。【解決手段】アクティブマトリクス基板は、互いに隣接する第1および第2ソースバスラインSLb、SLc、および、互いに隣接する第1および第2ゲートバスラインGLa、GLbによって画定された第1画素領域Px(b1)と、第1画素領域に対応付けられた第1画素電極PEb1および第1酸化物半導体TFT20b1とを含み、第1酸化物半導体TFTは、酸化物半導体層7と、第1ゲートバスラインに電気的に接続されたゲート電極とを有し、酸化物半導体層は、チャネル領域7cと、その両側にそれぞれ位置する第1領域7sおよび第2領域7dを含む低抵抗領域とを含み、低抵抗領域は、基板1の法線方向から見たとき、第1ソースバスラインSLbを横切って他の画素領域Px(a2)まで延び、他の画素領域に配置された他の画素電極PEa2と絶縁層を介して部分的に重なっている。【選択図】図2A
Description
本発明は、アクティブマトリクス基板および液晶表示装置に関する。
液晶表示装置等の表示装置に使用されるアクティブマトリクス基板は、画素毎に、スイッチング素子として薄膜トランジスタ(Thin Film Transistor:以下、「TFT」)を備えている。TFTの活性層の材料として、非晶質シリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなTFTを「酸化物半導体TFT」と称する。酸化物半導体TFTの多くは、ボトムゲート型TFTであるが、トップゲート型の酸化物半導体TFTも提案されている(例えば特許文献1)。
酸化物半導体は、非晶質シリコンよりも高い移動度を有している。このため、酸化物半導体TFTは、非晶質シリコンTFTよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
さらに、酸化物半導体TFTは、オフリーク特性に優れているので、酸化物半導体TFTを画素TFTとして用いると、画像の書き換え頻度を低下させて表示を行う動作モードを利用することもできる。具体的には、走査線(ゲートバスライン)を走査して信号電圧の書込みを行う駆動期間と、全ての走査線を非走査状態にして書込みを休止する休止期間とを設ける。このような駆動方式は、休止駆動または低周波駆動などと呼ばれ、液晶表示装置の消費電力を大幅に削減することが可能である(特許文献2参照)。
アクティブマトリクス基板を用いた表示装置では、寄生容量による画素電位の変動により表示品位が低下するおそれがある。この問題は、低周波駆動を行う場合に特に顕著である。低周波駆動を行うと、低周波駆動の休止期間において、寄生容量による画素電位の変動に起因して、フリッカと呼ばれる点滅のようなちらつきが画面に現れやすくなることが知られている。
本開示の一実施形態は、各画素に酸化物半導体TFTを備え、表示品位の低下を抑制し得るアクティブマトリクス基板、およびアクティブマトリクス基板を用いた液晶表示装置を提供する。
本明細書は、以下の項目に記載のアクティブマトリクス基板を開示している。
[項目1]
行方向および列方向にマトリクス状に配置された複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板の主面に支持され、かつ、前記行方向に延びる複数のゲートバスラインと、
前記基板の主面に支持され、かつ、前記列方向に延びる複数のソースバスラインと、
前記複数の画素領域のそれぞれに対応付けて配置された複数の酸化物半導体TFTと、
前記複数の画素領域のそれぞれに配置された複数の画素電極と、を備え、
前記複数のゲートバスラインは、互いに隣接して配置された第1ゲートバスラインおよび第2ゲートバスラインを含み、前記複数のソースバスラインは、互いに隣接して配置された第1ソースバスラインおよび第2ソースバスラインを含み、
前記複数の画素領域は、前記第1ソースバスライン、前記第2ソースバスライン、前記第1ゲートバスラインおよび前記第2ゲートバスラインによって画定された第1画素領域を含み、前記複数の画素電極は、前記第1画素領域に配置された第1画素電極を含み、前記複数の酸化物半導体TFTは、前記第1画素領域に対応付けられた第1酸化物半導体TFTを含み、
前記第1酸化物半導体TFTは、
チャネル領域と、前記チャネル領域よりも比抵抗の小さい低抵抗領域とを含む酸化物半導体層であって、前記低抵抗領域は、前記チャネル領域の両側にそれぞれ位置する第1領域および第2領域を含み、前記第1領域は前記第1ソースバスラインに電気的に接続され、前記第2領域は、前記第1画素電極に電気的に接続されている、酸化物半導体層と、
前記第1ゲートバスラインに電気的に接続されたゲート電極と、を有し、
前記第1酸化物半導体TFTにおける前記酸化物半導体層の前記低抵抗領域は、前記基板の法線方向から見たとき、前記第1ソースバスラインを横切って他の画素領域まで延びており、前記他の画素領域に配置された他の画素電極と絶縁層を介して部分的に重なっている、アクティブマトリクス基板。
[項目2]
前記複数の画素領域は、前記第1画素領域と前記第1ゲートバスラインを挟んで前記列方向に隣接する第2画素領域をさらに含み、
前記第1酸化物半導体TFTにおける前記酸化物半導体層の前記低抵抗領域は、前記基板の法線方向から見たとき、前記第1ゲートバスラインを横切って前記第2画素領域2を経由して前記他の画素領域まで延びており、前記第2画素領域に配置された第2画素電極と絶縁層を介して部分的に重なっている、項目1に記載のアクティブマトリクス基板。
[項目3]
前記他の画素領域は、前記第1画素領域と斜め方向に隣接する、項目1または2に記載のアクティブマトリクス基板。
[項目4]
前記他の画素領域は、前記第1画素領域と前記行方向に隣接する、項目1に記載のアクティブマトリクス基板。
[項目5]
前記他の画素電極は、前記他の画素領域に対応付けられた他の酸化物半導体TFTを介して、前記第1ソースバスラインとは異なる他のソースバスラインに電気的に接続されている、項目1から4のいずれかに記載のアクティブマトリクス基板。
[項目6]
前記他の画素電極は、前記他の画素領域に対応付けられた他の酸化物半導体TFTを介して、前記第1ソースバスラインに電気的に接続されている、項目1から4のいずれかに記載のアクティブマトリクス基板。
[項目7]
前記第2画素電極は、前記第2画素領域に対応付けられた第2酸化物半導体TFTを介して、前記第1ソースバスラインに電気的に接続されている、項目2に記載のアクティブマトリクス基板。
[項目8]
前記第2画素電極は、前記第2画素領域に対応付けられた第2酸化物半導体TFTを介して、前記第2ソースバスラインに電気的に接続されている、項目2に記載のアクティブマトリクス基板。
[項目9]
前記第1画素電極は、前記第1ソースバスラインおよび前記第2ソースバスラインの少なくとも一方と絶縁層を介して重なる部分を有する、項目1から8のいずれかに記載のアクティブマトリクス基板。
[項目10]
前記第1酸化物半導体TFTにおいて、前記酸化物半導体層は、前記ゲート電極と前記基板との間に位置し、
前記低抵抗領域は、前記基板の法線方向から見たとき、前記酸化物半導体層のうち前記ゲート電極または前記第1ゲートバスラインに重なっていない領域である、項目1から9のいずれかに記載のアクティブマトリクス基板。
[項目11]
前記アクティブマトリクス基板は、前記複数の画素電極と誘電体層を介して部分的に重なるように配置された共通電極をさらに含む、項目1から10のいずれかに記載のアクティブマトリクス基板。
[項目12]
前記複数の画素電極は、前記共通電極と前記基板との間に位置する、項目1から11のいずれかに記載のアクティブマトリクス基板。
[項目13]
複数の画素領域を有し、基板と、前記基板の主面に支持された複数のゲートバスラインおよび複数のソースバスラインを備え、前記複数のソースバスラインは、互いに隣接して配置された第1ソースバスラインおよび第2ソースバスラインを含む、アクティブマトリクス基板であって、
前記複数の画素領域のそれぞれは、画素電極と、前記画素電極に電気的に接続された酸化物半導体TFTと、誘電体層を介して前記画素電極と部分的に重なる共通電極と、を有し、
前記酸化物半導体TFTは、
チャネル領域と、前記チャネル領域よりも比抵抗の小さい低抵抗領域とを含む酸化物半導体層であって、前記低抵抗領域は、前記チャネル領域の両側にそれぞれ位置する第1領域および第2領域を含み、前記第1領域は前記複数のソースバスラインの1つに電気的に接続され、前記第2領域は、前記画素電極に電気的に接続されている、酸化物半導体層と、
前記複数のゲートバスラインの1つに電気的に接続されたゲート電極と、を有し、
前記複数の画素領域は、第1画素領域、第2画素領域および第3画素領域を含み、前記第1画素領域および前記第2画素領域の前記画素電極は、前記酸化物半導体TFTを介して前記第1ソースバスラインに電気的に接続され、前記第3画素領域の前記画素電極は、前記酸化物半導体TFTを介して前記第1ソースバスラインとは異なる第2ソースバスラインに電気的に接続され、
前記第1画素電極は、前記第2画素領域の前記酸化物半導体TFTの前記低抵抗領域と絶縁層を介して重なる第1部分と、前記第3画素領域の前記酸化物半導体TFTの前記低抵抗領域と絶縁層を介して重なる第2部分と、を含む、アクティブマトリクス基板。
[項目14]
行方向および列方向にマトリクス状に配置された複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板の主面に支持され、かつ、前記行方向に延びる複数のゲートバスラインと、
前記基板の主面に支持され、かつ、前記列方向に延びる複数のソースバスラインと、
前記複数の画素領域のそれぞれに対応付けて配置された複数の酸化物半導体TFTと、
前記複数の画素領域のそれぞれに配置された複数の画素電極と、を備え、
前記複数のゲートバスラインは、互いに隣接して配置された第1ゲートバスラインおよび第2ゲートバスラインを含み、前記複数のソースバスラインは、互いに隣接して配置された第1ソースバスラインおよび第2ソースバスラインを含み、
前記複数の画素領域は、前記第1ソースバスライン、前記第2ソースバスライン、前記第1ゲートバスラインおよび前記第2ゲートバスラインによって画定された第1画素領域を含み、前記複数の画素電極は、前記第1画素領域に配置された第1画素電極を含み、前記複数の酸化物半導体TFTは、前記第1画素領域に対応付けられた第1酸化物半導体TFTを含み、
前記第1酸化物半導体TFTは、
チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第1領域および第2領域を含む酸化物半導体層であって、前記第1領域は前記第1ソースバスラインに電気的に接続され、前記第2領域は、前記第1画素電極に電気的に接続されている、酸化物半導体層と、
前記第1ゲートバスラインに電気的に接続されたゲート電極と、を有し、
前記第1画素電極は、前記第1ソースバスラインおよび前記第2ソースバスラインの少なくとも一方と絶縁層を介して重なる部分を有する、アクティブマトリクス基板。
[項目15]
前記基板の法線方向から見たとき、前記第1画素電極の前記部分の前記行方向における幅は、前記少なくとも一方のソースバスラインの幅の1/2以上である、項目14に記載のアクティブマトリクス基板。
[項目16]
前記酸化物半導体層は、In-Ga-Zn-O系半導体を含む、項目1から15のいずれかに記載のアクティブマトリクス基板。
[項目17]
前記In-Ga-Zn-O系半導体は結晶質部分を含む、項目16に記載のアクティブマトリクス基板。
[項目18]
項目1から17のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と
を備える液晶表示装置。
[項目1]
行方向および列方向にマトリクス状に配置された複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板の主面に支持され、かつ、前記行方向に延びる複数のゲートバスラインと、
前記基板の主面に支持され、かつ、前記列方向に延びる複数のソースバスラインと、
前記複数の画素領域のそれぞれに対応付けて配置された複数の酸化物半導体TFTと、
前記複数の画素領域のそれぞれに配置された複数の画素電極と、を備え、
前記複数のゲートバスラインは、互いに隣接して配置された第1ゲートバスラインおよび第2ゲートバスラインを含み、前記複数のソースバスラインは、互いに隣接して配置された第1ソースバスラインおよび第2ソースバスラインを含み、
前記複数の画素領域は、前記第1ソースバスライン、前記第2ソースバスライン、前記第1ゲートバスラインおよび前記第2ゲートバスラインによって画定された第1画素領域を含み、前記複数の画素電極は、前記第1画素領域に配置された第1画素電極を含み、前記複数の酸化物半導体TFTは、前記第1画素領域に対応付けられた第1酸化物半導体TFTを含み、
前記第1酸化物半導体TFTは、
チャネル領域と、前記チャネル領域よりも比抵抗の小さい低抵抗領域とを含む酸化物半導体層であって、前記低抵抗領域は、前記チャネル領域の両側にそれぞれ位置する第1領域および第2領域を含み、前記第1領域は前記第1ソースバスラインに電気的に接続され、前記第2領域は、前記第1画素電極に電気的に接続されている、酸化物半導体層と、
前記第1ゲートバスラインに電気的に接続されたゲート電極と、を有し、
前記第1酸化物半導体TFTにおける前記酸化物半導体層の前記低抵抗領域は、前記基板の法線方向から見たとき、前記第1ソースバスラインを横切って他の画素領域まで延びており、前記他の画素領域に配置された他の画素電極と絶縁層を介して部分的に重なっている、アクティブマトリクス基板。
[項目2]
前記複数の画素領域は、前記第1画素領域と前記第1ゲートバスラインを挟んで前記列方向に隣接する第2画素領域をさらに含み、
前記第1酸化物半導体TFTにおける前記酸化物半導体層の前記低抵抗領域は、前記基板の法線方向から見たとき、前記第1ゲートバスラインを横切って前記第2画素領域2を経由して前記他の画素領域まで延びており、前記第2画素領域に配置された第2画素電極と絶縁層を介して部分的に重なっている、項目1に記載のアクティブマトリクス基板。
[項目3]
前記他の画素領域は、前記第1画素領域と斜め方向に隣接する、項目1または2に記載のアクティブマトリクス基板。
[項目4]
前記他の画素領域は、前記第1画素領域と前記行方向に隣接する、項目1に記載のアクティブマトリクス基板。
[項目5]
前記他の画素電極は、前記他の画素領域に対応付けられた他の酸化物半導体TFTを介して、前記第1ソースバスラインとは異なる他のソースバスラインに電気的に接続されている、項目1から4のいずれかに記載のアクティブマトリクス基板。
[項目6]
前記他の画素電極は、前記他の画素領域に対応付けられた他の酸化物半導体TFTを介して、前記第1ソースバスラインに電気的に接続されている、項目1から4のいずれかに記載のアクティブマトリクス基板。
[項目7]
前記第2画素電極は、前記第2画素領域に対応付けられた第2酸化物半導体TFTを介して、前記第1ソースバスラインに電気的に接続されている、項目2に記載のアクティブマトリクス基板。
[項目8]
前記第2画素電極は、前記第2画素領域に対応付けられた第2酸化物半導体TFTを介して、前記第2ソースバスラインに電気的に接続されている、項目2に記載のアクティブマトリクス基板。
[項目9]
前記第1画素電極は、前記第1ソースバスラインおよび前記第2ソースバスラインの少なくとも一方と絶縁層を介して重なる部分を有する、項目1から8のいずれかに記載のアクティブマトリクス基板。
[項目10]
前記第1酸化物半導体TFTにおいて、前記酸化物半導体層は、前記ゲート電極と前記基板との間に位置し、
前記低抵抗領域は、前記基板の法線方向から見たとき、前記酸化物半導体層のうち前記ゲート電極または前記第1ゲートバスラインに重なっていない領域である、項目1から9のいずれかに記載のアクティブマトリクス基板。
[項目11]
前記アクティブマトリクス基板は、前記複数の画素電極と誘電体層を介して部分的に重なるように配置された共通電極をさらに含む、項目1から10のいずれかに記載のアクティブマトリクス基板。
[項目12]
前記複数の画素電極は、前記共通電極と前記基板との間に位置する、項目1から11のいずれかに記載のアクティブマトリクス基板。
[項目13]
複数の画素領域を有し、基板と、前記基板の主面に支持された複数のゲートバスラインおよび複数のソースバスラインを備え、前記複数のソースバスラインは、互いに隣接して配置された第1ソースバスラインおよび第2ソースバスラインを含む、アクティブマトリクス基板であって、
前記複数の画素領域のそれぞれは、画素電極と、前記画素電極に電気的に接続された酸化物半導体TFTと、誘電体層を介して前記画素電極と部分的に重なる共通電極と、を有し、
前記酸化物半導体TFTは、
チャネル領域と、前記チャネル領域よりも比抵抗の小さい低抵抗領域とを含む酸化物半導体層であって、前記低抵抗領域は、前記チャネル領域の両側にそれぞれ位置する第1領域および第2領域を含み、前記第1領域は前記複数のソースバスラインの1つに電気的に接続され、前記第2領域は、前記画素電極に電気的に接続されている、酸化物半導体層と、
前記複数のゲートバスラインの1つに電気的に接続されたゲート電極と、を有し、
前記複数の画素領域は、第1画素領域、第2画素領域および第3画素領域を含み、前記第1画素領域および前記第2画素領域の前記画素電極は、前記酸化物半導体TFTを介して前記第1ソースバスラインに電気的に接続され、前記第3画素領域の前記画素電極は、前記酸化物半導体TFTを介して前記第1ソースバスラインとは異なる第2ソースバスラインに電気的に接続され、
前記第1画素電極は、前記第2画素領域の前記酸化物半導体TFTの前記低抵抗領域と絶縁層を介して重なる第1部分と、前記第3画素領域の前記酸化物半導体TFTの前記低抵抗領域と絶縁層を介して重なる第2部分と、を含む、アクティブマトリクス基板。
[項目14]
行方向および列方向にマトリクス状に配置された複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板の主面に支持され、かつ、前記行方向に延びる複数のゲートバスラインと、
前記基板の主面に支持され、かつ、前記列方向に延びる複数のソースバスラインと、
前記複数の画素領域のそれぞれに対応付けて配置された複数の酸化物半導体TFTと、
前記複数の画素領域のそれぞれに配置された複数の画素電極と、を備え、
前記複数のゲートバスラインは、互いに隣接して配置された第1ゲートバスラインおよび第2ゲートバスラインを含み、前記複数のソースバスラインは、互いに隣接して配置された第1ソースバスラインおよび第2ソースバスラインを含み、
前記複数の画素領域は、前記第1ソースバスライン、前記第2ソースバスライン、前記第1ゲートバスラインおよび前記第2ゲートバスラインによって画定された第1画素領域を含み、前記複数の画素電極は、前記第1画素領域に配置された第1画素電極を含み、前記複数の酸化物半導体TFTは、前記第1画素領域に対応付けられた第1酸化物半導体TFTを含み、
前記第1酸化物半導体TFTは、
チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第1領域および第2領域を含む酸化物半導体層であって、前記第1領域は前記第1ソースバスラインに電気的に接続され、前記第2領域は、前記第1画素電極に電気的に接続されている、酸化物半導体層と、
前記第1ゲートバスラインに電気的に接続されたゲート電極と、を有し、
前記第1画素電極は、前記第1ソースバスラインおよび前記第2ソースバスラインの少なくとも一方と絶縁層を介して重なる部分を有する、アクティブマトリクス基板。
[項目15]
前記基板の法線方向から見たとき、前記第1画素電極の前記部分の前記行方向における幅は、前記少なくとも一方のソースバスラインの幅の1/2以上である、項目14に記載のアクティブマトリクス基板。
[項目16]
前記酸化物半導体層は、In-Ga-Zn-O系半導体を含む、項目1から15のいずれかに記載のアクティブマトリクス基板。
[項目17]
前記In-Ga-Zn-O系半導体は結晶質部分を含む、項目16に記載のアクティブマトリクス基板。
[項目18]
項目1から17のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と
を備える液晶表示装置。
本発明の一実施形態によると、各画素に酸化物半導体TFTを備え、表示品位の低下を抑制し得るアクティブマトリクス基板、およびアクティブマトリクス基板を用いた液晶表示装置が提供される。
上述したように、液晶表示装置の低周波駆動を行う場合、休止期間において、ソースバスラインで電位変動が生じると、寄生容量Csdを介して画素電極の電位(画素電位)が変動することがある。この結果、各画素の輝度が変化し、フリッカと呼ばれる現象が生じ得る。
ここで、寄生容量Csdは、ある画素(自画素)の画素電極と、その画素電極にデータ信号を供給するソースバスライン(以下、「自ソースバスライン」)との間に形成される寄生容量Csd(A)と、自画素の画素電極と、その画素電極に隣接する画素電極にデータ信号を供給するソースバスライン(以下、「他ソースバスライン」)との間に形成される寄生容量Csd(B)とを含む。本明細書では、寄生容量Csd(A)を「自ソース寄生容量」と呼び、寄生容量Csd(B)を「他ソース寄生容量」と呼ぶ。
寄生容量Csdに起因する画素の輝度変化(フリッカの発生)は、下式(1)で表されるβ(A-B)(以下、「β値」)の絶対値を小さくすることで抑制され得る。例えば、β値が略0であれば、ソースバスラインの電位変動による画素の輝度変化を最小に抑えることが可能になる。なお、低周波駆動を行わない場合でも、β値を小さくすることで、寄生容量Csdに起因する表示品位の低下を抑制できる。
β(A-B)={Csd(A)-Csd(B)}/Cpi・・・(1)
Csd(A):自ソース寄生容量
Csd(B):他ソース寄生容量
Cpi:画素容量
式(1)の液晶容量Cpiは、自画素の画素電極と共通電極とによって構成される液晶容量と、補助容量とを含む。補助容量は、例えば、横電界モードの表示装置に適用されるアクティブマトリクス基板において、自画素の画素電極と共通電極との間に形成される透明補助容量を含む。図13に、ある1つの画素(自画素)におけるCsd(A)、Csd(B)およびCpiを例示する。
β(A-B)={Csd(A)-Csd(B)}/Cpi・・・(1)
Csd(A):自ソース寄生容量
Csd(B):他ソース寄生容量
Cpi:画素容量
式(1)の液晶容量Cpiは、自画素の画素電極と共通電極とによって構成される液晶容量と、補助容量とを含む。補助容量は、例えば、横電界モードの表示装置に適用されるアクティブマトリクス基板において、自画素の画素電極と共通電極との間に形成される透明補助容量を含む。図13に、ある1つの画素(自画素)におけるCsd(A)、Csd(B)およびCpiを例示する。
上記式(1)から、表示品位の低下やフリッカの発生を抑制するには、例えば、自ソース寄生容量Csd(A)と他ソース寄生容量Csd(B)との差ΔCsd(絶対値)が小さくなるように、液晶表示装置の各構成要素の材料物性、プロセス、駆動方式等を調整することが考えられる(特許文献2など)。
しかしながら、液晶表示装置の性能に対する要望は、フリッカの抑制以外にも多岐に亘ることから、そのような要望を同時に満足させるような材料物性、プロセス、駆動方式を選択することは困難である。また、液晶表示装置の高精細化に伴ってCpiは小さくなる。上記式(1)から分かるように、Cpiが小さくなるほどβ値が増加するので、材料や駆動方式を調整するのみでは、フリッカの発生を十分に抑制できない可能性がある。
そこで、本発明者は、従来と異なるアプローチでβ値を低減し得る方法を検討した。その結果、各画素のレイアウトを利用して、β値、特にΔCsdを低減し得る新規な構造を見出し、本願発明に想到した。
液晶表示装置のアクティブマトリクス基板では、通常、各画素電極と、その両側に位置する自ソースバスラインおよび他ソースバスラインとの間には、斜め電界による寄生容量が生じ得る。このような斜め電界による寄生容量(以下、「通常寄生容量」と呼ぶ。)は、それぞれ、寄生容量Csd(A)および寄生容量Csd(B)に含まれる。なお、アクティブマトリクス基板の構造によっては、通常寄生容量が極めて小さくなることもある(例えば画素電極の基板側に共通電極が存在する場合など)。本開示の一実施形態では、酸化物半導体TFTの活性層となる酸化物半導体層を利用して、さらなる寄生容量(以下、「追加の寄生容量」と呼ぶ。)を形成する。追加の寄生容量は、例えば、基板の法線方向から見たとき、酸化物半導体層の低抵抗領域を、隣接する画素の画素電極にあえて部分的に重なるように延設することで形成される。なお、本明細書では、酸化物半導体層を利用して形成された寄生容量を「追加の寄生容量」、従来の構造でも形成される斜め電界による寄生容量を「通常寄生容量」と呼び、両者を区別している。
本開示の一実施形態では、追加の寄生容量を形成することで、自ソース寄生容量Csd(A)および他ソース寄生容量Csd(B)の両方または一方を、所定の量増加させる。これにより、自ソース寄生容量Csd(A)および他ソース寄生容量Csd(B)の差ΔCsdを調整することが可能になる。
寄生容量Csdは、一般的に、小さい方が好ましいことが知られている。このような従来の知見に対し、本実施形態では、追加の寄生容量を形成することで、あえて、必要な分だけ寄生容量Csd(A)および/またはCsd(B)を増加させる。これにより、寄生容量Csdの大幅な増大を抑えつつ、自ソース寄生容量Csd(A)と他ソース寄生容量Csd(B)との差ΔCsdを小さく抑えてフリッカの発生を抑制できる。
追加の寄生容量は、例えば、画素TFTの酸化物半導体層と、隣接する画素の画素電極との重なり面積によって制御され得る。従って、材料や駆動方法に関わらず、各画素のレイアウトによってβ値を改善できる。さらに、追加の寄生容量は、酸化物半導体膜および透明導電膜で構成され、透明である。このため、追加の寄生容量を形成することによる画素開口率の低下を抑制できる。
(第1の実施形態)
以下、図面を参照しながら、第1の実施形態のアクティブマトリクス基板を説明する。
以下、図面を参照しながら、第1の実施形態のアクティブマトリクス基板を説明する。
図1は、アクティブマトリクス基板101の平面構造の一例を模式的に示す図である。アクティブマトリクス基板101は、表示に寄与する表示領域DRと、表示領域DRの外側に位置する周辺領域(額縁領域)FRとを有している。表示領域DRは、行方向および列方向にマトリクス状に配列された複数の画素領域Pxを含む。画素領域Px(単に「画素」と呼ぶこともある)は、表示装置の画素に対応する領域である。非表示領域FRは、表示領域DRの周辺に位置し、表示に寄与しない領域である。
アクティブマトリクス基板101は、表示領域DRにおいて、基板1と、基板1に支持された複数のTFT(「画素TFT」とも呼ぶ。)20と、複数の画素電極PEと、TFT20にゲート信号を供給する複数のゲートバスラインGL(1)~GL(j)(jは2以上の整数、以下、「ゲートバスラインGL」と総称する)と、TFT20にソース信号を供給する複数のソースバスラインSL(1)~SL(k)(kは2以上の整数、以下、「ソースバスラインSL」と総称する)とを備える。各画素領域Pxは、例えばゲートバスラインGLおよびソースバスラインSLで規定されている。本明細書では、ソースバスラインSLの延びる方向を「列方向」、ゲートバスラインGLの延びる方向を「行方向」とする。行方向は、列方向と交差する方向であればよく、列方向に直交してなくてもよい。また、本明細書では、隣接する2つのソースバスラインSLの間に配列された複数の画素領域で構成される列を「画素列」、隣接する2つのゲートバスラインGLの間に配列された複数の画素領域で構成される行を「画素行」と呼ぶことがある。
各TFT20および各画素電極PEは、複数の画素領域Pxの1つに対応して設けられている。TFT20のゲート電極は、ゲートバスラインGLの1つに電気的に接続され、ソース電極は、ソースバスラインSLの1つに電気的に接続されている。ドレイン電極は、画素電極PEと電気的に接続されている。本実施形態では、TFT20は、例えば、トップゲート構造を有する複数の酸化物半導体TFTである。
アクティブマトリクス基板101を、FFS(Fringe Field Switching)モードなどの横電界モードの表示装置に適用する場合には、アクティブマトリクス基板101に、複数の画素領域Pxに対して共通の電極(共通電極)CEが設けられる。
非表示領域FRには、ドライバなどの周辺回路が設けられ得る。例えば、ゲートバスラインGLを駆動するゲートドライバGD、ソースバスラインSLを時分割で駆動するSSD回路Scなどがモノリシックに形成されていてもよい。SSD回路Scは、例えばCOG(Chip on Glass)方式で実装されたソースドライバSDに接続されている。
アクティブマトリクス基板101を用いた表示パネルは、例えば、アクティブマトリクス基板101と、対向基板と、これらの間に設けられた表示媒体層とを備える。表示媒体層は液晶層、有機EL層などであってもよい。
アクティブマトリクス基板101を用いた表示パネルでは、線順次走査が行われる。線順次走査方式では、画素電極PEに供給されるデータ信号(表示信号ともいう。)は、ゲートドライバGDからゲートバスラインGLに供給される制御信号によって選択されたTFT20がオン状態となったときに、そのTFT20に接続されているソースバスラインSLに供給されている信号である。したがって、あるゲートバスラインGLに接続されているTFT20が同時にオン状態となり、その時に、その行の画素領域PxのそれぞれのTFT20に接続されているソースバスラインSLから対応するデータ信号が供給される。この動作を、例えば表示面の最も上側に位置する画素行から最も下側に位置する画素行まで順次行うことによって、表示領域DRに1枚の画像(フレーム)が書き込まれ、表示される。なお、1つの画素行が選択されて、次の行が選択されるまでの時間は水平走査期間(1H)と呼ばれ、ある行が選択され、再びその行が選択されるまでの時間は垂直走査期間(1V)またはフレームと呼ばれる。
また、表示パネルでは、通常、交流駆動される。典型的には、データ信号の極性を1フレーム毎(1垂直走査期間毎)に反転する、フレーム反転駆動が行われる。例えば、1/60sec毎に極性反転が行われている(極性反転の周期は30Hz)。1フレーム内においても印加される電圧の極性の異なる画素を均一に分布させるために、ドット反転駆動、カラム反転(ソースライン反転)駆動などが行われている。ドット反転駆動は、データ信号の極性を1フレーム毎に反転させ、かつ、垂直・水平方向に隣り合う画素の極性を反転させる駆動方式である。カラム反転駆動は、画素電圧の極性を1フレーム毎かつ所定本数のソースバスライン毎に反転させる駆動方式である。さらに、画素とその画素に対応するソースバスラインSLとの位置関係が画素行ごとに異なるように構成された表示パネルにおいて、1フレームごとにソースバスラインSLの極性を反転させる駆動方式(Z反転(Z inversion)駆動方式ともいう。)も知られている。このような方式は、例えば特開2001-33757号公報、国際公開第2011/093374号などに開示されている。参考のため、特開2001-33757号公報および国際公開第2011/093374号の全開示内容を本願明細書に援用する。
カラム反転駆動、Z反転駆動、ドット反転駆動などの駆動方式が適用された表示パネルでは、複数のソースバスラインSLのうちの一部のソースバスラインSLには、第1極性のデータ信号(以下、「第1データ信号」と呼ぶ)が供給され、他のソースバスラインSLには、第1極性とは逆の第2極性のデータ信号(以下、「第2データ信号」と呼ぶ)が供給される。第1および第2データ信号の極性は、フレームごとに反転する。本明細書では、第1データ信号が供給されるソースバスラインSLを「第1極性ソースバスライン」、第2データ信号が供給されるバスラインSLを「第2極性ソースバスライン」とすると、第1極性ソースバスラインと第2極性ソースバスラインとは、例えば、Z本(Zは1以上の整数、例えばZ=1)おきに交互に配列される。
<アクティブマトリクス基板101の画素領域の構造>
以下、図面を参照しながら、FFSモードの表示装置に適用されるアクティブマトリクス基板を例に、本実施形態のアクティブマトリクス基板101の画素領域の構造を説明する。FFSモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向(横方向)に電界を印加する横方向電界方式のモードである。
以下、図面を参照しながら、FFSモードの表示装置に適用されるアクティブマトリクス基板を例に、本実施形態のアクティブマトリクス基板101の画素領域の構造を説明する。FFSモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向(横方向)に電界を印加する横方向電界方式のモードである。
図2Aは、アクティブマトリクス基板101における一部の画素領域Pxを例示する平面図である。図2Bは、図2Aに示すIIb-IIb’線に沿った断面図である。
アクティブマトリクス基板101は、基板1と、基板1に支持された複数のソースバスラインSLおよび複数のゲートバスラインGLとを備える。ソースバスラインSLは列方向に延び、ゲートバスラインGLは行方向に延びている。この例では、各画素領域Pxは、隣接する2つのソースバスラインSLおよび隣接する2つのゲートバスラインGLによって画定されている。
図2Aでは、複数のゲートバスラインGLのうち、図の上側からこの順で配列されたゲートバスラインGLa、GLb、GLcと、複数のソースバスラインSLのうち、図の左側からこの順で配置されたソースバスラインSLa、SLb、SLcとを示す。また、これらのバスラインによって画定された6つの画素領域Px(a1)~Px(c2)を示す。画素領域Px(a1)、Px(b1)、Px(c1)は、ゲートバスラインGLaとゲートバスラインGLbとの間に、図の左側から行方向に配置されている。画素領域Px(a2)、Px(b2)、Px(c2)は、ゲートバスラインGLbとゲートバスラインGLcとの間に、図の左側から行方向に配置されている。画素領域Px(a2)、Px(b2)、Px(c2)は、それぞれ、画素領域Px(a1)、Px(b1)、Px(c1)と列方向に隣接している。
各画素領域Pxは、画素電極PEおよびTFT20を有する。この例では、画素領域Px(a1)は、画素電極PEa1およびTFT20a1を有する。画素電極PEa1は、画素領域Px内に配置されている。TFT20a1は、画素領域Px(a1)に対応付けて配置されており、TFT20a1の一部は他の画素領域まで延びている。同様に、画素領域Px(a2)、Px(b1)、Px(b2)、Px(c1)、Px(c2)は、それぞれ、その画素領域内に配置された画素電極PEa2、PEb1、PEb2、PEc1、PEc2と、その画素領域に対応付けて配置されたTFT20a2、20b1、20b2、20c1、30c2を有する。
本実施形態では、同じ画素列に配置された画素電極PEは、対応するTFT20を介して同じソースバスラインSLに電気的に接続されている。この例では、画素電極PEa1、PEa2は、TFT20a1、20a2を介してソースバスラインSLaに接続されている。同様に、画素電極PEb1、PEb2は、TFT20b1、20b2を介してソースバスラインSLbに接続され、画素電極PEc1、PEc2は、TFT20c1、20c2を介してソースバスラインSLcに接続されている。
次いで、図2Aおよび図2Bを参照して、ソースバスラインSLbおよびSLc、ゲートバスラインGLaおよびGLbによって画定された画素領域Px(b1)を例に、画素領域PxおよびTFT20の構造をより具体的に説明する。
画素領域Px(b1)は、基板1と、基板1に支持されたTFT20b1と、画素電極PEb1と、共通電極CEとを有している。TFT20b1は、画素領域Px(b1)に対応付けられて配置されているが、TFT20b1の一部は、他の画素領域(この例では画素領域Px(b2)、Px(a2))に位置している。
図2Bに示すように、TFT20b1は、酸化物半導体層7と、酸化物半導体層7の一部上にゲート絶縁層9を介して配置されたゲート電極GEとを備える。TFT20b1は、ソース電極SEおよびドレイン電極DEをさらに有し得る。
酸化物半導体層7は、チャネル領域7cと、その両側にそれぞれ配置された第1領域7sおよび第2領域7dとを含む。第1領域7sおよび第2領域7dは、チャネル領域7cよりも比抵抗の小さい低抵抗領域である。第1領域7sは、対応するソースバスラインSLbに電気的に接続され、第2領域7dは、画素電極PEb1に電気的に接続されている。この例では、第1領域7sはソース電極SEに接続され、ソース電極SEを介してソースバスラインSLbに電気的に接続されている。第2領域7dはドレイン電極DEに接続され、ドレイン電極DEを介して画素電極PEb1に電気的に接続されている。
ゲート電極GEは、基板1の主面の法線方向(以下、「基板1の法線方向」と略す。)から見たとき、チャネル領域7cと重なるように配置されている。ゲート電極GEは、ゲートバスラインGLと同じ導電膜(ゲート用導電膜)を用いて形成されている。本明細書では、ゲート用導電膜を用いて形成された電極・配線を含む層を「ゲートメタル層」と呼ぶ。ゲート電極GEは、対応するゲートバスラインGLbに電気的に接続されている。なお、ゲート電極GEは、対応するゲートバスラインGLと一体的に形成されていてもよい。例えば、ゲート電極GEは、対応するゲートバスラインGLに繋がっているか、またはその一部であってもよい。このような場合、ゲートバスラインGLのうち、基板1の法線方向から見たとき酸化物半導体層7に重なる部分を「ゲート電極GE」と呼ぶ。ゲート電極GEは、基板1の法線方向から見たとき、チャネル領域7cに重なるが、低抵抗領域(第1領域7sおよび第2領域7d)には重ならないように配置されていてもよい。
ゲート絶縁層9は、チャネル領域7cを覆い、かつ、第1領域7sおよび第2領域7dを覆っていなくてもよい。このような構成は、酸化物半導体層7のうちゲート絶縁層9で覆われていない部分を低抵抗化させることで得られる。図示している例では、ゲート絶縁層9は、基板1の法線方向から見たときに、ゲートメタル層に重なる領域にのみ形成されている。つまり、ゲート絶縁層9のエッジは、ゲートメタル層のエッジと整合している。このような構成は、ゲートメタル層のパターニングと同じレジストマスクを用いて、またはゲート電極GEをマスクとして用いてゲート絶縁層をパターニングすることで得られる。
本実施形態では、酸化物半導体層7、ゲート絶縁層9およびゲートメタル層は、層間絶縁層10で覆われており、ソース電極SEおよびドレイン電極DEは、層間絶縁層10上に配置されている。層間絶縁層10は、酸化物半導体層7の第1領域7sおよび第2領域7dに接していてもよい。層間絶縁層10には、酸化物半導体層7の第1領域7sの一部を露出する第1開口部10sと、第2領域7dの一部を露出する第2開口部10dとが設けられている。ソース電極SEは、層間絶縁層10上および第1開口部10s内に配置され、第1開口部10s内で第1領域7sに接続されている。ドレイン電極DEは、層間絶縁層10上および第2開口部10d内に配置され、第2開口部10d内で第2領域7dに接続されている。
ソース電極SEおよびドレイン電極DEは、ソースバスラインSLと同じ導電膜(ソース用導電膜)を用いて形成されていてもよい。本明細書では、ソース用導電膜を用いて形成された電極・配線を含む層を「ソースメタル層」と呼ぶ。ソース電極SEは、対応するソースバスラインSLbに電気的に接続されている。なお、ソース電極SEは、対応するソースバスラインSLと一体的に形成されていてもよい。例えば、ソース電極SEは、対応するソースバスラインSLに繋がっているか、またはその一部であってもよい。このような場合、ソースバスラインSLのうち、第1領域7sに接する部分を「ソース電極SE」と呼ぶ。本明細書では、酸化物半導体層7の第1領域7sとソースバスラインSLとの接続部SCを「ソースコンタクト部」と呼ぶことがある。図示する例では、ソースコンタクト部SCは、ソースバスラインSLに重なるように配置されている。
ドレイン電極DEは、対応する画素電極PEb1に電気的に接続されている。本明細書では、TFT20の第2領域7dと画素電極PEとの接続部PCを「画素コンタクト部」と呼ぶ。画素コンタクト部PCは、例えば画素領域Px(b1)内に配置されている。なお、ソースメタル層内にドレイン電極DEを設けずに、画素コンタクト部において、画素電極PEb1と第2領域7dの一部とを直接接触させてもよい。
本実施形態では、基板1の法線方向から見たとき、各TFT20における酸化物半導体層7の第1領域7sは、列方向に隣接する画素領域Pxの画素電極PEに重なる部分X1と、隣接する画素列の画素領域(例えば行方向または斜め方向に隣接する画素領域)Pxの画素電極PEに重なる部分X2とを含む。これによって、追加の寄生容量C1、C2を形成している。
図示する例では、画素領域Pxb1のTFT20b1における酸化物半導体層7の第1領域7sは、列方向に隣接する画素領域Px(b2)の画素電極PEb2に重なる部分X1と、斜め方向に隣接する画素領域Px(a2)の画素電極PEa2に重なる部分X2とを含む。酸化物半導体層7の部分X1と、画素電極PEb2と、これらの間に位置する絶縁層(ここでは層間絶縁層10および上部絶縁層13)とは、追加の寄生容量C1(b2)を構成している。同様に、酸化物半導体層7の部分X2と、画素電極PEa2と、これらの間に位置する絶縁層(ここでは層間絶縁層10および上部絶縁層13)とは、追加の寄生容量C2(a2)を構成している。ここではTFT20bを例に説明したが、他の画素領域PxのTFT20の酸化物半導体層7も同様に、列方向および斜め方向に隣接する画素領域Pxの画素電極PEとの間で追加の寄生容量C1、C2を構成し得る。つまり、1つの画素電極PEに着目すると、各画素電極PEは、他の画素領域PxのTFT20の酸化物半導体層7との間に、追加の寄生容量C1、C2を形成しているといえる。
本実施形態のTFT20は、上記の追加の寄生容量C1、C2が形成され得るように配置されていればよい。図2Aに示す例では、TFT20b1のチャネル長方向は、列方向(ソースバスラインSLの延びる方向)に略平行である(TFT縦置き構造)。この例では、TFT20b1の酸化物半導体層7は、基板1の法線方向から見たとき、画素領域(自画素)Px(b1)の画素コンタクト部PCから、ゲートバスラインGLbを横切って、自画素と列方向に隣接する画素領域Px(b2)を経由し、さらに、ソースバスラインSLbを横切って、自画素と斜め方向に隣接する画素領域Px(a2)内まで延びている。基板1の法線方向から見たとき、酸化物半導体層7のうちゲートバスラインGLb(またはゲートバスラインGLbに接続されたゲート電極GE)上に位置する部分がチャネル領域7cである。酸化物半導体層7のうちチャネル領域7cよりも画素コンタクト部PC側に位置する領域が第2領域7dであり、その反対側に位置する領域が第1領域7sである。第1領域7sは、ソースバスラインSLb(またはソースバスラインSLbに接続されたソース電極SE)上に設けられたソースコンタクト部SCで、ソースバスラインSLbに電気的に接続されている。酸化物半導体層7の第1領域7sは、基板1の法線方向から見たとき、列方向および斜め方向に隣接する画素領域Px(b2)、Px(a2)の画素電極PEb2、PEa2と部分的に重なっている。
TFT20b1は、酸化物半導体層7と基板1との間に位置する導電層3を有していてもよい。導電層3は、下部絶縁層5で覆われており、酸化物半導体層7は下部絶縁層5上に配置されていてもよい。導電層3は、基板1の法線方向から見たとき、酸化物半導体層7のうち少なくともチャネル領域7cと重なるように配置されていてもよい。これにより、基板1側からの光(バックライト光)に起因する酸化物半導体層7の特性劣化を抑制できる。導電層3は、電気的にフローティング状態であってもよいし、GND電位(0V)等に固定されていてもよい。あるいは、導電層3を、図示しない接続部によってゲート電極GEに電気的に接続することで、下部ゲート電極として機能させてもよい。
ソースメタル層の上には、上部絶縁層13が設けられている。上部絶縁層13は、例えば、無機絶縁層(パッシベーション膜)を含む。上部絶縁層13は、無機絶縁層と、無機絶縁層上に形成された有機絶縁層とを含む積層構造を有していてもよい。有機絶縁層は形成されていなくてもよい。あるいは、有機絶縁層は、表示領域にのみ形成されていてもよい。
画素電極PEb1は、上部絶縁層13上に配置されている。画素電極PEb1は、隣接する画素電極PEから分離されている。画素電極PEb1は、上部絶縁層13に形成された画素コンタクトホールCHp内でTFT20b1のドレイン電極DEに電気的に接続されている。
画素電極PEb1上には、誘電体層17を介して共通電極CEが配置されている。図示していないが、共通電極CEには、各画素領域Pxにおいて、1つまたは複数のスリット(開口部)あるいは切り欠き部が設けられている。共通電極CEは、画素領域Pxごとに分離されていなくてもよい。図2Bに示すように、共通電極CEは、誘電体層17を介して各画素電極PE(ここでは画素電極PEb1)に部分的に重なり、補助容量Ct(ここでは補助容量Ct(b1))を形成している。補助容量Ctは、透明材料から構成されるので透明補助容量とも呼ばれる。
<β値について>
上述したように、本実施形態では、各TFT20の低抵抗領域である第1領域7sを、基板1の法線方向から見たとき、他の画素領域Pxの画素電極PEに重なるように延ばすことで、他の画素領域Pxの画素電極PEと追加の寄生容量(ソース・ドレイン間容量)C1、C2を構成している。つまり、酸化物半導体層7の第1領域7sを、寄生容量を形成する透明容量電極としても機能させている。これにより、自ソース寄生容量および他ソース寄生容量の大きさを制御できるので、上述したβ値を小さく抑えることができる。
上述したように、本実施形態では、各TFT20の低抵抗領域である第1領域7sを、基板1の法線方向から見たとき、他の画素領域Pxの画素電極PEに重なるように延ばすことで、他の画素領域Pxの画素電極PEと追加の寄生容量(ソース・ドレイン間容量)C1、C2を構成している。つまり、酸化物半導体層7の第1領域7sを、寄生容量を形成する透明容量電極としても機能させている。これにより、自ソース寄生容量および他ソース寄生容量の大きさを制御できるので、上述したβ値を小さく抑えることができる。
以下、1つの画素領域(自画素)の画素電極PEについて、自ソース寄生容量および他ソース寄生容量Csd(A)、Csd(B)を説明する。ここでは、画素電極PEb2を例に説明する。
画素領域Px(b2)の画素電極PEb2は、自ソースバスラインSLbとの間に、斜め電界による通常寄生容量CA(b2)を形成し、他ソースバスラインSLcとの間に、斜め電界による通常寄生容量CB(b2)を形成している。さらに、画素電極PEb2は、列方向に隣接する画素領域Px(b1)におけるTFT20b1の酸化物半導体層7の部分X1との間に追加の寄生容量C1(b2)を形成し、かつ、斜め方向に隣接する画素領域Px(c1)におけるTFT20c1の酸化物半導体層7の部分X2との間に追加の寄生容量C2(b2)を形成している。この例では、追加の寄生容量C1(b2)は、自画素である画素電極PEb2と、自ソースバスラインであるソースバスラインSLbに接続された透明電極(TFT20b1の部分X1)とによって構成される自ソース寄生容量であり、上述した式(1)のCsd(A)に加算される。追加の寄生容量C2(b2)は、画素電極PEb2と、他ソースバスラインであるソースバスラインSLcに接続された透明電極(TFT20c1の部分X2)とによって構成される他ソース寄生容量であり、式(1)のCsd(B)に加算される。ここで、画素領域Px(b2)におけるCsd(A)、Csd(B)、ΔCsdを、それぞれ、Csd(A)b2、Csd(B)b2、ΔCsdb2とすると、追加の寄生容量C1(b2)、C2(b2)の大きさによって、Csd(A)b2、Csd(B)b2をそれぞれ独立して調整できるので、これらの差ΔCsdb2(絶対値)を低減できる。ΔCsdb2を小さく抑えることで、β値(式(1)で表されるβ(A-B))の絶対値を小さくすることが可能になる。
ΔCsdb2=|Csd(A)b2-Csd(B)b2|
Csd(A)b2:通常寄生容量CA(b2)および追加の寄生容量C1(b2)を含む。
Csd(B)b2:通常寄生容量CB(b2)および追加の寄生容量C2(b2)を含む。
ΔCsdb2=|Csd(A)b2-Csd(B)b2|
Csd(A)b2:通常寄生容量CA(b2)および追加の寄生容量C1(b2)を含む。
Csd(B)b2:通常寄生容量CB(b2)および追加の寄生容量C2(b2)を含む。
また、画素電極PEb2は、誘電体層17を介して共通電極CEと部分的に重なることで、補助容量Ct(b2)を形成している。補助容量Ct(b2)は、式(1)のCpiに加算されるので、β値をさらに低減できる。
追加の寄生容量C1、C2の大きさは、例えば、寄生容量を構成する電極の重なり面積を調整することで容易に調整され得る。各TFT20および各画素電極PEの配置によって、追加の寄生容量C1、C2を互いに独立して制御することが可能である。
追加の寄生容量C1、C2の面積(つまり、部分X1、X2の面積)は、特に限定しないが、それぞれ、画素電極PEの面積の0.1%以上10%以下であってもよい。なお、画素電極PEの面積は、例えば数百μm2~数千μm2であってもよい。酸化物半導体層7の配線幅(低抵抗領域の幅)は、特に限定しないが、例えば3μm程度であり得る。
追加の寄生容量C1、C2の面積の大小関係は特に限定しない。例えば、追加の寄生容量以外の寄生容量において他ソース寄生容量の方が自ソース寄生容量よりも小さい場合には、寄生容量C2の面積を、寄生容量C1よりも大きくしてもよい。
各画素領域Pxのレイアウトは、図示する例に限定されない。TFT20および画素電極PEは、TFT20の酸化物半導体層7が、基板1の法線方向から見たとき、他の画素領域Pxの画素電極PEに重なる部分を有するように配置されていればよい。図示する例では、酸化物半導体層7は、基板1の法線方向から見たとき、列方向に延びる部分と行方向に延びる部分とから構成されるL字形であるが、酸化物半導体層7の平面形状はこれに限定されない。酸化物半導体層7は、例えば、斜め方向(列方向および行方向に交差する方向)に延びる部分を含んでもよいし、ソースバスラインSL上を重なって延びる部分を含んでもよい。また、後述するように、酸化物半導体層7は、列方向に隣接する他の画素領域の画素電極PEに重なっていなくてもよい(つまり、C1=0)。さらに、後述するように、TFT20は、チャネル長方向が行方向に概ね平行になるように配置されていてもよい(TFT横置き構造)。
各画素領域Pxに配置される画素TFTは、基板に支持され、かつ、活性層として酸化物半導体層を有していればよい。この例では、画素TFTとして、ゲート電極GEと基板1との間に酸化物半導体層7が位置するトップゲート型のTFT20を用いているが、酸化物半導体層と基板との間にゲート電極が位置するボトムゲート型TFTであってもよい。ただし、トップゲート型TFTであれば、酸化物半導体層7のうちチャネル領域7c以外の領域を容易に低抵抗化することができ、この領域を、透明な容量電極として使用できるので有利である。
本実施形態では、画素電極PE上に共通電極CEが配置されることが好ましい。画素電極PE上に共通電極CEが配置されていると、画素電極PEの基板1側に共通電極CEが配置される場合と比べて、画素電極PEと各ソースバスラインSLとの間に生じる通常寄生容量CA、CBが大きくなる。このため、追加の寄生容量C1、C2の形成によって、より効果的にβ値を小さくできる。なお、アクティブマトリクス基板は、共通電極CEを備えていなくてもよい。そのようなアクティブマトリクス基板は、縦電界モードの表示装置に適用され得る。縦電界モードの表示装置では、共通電極CEは対向基板側に設けられる。
本実施形態のアクティブマトリクス基板101は、例えば液晶表示装置に適用され得る。図12は、アクティブマトリクス基板101を用いた液晶表示装置1000の模式的な断面図である。液晶表示装置1000は、アクティブマトリクス基板101と、アクティブマトリクス基板101に対向するように配置された対向基板201と、アクティブマトリクス基板101と対向基板201との間に設けられた液晶層LC層とを備える。
アクティブマトリクス基板101は、例えば、カラム反転駆動を行う液表表示装置に好適に使用され得る。カラム反転駆動方式の表示装置では、各画素列における複数の画素電極は、いずれも同じソースバスラインSLに接続されている。1つの画素列を構成する複数の画素電極には、同じ極性のデータ信号が書き込まれる。その画素列に隣接する画素列の画素電極には、反対の極性のデータ信号が書き込まれる。これにより、行方向に隣り合う画素同士で、画素電極の電圧の極性を異ならせることができる。カラム反転駆動を行う液晶表示装置に用いられるアクティブマトリクス基板では、上下に隣接する画素領域が同じソースバスラインSLに接続されている。このような配置では、他ソース寄生容量Csd(B)が、自ソース寄生容量Csd(A)よりも小さくなりやすい。これに対し、本実施形態では、追加の寄生容量C1の面積よりも追加の寄生容量C2の面積が大きくなるように、TFT20および画素電極PEを配置することで、自ソース寄生容量Csd(A)と他ソース寄生容量Csd(B)との差を小さくすることができ、β値の絶対値を低減できる。
本実施形態のアクティブマトリクス基板101は、例えば、低周波駆動を行う表示装置に特に好適に適用される。低周波駆動を行う場合、休止期間中の画素の輝度変化によってフリッカが発生しやすいので、追加の寄生容量C1、C2の形成によるフリッカ低減効果がより顕著に得られる。
本実施形態は、低周波駆動を行わない表示装置にも適用され得る。本実施形態によると、寄生容量による画素電位の変動を低減できることから、低周波駆動を行わない場合であっても、画素電位の変動によるフリッカの発生や表示品位の低下を抑制し得る。β値またはΔCsdの好ましい範囲は、駆動周波数によって異なり得る。例えば、駆動周波数が低いほど、β値の絶対値をより小さく(0に近く)することが求められる。本実施形態によると、駆動方法や駆動周波数に応じて要求されるβ値が得られるように、追加の寄生容量C1、C2の大きさを調整すればよいので、種々の表示装置に広く適用され得る。
本実施形態は、高精細なアクティブマトリクス基板に特に好適に適用され得る。高精細化に伴い、上記式(1)のCpiが小さくなるため、β値が大きくなりやすい。このため、追加の寄生容量C1、C2の形成によって、β値をより効果的に改善できる。
(変形例)
以下、図面を参照しながら、本実施形態のアクティブマトリクス基板の変形例を説明する。以降の図面では、図2A、図2Bと同様の構成要素には同じ参照符号を付している。同様の構成要素については、適宜説明を省略する。
以下、図面を参照しながら、本実施形態のアクティブマトリクス基板の変形例を説明する。以降の図面では、図2A、図2Bと同様の構成要素には同じ参照符号を付している。同様の構成要素については、適宜説明を省略する。
<変形例1>
変形例1は、各画素電極PEが、追加の寄生容量C2を形成するが、追加の寄生容量C1を形成しない点で、アクティブマトリクス基板101と異なる。
変形例1は、各画素電極PEが、追加の寄生容量C2を形成するが、追加の寄生容量C1を形成しない点で、アクティブマトリクス基板101と異なる。
図3Aは、変形例1のアクティブマトリクス基板102における一部の画素領域を例示する平面図であり、図2Aと同様に、6つの画素領域Px(a1)~Px(c2)を示す。図3Bは、図3Aに示すIIIb-IIIb’線に沿った断面図である。
変形例1は、基板1の法線方向から見たとき、各TFT20の酸化物半導体層7の第1領域7sは、斜め方向に隣接する他の画素領域Pxの画素電極PEに重なる部分X2を有する。部分X2と、他の画素領域Pxの画素電極PEと、これらの間に位置する絶縁層とは、他ソース寄生容量となる追加の寄生容量C2を構成している。各TFT20の酸化物半導体層7は、列方向に隣接する画素領域Pxの画素電極PEには重なっていない。
例えば、TFT20b1の酸化物半導体層7は、基板1の法線方向から見たとき、斜め方向に隣接する画素領域Px(a2)内で、画素電極PEa2と部分的に重なっており、画素電極PEa2との間に追加の寄生容量C2(a2)を形成している。TFT20b1の酸化物半導体層7の一部は、列方向に隣接する画素領域Px(b2)内に位置するが、画素電極PEb2には重なっていない。従って、画素電極PEb2との間に寄生容量(重なり容量)は形成されていない。
本実施形態によると、追加の寄生容量C2の大きさを調整することで、他ソース寄生容量Csd(B)を所定の量増加させることができる。従って、Csd(A)に対してCsd(B)が小さいときに、Csd(B)を増加させることで、式(1)のβ値の絶対値を小さくできる。
例えば、画素領域Px(b2)を自画素とすると、Csd(A)b2、Csd(B)b2は、それぞれ、自画素の画素電極PEb2とソースバスラインSLbおよびソースバスラインSLcとの間に形成される通常寄生容量CA(b2)、CB(b2)を含む。Csd(B)b2は、さらに、自画素の画素電極PEb2と、斜めに隣接する画素領域Px(c1)のTFT20c1の酸化物半導体層7との間に形成される追加の寄生容量C2(b2)を含む。従って、C2(b2)によって、Csd(A)b2とCsd(B)b2との差ΔCsdb2(絶対値)を調整できる。
ΔCsdb2=|Csd(A)b2-Csd(B)b2|
Csd(A)b2:通常寄生容量CA(b2)を含む。
Csd(B)b2:通常寄生容量CB(b2)および追加の寄生容量C2(b2)を含む。
ΔCsdb2=|Csd(A)b2-Csd(B)b2|
Csd(A)b2:通常寄生容量CA(b2)を含む。
Csd(B)b2:通常寄生容量CB(b2)および追加の寄生容量C2(b2)を含む。
図4および図5は、それぞれ、本変形例の他のアクティブマトリクス基板103、104を示す平面図である。
図4に例示するように、TFT20の酸化物半導体層7の平面形状は、アクティブマトリクス基板101と同様であり、画素電極PEが、追加の寄生容量C1を形成しないように(列方向に隣接する画素領域Pxの酸化物半導体層7と重ならないように)切欠き部を有していてもよい。
あるいは、図5に例示するように、TFT20は、そのチャネル長方向が行方向(ゲートバスラインGLの延びる方向)に略平行となるように配置されていてもよい(TFT横置き構造)。この場合、TFT20の酸化物半導体層7は、基板1の法線方向から見たとき、行方向に隣接する画素領域Pxの画素電極PEに部分的に重なるように延びることによって、追加の寄生容量C2が形成されてもよい。
図5に示すTFT20c2を例に説明すると、TFT20c2の酸化物半導体層7は、基板1の法線方向から見たとき、画素コンタクト部PCからゲート電極GE(ここでは、ゲートバスラインGLbの枝部)に重なるように行方向に延びている。酸化物半導体層7のうちゲート電極GEに重なる部分がチャネル領域となる。酸化物半導体層7の第1領域は、基板1の法線方向から見たとき、ソースバスラインSLcを横切って、行方向に隣接する他の画素領域Pxb2内において、画素電極PEb2に重なる部分X2を有する。部分X2と、画素電極PEb2と、その間に位置する絶縁層とによって、追加の寄生容量C2(b2)が形成される。
<変形例2>
変形例2は、例えば、Z反転駆動方式の液晶表示装置に用いられるアクティブマトリクス基板である。Z反転駆動方式を行うことで、行方向のみでなく、列方向に隣り合う画素同士でも、画素電極の電圧の極性を異ならせることができる。
変形例2は、例えば、Z反転駆動方式の液晶表示装置に用いられるアクティブマトリクス基板である。Z反転駆動方式を行うことで、行方向のみでなく、列方向に隣り合う画素同士でも、画素電極の電圧の極性を異ならせることができる。
図6Aは、変形例2のアクティブマトリクス基板105における一部の画素領域を例示する平面図であり、図2Aと同様に、6つの画素領域Px(a1)~Px(c2)を示す。図6Bは、図6Aに示すIV-IV’線における断面図である。
アクティブマトリクス基板105では、各画素電極PEは、列方向および行方向に隣接する画素領域の画素電極PEとは異なるソースバスラインSLに接続されている。この例では、右側に位置するソースバスラインSLに接続された画素電極PEからなる画素行と、左側に位置するソースバスラインSLに接続された画素電極PEからなる画素行とが、列方向に交互に配置されている。
アクティブマトリクス基板104でも、アクティブマトリクス基板101と同様に、基板1の法線方向から見たとき、各TFT20の酸化物半導体層7は、列方向に隣接する画素領域Pxの画素電極PEに重なる部分X3と、斜め方向に隣接する画素領域Pxの画素電極PEに重なる部分X4とを有する。例えば、画素領域Px(b1)のTFT20b1の酸化物半導体層7の第1領域7sは、列方向に隣接する画素領域Px(b2)の画素電極PEb2に重なる部分X3と、斜め方向に隣接する画素領域Px(a2)の画素電極PEa2に重なる部分X4とを有する。部分X3は、画素領域Px(b2)の画素電極PEb2と、絶縁層(ここでは層間絶縁層10および上部絶縁層13)を介して重なることにより、追加の寄生容量C3(b2)を構成している。同様に、部分X4は、画素領域Px(a2)の画素電極PEa2と、絶縁層(ここでは層間絶縁層10および上部絶縁層13)を介して重なることにより、追加の寄生容量C4(a2)を構成している。ここでは、TFT20b1を例に説明したが、他の画素領域PxのTFT20の酸化物半導体層7も同様に、列方向および斜め方向に隣接する画素領域Pxの画素電極PEとの間で追加の寄生容量C3、C4を構成し得る。
ここで、画素領域Px(b2)を自画素としてβ値を説明する。画素領域Px(b2)の画素電極PEb2は、自ソースバスラインであるソースバスラインSLcとの間に、通常寄生容量CA(b2)、他ソースバスラインであるソースバスラインSLbとの間に、通常寄生容量CB(b2)を有する。また、画素電極PEb2は、列方向に隣接する画素領域Px(b1)におけるTFT20b1の酸化物半導体層7との間に追加の寄生容量C3(b2)を形成し、かつ、斜め方向に隣接する画素領域Px(c1)におけるTFT20c1の酸化物半導体層7と追加の寄生容量C4(b2)を形成している。本変形例では、追加の寄生容量C3(b2)は、画素電極PEb2と、他ソースバスラインに接続された透明電極(TFT20b1の第1領域7s)とによって構成される他ソース寄生容量であり、式(1)のCsd(B)に加算される。追加の寄生容量C4(b2)は、画素電極PEb2と、自ソースバスラインに接続された透明電極(TFT20c1の第1領域7s)とによって構成される自ソース寄生容量であり、式(1)のCsd(A)に加算される。従って、本変形例でも、追加の寄生容量C3(b2)、C4(b2)の大きさによって、Csd(A)b2、Csd(B)b2をそれぞれ独立して調整できるので、これらの差ΔCsdb2(絶対値)を低減できる。
ΔCsdb2=|Csd(A)b2-Csd(B)b2|
Csd(A)b2:通常寄生容量CA(b2)および追加の寄生容量C4(b2)を含む。
Csd(B)b2:通常寄生容量CB(b2)および追加の寄生容量C3(b2)を含む。
ΔCsdb2=|Csd(A)b2-Csd(B)b2|
Csd(A)b2:通常寄生容量CA(b2)および追加の寄生容量C4(b2)を含む。
Csd(B)b2:通常寄生容量CB(b2)および追加の寄生容量C3(b2)を含む。
なお、図6Aおよび図6Bに示す例では、追加の寄生容量C3および追加の寄生容量C4を形成しているが、画素電極PEまたは酸化物半導体層7の配置や形状によって、追加の寄生容量C3および追加の寄生容量C4のうちいずれか一方のみを形成してもよい。例えば図7に例示するように、画素電極PEに、列方向に隣接する画素領域から延びる酸化物半導体層7と重ならないように切欠き部を設け、追加の寄生容量C3のみを形成してもよい。
また、図示しないが、画素TFTの横置き構造(図5参照)を採用し、画素TFTの酸化物半導体層を、基板の法線方向から見たとき、行方向に隣接する画素領域の画素電極に重なるように延伸させることで、追加の寄生容量を形成してもよい。本変形例では、行方向に隣接する画素領域の画素電極は、他ソースバスラインに接続されているので、追加の寄生容量は、他ソース寄生容量となる。
<変形例3>
変形例3では、基板1の法線方向から見たとき、画素電極PEを、自ソースバスラインSLおよび/または他ソースバスラインSLに部分的に重なるように配置することで、自ソース寄生容量および/または他ソース寄生容量となる重なり容量を形成する。
変形例3では、基板1の法線方向から見たとき、画素電極PEを、自ソースバスラインSLおよび/または他ソースバスラインSLに部分的に重なるように配置することで、自ソース寄生容量および/または他ソース寄生容量となる重なり容量を形成する。
図8Aは、変形例3のアクティブマトリクス基板107における一部の画素領域を例示する平面図であり、図2Aと同様に、画素領域Px(a1)~Px(c2)を示す。図8Bは、図8Aに示すVIIIb-VIIIb’線に沿った断面図である。
アクティブマトリクス基板107は、基板1の法線方向から見たとき、各画素電極PEが、両側に位置する2つのソースバスラインSLに重なる部分P1、P2を有する点で、変形例1のアクティブマトリクス基板102と異なる。この例では、部分P1は、2つのソースバスラインSLのうち自ソースバスラインに重なる部分であり、部分P2は、他ソースバスラインに重なる部分である。
画素電極PEの部分P1、自ソースバスライン、およびその間に位置する絶縁層(ここでは上部絶縁層13)によって、寄生容量CP1が形成されている。同様に、画素電極PEの部分P2、他ソースバスライン、およびその間に位置する絶縁層(ここでは上部絶縁層13)によって、寄生容量CP2が形成されている。寄生容量CP1は、自ソース寄生容量Csd(A)となり、寄生容量CP2は、他ソース寄生容量Csd(B)となる。
図示する例では、画素電極PEb2を例に説明すると、画素電極PEb2は、基板1の法線方向から見たとき、ソースバスラインSLbおよびソースバスラインSLc上まで延びる部分(延設部)P1、P2を有する。これにより、画素電極PEb2と、自ソースバスラインであるソースバスラインSLbとの間に寄生容量CP1(b2)を形成し、画素電極PEb2と、他ソースバスラインであるソースバスラインSLcとの間に寄生容量CP2(b2)を形成している。他の画素電極PEも同様に、両側に位置するソースバスラインSLとの間に寄生容量CP1、CP2を形成している。
図8Bから分かるように、各寄生容量CP1、CP2では、誘電体となる絶縁層が上部絶縁層13のみであり、他の追加の寄生容量C1~C4よりも薄い。このため、重なり面積が小さくても、十分な容量を確保し得る。各寄生容量CP1、CP2の重なり面積を調整することで、自ソース寄生容量Csd(A)と他ソース寄生容量Csd(B)との差をさらに低減できる。
例えば、画素電極PEb2を自画素の画素電極とすると、Csd(A)b2は、通常寄生容量CA(b2)および寄生容量CP1(b2)を含み、Csd(B)b2は、通常寄生容量CB(b2)、追加の寄生容量C2(b2)および寄生容量CP2(b2)を含む。従って、C2(b2)のみでなく、寄生容量CP1(b2)、CP2(b2)によって、Csd(A)b2とCsd(B)b2との差ΔCsdb2(絶対値)を調整できる。
ΔCsdb2=|Csd(A)b2-Csd(B)b2|
Csd(A)b2:通常寄生容量CA(b2)および寄生容量CP1(b2)を含む。
Csd(B)b2:通常寄生容量CB(b2)、追加の寄生容量C2(b2)および寄生容量CP2(b2)を含む。
ΔCsdb2=|Csd(A)b2-Csd(B)b2|
Csd(A)b2:通常寄生容量CA(b2)および寄生容量CP1(b2)を含む。
Csd(B)b2:通常寄生容量CB(b2)、追加の寄生容量C2(b2)および寄生容量CP2(b2)を含む。
寄生容量CP1、CP2を形成する場合には、各画素電極PEの部分P1が、それぞれ、隣接する画素電極PEの部分P2に重ならないように配置することが好ましい。1つのソースバスラインSL上において、その両側に位置する2つの画素電極PEの部分P1、P2は、例えば、列方向に間隔を空けて配置されてもよい。各部分P1、P2の行方向の幅は、ソースバスラインSLの幅の1/2以上であってもよい。
本変形例の構成は、図8Aおよび図8Bに示す構成に限定されない。例えば、各画素電極PEは、自ソースバスラインおよび他ソースバスラインに重なる部分P1、P2のいずれか一方のみを有してもよい。
図9は、変形例3の他のアクティブマトリクス基板108における一部の画素領域を例示する平面図である。アクティブマトリクス基板108では、各画素電極PEは、基板1の法線方向から見たとき、他ソースバスラインに重なる部分P2を有する点で、図2Aおよび図2Bに示すアクティブマトリクス基板101と異なる。アクティブマトリクス基板108の各画素電極PEは、自ソースバスラインに重なる部分を有していない。また、追加の寄生容量C2に加えて、追加の寄生容量C1も形成されている。
この例では、例えば、画素電極PEb2を自画素の画素電極とすると、Csd(A)b2は、通常寄生容量CA(b2)および追加の寄生容量C1(b2)を含み、Csd(B)b2は、通常寄生容量CB(b2)、追加の寄生容量C2(b2)および寄生容量CP2(b2)を含む。例えば、他ソース寄生容量が自ソース寄生容量よりも小さい場合に本構成を採用すると、他ソース寄生容量Csd(B)のみを増加させることができるので有利である。
図8Aおよび図9では、画素電極PEをソースバスラインSL上に延設させることで、寄生容量CP1、CP2を形成しているが、代わりに、ソースバスラインSLに、基板1の法線方向から見たとき、その両側または片側に位置する画素電極PEに重なる延設部を設けるか、あるいは、画素電極PEに重なるように屈曲させることで、寄生容量CP1および/または寄生容量CP2を形成してもよい。
さらに、本変形例のアクティブマトリクス基板は、前述した追加の寄生容量C1~C4の少なくとも1つと、寄生容量CP1、CP2の少なくとも一方とを有していればよく、どのように組み合わせても構わない。これにより、レイアウトの自由度を高めつつ、所望のβ値を実現し得る。
<変形例4>
変形例4では、画素TFTの酸化物半導体層と画素電極との寄生容量を形成せず、寄生容量CP1および/または寄生容量CP2を形成する点で、変形例3のアクティブマトリクス基板107、108と異なる。
変形例4では、画素TFTの酸化物半導体層と画素電極との寄生容量を形成せず、寄生容量CP1および/または寄生容量CP2を形成する点で、変形例3のアクティブマトリクス基板107、108と異なる。
図10は、変形例4のアクティブマトリクス基板109における一部の画素領域を例示する平面図である。寄生容量CP1、CP2の断面構造は、アクティブマトリクス基板107(図8B)と同様であるため図示を省略する。
この例では、各画素電極PEは、基板1の法線方向から見たとき、自ソースバスラインに重なる部分P1と、他ソースバスラインに重なる部分P2とを有し、これにより、自ソース寄生容量Csd(A)となる寄生容量CP1と、他ソース寄生容量Csd(B)となる寄生容量CP2とを形成している。
画素電極PEb2を例に説明すると、画素電極PEb2は、基板1の法線方向から見たとき、ソースバスラインSLbおよびソースバスラインSLc上まで延びる部分(延設部)P1、P2を有する。これにより、画素電極PEb2と、自ソースバスラインであるソースバスラインSLbとの間に寄生容量CP1(b2)を形成し、画素電極PEb2と、他ソースバスラインであるソースバスラインSLcとの間に寄生容量CP2(b2)を形成している。画素電極PEb2を自画素とすると、Csd(A)b2は、寄生容量CP1(b2)を含み、Csd(B)b2は、寄生容量CP2(b2)を含む。他の画素電極PEについても同様である。
本変形例によると、各寄生容量CP1、CP2の重なり面積を調整することで、ΔCsdを低減することが可能となり、β値を改善できる。
変形例3と同様に、寄生容量CP1およびCP2を形成する場合には、各画素電極PEの部分P1、P2は、それぞれ、隣接する他の画素電極PEに重ならないように配置することが好ましい。1つのソースバスラインSL上において、その両側に位置する2つの画素電極PEの部分P1、P2は、例えば、列方向に間隔を空けて配置されてもよい。各部分P1、P2の行方向の幅、ソースバスラインSLの幅の1/2以上であってもよい。
図10では、寄生容量CP1、CP2の両方を形成しているが、いずれか一方のみを形成してもよい。例えば、基板1の法線方向から見たとき、各画素電極PEは、自ソースバスラインSLおよび他ソースバスラインSLのいずれか一方のみに部分的に重なっていてもよい。
また、図10では、画素電極PEをソースバスラインSL上に延設させることで、寄生容量CP1、CP2を形成しているが、代わりに、ソースバスラインSLに、基板1の法線方向から見たとき、その両側または片側に位置する画素電極PEに重なる延設部を設けるか、あるいは、画素電極PEに重なるように屈曲させることで、寄生容量CP1および/または寄生容量CP2を形成してもよい。
(画素領域の配置について)
本願明細書では、自画素を「第1画素領域」とし、第1画素領域の画素電極および画素TFTを、それぞれ、「第1画素電極」および「第1TFT」と呼ぶことがある。また、第1画素領域と列方向、行方向または斜め方向に隣接する複数の画素領域のうち、第1画素電極と同じソースバスラインSL(自ソースバスライン)に接続される画素電極PEを有する画素領域の1つを「第2画素領域」、第1画素電極と異なるソースバスラインSL(他ソースバスライン)に接続される画素電極PEを有する画素領域の1つを「第3画素領域」と呼ぶことがある。第2画素領域の画素電極および画素TFTを、それぞれ、「第2画素電極」および「第2TFT」と呼び、第3画素領域の画素電極および画素TFTを、それぞれ、「第3画素電極」および「第3TFT」と呼ぶことがある。
本願明細書では、自画素を「第1画素領域」とし、第1画素領域の画素電極および画素TFTを、それぞれ、「第1画素電極」および「第1TFT」と呼ぶことがある。また、第1画素領域と列方向、行方向または斜め方向に隣接する複数の画素領域のうち、第1画素電極と同じソースバスラインSL(自ソースバスライン)に接続される画素電極PEを有する画素領域の1つを「第2画素領域」、第1画素電極と異なるソースバスラインSL(他ソースバスライン)に接続される画素電極PEを有する画素領域の1つを「第3画素領域」と呼ぶことがある。第2画素領域の画素電極および画素TFTを、それぞれ、「第2画素電極」および「第2TFT」と呼び、第3画素領域の画素電極および画素TFTを、それぞれ、「第3画素電極」および「第3TFT」と呼ぶことがある。
第1画素領域(自画素)の第1画素電極は、基板1の法線方向から見たとき、第2画素領域の第2TFTにおける酸化物半導体層に重なる第1部分と、第3画素領域の第3TFTにおける酸化物半導体層に重なる第2部分とを有する。第1画素電極の第1部分と、第2TFTの酸化物半導体層と、その間に位置する絶縁層とによって、追加の寄生容量(「第1容量」と呼ぶ。)が形成される。第1容量は、自ソース寄生容量に加算される。一方、第1画素電極の第2部分と、第3TFTの酸化物半導体層と、その間に位置する絶縁層とによって、追加の寄生容量(「第2容量」と呼ぶ。)が形成される。第2容量は、他ソース寄生容量に加算される。従って、上記式(1)において、自ソース寄生容量Csd(A)および他ソース寄生容量Csdを、それぞれ独立して制御できる。
各画素領域の配置は、特に限定されない。例えば、カラム反転駆動が行われる表示装置のアクティブマトリクス基板では、第1画素領域(自画素)の列方向に隣接する画素領域が「第2画素領域」となり、第1画素領域の行方向に隣接する画素領域、または、斜め方向に隣接する画素領域が「第3画素領域」となり得る。また、後述するように、Z反転駆動が行われる表示装置のアクティブマトリクス基板では、例えば、第1画素領域の斜め方向に隣接する画素領域が「第2画素領域」となり、第1画素領域の列方向または行方向に隣接する画素領域が「第3画素領域」となり得る。
例えば、図2Aに示した例では、第1画素領域の列方向に隣接する画素領域が「第2画素領域」となり、第1画素領域の斜め方向に隣接する画素領域が「第3画素領域」、追加の寄生容量C1が「第1容量」、追加の寄生容量C2が「第2容量」である。
さらに、後述する変形例において、図6Aに示す例では、第1画素領域の斜め方向に隣接する画素領域が「第2画素領域」、列方向に隣接する画素領域が「第3画素領域」となる。追加の寄生容量C3は、図2Aに示す追加の寄生容量C1と近似した構造を有するが、他ソース寄生容量であり、追加の寄生容量C2と同様に「第2容量」に相当する。追加の寄生容量C4は、図2Aに示す追加の寄生容量C2と近似した構造を有するが、自ソース寄生容量であり、追加の寄生容量C1と同様に「第1容量」に相当する。
(アクティブマトリクス基板の製造方法)
次に、図2Aおよび図2Bに示したアクティブマトリクス基板101を例に、本実施形態のアクティブマトリクス基板の製造方法の一例を説明する。図11は、アクティブマトリクス基板101の製造方法の一例を説明するためのプロセスフローを示す図である。なお、各画素電極PEおよび各酸化物半導体層7の配置および形状を適宜変更することで、変形例のアクティブマトリクス基板102~109も同様の方法で製造され得る。
次に、図2Aおよび図2Bに示したアクティブマトリクス基板101を例に、本実施形態のアクティブマトリクス基板の製造方法の一例を説明する。図11は、アクティブマトリクス基板101の製造方法の一例を説明するためのプロセスフローを示す図である。なお、各画素電極PEおよび各酸化物半導体層7の配置および形状を適宜変更することで、変形例のアクティブマトリクス基板102~109も同様の方法で製造され得る。
・STEP1:導電層3の形成
基板1上に、例えばスパッタリング法で、第1導電膜(厚さ:例えば50nm以上500nm以下)m1を形成する。次いで、公知のフォトリソ工程により、第1導電膜のパターニング(例えばウェットエッチング)を行うことにより、複数の導電層3を含む下部メタル層を形成する。各導電層3は、画素TFTの遮光層となる。
基板1上に、例えばスパッタリング法で、第1導電膜(厚さ:例えば50nm以上500nm以下)m1を形成する。次いで、公知のフォトリソ工程により、第1導電膜のパターニング(例えばウェットエッチング)を行うことにより、複数の導電層3を含む下部メタル層を形成する。各導電層3は、画素TFTの遮光層となる。
基板1としては、透明で絶縁性を有する基板、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板(樹脂基板)などを用いることができる。
第1導電膜の材料は、特に限定されず、アルミニウム(Al)、タングステン(W)、モリブデン(Mo)、タンタル(Ta)、クロム(Cr)、チタン(Ti)、銅(Cu)等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。
・STEP2:下部絶縁層5の形成
次いで、下部メタル層を覆うように、下部絶縁層5(厚さ:例えば200nm以上600nm以下)を形成する。
次いで、下部メタル層を覆うように、下部絶縁層5(厚さ:例えば200nm以上600nm以下)を形成する。
下部絶縁層5は例えばCVD法で形成される。下部絶縁層5としては、酸化珪素(SiOx)層、窒化珪素(SiNx)層、酸化窒化珪素(SiOxNy;x>y)層、窒化酸化珪素(SiNxOy;x>y)層等を適宜用いることができる。下部絶縁層5は単層であってもよいし、積層構造を有していてもよい。例えば、基板側(下層)に、基板1からの不純物等の拡散防止のために窒化珪素(SiNx)層、窒化酸化珪素層等を形成し、その上の層(上層)に、絶縁性を確保するために酸化珪素(SiO2)層、酸化窒化珪素層等を形成してもよい。ここでは、下部絶縁層5として、窒化珪素(SiNx)層(厚さ:50~600nm)を下層、酸化珪素(SiO2)層(厚さ:50~600nm)を上層とする積層膜を形成してもよい。下部絶縁層5として(下部絶縁層5が積層構造を有する場合には、その最上層として)、酸化珪素膜などの酸化物膜を用いると、後で形成される酸化物半導体層のチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。
・STEP3:酸化物半導体層7の形成
続いて、下部絶縁層5の上に酸化物半導体膜を形成する。この後、酸化物半導体膜のアニール処理を行ってもよい。酸化物半導体膜の厚さは、例えば15nm以上200nm以下であってもよい。
続いて、下部絶縁層5の上に酸化物半導体膜を形成する。この後、酸化物半導体膜のアニール処理を行ってもよい。酸化物半導体膜の厚さは、例えば15nm以上200nm以下であってもよい。
続いて、公知のフォトリソ工程により酸化物半導体膜のパターニングを行う。酸化物半導体膜のパターニングは、例えば、燐酸、硝酸および酢酸を含むPAN系エッチング液、あるいは、シュウ酸系エッチング液を用いたウェットエッチングで行ってもよい。これにより、複数の酸化物半導体層7を得る。各酸化物半導体層7は、画素TFTの活性層となる
酸化物半導体膜は、例えばスパッタ法で形成され得る。ここでは、酸化物半導体膜として、In、GaおよびZnを含むIn-Ga-Zn-O系半導体膜(厚さ:50nm)膜を形成する。
酸化物半導体膜は、例えばスパッタ法で形成され得る。ここでは、酸化物半導体膜として、In、GaおよびZnを含むIn-Ga-Zn-O系半導体膜(厚さ:50nm)膜を形成する。
・STEP4:ゲート絶縁層およびゲートメタル層の形成
次いで、各画素TFTの酸化物半導体層7を覆うように、ゲート絶縁膜(厚さ:例えば80nm以上250nm以下)およびゲート用導電膜(厚さ:例えば50nm以上500nm以下)をこの順で形成する。
次いで、各画素TFTの酸化物半導体層7を覆うように、ゲート絶縁膜(厚さ:例えば80nm以上250nm以下)およびゲート用導電膜(厚さ:例えば50nm以上500nm以下)をこの順で形成する。
ゲート絶縁膜として、下部絶縁層5と同様の絶縁膜(下部絶縁層5として例示した絶縁膜)を用いることができる。ここでは、ゲート絶縁膜として、酸化珪素(SiO2)層を形成する。絶縁膜として、酸化珪素膜などの酸化物膜を用いると、酸化物半導体層7のチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。
ゲート用導電膜として、例えば、モリブデン(Mo)、タングステン(W)、アルミニウム(Al)、銅(Cu)、チタン(Ti)、タンタル(Ta)等の金属またはこれらの合金を用いることができる。ゲート用導電膜は、異なる導電材料から形成された複数の層を含む積層構造を有していてもよい。ここでは、ゲート用導電膜として、Ti膜を下層、Cu膜を上層とするCu/Ti積層膜、あるいは、Mo膜を下層、Cu膜を上層とするCu/Mo積層膜を用いる。
この後、ゲート用導電膜上にレジスト層を形成し、レジスト層をマスクとしてゲート用導電膜のパターニングを行うことで、各画素TFTのゲート電極GEと、複数のゲートバスラインGLとを含むゲートメタル層を形成する。次いで、上記レジスト層またはゲートメタル層をマスクとして、ゲート絶縁膜のエッチングを行い、各画素TFTのゲート絶縁層9を得る。これにより、各酸化物半導体層7のうちゲート絶縁層9を介してゲート電極GEに重なる領域はチャネル領域7cとなる。
・STEP5:酸化物半導体層7の低抵抗化処理、および層間絶縁層10の形成
続いて、各酸化物半導体層7の低抵抗化処理を行い、低抵抗領域を形成してもよい。低抵抗化処理として、例えばプラズマ処理を行ってもよい。これにより、基板1の主面の法線方向から見たとき、各酸化物半導体層7のうちチャネル領域7cの両側に位置し、露出している領域は、チャネル領域7cよりも比抵抗の低い低抵抗領域となる。低抵抗領域は、導電体領域(例えばシート抵抗:200Ω/□以下)であってもよい。低抵抗領域は、チャネル領域7cのソース側に位置する第1領域7sと、ドレイン側に位置する第2領域7dとを含む。
続いて、各酸化物半導体層7の低抵抗化処理を行い、低抵抗領域を形成してもよい。低抵抗化処理として、例えばプラズマ処理を行ってもよい。これにより、基板1の主面の法線方向から見たとき、各酸化物半導体層7のうちチャネル領域7cの両側に位置し、露出している領域は、チャネル領域7cよりも比抵抗の低い低抵抗領域となる。低抵抗領域は、導電体領域(例えばシート抵抗:200Ω/□以下)であってもよい。低抵抗領域は、チャネル領域7cのソース側に位置する第1領域7sと、ドレイン側に位置する第2領域7dとを含む。
次いで、各画素TFTの酸化物半導体層7およびゲート絶縁層9と、ゲートメタル層とを覆う層間絶縁層10を形成する。層間絶縁層10として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層又は積層させて形成することができる。無機絶縁層の厚さは100nm以上500nm以下でもよい。層間絶縁層10を窒化シリコン膜などの酸化物半導体を還元させる絶縁膜を用いて形成すると、酸化物半導体層7のうち層間絶縁層10と接する領域(ここでは低抵抗領域)の比抵抗を低く維持できるので好ましい。ここでは、層間絶縁層10として、例えばCVD法で、SiO2層を下層、SiNx層を上層とする積層膜を形成する。
なお、プラズマ処理を行う代わりに、窒化シリコン膜などの酸化物半導体を還元させる絶縁膜を含む層間絶縁層10と酸化物半導体層7の露出領域とを接触させることで、酸化物半導体層7の露出領域を低抵抗化させてもよい。
この後、例えばドライエッチングで、層間絶縁層10のパターニングを行う。これにより、層間絶縁層10に、各酸化物半導体層7の第1領域7sの一部を露出する第1開口部10sと、第2領域7dの一部を露出する第2開口部10dを形成する。
・STEP6:ソースメタル層の形成
次いで、層間絶縁層10上にソース用導電膜(厚さ:例えば50nm以上500nm以下)を形成し、ソース用導電膜のパターニングを行う。これにより、各画素TFTのソース電極SEおよびドレイン電極DEと、複数のソースバスラインSLとを含むソースメタル層を形成する。このようにして、各画素領域に、画素TFTとしてTFT20が製造される。
次いで、層間絶縁層10上にソース用導電膜(厚さ:例えば50nm以上500nm以下)を形成し、ソース用導電膜のパターニングを行う。これにより、各画素TFTのソース電極SEおよびドレイン電極DEと、複数のソースバスラインSLとを含むソースメタル層を形成する。このようにして、各画素領域に、画素TFTとしてTFT20が製造される。
ソース用導電膜として、例えば、アルミニウム(Al)、クロム(Cr)、銅(Cu)、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)あるいはタングステン(W)から選ばれた元素、またはこれらの元素を成分とする合金などを用いることができる。例えば、チタン膜-アルミニウム膜-チタン膜の3層構造、モリブデン膜-アルミニウム膜-モリブデン膜などの3層構造などを有していてもよい。ここでは、Ti膜(厚さ:15~70nm)を下層、Cu膜(厚さ:200~400nm)を上層とする積層膜を用いる。
・STEP7:上部絶縁層13の形成
次に、層間絶縁層10およびソースメタル層を覆うように上部絶縁層13を形成する。ここでは、上部絶縁層13として、無機絶縁層(厚さ:例えば100nm以上500nm以下)および有機絶縁層(厚さ:例えば1~3μm、好ましくは2~3μm)をこの順で形成する。なお、有機絶縁層のうち非表示領域に位置する部分全体を除去してもよい。あるいは、有機絶縁層を形成しなくてもよい。
次に、層間絶縁層10およびソースメタル層を覆うように上部絶縁層13を形成する。ここでは、上部絶縁層13として、無機絶縁層(厚さ:例えば100nm以上500nm以下)および有機絶縁層(厚さ:例えば1~3μm、好ましくは2~3μm)をこの順で形成する。なお、有機絶縁層のうち非表示領域に位置する部分全体を除去してもよい。あるいは、有機絶縁層を形成しなくてもよい。
無機絶縁層として、層間絶縁層10と同様の無機絶縁膜(層間絶縁層10として例示した絶縁膜)を用いることができる。ここでは、無機絶縁層として、例えば、SiNx層(厚さ:300nm)をCVD法で形成する。有機絶縁層は、例えば、感光性樹脂材料を含む有機絶縁膜(例えばアクリル系樹脂膜)であってもよい。
この後、有機絶縁層のパターニングを行う。これにより、各画素領域Pxにおいて、有機絶縁層に、無機絶縁層の一部を露出する開口部を形成する。続いて、有機絶縁層をマスクとして、無機絶縁層のパターニングを行う。これにより、上部絶縁層13に、各TFT20のドレイン電極DEの一部を露出する画素コンタクトホールCHpが形成される。
・STEP8:画素電極PEの形成
続いて、上部絶縁層13上および画素コンタクトホールCHp内に、第1透明導電膜(厚さ:20~300nm)を形成する。第1透明電極膜の材料としては、インジウム-錫酸化物(ITO)、インジウム-亜鉛酸化物、ZnO等の金属酸化物を用いることができる。この後、第1透明導電膜のパターニングを行う。例えば、シュウ酸系エッチング液を用いて、第1透明導電膜のウェットエッチングを行ってもよい。これにより、各画素領域Pxに画素電極PEを形成する。各画素領域Pxにおいて、画素電極PEは、画素コンタクトホールCHp内で、対応するTFT20のドレイン電極DEに接続される。
続いて、上部絶縁層13上および画素コンタクトホールCHp内に、第1透明導電膜(厚さ:20~300nm)を形成する。第1透明電極膜の材料としては、インジウム-錫酸化物(ITO)、インジウム-亜鉛酸化物、ZnO等の金属酸化物を用いることができる。この後、第1透明導電膜のパターニングを行う。例えば、シュウ酸系エッチング液を用いて、第1透明導電膜のウェットエッチングを行ってもよい。これにより、各画素領域Pxに画素電極PEを形成する。各画素領域Pxにおいて、画素電極PEは、画素コンタクトホールCHp内で、対応するTFT20のドレイン電極DEに接続される。
・STEP9:誘電体層17の形成
次いで、画素電極PEを覆うように誘電体層(厚さ:50~500nm)17を形成する。誘電体層17の材料は、上部絶縁層13の無機絶縁層の材料として例示した材料と同じであってもよい。ここでは、誘電体層17として、例えばCVD法でSiN膜を形成する。
次いで、画素電極PEを覆うように誘電体層(厚さ:50~500nm)17を形成する。誘電体層17の材料は、上部絶縁層13の無機絶縁層の材料として例示した材料と同じであってもよい。ここでは、誘電体層17として、例えばCVD法でSiN膜を形成する。
・STEP10:共通電極CEの形成
続いて、誘電体層17上に、共通電極CEを形成する。
続いて、誘電体層17上に、共通電極CEを形成する。
まず、誘電体層17上に、第2透明導電膜(厚さ:20~300nm)を形成する。第2透明導電膜の材料は、第1透明導電膜の材料として例示した材料と同じ(例えばITO)であってもよい。この後、第2透明導電膜のパターニングを行う。パターニングでは、例えば、シュウ酸系エッチング液を用いてウェットエッチングを行ってもよい。これにより、共通電極CEを得る。共通電極CEは、画素領域Pxごとに、1つまたは複数のスリット(開口部)あるいは切り欠き部を有する。このようにして、アクティブマトリクス基板101が製造される。
なお、本実施形態のアクティブマトリクス基板の製造方法は、上記方法に限定されない。追加の寄生容量が形成され得るように画素電極PE、TFT20およびソースバスラインSLを配置されればよく、公知の他の製造方法を採用することも可能である。
<酸化物半導体>
本実施形態における各TFTの酸化物半導体層に含まれる酸化物半導体(金属酸化物、または酸化物材料ともいう。)は、非晶質酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、c軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
本実施形態における各TFTの酸化物半導体層に含まれる酸化物半導体(金属酸化物、または酸化物材料ともいう。)は、非晶質酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、c軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
酸化物半導体層は、2層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む2層構造を有する場合、2層のうちゲート電極側に位置する層(ボトムゲート構造なら下層、トップゲート構造なら上層)に含まれる酸化物半導体のエネルギーギャップは、ゲート電極と反対側に位置する層(ボトムゲート構造なら上層、トップゲート構造なら下層)に含まれる酸化物半導体のエネルギーギャップよりも小さくてもよい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、ゲート電極側に位置する層の酸化物半導体のエネルギーギャップが、ゲート電極と反対側に位置する層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開2014-0073911号公報に記載されている。参考のために、特開2014-0073911号公報の開示内容の全てを本明細書に援用する。
酸化物半導体層は、例えば、In、GaおよびZnのうち少なくとも1種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、In-Ga-Zn-O系の半導体(例えば酸化インジウムガリウム亜鉛)を含む。ここで、In-Ga-Zn-O系の半導体は、In(インジウム)、Ga(ガリウム)、Zn(亜鉛)の三元系酸化物であって、In、GaおよびZnの割合(組成比)は特に限定されず、例えばIn:Ga:Zn=2:2:1、In:Ga:Zn=1:1:1、In:Ga:Zn=1:1:2等を含む。このような酸化物半導体層は、In-Ga-Zn-O系の半導体を含む酸化物半導体膜から形成され得る。
In-Ga-Zn-O系の半導体は、非晶質でもよいし、結晶質でもよい。結晶質In-Ga-Zn-O系の半導体としては、c軸が層面に概ね垂直に配向した結晶質In-Ga-Zn-O系の半導体が好ましい。
なお、結晶質In-Ga-Zn-O系の半導体の結晶構造は、例えば、上述した特開2014-0073911号公報、特開2012-134475号公報、特開2014-2090627号公報などに開示されている。参考のために、特開2012-134475号公報および特開2014-2090627号公報の開示内容の全てを本明細書に援用する。In-Ga-Zn-O系半導体層を有するTFTは、高い移動度(a-SiTFTに比べ20倍超)および低いリーク電流(a-SiTFTに比べ100分の1未満)を有しているので、駆動TFT(例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるTFT)および画素TFT(画素に設けられるTFT)として好適に用いられる。
酸化物半導体層は、In-Ga-Zn-O系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばIn-Sn-Zn-O系半導体(例えばIn2O3-SnO2-ZnO;InSnZnO)を含んでもよい。In-Sn-Zn-O系半導体は、In(インジウム)、Sn(スズ)およびZn(亜鉛)の三元系酸化物である。あるいは、酸化物半導体層は、In-Al-Zn-O系半導体、In-Al-Sn-Zn-O系半導体、Zn-O系半導体、In-Zn-O系半導体、Zn-Ti-O系半導体、Cd-Ge-O系半導体、Cd-Pb-O系半導体、CdO(酸化カドミウム)、Mg-Zn-O系半導体、In-Ga-Sn-O系半導体、In-Ga-O系半導体、Zr-In-Zn-O系半導体、Hf-In-Zn-O系半導体、Al-Ga-Zn-O系半導体、Ga-Zn-O系半導体、In-Ga-Zn-Sn-O系半導体、In-W-Zn-O系半導体などを含んでいてもよい。
本発明の実施形態は、アクティブマトリクス基板、特に高精細なアクティブマトリクス基板に好適に適用され得る。このようなアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス(EL)表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。
1 :基板
3 :導電層
5 :下部絶縁層
7 :酸化物半導体層
7c :チャネル領域
7s :第1領域(低抵抗領域)
7d :第2領域(低抵抗領域)
9 :ゲート絶縁層
10 :層間絶縁層
10s :第1開口部
10d :第2開口部
13 :上部絶縁層
17 :誘電体層
20、20a1~20c2 :TFT(画素TFT)
101~109 :アクティブマトリクス基板
C1~C4 :追加の寄生容量
CA、CB :通常寄生容量
CP1、CP2 :寄生容量
Ct :補助容量
CE :共通電極
CHp :画素コンタクトホール
DE :ドレイン電極
GE :ゲート電極
GL、GLa、GLb、GLc :ゲートバスライン
PE、PEa1~PEc2 :画素電極
P1、P2 :画素電極の部分
PC :画素コンタクト部
Px、Px(a1)~Px(c2) :画素領域
SC :ソースコンタクト部
SE :ソース電極
SL、SLa、SLb、SLc :ソースバスライン
X1~X4 :酸化物半導体層の部分
3 :導電層
5 :下部絶縁層
7 :酸化物半導体層
7c :チャネル領域
7s :第1領域(低抵抗領域)
7d :第2領域(低抵抗領域)
9 :ゲート絶縁層
10 :層間絶縁層
10s :第1開口部
10d :第2開口部
13 :上部絶縁層
17 :誘電体層
20、20a1~20c2 :TFT(画素TFT)
101~109 :アクティブマトリクス基板
C1~C4 :追加の寄生容量
CA、CB :通常寄生容量
CP1、CP2 :寄生容量
Ct :補助容量
CE :共通電極
CHp :画素コンタクトホール
DE :ドレイン電極
GE :ゲート電極
GL、GLa、GLb、GLc :ゲートバスライン
PE、PEa1~PEc2 :画素電極
P1、P2 :画素電極の部分
PC :画素コンタクト部
Px、Px(a1)~Px(c2) :画素領域
SC :ソースコンタクト部
SE :ソース電極
SL、SLa、SLb、SLc :ソースバスライン
X1~X4 :酸化物半導体層の部分
Claims (18)
- 行方向および列方向にマトリクス状に配置された複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板の主面に支持され、かつ、前記行方向に延びる複数のゲートバスラインと、
前記基板の主面に支持され、かつ、前記列方向に延びる複数のソースバスラインと、
前記複数の画素領域のそれぞれに対応付けて配置された複数の酸化物半導体TFTと、
前記複数の画素領域のそれぞれに配置された複数の画素電極と、を備え、
前記複数のゲートバスラインは、互いに隣接して配置された第1ゲートバスラインおよび第2ゲートバスラインを含み、前記複数のソースバスラインは、互いに隣接して配置された第1ソースバスラインおよび第2ソースバスラインを含み、
前記複数の画素領域は、前記第1ソースバスライン、前記第2ソースバスライン、前記第1ゲートバスラインおよび前記第2ゲートバスラインによって画定された第1画素領域を含み、前記複数の画素電極は、前記第1画素領域に配置された第1画素電極を含み、前記複数の酸化物半導体TFTは、前記第1画素領域に対応付けられた第1酸化物半導体TFTを含み、
前記第1酸化物半導体TFTは、
チャネル領域と、前記チャネル領域よりも比抵抗の小さい低抵抗領域とを含む酸化物半導体層であって、前記低抵抗領域は、前記チャネル領域の両側にそれぞれ位置する第1領域および第2領域を含み、前記第1領域は前記第1ソースバスラインに電気的に接続され、前記第2領域は、前記第1画素電極に電気的に接続されている、酸化物半導体層と、
前記第1ゲートバスラインに電気的に接続されたゲート電極と、を有し、
前記第1酸化物半導体TFTにおける前記酸化物半導体層の前記低抵抗領域は、前記基板の法線方向から見たとき、前記第1ソースバスラインを横切って他の画素領域まで延びており、前記他の画素領域に配置された他の画素電極と絶縁層を介して部分的に重なっている、アクティブマトリクス基板。 - 前記複数の画素領域は、前記第1画素領域と前記第1ゲートバスラインを挟んで前記列方向に隣接する第2画素領域をさらに含み、
前記第1酸化物半導体TFTにおける前記酸化物半導体層の前記低抵抗領域は、前記基板の法線方向から見たとき、前記第1ゲートバスラインを横切って前記第2画素領域を経由して前記他の画素領域まで延びており、前記第2画素領域に配置された第2画素電極と絶縁層を介して部分的に重なっている、請求項1に記載のアクティブマトリクス基板。 - 前記他の画素領域は、前記第1画素領域と斜め方向に隣接する、請求項1または2に記載のアクティブマトリクス基板。
- 前記他の画素領域は、前記第1画素領域と前記行方向に隣接する、請求項1に記載のアクティブマトリクス基板。
- 前記他の画素電極は、前記他の画素領域に対応付けられた他の酸化物半導体TFTを介して、前記第1ソースバスラインとは異なる他のソースバスラインに電気的に接続されている、請求項1から4のいずれかに記載のアクティブマトリクス基板。
- 前記他の画素電極は、前記他の画素領域に対応付けられた他の酸化物半導体TFTを介して、前記第1ソースバスラインに電気的に接続されている、請求項1から4のいずれかに記載のアクティブマトリクス基板。
- 前記第2画素電極は、前記第2画素領域に対応付けられた第2酸化物半導体TFTを介して、前記第1ソースバスラインに電気的に接続されている、請求項2に記載のアクティブマトリクス基板。
- 前記第2画素電極は、前記第2画素領域に対応付けられた第2酸化物半導体TFTを介して、前記第2ソースバスラインに電気的に接続されている、請求項2に記載のアクティブマトリクス基板。
- 前記第1画素電極は、前記第1ソースバスラインおよび前記第2ソースバスラインの少なくとも一方と絶縁層を介して重なる部分を有する、請求項1から8のいずれかに記載のアクティブマトリクス基板。
- 前記第1酸化物半導体TFTにおいて、前記酸化物半導体層は、前記ゲート電極と前記基板との間に位置し、
前記低抵抗領域は、前記基板の法線方向から見たとき、前記酸化物半導体層のうち前記ゲート電極または前記第1ゲートバスラインに重なっていない領域である、請求項1から9のいずれかに記載のアクティブマトリクス基板。 - 前記アクティブマトリクス基板は、前記複数の画素電極と誘電体層を介して部分的に重なるように配置された共通電極をさらに含む、請求項1から10のいずれかに記載のアクティブマトリクス基板。
- 前記複数の画素電極は、前記共通電極と前記基板との間に位置する、請求項1から11のいずれかに記載のアクティブマトリクス基板。
- 複数の画素領域を有し、基板と、前記基板の主面に支持された複数のゲートバスラインおよび複数のソースバスラインを備え、前記複数のソースバスラインは、互いに隣接して配置された第1ソースバスラインおよび第2ソースバスラインを含む、アクティブマトリクス基板であって、
前記複数の画素領域のそれぞれは、画素電極と、前記画素電極に電気的に接続された酸化物半導体TFTと、誘電体層を介して前記画素電極と部分的に重なる共通電極と、を有し、
前記酸化物半導体TFTは、
チャネル領域と、前記チャネル領域よりも比抵抗の小さい低抵抗領域とを含む酸化物半導体層であって、前記低抵抗領域は、前記チャネル領域の両側にそれぞれ位置する第1領域および第2領域を含み、前記第1領域は前記複数のソースバスラインの1つに電気的に接続され、前記第2領域は、前記画素電極に電気的に接続されている、酸化物半導体層と、
前記複数のゲートバスラインの1つに電気的に接続されたゲート電極と、を有し、
前記複数の画素領域は、第1画素領域、第2画素領域および第3画素領域を含み、前記第1画素領域および前記第2画素領域の前記画素電極は、前記酸化物半導体TFTを介して前記第1ソースバスラインに電気的に接続され、前記第3画素領域の前記画素電極は、前記酸化物半導体TFTを介して前記第1ソースバスラインとは異なる第2ソースバスラインに電気的に接続され、
前記第1画素電極は、前記第2画素領域の前記酸化物半導体TFTの前記低抵抗領域と絶縁層を介して重なる第1部分と、前記第3画素領域の前記酸化物半導体TFTの前記低抵抗領域と絶縁層を介して重なる第2部分と、を含む、アクティブマトリクス基板。 - 行方向および列方向にマトリクス状に配置された複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板の主面に支持され、かつ、前記行方向に延びる複数のゲートバスラインと、
前記基板の主面に支持され、かつ、前記列方向に延びる複数のソースバスラインと、
前記複数の画素領域のそれぞれに対応付けて配置された複数の酸化物半導体TFTと、
前記複数の画素領域のそれぞれに配置された複数の画素電極と、を備え、
前記複数のゲートバスラインは、互いに隣接して配置された第1ゲートバスラインおよび第2ゲートバスラインを含み、前記複数のソースバスラインは、互いに隣接して配置された第1ソースバスラインおよび第2ソースバスラインを含み、
前記複数の画素領域は、前記第1ソースバスライン、前記第2ソースバスライン、前記第1ゲートバスラインおよび前記第2ゲートバスラインによって画定された第1画素領域を含み、前記複数の画素電極は、前記第1画素領域に配置された第1画素電極を含み、前記複数の酸化物半導体TFTは、前記第1画素領域に対応付けられた第1酸化物半導体TFTを含み、
前記第1酸化物半導体TFTは、
チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第1領域および第2領域を含む酸化物半導体層であって、前記第1領域は前記第1ソースバスラインに電気的に接続され、前記第2領域は、前記第1画素電極に電気的に接続されている、酸化物半導体層と、
前記第1ゲートバスラインに電気的に接続されたゲート電極と、を有し、
前記第1画素電極は、前記第1ソースバスラインおよび前記第2ソースバスラインの少なくとも一方と絶縁層を介して重なる部分を有する、アクティブマトリクス基板。 - 前記基板の法線方向から見たとき、前記第1画素電極の前記部分の前記行方向における幅は、前記少なくとも一方のソースバスラインの幅の1/2以上である、請求項14に記載のアクティブマトリクス基板。
- 前記酸化物半導体層は、In-Ga-Zn-O系半導体を含む、請求項1から15のいずれかに記載のアクティブマトリクス基板。
- 前記In-Ga-Zn-O系半導体は結晶質部分を含む、請求項16に記載のアクティブマトリクス基板。
- 請求項1から17のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と
を備える液晶表示装置。
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