WO2018180617A1 - アクティブマトリクス基板、液晶表示装置および有機ｅｌ表示装置 - Google Patents

アクティブマトリクス基板、液晶表示装置および有機ｅｌ表示装置 Download PDF

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WO2018180617A1
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insulating layer
layer
tft
gate
active matrix
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菊池　哲郎
北川　英樹
今井　元
俊克 伊藤
鈴木　正彦
輝幸 上田
健吾 原
節治 西宮
徹 大東
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シャープ株式会社
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Definitions

  • the present invention relates to an active matrix substrate, and particularly to an active matrix substrate including both an oxide semiconductor TFT and a crystalline silicon TFT.
  • the present invention also relates to a liquid crystal display device and an organic EL display device provided with such an active matrix substrate.
  • An active matrix substrate used in a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • Patent Document 1 discloses an active matrix substrate using an In—Ga—Zn—O-based semiconductor film as an active layer of a TFT.
  • oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT. In addition, since the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • the active matrix substrate generally has a display area and a peripheral area.
  • the display area includes a plurality of pixels (pixel areas) arranged in a matrix and is also called an active area.
  • the peripheral area is located around the display area and is also called a frame area.
  • a TFT formed for each pixel and a gate bus line, a source bus line, and a pixel electrode electrically connected to the gate electrode, the source electrode, and the drain electrode of the TFT, respectively, are provided.
  • a driving circuit for driving the gate bus line (scanning wiring) and the source bus line (signal wiring) is arranged.
  • a gate driver for supplying a gate signal (scanning signal) to the gate bus line and a source driver for supplying a source signal (display signal) to the source bus line are arranged.
  • Driving circuits such as a gate driver and a source driver may be mounted as a semiconductor chip (COG (Chip On Glass) mounting) or may be monolithically (integrally) formed on an active matrix substrate.
  • a drive circuit formed monolithically is referred to as a “driver monolithic circuit”.
  • a driver monolithic circuit is usually configured using TFTs.
  • a TFT arranged as a switching element in each pixel in the display area is referred to as a “pixel TFT”, and a TFT constituting a peripheral circuit such as a drive circuit is referred to as a “circuit TFT”.
  • a circuit TFT constituting a peripheral circuit such as a drive circuit
  • the oxide semiconductor TFT has a smaller current driving capability than the polycrystalline silicon TFT. For this reason, when a driver monolithic circuit is configured using an oxide semiconductor TFT, the driving capability may be insufficient. If the TFT size is increased (channel width is increased) in order to compensate for the small current driving force, the narrowing of the peripheral region is hindered.
  • Patent Document 2 discloses a configuration in which an oxide semiconductor TFT is used as a pixel TFT and a peripheral circuit includes a polycrystalline silicon TFT as a circuit TFT.
  • the oxide semiconductor TFT has a bottom gate structure
  • the polycrystalline silicon TFT has a top gate structure.
  • Patent Document 1 has the following problems.
  • the gate insulating layer is relatively thick in order to ensure the breakdown voltage between the source and the gate, so that the current driving capability is reduced.
  • W is the channel width
  • L is the channel length
  • Vg is the gate voltage
  • Vth is the threshold voltage.
  • Cox is represented by the following formula (2).
  • ⁇ 0 is the dielectric constant of vacuum
  • ⁇ r is the relative dielectric constant of the gate insulating layer
  • d is the thickness of the gate insulating layer.
  • the on-current Ion can be increased by increasing the gate voltage Vg (that is, increasing the high-level potential Vgh of the gate signal).
  • Vg the gate voltage of the gate signal
  • the polycrystalline silicon TFT included in the peripheral circuit has a low withstand voltage, if a high high-level potential Vgh is supplied as the gate voltage Vg, the leakage current may increase or the reliability may decrease. is there.
  • the bottom gate structure oxide semiconductor TFT is usually designed so that the source electrode, the drain electrode, and the gate electrode overlap when viewed from the substrate normal direction in consideration of alignment accuracy and the like.
  • the gate-drain capacitance Cgd is relatively large. Therefore, there is a large variation in the gate-drain capacitance Cgd due to the variation in the overlapping area of the gate electrode and the drain electrode and the variation in the thickness of the gate insulating layer.
  • the gate-drain capacitance Cgd greatly affects the kickback voltage Vkb (also referred to as a feedthrough voltage).
  • the kickback voltage Vkb is expressed by the following formula (3).
  • C_total is the total capacitance value of the liquid crystal capacitance and the auxiliary capacitance and the parasitic capacitance such as the gate-drain capacitance Cgd
  • ⁇ Vg is the high level potential Vgh and the low level potential Vgl of the gate signal. Is the difference.
  • Vkb (Cgd / C_total) ⁇ ⁇ Vg (3)
  • an optimal structure has not yet been found when an oxide semiconductor TFT is used as the pixel TFT and a crystalline silicon TFT is used as the circuit TFT.
  • the present invention has been made in view of the above problems, and an object thereof is to realize a structure suitable for an active matrix substrate including both an oxide semiconductor TFT and a crystalline silicon TFT.
  • An active matrix substrate is an active matrix substrate having a display region defined by a plurality of pixel regions arranged in a matrix, and a peripheral region located around the display region, A first TFT supported on the substrate, the first TFT disposed in the peripheral region, and a second TFT supported on the substrate, the second TFT disposed in the display region;
  • the first TFT includes a crystalline silicon semiconductor layer as an active layer
  • the second TFT includes an oxide semiconductor layer as an active layer
  • each of the first TFT and the second TFT has a top gate structure.
  • the first TFT is provided on the crystalline silicon semiconductor layer, on a first gate insulating layer provided on the crystalline silicon semiconductor layer, on the first gate insulating layer, and on the first gate insulating layer.
  • the second TFT is provided on the oxide semiconductor layer, a second gate insulating layer provided on the oxide semiconductor layer, and on the second gate insulating layer, and the oxide is interposed through the second gate insulating layer.
  • the active matrix substrate includes a first insulating layer including the first gate insulating layer, and a second insulating layer provided on the first insulating layer, wherein the first gate is provided.
  • the second insulating layer is a single layer having no laminated structure.
  • the first source electrode, the first drain electrode, the second source electrode, and the second drain electrode are provided on the third insulating layer, and the first source electrode and the second source electrode
  • the first drain electrode is connected to the crystalline silicon semiconductor layer in each of the first contact hole and the second contact hole formed in the first insulating layer, the second insulating layer, and the third insulating layer.
  • the second source electrode and the second drain electrode are connected to the oxide semiconductor layer at a third contact hole and a fourth contact hole formed in the third insulating layer, respectively.
  • the active matrix substrate includes a first insulating layer including the first gate insulating layer, and the oxide semiconductor layer is provided on the first insulating layer, and the active matrix The substrate is a second insulating layer provided on the first insulating layer, and covers the first gate electrode, the oxide semiconductor layer, the second gate insulating layer, and the second gate electrode A second insulating layer including
  • the first source electrode, the first drain electrode, the second source electrode, and the second drain electrode are provided on the second insulating layer, and the first source electrode and the second source electrode are provided.
  • the first drain electrode is connected to the crystalline silicon semiconductor layer at the first contact hole and the second contact hole formed in the first insulating layer and the second insulating layer, respectively, and the second source
  • the electrode and the second drain electrode are connected to the oxide semiconductor layer at a third contact hole and a fourth contact hole formed in the second insulating layer, respectively.
  • the first gate insulating layer and the second gate insulating layer are formed of the same insulating film, and the first gate electrode and the second gate electrode are formed of the same conductive film. ing.
  • the active matrix substrate includes a first insulating layer including a portion covering the first gate insulating layer and the first gate electrode, and a portion covering the second gate insulating layer and the second gate electrode.
  • the first source electrode, the first drain electrode, the second source electrode, and the second drain electrode are provided on the first insulating layer, and the first source electrode and the second source electrode are provided on the first insulating layer.
  • the first drain electrode is connected to the crystalline silicon semiconductor layer at the first contact hole and the second contact hole formed in the first gate insulating layer and the first insulating layer, respectively, and the second source electrode And the second drain electrode is formed in each of the third contact hole and the fourth contact hole formed in the first insulating layer. It is connected to the oxide semiconductor layer.
  • the active matrix substrate is provided below the crystalline silicon semiconductor layer, and overlaps the crystalline silicon semiconductor layer when viewed from the normal direction of the substrate surface, and the oxide A second light-shielding layer provided below the semiconductor layer and overlapping the oxide semiconductor layer when viewed from the normal direction of the substrate surface.
  • the second light shielding layer is made of a conductive material and is electrically connected to the second gate electrode.
  • the second drain electrode and the second gate electrode do not overlap when viewed from the normal direction of the substrate surface.
  • the active matrix substrate includes a peripheral circuit provided in the peripheral region, the first TFT constitutes the peripheral circuit, and the second TFT is disposed in each of the plurality of pixel regions. ing.
  • each of the plurality of pixel regions is a third TFT including, as an active layer, the second TFT and a crystalline silicon semiconductor layer formed of the same semiconductor film as the crystalline silicon semiconductor layer of the first TFT. And a third TFT having a top gate structure.
  • a part of the crystalline silicon semiconductor layer of the third TFT and a part of the oxide semiconductor layer of the second TFT are connected.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • a liquid crystal display device includes the active matrix substrate.
  • An organic EL display device includes the active matrix substrate.
  • a structure suitable for an active matrix substrate including both an oxide semiconductor TFT and a crystalline silicon TFT can be realized.
  • FIG. 1 is a plan view schematically showing an active matrix substrate 100 according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view schematically showing an active matrix substrate 100, with circuit TFTs provided in the peripheral region FR on the left side and pixel TFTs provided in the display region DR on the right side.
  • 1 is a plan view schematically showing an active matrix substrate 100, and shows one pixel region P.
  • FIG. It is sectional drawing which shows the active matrix substrate 900 of a comparative example.
  • FIGS. 5A to 5D are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 100.
  • FIGS. FIGS. 5A to 5D are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 100.
  • FIGS. FIGS. 5A to 5D are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 100.
  • FIGS. 5A to 5C are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 100.
  • FIGS. (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the active matrix substrate 100.
  • FIG. (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the active matrix substrate 100.
  • FIG. 1 is a cross-sectional view schematically showing an active matrix substrate 200 according to an embodiment of the present invention.
  • FIGS. 5A to 5D are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 200.
  • FIGS. FIGS. 4A to 4C are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 200.
  • FIGS. 4A to 4C are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 200.
  • FIGS. 1 is a cross-sectional view schematically showing an active matrix substrate 300 according to an embodiment of the present invention.
  • FIGS. 5A to 5D are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 300.
  • FIGS. FIGS. 5A to 5C are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 300.
  • FIGS. (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the active matrix substrate 300.
  • FIG. 1 is a cross-sectional view schematically showing an active matrix substrate 400 according to an embodiment of the present invention.
  • FIGS. 5A to 5C are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 400.
  • FIGS. 5 is a diagram showing an example of an equivalent circuit of one pixel region P of an active matrix substrate 400.
  • FIG. FIG. 21 is a cross-sectional view showing a region R1 including a driving TFT 41 and a second current switching TFT 44 in FIG. 20.
  • 12 is a cross-sectional view showing a region corresponding to a region R1 in an active matrix substrate 900A of Comparative Example 2.
  • FIG. FIG. 21A is a plan view showing a region R1 in FIG. 20, and FIG. 21B is a plan view showing a region corresponding to the region R1 in the active matrix substrate 900A of Comparative Example 2.
  • FIG. It is a figure which shows the example of the peripheral circuit with which the active matrix substrate 100, 200, 300, and 400 is provided.
  • the active matrix substrate according to the embodiment of the present invention is widely used in various display devices, electronic devices, and the like.
  • this invention is not limited to the following embodiment.
  • FIG. 1 is a plan view schematically showing the active matrix substrate 100.
  • the active matrix substrate 100 has a display area DR and a peripheral area FR.
  • the display area DR is defined by a plurality of pixel areas P.
  • the plurality of pixel regions P are arranged in a matrix including a plurality of rows and a plurality of columns.
  • the display area DR is sometimes called an “active area”.
  • the peripheral area FR is located around the display area DR.
  • the peripheral area FR may be referred to as a “frame area”.
  • a peripheral circuit (not shown) is provided in the peripheral region FR.
  • FIGS. 2 and 3 are a cross-sectional view and a plan view schematically showing the active matrix substrate 100, respectively.
  • the circuit TFT provided in the peripheral region FR is shown on the left side
  • the pixel TFT provided in the display region DR is shown on the right side.
  • FIG. 3 shows one pixel region P. 2 and 3 illustrate an active matrix substrate 100 used in an FFS (Fringe Field Switching) mode liquid crystal display device.
  • FFS Ringe Field Switching
  • the active matrix substrate 100 includes a substrate 1 and a first TFT 10 and a second TFT 20 supported on the substrate 1 as shown in FIGS.
  • the first TFT 10 is disposed in the peripheral region FR.
  • the second TFT 20 is disposed in the display area DR.
  • the first TFT 10 includes a crystalline silicon semiconductor layer 11 as an active layer. That is, the first TFT 10 is a crystalline silicon TFT.
  • the first TFT 10 is a circuit TFT constituting a peripheral circuit.
  • the first TFT 10 includes a first gate insulating layer GI1, a first gate electrode 12, a first source electrode 13, and a first drain electrode 14 in addition to the crystalline silicon semiconductor layer 11 described above.
  • the crystalline silicon semiconductor layer 11 is a polycrystalline silicon layer (for example, a low-temperature polysilicon (LTPS) layer).
  • LTPS low-temperature polysilicon
  • a base coat layer (underlayer) 2 is provided on the substrate 1, and the crystalline silicon semiconductor layer 11 is provided on the base coat layer 2.
  • the first gate insulating layer GI1 is provided on the crystalline silicon semiconductor layer 11.
  • the first insulating layer IL1 including the first gate insulating layer GI1 is formed on the base coat layer 2 and the crystalline silicon semiconductor layer 11, and a part of the first insulating layer IL1 (crystalline A portion covering the silicon semiconductor layer 11) functions as the first gate insulating layer GI1.
  • the first gate electrode 12 is provided on the first gate insulating layer GI1.
  • the first gate electrode 12 faces the crystalline silicon semiconductor layer 11 via the first gate insulating layer GI1.
  • the first source electrode 13 and the first drain electrode 14 are electrically connected to the crystalline silicon semiconductor layer 11.
  • a second insulating layer (interlayer insulating layer) IL2 including a portion covering the first gate electrode 12 is provided on the first insulating layer IL1.
  • the second insulating layer IL2 is a single layer having no stacked structure.
  • a third insulating layer (protective layer) IL3 is provided on the second insulating layer IL2.
  • the first source electrode 13 and the first drain electrode 14 are provided on the third insulating layer IL3.
  • the first source electrode 13 and the first drain electrode 14 are formed in a first contact hole CH1 formed in the first insulating layer IL1 (first gate insulating layer GI1), the second insulating layer IL2, and the third insulating layer IL3.
  • the second contact hole CH2 is connected to the crystalline silicon semiconductor layer 11 respectively.
  • the second TFT 20 includes an oxide semiconductor layer 21 as an active layer. That is, the second TFT 20 is an oxide semiconductor TFT. Further, the second TFT 20 is a pixel TFT disposed in each of the plurality of pixel regions P.
  • the second TFT 20 includes a second gate insulating layer GI2, a second gate electrode 22, a second source electrode 23, and a second drain electrode 24 in addition to the oxide semiconductor layer 21 described above.
  • the oxide semiconductor layer 21 includes, for example, an In—Ga—Zn—O based semiconductor.
  • the oxide semiconductor layer 21 is provided over the second insulating layer IL2.
  • the second gate insulating layer GI2 is provided on the oxide semiconductor layer 21.
  • the second gate insulating layer GI2 is formed in an island shape only in a region overlapping the second gate electrode 22.
  • the second gate electrode 22 is provided on the second gate insulating layer GI2.
  • the second gate electrode 22 faces the oxide semiconductor layer 21 with the second gate insulating layer GI2 interposed therebetween.
  • the second source electrode 23 and the second drain electrode 24 are electrically connected to the oxide semiconductor layer 21.
  • the third insulating layer IL3 includes a portion that covers the oxide semiconductor layer 21, the second gate insulating layer GI2, and the second gate electrode 22, and the second source electrode 23 and the second drain electrode 24 It is provided on the insulating layer IL3.
  • the second source electrode 23 and the second drain electrode 24 are connected to the oxide semiconductor layer 21 in the third contact hole CH3 and the fourth contact hole CH4 formed in the third insulating layer IL3, respectively. When viewed from the normal direction of the substrate surface, each of the second source electrode 23 and the second drain electrode 24 does not overlap the second gate electrode 22.
  • a fourth insulating layer (protective layer) IL4 is provided on the third insulating layer IL3 so as to cover the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24. ing.
  • each of the first TFT 10 and the second TFT 20 has a top gate structure.
  • the active matrix substrate 100 includes a gate bus line (scanning wiring) GL, a source bus line (signal wiring) SL, a pixel electrode 30, and a common electrode 31.
  • the gate bus line GL extends in the row direction and is electrically connected to the second gate electrode 22 of the second TFT 20. In the illustrated example, a portion of the gate bus line GL that overlaps the oxide semiconductor layer 21 functions as the second gate electrode 22.
  • the source bus line SL extends in the column direction and is electrically connected to the second source electrode 23 of the second TFT 20.
  • the second source electrode 23 is extended from the source bus line SL.
  • the common electrode 31 is provided in common to the plurality of pixel regions P, and a common potential is applied to the entire display region DR.
  • the planarizing layer 7 is provided on the fourth insulating layer IL4, and the common electrode 31 is provided on the planarizing layer 7.
  • the planarizing layer 7 is formed from an organic insulating material (for example, a photosensitive resin material).
  • the pixel electrode 30 is provided in each of the plurality of pixel regions P, and is electrically connected to the second drain electrode 24 of the second TFT 20.
  • the dielectric layer 8 is provided so as to cover the common electrode 31, and the pixel electrode 30 is provided on the dielectric layer 8.
  • the pixel electrode 30 is connected to the second drain electrode 24 in the pixel contact hole CHP formed in the fourth insulating layer IL4, the planarization layer 7, and the dielectric layer 8.
  • the pixel electrode 30 has at least one (three in the example shown in FIG. 3) slits 30a.
  • the active matrix substrate 100 further includes a first light shielding layer 9a and a second light shielding layer 9b.
  • the first light shielding layer 9 a is provided below the crystalline silicon semiconductor layer 11.
  • the first light shielding layer 9a overlaps the crystalline silicon semiconductor layer 11 when viewed from the normal direction of the substrate surface.
  • the second light shielding layer 9 b is provided below the oxide semiconductor layer 21.
  • the second light shielding layer 9b overlaps the oxide semiconductor layer 21 when viewed from the normal direction of the substrate surface.
  • the first light shielding layer 9 a and the second light shielding layer 9 b are covered with the base coat layer 1.
  • FIG. 4 is a cross-sectional view showing an active matrix substrate 900 of Comparative Example 1.
  • the active matrix substrate 900 of the comparative example includes a substrate 901 and a first TFT 910 and a second TFT 920 supported by the substrate 901, as shown in FIG.
  • the first TFT 910 is disposed in the peripheral region FR.
  • the second TFT 920 is disposed in the display area DR.
  • the first TFT 910 has a top gate structure and the second TFT 920 has a bottom gate structure.
  • the first TFT 910 is a crystalline silicon TFT including a crystalline silicon semiconductor layer 911 as an active layer, and is a circuit TFT.
  • the first TFT 910 includes a first gate insulating layer GI1 ', a first gate electrode 912, a first source electrode 913, and a first drain electrode 914 in addition to the crystalline silicon semiconductor layer 911 described above.
  • the crystalline silicon semiconductor layer 911 is provided on the base coat layer 902 formed on the substrate 901.
  • a light shielding layer 909 is provided below the crystalline silicon semiconductor layer 911 so as to overlap the crystalline silicon semiconductor layer 911.
  • the first gate insulating layer GI ⁇ b> 1 ′ is provided on the crystalline silicon semiconductor layer 911. More specifically, a first insulating layer IL1 ′ including a first gate insulating layer GI1 ′ is formed over the base coat layer 902 and the crystalline silicon semiconductor layer 911, and one of the first insulating layers IL1 ′. The portion (the portion covering the crystalline silicon semiconductor layer 911) functions as the first gate insulating layer GI1 ′.
  • the first gate electrode 912 is provided on the first gate insulating layer GI1 'so as to face the crystalline silicon semiconductor layer 911 with the first gate insulating layer GI1' interposed therebetween.
  • the first source electrode 913 and the first drain electrode 914 are electrically connected to the crystalline silicon semiconductor layer 911.
  • a second insulating layer IL2 ′ including a portion covering the first gate electrode 912 is provided on the first insulating layer IL1 ′.
  • the first source electrode 913 and the first drain electrode 914 are provided with a second insulating layer. It is provided on the layer IL2 ′.
  • the first source electrode 913 and the first drain electrode 914 are formed of crystalline silicon in the first contact hole CH1 ′ and the second contact hole CH2 ′ formed in the first insulating layer IL1 ′ and the second insulating layer Il2 ′, respectively.
  • the semiconductor layer 911 is connected.
  • the second TFT 920 is an oxide semiconductor TFT including an oxide semiconductor layer 921 as an active layer, and is a pixel TFT.
  • the second TFT 920 includes a second gate insulating layer GI ⁇ b> 2 ′, a second gate electrode 922, a second source electrode 923, and a second drain electrode 924 in addition to the oxide semiconductor layer 921 described above.
  • the second gate electrode 922 is provided on the first insulating layer IL1 '.
  • the second gate electrode 922 is covered with a second insulating layer IL2 '.
  • a portion of the second insulating layer IL2 'that covers the second gate electrode 922 functions as the second gate insulating layer GI2'.
  • the oxide semiconductor layer 921 is provided on the second gate insulating layer GI2 ', and faces the second gate electrode 922 with the second gate insulating layer GI2' interposed therebetween.
  • the second source electrode 923 and the second drain electrode 924 are provided so as to be in contact with the upper surface of the oxide semiconductor layer 921.
  • a third insulating layer IL3 ′ is provided on the second insulating layer IL2 ′ so as to cover the first source electrode 913, the first drain electrode 914, the second source electrode 923, and the second drain electrode 924. .
  • a planarization layer 907 is provided over the third insulating layer IL3 ', and a common electrode 931 is provided over the planarization layer 907.
  • a dielectric layer 908 is provided so as to cover the common electrode 931, and a pixel electrode 930 is provided on the dielectric layer 908.
  • the pixel electrode 930 is connected to the second drain electrode 924 in the pixel contact hole CHP ′ formed in the third insulating layer IL3 ′, the planarization layer 907, and the dielectric layer 908.
  • the first TFT 910 that is a circuit TFT has a top gate structure
  • the second TFT 920 that is a pixel TFT has a bottom gate structure.
  • the current drivability is reduced because the thickness d of the second gate insulating layer GI2 'is large in order to ensure the breakdown voltage between the source and the gate.
  • the on-current Ion of the second TFT 920 can be increased, that is, the current driving capability can be increased.
  • the first TFT 910 which is a circuit TFT is a crystalline silicon TFT and has a low withstand voltage, when a high high-level potential Vgh is supplied as the gate voltage Vg, a leakage current increases or reliability decreases. There is a risk of
  • the second TFT 920 having the bottom gate structure in consideration of alignment accuracy and the like, a region where the second drain electrode 924 and the second gate electrode 922 overlap when viewed from the substrate normal direction (dotted line in FIG. 4). Is designed so that there is an area OR) surrounded by. For this reason, the gate-drain capacitance Cgd is relatively large, and the variation of the gate-drain capacitance Cgd also becomes large. For this reason, the in-plane distribution of flicker becomes large, and the display quality deteriorates.
  • each of the first TFT 10 and the second TFT 20 has a top gate structure. That is, not only the first TFT 10 that is a circuit TFT but also the second TFT 20 that is a pixel TFT has a top gate structure.
  • the second TFT 20 has a top gate structure, there is no region in which the second gate electrode 22 and the second source electrode 23 overlap with each other only through the second gate insulating layer GI2. Therefore, the thickness of the second gate insulating layer GI2 is reduced. Can be small. Therefore, the current driving capability of the second TFT 20 can be increased. Moreover, since it is not necessary to arrange the second gate electrode 22 and the second drain electrode 24 so as to overlap each other, the gate-drain parasitic capacitance Cgd can be reduced. For this reason, the in-plane distribution of flicker can be greatly reduced, and a reduction in display quality can be suppressed.
  • the second light shielding layer 9b When the second light shielding layer 9b is made of a conductive material, the second light shielding layer 9b may be electrically connected to the second gate electrode 22. As a result, the gate voltage applied to the second gate electrode 22 is also applied to the second light shielding layer 9b, so that the second light shielding layer 9b functions as a further gate electrode (back gate electrode) of the second TFT 20. Can do. Therefore, the on-current of the second TFT 20 can be further increased to further improve the current driving capability.
  • the oxide semiconductor layer 21 preferably does not have a stacked structure (is a single layer).
  • FIG. 5 to 9 are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 100.
  • FIG. 5 to 9 are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 100.
  • a first light shielding layer 9a and a second light shielding layer 9b are formed on a substrate 1.
  • the first light shielding layer 9a and the second light shielding layer 9b can be formed by depositing a light shielding film on the substrate 1 and then patterning the light shielding film.
  • the material of the light shielding film is, for example, a MoW alloy.
  • the thickness of the first light shielding layer 9a and the second light shielding layer 9b is, for example, not less than 50 nm and not more than 500 nm.
  • the base coat layer 2 is formed so as to cover the substrate 1, the first light shielding layer 9a, and the second light shielding layer 9b.
  • the base coat layer 2 has a laminated structure including, for example, a silicon nitride (SiNx) layer as a lower layer and a silicon oxide (SiOx) layer as an upper layer, but is not limited to this.
  • a crystalline silicon semiconductor layer 11 (here, a polycrystalline silicon layer) is formed on the base coat layer 2. Specifically, first, an amorphous silicon (a-Si) film is deposited on the base coat layer 2, and then the amorphous silicon film is crystallized to form a polycrystalline silicon film.
  • the amorphous silicon film can be deposited by, for example, a plasma CVD method or a sputtering method. Crystallization of the amorphous silicon film can be performed, for example, by irradiation with excimer laser light.
  • the island-shaped crystalline silicon semiconductor layer 11 can be formed by patterning the polycrystalline silicon film.
  • the thickness of the crystalline silicon semiconductor layer 11 is, for example, not less than 30 nm and not more than 100 nm.
  • the first insulating layer IL1 including the first gate insulating layer GI1 is formed so as to cover the base coat layer 2 and the crystalline silicon semiconductor layer 11.
  • the first insulating layer IL1 is, for example, a silicon oxide (SiOx) layer.
  • the thickness of the first insulating layer IL1 is, for example, not less than 50 nm and not more than 200 nm.
  • the first gate electrode 12 is formed on the first insulating layer IL1 so as to face the crystalline silicon semiconductor layer 11 with the first insulating layer IL1 interposed therebetween.
  • the first gate electrode 12 can be formed by depositing a gate conductive film on the first insulating layer IL1 and then patterning the gate conductive film.
  • a metal such as molybdenum (Mo), tungsten (W), aluminum (Al), copper (Cu), titanium (Ti), tantalum (Ta), or an alloy thereof is used.
  • Mo molybdenum
  • tungsten (W) tungsten
  • Al aluminum
  • Cu copper
  • Ti titanium
  • tantalum (Ta) tantalum
  • the first gate electrode 12 may have a stacked structure including a plurality of layers formed from different conductive materials.
  • the thickness of the first gate electrode 12 is, for example, not less than 50 nm and not more than 500 nm.
  • an impurity is implanted into the crystalline silicon semiconductor layer 11 using the first gate electrode 12 as a mask, thereby forming a source region and a drain region.
  • a region where no impurity is implanted becomes a channel region (active region).
  • a second insulating layer IL2 is formed so as to cover the first insulating layer IL1 and the first gate electrode 12.
  • the second insulating layer IL2 is, for example, a silicon oxide layer (SiOx) layer, a silicon nitride (SiNx) layer, or a silicon oxynitride (SiNxOy) layer.
  • the thickness of the second insulating layer IL2 is, for example, not less than 150 nm and not more than 500 nm.
  • the oxide semiconductor layer 21 is formed on the second insulating layer IL2.
  • the oxide semiconductor layer 21 can be formed by patterning the oxide semiconductor film after depositing the oxide semiconductor film over the second insulating layer IL2.
  • the thickness of the oxide semiconductor 21 is, for example, not less than 10 nm and not more than 150 nm.
  • the second gate insulating layer GI ⁇ b> 2 and the second gate electrode 22 are formed on the oxide semiconductor layer 21. Specifically, first, after depositing an insulating film so as to cover the oxide semiconductor layer 21, a conductive film for gate is deposited thereon. Next, the second gate electrode 22 is formed by patterning the gate conductive film. Thereafter, etching is performed using the second gate electrode 22 as a mask, and the portion of the insulating film that is not covered with the second gate electrode 22 is removed, whereby the second gate insulating layer GI2 can be formed.
  • the second gate insulating layer GI2 is, for example, a silicon oxide (SiOx) layer.
  • the thickness of the second gate insulating layer GI2 is, for example, not less than 80 nm and not more than 250 nm.
  • Examples of the material for the conductive film for the gate to be the second gate electrode 22 include metals such as molybdenum (Mo), tungsten (W), aluminum (Al), copper (Cu), titanium (Ti), and tantalum (Ta). These alloys can be used.
  • a metal oxide for example, ITO
  • an oxide semiconductor for example, an In—Ga—Zn—O-based semiconductor
  • the thickness of the second gate electrode 22 is, for example, not less than 30 nm and not more than 500 nm.
  • a third insulating layer IL3 is formed so as to cover the oxide semiconductor layer 21, the second gate insulating layer GI2, and the second gate electrode 22.
  • the third insulating layer IL3 is, for example, a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, or a silicon oxynitride (SiNxOy) layer.
  • the third insulating layer IL3 may have a stacked structure in which these layers are stacked.
  • the thickness of the third insulating layer IL3 is, for example, not less than 150 nm and not more than 500 nm.
  • the first contact hole CH1 is formed so that a part (the source region and the drain region) of the crystalline silicon semiconductor layer 11 is exposed to the first insulating layer IL1, the second insulating layer IL2, and the third insulating layer IL3. Then, a second contact hole CH2 is formed. In addition, the third contact hole CH3 and the fourth contact hole CH4 are formed in the third insulating layer IL3 so that a part of the oxide semiconductor layer 21 (source contact region and drain contact region) is exposed.
  • the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24 are formed on the third insulating layer IL3. Specifically, after the source / drain conductive film is deposited on the third insulating layer IL3, the source / drain conductive film is patterned to thereby form the first source electrode 13, the first drain electrode 14, and the second conductive film. A source electrode 23 and a second drain electrode 24 can be formed.
  • a material of the conductive film for source / drain for example, a metal such as molybdenum (Mo), tungsten (W), aluminum (Al), copper (Cu), titanium (Ti), tantalum (Ta), or an alloy thereof is used. Can be used.
  • the thicknesses of the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24 are, for example, not less than 100 nm and not more than 500 nm.
  • the fourth insulating layer IL4 covering the third insulating layer IL3, the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24.
  • the fourth insulating layer IL4 is, for example, a silicon nitride (SiNx) layer.
  • the thickness of the fourth insulating layer IL4 is, for example, not less than 100 nm and not more than 500 nm. Note that the fourth insulating layer IL4 may be omitted.
  • the planarizing layer 7 is formed on the fourth insulating layer IL4.
  • the planarization layer 7 is formed from, for example, a photosensitive resin material.
  • the thickness of the planarization layer 7 is not less than 1.5 ⁇ m and not more than 3.0 ⁇ m, for example.
  • An opening 7 a is formed in a region of the planarizing layer 7 that will later become the pixel contact hole CHP.
  • the common electrode 31 is formed on the planarization layer 7.
  • the common electrode 31 can be formed by depositing a transparent conductive film on the planarizing layer 7 and then patterning the transparent conductive film.
  • a transparent conductive film for example, ITO can be used.
  • the thickness of the common electrode 31 is, for example, not less than 40 nm and not more than 150 nm.
  • the dielectric layer 8 is formed so as to cover the planarization layer 7 and the common electrode 31.
  • the dielectric layer 8 is, for example, a silicon nitride (SiNx) layer.
  • the thickness of the dielectric layer 8 is, for example, not less than 100 nm and not more than 400 nm.
  • the pixel contact hole CHP is formed by forming an opening in the dielectric layer 8 and the fourth insulating layer IL4 in a region to be the pixel contact hole CHP.
  • the pixel electrode 30 is formed on the dielectric layer 8.
  • the pixel electrode 30 can be formed by depositing a transparent conductive film on the dielectric layer 8 and then patterning the transparent conductive film.
  • a transparent conductive film for example, ITO can be used.
  • the thickness of the pixel electrode 30 is, for example, not less than 40 nm and not more than 150 nm. In this way, the active matrix substrate 100 can be obtained.
  • FIG. 10 is a cross-sectional view schematically showing the active matrix substrate 200.
  • the active matrix substrate 200 in the present embodiment is different from the active matrix substrate 100 in the first embodiment in the number of stacked insulating layers.
  • the active matrix substrate 100 according to the first embodiment includes five insulating layers between the base coat layer 2 and the planarizing layer 7, specifically, a first insulating layer IL1 (including the first gate insulating layer GI1).
  • the second insulating layer IL2, the second gate insulating layer GI2, the third insulating layer IL3, and the fourth insulating layer IL4 are stacked.
  • the active matrix substrate 200 of the present embodiment has four insulating layers between the base coat layer 2 and the planarizing layer 7, specifically, the first insulating layer IL1 ( A first gate insulating layer GI1), a second gate insulating layer GI2, a second insulating layer IL2, and a third insulating layer IL3 are stacked.
  • the first insulating layer IL1 A first gate insulating layer GI1
  • a second gate insulating layer GI2 a second insulating layer IL2
  • a third insulating layer IL3 are stacked.
  • the active matrix substrate 200 includes a first TFT 10 that is a circuit TFT disposed in the peripheral region FR and a second TFT 20 that is a pixel TFT disposed in the display region DR.
  • the first TFT 10 is a crystalline silicon TFT including the crystalline silicon semiconductor layer 11 as an active layer.
  • the first TFT 10 includes a first gate insulating layer GI 1, a first gate electrode 12, a first source electrode 13, and a first drain electrode 14 in addition to the crystalline silicon semiconductor layer 11.
  • the crystalline silicon semiconductor layer 11 is provided on the base coat layer 2.
  • the first gate insulating layer GI1 is provided on the crystalline silicon semiconductor layer 11.
  • a first insulating layer IL1 including the first gate insulating layer GI1 is formed on the base coat layer 2 and the crystalline silicon semiconductor layer 11, and a part of the first insulating layer IL1 (the crystalline silicon semiconductor layer 11 is formed). The portion to be covered functions as the first gate insulating layer GI1.
  • the first gate electrode 12 is provided on the first gate insulating layer GI1.
  • the first gate electrode 12 faces the crystalline silicon semiconductor layer 11 via the first gate insulating layer GI1.
  • the first source electrode 13 and the first drain electrode 14 are electrically connected to the crystalline silicon semiconductor layer 11.
  • a second insulating layer IL2 including a portion covering the first gate electrode 12 is provided on the first insulating layer IL1.
  • the first source electrode 13 and the first drain electrode 14 are provided on the second insulating layer IL2.
  • the first source electrode 13 and the first drain electrode 14 are formed in the first contact hole CH1 and the second contact hole CH2 formed in the first insulating layer IL1 (first gate insulating layer GI1) and the second insulating layer IL2. Each is connected to the crystalline silicon semiconductor layer 11.
  • the second TFT 20 is an oxide semiconductor TFT including an oxide semiconductor layer 21 as an active layer.
  • the second TFT 20 includes a second gate insulating layer GI 2, a second gate electrode 22, a second source electrode 23, and a second drain electrode 24 in addition to the oxide semiconductor layer 21.
  • the oxide semiconductor layer 21 is provided on the first insulating layer IL1.
  • the second gate insulating layer GI2 is provided on the oxide semiconductor layer 21.
  • the second gate insulating layer GI2 is formed in an island shape only in a region overlapping the second gate electrode 22.
  • the second gate electrode 22 is provided on the second gate insulating layer GI2.
  • the second gate electrode 22 faces the oxide semiconductor layer 21 with the second gate insulating layer GI2 interposed therebetween.
  • the second source electrode 23 and the second drain electrode 24 are electrically connected to the oxide semiconductor layer 21.
  • the second insulating layer IL2 includes a portion that covers the oxide semiconductor layer 21, the second gate insulating layer GI2, and the second gate electrode 22, and the second source electrode 23 and the second drain electrode 24 Provided on the insulating layer IL2.
  • the second source electrode 23 and the second drain electrode 24 are respectively connected to the oxide semiconductor layer 21 in the third contact hole CH3 and the fourth contact hole CH4 formed in the second insulating layer IL2. When viewed from the normal direction of the substrate surface, each of the second source electrode 23 and the second drain electrode 24 does not overlap the second gate electrode 22.
  • the third insulating layer IL3 is provided on the second insulating layer IL2 so as to cover the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24.
  • each of the first TFT 10 and the second TFT 20 has a top gate structure.
  • the planarizing layer 7 is provided on the third insulating layer IL3, and the common electrode 31 is provided on the planarizing layer 7.
  • the dielectric layer 8 is provided so as to cover the common electrode 31, and the pixel electrode 30 is provided on the dielectric layer 8.
  • the pixel electrode 30 is connected to the second drain electrode 24 in the pixel contact hole CHP formed in the third insulating layer IL3, the planarizing layer 7, and the dielectric layer 8.
  • a first light shielding layer 9 a is provided below the crystalline silicon semiconductor layer 11 so as to overlap the crystalline silicon semiconductor layer 11 when viewed from the normal direction of the substrate surface. Further, a second light shielding layer 9b is provided below the oxide semiconductor layer 21 so as to overlap the oxide semiconductor layer 21 when viewed from the normal direction of the substrate surface.
  • each of the first TFT 10 and the second TFT 20 has a top gate structure, the reliability of the circuit TFT (first TFT 10) is the same as that of the active matrix substrate 100 of the first embodiment. Therefore, it is possible to improve the current driving capability of the pixel TFT (second TFT 20) without causing deterioration in performance and display quality.
  • the active matrix substrate 200 of the present embodiment has a smaller number of insulating layers than the active matrix substrate 100 of the first embodiment, the number of manufacturing steps can be reduced, and the manufacturing cost can be reduced. Can do.
  • the second light shielding layer 9b is the second light shielding layer 9b. It may be electrically connected to the gate electrode 22.
  • the second light shielding layer 9b can function as a further gate electrode (back gate electrode) of the second TFT 20, so that the on-current of the second TFT 20 can be further increased to further improve the current driving capability.
  • 11 and 12 are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 200.
  • a first light shielding layer 9a, a second light shielding layer 9b, a base coat layer 2, a crystalline silicon semiconductor layer 11, a first insulating layer IL1 (first gate) Insulating layer GI1) and first gate electrode 12 are sequentially formed. These steps can be performed in the same manner as the steps described with reference to FIGS. 5A to 6A for the active matrix substrate 100 of the first embodiment. Thereafter, impurities are implanted into the crystalline silicon semiconductor layer 11 using the first gate electrode 12 as a mask, thereby forming a source region and a drain region. In the crystalline silicon semiconductor layer 11, a region where no impurity is implanted becomes a channel region (active region).
  • the oxide semiconductor layer 21 is formed on the first insulating layer IL1. Specifically, after depositing an oxide semiconductor film over the first insulating layer IL1, the oxide semiconductor layer 21 can be formed by patterning the oxide semiconductor film.
  • the thickness of the oxide semiconductor 21 is, for example, not less than 10 nm and not more than 150 nm.
  • the second gate insulating layer GI ⁇ b> 2 and the second gate electrode 22 are formed on the oxide semiconductor layer 21. Specifically, first, after depositing an insulating film so as to cover the oxide semiconductor layer 21, a conductive film for gate is deposited thereon. Next, the second gate electrode 22 is formed by patterning the gate conductive film. Thereafter, etching is performed using the second gate electrode 22 as a mask, and the portion of the insulating film that is not covered with the second gate electrode 22 is removed, whereby the second gate insulating layer GI2 can be formed.
  • the second gate insulating layer GI2 is, for example, a silicon oxide (SiOx) layer.
  • the thickness of the second gate insulating layer GI2 is, for example, not less than 80 nm and not more than 250 nm.
  • Examples of the material for the conductive film for the gate to be the second gate electrode 22 include metals such as molybdenum (Mo), tungsten (W), aluminum (Al), copper (Cu), titanium (Ti), and tantalum (Ta). These alloys can be used.
  • a metal oxide for example, ITO
  • an oxide semiconductor for example, an In—Ga—Zn—O-based semiconductor
  • the thickness of the second gate electrode 22 is, for example, not less than 30 nm and not more than 500 nm.
  • a second insulating layer IL2 is formed so as to cover the first gate electrode 12, the oxide semiconductor layer 21, the second gate insulating layer GI2, and the second gate electrode 22.
  • the second insulating layer IL2 is, for example, a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, or a silicon oxynitride (SiNxOy) layer.
  • the second insulating layer IL2 may have a stacked structure in which these layers are stacked.
  • the thickness of the second insulating layer IL2 is, for example, not less than 150 nm and not more than 500 nm.
  • the first contact hole CH1 and the second contact hole CH2 are formed in the first insulating layer IL1 and the second insulating layer IL2 so that a part of the crystalline silicon semiconductor layer 11 (source region and drain region) is exposed.
  • the third contact hole CH3 and the fourth contact hole CH4 are formed in the second insulating layer IL2 so that a part of the oxide semiconductor layer 21 (source contact region and drain contact region) is exposed.
  • the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24 are formed on the second insulating layer IL2.
  • a source / drain conductive film is deposited on the second insulating layer IL2, and then the source / drain conductive film is patterned, whereby the first source electrode 13, the first drain electrode 14, the second A source electrode 23 and a second drain electrode 24 can be formed.
  • a material of the conductive film for source / drain for example, a metal such as molybdenum (Mo), tungsten (W), aluminum (Al), copper (Cu), titanium (Ti), tantalum (Ta), or an alloy thereof is used. Can be used.
  • the thicknesses of the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24 are, for example, not less than 100 nm and not more than 500 nm.
  • IL3 is formed.
  • the third insulating layer IL3 is, for example, a silicon nitride (SiNx) layer.
  • the thickness of the third insulating layer IL3 is, for example, not less than 100 nm and not more than 500 nm. Note that the third insulating layer IL3 may be omitted.
  • the planarization layer 7, the common electrode 31, the dielectric layer 8, and the pixel electrode 30 are sequentially formed on the third insulating layer IL3. These steps can be performed in the same manner as the steps described with reference to FIGS. 8A to 9B for the active matrix substrate 100 of the first embodiment. Thus, the active matrix substrate 200 can be obtained.
  • the oxide semiconductor film is patterned before the formation of the second gate insulating layer GI2 and the second gate electrode 22 is shown.
  • the second gate insulating layer GI2 and the second gate electrode 22 may be patterned after the formation.
  • an oxide semiconductor film 21 ' is deposited on the first insulating layer IL1.
  • the second gate insulating layer GI2 and the second gate electrode 22 are formed on the oxide semiconductor film 21 '.
  • the oxide semiconductor layer 21 is formed by patterning the oxide semiconductor film 21 '.
  • the oxide semiconductor film 21 ′ when the oxide semiconductor film 21 ′ is patterned after the formation of the second gate insulating layer GI2 and the second gate electrode 22, the second gate insulating layer GI2 and When the insulating film to be formed is etched, the oxide semiconductor film 21 ′ functions as an etch stopper, and the first insulating layer IL1 can be prevented from being over-etched.
  • FIG. 14 is a cross-sectional view schematically showing the active matrix substrate 300.
  • the active matrix substrate 300 in the present embodiment is different from the active matrix substrates 100 and 200 in the first and second embodiments in the number of stacked insulating layers.
  • the active matrix substrate 300 of the present embodiment includes a first gate insulating layer GI1, a second gate insulating layer GI2, a first insulating layer IL1, and a first insulating layer between the base coat layer 2 and the planarizing layer 7.
  • Two insulating layers IL2 are provided.
  • the first gate insulating layer GI1 and the second gate insulating layer GI2 are formed of the same insulating film, the number of insulating layers stacked between the base coat layer 2 and the planarizing layer 7 is three.
  • the first gate electrode 12 and the second gate electrode 22 are formed from the same conductive film (that is, simultaneously by patterning the same conductive film).
  • the active matrix substrate 300 includes a first TFT 10 that is a circuit TFT disposed in the peripheral region FR and a second TFT 20 that is a pixel TFT disposed in the display region DR.
  • the first TFT 10 is a crystalline silicon TFT including the crystalline silicon semiconductor layer 11 as an active layer.
  • the first TFT 10 includes a first gate insulating layer GI 1, a first gate electrode 12, a first source electrode 13, and a first drain electrode 14 in addition to the crystalline silicon semiconductor layer 11.
  • the crystalline silicon semiconductor layer 11 is provided on the base coat layer 2.
  • the first gate insulating layer GI1 is provided on the crystalline silicon semiconductor layer 11.
  • the first gate electrode 12 is provided on the first gate insulating layer GI1.
  • the first gate electrode 12 faces the crystalline silicon semiconductor layer 11 via the first gate insulating layer GI1.
  • the first source electrode 13 and the first drain electrode 14 are electrically connected to the crystalline silicon semiconductor layer 11.
  • a first insulating layer IL1 including a portion covering the first gate insulating layer GI1 and the first gate electrode 12 is provided, and the first source electrode 13 and the first drain electrode 14 Provided on the insulating layer IL1.
  • the first source electrode 13 and the first drain electrode 14 are formed on the crystalline silicon semiconductor layer 11 in the first contact hole CH1 and the second contact hole CH2 formed in the first insulating layer IL1 and the first gate insulating layer GI1, respectively. It is connected.
  • the second TFT 20 is an oxide semiconductor TFT including an oxide semiconductor layer 21 as an active layer.
  • the second TFT 20 includes a second gate insulating layer GI 2, a second gate electrode 22, a second source electrode 23, and a second drain electrode 24 in addition to the oxide semiconductor layer 21.
  • the oxide semiconductor layer 21 is provided on the base coat layer 2.
  • the second gate insulating layer GI2 is provided on the oxide semiconductor layer 21.
  • the second gate insulating layer GI2 is formed in an island shape only in a region overlapping the second gate electrode 22.
  • the second gate electrode 22 is provided on the second gate insulating layer GI2.
  • the second gate electrode 22 faces the oxide semiconductor layer 21 with the second gate insulating layer GI2 interposed therebetween.
  • the second source electrode 23 and the second drain electrode 24 are electrically connected to the oxide semiconductor layer 21.
  • the first insulating layer IL1 includes a portion covering the oxide semiconductor layer 21, the second gate insulating layer GI2, and the second gate electrode 22, and the second source electrode 23 and the second drain electrode 24 include the first Provided on the insulating layer IL1.
  • the second source electrode 23 and the second drain electrode 24 are connected to the oxide semiconductor layer 21 in the third contact hole CH3 and the fourth contact hole CH4 formed in the first insulating layer IL1, respectively. When viewed from the normal direction of the substrate surface, each of the second source electrode 23 and the second drain electrode 24 does not overlap the second gate electrode 22.
  • a second insulating layer IL2 is provided on the first insulating layer IL1 so as to cover the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24.
  • each of the first TFT 10 and the second TFT 20 has a top gate structure.
  • the planarizing layer 7 is provided on the second insulating layer IL2, and the common electrode 31 is provided on the planarizing layer 7.
  • the dielectric layer 8 is provided so as to cover the common electrode 31, and the pixel electrode 30 is provided on the dielectric layer 8.
  • the pixel electrode 30 is connected to the second drain electrode 24 in the pixel contact hole CHP formed in the second insulating layer IL2, the planarizing layer 7, and the dielectric layer 8.
  • a first light shielding layer 9 a is provided below the crystalline silicon semiconductor layer 11 so as to overlap the crystalline silicon semiconductor layer 11 when viewed from the normal direction of the substrate surface. Further, a second light shielding layer 9b is provided below the oxide semiconductor layer 21 so as to overlap the oxide semiconductor layer 21 when viewed from the normal direction of the substrate surface.
  • each of the first TFT 10 and the second TFT 20 has a top gate structure, so that the circuit TFT (first TFT) is the same as the active matrix substrates 100 and 200 of the first and second embodiments.
  • the current driving capability of the pixel TFT (second TFT 20) can be improved without causing a reduction in reliability and display quality of the 1TFT 10).
  • the active matrix substrate 300 of this embodiment has a smaller number of insulating layers than the active matrix substrate 200 of the second embodiment, the number of manufacturing steps can be further reduced, and the manufacturing cost can be further increased. Reduction can be achieved.
  • the second light shielding layer 9b is the second light shielding layer 9b. It may be electrically connected to the gate electrode 22.
  • the second light shielding layer 9b can function as a further gate electrode (back gate electrode) of the second TFT 20, so that the on-current of the second TFT 20 can be further increased to further improve the current driving capability.
  • 15 to 17 are process cross-sectional views for explaining a method for manufacturing the active matrix substrate 300.
  • a first light shielding layer 9a, a second light shielding layer 9b, a base coat layer 2 and a crystalline silicon semiconductor layer 11 are sequentially formed on a substrate 1. These steps can be performed in the same manner as the steps described with reference to FIGS. 5A to 5C for the active matrix substrate 100 of the first embodiment.
  • an oxide semiconductor layer 21 is formed on the base coat layer 2.
  • the oxide semiconductor layer 21 can be formed by depositing an oxide semiconductor film over the base coat layer 2 and then patterning the oxide semiconductor film.
  • the thickness of the oxide semiconductor 21 is, for example, not less than 10 nm and not more than 150 nm.
  • the first gate insulating layer GI1 and the second gate insulating layer GI2 are formed so as to cover the base coat layer 2, the crystalline silicon semiconductor layer 11, and the oxide semiconductor layer 21.
  • a film GI ′ is formed.
  • the insulating film GI ′ is, for example, a silicon oxide (SiOx) film.
  • the thickness of the insulating film GI ′ is, for example, not less than 80 nm and not more than 250 nm.
  • the first gate electrode 12 is formed on the insulating film GI ′ so as to face the crystalline silicon semiconductor layer 11 with the insulating film GI ′ interposed therebetween, and the oxide semiconductor A second gate electrode 22 is formed so as to face the layer 21 via the insulating film GI ′.
  • the first gate electrode 12 and the second gate electrode 22 can be formed by depositing a gate conductive film on the insulating film GI ′ and then patterning the gate conductive film.
  • the conductive film for the gate for example, a metal such as molybdenum (Mo), tungsten (W), aluminum (Al), copper (Cu), titanium (Ti), tantalum (Ta), or an alloy thereof is used. Can do.
  • the first gate electrode 12 and the second electrode 22 may have a stacked structure including a plurality of layers formed from different conductive materials. The thickness of the first gate electrode 12 and the second gate electrode 22 is, for example, not less than 30 nm and not more than 500 nm.
  • a source region and a drain region are formed by implanting impurities into the crystalline silicon semiconductor layer 11 using the first gate electrode 12 as a mask.
  • a region where no impurity is implanted becomes a channel region (active region).
  • the first gate insulating layer GI1 and the second gate insulating layer GI2 are formed by patterning the insulating film GI '.
  • a resist mask is used for forming the first gate insulating layer GI1
  • the second gate electrode 22 is used for forming the second gate insulating layer GI2.
  • a first insulating layer IL1 is formed so as to cover the first gate electrode 12, the second gate electrode 22, the oxide semiconductor layer 21, and the like.
  • the first insulating layer IL1 is, for example, a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, or a silicon oxynitride (SiNxOy) layer.
  • the first insulating layer IL1 may have a stacked structure in which these layers are stacked.
  • the thickness of the first insulating layer IL1 is, for example, not less than 150 nm and not more than 500 nm.
  • the first contact hole CH1 and the second contact hole CH2 are formed in the first insulating layer IL1 and the first gate insulating layer GI1 so that a part of the crystalline silicon semiconductor layer 11 (source region and drain region) is exposed.
  • the third contact hole CH3 and the fourth contact hole CH4 are formed in the first insulating layer IL1 so that a part of the oxide semiconductor layer 21 (source contact region and drain contact region) is exposed.
  • the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24 are formed on the first insulating layer IL1.
  • a source / drain conductive film is deposited on the first insulating layer IL1, and then the source / drain conductive film is patterned, whereby the first source electrode 13, the first drain electrode 14, and the second conductive film are patterned.
  • a source electrode 23 and a second drain electrode 24 can be formed.
  • a material of the conductive film for source / drain for example, a metal such as molybdenum (Mo), tungsten (W), aluminum (Al), copper (Cu), titanium (Ti), tantalum (Ta), or an alloy thereof is used. Can be used.
  • the thicknesses of the first source electrode 13, the first drain electrode 14, the second source electrode 23, and the second drain electrode 24 are, for example, not less than 100 nm and not more than 500 nm.
  • IL2 is formed.
  • the second insulating layer IL2 is, for example, a silicon nitride (SiNx) layer.
  • the thickness of the second insulating layer IL2 is, for example, not less than 100 nm and not more than 500 nm. Note that the second insulating layer IL2 may be omitted.
  • the planarizing layer 7, the common electrode 31, the dielectric layer 8, and the pixel electrode 30 are sequentially formed on the second insulating layer IL2. These steps can be performed in the same manner as the steps described with reference to FIGS. 8A to 9B for the active matrix substrate 100 of the first embodiment. In this way, the active matrix substrate 300 can be obtained.
  • FIG. 18 is a cross-sectional view schematically showing the active matrix substrate 400.
  • the active matrix substrate 400 in the present embodiment is different from the active matrix substrate 300 in the third embodiment in that it is used for a bottom emission type organic EL (electroluminescence) display device.
  • the active matrix substrate 400 will be described with a focus on differences from the active matrix substrate 300 of the third embodiment.
  • the first TFT 10 and the second TFT 20 included in the active matrix substrate 400 have substantially the same configuration as the first TFT 10 and the second TFT 20 included in the active matrix substrate of the third embodiment.
  • the color filter layer 6 is provided on the second insulating layer IL2, and the planarization layer 7 is provided on the color filter layer 6.
  • a pixel electrode 30 is provided on the planarization layer 7. The pixel electrode 30 is connected to the drain electrode 24 of the second TFT 20 in the pixel contact hole CHP formed in the planarization layer 7 and the color filter layer 6.
  • each of the first TFT 10 and the second TFT 20 has a top gate structure, the reliability of the circuit TFT (first TFT 10) is the same as that of the active matrix substrate 100 of the first embodiment. Therefore, it is possible to improve the current driving capability of the pixel TFT (second TFT 20) without causing deterioration in performance and display quality.
  • the second light shielding layer 9b is the second light shielding layer 9b. It may be electrically connected to the gate electrode 22.
  • the second light shielding layer 9b can function as a further gate electrode (back gate electrode) of the second TFT 20, so that the on-current of the second TFT 20 can be further increased to further improve the current driving capability.
  • the first light shielding layer 9a and the second light shielding layer 9b may be omitted.
  • FIGS. 19A, 19B, and 19C are process cross-sectional views for explaining a method of manufacturing the active matrix substrate 400.
  • FIGS. 19A, 19B, and 19C are process cross-sectional views for explaining a method of manufacturing the active matrix substrate 400.
  • the first light shielding layer 9a to the second insulating layer IL2 are sequentially formed on the substrate 1. These steps can be performed in the same manner as the steps described with reference to FIGS. 15A to 17A for the active matrix substrate 300 of the third embodiment.
  • the color filter layer 6 and the planarizing layer 7 are sequentially formed on the second insulating layer IL2.
  • the color filter layer 6 is formed from, for example, a colored photosensitive resin material.
  • the planarization layer 7 is formed from, for example, a photosensitive resin material.
  • a pixel contact hole CHP is formed in the planarizing layer 7, the color filter layer 6, and the second insulating layer IL2 so as to expose the second drain electrode 24.
  • the pixel electrode 30 is formed on the planarizing layer 7.
  • the pixel electrode 30 can be formed by depositing a conductive film and then patterning the conductive film.
  • the pixel electrode 30 is, for example, an ITO layer.
  • an organic EL layer (not shown) and a reflective electrode (common electrode) are further stacked.
  • the reflective electrode has, for example, a structure in which an ITO layer, silver (Ag layer), and ITO layer are laminated. Each pixel is delimited by a bank-like bank layer. In this way, the active matrix substrate 400 can be obtained.
  • FIG. 20 shows an example of an equivalent circuit of one pixel region P of the active matrix substrate 400.
  • the pixel region P includes a driving TFT 41, a selection TFT 42, a first current switching TFT 43, a second current switching TFT 44, a capacitor 45, and an OLED (organic light emitting diode) 46.
  • the gate electrode of the driving TFT 41 is connected to the source electrode of the selection TFT 42 and one of the pair of electrodes (first electrode) constituting the capacitor 45.
  • the source electrode of the driving TFT 41 is connected to the drain electrodes of the first and second current switching TFTs 43 and 44.
  • the drain electrode of the driving TFT 41 is connected to the drain electrode of the selection TFT 42 and the anode electrode of the OLED 46.
  • the gate electrode of the selection TFT 42 is connected to the first gate bus line GL1.
  • the source electrode of the selection TFT 42 is connected to the gate electrode of the driving TFT 41.
  • the drain electrode of the selection TFT 42 is connected to the drain electrode of the driving TFT 41.
  • the gate electrode of the first current switching TFT 43 is connected to the first gate bus line GL1.
  • the source electrode of the first current switching TFT 43 is connected to the source bus line SL.
  • the drain electrode of the first current switching TFT 43 is connected to the source electrode of the driving TFT 41 and the other (second electrode) of the pair of electrodes constituting the capacitor 45.
  • the gate electrode of the second current switching TFT 44 is connected to the second gate bus line GL2.
  • the source electrode of the second current switching TFT 44 is connected to the current supply line CL.
  • the current supply line CL is connected to the positive power supply VDD.
  • the drain electrode of the second current switching TFT 44 is connected to the source electrode of the driving TFT 41.
  • the OLED 46 includes an anode electrode connected to the drain electrode of the driving TFT 41, an organic EL layer formed on the anode electrode, and a cathode electrode formed on the organic EL layer.
  • the organic EL layer has, for example, a stacked structure of a hole transport layer / organic light emitting layer / electron transport layer or a stacked structure of hole injection layer / hole transport layer / organic light emitting layer / electron transport layer / electron injection layer. Have.
  • the organic EL layer may further include a layer for improving the light emission efficiency and lifetime of the organic light emitting layer.
  • the cathode electrode is connected to the negative power supply VSS.
  • the pixel circuit shown in FIG. 20 operates as follows.
  • the driving TFT 41 is in a state where the gate electrode and the drain electrode are connected, that is, The diode is connected. Therefore, the voltage corresponding to the data current I DATA supplied from the source bus line SL is charged in the capacitor 45.
  • the current supply line CL A current is supplied to the OLED 46 via the second current switching TFT 44 and the driving TFT 41 (turned on by the voltage charged in the capacitor 45), and the OLED 46 emits light.
  • the driving TFT 41 in the configuration illustrated in FIG. 20 corresponds to the second TFT 20 illustrated in FIG. That is, the driving TFT 41 is an oxide semiconductor TFT.
  • the selection TFT 42, the first current switching TFT 43, and the second current switching TFT 44 may be oxide semiconductor TFTs, or crystals formed from the same semiconductor film as the crystalline silicon semiconductor layer 11 of the first TFT 10. It may be a crystalline silicon TFT (hereinafter referred to as “third TFT”) including a crystalline silicon semiconductor layer as an active layer.
  • both the second TFT 20 and the third TFT have a top gate structure. As will be described, this is advantageous for high definition.
  • FIG. 21 is a cross-sectional view showing a region R1 including the driving TFT 41 and the second current switching TFT 44 in FIG.
  • the driving TFT 41 (second TFT 20) is an oxide semiconductor TFT including the oxide semiconductor layer 21.
  • the second current switching TFT 44 (third TFT 50) is a crystalline silicon TFT including the crystalline silicon semiconductor layer 51.
  • the crystalline silicon semiconductor layer 51 of the third TFT 50 is provided on the base coat layer 2.
  • the gate insulating layer (third gate insulating layer) GI ⁇ b> 3 of the third TFT 50 is provided on the crystalline silicon semiconductor layer 51.
  • the gate electrode (third gate electrode) 52 of the third TFT 50 is provided on the third gate insulating layer GI3.
  • the third gate electrode 52 faces the crystalline silicon semiconductor layer 51 with the third gate insulating layer GI3 interposed therebetween.
  • the source electrode (third source electrode) 53 of the third TFT 50 is electrically connected to the crystalline silicon semiconductor layer 51.
  • the third source electrode 53 is provided on the first insulating layer IL1.
  • the third source electrode 53 is connected to the crystalline silicon semiconductor layer 51 in the fifth contact hole CH5 formed in the first insulating layer IL1 and the third gate insulating layer GI3.
  • the third TFT 50 does not have a drain electrode formed of the same conductive film as the third source electrode 53.
  • the second TFT 20 does not have a source electrode formed from the same conductive film as the second drain electrode 24.
  • the oxide semiconductor layer 21 of the second TFT 20 extends so as to be in contact with the crystalline silicon semiconductor layer 51 of the third TFT 50, whereby the drain of the third TFT 50 and the source of the second TFT 20 are connected.
  • FIG. 22 is a cross-sectional view showing a region corresponding to the region R1 in the active matrix substrate 900A of Comparative Example 2.
  • the active matrix substrate 900A of Comparative Example 2 is different from the active matrix substrate 900 of Comparative Example 1 shown in FIG. 4 in that it is for an organic EL display device.
  • the color filter layer 906 is provided on the third insulating layer IL3 ', and the planarization layer 907 is provided on the color filter layer 906.
  • a pixel electrode 930 is provided over the planarization layer 907. The pixel electrode 930 is connected to the drain electrode 924 of the second TFT 920 (driving TFT 41) in the pixel contact hole CHP ′ formed in the planarization layer 907 and the color filter layer 906.
  • the second current switching TFT 44 (third TFT 950) is a crystalline silicon TFT including a crystalline silicon semiconductor layer 951.
  • the crystalline silicon semiconductor layer 951 of the third TFT 950 is provided on the base coat layer 902.
  • a portion of the first insulating layer IL1 'that covers the crystalline silicon semiconductor layer 951 functions as a gate insulating layer (third gate insulating layer) GI3' of the third TFT 950.
  • the gate electrode (third gate electrode) 952 of the third TFT 950 is provided on the third gate insulating layer GI3 ', and faces the crystalline silicon semiconductor layer 951 through the third gate insulating layer GI3'.
  • the source electrode (third source electrode) 953 and the drain electrode (third drain electrode) 954 of the third TFT 950 are provided on the second insulating layer IL2 '.
  • the third source electrode 953 and the third drain electrode 954 are crystalline silicon semiconductors in the fifth contact hole CH5 ′ and the sixth contact hole CH6 ′ formed in the third gate insulating layer GI3 ′ and the second insulating layer IL2 ′. Connected to layer 951.
  • the drain electrode 954 of the third TFT 950 and the source electrode 924 of the second TFT 920 are continuous, whereby the drain of the third TFT 950 and the source of the second TFT 920 are connected.
  • FIG. 21 eliminates the need for the sixth contact hole CH6 ′ in the active matrix substrate 900A of the comparative example 2 shown in FIG. 22, so that the driving TFT 41 and the second current switching TFT 44 are connected.
  • This area (hereinafter referred to as “connection area”) can be reduced in size.
  • FIGS. 23 (a) and (b) FIG. 23A is a plan view showing a region R1 in FIG. 20, and FIG. 23B is a plan view showing a region corresponding to the region R1 in the active matrix substrate 900A of Comparative Example 2.
  • the sixth contact hole CH6 ′, the crystalline silicon semiconductor layer 951 of the third TFT 950, and the drain electrode 954 are overlapped in the connection region.
  • the length L of the connection region is not only the length L1 (for example, 4 ⁇ m) of the sixth contact hole CH6 ′, but also the edge of the sixth contact hole CH6 ′ from the edge of the drain electrode 954
  • a distance L3 (for example, 2 ⁇ m) from the edge of the sixth contact hole CH6 ′ to the edge of the crystalline silicon semiconductor layer 951 must be included.
  • the crystalline silicon semiconductor layer 51 and the oxide semiconductor layer 21 may be overlapped in the connection region. Therefore, the length L of the connection region only needs to include a distance L4 (for example, 3 ⁇ m) from the edge of the oxide semiconductor layer 21 to the edge of the crystalline silicon semiconductor layer 51. Therefore, in the configuration shown in FIGS. 21 and 23A, the length L of the connection region can be made smaller than that of the active matrix substrate 900A of the comparative example 2, which is advantageous for high definition.
  • the oxide semiconductor included in the oxide semiconductor layer 21 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer 21 preferably does not have a stacked structure (is a single layer).
  • the oxide semiconductor layer 21 has 2 It may have a laminated structure of more than one layer.
  • the oxide semiconductor layer 21 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer, or a plurality of crystalline materials having different crystal structures.
  • An oxide semiconductor layer may be included, and a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably smaller than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be smaller than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer 21 may include at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer 21 includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer 21 can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layer 21 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer 21 includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O Semiconductor, Cd—Ge—O semiconductor, Cd—Pb—O semiconductor, CdO (cadmium oxide), Mg—Zn—O semiconductor, In—Ga—Sn—O semiconductor, In—Ga—O semiconductor.
  • a Zr—In—Zn—O based semiconductor, an Hf—In—Zn—O based semiconductor, or the like may be included.
  • Peripheral circuit An example of a peripheral circuit provided in the peripheral region FR will be described with reference to FIG.
  • a gate driver circuit 61, an inspection circuit 62, and a source switching (SSD) circuit 63 are provided in the peripheral region FR.
  • a gate bus line (not shown) is connected to a terminal of the gate driver circuit.
  • the source bus line SL is connected to the terminal of the driver IC 64 of the source driver via the SSD circuit 63.
  • the SSD circuit 63 distributes video data from one video signal line (signal output line) connected to each terminal of the driver IC 64 to a plurality (three in this case) of source bus lines SL.
  • the first TFT 10 included in the active matrix substrates 100, 200, 300, and 400 according to the embodiment of the present invention may constitute the gate driver circuit 61, the inspection circuit 62, and / or the source switching (SSD) circuit 63.
  • the active matrix substrate according to the embodiment of the present invention is suitably used for a display device, for example, a liquid crystal display device or an organic EL display device.
  • the liquid crystal display device may include an active matrix substrate according to an embodiment of the present invention, a counter substrate disposed to face the active matrix substrate, and a liquid crystal layer provided between the active matrix substrate and the counter substrate.
  • an active matrix substrate for an FFS mode liquid crystal display device has been described as an example, but the active matrix substrate according to the embodiment of the present invention can be used for liquid crystal display devices in various display modes.
  • the active matrix substrate according to the embodiment of the present invention can be used in a liquid crystal display device in a horizontal electric field mode (for example, IPS mode) other than FFS and a liquid crystal display device in a vertical electric field mode (for example, TN mode or vertical alignment mode).
  • the organic EL display device may include an active matrix substrate according to an embodiment of the present invention, an organic layer provided on the pixel electrode, and a common electrode provided on the organic layer.
  • a structure suitable for an active matrix substrate including both an oxide semiconductor TFT and a crystalline silicon TFT can be realized.
  • the active matrix substrate according to the embodiment of the present invention is suitably used for various display devices including a liquid crystal display device.

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Abstract

本発明の実施形態によるアクティブマトリクス基板（１００）は、マトリクス状に配列された複数の画素領域（Ｐ）によって規定される表示領域（ＤＲ）と、表示領域の周辺に位置する周辺領域（ＦＲ）とを有する。アクティブマトリクス基板は、基板（１）と、基板に支持された第１ＴＦＴであって、周辺領域内に配置された第１ＴＦＴ（１０）と、基板に支持された第２ＴＦＴであって、表示領域内に配置された第２ＴＦＴ（２０）とを備える。第１ＴＦＴは、活性層として結晶質シリコン半導体層（１１）を含む。第２ＴＦＴは、活性層として酸化物半導体層（２１）を含む。第１ＴＦＴおよび第２ＴＦＴのそれぞれがトップゲート構造を有する。

Description

アクティブマトリクス基板、液晶表示装置および有機ＥＬ表示装置
　本発明は、アクティブマトリクス基板に関し、特に、酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴの両方を備えたアクティブマトリクス基板に関する。また、本発明は、そのようなアクティブマトリクス基板を備えた液晶表示装置および有機ＥＬ表示装置にも関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素ごとに薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や、多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。酸化物半導体膜を活性層として有するＴＦＴを、「酸化物半導体ＴＦＴ」と称する。特許文献１には、Ｉｎ―Ｇａ―Ｚｎ－Ｏ系の半導体膜をＴＦＴの活性層に用いたアクティブマトリクス基板が開示されている。
　酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるので、大面積が必要とされる装置にも適用できる。
　アクティブマトリクス基板は、一般に、表示領域と、周辺領域とを有している。表示領域は、マトリクス状に配列された複数の画素（画素領域）を含んでおり、アクティブ領域とも呼ばれる。周辺領域は、表示領域の周辺に位置しており、額縁領域とも呼ばれる。
　表示領域には、画素ごとに形成されたＴＦＴと、ＴＦＴのゲート電極、ソース電極およびドレイン電極にそれぞれ電気的に接続されたゲートバスライン、ソースバスラインおよび画素電極とが設けられている。
　周辺領域には、ゲートバスライン（走査配線）およびソースバスライン（信号配線）を駆動するための駆動回路が配置される。具体的には、ゲートバスラインにゲート信号（走査信号）を供給するゲートドライバや、ソースバスラインにソース信号（表示信号）を供給するためのソースドライバが配置される。ゲートドライバ、ソースドライバなどの駆動回路は、半導体チップとして搭載される（ＣＯＧ（Chip On Glass）実装）こともあるし、アクティブマトリクス基板にモノリシック（一体的）に形成されることもある。モノリシックに形成された駆動回路を「ドライバモノリシック回路」と呼ぶ。ドライバモノリシック回路は、通常、ＴＦＴを用いて構成される。
　本願明細書では、表示領域の各画素にスイッチング素子として配置されるＴＦＴを「画素ＴＦＴ」と呼び、駆動回路などの周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。画素ＴＦＴとして酸化物半導体ＴＦＴを用いたアクティブマトリクス基板では、製造プロセスの観点からは、回路ＴＦＴとして、画素ＴＦＴと同じ酸化物半導体膜を用いた酸化物半導体ＴＦＴを形成することが好ましいといえる。
　しかしながら、酸化物半導体の移動度は、既に説明したようにアモルファスシリコンの移動度よりも高いものの、多結晶シリコンの移動度よりは約１桁低い。従って、酸化物半導体ＴＦＴは、多結晶シリコンＴＦＴよりも電流駆動力が小さい。そのため、酸化物半導体ＴＦＴを用いてドライバモノリシック回路を構成すると、駆動能力が不足するおそれがある。電流駆動力の小ささを補うために、ＴＦＴのサイズを大きく（チャネル幅を大きく）すると、周辺領域の狭小化を妨げてしまう。
　特許文献２には、画素ＴＦＴとして酸化物半導体ＴＦＴが用いられるとともに、周辺回路が回路ＴＦＴとして多結晶シリコンＴＦＴを含む構成が開示されている。特許文献２に開示されている構成では、酸化物半導体ＴＦＴはボトムゲート構造を有しており、多結晶シリコンＴＦＴはトップゲート構造を有している。
特開２０１２－１３４４７５号公報 特開２０１０－３９１０号公報
　しかしながら、特許文献１の構成には、以下のような問題がある。
　まず、ボトムゲート構造の酸化物半導体ＴＦＴでは、ソース－ゲート間の耐圧を確保するためにゲート絶縁層が比較的厚いので、電流駆動力が低下してしまう。ＴＦＴのオン電流Ｉｏｎは、下記式（１）で表わされる。
　Ｉｏｎ＝（１／２）・（Ｗ／Ｌ）・Ｃｏｘ・（Ｖｇ－Ｖｔｈ）２　　　・・・（１）
　式（１）中、Ｗはチャネル幅、Ｌはチャネル長、Ｖｇはゲート電圧、Ｖｔｈは閾値電圧である。また、Ｃｏｘは、下記式（２）で表わされる。式（２）中、ε０は真空の誘電率、εｒはゲート絶縁層の比誘電率、ｄはゲート絶縁層の厚さである。
　Ｃｏｘ＝ε０・εｒ／ｄ　　　・・・（２）
　式（１）および（２）からわかるように、ゲート絶縁層の厚さｄが大きくなると、オン電流Ｉｏｎが小さくなる。
　なお、式（１）からわかるように、ゲート電圧Ｖｇを高くする（つまりゲート信号のハイレベル電位Ｖｇｈを高くする）ことにより、オン電流Ｉｏｎを大きくすることができる。しかしながら、周辺回路に含まれる多結晶シリコンＴＦＴは、その耐圧が低いので、高いハイレベル電位Ｖｇｈがゲート電圧Ｖｇとして供給されると、リーク電流が大きくなったり、信頼性が低下したりするおそれがある。
　また、ボトムゲート構造の酸化物半導体ＴＦＴでは、通常、位置合わせ精度等を考慮して、基板法線方向から見たときにソース電極およびドレイン電極とゲート電極とが重なるように設計されるので、ゲート－ドレイン間容量Ｃｇｄが比較的大きい。そのため、ゲート電極とドレイン電極との重なり面積やゲート絶縁層の厚さのばらつきに起因するゲート－ドレイン間容量Ｃｇｄのばらつきが大きい。ゲート－ドレイン間容量Ｃｇｄは、キックバック電圧Ｖｋｂ（フィードスルー電圧とも呼ばれる）に大きな影響を与える。キックバック電圧Ｖｋｂは、下記式（３）で表わされる。式（３）中、Ｃ_ｔｏｔａｌは、液晶容量および補助容量と、ゲート－ドレイン間容量Ｃｇｄ等の寄生容量との合計の容量値であり、ΔＶｇは、ゲート信号のハイレベル電位Ｖｇｈとローレベル電位Ｖｇｌとの差である。
　Ｖｋｂ＝（Ｃｇｄ／Ｃ_ｔｏｔａｌ）・ΔＶｇ　　　・・・（３）
　式（３）からわかるように、ゲート－ドレイン間容量Ｃｇｄのばらつきが大きくなると、キックバック電圧Ｖｋｂのばらつきも大きくなるので、パネル面内における最適な対向電圧のばらつきが大きくなり（つまりフリッカの面内分布が大きくなり）、表示品位が低下してしまう。
　上述したように、画素ＴＦＴとして酸化物半導体ＴＦＴを用い、回路ＴＦＴとして結晶質シリコンＴＦＴを用いる場合に最適な構造は未だ見出されていない。
　本発明は、上記問題に鑑みてなされたものであり、その目的は、酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴの両方を備えたアクティブマトリクス基板に好適な構造を実現することにある。
　本発明の実施形態によるアクティブマトリクス基板は、マトリクス状に配列された複数の画素領域によって規定される表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、基板と、前記基板に支持された第１ＴＦＴであって、前記周辺領域内に配置された第１ＴＦＴと、前記基板に支持された第２ＴＦＴであって、前記表示領域内に配置された第２ＴＦＴと、を備え、前記第１ＴＦＴは、活性層として結晶質シリコン半導体層を含み、前記第２ＴＦＴは、活性層として酸化物半導体層を含み、前記第１ＴＦＴおよび前記第２ＴＦＴのそれぞれがトップゲート構造を有する。
　ある実施形態において、前記第１ＴＦＴは、前記結晶質シリコン半導体層と、前記結晶質シリコン半導体層上に設けられた第１ゲート絶縁層と、前記第１ゲート絶縁層上に設けられ、前記第１ゲート絶縁層を介して前記結晶質シリコン半導体層に対向する第１ゲート電極と、前記結晶質シリコン半導体層に電気的に接続された第１ソース電極および第１ドレイン電極と、を有し、前記第２ＴＦＴは、前記酸化物半導体層と、前記酸化物半導体層上に設けられた第２ゲート絶縁層と、前記第２ゲート絶縁層上に設けられ、前記第２ゲート絶縁層を介して前記酸化物半導体層に対向する第２ゲート電極と、前記酸化物半導体層に電気的に接続された第２ソース電極および第２ドレイン電極と、を有する。
　ある実施形態において、前記アクティブマトリクス基板は、前記第１ゲート絶縁層を含む第１の絶縁層と、前記第１の絶縁層上に設けられた第２の絶縁層であって、前記第１ゲート電極を覆う部分を含む第２の絶縁層と、を備え、前記酸化物半導体層は、前記第２の絶縁層上に設けられており、前記アクティブマトリクス基板は、前記第２の絶縁層上に設けられた第３の絶縁層であって、前記酸化物半導体層、前記第２ゲート絶縁層および前記第２ゲート電極を覆う部分を含む第３の絶縁層をさらに備える。
　ある実施形態において、前記第２の絶縁層は、積層構造を有しない単一の層である。
　ある実施形態において、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極および前記第２ドレイン電極は、前記第３の絶縁層上に設けられており、前記第１ソース電極および前記第１ドレイン電極は、前記第１の絶縁層、前記第２の絶縁層および前記第３の絶縁層に形成された第１コンタクトホールおよび第２コンタクトホールにおいてそれぞれ前記結晶質シリコン半導体層に接続されており、前記第２ソース電極および前記第２ドレイン電極は、前記第３の絶縁層に形成された第３コンタクトホールおよび第４コンタクトホールにおいてそれぞれ前記酸化物半導体層に接続されている。
　ある実施形態において、前記アクティブマトリクス基板は、前記第１ゲート絶縁層を含む第１の絶縁層を備え、前記酸化物半導体層は、前記第１の絶縁層上に設けられており、前記アクティブマトリクス基板は、前記第１の絶縁層上に設けられた第２の絶縁層であって、前記第１ゲート電極、前記酸化物半導体層、前記第２ゲート絶縁層および前記第２ゲート電極を覆う部分を含む第２の絶縁層をさらに備える。
　ある実施形態において、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極および前記第２ドレイン電極は、前記第２の絶縁層上に設けられており、前記第１ソース電極および前記第１ドレイン電極は、前記第１の絶縁層および前記第２の絶縁層に形成された第１コンタクトホールおよび第２コンタクトホールにおいてそれぞれ前記結晶質シリコン半導体層に接続されており、前記第２ソース電極および前記第２ドレイン電極は、前記第２の絶縁層に形成された第３コンタクトホールおよび第４コンタクトホールにおいてそれぞれ前記酸化物半導体層に接続されている。
　ある実施形態において、前記第１ゲート絶縁層および前記第２ゲート絶縁層は、同一の絶縁膜から形成されており、前記第１ゲート電極および前記第２ゲート電極は、同一の導電膜から形成されている。
　ある実施形態において、前記アクティブマトリクス基板は、前記第１ゲート絶縁層および前記第１ゲート電極を覆う部分と、前記第２ゲート絶縁層および前記第２ゲート電極を覆う部分とを含む第１の絶縁層を備え、前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極および前記第２ドレイン電極は、前記第１の絶縁層上に設けられており、前記第１ソース電極および前記第１ドレイン電極は、前記第１ゲート絶縁層および前記第１の絶縁層に形成された第１コンタクトホールおよび第２コンタクトホールにおいてそれぞれ前記結晶質シリコン半導体層に接続されており、前記第２ソース電極および前記第２ドレイン電極は、前記第１の絶縁層に形成された第３コンタクトホールおよび第４コンタクトホールにおいてそれぞれ前記酸化物半導体層に接続されている。
　ある実施形態において、前記アクティブマトリクス基板は、前記結晶質シリコン半導体層の下方に設けられ、基板面法線方向から見たときに前記結晶質シリコン半導体層に重なる第１遮光層と、前記酸化物半導体層の下方に設けられ、基板面法線方向から見たときに前記酸化物半導体層に重なる第２遮光層と、を備える。
　ある実施形態において、前記第２遮光層は、導電材料から形成されており、前記第２ゲート電極に電気的に接続されている。
　ある実施形態において、基板面法線方向から見たとき、前記第２ドレイン電極と前記第２ゲート電極とは重ならない。
　ある実施形態において、前記アクティブマトリクス基板は、前記周辺領域に設けられた周辺回路を備え、前記第１ＴＦＴは、前記周辺回路を構成し、前記第２ＴＦＴは、前記複数の画素領域のそれぞれに配置されている。
　ある実施形態において、前記複数の画素領域のそれぞれは、前記第２ＴＦＴと、前記第１ＴＦＴの前記結晶質シリコン半導体層と同じ半導体膜から形成された結晶質シリコン半導体層を活性層として含む第３ＴＦＴであって、トップゲート構造を有する第３ＴＦＴとを含む。
　ある実施形態において、前記第３ＴＦＴの前記結晶質シリコン半導体層の一部と、前記第２ＴＦＴの前記酸化物半導体層の一部とが接続されている。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む。
　本発明の実施形態による液晶表示装置は、前記アクティブマトリクス基板を備える。
　本発明の実施形態による有機ＥＬ表示装置は、前記アクティブマトリクス基板を備える。
　本発明の実施形態によると、酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴの両方を備えたアクティブマトリクス基板に好適な構造を実現することができる。
本発明の実施形態によるアクティブマトリクス基板１００を模式的に示す平面図である。 アクティブマトリクス基板１００を模式的に示す断面図であり、左側には周辺領域ＦＲに設けられた回路ＴＦＴを示し、右側には表示領域ＤＲに設けられた画素ＴＦＴを示している。 アクティブマトリクス基板１００を模式的に示す平面図であり、１つの画素領域Ｐを示している。 比較例のアクティブマトリクス基板９００を示す断面図である。 （ａ）～（ｄ）は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。 （ａ）～（ｄ）は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。 本発明の実施形態によるアクティブマトリクス基板２００を模式的に示す断面図である。 （ａ）～（ｄ）は、アクティブマトリクス基板２００の製造方法を説明するための工程断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板２００の製造方法を説明するための工程断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板２００の製造方法を説明するための工程断面図である。 本発明の実施形態によるアクティブマトリクス基板３００を模式的に示す断面図である。 （ａ）～（ｄ）は、アクティブマトリクス基板３００の製造方法を説明するための工程断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板３００の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、アクティブマトリクス基板３００の製造方法を説明するための工程断面図である。 本発明の実施形態によるアクティブマトリクス基板４００を模式的に示す断面図である。 （ａ）～（ｃ）は、アクティブマトリクス基板４００の製造方法を説明するための工程断面図である。 アクティブマトリクス基板４００の１つの画素領域Ｐの等価回路の例を示す図である。 図２０中の駆動用ＴＦＴ４１および第２の電流切替用ＴＦＴ４４を含む領域Ｒ１を示す断面図である。 比較例２のアクティブマトリクス基板９００Ａにおける、領域Ｒ１に対応した領域を示す断面図である。 （ａ）は、図２０中の領域Ｒ１を示す平面図であり、（ｂ）は、比較例２のアクティブマトリクス基板９００Ａにおける、領域Ｒ１に対応した領域を示す平面図である。 アクティブマトリクス基板１００、２００、３００および４００が備える周辺回路の例を示す図である。
　以下、図面を参照しながら本発明の実施形態を説明する。本発明の実施形態によるアクティブマトリクス基板は、各種表示装置、電子機器などに広く用いられる。なお、本発明は以下の実施形態に限定されるものではない。
　（実施形態１）
　図１を参照しながら、本実施形態におけるアクティブマトリクス基板１００を説明する。図１は、アクティブマトリクス基板１００を模式的に示す平面図である。
　図１に示すように、アクティブマトリクス基板１００は、表示領域ＤＲと、周辺領域ＦＲとを有する。表示領域ＤＲは、複数の画素領域Ｐによって規定される。複数の画素領域Ｐは、複数の行および複数の列を含むマトリクス状に配列されている。表示領域ＤＲは、「アクティブ領域」と呼ばれることもある。周辺領域ＦＲは、表示領域ＤＲの周辺に位置する。周辺領域ＦＲは、「額縁領域」と呼ばれることもある。周辺領域ＦＲには、周辺回路（不図示）が設けられている。
　図２および図３も参照しながら、アクティブマトリクス基板１００のより具体的な構成を説明する。図２および図３は、それぞれアクティブマトリクス基板１００を模式的に示す断面図および平面図である。図２中、左側には周辺領域ＦＲに設けられた回路ＴＦＴが示されており、右側には表示領域ＤＲに設けられた画素ＴＦＴが示されている。図３には、１つの画素領域Ｐが示されている。図２および図３には、ＦＦＳ（Fringe Field Switching）モードの液晶表示装置に用いられるアクティブマトリクス基板１００を例示している。
　アクティブマトリクス基板１００は、図２および図３に示すように、基板１と、基板１に支持された第１ＴＦＴ１０および第２ＴＦＴ２０とを備える。第１ＴＦＴ１０は、周辺領域ＦＲ内に配置されている。第２ＴＦＴ２０は、表示領域ＤＲ内に配置されている。
　第１ＴＦＴ１０は、活性層として結晶質シリコン半導体層１１を含む。つまり、第１ＴＦＴ１０は、結晶質シリコンＴＦＴである。また、第１ＴＦＴ１０は、周辺回路を構成する回路ＴＦＴである。第１ＴＦＴ１０は、上述した結晶質シリコン半導体層１１に加え、第１ゲート絶縁層ＧＩ１、第１ゲート電極１２、第１ソース電極１３および第１ドレイン電極１４を有する。
　結晶質シリコン半導体層１１は、本実施形態では、多結晶シリコン層（例えば低温ポリシリコン（ＬＴＰＳ）層）である。図示している例では、基板１上にベースコート層（下地層）２が設けられており、結晶質シリコン半導体層１１は、ベースコート層２上に設けられている。
　第１ゲート絶縁層ＧＩ１は、結晶質シリコン半導体層１１上に設けられている。本実施形態では、第１ゲート絶縁層ＧＩ１を含む第１の絶縁層ＩＬ１が、ベースコート層２および結晶質シリコン半導体層１１上に形成されており、第１の絶縁層ＩＬ１の一部（結晶質シリコン半導体層１１を覆う部分）が第１ゲート絶縁層ＧＩ１として機能する。
　第１ゲート電極１２は、第１ゲート絶縁層ＧＩ１上に設けられている。第１ゲート電極１２は、第１ゲート絶縁層ＧＩ１を介して結晶質シリコン半導体層１１に対向する。
　第１ソース電極１３および第１ドレイン電極１４は、結晶質シリコン半導体層１１に電気的に接続されている。本実施形態では、第１の絶縁層ＩＬ１上に、第１ゲート電極１２を覆う部分を含む第２の絶縁層（層間絶縁層）ＩＬ２が設けられている。第２の絶縁層ＩＬ２は、積層構造を有しない単一の層である。また、第２の絶縁層ＩＬ２上に、第３の絶縁層（保護層）ＩＬ３が設けられている。第１ソース電極１３および第１ドレイン電極１４は、第３の絶縁層ＩＬ３上に設けられている。第１ソース電極１３および第１ドレイン電極１４は、第１の絶縁層ＩＬ１（第１ゲート絶縁層ＧＩ１）、第２の絶縁層ＩＬ２および第３の絶縁層ＩＬ３に形成された第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２においてそれぞれ結晶質シリコン半導体層１１に接続されている。
　第２ＴＦＴ２０は、活性層として酸化物半導体層２１を含む。つまり、第２ＴＦＴ２０は、酸化物半導体ＴＦＴである。また、第２ＴＦＴ２０は、複数の画素領域Ｐのそれぞれに配置された画素ＴＦＴである。第２ＴＦＴ２０は、上述した酸化物半導体層２１に加え、第２ゲート絶縁層ＧＩ２、第２ゲート電極２２、第２ソース電極２３および第２ドレイン電極２４を有する。
　酸化物半導体層２１は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。酸化物半導体層２１は、第２の絶縁層ＩＬ２上に設けられている。
　第２ゲート絶縁層ＧＩ２は、酸化物半導体層２１上に設けられている。第２ゲート絶縁層ＧＩ２は、第２ゲート電極２２に重なる領域にのみ島状に形成されている。
　第２ゲート電極２２は、第２ゲート絶縁層ＧＩ２上に設けられている。第２ゲート電極２２は、第２ゲート絶縁層ＧＩ２を介して酸化物半導体層２１に対向する。
　第２ソース電極２３および第２ドレイン電極２４は、酸化物半導体層２１に電気的に接続されている。第３の絶縁層ＩＬ３は、酸化物半導体層２１、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２を覆う部分を含んでおり、第２ソース電極２３および第２ドレイン電極２４は、第３の絶縁層ＩＬ３上に設けられている。第２ソース電極２３および第２ドレイン電極２４は、第３の絶縁層ＩＬ３に形成された第３コンタクトホールＣＨ３および第４コンタクトホールＣＨ４においてそれぞれ酸化物半導体層２１に接続されている。基板面法線方向から見たとき、第２ソース電極２３および第２ドレイン電極２４のそれぞれと、第２ゲート電極２２とは重なっていない。
　第３の絶縁層ＩＬ３上に、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を覆うように、第４の絶縁層（保護層）ＩＬ４が設けられている。
　上述したように、第１ＴＦＴ１０および第２ＴＦＴ２０のそれぞれは、トップゲート構造を有する。
　また、アクティブマトリクス基板１００は、ゲートバスライン（走査配線）ＧＬ、ソースバスライン（信号配線）ＳＬ、画素電極３０および共通電極３１を備える。
　ゲートバスラインＧＬは、行方向に延びており、第２ＴＦＴ２０の第２ゲート電極２２に電気的に接続されている。図示している例では、ゲートバスラインＧＬのうち、酸化物半導体層２１に重なる部分が第２ゲート電極２２として機能する。
　ソースバスラインＳＬは、列方向に延びており、第２ＴＦＴ２０の第２ソース電極２３に電気的に接続されている。図示している例では、ソースバスラインＳＬから第２ソース電極２３が延設されている。
　共通電極３１は、複数の画素領域Ｐに共通に設けられており、表示領域ＤＲ全体で共通の電位を与えられる。本実施形態では、第４の絶縁層ＩＬ４上に平坦化層７が設けられており、共通電極３１は、平坦化層７上に設けられている。平坦化層７は、有機絶縁材料（例えば感光性樹脂材料）から形成されている。
　画素電極３０は、複数の画素領域Ｐのそれぞれに設けられており、第２ＴＦＴ２０の第２ドレイン電極２４に電気的に接続されている。本実施形態では、共通電極３１を覆うように誘電体層８が設けられており、画素電極３０は誘電体層８上に設けられている。画素電極３０は、第４の絶縁層ＩＬ４、平坦化層７および誘電体層８に形成された画素コンタクトホールＣＨＰにおいて第２ドレイン電極２４に接続されている。画素電極３０は、少なくとも１つ（図３に示す例では３つ）のスリット３０ａを有する。
　アクティブマトリクス基板１００は、さらに、第１遮光層９ａおよび第２遮光層９ｂを備える。第１遮光層９ａは、結晶質シリコン半導体層１１の下方に設けられている。第１遮光層９ａは、基板面法線方向から見たときに結晶質シリコン半導体層１１に重なる。第２遮光層９ｂは、酸化物半導体層２１の下方に設けられている。第２遮光層９ｂは、基板面法線方向から見たときに酸化物半導体層２１に重なる。第１遮光層９ａおよび第２遮光層９ｂは、ベースコート層１によって覆われている。
　本実施形態のアクティブマトリクス基板１００は、上述した構成を有していることにより、回路ＴＦＴ（第１ＴＦＴ１０）の信頼性の低下や表示品位の低下を発生させることなく、画素ＴＦＴ（第２ＴＦＴ２０）の電流駆動力を向上させることができる。以下、その理由を、比較例１のアクティブマトリクス基板と比較しながら説明する。図４は、比較例１のアクティブマトリクス基板９００を示す断面図である。
　比較例のアクティブマトリクス基板９００は、図４に示すように、基板９０１と、基板９０１に支持された第１ＴＦＴ９１０および第２ＴＦＴ９２０とを備える。第１ＴＦＴ９１０は、周辺領域ＦＲ内に配置されている。第２ＴＦＴ９２０は、表示領域ＤＲ内に配置されている。
　比較例１のアクティブマトリクス基板９００では、以下に説明するように、第１ＴＦＴ９１０はトップゲート構造を有し、第２ＴＦＴ９２０はボトムゲート構造を有する。
　第１ＴＦＴ９１０は、活性層として結晶質シリコン半導体層９１１を含む結晶質シリコンＴＦＴであり、回路ＴＦＴである。第１ＴＦＴ９１０は、上述した結晶質シリコン半導体層９１１に加え、第１ゲート絶縁層ＧＩ１’、第１ゲート電極９１２、第１ソース電極９１３および第１ドレイン電極９１４を有する。
　結晶質シリコン半導体層９１１は、基板９０１上に形成されたベースコート層９０２上に設けられている。結晶質シリコン半導体層９１１の下方には、結晶質シリコン半導体層９１１に重なるように遮光層９０９が設けられている。第１ゲート絶縁層ＧＩ１’は、結晶質シリコン半導体層９１１上に設けられている。より具体的には、第１ゲート絶縁層ＧＩ１’を含む第１の絶縁層ＩＬ１’が、ベースコート層９０２および結晶質シリコン半導体層９１１上に形成されており、第１の絶縁層ＩＬ１’の一部（結晶質シリコン半導体層９１１を覆う部分）が第１ゲート絶縁層ＧＩ１’として機能する。
　第１ゲート電極９１２は、第１ゲート絶縁層ＧＩ１’上に、第１ゲート絶縁層ＧＩ１’を介して結晶質シリコン半導体層９１１に対向するように設けられている。第１ソース電極９１３および第１ドレイン電極９１４は、結晶質シリコン半導体層９１１に電気的に接続されている。第１の絶縁層ＩＬ１’上に、第１ゲート電極９１２を覆う部分を含む第２の絶縁層ＩＬ２’が設けられており、第１ソース電極９１３および第１ドレイン電極９１４は、第２の絶縁層ＩＬ２’上に設けられている。第１ソース電極９１３および第１ドレイン電極９１４は、第１の絶縁層ＩＬ１’および第２の絶縁層Ｉｌ２’に形成された第１コンタクトホールＣＨ１’および第２コンタクトホールＣＨ２’においてそれぞれ結晶質シリコン半導体層９１１に接続されている。
　第２ＴＦＴ９２０は、活性層として酸化物半導体層９２１を含む酸化物半導体ＴＦＴであり、画素ＴＦＴである。第２ＴＦＴ９２０は、上述した酸化物半導体層９２１に加え、第２ゲート絶縁層ＧＩ２’、第２ゲート電極９２２、第２ソース電極９２３および第２ドレイン電極９２４を有する。
　第２ゲート電極９２２は、第１の絶縁層ＩＬ１’上に設けられている。第２ゲート電極９２２は、第２の絶縁層ＩＬ２’によって覆われている。第２の絶縁層ＩＬ２’のうち、第２ゲート電極９２２を覆う部分が、第２ゲート絶縁層ＧＩ２’として機能する。
　酸化物半導体層９２１は、第２ゲート絶縁層ＧＩ２’上に設けられており、第２ゲート絶縁層ＧＩ２’を介して第２ゲート電極９２２に対向する。第２ソース電極９２３および第２ドレイン電極９２４は、それぞれ酸化物半導体層９２１の上面に接触するように設けられている。
　第２の絶縁層ＩＬ２’上に、第１ソース電極９１３、第１ドレイン電極９１４、第２ソース電極９２３および第２ドレイン電極９２４を覆うように、第３の絶縁層ＩＬ３’が設けられている。
　第３の絶縁層ＩＬ３’上に、平坦化層９０７が設けられており、平坦化層９０７上に共通電極９３１が設けられている。共通電極９３１を覆うように、誘電体層９０８が設けられており、誘電体層９０８上に画素電極９３０が設けられている。画素電極９３０は、第３の絶縁層ＩＬ３’、平坦化層９０７および誘電体層９０８に形成された画素コンタクトホールＣＨＰ’において第２ドレイン電極９２４に接続されている。
　上述したように、比較例１のアクティブマトリクス基板９００では、回路ＴＦＴである第１ＴＦＴ９１０がトップゲート構造を有し、画素ＴＦＴである第２ＴＦＴ９２０がボトムゲート構造を有する。ボトムゲート構造を有する第２ＴＦＴ９２０では、ソース－ゲート間の耐圧を確保するために、第２ゲート絶縁層ＧＩ２’の厚さｄが大きいので、電流駆動力が低下してしまう。
　ゲート電圧Ｖｇを高くする（つまりゲート信号のハイレベル電位Ｖｇｈを高くする）ことにより、第２ＴＦＴ９２０のオン電流Ｉｏｎを大きくする、つまり、電流駆動力を高くすることができる。しかしながら、回路ＴＦＴである第１ＴＦＴ９１０は、結晶質シリコンＴＦＴであり、その耐圧が低いので、高いハイレベル電位Ｖｇｈがゲート電圧Ｖｇとして供給されると、リーク電流が大きくなったり、信頼性が低下したりするおそれがある。
　また、ボトムゲート構造を有する第２ＴＦＴ９２０では、位置合わせ精度等を考慮して、基板法線方向から見たときに第２ドレイン電極９２４と第２ゲート電極９２２とが重なる領域（図４中の点線で囲まれた領域ＯＲ）が存在するように設計が行われる。そのため、ゲート－ドレイン間容量Ｃｇｄが比較的大きく、ゲート－ドレイン間容量Ｃｇｄのばらつきも大きくなる。そのため、フリッカの面内分布が大きくなり、表示品位の低下が発生してしまう。
　上述したように、比較例１のアクティブマトリクス基板９００では、画素ＴＦＴ（第２ＴＦＴ９２０）の電流駆動力を向上させようとすると、回路ＴＦＴ（第１ＴＦＴ９１０）の信頼性や表示品位が低下してしまう。
　これに対し、本実施形態のアクティブマトリクス基板１００では、第１ＴＦＴ１０および第２ＴＦＴ２０のそれぞれがトップゲート構造を有する。つまり、回路ＴＦＴである第１ＴＦＴ１０だけでなく、画素ＴＦＴである第２ＴＦＴ２０もトップゲート構造を有する。
　第２ＴＦＴ２０がトップゲート構造であると、第２ゲート電極２２と第２ソース電極２３とが第２ゲート絶縁層ＧＩ２のみを介して重なる領域が存在しないので、第２ゲート絶縁層ＧＩ２の厚さを小さくすることができる。そのため、第２ＴＦＴ２０の電流駆動力を高くすることができる。また、第２ゲート電極２２と第２ドレイン電極２４とを重なるように配置する必要がないので、ゲート―ドレイン間寄生容量Ｃｇｄを小さくすることができる。そのため、フリッカの面内分布を大幅に小さくすることができ、表示品位の低下を抑制できる。
　なお、第２遮光層９ｂが導電材料から形成されている場合、第２遮光層９ｂが第２ゲート電極２２に電気的に接続されていてもよい。これにより、第２ゲート電極２２に印加されるゲート電圧が、第２遮光層９ｂにも印加されるので、第２遮光層９ｂを、第２ＴＦＴ２０のさらなるゲート電極（バックゲート電極）として機能させることができる。そのため、第２ＴＦＴ２０のオン電流をさらに大きくして電流駆動力をさらに向上させ得る。第２遮光層９ｂが第２ゲート電極２２に電気的に接続されている場合、酸化物半導体層２１は、積層構造を有してない（単層である）ことが好ましい。
　続いて、アクティブマトリクス基板１００の製造方法の例を説明する。図５～図９は、アクティブマトリクス基板１００の製造方法を説明するための工程断面図である。
　まず、図５（ａ）に示すように、基板１上に、第１遮光層９ａおよび第２遮光層９ｂを形成する。具体的には、基板１上に遮光膜を堆積した後、遮光膜をパターニングすることによって、第１遮光層９ａおよび第２遮光層９ｂを形成することができる。遮光膜の材料は、例えばＭｏＷ合金である。第１遮光層９ａおよび第２遮光層９ｂの厚さは、例えば５０ｎｍ以上５００ｎｍ以下である。
　次に、図５（ｂ）に示すように、基板１、第１遮光層９ａおよび第２遮光層９ｂを覆うようにベースコート層２を形成する。ベースコート層２は、例えば、窒化シリコン（ＳｉＮｘ）層を下層、酸化シリコン（ＳｉＯｘ）層を上層として含む積層構造を有するが、勿論これに限定されるものではない。
　続いて、図５（ｃ）に示すように、ベースコート層２上に、結晶質シリコン半導体層１１（ここでは多結晶シリコン層）を形成する。具体的には、まず、ベースコート層２上に、アモルファスシリコン（ａ－Ｓｉ）膜を堆積し、次に、アモルファスシリコン膜を結晶化させることにより、多結晶シリコン膜を形成する。アモルファスシリコン膜の堆積は、例えば、プラズマＣＶＤ法やスパッタ法などにより行うことができる。アモルファスシリコン膜の結晶化は、例えば、エキシマレーザ光の照射により行うことができる。続いて、多結晶シリコン膜をパターニングすることによって、島状の結晶質シリコン半導体層１１を形成することができる。結晶質シリコン半導体層１１の厚さは、例えば３０ｎｍ以上１００ｎｍ以下である。
　その後、図５（ｄ）に示すように、ベースコート層２および結晶質シリコン半導体層１１を覆うように、第１ゲート絶縁層ＧＩ１を含む第１の絶縁層ＩＬ１を形成する。第１の絶縁層ＩＬ１は、例えば酸化シリコン（ＳｉＯｘ）層である。第１の絶縁層ＩＬ１の厚さは、例えば５０ｎｍ以上２００ｎｍ以下である。
　次に、図６（ａ）に示すように、第１の絶縁層ＩＬ１上に、結晶質シリコン半導体層１１に第１の絶縁層ＩＬ１を介して対向するように、第１ゲート電極１２を形成する。具体的には、第１の絶縁層ＩＬ１上にゲート用導電膜を堆積した後、ゲート用導電膜をパターニングすることによって、第１ゲート電極１２を形成することができる。ゲート用導電膜の材料としては、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。また、第１ゲート電極１２は、異なる導電材料から形成された複数の層を含む積層構造を有していてもよい。第１ゲート電極１２の厚さは、例えば５０ｎｍ以上５００ｎｍ以下である。
　続いて、第１ゲート電極１２をマスクとして、結晶質シリコン半導体層１１に不純物を注入することによって、ソース領域およびドレイン領域を形成する。結晶質シリコン半導体層１１のうち、不純物を注入されなかった領域がチャネル領域（活性領域）となる。
　その後、図６（ｂ）に示すように、第１の絶縁層ＩＬ１および第１ゲート電極１２を覆うように第２の絶縁層ＩＬ２を形成する。第２の絶縁層ＩＬ２は、例えば、酸化シリコン層（ＳｉＯｘ）層、窒化シリコン（ＳｉＮｘ）層または酸化窒化シリコン（ＳｉＮｘＯｙ）層である。第２の絶縁層ＩＬ２の厚さは、例えば１５０ｎｍ以上５００ｎｍ以下である。
　次に、図６（ｃ）に示すように、第２の絶縁層ＩＬ２上に、酸化物半導体層２１を形成する。具体的には、第２の絶縁層ＩＬ２上に酸化物半導体膜を堆積した後、酸化物半導体膜をパターニングすることによって、酸化物半導体層２１を形成することができる。酸化物半導体２１の厚さは、例えば１０ｎｍ以上１５０ｎｍ以下である。
　続いて、図６（ｄ）に示すように、酸化物半導体層２１上に、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２を形成する。具体的には、まず、酸化物半導体層２１を覆うように絶縁膜を堆積した後、その上にゲート用導電膜を堆積する。次に、ゲート用導電膜をパターニングすることによって第２ゲート電極２２を形成する。その後、第２ゲート電極２２をマスクとしてエッチングを行って、絶縁膜の、第２ゲート電極２２に覆われていない部分を除去することによって、第２ゲート絶縁層ＧＩ２を形成することができる。第２ゲート絶縁層ＧＩ２は、例えば酸化シリコン（ＳｉＯｘ）層である。第２ゲート絶縁層ＧＩ２の厚さは、例えば８０ｎｍ以上２５０ｎｍ以下である。第２ゲート電極２２となるゲート用導電膜の材料としては、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。また、ゲート用導電膜の材料として、金属酸化物（例えばＩＴＯ）を用いてもよいし、酸化物半導体（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体）を低抵抗化して用いてもよい。ゲート用導電膜の材料として金属酸化物や酸化物半導体を用いると、これらに含まれる（あるいはこれらの成膜時に用いられる）酸素がチャネル領域の酸化物半導体に供給されるので、酸素欠損に起因する導通化を防止する効果が得られる。第２ゲート電極２２の厚さは、例えば３０ｎｍ以上５００ｎｍ以下である。
　次に、図７（ａ）に示すように、酸化物半導体層２１、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２を覆うように第３の絶縁層ＩＬ３を形成する。第３の絶縁層ＩＬ３は、例えば、酸化シリコン（ＳｉＯｘ）層、窒化シリコン（ＳｉＮｘ）層または酸化窒化シリコン（ＳｉＮｘＯｙ）層である。また、第３の絶縁層ＩＬ３は、これらの層が積層された積層構造を有していてもよい。第３の絶縁層ＩＬ３の厚さは、例えば１５０ｎｍ以上５００ｎｍ以下である。その後、第１の絶縁層ＩＬ１、第２の絶縁層ＩＬ２および第３の絶縁層ＩＬ３に、結晶質シリコン半導体層１１の一部（ソース領域およびドレイン領域）が露出するように第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２を形成する。また、第３の絶縁層ＩＬ３に、酸化物半導体層２１の一部（ソースコンタクト領域およびドレインコンタクト領域）が露出するように第３コンタクトホールＣＨ３および第４コンタクトホールＣＨ４を形成する。
　続いて、図７（ｂ）に示すように、第３の絶縁層ＩＬ３上に、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を形成する。具体的には、第３の絶縁層ＩＬ３上にソース・ドレイン用導電膜を堆積した後、ソース・ドレイン用導電膜をパターニングすることによって、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を形成することができる。ソース・ドレイン用導電膜の材料としては、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
　その後、図７（ｃ）に示すように、第３の絶縁層ＩＬ３、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を覆う第４の絶縁層ＩＬ４を形成する。第４の絶縁層ＩＬ４は、例えば窒化シリコン（ＳｉＮｘ）層である。第４の絶縁層ＩＬ４の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。なお、第４の絶縁層ＩＬ４は、省略されてもよい。
　次に、図８（ａ）に示すように、第４の絶縁層ＩＬ４上に、平坦化層７を形成する。平坦化層７は、例えば感光性樹脂材料から形成される。平坦化層７の厚さは、例えば１．５μｍ以上３．０μｍ以下である。平坦化層７の、後に画素コンタクトホールＣＨＰとなる領域には、開口部７ａが形成されている。
　続いて、図８（ｂ）に示すように、平坦化層７上に、共通電極３１を形成する。具体的には、平坦化層７上に透明導電膜を堆積した後、透明導電膜をパターニングすることによって、共通電極３１を形成することができる。透明導電膜の材料としては、例えばＩＴＯを用いることができる。共通電極３１の厚さは、例えば４０ｎｍ以上１５０ｎｍ以下である。
　次に、図９（ａ）に示すように、平坦化層７および共通電極３１を覆うように誘電体層８を形成する。誘電体層８は、例えば窒化シリコン（ＳｉＮｘ）層である。誘電体層８の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。続いて、誘電体層８および第４の絶縁層ＩＬ４の、画素コンタクトホールＣＨＰとなる領域に開口部を形成することによって、画素コンタクトホールＣＨＰを形成する。
　その後、図９（ｂ）に示すように、誘電体層８上に、画素電極３０を形成する。具体的には、誘電体層８上に透明導電膜を堆積した後、透明導電膜をパターニングすることによって、画素電極３０を形成することができる。透明導電膜の材料としては、例えばＩＴＯを用いることができる。画素電極３０の厚さは、例えば４０ｎｍ以上１５０ｎｍ以下である。このようにして、アクティブマトリクス基板１００を得ることができる。
　（実施形態２）
　図１０を参照しながら、本実施形態におけるアクティブマトリクス基板２００を説明する。図１０は、アクティブマトリクス基板２００を模式的に示す断面図である。
　本実施形態におけるアクティブマトリクス基板２００は、絶縁層の積層数が、実施形態１におけるアクティブマトリクス基板１００と異なっている。実施形態１のアクティブマトリクス基板１００は、ベースコート層２と平坦化層７との間に、５層の絶縁層、具体的には、第１の絶縁層ＩＬ１（第１ゲート絶縁層ＧＩ１を含む）、第２の絶縁層ＩＬ２、第２ゲート絶縁層ＧＩ２、第３の絶縁層ＩＬ３および第４の絶縁層ＩＬ４が積層されている。これに対し、本実施形態のアクティブマトリクス基板２００は、後述するように、ベースコート層２と平坦化層７との間に、４層の絶縁層、具体的には、第１の絶縁層ＩＬ１（第１ゲート絶縁層ＧＩ１を含む）、第２ゲート絶縁層ＧＩ２、第２の絶縁層ＩＬ２および第３の絶縁層ＩＬ３が積層されている。
　アクティブマトリクス基板２００は、図１０に示すように、周辺領域ＦＲ内に配置された回路ＴＦＴである第１ＴＦＴ１０と、表示領域ＤＲ内に配置された画素ＴＦＴである第２ＴＦＴ２０とを備える。
　第１ＴＦＴ１０は、活性層として結晶質シリコン半導体層１１を含む結晶質シリコンＴＦＴである。第１ＴＦＴ１０は、結晶質シリコン半導体層１１に加え、第１ゲート絶縁層ＧＩ１、第１ゲート電極１２、第１ソース電極１３および第１ドレイン電極１４を有する。
　結晶質シリコン半導体層１１は、ベースコート層２上に設けられている。第１ゲート絶縁層ＧＩ１は、結晶質シリコン半導体層１１上に設けられている。第１ゲート絶縁層ＧＩ１を含む第１の絶縁層ＩＬ１が、ベースコート層２および結晶質シリコン半導体層１１上に形成されており、第１の絶縁層ＩＬ１の一部（結晶質シリコン半導体層１１を覆う部分）が第１ゲート絶縁層ＧＩ１として機能する。
　第１ゲート電極１２は、第１ゲート絶縁層ＧＩ１上に設けられている。第１ゲート電極１２は、第１ゲート絶縁層ＧＩ１を介して結晶質シリコン半導体層１１に対向する。
　第１ソース電極１３および第１ドレイン電極１４は、結晶質シリコン半導体層１１に電気的に接続されている。本実施形態では、第１の絶縁層ＩＬ１上に、第１ゲート電極１２を覆う部分を含む第２の絶縁層ＩＬ２が設けられている。第１ソース電極１３および第１ドレイン電極１４は、第２の絶縁層ＩＬ２上に設けられている。第１ソース電極１３および第１ドレイン電極１４は、第１の絶縁層ＩＬ１（第１ゲート絶縁層ＧＩ１）および第２の絶縁層ＩＬ２に形成された第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２においてそれぞれ結晶質シリコン半導体層１１に接続されている。
　第２ＴＦＴ２０は、活性層として酸化物半導体層２１を含む酸化物半導体ＴＦＴである。第２ＴＦＴ２０は、酸化物半導体層２１に加え、第２ゲート絶縁層ＧＩ２、第２ゲート電極２２、第２ソース電極２３および第２ドレイン電極２４を有する。
　酸化物半導体層２１は、第１の絶縁層ＩＬ１上に設けられている。第２ゲート絶縁層ＧＩ２は、酸化物半導体層２１上に設けられている。第２ゲート絶縁層ＧＩ２は、第２ゲート電極２２に重なる領域にのみ島状に形成されている。
　第２ゲート電極２２は、第２ゲート絶縁層ＧＩ２上に設けられている。第２ゲート電極２２は、第２ゲート絶縁層ＧＩ２を介して酸化物半導体層２１に対向する。
　第２ソース電極２３および第２ドレイン電極２４は、酸化物半導体層２１に電気的に接続されている。第２の絶縁層ＩＬ２は、酸化物半導体層２１、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２を覆う部分を含んでおり、第２ソース電極２３および第２ドレイン電極２４は、第２の絶縁層ＩＬ２上に設けられている。第２ソース電極２３および第２ドレイン電極２４は、第２の絶縁層ＩＬ２に形成された第３コンタクトホールＣＨ３および第４コンタクトホールＣＨ４においてそれぞれ酸化物半導体層２１に接続されている。基板面法線方向から見たとき、第２ソース電極２３および第２ドレイン電極２４のそれぞれと、第２ゲート電極２２とは重なっていない。
　第２の絶縁層ＩＬ２上に、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を覆うように、第３の絶縁層ＩＬ３が設けられている。
　上述したように、第１ＴＦＴ１０および第２ＴＦＴ２０のそれぞれは、トップゲート構造を有する。
　第３の絶縁層ＩＬ３上に平坦化層７が設けられており、平坦化層７上に共通電極３１が設けられている。共通電極３１を覆うように誘電体層８が設けられており、誘電体層８上に画素電極３０が設けられている。画素電極３０は、第３の絶縁層ＩＬ３、平坦化層７および誘電体層８に形成された画素コンタクトホールＣＨＰにおいて第２ドレイン電極２４に接続されている。
　結晶質シリコン半導体層１１の下方に、基板面法線方向から見たときに結晶質シリコン半導体層１１に重なるように第１遮光層９ａが設けられている。また、酸化物半導体層２１の下方に、基板面法線方向から見たときに酸化物半導体層２１に重なるように第２遮光層９ｂが設けられている。
　本実施形態のアクティブマトリクス基板２００においても、第１ＴＦＴ１０および第２ＴＦＴ２０のそれぞれがトップゲート構造を有していることにより、実施形態１のアクティブマトリクス基板１００と同様に、回路ＴＦＴ（第１ＴＦＴ１０）の信頼性の低下や表示品位の低下を発生させることなく、画素ＴＦＴ（第２ＴＦＴ２０）の電流駆動力を向上させることができる。
　また、本実施形態のアクティブマトリクス基板２００は、実施形態１のアクティブマトリクス基板１００よりも絶縁層の積層数が少ないので、製造時の工程数を削減することができ、製造コストの低減を図ることができる。
　なお、実施形態１のアクティブマトリクス基板１００と同様に、本実施形態のアクティブマトリクス基板２００においても、第２遮光層９ｂが導電材料から形成されている場合には、第２遮光層９ｂが第２ゲート電極２２に電気的に接続されていてもよい。これにより、第２遮光層９ｂを、第２ＴＦＴ２０のさらなるゲート電極（バックゲート電極）として機能させることができるので、第２ＴＦＴ２０のオン電流をさらに大きくして電流駆動力をさらに向上させ得る。
　続いて、アクティブマトリクス基板２００の製造方法の例を説明する。図１１および図１２は、アクティブマトリクス基板２００の製造方法を説明するための工程断面図である。
　まず、図１１（ａ）に示すように、基板１上に、第１遮光層９ａ、第２遮光層９ｂ、ベースコート層２、結晶質シリコン半導体層１１、第１の絶縁層ＩＬ１（第１ゲート絶縁層ＧＩ1を含む）および第１ゲート電極１２を順次形成する。これらの工程は、実施形態１のアクティブマトリクス基板１００について、図５（ａ）～図６（ａ）を参照しながら説明した工程と同様にして行うことができる。その後、第１ゲート電極１２をマスクとして、結晶質シリコン半導体層１１に不純物を注入することによって、ソース領域およびドレイン領域を形成する。結晶質シリコン半導体層１１のうち、不純物を注入されなかった領域がチャネル領域（活性領域）となる。
　次に、図１１（ｂ）に示すように、第１の絶縁層ＩＬ１上に、酸化物半導体層２１を形成する。具体的には、第１の絶縁層ＩＬ１上に酸化物半導体膜を堆積した後、酸化物半導体膜をパターニングすることによって、酸化物半導体層２１を形成することができる。酸化物半導体２１の厚さは、例えば１０ｎｍ以上１５０ｎｍ以下である。
　続いて、図１１（ｃ）に示すように、酸化物半導体層２１上に、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２を形成する。具体的には、まず、酸化物半導体層２１を覆うように絶縁膜を堆積した後、その上にゲート用導電膜を堆積する。次に、ゲート用導電膜をパターニングすることによって第２ゲート電極２２を形成する。その後、第２ゲート電極２２をマスクとしてエッチングを行って、絶縁膜の、第２ゲート電極２２に覆われていない部分を除去することによって、第２ゲート絶縁層ＧＩ２を形成することができる。第２ゲート絶縁層ＧＩ２は、例えば酸化シリコン（ＳｉＯｘ）層である。第２ゲート絶縁層ＧＩ２の厚さは、例えば８０ｎｍ以上２５０ｎｍ以下である。第２ゲート電極２２となるゲート用導電膜の材料としては、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。また、ゲート用導電膜の材料として、金属酸化物（例えばＩＴＯ）を用いてもよいし、酸化物半導体（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体）を低抵抗化して用いてもよい。第２ゲート電極２２の厚さは、例えば３０ｎｍ以上５００ｎｍ以下である。
　その後、図１１（ｄ）に示すように、第１ゲート電極１２、酸化物半導体層２１、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２を覆うように第２の絶縁層ＩＬ２を形成する。第２の絶縁層ＩＬ２は、例えば、酸化シリコン（ＳｉＯｘ）層、窒化シリコン（ＳｉＮｘ）層または酸化窒化シリコン（ＳｉＮｘＯｙ）層である。また、第２の絶縁層ＩＬ２は、これらの層が積層された積層構造を有していてもよい。第２の絶縁層ＩＬ２の厚さは、例えば１５０ｎｍ以上５００ｎｍ以下である。その後、第１の絶縁層ＩＬ１および第２の絶縁層ＩＬ２に、結晶質シリコン半導体層１１の一部（ソース領域およびドレイン領域）が露出するように第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２を形成する。また、第２の絶縁層ＩＬ２に、酸化物半導体層２１の一部（ソースコンタクト領域およびドレインコンタクト領域）が露出するように第３コンタクトホールＣＨ３および第４コンタクトホールＣＨ４を形成する。
　次に、図１２（ａ）に示すように、第２の絶縁層ＩＬ２上に、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を形成する。具体的には、第２の絶縁層ＩＬ２上にソース・ドレイン用導電膜を堆積した後、ソース・ドレイン用導電膜をパターニングすることによって、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を形成することができる。ソース・ドレイン用導電膜の材料としては、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
　続いて、図１２（ｂ）に示すように、第２の絶縁層ＩＬ２、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を覆う第３の絶縁層ＩＬ３を形成する。第３の絶縁層ＩＬ３は、例えば窒化シリコン（ＳｉＮｘ）層である。第３の絶縁層ＩＬ３の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。なお、第３の絶縁層ＩＬ３は省略されてもよい。
　その後、図１２（ｃ）に示すように、第３の絶縁層ＩＬ３上に、平坦化層７、共通電極３１、誘電体層８および画素電極３０を順次形成する。これらの工程は、実施形態１のアクティブマトリクス基板１００について、図８（ａ）～図９（ｂ）を参照しながら説明した工程と同様にして行うことができる。このようにして、アクティブマトリクス基板２００を得ることができる。
　なお、上記の説明では、酸化物半導体膜が、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２の形成前にパターニングされる例を示したが、図１３に示すように、酸化物半導体膜が、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２の形成後にパターニングされてもよい。
　具体的には、まず、図１３（ａ）に示すように、第１の絶縁層ＩＬ１上に、酸化物半導体膜２１’を堆積する。次に、図１３（ｂ）に示すように、酸化物半導体膜２１’上に、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２を形成する。その後、図１３（ｃ）に示すように、酸化物半導体膜２１’をパターニングすることによって、酸化物半導体層２１を形成する。
　図１３（ａ）から（ｃ）を参照しながら説明したように、酸化物半導体膜２１’を第２ゲート絶縁層ＧＩ２および第２ゲート電極２２の形成後にパターニングすると、第２ゲート絶縁層ＧＩ２となる絶縁膜をエッチングする際に、酸化物半導体膜２１’がエッチストッパとして機能し、第１の絶縁層ＩＬ１がオーバーエッチングされることを防止できる。
　（実施形態３）
　図１４を参照しながら、本実施形態におけるアクティブマトリクス基板３００を説明する。図１４は、アクティブマトリクス基板３００を模式的に示す断面図である。
　本実施形態におけるアクティブマトリクス基板３００は、絶縁層の積層数が、実施形態１および２におけるアクティブマトリクス基板１００および２００と異なっている。本実施形態のアクティブマトリクス基板３００は、後述するように、ベースコート層２と平坦化層７との間に、第１ゲート絶縁層ＧＩ１、第２ゲート絶縁層ＧＩ２、第１の絶縁層ＩＬ１および第２の絶縁層ＩＬ２を備える。ただし、第１ゲート絶縁層ＧＩ１および第２ゲート絶縁層ＧＩ２は、同一の絶縁膜から形成されているので、ベースコート層２と平坦化層７との間における絶縁層の積層数は、３である。また、本実施形態では、第１ゲート電極１２および第２ゲート電極２２は、同一の導電膜から（つまり同一の導電膜をパターニングすることによって同時に）形成されている。
　アクティブマトリクス基板３００は、図１４に示すように、周辺領域ＦＲ内に配置された回路ＴＦＴである第１ＴＦＴ１０と、表示領域ＤＲ内に配置された画素ＴＦＴである第２ＴＦＴ２０とを備える。
　第１ＴＦＴ１０は、活性層として結晶質シリコン半導体層１１を含む結晶質シリコンＴＦＴである。第１ＴＦＴ１０は、結晶質シリコン半導体層１１に加え、第１ゲート絶縁層ＧＩ１、第１ゲート電極１２、第１ソース電極１３および第１ドレイン電極１４を有する。
　結晶質シリコン半導体層１１は、ベースコート層２上に設けられている。第１ゲート絶縁層ＧＩ１は、結晶質シリコン半導体層１１上に設けられている。
　第１ゲート電極１２は、第１ゲート絶縁層ＧＩ１上に設けられている。第１ゲート電極１２は、第１ゲート絶縁層ＧＩ１を介して結晶質シリコン半導体層１１に対向する。
　第１ソース電極１３および第１ドレイン電極１４は、結晶質シリコン半導体層１１に電気的に接続されている。本実施形態では、第１ゲート絶縁層ＧＩ１および第１ゲート電極１２を覆う部分を含む第１の絶縁層ＩＬ１が設けられており、第１ソース電極１３および第１ドレイン電極１４は、第１の絶縁層ＩＬ１上に設けられている。第１ソース電極１３および第１ドレイン電極１４は、第１の絶縁層ＩＬ１および第１ゲート絶縁層ＧＩ１に形成された第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２においてそれぞれ結晶質シリコン半導体層１１に接続されている。
　第２ＴＦＴ２０は、活性層として酸化物半導体層２１を含む酸化物半導体ＴＦＴである。第２ＴＦＴ２０は、酸化物半導体層２１に加え、第２ゲート絶縁層ＧＩ２、第２ゲート電極２２、第２ソース電極２３および第２ドレイン電極２４を有する。
　酸化物半導体層２１は、ベースコート層２上に設けられている。第２ゲート絶縁層ＧＩ２は、酸化物半導体層２１上に設けられている。第２ゲート絶縁層ＧＩ２は、第２ゲート電極２２に重なる領域にのみ島状に形成されている。
　第２ゲート電極２２は、第２ゲート絶縁層ＧＩ２上に設けられている。第２ゲート電極２２は、第２ゲート絶縁層ＧＩ２を介して酸化物半導体層２１に対向する。
　第２ソース電極２３および第２ドレイン電極２４は、酸化物半導体層２１に電気的に接続されている。第１の絶縁層ＩＬ１は、酸化物半導体層２１、第２ゲート絶縁層ＧＩ２および第２ゲート電極２２を覆う部分を含んでおり、第２ソース電極２３および第２ドレイン電極２４は、第１の絶縁層ＩＬ１上に設けられている。第２ソース電極２３および第２ドレイン電極２４は、第１の絶縁層ＩＬ１に形成された第３コンタクトホールＣＨ３および第４コンタクトホールＣＨ４においてそれぞれ酸化物半導体層２１に接続されている。基板面法線方向から見たとき、第２ソース電極２３および第２ドレイン電極２４のそれぞれと、第２ゲート電極２２とは重なっていない。
　第１の絶縁層ＩＬ１上に、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を覆うように、第２の絶縁層ＩＬ２が設けられている。
　上述したように、第１ＴＦＴ１０および第２ＴＦＴ２０のそれぞれは、トップゲート構造を有する。
　第２の絶縁層ＩＬ２上に平坦化層７が設けられており、平坦化層７上に共通電極３１が設けられている。共通電極３１を覆うように誘電体層８が設けられており、誘電体層８上に画素電極３０が設けられている。画素電極３０は、第２の絶縁層ＩＬ２、平坦化層７および誘電体層８に形成された画素コンタクトホールＣＨＰにおいて第２ドレイン電極２４に接続されている。
　結晶質シリコン半導体層１１の下方に、基板面法線方向から見たときに結晶質シリコン半導体層１１に重なるように第１遮光層９ａが設けられている。また、酸化物半導体層２１の下方に、基板面法線方向から見たときに酸化物半導体層２１に重なるように第２遮光層９ｂが設けられている。
　本実施形態のアクティブマトリクス基板３００においても、第１ＴＦＴ１０および第２ＴＦＴ２０のそれぞれがトップゲート構造を有していることにより、実施形態１および２のアクティブマトリクス基板１００および２００と同様に、回路ＴＦＴ（第１ＴＦＴ１０）の信頼性の低下や表示品位の低下を発生させることなく、画素ＴＦＴ（第２ＴＦＴ２０）の電流駆動力を向上させることができる。
　また、本実施形態のアクティブマトリクス基板３００は、絶縁層の積層数が実施形態２のアクティブマトリクス基板２００よりもさらに少ないので、製造時の工程数をいっそう削減することができ、製造コストのいっそうの低減を図ることができる。
　なお、実施形態１のアクティブマトリクス基板１００と同様に、本実施形態のアクティブマトリクス基板３００においても、第２遮光層９ｂが導電材料から形成されている場合には、第２遮光層９ｂが第２ゲート電極２２に電気的に接続されていてもよい。これにより、第２遮光層９ｂを、第２ＴＦＴ２０のさらなるゲート電極（バックゲート電極）として機能させることができるので、第２ＴＦＴ２０のオン電流をさらに大きくして電流駆動力をさらに向上させ得る。
　続いて、アクティブマトリクス基板３００の製造方法の例を説明する。図１５～図１７は、アクティブマトリクス基板３００の製造方法を説明するための工程断面図である。
　まず、図１５（ａ）に示すように、基板１上に、第１遮光層９ａ、第２遮光層９ｂ、ベースコート層２および結晶質シリコン半導体層１１を順次形成する。これらの工程は、実施形態１のアクティブマトリクス基板１００について、図５（ａ）～図５（ｃ）を参照しながら説明した工程と同様にして行うことができる。
　次に、図１５（ｂ）に示すように、ベースコート層２上に、酸化物半導体層２１を形成する。具体的には、ベースコート層２上に酸化物半導体膜を堆積した後、酸化物半導体膜をパターニングすることによって、酸化物半導体層２１を形成することができる。酸化物半導体２１の厚さは、例えば１０ｎｍ以上１５０ｎｍ以下である。
　続いて、図１５（ｃ）に示すように、ベースコート層２、結晶質シリコン半導体層１１および酸化物半導体層２１を覆うように、第１ゲート絶縁層ＧＩ１および第２ゲート絶縁層ＧＩ２となる絶縁膜ＧＩ’を形成する。絶縁膜ＧＩ’は、例えば酸化シリコン（ＳｉＯｘ）膜である。絶縁膜ＧＩ’の厚さは、例えば８０ｎｍ以上２５０ｎｍ以下である。
　その後、図１５（ｄ）に示すように、絶縁膜ＧＩ’上に、結晶質シリコン半導体層１１に絶縁膜ＧＩ’を介して対向するように第１ゲート電極１２を形成するとともに、酸化物半導体層２１に絶縁膜ＧＩ’を介して対向するように第２ゲート電極２２を形成する。具体的には、絶縁膜ＧＩ’上にゲート用導電膜を堆積した後、ゲート用導電膜をパターニングすることによって、第１ゲート電極１２および第２ゲート電極２２を形成することができる。ゲート用導電膜の材料としては、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。また、第１ゲート電極１２および第２電極２２は、異なる導電材料から形成された複数の層を含む積層構造を有していてもよい。第１ゲート電極１２および第２ゲート電極２２の厚さは、例えば３０ｎｍ以上５００ｎｍ以下である。
　次に、第１ゲート電極１２をマスクとして、結晶質シリコン半導体層１１に不純物を注入することによって、ソース領域およびドレイン領域を形成する。結晶質シリコン半導体層１１のうち、不純物を注入されなかった領域がチャネル領域（活性領域）となる。
　続いて、図１６（ａ）に示すように、絶縁膜ＧＩ’をパターニングすることによって、第１ゲート絶縁層ＧＩ１および第２ゲート絶縁層ＧＩ２を形成する。例えば、第１ゲート絶縁層ＧＩ１の形成にはレジストマスクを用い、第２ゲート絶縁層ＧＩ２の形成には第２ゲート電極２２をマスクとして用いる。
　その後、図１６（ｂ）に示すように、第１ゲート電極１２、第２ゲート電極２２、酸化物半導体層２１などを覆うように、第１の絶縁層ＩＬ１を形成する。第１の絶縁層ＩＬ１は、例えば、酸化シリコン（ＳｉＯｘ）層、窒化シリコン（ＳｉＮｘ）層または酸化窒化シリコン（ＳｉＮｘＯｙ）層である。また、第１の絶縁層ＩＬ１は、これらの層が積層された積層構造を有していてもよい。第１の絶縁層ＩＬ１の厚さは、例えば１５０ｎｍ以上５００ｎｍ以下である。その後、第１の絶縁層ＩＬ１および第１ゲート絶縁層ＧＩ１に、結晶質シリコン半導体層１１の一部（ソース領域およびドレイン領域）が露出するように第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２を形成する。また、第１の絶縁層ＩＬ１に、酸化物半導体層２１の一部（ソースコンタクト領域およびドレインコンタクト領域）が露出するように第３コンタクトホールＣＨ３および第４コンタクトホールＣＨ４を形成する。
　次に、図１６（ｃ）に示すように、第１の絶縁層ＩＬ１上に、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を形成する。具体的には、第１の絶縁層ＩＬ１上にソース・ドレイン用導電膜を堆積した後、ソース・ドレイン用導電膜をパターニングすることによって、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を形成することができる。ソース・ドレイン用導電膜の材料としては、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
　続いて、図１７（ａ）に示すように、第１の絶縁層ＩＬ１、第１ソース電極１３、第１ドレイン電極１４、第２ソース電極２３および第２ドレイン電極２４を覆う第２の絶縁層ＩＬ２を形成する。第２の絶縁層ＩＬ２は、例えば窒化シリコン（ＳｉＮｘ）層である。第２の絶縁層ＩＬ２の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。なお、第２の絶縁層ＩＬ２は、省略されてもよい。
　その後、図１７（ｂ）に示すように、第２の絶縁層ＩＬ２上に、平坦化層７、共通電極３１、誘電体層８および画素電極３０を順次形成する。これらの工程は、実施形態１のアクティブマトリクス基板１００について、図８（ａ）～図９（ｂ）を参照しながら説明した工程と同様にして行うことができる。このようにして、アクティブマトリクス基板３００を得ることができる。
　（実施形態４）
　図１８を参照しながら、本実施形態におけるアクティブマトリクス基板４００を説明する。図１８は、アクティブマトリクス基板４００を模式的に示す断面図である。
　本実施形態におけるアクティブマトリクス基板４００は、ボトムエミッション型の有機ＥＬ（エレクトロルミネッセンス）表示装置に用いられる点において、実施形態３におけるアクティブマトリクス基板３００と異なっている。以下では、アクティブマトリクス基板４００が実施形態３のアクティブマトリクス基板３００と異なる点を中心に説明を行う。
　アクティブマトリクス基板４００が備える第１ＴＦＴ１０および第２ＴＦＴ２０は、実施形態３のアクティブマトリクス基板が備える第１ＴＦＴ１０および第２ＴＦＴ２０と実質的に同じ構成を有する。
　アクティブマトリクス基板４００では、第２の絶縁層ＩＬ２上にカラーフィルタ層６が設けられており、カラーフィルタ層６上に平坦化層７が設けられている。平坦化層７上には、画素電極３０が設けられている。画素電極３０は、平坦化層７およびカラーフィルタ層６に形成された画素コンタクトホールＣＨＰにおいて、第２ＴＦＴ２０のドレイン電極２４に接続されている。
　本実施形態のアクティブマトリクス基板４００においても、第１ＴＦＴ１０および第２ＴＦＴ２０のそれぞれがトップゲート構造を有していることにより、実施形態１のアクティブマトリクス基板１００と同様に、回路ＴＦＴ（第１ＴＦＴ１０）の信頼性の低下や表示品位の低下を発生させることなく、画素ＴＦＴ（第２ＴＦＴ２０）の電流駆動力を向上させることができる。
　なお、実施形態１のアクティブマトリクス基板１００と同様に、本実施形態のアクティブマトリクス基板４００においても、第２遮光層９ｂが導電材料から形成されている場合には、第２遮光層９ｂが第２ゲート電極２２に電気的に接続されていてもよい。これにより、第２遮光層９ｂを、第２ＴＦＴ２０のさらなるゲート電極（バックゲート電極）として機能させることができるので、第２ＴＦＴ２０のオン電流をさらに大きくして電流駆動力をさらに向上させ得る。
　また、有機ＥＬ表示装置用のアクティブマトリクス基板４００では、第１遮光層９ａおよび第２遮光層９ｂは、省略されてもよい。
　続いて、アクティブマトリクス基板４００の製造方法の例を説明する。図１９（ａ）、（ｂ）および（ｃ）は、アクティブマトリクス基板４００の製造方法を説明するための工程断面図である。
　まず、図１９（ａ）に示すように、基板１上に、第１遮光層９ａから第２の絶縁層ＩＬ２までを順次形成する。これらの工程は、実施形態３のアクティブマトリクス基板３００について、図１５（ａ）～図１７（ａ）を参照しながら説明した工程と同様にして行うことができる。
　次に、図１９（ｂ）に示すように、第２の絶縁層ＩＬ２上に、カラーフィルタ層６および平坦化層７を順次形成する。カラーフィルタ層６は、例えば着色された感光性樹脂材料から形成される。平坦化層７は、例えば感光性樹脂材料から形成される。平坦化層７、カラーフィルタ層６および第２の絶縁層ＩＬ２には、第２ドレイン電極２４を露出するように画素コンタクトホールＣＨＰが形成される。
　その後、図１９（ｃ）に示すように、平坦化層７上に画素電極３０を形成する。具体的には、導電膜を堆積した後、導電膜をパターニングすることによって画素電極３０を形成することができる。画素電極３０は、例えば、ＩＴＯ層である。画素電極３０上には、不図示の有機ＥＬ層や反射電極（共通電極）がさらに積層される。反射電極は、例えば、ＩＴＯ層、銀（Ａｇ層）、ＩＴＯ層が積層された構造を有する。各画素は、土手状のバンク層によって区切られる。このようにして、アクティブマトリクス基板４００を得ることができる。
　有機ＥＬ表示装置用のアクティブマトリクス基板４００では、各画素領域Ｐに、２つ以上のＴＦＴが配置されてもよい。図２０に、アクティブマトリクス基板４００の１つの画素領域Ｐの等価回路の例を示す。
　図２０に示す例では、画素領域Ｐは、駆動用ＴＦＴ４１、選択用ＴＦＴ４２、第１の電流切替用ＴＦＴ４３、第２の電流切替用ＴＦＴ４４、キャパシタ４５およびＯＬＥＤ（有機発光ダイオード）４６を含む。
　駆動用ＴＦＴ４１のゲート電極は、選択用ＴＦＴ４２のソース電極と、キャパシタ４５を構成する一対の電極の一方（第１電極）とに接続されている。駆動用ＴＦＴ４１のソース電極は、第１および第２の電流切替用ＴＦＴ４３および４４のドレイン電極に接続されている。駆動用ＴＦＴ４１のドレイン電極は、選択用ＴＦＴ４２のドレイン電極と、ＯＬＥＤ４６のアノード電極とに接続されている。
　選択用ＴＦＴ４２のゲート電極は、第１ゲートバスラインＧＬ１に接続されている。選択用ＴＦＴ４２のソース電極は、駆動用ＴＦＴ４１のゲート電極に接続されている。選択用ＴＦＴ４２のドレイン電極は、駆動用ＴＦＴ４１のドレイン電極に接続されている。
　第１の電流切替用ＴＦＴ４３のゲート電極は、第１ゲートバスラインＧＬ１に接続されている。第１の電流切替用ＴＦＴ４３のソース電極は、ソースバスラインＳＬに接続されている。第１の電流切替用ＴＦＴ４３のドレイン電極は、駆動用ＴＦＴ４１のソース電極と、キャパシタ４５を構成する一対の電極の他方（第２電極）とに接続されている。
　第２の電流切替用ＴＦＴ４４のゲート電極は、第２ゲートバスラインＧＬ２に接続されている。第２の電流切替用ＴＦＴ４４のソース電極は、電流供給線ＣＬに接続されている。電流供給線ＣＬは、正電源ＶＤＤに接続されている。第２の電流切替用ＴＦＴ４４のドレイン電極は、駆動用ＴＦＴ４１のソース電極に接続されている。
　ＯＬＥＤ４６は、駆動用ＴＦＴ４１のドレイン電極に接続されたアノード電極、アノード電極上に形成された有機ＥＬ層、および、有機ＥＬ層上に形成されたカソード電極を含む。有機ＥＬ層は、例えば、正孔輸送層／有機発光層／電子輸送層の積層構造、または、正孔注入層／正孔輸送層／有機発光層／電子輸送層／電子注入層の積層構造を有する。有機ＥＬ層は、有機発光層の発光効率や寿命などを向上させるための層をさらに含んでもよい。カソード電極は、負電源ＶＳＳに接続されている。
　図２０に示した画素回路は、以下のように動作する。
　まず、第１ゲートバスラインＧＬ１によって、選択用ＴＦＴ４２と第１の電流切替用ＴＦＴ４３とが選択されてオン状態になると、駆動用ＴＦＴ４１は、そのゲート電極とドレイン電極とが接続された状態、すなわち、ダイオード接続された状態となる。そのため、ソースバスラインＳＬから供給されるデータ電流ＩＤＡＴＡに対応する電圧がキャパシタ４５に充電される。
　次に、選択用ＴＦＴ４２および第１の電流切替用ＴＦＴ４３がオフ状態になるとともに、第２ゲートバスラインＧＬ２によって第２の電流切替用ＴＦＴ４４が選択されてオン状態になると、電流供給線ＣＬからの電流が、第２の電流切替用ＴＦＴ４４および駆動用ＴＦＴ４１（キャパシタ４５に充電された電圧によってオン状態となっている）を介してＯＬＥＤ４６に供給され、ＯＬＥＤ４６が発光する。
　図２０に例示した構成における、駆動用ＴＦＴ４１は、図１８に示した第２ＴＦＴ２０に対応する。つまり、駆動用ＴＦＴ４１は、酸化物半導体ＴＦＴである。選択用ＴＦＴ４２、第１の電流切替用ＴＦＴ４３および第２の電流切替用ＴＦＴ４４は、酸化物半導体ＴＦＴであってもよいし、第１ＴＦＴ１０の結晶質シリコン半導体層１１と同じ半導体膜から形成された結晶質シリコン半導体層を活性層として含む、結晶質シリコンＴＦＴ（以下では「第３ＴＦＴ」と呼ぶ）であってもよい。
　各画素領域Ｐに、酸化物半導体ＴＦＴである第２ＴＦＴ２０と、結晶質シリコンＴＦＴである第３ＴＦＴとが混在している場合、第２ＴＦＴ２０および第３ＴＦＴの両方がトップゲート構造であることにより、以下に説明するように高精細化に有利である。
　図２１は、図２０中の駆動用ＴＦＴ４１および第２の電流切替用ＴＦＴ４４を含む領域Ｒ１を示す断面図である。
　駆動用ＴＦＴ４１（第２ＴＦＴ２０）は、酸化物半導体層２１を含む酸化物半導体ＴＦＴである。これに対し、第２の電流切替用ＴＦＴ４４（第３ＴＦＴ５０）は、結晶質シリコン半導体層５１を含む結晶質シリコンＴＦＴである。
　第３ＴＦＴ５０の結晶質シリコン半導体層５１は、ベースコート層２上に設けられている。第３ＴＦＴ５０のゲート絶縁層（第３ゲート絶縁層）ＧＩ３は、結晶質シリコン半導体層５１上に設けられている。
　第３ＴＦＴ５０のゲート電極（第３ゲート電極）５２は、第３ゲート絶縁層ＧＩ３上に設けられている。第３ゲート電極５２は、第３ゲート絶縁層ＧＩ３を介して結晶質シリコン半導体層５１に対向する。
　第３ＴＦＴ５０のソース電極（第３ソース電極）５３は、結晶質シリコン半導体層５１に電気的に接続されている。第３ソース電極５３は、第１の絶縁層ＩＬ１上に設けられている。第３ソース電極５３は、第１の絶縁層ＩＬ１および第３ゲート絶縁層ＧＩ３に形成された第５コンタクトホールＣＨ５において結晶質シリコン半導体層５１に接続されている。
　例示している構成では、第３ＴＦＴ５０は、第３ソース電極５３と同じ導電膜から形成されたドレイン電極を有していない。また、第２ＴＦＴ２０は、第２ドレイン電極２４と同じ導電膜から形成されたソース電極を有していない。第２ＴＦＴ２０の酸化物半導体層２１が、第３ＴＦＴ５０の結晶質シリコン半導体層５１に接するように延びており、そのことによって、第３ＴＦＴ５０のドレインと第２ＴＦＴ２０のソースとが接続されている。
　図２２は、比較例２のアクティブマトリクス基板９００Ａにおける、領域Ｒ１に対応した領域を示す断面図である。
　比較例２のアクティブマトリクス基板９００Ａは、有機ＥＬ表示装置用である点において、図４に示した比較例１のアクティブマトリクス基板９００と異なっている。比較例２のアクティブマトリクス基板９００Ａでは、第３の絶縁層ＩＬ３’上にカラーフィルタ層９０６が設けられており、カラーフィルタ層９０６上に平坦化層９０７が設けられている。平坦化層９０７上に、画素電極９３０が設けられている。画素電極９３０は、平坦化層９０７およびカラーフィルタ層９０６に形成された画素コンタクトホールＣＨＰ’において、第２ＴＦＴ９２０（駆動用ＴＦＴ４１）のドレイン電極９２４に接続されている。
　第２の電流切替用ＴＦＴ４４（第３ＴＦＴ９５０）は、結晶質シリコン半導体層９５１を含む結晶質シリコンＴＦＴである。
　第３ＴＦＴ９５０の結晶質シリコン半導体層９５１は、ベースコート層９０２上に設けられている。第１の絶縁層ＩＬ１’のうち、結晶質シリコン半導体層９５１を覆う部分が、第３ＴＦＴ９５０のゲート絶縁層（第３ゲート絶縁層）ＧＩ３’として機能する。
　第３ＴＦＴ９５０のゲート電極（第３ゲート電極）９５２は、第３ゲート絶縁層ＧＩ３’上に設けられており、第３ゲート絶縁層ＧＩ３’を介して結晶質シリコン半導体層９５１に対向する。
　第３ＴＦＴ９５０のソース電極（第３ソース電極）９５３およびドレイン電極（第３ドレイン電極）９５４は、第２の絶縁層ＩＬ２’上に設けられている。第３ソース電極９５３および第３ドレイン電極９５４は、第３ゲート絶縁層ＧＩ３’および第２の絶縁層ＩＬ２’に形成された第５コンタクトホールＣＨ５’および第６コンタクトホールＣＨ６’において結晶質シリコン半導体層９５１に接続されている。
　第３ＴＦＴ９５０のドレイン電極９５４と、第２ＴＦＴ９２０のソース電極９２４とは連続しており、そのことによって、第３ＴＦＴ９５０のドレインと第２ＴＦＴ９２０のソースとが接続されている。
　図２１に示した構成は、図２２に示した比較例２のアクティブマトリクス基板９００Ａにおける第６コンタクトホールＣＨ６’が不要であるので、駆動用ＴＦＴ４１と第２の電流切替用ＴＦＴ４４との接続のための領域（以下では「接続領域」と呼ぶ）のサイズを小さくすることができる。以下、図２３（ａ）および（ｂ）も参照しながら、より具体的に説明する。図２３（ａ）は、図２０中の領域Ｒ１を示す平面図であり、図２３（ｂ）は、比較例２のアクティブマトリクス基板９００Ａにおける、領域Ｒ１に対応した領域を示す平面図である。
　図２２および図２３（ｂ）からわかるように、比較例２のアクティブマトリクス基板９００Ａでは、接続領域において、第６コンタクトホールＣＨ６’、第３ＴＦＴ９５０の結晶質シリコン半導体層９５１およびドレイン電極９５４を重ね合せる必要がある。そのため、位置合わせの精度等を考慮すると、接続領域の長さＬは、第６コンタクトホールＣＨ６’の長さＬ１（例えば４μｍ）に加え、ドレイン電極９５４のエッジから第６コンタクトホールＣＨ６’のエッジまでの距離Ｌ２（例えば３μｍ）、および、第６コンタクトホールＣＨ６’のエッジから結晶質シリコン半導体層９５１のエッジまでの距離Ｌ３（例えば２μｍ）を含む必要がある。
　これに対し、図２１および図２３（ａ）に示す構成では、接続領域において、結晶質シリコン半導体層５１と酸化物半導体層２１とを重ね合せればよい。そのため、接続領域の長さＬは、酸化物半導体層２１のエッジから結晶質シリコン半導体層５１のエッジまでの距離Ｌ４（例えば３μｍ）を含んでいればよい。従って、図２１および図２３（ａ）に示す構成では、接続領域の長さＬを、比較例２のアクティブマトリクス基板９００Ａよりも小さくすることができるので、高精細化に有利である。
　（酸化物半導体について）
　酸化物半導体層２１に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　既に説明したように、第２遮光層９ｂを、第２ＴＦＴ２０のバックゲート電極として機能させる場合には、酸化物半導体層２１は、積層構造を有してない（単層である）ことが好ましい。
　第２遮光層９ｂを、第２ＴＦＴ２０のバックゲート電極として機能させない（つまり第２遮光層９ｂが第２ゲート電極２２に電気的に接続されていない）場合には、酸化物半導体層２１は、２層以上の積層構造を有していてもよい。酸化物半導体層２１が積層構造を有する場合、酸化物半導体層２１は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよいし、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよく、また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層２１が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも小さいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも小さくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層２１は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本発明の実施形態では、酸化物半導体層２１は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層２１は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層２１は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層２１は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　（周辺回路）
　図２４を参照しながら、周辺領域ＦＲに設けられる周辺回路の例を説明する。
　図２４に示す例では、周辺領域ＦＲには、ゲートドライバ回路６１、検査回路６２およびソース切替（ＳＳＤ）回路６３が設けられている。不図示のゲートバスラインは、ゲートドライバ回路の端子に接続されている。ソースバスラインＳＬは、ＳＳＤ回路６３を介して、ソースドライバのドライバＩＣ６４の端子に接続されている。ＳＳＤ回路６３は、ドライバＩＣ６４の各端子に接続されたビデオ信号線（信号出力線）１本から、複数本（ここでは３本）のソースバスラインＳＬへ、ビデオデータを振り分ける。
　本発明の実施形態によるアクティブマトリクス基板１００、２００、３００および４００が備える第１ＴＦＴ１０は、ゲートドライバ回路６１、検査回路６２および／またはソース切替（ＳＳＤ）回路６３を構成し得る。
　（表示装置）
　本発明の実施形態によるアクティブマトリクス基板は、表示装置に好適に用いられ、例えば、液晶表示装置や有機ＥＬ表示装置に好適に用いられる。液晶表示装置は、本発明の実施形態によるアクティブマトリクス基板と、アクティブマトリクス基板に対向するように配置された対向基板と、アクティブマトリクス基板および対向基板の間に設けられた液晶層とを備え得る。なお、これまでは、ＦＦＳモードの液晶表示装置用のアクティブマトリクス基板を例に説明を行ったが、本発明の実施形態によるアクティブマトリクス基板は、種々の表示モードの液晶表示装置に用いられ得る。本発明の実施形態によるアクティブマトリクス基板は、ＦＦＳ以外の横電界モード（例えばＩＰＳモード）の液晶表示装置や縦電界モード（例えば、ＴＮモードや垂直配向モード）の液晶表示装置にも用いられ得る。また、有機ＥＬ表示装置は、本発明の実施形態によるアクティブマトリクス基板と、画素電極上に設けられた有機層と、有機層上に設けられた共通電極とを備え得る。
　本発明の実施形態によると、酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴの両方を備えたアクティブマトリクス基板に好適な構造を実現することができる。本発明の実施形態によるアクティブマトリクス基板は、液晶表示装置をはじめとする種々の表示装置に好適に用いられる。
　１　　基板
　２　　ベースコート層
　６　　カラーフィルタ層
　７　　平坦化層
　８　　誘電体層
　９ａ　　第１遮光層
　９ｂ　　第２遮光層
　１０　　第１ＴＦＴ
　１１　　結晶質シリコン半導体層
　１２　　第１ゲート電極
　１３　　第１ソース電極
　１４　　第１ドレイン電極
　２０　　第２ＴＦＴ
　２１　　酸化物半導体層
　２２　　第２ゲート電極
　２３　　第２ソース電極
　２４　　第２ドレイン電極
　３０　　画素電極
　３０ａ　　スリット
　３１　　共通電極
　４１　　駆動用ＴＦＴ
　４２　　選択用ＴＦＴ
　４３　　第１の電流切替用ＴＦＴ
　４４　　第２の電流切替用ＴＦＴ
　４５　　キャパシタ
　４６　　有機発光ダイオード
　５０　　第３ＴＦＴ
　５１　　結晶質シリコン半導体層
　５２　　第３ゲート電極
　５３　　第３ソース電極
　６１　　ゲートドライバ回路
　６２　　検査回路
　６３　　ソース切替回路
　６４　　ドライバＩＣ
　１００、２００、３００、４００　　アクティブマトリクス基板
　ＣＨ１　　第１コンタクトホール
　ＣＨ２　　第２コンタクトホール
　ＣＨ３　　第３コンタクトホール
　ＣＨ４　　第４コンタクトホール
　ＣＨ５　　第５コンタクトホール
　ＣＨＰ　　画素コンタクトホール
　ＧＩ１　　第１ゲート絶縁層
　ＧＩ２　　第２ゲート絶縁層
　ＧＩ３　　第３ゲート絶縁層
　ＩＬ１　　第１の絶縁層
　ＩＬ２　　第２の絶縁層
　ＩＬ３　　第３の絶縁層
　ＩＬ４　　第４の絶縁層
　ＧＬ　　ゲートバスライン
　ＧＬ１　　第１ゲートバスライン
　ＧＬ２　　第２ゲートバスライン
　ＳＬ　　ソースバスライン
　ＣＬ　　電流供給配線
　ｎ１　　第１ノード
　ｎ２　　第２ノード
　ＤＲ　　表示領域
　ＦＲ　　周辺領域
　Ｐ　　画素領域

Claims (19)

  1. 　マトリクス状に配列された複数の画素領域によって規定される表示領域と、前記表示領域の周辺に位置する周辺領域とを有するアクティブマトリクス基板であって、
    　基板と、
    　前記基板に支持された第１ＴＦＴであって、前記周辺領域内に配置された第１ＴＦＴと、
    　前記基板に支持された第２ＴＦＴであって、前記表示領域内に配置された第２ＴＦＴと、
    を備え、
    　前記第１ＴＦＴは、活性層として結晶質シリコン半導体層を含み、
    　前記第２ＴＦＴは、活性層として酸化物半導体層を含み、
    　前記第１ＴＦＴおよび前記第２ＴＦＴのそれぞれがトップゲート構造を有する、アクティブマトリクス基板。
  2. 　前記第１ＴＦＴは、
    　前記結晶質シリコン半導体層と、
    　前記結晶質シリコン半導体層上に設けられた第１ゲート絶縁層と、
    　前記第１ゲート絶縁層上に設けられ、前記第１ゲート絶縁層を介して前記結晶質シリコン半導体層に対向する第１ゲート電極と、
    　前記結晶質シリコン半導体層に電気的に接続された第１ソース電極および第１ドレイン電極と、
    を有し、
    　前記第２ＴＦＴは、
    　前記酸化物半導体層と、
    　前記酸化物半導体層上に設けられた第２ゲート絶縁層と、
    　前記第２ゲート絶縁層上に設けられ、前記第２ゲート絶縁層を介して前記酸化物半導体層に対向する第２ゲート電極と、
    　前記酸化物半導体層に電気的に接続された第２ソース電極および第２ドレイン電極と、を有する、請求項１に記載のアクティブマトリクス基板。
  3. 　前記第１ゲート絶縁層を含む第１の絶縁層と、
    　前記第１の絶縁層上に設けられた第２の絶縁層であって、前記第１ゲート電極を覆う部分を含む第２の絶縁層と、
    を備え、
    　前記酸化物半導体層は、前記第２の絶縁層上に設けられており、
    　前記アクティブマトリクス基板は、
    　前記第２の絶縁層上に設けられた第３の絶縁層であって、前記酸化物半導体層、前記第２ゲート絶縁層および前記第２ゲート電極を覆う部分を含む第３の絶縁層をさらに備える、請求項２に記載のアクティブマトリクス基板。
  4. 　前記第２の絶縁層は、積層構造を有しない単一の層である、請求項３に記載のアクティブマトリクス基板。
  5. 　前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極および前記第２ドレイン電極は、前記第３の絶縁層上に設けられており、
    　前記第１ソース電極および前記第１ドレイン電極は、前記第１の絶縁層、前記第２の絶縁層および前記第３の絶縁層に形成された第１コンタクトホールおよび第２コンタクトホールにおいてそれぞれ前記結晶質シリコン半導体層に接続されており、
    　前記第２ソース電極および前記第２ドレイン電極は、前記第３の絶縁層に形成された第３コンタクトホールおよび第４コンタクトホールにおいてそれぞれ前記酸化物半導体層に接続されている、請求項３または４に記載のアクティブマトリクス基板。
  6. 　前記第１ゲート絶縁層を含む第１の絶縁層を備え、
    　前記酸化物半導体層は、前記第１の絶縁層上に設けられており、
    　前記アクティブマトリクス基板は、
    　前記第１の絶縁層上に設けられた第２の絶縁層であって、前記第１ゲート電極、前記酸化物半導体層、前記第２ゲート絶縁層および前記第２ゲート電極を覆う部分を含む第２の絶縁層をさらに備える、請求項２に記載のアクティブマトリクス基板。
  7. 　前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極および前記第２ドレイン電極は、前記第２の絶縁層上に設けられており、
    　前記第１ソース電極および前記第１ドレイン電極は、前記第１の絶縁層および前記第２の絶縁層に形成された第１コンタクトホールおよび第２コンタクトホールにおいてそれぞれ前記結晶質シリコン半導体層に接続されており、
    　前記第２ソース電極および前記第２ドレイン電極は、前記第２の絶縁層に形成された第３コンタクトホールおよび第４コンタクトホールにおいてそれぞれ前記酸化物半導体層に接続されている、請求項６に記載のアクティブマトリクス基板。
  8. 　前記第１ゲート絶縁層および前記第２ゲート絶縁層は、同一の絶縁膜から形成されており、
    　前記第１ゲート電極および前記第２ゲート電極は、同一の導電膜から形成されている、請求項２に記載のアクティブマトリクス基板。
  9. 　前記第１ゲート絶縁層および前記第１ゲート電極を覆う部分と、前記第２ゲート絶縁層および前記第２ゲート電極を覆う部分とを含む第１の絶縁層を備え、
    　前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極および前記第２ドレイン電極は、前記第１の絶縁層上に設けられており、
    　前記第１ソース電極および前記第１ドレイン電極は、前記第１ゲート絶縁層および前記第１の絶縁層に形成された第１コンタクトホールおよび第２コンタクトホールにおいてそれぞれ前記結晶質シリコン半導体層に接続されており、
    　前記第２ソース電極および前記第２ドレイン電極は、前記第１の絶縁層に形成された第３コンタクトホールおよび第４コンタクトホールにおいてそれぞれ前記酸化物半導体層に接続されている、請求項８に記載のアクティブマトリクス基板。
  10. 　前記結晶質シリコン半導体層の下方に設けられ、基板面法線方向から見たときに前記結晶質シリコン半導体層に重なる第１遮光層と、
    　前記酸化物半導体層の下方に設けられ、基板面法線方向から見たときに前記酸化物半導体層に重なる第２遮光層と、
    を備える、請求項１から９のいずれかに記載のアクティブマトリクス基板。
  11. 　前記第２遮光層は、導電材料から形成されており、前記第２ゲート電極に電気的に接続されている、請求項１０に記載のアクティブマトリクス基板。
  12. 　基板面法線方向から見たとき、前記第２ドレイン電極と前記第２ゲート電極とは重ならない、請求項１から１１のいずれかに記載のアクティブマトリクス基板。
  13. 　前記周辺領域に設けられた周辺回路を備え、
    　前記第１ＴＦＴは、前記周辺回路を構成し、
    　前記第２ＴＦＴは、前記複数の画素領域のそれぞれに配置されている請求項１から１２のいずれかに記載のアクティブマトリクス基板。
  14. 　前記複数の画素領域のそれぞれは、前記第２ＴＦＴと、前記第１ＴＦＴの前記結晶質シリコン半導体層と同じ半導体膜から形成された結晶質シリコン半導体層を活性層として含む第３ＴＦＴであって、トップゲート構造を有する第３ＴＦＴとを含む、請求項１から１３のいずれかに記載のアクティブマトリクス基板。
  15. 　前記第３ＴＦＴの前記結晶質シリコン半導体層の一部と、前記第２ＴＦＴの前記酸化物半導体層の一部とが接続されている、請求項１４に記載のアクティブマトリクス基板。
  16. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１から１５のいずれかに記載のアクティブマトリクス基板。
  17. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、結晶質部分を含む、請求項１６に記載のアクティブマトリクス基板。
  18. 　請求項１から１７のいずれかに記載のアクティブマトリクス基板を備えた液晶表示装置。
  19. 　請求項１から１７のいずれかに記載のアクティブマトリクス基板を備えた有機ＥＬ表示装置。
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