JP2018125340A - 表示装置 - Google Patents

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Yuichiro Hanyu
有一郎 羽生
有親 石田
Arichika Ishida
有親 石田
将弘 渡部
Masahiro Watabe
将弘 渡部
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Abstract

【課題】シリコン系半導体の薄膜トランジスタと酸化物半導体の薄膜トランジスタを同一基板内に作製する場合、シリコン半導体と酸化物半導体の相反する特性を克服する必要がある。
【解決手段】表示装置は基板上に薄膜トランジスタを備える。前記薄膜トランジスタは、酸化物半導体膜と第一ゲート絶縁膜と第一ゲート電極とを有する第一トランジスタと、シリコン半導体膜と第二ゲート絶縁膜と第二ゲート電極とを有する第二トランジスタと、を備える。前記第一ゲート絶縁膜は、第一絶縁膜と、第二絶縁膜と、を備える。前記酸化物半導体膜は前記第一絶縁膜と前記基板との間の層に位置する。前記第一絶縁膜は前記シリコン半導体膜と前記基板との間の層に位置すると共に、前記第二絶縁膜と前記基板との間の層に位置する。前記第二ゲート絶縁膜は前記第二絶縁膜と同層で同一の材料の絶縁膜を含む。前記第一ゲート電極と前記第二ゲート電極は同層である。
【選択図】図２

Description

本開示は表示装置に関し、例えばシリコン半導体膜を用いた薄膜トランジスタと酸化物半導体膜を用いた薄膜トランジスタを備える表示装置に適用可能である。
薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）の半導体は用途によって非晶質シリコン、多結晶シリコン、酸化物半導体などが使い分けられている（例えば、特開２０１５−１４４２６５号公報およびそれに対応する米国特許出願公開第２０１５／０１８７９５２号明細書）。多結晶シリコンを用いた薄膜トランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置に適している。また、酸化物半導体を用いた薄膜トランジスタは、非導通時のリーク電流が小さいため、画素のスイッチング素子に適している。
特開２０１５−１４４２６５号公報 米国特許出願公開第２０１５／０１８７９５２号明細書 特開２０１６−１７１３３０号公報 米国特許出願公開第２０１２／０２５２１６０号明細書
多結晶シリコン等のシリコン系半導体は水素による欠陥の終端を行うために水素が必要であり、これに対して、酸化物半導体は水素による還元で初期特性および信頼性の悪化の問題があるため水素の排除が必要である。シリコン系半導体の薄膜トランジスタと酸化物半導体の薄膜トランジスタを同一基板内に作製する場合、上述のシリコン系半導体と酸化物半導体の相反する特性を克服する必要がある。
その他の課題と新規な特徴は、本開示の記述および添付図面から明らかになるであろう。
本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、表示装置は基板上に薄膜トランジスタを備える。前記薄膜トランジスタは、酸化物半導体膜と第一ゲート絶縁膜と第一ゲート電極とを有する第一トランジスタと、シリコン半導体膜と第二ゲート絶縁膜と第二ゲート電極とを有する第二トランジスタと、を備える。前記第一ゲート絶縁膜は、第一絶縁膜と、第二絶縁膜と、を備える。前記酸化物半導体膜は前記第一絶縁膜と前記基板との間に位置する。前記第一絶縁膜は前記シリコン半導体膜と前記基板との間に位置し、前記第一絶縁膜は前記第二絶縁膜と前記基板との間に位置する。前記第二ゲート絶縁膜は前記第二絶縁膜と同層で同一の材料の絶縁膜を含む。前記第一ゲート電極と前記第二ゲート電極は同層である。
実施例１に係る薄膜トランジスタを示す平面図 図１の一点鎖線Ａ１−Ａ２に対応する断面図 図２の薄膜トランジスタの製造方法を表す断面図 図２の薄膜トランジスタの製造方法を表す断面図 図２の薄膜トランジスタの製造方法を表す断面図 図２の薄膜トランジスタの製造方法を表す断面図 図２の薄膜トランジスタの製造方法を表す断面図 図２の薄膜トランジスタの製造方法を表す断面図 図２の薄膜トランジスタの製造方法を表す断面図 図２の薄膜トランジスタの製造方法を表す断面図 図２の薄膜トランジスタの製造方法を表す断面図 図２の薄膜トランジスタの製造方法を表す断面図 実施例２に係る薄膜トランジスタを示す平面図 図１３の一点鎖線Ｂ１−Ｂ２に対応する断面図 液晶表示装置の平面図 図１５のＡ−Ａ断面図 図１５の液晶表示装置の表示領域の断面図 有機ＥＬ表示装置の平面図 図１８のＢ−Ｂ断面図である。 図１８の有機ＥＬ表示装置の表示領域の断面図
実施形態に係る薄膜トランジスタは酸化物半導体膜を用いる薄膜トランジスタとシリコン系半導体膜を用いる薄膜トランジスタとを備え、酸化物半導体膜がシリコン系半導体膜と基板との間に設けられ、酸化物半導体膜とシリコン系半導体膜の層間にフッ素添加シリコン窒化膜（ＳｉＮＦ）やアルミニウム酸化膜（ＡｌＯ）等の水素が透過しない絶縁膜（水素ブロック層）を備える。また、酸化物半導体膜と水素を透過しない絶縁膜との間にシリコン酸化膜（ＳｉＯ）等の酸化半導体膜に酸素を供給可能な酸化膜を備える。ここで、水素を透過しない絶縁膜は酸素も透過しない絶縁膜（酸素ブロック層）である。また、酸化物半導体膜を用いる薄膜トランジスタとシリコン系半導体膜を用いる薄膜トランジスタとは、ゲート電極、ソース電極およびドレイン電極をそれぞれ同層の材料で形成されている。なお、本明細書におけるＡＢ(例：ＳｉＯ)等の表記はそれぞれＡ及びＢを構成元素とする化合物であることを示すものであって、Ａ、Ｂがそれぞれ等しい組成比であることを意味するのではない。それぞれに基本となる組成比が存在するが、一般には製造条件等によりその基本組成から乖離することが多い。ＳｉＮＦもＳｉ、ＮおよびＦを構成元素とすることを意味しているが、その組成比や互いの結合の態様を示すものではない。
水素ブロック層を設けることにより、例えばシリコン系半導体膜のＬＴＰＳ（Low Temperature Poly-Silicon）の水素化時の酸化物半導体膜への水素をブロックし還元を抑制することが可能となり、酸化物半導体膜の薄膜トランジスタの信頼性を向上することができる。なお、酸化物半導体膜と酸素ブロック層の間に酸化膜を酸化物半導体膜に接して設けることにより、酸化物半導体膜に酸素を供給することができる。
また、酸素ブロック層を設けることにより、例えばシリコン系半導体膜の熱処理時の酸化半導体膜からの酸素をブロックすることが可能となり、酸化物半導体の薄膜トランジスタの信頼性を向上することができる。
酸化物半導体膜を用いる薄膜トランジスタとシリコン系半導体膜を用いる薄膜トランジスタのゲート電極、ソース電極およびドレイン電極をそれぞれ同層の材料で同時に形成することで工程数の増加を抑えることができる。
酸化物半導体膜を用いる薄膜トランジスタ側のゲート絶縁膜の層が厚膜化するためゲート耐圧が向上する。
シリコン系半導体膜が酸化物半導体膜よりも上層に形成し、シリコン系半導体膜形成（ＬＴＰＳ等）の熱工程を経ることで酸化物半導体膜の熱処理工程を省略することができる。ただし、本発明の第一の目的は酸化物半導体とシリコン系半導体との間の酸素及び水素の移動を抑制するという点にあり、そのため酸素(水素)ブロック層を設けるという構成を提案している。従って酸化物半導体がシリコン系半導体よりも上層にあるような構成も本発明に含まれる。
以下に、実施例について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
実施例１に係る薄膜とランジスタの構造について図１、２を用いて説明する。図１は実施例１に係る薄膜トランジスタを示す平面図である。図２は図１の一点鎖線Ａ１−Ａ２に対応する断面図である。薄膜トランジスタ１０は、液晶表示装置や有機ＥＬ表示装置などのスイッチング素子および駆動素子として用いられるものであり、第一トランジスタ１１と第二トランジスタ１２とを備える。なお、説明の便宜上、図１、２では、第一トランジスタ１１と第二トランジスタを隣り合わせに配置しているが、この配置に限定されるものではない。
第一トランジスタ１１は、例えば、基板１００にアンダコート膜１０２、酸化物半導体膜２０，ソース領域を構成する金属膜２１Ｓおよびドレイン領域を構成する金属膜２１Ｄ、ゲート絶縁膜３０Ｏ，ゲート電極４０，層間絶縁膜５０，ソース電極６０Ｓおよびドレイン電極６０Ｄがこの順に積層されたトップゲート型の構成を有している。第二トランジスタ１２は、例えば、基板１００にアンダコート膜１０２、層間絶縁膜７０、シリコン系半導体膜８０、ゲート絶縁膜３０Ｓ、ゲート電極４０、層間絶縁膜５０、ソース電極６０Ｓおよびドレイン電極６０Ｄがこの順に積層されたトップゲート型の構成を有している。なお、液晶表示装置の表示領域にはバックライトに曝されるので、第一トランジスタ１１を表示領域に使用する場合は遮光膜をアンダコート膜１０２の下に形成することが好ましい。また、第二トランジスタ１２を表示領域に使用する場合は遮光膜をアンダコート膜１０２の下に形成することが好ましい。この場合、第二トランジスタ１２の遮光膜はアンダコート膜１０２の下でもよいし、アンダコート膜１０２の上に金属膜２１Ｓ、２１Ｄと同層に形成してもよい。なお、アンダコート膜１０２は第一トランジスタ１１の一部であってもよいし、一部でなくてもよい。また、アンダコート膜１０２および層間絶縁膜７０は第二トランジスタ１２の一部であってもよいし、一部でなくてもよい。
基板１００は、例えば、ガラス基板やプラスチック基板などにより構成されている。
酸化物半導体膜２０は、アンダコート膜１０２上に、ゲート電極４０およびその近傍を含む島状に設けられ、第一トランジスタ１１の活性層としての機能を有するものである。酸化物半導体膜２０は、例えば厚みが５０ｎｍ程度であり、ゲート電極４０に対向してチャネル領域を有している。酸化物半導体膜２０上には、ゲート絶縁膜３０およびゲート電極４０がこの順に設けられており、チャネル領域の一方の側には金属膜２１Ｓに接するソース領域、他方の側には金属膜２１Ｄに接するドレイン領域がそれぞれ設けられている。金属膜２１Ｓ、２１Ｄの厚さは１０ｎｍ〜１００ｎｍ、好ましくは３０ｎｍ〜７０ｎｍ、典型的には５０ｎｍである。
酸化物半導体膜２０は、酸化物半導体により構成されている。ここで酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）等の元素と、酸素とを含む化合物である。具体的には、非晶質の酸化物半導体としては、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ：ＩＧＺＯ）が挙げられ、結晶性の酸化物半導体としては、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ：ＩＧＯ）、酸化インジウムスズ（Indium Tin Oxide：ＩＴＯ）、酸化インジウム（ＩｎＯ）等が挙げられる。ＩＧＺＯ等の非晶質の酸化物半導体は透明な酸化物半導体であり、ＴＡＯＳ（Transparent Amorphous Oxide Semiconductor）とも呼ばれる。
第一トランジスタ１１のゲート絶縁膜３０Ｏは、例えば、厚みが３００ｎｍ程度であり、シリコン酸化膜（ＳｉＯ）３１、フッ素添加シリコン窒化膜（ＳｉＮＦ）またはアルミニウム酸化膜（ＡｌＯ）などの水素ブロック層（酸素ブロック層）膜３２、ＳｉＯとシリコン窒化膜（ＳｉＮ）の積層膜３３、ＴＥＯＳ膜（ＳｉＯ）３４により構成されている。ＴＥＯＳ膜とは、テトラエトシキシラン（ＴＥＯＳ）を原料ガスとして用いたＣＶＤ(化学気相析出法)により形成されるＳｉＯ膜のことである。
第二トランジスタ１２の層間絶縁膜７０は第一トランジスタ１１のゲート絶縁膜３０Ｏの一部の層であるＳｉＯ膜３１、フッ素添加シリコン窒化膜（ＳｉＮＦ）またはアルミニウム酸化膜（ＡｌＯ）などの水素ブロック層３２、ＳｉＯとＳｉＮの積層膜３３により構成されている。
シリコン系半導体膜８０は、層間絶縁膜７０上に、ゲート電極４０およびその近傍を含む島状に設けられ、第二トランジスタ１２の活性層としての機能を有するものである。シリコン系半導体膜８０は、例えば厚みが５０ｎｍ程度であり、ゲート電極４０に対向してチャネル領域を有している。シリコン系半導体膜８０上には、ゲート絶縁膜３０Ｓ（ＴＥＯＳ膜３４）およびゲート電極４０がこの順に設けられており、チャネル領域の一方の側にはソース領域、他方の側にはドレイン領域がそれぞれ設けられている。シリコン系半導体膜８０は、例えば非晶質シリコンまたは多結晶シリコンにより構成されている。シリコン系半導体膜８０と酸化物半導体膜２０とは水素ブロック層３２で分離されている。
第二トランジスタ１２のゲート絶縁膜３０Ｓは第一トランジスタ１１のゲート絶縁膜３０Ｏの一部であるＴＥＯＳ膜（ＳｉＯ）３４により構成されている。
第一トランジスタ１１および第二トランジスタ１２のゲート電極４０は同層に形成され、基板１００上の選択的な領域に設けられ、例えば、厚みが１０ｎｍ〜５００ｎｍ、具体的には２００ｎｍ程度であり、モリブデン（Ｍｏ）により構成されている。ゲート電極４０は低抵抗であることが望ましいので、その構成材料としては、例えば、アルミニウム（Ａｌ）または銅（Ｃｕ）などの低抵抗金属が好ましい。また、アルミニウム（Ａｌ）または銅（Ｃｕ）よりなる低抵抗層と、チタン（Ｔｉ）またはモリブデン（Ｍｏ）よりなるバリア層とを組み合わせた積層膜も好ましい。ゲート電極４０の低抵抗化が可能となるからである。
層間絶縁膜５０は、ＴＥＯＳ膜３４およびゲート電極４０に接して設けられている。
第一トランジスタ１１のソース電極６０Ｓおよびドレイン電極６０Ｄは、ゲート絶縁膜３０Ｏおよび層間絶縁膜５０に設けられた接続孔５０Ａを介して金属膜２１Ｓおよび金属膜２１Ｄに接続されている。第二トランジスタ１２のソース電極６０Ｓおよびドレイン電極６０Ｄは、ゲート絶縁膜３０Ｓおよび層間絶縁膜５０に設けられた接続孔５０Ｂを介してソース領域およびドレイン領域に接続されている。第一トランジスタ１１のソース電極６０Ｓおよびドレイン電極６０Ｄと、第二トランジスタ１２のソース電極６０Ｓおよびドレイン電極６０Ｄとは同層で形成され、例えば、厚みが２００ｎｍ程度であり、モリブデン（Ｍｏ）により構成されている。また、ソース電極６０Ｓおよびドレイン電極６０Ｄは、ゲート電極４０と同様に、アルミニウム（Ａｌ）または銅（Ｃｕ）などの低抵抗金属配線により構成されていることが好ましい。更に、アルミニウム（Ａｌ）または銅（Ｃｕ）よりなる低抵抗層と、チタン（Ｔｉ）またはモリブデン（Ｍｏ）よりなるバリア層とを組み合わせた積層膜も好ましい。このような積層膜を用いることにより、配線遅延の少ない駆動が可能となる。
また、ソース電極６０Ｓおよびドレイン電極６０Ｄは、ゲート電極４０直上の領域を回避して設けられていることが望ましい。ゲート電極４０とソース電極６０Ｓおよびドレイン電極６０Ｄとの交差領域に形成される寄生容量を低減することが可能となるからである。
薄膜トランジスタ１０の製造方法について図３〜１２を用いて説明する。図３〜１２は、図２の薄膜トランジスタの製造方法を表す断面図であり、工程順に表している。
まず、図３に示すように、基板１００の全面にＳｉＯ、窒化シリコン（ＳｉＮ）とＳｉＯの積層、アルミニウム酸化膜（ＡｌＯ）とＳｉＯの積層などでアンダコート膜１０２を形成する。
次に、図４に示すように、アンダコート膜１０２の全面に、例えばスパッタリング法により、上述した材料よりなる酸化物半導体膜２０を、５０ｎｍ程度の厚みで形成する。次いで、例えばフォトリソグラフィおよびエッチングにより酸化物半導体膜２０を、チャネル領域およびその一方の側にソース領域、他方の側にドレイン領域を含む島状に成形する。その際、エッチングはウェットエッチングにより加工し、３００〜４００℃の熱処理をすることが好ましい。
次に、図５に示すように、アンダコート膜１０２および酸化物半導体膜２０の全面に、例えばスパッタリング法により、金属膜２１を１０ｎｍ〜１００ｎｍの厚さで形成する。
次に、図６に示すように、例えばフォトリソグラフィおよびエッチングにより、金属膜２１を所望の形状に成形し、ソース領域の金属膜２１Ｓおよびドレイン領域の金属膜２１Ｄを形成する。
続いて、図７に示すように、アンダコート膜１０２、酸化物半導体膜２０、金属膜２１Ｓおよび金属膜２１Ｄの上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition ；化学気相析出）法等により、ＳｉＯ３１を、３００ｎｍ程度の厚みで形成する。ＳｉＯ３１はプラズマＣＶＤ法のほか、反応性スパッタリング法により形成することが可能である。
図８に示すように、ＳｉＯ膜３１の全面に、例えばプラズマＣＶＤ法等により、フッ素添加シリコン窒化膜（ＳｉＮＦ）またはアルミニウム酸化膜（ＡｌＯ）などの水素ブロック層（酸素ブロック層）３２を、１０〜５０ｎｍ程度の厚みで形成する。アルミニウム酸化膜（ＡｌＯ）は、反応性スパッタリング法，ＣＶＤ法または原子層成膜法により形成することが可能である。
図９に示すように、ＳｉＯとＳｉＮ膜の積層膜３３を、例えばプラズマＣＶＤ法等により、３００ｎｍ程度の厚みで形成する。
積層膜３３の全面に、例えばプラズマＣＶＤ法等により、アモルファスシリコン膜を５０ｎｍ程度の厚さで形成し、脱水素アニール処理を行い、レーザアニールより多結晶化して、低温ポリシリコン（ＬＴＰＳ）膜を形成する。次いで、例えばフォトリソグラフィおよびエッチングにより、低温ポリシリコン膜の形状を所望の形状に成形しシリコン系半導体膜８０を形成する。
図１０に示すように、シリコン系半導体膜８０および積層膜３３の上に、例えばテトラエトキシシラン（TetraEthOxySilane ：ＴＥＯＳ（Ｓｉ(ＯＣ２Ｈ５)４））という液体を用いたプラズマＣＶＤ法等により、ＳｉＯ膜（ＴＥＯＳ膜）３４を形成する。
その後、図１１に示すように、ＴＥＯＳ膜３４の上に、例えばスパッタリング法により、モリブデン（Ｍｏ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）等の単層膜あるいは積層膜よりなるゲート電極材料膜を、２００ｎｍ程度の厚みで形成する。ゲート電極材料膜を形成したのち、例えばフォトリソグラフィおよびエッチングにより、ゲート電極材料膜を所望の形状に成形して、酸化物半導体膜２０およびシリコン系半導体膜８０のチャネル領域上にゲート電極４０を形成する。
ゲート絶縁膜３０Ｏ、３０Ｓおよびゲート電極４０の上に、例えばプラズマＣＶＤ法等により、ＳｉＯの単層膜またはＳｉＯとＳｉＮの積層膜などの層間絶縁膜５０を、３００ｎｍ程度の厚みで形成する。ＳｉＯおよびＳｉＮ膜はプラズマＣＶＤ法のほか、反応性スパッタリング法により形成することが可能である。
続いて、図１２に示すように、例えばフォトリソグラフィおよびエッチングにより、層間絶縁膜５０とゲート絶縁膜３０Ｏ、および層間絶縁膜５０とゲート絶縁膜３０Ｓにそれぞれ接続孔５０Ａ、５０Ｂを形成する。そののち、層間絶縁膜５０の上に、例えばスパッタリング法により、例えばモリブデン（Ｍｏ）膜を２００ｎｍの厚みで形成し、フォトリソグラフィおよびエッチングにより所定の形状に成形する。これにより、図２に示したように、接続孔５０Ａを介してソース電極６０Ｓおよびドレイン電極６０Ｄをソース領域の金属膜２１Ｓおよびドレイン領域の金属膜２１Ｄに接続する。また、接続孔５０Ｂを介してソース電極６０Ｓおよびドレイン電極６０Ｄをシリコン系半導体膜８０のソース領域およびドレイン領域に接続する。以上により、図２に示した薄膜トランジスタ１０が完成する。
実施例２に係る薄膜トランジスタは、実施例１の金属膜２１Ｓおよび金属膜２１Ｄを用いない例である。実施例２に係る薄膜とランジスタの構造について図１３、１４を用いて説明する。図１３は実施例２に係る薄膜トランジスタを示す平面図である。図１４は図１３の一点鎖線Ｂ１−Ｂ２に対応する断面図である。
薄膜トランジスタ１０Ａは、液晶表示装置や有機ＥＬ表示装置などのスイッチング素子および駆動素子として用いられるものであり、第一トランジスタ１１Ａと第二トランジスタ１２Ａとを備える。なお、説明の便宜上、図１３、１４では、第一トランジスタ１１Ａと第二トランジスタ１２Ａを隣り合わせに配置しているが、この配置に限定されるものではない。薄膜トランジスタ１０Ａは、金属膜２１Ｓ、２１Ｄを除いて、薄膜トランジスタ１０と同様な構造であり、同様に製造される。
第一トランジスタ１１Ａは、例えば、基板１００にアンダコート膜１０２、酸化物半導体膜２０、ゲート絶縁膜３０Ｏ、ゲート電極４０、層間絶縁膜５０、ソース電極６０Ｓおよびドレイン電極６０Ｄがこの順に積層されたトップゲート型の構成を有している。第二トランジスタ１２Ａは、例えば、基板１００にアンダコート膜１０２、層間絶縁膜７０、シリコン系半導体膜８０、ゲート絶縁膜３０Ｓ，ゲート電極４０，層間絶縁膜５０、ソース電極６０Ｓおよびドレイン電極６０Ｄがこの順に積層されたトップゲート型の構成を有している。液晶表示装置の表示領域にはバックライトに晒されるので、第一トランジスタ１１Ａを表示領域に使用する場合は遮光膜をアンダコート膜１０２の下に形成することが好ましい。また、第二トランジスタ１２Ａを表示領域に使用する場合は遮光膜をアンダコート膜１０２の下に形成することが好ましい。
酸化物半導体膜２０は、アンダコート膜１０２上に、ゲート電極４０およびその近傍を含む島状に設けられ、第一トランジスタ１１Ａの活性層としての機能を有するものである。酸化物半導体膜２０は、例えば厚みが５０ｎｍ程度であり、ゲート電極４０に対向してチャネル領域を有している。酸化物半導体膜２０上には、ゲート絶縁膜３０およびゲート電極４０がこの順に設けられており、チャネル領域の一方の側にはソース電極６０Ｓに接するソース領域、他方の側にはドレイン電極６０Ｄに接するドレイン領域がそれぞれ設けられている。酸化物半導体膜２０は、実施例１の酸化物半導体膜２０と同様な材料で構成されている。
第一トランジスタ１１Ａのゲート絶縁膜３０Ｏ、３０Ｓは、それぞれ実施例１の第一トランジスタ１１のゲート絶縁膜３０Ｏ、３０Ｓと同様な材質および構造である。
第二トランジスタ１２Ａの層間絶縁膜７０は、実施例１の第二トランジスタ１２の層間絶縁膜７０と同様な材料および構造である。
第二トランジスタ１２Ａのシリコン系半導体膜８０、ゲート絶縁膜３０Ｓ、ゲート電極４０は、実施例１の第二トランジスタ１２のと同様である。
層間絶縁膜５０は、ＴＥＯＳ膜３４およびゲート電極４０に接して設けられている。
第一トランジスタ１１Ａのソース電極６０Ｓおよびドレイン電極６０Ｄは、ゲート絶縁膜３０Ｏおよび層間絶縁膜５０に設けられた接続孔５０Ａを介して酸化物半導体膜２０のソース領域およびドレイン領域に接続されている。第二トランジスタ１２Ａのソース電極６０Ｓおよびドレイン電極６０Ｄは、実施例１の第二トランジスタ１２と同様に、ゲート絶縁膜３０Ｓおよび層間絶縁膜５０に設けられた接続孔５０Ｂを介してソース領域およびドレイン領域に接続されている。
薄膜トランジスタ１０Ａの製造方法について以下説明する。
まず、実施例１と同様に、基板１００の上にアンダコート膜１０２を形成する。次に、実施例１と同様に、アンダコート膜１０２の上に酸化物半導体膜２０を島状に形成する。続いて、アンダコート膜１０２、酸化物半導体膜２０、の上に、実施例１と同様に、ゲートＳｉＯ３１を形成する。以下の工程は実施例１と同様である。以上により、図１４に示した薄膜トランジスタ１０Ａが完成する。
＜適用例１＞
薄膜トランジスタ１０、１０Ａをスイッチング素子として備えた表示装置について説明する。図１５は、実施例１または実施例２に係る薄膜トランジスタが適用される液晶表示装置の平面図である。図１６は、図１５のＡ−Ａ断面図である。図１７は液晶表示装置の表示領域の断面図である。液晶表示装置１では、基板１００と対向基板２００が対向して形成され、基板１００と対向基板２００の間に液晶層３００（図１７参照）が挟持されている。基板１００の下には下偏光板１３０が貼り付けられ、対向基板２００の上側には上偏光板２３０が貼り付けられている。
基板１００は対向基板２００よりも大きく形成され、基板１００が１枚になっている部分が端子部１５０となっており、液晶表示装置１に外部から信号や電力を供給するためのフレキシブル配線基板１６０が接続される。液晶表示パネルは自身では発光しないので、液晶表示装置１は背面にバックライト４００を配置している。
液晶表示装置１は、図１５に示すように、表示領域２４０と周辺領域２５０に分けることができる。表示領域２４０には多数の画素がマトリクス状に形成され、各画素はスイッチング素子である薄膜トランジスタを有している。周辺領域には、走査線、映像信号線等を駆動するための、駆動回路が形成されている。
画素に使用される薄膜トランジスタは、リーク電流が小さいことが必要なので、酸化物半導体を用い、周辺駆動回路に使用される薄膜トランジスタは移動度が大きい必要があるので、ＬＴＰＳを使用することが合理的である。
図１７において、基板１００の上にＴＦＴアレイ層１２０が形成されている。ＴＦＴアレイ層１２０は図２、１４で示す薄膜トランジスタ１０、１０Ａの層構造を有している。図１６では、その上に有機パッシベーション膜１１７が形成されている。
図１７はＩＰＳ方式の液晶表示装置の場合であり、有機パッシベーション膜１１７の上にコモン電極１２１が平面状に形成されている。コモン電極１２１を覆って容量絶縁膜１２２が形成され、その上に画素電極１２３が形成されている。画素電極１２３は、櫛歯状あるいはストライプ状である。画素電極１２３を覆って液晶分子３０１を初期配向させるための配向膜１２４が形成されている。
画素電極１２３とコモン電極１２１の間に映像信号が印加されると、矢印で示すように電気力線が発生し、液晶分子３０１を回転させて液晶層３００の透過率を制御することによって、画像を形成する。
図１７において液晶層３００を挟んで対向基板２００が配置されている。対向基板２００にはカラーフィルタ２０１とブラックマトリクス２０２が形成されている。カラーフィルタ２０１とブラックマトリクス２０２を覆ってオーバーコート膜２０３が形成され、その上に液晶分子３０１を初期配向させるための配向膜２０４が形成されている。
液晶表示装置１において、画素電極１２３に映像信号が書き込まれると、画素電極１２３とコモン電極１２１と容量絶縁膜１２２によって形成される保持容量によって、１フレームの間、電圧が保持される。この時薄膜トランジスタのリーク電流が大きいと、画素電極１２３の電圧が変化し、フリッカ等が発生して、良好な画像を形成できなくなる。酸化物半導体膜で構成される薄膜トランジスタ１０、１０Ａを用いることによって、リーク電流が小さい、良好な画像を有する液晶表示装置を実現することができる。
＜適用例２＞
実施例１乃至２で説明した薄膜トランジスタは、有機ＥＬ表示装置にも適用することが出来る。図１８は、有機ＥＬ表示装置２の平面図である。図１９は図１８のＢ−Ｂ断面図である。図２０は有機ＥＬ表示装置の表示領域の断面図である。
図１８において、表示領域２４０と周辺領域２５０が形成されている。表示領域２４０には、有機ＥＬ駆動薄膜トランジスタやスイッチング薄膜トランジスタが形成されている。スイッチング薄膜トランジスタには、リーク電流の小さい酸化物半導体膜で構成される薄膜トランジスタ１０、１０Ａが好適である。周辺駆動回路は薄膜トランジスタによって形成されるが、主に、ＬＴＰＳ薄膜トランジスタが用いられる。
図１８において、表示領域２４０を覆って反射防止用偏光板２２０が貼り付けられている。有機ＥＬ表示装置には反射電極が形成されているので、外光反射を抑えるために偏光板２２０が使用されている。表示領域２４０以外の部分に端子部１５０が形成され、端子部１５０には有機ＥＬ表示装置に電源や信号を供給するためのフレキシブル配線基板１６０が接続している。
図１９において、基板１００に有機ＥＬ層を含む表示素子層２１０が形成されている。表示素子層２１０は図１８の表示領域２４０に対応して形成されている。有機ＥＬ材料は水分によって分解するので、外部からの水分の侵入を防止するために、表示素子層２１０を覆って保護膜２１４がＳｉＮ等によって形成されている。保護膜２１４の上に偏光板２２０が貼り付けられている。また、表示素子層２１０以外の部分には端子部１５０が形成され、端子部１５０にフレキシブル配線基板１６０が接続している。
図２０において、基板１００の上にＴＦＴアレイ層１２０が形成されている。図２、１４で示す薄膜トランジスタ１０、１０Ａの層構造を有している。図２０において、ＴＦＴアレイ層１２０の上に有機パッシベーション膜１１７が形成されている。
図２０において、有機パッシベーション膜１１７の上にカソードとしての下部電極２１１が形成されている。下部電極は反射電極としてのＡｌ合金等と、カソードとしてのＩＴＯ（Indium Tin Oxide）等との積層膜で形成されている。下部電極２１１の上には、有機ＥＬ層２１２が形成されている。有機ＥＬ層２１２は、例えば電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層等で形成される。有機ＥＬ層２１２の上には、アノードとしての上部電極２１３が形成される。上部電極２１３は、透明導電膜であるＩＺＯ（Indium Zinc Oxide）、ＩＴＯ等によって形成されるほか、銀等の金属の薄膜で形成される場合もある。上部電極２１３を覆って保護膜２１４がＳｉＮ等によって形成され、保護膜２１４には反射を防止するための偏光板２２０が粘着材２２１によって接着している。
ＴＦＴアレイ層には、駆動薄膜トランジスタ、スイッチング薄膜トランジスタ等の種々の薄膜トランジスタが形成されるが、薄膜トランジスタ１０、１０Ａを用いることによって、ＬＴＰＳ薄膜トランジスタと酸化物半導体薄膜トランジスタを共通のプロセスで形成できるので、ＬＴＰＳ薄膜トランジスタと酸化物半導体薄膜トランジスタの種々の組み合わせを用いることが出来るため、画像品質の優れた、かつ、消費電力の小さい有機ＥＬ表示装置を実現することができる。
１…液晶表示装置、２…有機ＥＬ表示装置、１０…薄膜トランジスタ、２０…酸化物半導体薄膜、２１Ｓ…金属膜、２１Ｄ…金属膜、３０Ｏ、３０Ｓ…ゲート絶縁膜、３１…シリコン酸化膜、３２…水素ブロック層（酸素ブロック層）、３４…ＴＥＯＳ膜、４０…ゲート電極、５０…層間絶縁膜、６０Ｓ…ソース電極、６０Ｄ…ドレイン電極、７０…層間絶縁膜、８０…シリコン系半導体膜、１００…基板、２００…対向基板

Claims (18)

  1. 表示装置は、基板上に薄膜トランジスタを備え、
    前記薄膜トランジスタは、
    酸化物半導体膜と第一ゲート絶縁膜と第一ゲート電極とを有する第一トランジスタと、
    シリコン半導体膜と第二ゲート絶縁膜と第二ゲート電極とを有する第二トランジスタと、
    を備え、
    前記第一ゲート絶縁膜は、
    第一絶縁膜と、
    第二絶縁膜と、
    を備え、
    前記酸化物半導体膜は前記第一絶縁膜と前記基板との間に位置し、
    前記第一絶縁膜は前記シリコン半導体膜と前記基板との間に位置し、
    前記第一絶縁膜は前記第二絶縁膜と前記基板との間に位置し、
    前記第二ゲート絶縁膜は前記第二絶縁膜と同層で同一の材料の絶縁膜を含み、
    前記第一ゲート電極と前記第二ゲート電極は同層である。
  2. 請求項１の表示装置において、
    前記第一絶縁膜は、水素の透過を抑止する絶縁膜である。
  3. 請求項１の表示装置において、
    前記第一ゲート絶縁膜は、さらに、前記第一絶縁膜と前記酸化物半導体膜との間に位置する第三絶縁膜を備え、
    前記第一絶縁膜は酸素の透過を抑止する絶縁膜である。
  4. 請求項３の表示装置において、
    前記第一ゲート絶縁膜は、さらに、前記シリコン半導体膜と前記第一絶縁膜との間に位置する第四絶縁膜を備える。
  5. 請求項１の表示装置において、
    前記第一絶縁膜はフッ素添加シリコン窒化膜またはアルミニウム酸化膜である。
  6. 請求項１の表示装置において、
    前記酸化物半導体膜は光学的に透明かつ非晶質であり、
    前記シリコン半導体膜は結晶構造を含む。
  7. 請求項４の表示装置において、
    前記第二絶縁膜および前記第三絶縁膜はシリコン酸化膜であり、
    前記第四絶縁膜はシリコン酸化膜と窒化シリコンとの積層膜である。
  8. 請求項１の表示装置において、さらに、
    前記第一ゲート電極および前記第二ゲート電極に接する第一層間絶縁膜と、
    前記第一層間絶縁膜の上層に形成される第一トランジスタのソース電極およびドレイン電極と、
    前記第一トランジスタのソース電極およびドレイン電極と同層の前記第二トランジスタのソース電極およびドレイン電極と、
    を備える。
  9. 請求項８の表示装置において、さらに、
    前記酸化物半導体膜のソース領域と前記第一トランジスタのソース電極との間に設けられる第一金属膜と、
    前記酸化物半導体膜のドレイン領域と前記第一トランジスタのソース電極との間に設けられる第二金属膜と、
    を備える。
  10. 請求項１の表示装置において、
    前記シリコン半導体膜と前記基板との間にアンダコート膜を備え、
    前記酸化物半導体膜と前記基板との間に前記アンダコート膜を備え、
    前記シリコン半導体膜と前記基板との間に前記第一ゲート絶縁膜を備える。
  11. 表示装置は、基板上に薄膜トランジスタを備え、
    前記薄膜トランジスタは、
    酸化物半導体膜と第一ゲート絶縁膜と第一ゲート電極とを有する第一トランジスタと、
    シリコン半導体膜と第二ゲート絶縁膜と第二ゲート電極とを有する第二トランジスタと、
    を備え、
    前記第二ゲート絶縁膜は、第一絶縁膜と、第二絶縁膜と、
    を備え、
    前記シリコン半導体膜は前記第一絶縁膜と前記基板との間に位置し、
    前記第一絶縁膜は前記酸化物半導体膜と前記基板との間に位置し、
    前記第一絶縁膜は前記第二絶縁膜と前記基板との間に位置し、
    前記第二ゲート絶縁膜は前記第二絶縁膜と同層で同一の材料の絶縁膜を含み、
    前記第一ゲート電極と前記第二ゲート電極は同層である。
  12. 請求項１１の表示装置において、
    前記第二ゲート絶縁膜は、さらに、前記第一絶縁膜と前記シリコン半導体膜との間に位置する第三絶縁膜を備え、
    前記第一絶縁膜は水素及び酸素の透過を抑止する絶縁膜である。
  13. 請求項１１の表示装置において、さらに、
    前記第一ゲート電極および前記第二ゲート電極に接する第一層間絶縁膜と、
    前記第一層間絶縁膜の上層に形成される第一トランジスタのソース電極およびドレイン電極と、
    前記第一トランジスタのソース電極およびドレイン電極と同層の前記第二トランジスタのソース電極およびドレイン電極と、
    を備える。
  14. 請求項１１の表示装置において、
    前記シリコン半導体膜と前記基板との間にアンダコート膜を備え、
    前記酸化物半導体膜と前記基板との間に前記アンダコート膜を備え、
    前記酸化物半導体膜と前記基板との間に前記第一ゲート絶縁膜を備える。
  15. 請求項１０または１４の表示装置において、さらに、
    前記シリコン半導体膜と前記基板との間に遮光膜を備え、
    前記酸化物半導体膜と前記基板との間に遮光膜を備える。
  16. 請求項１乃至１５のいずれか１項の表示装置において、
    前記第一トランジスタは表示領域に形成され、前記第二トランジスタは周辺領域に形成されている。
  17. 請求項１乃至１５のいずれか１項の表示装置において、
    前記表示装置は液晶表示装置である。
  18. 請求項１乃至１５のいずれか１項の表示装置において、
    前記表示装置は有機ＥＬ表示装置である。
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