KR20110100580A - 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 표시 장치 - Google Patents

박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 표시 장치 Download PDF

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다까시게 후지모리
도시아끼 아라이
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Abstract

균일하고 양호한 전기적 특성을 갖고 제조 단계들의 수를 감소시킬 수 있는 간단한 구성을 갖는 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 구비하는 표시 장치를 제공한다. 박막 트랜지스터는 게이트 전극과, 비정질막과 결정화막의 적층 구조를 갖는 산화물 반도체막과, 결정화막에 접하도록 배치된 소스 전극과 드레인 전극을 포함한다.

Description

박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 표시 장치{THIN FILM TRANSISTOR, METHOD OF MANUFACTURING THE THIN FILM TRANSISTOR, AND DISPLAY DEVICE}
본 발명은 산화물 반도체를 이용한 박막 트랜지스터(TFT; Thin Film Transistor), 박막 트랜지스터를 제조하는 방법 및 박막 트랜지스터를 구비하는 표시 장치에 관한 것이다.
산화 아연(ZnO) 또는 산화 인듐 갈륨 아연(IGZO) 등의 산화물 반도체는, 반도체 디바이스의 활성층으로서 우수한 성질을 나타내고, 최근에는 TFT, 발광 디바이스 및 투명 도전막을 위해 사용되도록 점점 더 개발되고 있다.
예를 들어, 산화물 반도체를 이용하는 TFT는, 큰 전자 이동도를 갖고, 이에 따라 액정 표시 장치를 위해 사용되고 있는 비정질 실리콘(a-Si:H)을 채널에 사용하는 것에 비해 뛰어난 전기적 특성을 갖는다. 또한, 산화물 반도체를 이용하는 TFT는 실온 부근의 저온에서 채널이 성막되더라도 높은 이동도를 기대할 수 있는 이점을 갖는다.
예를 들어, 채널로서 IGZO 막 등의 비정질 산화물 반도체막을 이용하는 TFT에서는 전기적 특성이 균일하다고 알려져 있다(예를 들어, 이하 특허문헌의 0047 단락 참조).
일본 특허공개공보 제2009-99847호 (단락 0047)
그러나, 비정질 산화물 반도체막은 약액에 대한 내성이 낮고, 이에 따라 산화물 반도체막 상에 형성된 막을 에칭할 때 습식 에칭을 사용하는 것이 어렵다는 문제가 있었다.
예를 들어, a-SiTFT는 일반적으로 에칭 스토퍼 막을 설치하지 않고 채널로 되는 비도핑(non-doped) a-Si 막과 인 도핑(phosphor-doped) a-Si 막 상에 소스 및 드레인 전극들을 직접 배치한 채널 에치형(channel etch type)이라 칭하는 구조를 이용한다. 이러한 채널 에치형 TFT의 제조 단계에서는, 예를 들어, 인 도핑 a-Si에 대한 소스 및 드레인 전극들의 에칭 선택비를 충분히 높게 할 수 있으므로, 습식 에칭시 소스 및 드레인 전극들만을 선택적으로 에칭할 수 있다. 후속하여, 인 도핑 a-Si 막 및 비도핑 a-Si 막을 에칭하여, 채널 에치형 TFT를 형성할 수 있다. 따라서, a-Si TFT의 경우에는, 채널 에치형을 이용할 수 있고, 이는 에칭 스토퍼층을 필요로 하지 않으므로, 구성이 간단하여, 제조 단계들의 삭감이 가능하게 된다.
이러한 채널 에치형 구조를 산화물 반도체를 이용한 TFT에 적용하는 경우에는, 소스 및 드레인 전극들의 에칭 단계 동안 소스 및 드레인 전극들 아래의 산화물 반도체막도 에칭되지만, 채널로 되는 산화물 반도체막의 일부는 남겨둘 필요가 있다. 따라서, 산화물 반도체막의 두께를 약 200nm로 비교적 크게 할 필요가 있다.
그러나, 산화물 반도체막의 두께를 소정의 두께 이상으로 증가시키면, TFT의 전기적 특성이 악화되며, 또한 산화물 반도체막의 성막 시간이 길어진다고 알려져 있다. 따라서, 산화물 반도체를 사용한 TFT에서는, 비정질 실리콘 TFT와는 달리, 채널 에치형을 실제로 적용하기가 곤란하였다.
비교적 저온의 단계에서 결정화하기 쉬운, 산화아연(ZnO), IZO(산화 인듐 아연), IGO(산화 인듐 갈륨)와 같은 산화물 반도체를 채널에 사용하는 것도 가능하다. 그러나, 결정화된 산화물 반도체막을 채널로서 사용하는 TFT에서는, 결정립계(crystal grain boundaries)에 기인한 결함 때문에 균일한 전기적 특성을 얻는 것이 어렵다는 문제가 있었다.
균일하고 양호한 전기적 특성을 갖고 제조 단계들의 삭감을 가능하게 하는 간단한 구성을 갖는 박막 트랜지스터, 그 박막 트랜지스터를 제조하는 방법 및 그 박막 트랜지스터를 구비하는 표시 장치를 제공하는 것이 바람직하다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, 게이트 전극과, 비정질막과 결정화막의 적층 구조를 갖는 산화물 반도체막과, 결정화막에 접하도록 배치된 소스 및 드레인 전극들을 포함한다.
본 발명의 실시예에 따른 박막 트랜지스터에서는, 산화물 반도체막이, 비정질막과 결정화막의 적층 구조를 갖고 있으므로, 비정질막에 의해 균일성이 뛰어난 전기적 특성이 확보된다. 또한, 소스 전극 및 드레인 전극이 결정화막에 접하도록 배치되어 있으므로, 제조 단계에서 소스 및 드레인 전극들 또는 에칭 스토퍼층을 포함하는 상층을 에칭할 때, 산화물 반도체막의 에칭을 억제한다. 이에 따라, 산화물 반도체막의 두께를 두껍게 할 필요가 없어서, 양호한 전기적 특성을 얻게 된다.
본 발명의 일 실시예에 따른 박막 트랜지스터의 제1 제조 방법은 이하의 (A) 단계 내지 (E) 단계를 포함한다.
(A) 기판 상에 게이트 전극을 형성하는 단계
(B) 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계
(C) 상기 게이트 절연막 상에, 산화물 반도체를 포함하는 비정질막 및 산화물 반도체를 포함하는 결정화막의 적층막을 이 순서대로 형성하는 단계
(D) 상기 적층막을 에칭에 의해 성형하여 상기 비정질막과 상기 결정화막의 적층 구조를 갖는 산화물 반도체막을 형성하는 단계
(E) 상기 결정화막 상에 금속막을 형성하고, 상기 금속막을 에칭하여 소스 전극과 드레인 전극을 형성하는 단계
본 발명의 일 실시예에 따른 박막 트랜지스터의 제2 제조 방법은 이하의 (A) 단계 내지 (F) 단계를 포함한다.
(A) 기판 상에 게이트 전극을 형성하는 단계,
(B) 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계
(C) 상기 게이트 절연막 상에, 산화물 반도체를 포함하는 비정질막과 저융점의 비정질막(low-melting point amorphous film) - 상기 저융점의 비정질막은 상기 비정질막의 융점보다 낮은 융점을 갖는 산화물 반도체를 포함함 - 의 적층막을 이 순서대로 형성하는 단계
(D) 상기 적층막을 에칭에 의해 성형하는 단계
(E) 상기 저융점의 비정질막을 어닐링하여 결정화막을 형성하여 상기 비정질막과 상기 결정화막의 적층 구조를 갖는 산화물 반도체막을 형성하는 단계
(F) 상기 결정화막 상에 금속막을 형성하고, 상기 금속막을 에칭하여 소스 전극과 드레인 전극을 형성하는 단계
본 발명의 일 실시예에 따른 표시 장치는 박막 트랜지스터들과 화소들을 포함하고, 상기 박막 트랜지스터들 각각은 본 발명의 실시예에 따른 박막 트랜지스터로 구성된다.
본 발명의 실시예에 따른 표시 장치에서는, 각 화소가 영상 표시를 위한 본 발명의 실시예에 따른 박막 트랜지스터에 의해 구동된다.
본 발명의 실시예의 박막 트랜지스터에 따르면, 산화물 반도체막이 비정질막과 결정화막의 적층 구조를 구비하므로, 균일한 전기적 특성을 얻을 수 있다. 또한, 소스 전극 및 드레인 전극을 결정화막에 접하도록 배치하므로, 제조 단계에서 상층을 에칭할 때 산화물 반도체막의 에칭을 억제하고, 이에 따라 산화물 반도체막의 두께를 두껍게 할 필요가 없어, 결국 양호한 전기적 특성을 얻을 수 있다. 이에 따라, 그 박막 트랜지스터를 이용하여 표시 장치를 구성하면, 균일하고 양호한 표시가 가능하게 된다.
본 발명의 실시예의 박막 트랜지스터의 제1 제조 방법에 따르면, 비정질막과 결정화막의 적층 구조를 갖는 산화물 반도체막을 형성한 후, 그 결정화막 상에 금속막을 형성하고, 금속막을 에칭하여 소스 전극 및 드레인 전극을 형성하므로, 채널 에치형을 이용하는 경우에 산화물 반도체막에 대한 소스 및 드레인 전극들의 습식 에칭 선택비를 높이는 것이 가능하게 된다. 이에 따라, 간단한 채널 에치형 구성을 이용할 수 있어서, 제조 단계들의 삭감이 가능하게 된다.
본 발명의 실시예의 박막 트랜지스터의 제2 제조 방법에 따르면, 산화물 반도체를 포함하는 비정질막과 저융점의 비정질막 - 상기 저융점의 비정질막은 상기 비정질막의 융점보다 낮은 융점을 갖는 산화물 반도체를 포함함 - 의 적층막을 형성한 후, 그 적층막을 에칭에 의해 성형하므로, 저가의 습식 에칭에 의해 적층막을 소정의 형상으로 용이하게 가공할 수 있다. 또한, 저융점의 비정질막을 어닐링하여 결정화막으로 형성하여, 비정질막과 결정화막의 적층 구조를 갖는 산화물 반도체막을 형성한 후, 결정화막 상에 금속막을 형성하고, 이 금속막을 에칭하여 소스 전극 및 드레인 전극을 형성하고 있다. 따라서, 채널 에치형을 이용하는 경우에, 산화물 반도체막에 대한 소스 및 드레인 전극들의 습식 에칭 선택비를 높이는 것이 가능하게 된다. 이에 따라, 간단한 채널 에치형 구성을 이용할 수 있어서, 제조 단계들의 삭감이 가능하게 된다.
본 발명의 다른 목적, 특징, 이점 및 추가 목적, 특징 이점은 이하의 설명으로부터 더욱 명백해질 것이다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 구조를 도시하는 단면도이다.
도 2a 내지 도 2c는 도 1에 도시한 박막 트랜지스터의 제조 방법을 단계 순으로 도시하는 단면도이다.
도 3a와 도 3b는 도 2c에 계속되는 단계들을 도시하는 단면도이다.
도 4a 내지 도 4d는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조 방법을 단계 순으로 도시하는 단면도이다.
도 5a 내지 도 5c는 도 4d에 계속되는 단계들을 도시하는 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 박막 트랜지스터의 구성을 도시하는 단면도이다.
도 7a 내지 도 7d는 도 6에 도시한 박막 트랜지스터의 제조 방법을 단계 순으로 도시하는 단면도이다.
도 8은 본 발명의 제4 실시예에 따른 박막 트랜지스터의 구조를 도시하는 단면도이다.
도 9a 내지 도 9c는 도 7에 도시한 박막 트랜지스터의 제조 방법을 단계 순으로 도시하는 단면도이다.
도 10a 내지 도 10d는 도 9c에 계속되는 단계들을 도시하는 단면도이다.
도 11은 적용예 1에 따른 표시 장치의 회로 구성을 도시하는 도면이다.
도 12는 도 11에 도시한 화소 구동 회로의 일례를 도시하는 등가 회로도이다.
도 13은 적용예 2의 외관을 도시하는 사시도이다.
도 14a는 적용예 3의 표면측으로부터 본 외관을 나타내는 사시도이며, 도 14b는 이면측으로부터 본 외관을 도시하는 사시도이다.
도 15는 적용예 4의 외관을 도시하는 사시도이다.
도 16은 적용예 5의 외관을 도시하는 사시도이다.
도 17a 내지 도 17g는 적용예 6의 도로서, 도 17a는 적용예 6의 개방 상태의 정면도, 도 17b는 그 측면도, 도 17c는 폐쇄 상태의 정면도, 도 17d는 좌측면도, 도 17e는 우측면도, 도 17f는 상면도, 도 17g는 하면도이다.
이하, 본 발명의 바람직한 실시예들을 도면을 참조하여 상세하게 설명한다. 이하의 순서로 설명한다.
1. 제1 실시예 (보텀 게이트형 박막 트랜지스터; 채널 에치형; 비정질막과 결정화막의 적층막을 형성하고, 그 적층막을 에칭에 의해 가공하는 제조 방법의 예)
2. 제2 실시예 (보텀 게이트형 박막 트랜지스터; 채널 에치형; 비정질막과 저융점의 비정질막의 적층막을 형성하고, 그 적층막을 에칭에 의해 가공한 후, 저융점의 비정질막을 어닐링하여 결정화막을 형성하는 제조 방법의 예)
3. 제3 실시예 (보텀 게이트형 박막 트랜지스터; 에칭 스토퍼형)
4. 제4 실시예 (톱 게이트형 박막 트랜지스터)
5. 적용예들
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터(1)의 단면 구조를 도시한다. 박막 트랜지스터(1)는, 액정 디스플레이나 유기 EL(ElectroLuminescence)의 구동 소자로서 사용되며, 예를 들어, 기판(11) 상에 게이트 전극(20), 게이트 절연막(30), 산화물 반도체막(40), 소스 전극(50S), 드레인 전극(50D) 및 보호막(60)이 이 순서로 적층된 보텀 게이트형(역 스태거형)의 구성을 구비한다. 산화물 반도체막(40)은 게이트 전극(20)에 대향하는 채널 영역(40A)을 갖고, 소스 전극(50S)의 단부 및 드레인 전극(50D)의 단부는 채널 영역(40A) 상에 배치된다. 다시 말하면, 박막 트랜지스터(1)는 채널 에치형 트랜지스터이다.
기판(11)은 유리 기판, 플라스틱 막 등으로 구성된다. 플라스틱 재료로는, 예를 들어 PET(폴리에틸렌 테레프탈레이트), PEN(폴리에틸렌 나프탈레이트)이 있다. 산화물 반도체막(40)은 후술하는 스퍼터링법에 의해 기판(11)을 가열하지 않고 성막되므로, 저가의 플라스틱 막을 이용할 수 있다.
게이트 전극(20)은 박막 트랜지스터(1)에 게이트 전압을 인가하여 그 게이트 전압에 의해 산화물 반도체막(40)의 전자 밀도를 제어한다. 기판(11) 상의 선택적 영역에 배치되는 게이트 전극(20)은, 예를 들어, 10nm 내지 500nm의 두께를 갖고, 백금(Pt), 티타늄(Ti), 루테늄(Ru), 몰리브덴(Mo), 구리(Cu), 텅스텐(W) 및 니켈(Ni)로 이루어지는 군 중에서 하나 이상을 포함하는 금속 단체 또는 합금으로 구성되어 있다.
게이트 절연막(30)은, 예를 들어, 50nm 내지 1㎛의 두께를 갖고, 실리콘 산화막, 실리콘 질화막, 실리콘 질화 산화막 또는 산화 알루미늄 막의 단층 막 또는 적층 막으로 구성되어 있다.
산화물 반도체막(40)은, 예를 들어, 게이트 전극(20)과 그 근방을 포함하는 아일랜드 형상으로 배치되고, 소스 전극(50S)과 드레인 전극(50D) 사이에 채널 영역(40A)을 갖도록 배치된다. 산화물 반도체막(40)은, 산화 아연을 주성분으로 하는 투명한 산화물 반도체로서, 예를 들어 IGZO(산화 인듐 갈륨 아연), 산화 아연, IZO, IGO, AZO(알루미늄 도핑 산화 아연) 또는 GZO(갈륨 도핑 산화 아연)가 있다. 여기서, 산화물 반도체는 인듐, 갈륨, 아연 또는 주석과 같은 원소 및 산소를 포함하는 화합물을 의미한다.
산화물 반도체막(40)은, 비정질막(41)과 결정화막(42)의 적층 구조를 구비한다. 소스 전극(50S)과 드레인 전극(50D)은 결정화막(42)에 접하도록 배치된다. 구체적으로, 산화물 반도체막(40)은, 게이트 전극(20)측으로부터 비정질막(41) 및 결정화막(42)을 이 순서대로 적층한 적층 구조를 구비한다. 이에 의해, 박막 트랜지스터(1)는 균일하고 양호한 전기적 특성을 가질 수 있다.
박막 트랜지스터(1)의 채널로서 기능하는 비정질막(41)은 산화물 반도체막(40)의 게이트 전극(20)측 상에 배치된다. 비정질막(41)은, 예를 들어, 10nm 내지 50nm 정도의 두께를 갖고, IGZO 등의 비정질 산화물 반도체로 구성되어 있다.
제조 단계에서 상층에 대한 에칭 선택비를 확보하는 결정화막(42)은 산화물 반도체막(40)의 소스 전극(50S)과 드레인 전극(50D)측 상에 배치되어 있다. 결정화막(42)은, 예를 들어, 10nm 내지 50nm 정도의 두께를 갖고, 산화 아연, IZO, IGO 등의 결정화된 산화물 반도체로 구성되어 있다.
산화물 반도체막(40)의 두께(비정질막(41)과 결정화막(42)의 총 두께)는 제조 단계에서의 어닐링 동안 산소 공급 효율을 고려하여 예를 들어 20nm 내지 100nm 정도가 바람직하다.
소스 전극(50S) 및 드레인 전극(50D)은, 예를 들어, 몰리브덴, 알루미늄, 구리, 티타늄 등의 금속막, ITO(Indium Tin Oxide; 산화 인듐 주석)나 산화 티타늄 등의 산소 함유 금속막, 또는 이러한 막들의 적층막으로 구성되어 있다. 구체적으로, 소스 전극(50S) 및 드레인 전극(50D)은, 예를 들어, 50nm 두께의 몰리브덴층, 500nm 두께의 알루미늄층, 50nm 두께의 몰리브덴층을 순서대로 적층한 구조를 갖는다.
소스 전극(50S) 및 드레인 전극(50D)은 ITO 또는 산화 티타늄 등의 산소 함유 금속막으로 구성되는 것이 바람직하다. 산화물 반도체막(40)이 강력한 산소 친화성을 갖는 금속과 접촉하게 되면, 산소가 산화물 반도체막(40)으로부터 탈리(detach)되어 그 산화물 반도체막에 격자 결함이 형성될 수 있다. 따라서, 소스 전극(50S) 및 드레인 전극(50D)을 산화물 반도체막(40)로부터 산소가 탈리되는 것을 방지하는 산소 함유 금속막으로 구성함으로써, 박막 트랜지스터(1)의 전기적 특성을 안정시킬 수 있다.
보호막(60)은, 예를 들어, 산화 알루미늄 막, 실리콘 산화막 또는 실리콘 질화막의 단층 막 또는 적층 막으로 구성되어 있다. 특히, 산화 알루미늄 막이 바람직하다. 산화 알루미늄 막은 배리어 성능이 뛰어난 보호막(60)으로서 기능할 수 있으므로, 수분 흡착으로 인한 산화물 반도체막(40)의 전기적 특성의 변화를 억제할 수 있어서, 산화물 반도체막(40)의 전기적 특성을 안정화시킬 수 있다. 또한, 산화 알루미늄 막을 포함하는 보호막(60)은 박막 트랜지스터(1)의 특성을 열화시키지 않고 성막될 수 있다. 또한, 높은 밀도의 산화 알루미늄 막을 사용함으로써, 보호막(60)의 배리어 성능을 더욱 높게 개선할 수 있어서, 산화물 반도체막(40)의 전기적 특성을 열화시키는 수소나 수분의 역효과를 억제할 수 있다.
박막 트랜지스터(1)는, 예를 들어, 다음과 같이 제조될 수 있다.
도 2a 내지 도 2c는 박막 트랜지스터(1)의 제조 방법을 단계 순으로 도시한 것이다. 우선, 예를 들어, 스퍼터링법이나 증착법을 사용하여, 기판(11) 상의 전체 면에 걸쳐 게이트 전극(20)의 재료가 되는 금속막을 형성한다. 다음으로, 도 2a에 도시한 바와 같이, 기판(11) 상에 형성된 금속막을, 예를 들어, 포토리소그래피 단계 및 에칭 단계에 의해 패터닝하여 게이트 전극(20)을 형성한다.
다음으로, 도 2a에 도시한 바와 같이, 예를 들어 플라즈마 CVD(Chemical Vapor Deposition; 화학 기상 성장)법 또는 스퍼터링법에 의해, 기판(11)과 게이트 전극(20) 상의 전체 면에 걸쳐, 예를 들어, 실리콘 질화막과 실리콘 산화막의 적층막을 포함하는 게이트 절연막(30)을 형성한다.
구체적으로는, 원료 가스로서 실란, 암모니아, 질소 등의 가스를 사용하는 플라즈마 CVD법에 의해 실리콘 질화막을 형성하고, 원료 가스로서 실란, 1산화 2질소를 포함하는 가스를 사용하는 플라즈마 CVD법에 의해 실리콘 산화막을 형성한다.
게이트 절연막(30)을 형성한 후, 도 2b에 도시한 바와 같이, 예를 들어, 스퍼터링법에 의해, 상술한 두께 및 재료의 비정질막(41)을 형성한다. 구체적으로, 예를 들어, IGZO 세라믹을 타겟으로 하는 DC 스퍼터링법에 의해 아르곤과 산소의 혼합 가스를 이용하는 플라즈마 방전에 의해 게이트 절연막(30) 상에 IGZO로 된 비정질막(41)을 형성한다. 또한, 플라즈마 방전 전에 진공 챔버(도시하지 않음) 내의 진공도가 1×10-4Pa 이하로 될 때까지 진공 챔버를 배기한 후, 아르곤과 산소의 혼합 가스를 도입한다.
채널로 되는 비정질막(41)의 캐리어 농도는 산화물 형성 동안 아르곤과 산소 간의 유량비를 변화시킴으로써 제어될 수 있다.
비정질막(41)을 형성한 후, 도 2b에 도시한 바와 같이, 예를 들어, 스퍼터링법에 의해, 상술한 두께 및 재료의 결정화막(42)을 형성한다. 구체적으로, 예를 들어, IZO 세라믹을 타겟으로 하는 DC 스퍼터링법에 의해 IZO로 된 결정화막(42)을 형성한다. 이러한 식으로, 비정질막(41)과 결정화막(42)의 적층막(43)을 형성한다.
적층막(43)을 형성한 후, 도 2c에 도시한 바와 같이, 예를 들어, 포토리소그래피 및 에칭에 의해 적층막(43)을 소정의 형상, 예를 들어, 게이트 전극(20)과 그 근방을 포함하는 아일랜드 형상으로 성형한다. 이에 의해, 비정질막(41)과 결정화막(42)의 적층 구조를 갖는 산화물 반도체막(40)을 형성한다.
산화물 반도체막(40)을 형성한 후, 도 3a에 도시한 바와 같이, 예를 들어, 스퍼터링법에 의해, 산화물 반도체막(40)의 결정화층(42) 상에 50nm 두께의 몰리브덴층, 500nm 두께의 알루미늄층, 50nm 두께의 몰리브덴층을 순서대로 형성하여, 3층인 적층 구조의 금속막(50A)을 형성한다.
다음으로, 그 적층 구조를 갖는 금속막(50A)을, 인산, 질산 및 아세트산을 함유하는 혼합액을 이용하는 습식 에칭법에 의해 패터닝하여, 도 3b에 도시한 바와 같이 소스 전극(50S) 및 드레인 전극(50D)을 형성한다. 소스 전극(50S) 및 드레인 전극(50D)(금속막(50A))이 결정화막(42) 상에 배치되어 있으므로, 산화물 반도체막(40)에 대한 소스 전극(50S) 및 드레인 전극(50D))(금속막(50A))의 습식 에칭 선택비가 높다. 이에 따라, 산화물 반도체막(40)의 에칭을 억제하면서 소스 전극(50S) 및 드레인 전극(50D)을 선택적으로 에칭할 수 있다.
소스 전극(50S) 및 드레인 전극(50D)을 형성한 후, 예를 들어, 플라즈마 CVD법 또는 스퍼터링법에 의해, 상술한 재료로 된 보호막(60)을 형성한다. 이것으로 도 1에 도시한 박막 트랜지스터(1)의 제조가 종료된다.
박막 트랜지스터(1)에서는, 도시하지 않은 배선층을 통해 게이트 전극(20)에 소정의 임계 전압 이상의 전압(게이트 전압)이 인가되면, 산화물 반도체막(40)의 채널 영역(40A)에 전류(드레인 전류)가 발생한다. 산화물 반도체막(40)은 비정질막(41)과 결정화막(42)의 적층 구조를 갖고 있으므로, 비정질막(41)에 의해 균일성이 높은 전기적 특성이 확보된다. 또한, 소스 전극(50S) 및 드레인 전극(50D)이 결정화막(42)에 접하도록 배치되므로, 제조 단계에서 소스 전극(50S) 및 드레인 전극(50D)을 에칭할 때, 산화물 반도체막(40)의 에칭이 억제된다. 따라서, 산화물 반도체막(40)의 두께를 증가시킬 필요가 없어서, 양호한 전기적 특성을 얻는다.
이러한 식으로, 본 실시예의 박막 트랜지스터(1)에서는, 산화물 반도체막(40)이 비정질막(41)과 결정화막(42)의 적층 구조를 구비하므로, 비정질막(41)에 의해 균일성이 높은 전기적 특성을 얻을 수 있다. 또한, 소스 전극(50S) 및 드레인 전극(50D)이 결정화막(42)에 접하도록 배치되므로, 제조 단계에서 소스 전극(50S) 및 드레인 전극(50D)을 에칭할 때, 산화물 반도체막(40)의 에칭을 억제할 수 있다. 따라서, 산화물 반도체막(40)의 두께를 두껍게 할 필요가 없어서, 양호한 전기적 특성을 얻을 수 있다.
본 실시예의 박막 트랜지스터(1)의 제조 방법에서는, 비정질막(41)과 결정화막(42)의 적층 구조를 갖는 산화물 반도체막(40)을 형성한 후, 결정화막(42) 상에 금속막(50A)을 형성하고, 금속막(50A)을 에칭하여 소스 전극(50S) 및 드레인 전극(50D)를 형성한다. 따라서, 채널 에치형을 이용하는 경우에, 산화물 반도체막(40)에 대한 소스 전극(50S) 및 드레인 전극(50D)의 습식 에칭 선택비를 높게 할 수 있다. 따라서, 박막 트랜지스터는 간단한 채널 에칭형 구성을 이용할 수 있어서, 제조 단계들을 삭감할 수 있다. 또한, 산화물 반도체막(40)의 두께를 두껍게 할 필요가 없어서, 성막 시간과 비용을 삭감할 수 있다.
제2 실시예
도 4a 내지 도 4d 및 도 5a 내지 도 5c는 본 발명의 제2 실시예에 따른 박막 트랜지스터(1)의 제조 방법을 단계 순으로 도시한 것이다. 이 제조 방법은, 비정질막과 저융점의 비정질막의 적층막을 형성하고, 이 적층막을 에칭에 의해 가공한 후, 저융점의 비정질막을 어닐링하여 결정화막을 형성한다는 점에서 제1 실시예의 제조 방법과 상이하다. 따라서, 제1 실시예와 동일한 단계들에 대해서는 도 2a 내지 도 2c 및 도 3a와 도 3b를 참조하여 설명한다.
우선, 도 4a에 도시한 바와 같이, 제1 실시예와 마찬가지로 하여, 기판(11) 상에 게이트 전극(20) 및 게이트 절연막(30)을 순서대로 형성한다.
다음으로, 도 4b에 도시한 바와 같이, 예를 들어 스퍼터링법에 의해, 상술한 두께 및 재료로 된 비정질막(41)을 형성한다. 구체적으로, 예를 들어, IGZO 세라믹을 타겟으로 하는 DC 스퍼터링법을 이용하여 아르곤과 산소의 혼합 가스에 의한 플라즈마 방전에 의해 게이트 절연막(30) 상에 IGZO로 된 비정질막(41)을 형성한다. 또한, 플라즈마 방전 전에 진공 챔버(도시하지 않음)의 진공도가 1×10-4Pa 이하로 될 때까지 진공 챔버를 배기한 후, 아르곤과 산소의 혼합 가스를 도입한다.
채널이 되는 비정질막(41)의 캐리어 농도는 산화물 형성 동안 아르곤과 산소 간의 유량비를 변화시킴으로써 제어될 수 있다.
비정질막(41)을 형성한 후, 도 4b에 도시한 바와 같이, 예를 들어, 스퍼터링법에 의해, 비정질막(41)의 융점보다 낮은 융점을 갖는 산화물 반도체를 포함하는 저융점의 비정질막(42A)을 형성한다. 구체적으로, 예를 들어, IZO 세라믹을 타겟으로 하는 DC 스퍼터링법에 의해 그리고 스퍼터링 조건을 제어함으로써 IZO로 된 저융점의 비정질막(42A)을 형성한다. 이러한 식으로, 비정질막(41)과 저융점의 비정질막(42A)의 적층막(43A)이 형성된다.
적층막(43A)을 형성한 후, 도 4c에 도시한 바와 같이, 예를 들어, 포토리소그래피 및 에칭에 의해 적층막(43A)을 소정의 형상, 예를 들어, 게이트 전극(20)과 그 근방을 포함하는 아일랜드 형상으로 성형한다. 비정질막(41)과 저융점의 비정질막(42A) 모두는 비정질 상태이므로, 인산, 질산 및 아세트산을 함유하는 혼합액을 이용하여 습식 에칭을 수행할 수 있어서, 저 비용화가 가능하다.
적층막(43A)을 성형한 후, 도 4d에 도시한 바와 같이, 저융점의 비정질막(42A)에 대하여, 예를 들어, 200℃ 내지 400℃ 정도의 어닐링 처리 A를 행함으로써, 결정화막(42)을 형성한다. 이에 의해, 비정질막(41)과 저융점의 비정질막(42A)의 적층 구조를 갖는 산화물 반도체막(40)이 형성된다.
산화물 반도체막(40)을 형성한 후, 도 5a에 도시한 바와 같이, 산화물 반도체막(40)의 결정화막(42) 상에, 예를 들어, 스퍼터링법에 의해 50nm 두께의 몰리브덴층, 500nm 두께의 알루미늄층 및 50nm 두께의 몰리브덴층을 순서대로 형성하여, 3층 적층 구조의 금속막(50A)이 형성된다.
다음으로, 그 적층 구조를 갖는 금속막(50A)을, 인산, 질산 및 아세트산을 함유하는 혼합액을 이용하는 습식 에칭법에 의해 패터닝하여, 도 5b에 도시한 바와 같이 소스 전극(50S) 및 드레인 전극(50D)을 형성한다. 소스 전극(50S) 및 드레인 전극(50D)(금속막(50A))은 결정화막(42) 상에 배치되어 있으므로, 산화물 반도체막(40)에 대한 소스 전극(50S)과 드레인 전극(50D)(금속막(50A))의 습식 에칭 선택비가 높다. 따라서, 산화물 반도체막(40)의 에칭을 억제하면서 소스 전극(50S) 및 드레인 전극(50D)을 선택적으로 에칭할 수 있다.
소스 전극(50S) 및 드레인 전극(50D)를 형성한 후, 도 5c에 도시한 바와 같이, 예를 들어, 플라즈마 CVD법 또는 스퍼터링법에 의해, 상술한 재료로 된 보호막(60)을 형성한다. 이것으로 도 1에 도시한 박막 트랜지스터(1)의 제조가 종료된다.
이러한 식으로, 본 실시예의 박막 트랜지스터(1)의 제조 방법에서는, 산화물 반도체를 포함하는 비정질막(41) 및 비정질막(41)의 융점보다 낮은 융점을 갖는 산화물 반도체를 포함하는 저융점의 비정질막(42A)의 적층막(43A)을 형성한 후, 그 적층막(43A)을 에칭에 의해 성형한다. 따라서, 저가의 습식 에칭에 의해 적층막(43A)을 소정의 형상으로 용이하게 가공할 수 있다. 또한, 저융점의 비정질막(42A)을 어닐링 처리함으로써 결정화막(42)을 형성하고, 비정질막(41)과 결정화막(42)의 적층 구조를 갖는 산화물 반도체막(40)을 형성한 후, 결정화막(42) 상에 금속막(50A)을 형성하고, 금속막(50A)을 에칭하여 소스 전극(50S) 및 드레인 전극(50D)을 형성한다. 따라서, 채널 에치형을 적용하는 경우에, 산화물 반도체막(40)에 대한 소스 전극(50S)과 드레인 전극(50D)의 습식 에칭 선택비를 높게 할 수 있다. 따라서, 박막 트랜지스터는 간단한 채널 에치형 구성을 이용할 수 있어서, 제조 단계들의 수를 삭감할 수 있다.
제3 실시예
도 6은 본 발명의 제3 실시예에 따른 박막 트랜지스터(1A)의 단면 구성을 도시한 것이다. 박막 트랜지스터(1A)는, 이 박막 트랜지스터가 채널 영역(40A) 상에 에칭 스토퍼층(70)이 배치되고 에칭 스토퍼층(70) 상에 소스 전극(50S)의 단부와 드레인 전극(50D)의 단부가 배치된 에칭 스토퍼형 TFT라는 점을 제외하고, 제1 실시예와 동일한 구성을 갖는다. 따라서, 대응하는 구성 요소에는 동일한 번호나 부호를 부여하여 설명한다.
채널 보호막으로서 기능하는 에칭 스토퍼층(70)은, 예를 들어, 50nm 내지 500nm의 두께, 구체적으로는 약 200nm의 두께를 갖고, 실리콘 산화막, 실리콘 질화막 또는 산화 알루미늄 막의 단층 막 또는 이러한 막들의 적층막으로 구성된다.
박막 트랜지스터(1A)는, 예를 들어, 다음과 같이 제조될 수 있다. 제1 실시예와 동일한 단계들에 대해서는 도 2a 내지 도 2c 및 도 3a와 도 3b를 참조하여 설명한다.
우선, 제1 실시예와 동일한 방식으로, 도 2a에 도시한 단계에 따라 기판(11) 상에 게이트 전극(20) 및 게이트 절연막(30)을 형성한다.
다음으로, 제1 실시예와 마찬가지로 하여, 도 2b에 도시한 단계에 따라 게이트 절연막(30) 상에 비정질막(41)과 결정화막(42)의 적층막(43)을 형성한다.
다음으로, 제1 실시예와 마찬가지로 하여, 도 2c에 도시한 단계에 따라 적층막(43)을 소정의 형상, 예를 들어, 게이트 전극(20)과 그 근방을 포함하는 아일랜드 형상으로 성형한다. 이에 의해, 비정질막(41)과 결정화막(42)의 적층 구조를 갖는 산화물 반도체막(40)이 형성된다.
이어서, 도 7a에 도시한 바와 같이, 산화물 반도체막(40)의 결정화막(42) 상에, 실리콘 산화막, 실리콘 질화막 또는 산화 알루미늄의 단층 막 또는 이러한 막들의 적층막을 포함하는 절연막(70A)을, 예를 들어, 200nm 정도의 두께로 형성한다.
절연막(70A)을 형성한 후, 도 7b에 도시한 바와 같이, 예를 들어, 포토리소그래피 및 에칭을 이용하여 절연막(70A)을 소정의 형상으로 성형함으로써, 에칭 스토퍼층(70)을 형성한다. 에칭 스토퍼층(70)(절연막(70A))이 결정화막(42) 상에 배치되어 있으므로, 산화물 반도체막(40)에 대한 에칭 스토퍼층(70)(절연막(70A))의 습식 에칭 선택비가 높다. 따라서, 산화물 반도체막(40)의 에칭을 억제하면서 에칭 스토퍼층(70)을 선택적으로 에칭할 수 있어서, 채널 영역(40A) 상에서의 에칭 스토퍼층(70)의 에칭을 중단시킬 수 있다. 또한, 건식 에칭에 의해 가공되기 힘든 산화 알루미늄 막 등의 막을 에칭 스토퍼층(70)로서 이용하더라도, 습식 에칭에 의해 그 막을 용이하게 가공할 수 있다.
에칭 스토퍼층(70)을 형성한 후, 도 7c에 도시한 바와 같이, 산화물 반도체막(40)의 결정화층(42) 상에, 예를 들어, 스퍼터링법에 의해, 50nm 두께의 몰리브덴층, 500nm 두께의 알루미늄층 및 50nm 두께의 몰리브덴층을 순서대로 형성하여, 3층 적층 구조의 금속막(50A)을 형성한다.
계속해서, 그 적층 구조의 금속막(50A)을, 인산, 질산 및 아세트산을 함유하는 혼합액을 이용하는 습식 에칭법에 의해 패터닝하여, 도 7d에 도시한 바와 같이 소스 전극(50S) 및 드레인 전극(50D)을 형성한다.
소스 전극(50S) 및 드레인 전극(50D)을 형성한 후, 예를 들어, 플라즈마 CVD법 또는 스퍼터링법에 의해, 상술한 재료로 된 보호막(60)을 형성한다. 이것으로 도 6에 도시한 박막 트랜지스터(1A)의 제조가 종료된다.
박막 트랜지스터(1A)의 작용 및 효과는 제1 실시예와 동일하다.
제3 실시예에서는, 산화물 반도체막(40)을 형성하는 단계에 있어서, 제1 실시예와 마찬가지로 비정질막(41)과 결정화막(42)의 적층막(43)을 형성하고, 그 적층막(43)을 에칭에 의해 가공하는 경우에 대하여 설명하였지만, 제2 실시예와 마찬가지로 하여, 비정질막(41)과 저융점의 비정질막(42A)의 적층막(43A)을 형성하고, 그 적층막(43A)을 에칭에 의해 가공한 후, 저융점의 비정질막(42A)을 어닐링하여 결정화막(42)을 형성하는 것도 가능하다.
제4 실시예
도 8은 본 발명의 제4 실시예에 따른 박막 트랜지스터(1B)의 단면 구성을 도시한 것이다. 박막 트랜지스터(1B)는, 기판(11) 상에, 산화물 반도체막(40), 게이트 절연막(30), 게이트 전극(20), 층간 절연막(80), 소스 전극(50S)과 드레인 전극(50D)이 순서대로 적층된 톱 게이트형 TFT(스태거 구조)이다. 이러한 점을 제외하고는, 박막 트랜지스터(1B)는 제1 실시예와 동일한 구성을 갖는다. 따라서, 대응하는 구성 요소에는 동일한 번호나 부호를 부여해서 설명한다.
게이트 전극(20), 게이트 절연막(30), 소스 전극(50S) 및 드레인 전극(50D)은 제1 실시예와 마찬가지로 구성되어 있다.
산화물 반도체막(40)은 기판(11)측으로부터 비정질막(41) 및 결정화막(42)을 이 순서대로 구비한다. 즉, 본 실시예에서는, 결정화막(42)이 산화물 반도체막(40)의 게이트 전극(20)과는 반대측에 배치되어 있다. 그러나, 트랜지스터 특성은 비정질막(41)에 의해 제어되므로, 비정질막(41)은 제1 실시예와 마찬가지로 균일한 전기적 특성을 확보하도록 기능한다. 비정질막(41) 및 결정화막(42)의 두께 및 재료는 제1 실시예와 마찬가지이다.
산화물 반도체막(40)은, 게이트 전극(20)에 대향하는 채널 영역(40A)을 구비하고, 채널 영역(40A) 이외의 저 저항 영역(low-resistance region; 40B)을 구비한다. 저 저항 영역(40B)은, 채널 영역(40A) 이외의 영역에서도 기생 저항에 의해 박막 트랜지스터(1B)의 온 전류가 감소되도록 1% 정도의 원자 농도의 수소가 도입되어 저항이 감소된 것이다. 소스 전극(50S) 및 드레인 전극(50D)은 저 저항 영역(40B)의 결정화막(42)에 접하도록 배치된다.
층간 절연막(80)은, 예를 들어, 약 300nm 두께의 실리콘 산화막(81)과, 약 50nm 두께의 산화 알루미늄 막(82)을 기판(11)측으로부터 순서대로 적층한 구성을 갖고 있다.
박막 트랜지스터(1B)는, 예를 들어, 다음과 같이 제조될 수 있다.
도 9a 내지 도 9c 및 도 10a 내지 도 10d는 박막 트랜지스터(1B)의 제조 방법을 단계 순으로 도시한 것이다. 우선, 도 9a에 도시한 바와 같이, 기판(11) 상에, 예를 들어, 스퍼터링법에 의해 상술한 두께 및 재료로 된 비정질막(41)을 형성한다. 구체적으로, 예를 들어, IGZO 세라믹을 타겟으로 하는 DC 스퍼터법을 이용하여 아르곤과 산소의 혼합 가스를 이용하는 플라즈마 방전에 의해 게이트 절연막(30) 상에 IGZO로 된 비정질막(41)을 형성한다. 또한, 플라즈마 방전 전에 진공 챔버(도시하지 않음)의 진공도가 1×10-4Pa 이하로 될 때까지 진공 챔버를 배기한 후, 아르곤과 산소의 혼합 가스를 도입한다.
채널이 되는 비정질막(41)의 캐리어 농도는 산화물 형성 동안 아르곤과 산소 간의 유량비를 변화시킴으로써 제어될 수 있다.
다음으로, 도 9a에 도시한 바와 같이, 예를 들어, 스퍼터링법에 의해, 상술한 두께 및 재료로 된 결정화막(42)을 형성한다. 구체적으로, 예를 들어, IZO 세라믹을 타겟으로 하는 DC 스퍼터법에 의해 IZO로 된 결정화막(42)을 형성한다. 이러한 식으로, 비정질막(41)과 결정화막(42)의 적층막(43)이 형성된다.
다음으로, 도 9b에 도시한 바와 같이, 예를 들어, 포토리소그래피 및 에칭에 의해 적층막(43)을 소정의 형상, 예를 들어 게이트 전극(20)과 그 근방을 포함하는 아일랜드 형상으로 형성한다. 이에 의해, 비정질막(41)과 결정화막(42)의 적층 구조를 갖는 산화물 반도체막(40)이 형성된다.
다음으로, 도 9b에 도시한 바와 같이, 기판(11)과 산화물 반도체막(40) 상의 전체 면에 걸쳐, 제1 실시예와 마찬가지로 하여, 예를 들어, 플라즈마 CVD법에 의해, 상술한 두께 및 재료로 된 게이트 절연막(30)을 형성한다.
게이트 절연막(30)을 형성한 후, 도 9b에 도시한 바와 같이, 게이트 절연막(30) 상에, 산화물 반도체막(40)과 겹치는 위치에, 제1 실시예와 마찬가지로 하여, 상술한 두께 및 재료로 된 게이트 전극(20)을 형성한다.
게이트 전극(20)을 형성한 후, 도 9c에 도시한 바와 같이, 플라즈마 CVD법 등에 의한 수소 가스를 함유하는 플라즈마 처리, 이온 도핑 또는 이온 주입에 의해, 산화물 반도체막(40)의 게이트 전극(20)에 대응하는 영역 이외의 영역에, 예를 들어 1% 정도의 원자 농도의 수소를 도입한다. 이에 의해, 산화물 반도체막(40)에는, 게이트 전극(20)에 대향하도록 채널 영역(40A)이 형성되고, 채널 영역(40A) 이외의 영역에는 수소가 도입된 저 저항 영역(40B)이 형성된다.
저 저항 영역(40B)을 형성한 후, 도 10a에 도시한 바와 같이, 예를 들어, 플라즈마 CVD법 또는 스퍼터링법에 의해, 상술한 두께의 실리콘 산화막(81)과 산화 알루미늄 막(82)을 적층하여, 층간 절연막(80)을 형성한다.
층간 절연막(80)을 형성한 후, 도 10b에 도시한 바와 같이, 층간 절연막(80) 및 게이트 절연막(30)에, 예를 들어, 에칭에 의해 접속 홀(80A)을 배치하여, 접속 홀(80A) 내에 산화물 반도체막(40)의 결정화막(42)을 노출시킨다. 층간 절연막(80) 및 게이트 절연막(30)이 결정화막(42) 상에 배치되어 있으므로, 결정화막(42)의 에칭 레이트가 층간 절연막(80) 및 게이트 절연막(30)에 비하여 충분히 낮아서, 산화물 반도체막(40)에 대한 층간 절연막(80)과 게이트 절연막(30)의 습식 에칭 선택비가 높다. 따라서, 산화물 반도체막(40)의 에칭을 억제하면서 층간 절연막(80)과 게이트 절연막(30)을 선택적으로 에칭할 수 있어서, 접속 홀(80A)을 용이하게 형성할 수 있다. 또한, 건식 에칭에 의해 가공하기 어려운 산화 알루미늄 막(82)도 습식 에칭에 의해 용이하게 가공할 수 있다.
계속해서, 도 10c에 도시한 바와 같이, 층간 절연막(80) 및 접속 홀(80A) 내의 결정화막(42) 상에, 예를 들어, 스퍼터링법에 의해, 50nm 두께의 몰리브덴층, 500nm 두께의 알루미늄층, 50nm 두께의 몰리브덴층을 순서대로 형성하여 3층 적층 구조의 금속막(50A)을 형성한다.
계속해서, 적층 구조의 금속막(50A)을, 인산, 질산 및 아세트산을 함유하는 혼합액을 이용하는 습식 에칭법에 의해 패터닝하여, 도 10d에 도시한 바와 같이, 소스 전극(50S)과 드레인 전극(50D)을 형성한다. 이것으로 도 8에 도시한 박막 트랜지스터(1B)의 제조가 종료된다.
박막 트랜지스터(1B)의 작용 및 효과는 제1 실시예와 마찬가지이다.
제4 실시예에서는, 산화물 반도체막(40)을 형성하는 단계에 있어서, 제1 실시예와 마찬가지로 비정질막(41)과 결정화막(42)의 적층막(43)을 형성하고, 그 적층막(43)을 에칭에 의해 가공하는 경우에 대해서 설명하였지만, 제2 실시예와 마찬가지로 하여, 비정질막(41)과 저융점의 비정질막(42A)의 적층막(43A)을 형성하고, 적층막(43A)을 에칭에 의해 가공한 후에, 저융점의 비정질막(42A)을 어닐링하여 결정화막(42)을 형성하는 것도 가능하다.
적용예 1
도 11은 박막 트랜지스터(1)를 구동 소자로서 구비하는 표시 장치의 회로 구성을 도시한 것이다. 표시 장치(90)는, 예를 들어, 액정 디스플레이나 유기 EL 디스플레이이며, 구동 패널(91) 상에 매트릭스 형상으로 배치된 복수의 화소(10R, 10G, 10B) 및 이러한 화소(10R, 10G, 10B)를 구동하기 위한 다양한 구동 회로들이 형성된 것이다. 화소(10R, 10G, 10B)는 적색(R: Red), 녹색(G: Green), 청색(B: Blue)을 발광하는 액정 표시 소자 또는 유기 EL 소자이다. 이러한 3개의 화소(10R, 10G, 10B)를 하나의 픽셀로 하는 복수의 픽셀에 의해 표시 영역(110)이 구성되어 있다. 구동 패널(91) 상에는, 영상 표시용 드라이버인 신호선 구동 회로(120)와 주사선 구동 회로(130) 및 화소 구동 회로(150)를 포함하는 구동 회로들이 배치되어 있다. 구동 패널(91)에는, 화소(10R, 10G, 10B)와 구동 회로들을 밀봉하기 위한 도시하지 않은 밀봉 패널이 접합된다.
도 12는 화소 구동 회로(150)의 등가 회로도이다. 화소 구동 회로(150)는 박막 트랜지스터(1, 1A 또는 1B)인 트랜지스터(Tr1, Tr2)를 갖는 액티브형 구동 회로이다. 트랜지스터(Tr1, Tr2)의 사이에는 캐패시터(Cs)가 배치되고, 제1 전원 라인(Vcc)과 제2 전원 라인(GND) 사이에서는 화소(10R)(또는 화소(10G 또는 10B))가 트랜지스터(Tr1)에 직렬로 접속되어 있다. 이러한 화소 구동 회로(150)에서는, 열방향으로 신호선(120A)이 복수 배치되고, 행 방향으로 주사선(130A)이 복수 배치되어 있다. 각 신호선(120A)은 신호선(120A)을 통해 트랜지스터(Tr2)의 소스 전극에 화상 신호를 공급하는 신호선 구동 회로(120)에 접속된다. 각 주사선(130A)은 주사선(130A)을 통해 트랜지스터(Tr2)의 게이트 전극에 주사 신호를 순차 공급하는 주사선 구동 회로(130)에 접속된다. 이러한 표시 장치(90)는, 예를 들어, 다음 적용예 2 내지 6에서 예시한 전자 기기에 탑재될 수 있다.
적용예 2
도 13은 텔레비전 장치의 외관을 도시한 것이다. 이 텔레비전 장치는, 예를 들어, 프론트 패널(310)과 필터 유리(320)를 포함하는 영상 표시 화면(300)을 구비한다.
적용예 3
도 14a와 도 14b는 디지털 스틸 카메라의 외관을 도시한 것이다. 이 디지털 스틸 카메라는, 예를 들어, 플래시용 발광부(410), 표시부(420), 메뉴 스위치(430) 및 셔터 버튼(440)을 갖고 있다.
적용예 4
도 15는 노트북형 퍼스널 컴퓨터의 외관을 도시한 것이다. 이 노트북형 퍼스널 컴퓨터는, 예를 들어, 본체(510), 문자 등의 입력 조작을 위한 키보드(520) 및 화상을 표시하는 표시부(530)를 갖고 있다.
적용예 5
도 16은 비디오 카메라의 외관을 도시한 것이다. 이 비디오 카메라는, 예를 들어, 본체부(610), 본체부(610)의 전방측 표면 상에 배치된 피사체 촬영용 렌즈(620), 촬영시의 스타트/스톱 스위치(630) 및 표시부(640)를 갖고 있다.
적용예 6
도 17a 내지 도 17g는 휴대 전화기의 외관을 도시한 것이다. 이 휴대 전화기는, 예를 들어, 상측 하우징(710)과 하측 하우징(720)을 연결부(힌지; 730)로 연결한 것이며, 디스플레이(740), 서브 디스플레이(750), 픽처 라이트(760) 및 카메라(770)를 갖고 있다.
이상, 여러 실시예들로 본 발명을 설명했지만, 본 발명은 전술한 실시예들로 한정되지 않으며, 다양한 수정 및 변경이 가능하다. 예를 들어, 전술한 실시예들에서의 각 층의 재료와 두께 또는 성막 방법과 성막 조건 등은 한정되는 것이 아니라, 다른 재료 및 두께로도 가능하고, 또는 다른 성막 방법 및 성막 조건도 가능하다.
또한, 본 발명은, 액정 디스플레이나 유기 EL 디스플레이 외에도, 일렉트로디포지션형(electrodeposition)이나 일렉트로크로믹형의 표시 소자와 같은 기타 표시 소자를 이용하는 표시 장치에도 적용 가능하다.
본 출원은 2010년 3월 4일자로 출원된 일본 특허 출원 제2010-048306호에 개시된 요지에 관련된 요지를 포함하며, 그 전체 내용은 본 명세서에 참고로 원용된다.
다양한 수정, 조합, 부조합 및 변경이 첨부된 청구범위 및 그 등가물의 범위 내에 있는 한 그러한 다양한 수정, 조합, 부조합 및 변경이 설계 요건 및 기타 인자에 따라 가능하다는 것을 당업자라면 이해해야 한다.
1: 박막 트랜지스터
11: 기판
20: 게이트 전극
30: 게이트 절연막
40: 산화물 반도체막

Claims (9)

  1. 게이트 전극과,
    비정질막과 결정화막(crystallized film)의 적층 구조(multilayer structure)를 갖는 산화물 반도체막과,
    상기 결정화막에 접하도록 배치된 소스 전극과 드레인 전극
    을 포함하는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 전극, 게이트 절연막, 상기 산화물 반도체막, 상기 소스 전극 및 상기 드레인 전극이 이 순서대로 기판 상에 적층되어 있고,
    상기 산화물 반도체막은 상기 게이트 전극측으로부터 상기 비정질막과 상기 결정화막을 이 순서대로 구비하는, 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 산화물 반도체막은 상기 게이트 전극에 대향하는 채널 영역을 구비하고,
    상기 소스 전극의 단부와 상기 드레인 전극의 단부는 상기 채널 영역 상에 배치되어 있는, 박막 트랜지스터.
  4. 제2항에 있어서,
    상기 산화물 반도체막은 상기 게이트 전극에 대향하는 채널 영역을 구비하고,
    상기 채널 영역 상에는 에칭 스토퍼층이 배치되어 있고,
    상기 소스 전극의 단부와 상기 드레인 전극의 단부는 상기 에칭 스토퍼층 상에 배치되어 있는, 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 산화물 반도체막, 게이트 절연막, 상기 게이트 전극, 층간 절연막, 상기 소스 전극 및 상기 드레인 전극이 이 순서대로 기판 상에 적층되어 있고,
    상기 산화물 반도체막은 상기 기판측으로부터 상기 비정질막과 상기 결정화막을 이 순서대로 구비하는, 박막 트랜지스터.
  6. 제5항에 있어서,
    상기 산화물 반도체막은 상기 게이트 전극에 대향하는 채널 영역을 구비하고 상기 채널 영역 이외의 저 저항 영역(low-resistance region)을 구비하고,
    상기 소스 전극과 상기 드레인 전극은 상기 저 저항 영역의 상기 결정화막에 접하도록 배치되어 있는, 박막 트랜지스터.
  7. 박막 트랜지스터를 제조하는 방법으로서,
    기판 상에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극 상에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막 상에, 산화물 반도체를 포함하는 비정질막 및 산화물 반도체를 포함하는 결정화막의 적층막을 이 순서대로 형성하는 단계와,
    상기 적층막을 에칭에 의해 성형하여 상기 비정질막과 상기 결정화막의 적층 구조를 갖는 산화물 반도체막을 형성하는 단계와,
    상기 결정화막 상에 금속막을 형성하고, 상기 금속막을 에칭하여 소스 전극과 드레인 전극을 형성하는 단계
    를 포함하는, 박막 트랜지스터의 제조 방법.
  8. 박막 트랜지스터를 제조하는 방법으로서,
    기판 상에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극 상에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막 상에, 산화물 반도체를 포함하는 비정질막과 저융점의 비정질막(low-melting point amorphous film) - 상기 저융점의 비정질막은 상기 비정질막의 융점보다 낮은 융점을 갖는 산화물 반도체를 포함함 - 의 적층막을 이 순서대로 형성하는 단계와,
    상기 적층막을 에칭에 의해 성형하는 단계와,
    상기 저융점의 비정질막을 어닐링하여 결정화막을 형성하여 상기 비정질막과 상기 결정화막의 적층 구조를 갖는 산화물 반도체막을 형성하는 단계와,
    상기 결정화막 상에 금속막을 형성하고, 상기 금속막을 에칭하여 소스 전극과 드레인 전극을 형성하는 단계
    를 포함하는, 박막 트랜지스터의 제조 방법.
  9. 박막 트랜지스터들과 화소들을 포함하고,
    상기 박막 트랜지스터들 각각은
    게이트 전극과,
    비정질막과 결정화막의 적층 구조를 갖는 산화물 반도체막과,
    상기 결정화막에 접하도록 배치된 소스 전극과 드레인 전극을 포함하는, 표시 장치.
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