KR101430180B1 - 박막 트랜지스터, 어레이 기판과 그것을 제조하는 방법 및 디스플레이 기기 - Google Patents

박막 트랜지스터, 어레이 기판과 그것을 제조하는 방법 및 디스플레이 기기 Download PDF

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Abstract

본 발명의 실시예들에 따르면, 박막 트랜지스터, 어레이 기판과 그것을 제조하는 방법 및 디스플레이 기기가 제공된다. 상기 박막 트랜지스터는: 게이트 전극, 게이트 절연층, 반도체 활성층(semiconductor active layer), 에치 스톱층(etch stop layer), 소스 전극 및 드레인 전극을 포함하고, 상기 게이트 절연층은 상기 게이트 전극 및 상기 반도체 활성층 사이에 삽입되고, 상기 에치 스톱층은 상기 반도체 활성층을 커버하며, 그 안에 형성되는 제1 비아홀(via hole) 및 제2 비아홀을 구비하고, 상기 제1 비아홀 및 상기 제2 비아홀은 상기 반도체 활성층의 부분을 노출시키고, 상기 박막 트랜지스터의 상기 소스 전극은 상기 제1 비아홀을 통해 상기 반도체 활성층과 접촉하고, 그리고 상기 박막 트랜지스터의 상기 드레인 전극은 상기 제2 비아홀을 통해 상기 반도체 활성층과 접촉한다.

Description

박막 트랜지스터, 어레이 기판과 그것을 제조하는 방법 및 디스플레이 기기{Thin film transistor, array substrate and method of manufacturing the same and display device}
본 발명의 실시예들은 박막 트랜지스터, 어레이 기판과 그것을 제조하는 방법 및 디스플레이 기기에 관한 것이다.
산화물 박막 트랜지스터(Oxide Thin Film Transistor; OTFT) 기술에 대한 초기 연구는 활성 디스플레이 기기들(active display devices)의 전력 소비를 줄이고, 디스플레이 기기들을 더 얇고 더 밝게 만들며 더 빠른 응답 속도를 가지도록 만드는 것을 주로 목표로 한다. 그 기술은 초기 21 세기에서 시험 시기(probationary stage)를 향해 가기 시작한다. OLED들(Organic Light-Emitting Diodes)의 새로운 세대로서, 그것은 아주 얇고, 경량이고, 낮은 전력 소비이고 그리고 그 자체로 발광하는 특징들을 가지며, 더 아름다운 색상과 더 명확한 이미지를 제공할 수 있고, 공식적으로 실질적인 시기로 나아간다. 산화물 박막 트랜지스터 기술은 기존의 LTPS(Low Temperature Poly Silicon) 기술을 대신할 수 있는 것으로 간주되었고, 특별히 큰 스케일(large-scale) 디스플레이의 분야에서 응용에 대해 그러하다.
종래 기술에서 산화물 박막 트랜지스터와, 어레이 기판을 제조하는 방법이 도 1을 참고하여 아래에서 서술될 것이다.
도 1은 기존의 OTFT 어레이 기판을 나타내는 단면도이다. 기존의 산화물 박막 트랜지스터와, 어레이 기판을 제조하는 방법이 이제 도 1을 참고하여 서술될 것이다.
S101, 투명한 기판(transparent substrate)상에 게이트 금속층(gate metal layer)을 형성함.
TFT들의 제조 동안, 게이트 금속층은 보통 마그네트론 스퍼터링(magnetron sputtering)에 의하여 제작(fabricate)된다. 전극 재료(electrode material)는 다른 기기 구조들 및 공정 요건들(process requirements)에 따라 선택될 수 있고, 그리고 게이트 전극들을 위해 흔히 사용되는 금속들은 Mo, Mo-Al-Mo 합금(alloy), Mo/Al-Nd/Mo 스택(stack) 재료, Cu 및 금속 티타늄(titanium)과 그것의 합금 등이다.
S102, 게이트 금속층상에 패터닝(patterning) 공정을 수행하여, 게이트 전극(gate electrode) 및 게이트선(gate line)을 형성함.
습식 에칭(wet etching)에 의하여, 게이트 금속층은 패터닝 공정을 겪는다.
S103, 게이트 금속층상에 게이트 절연층(insulating layer)을 형성함.
게이트 금속층(11)의 패터닝 후, 그것은 선세정(Pre-clean) 공정(필름(film) 형성 이전의 세정(cleaning))에 의해 세정된다. 그러면, PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의하여, 게이트 절연층(12)은 게이트 금속층을 구비하는 기판상에 제작된다. 게이트 절연층을 제조하기 위한 재료는 예를 들어 실리콘 다이옥사이드(SiO2) 박막, 실리콘 나이트라이드(SiNx) 박막, 실리콘 옥시나이트라이드(SiOxNy) 박막，알루미늄 옥사이드(Al2O3) 박막, TiOx 박막 및 위 박막들의 혼합 다중층으로된 필름(composite multilayered film)이 널리 사용된다.
S104, 게이트 절연층상에 표면 처리(surface treatment)를 수행함.
박막 트랜지스터의 제조 동안, 게이트 절연층(12)의 표면의 특징들은 전체 TFT의 특징들에서, 특별히 산화물 박막 트랜지스터에 대해 매우 중요한 역할을 한다. 흔한 처리(treating) 방법은 플라스마(plasma)가 처리(treatment)를 위해 사용되는 것이거나 또는 표면 개질(surface modification)이 실시되는 것이다.
S105, 산화물 반도체 박막을 형성함.
OTFT들의 제조에서 대부분의 키 링크(key link)는 활성층 산화물 반도체(active layer oxide semiconductor)의 생성이다. 주된 제조 방법들은 마그네트론 스퍼터링 증착(deposition), 용해(solution) 방법 등이다. 현재 널리 사용되는 산화물 반도체들은 IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), IZO(Indium Zinc Oxide) 등등이며, 그리고 다른 비율들(ratios)에서 형성되는 그것들에 관한 혼합들(composites)이다.
S106, 산화물 반도체 박막상에 패터닝 공정을 수행함.
패터닝 공정은 습식 에칭 또는 건식(dry) 에칭일 수 있으나, 다른 방법들의 사용은 산화물 반도체층에 다른 손상을 끼칠 것이다. 그러므로, 적합한 패터닝 공정의 선택은 OTFT들의 특징들을 향상시키기 위한 중요한 방식이다. 산화물 반도체 박막이 패터닝 공정을 겪은 후, 산화물 반도체 활성층(13)이 형성된다.
S107, 에치 스톱(etch stop) 박막을 형성하고, 그리고 패터닝 공정을 수행함.
에치 스톱 박막은 보통 건식 에칭에 의하여 패터닝되어, 에치 스톱층(Etch Stop Layer; ESL)(14)을 형성한다. 일반적으로, SiOx, SiNx, SiOxNy, Al2O3, TiOx 따위와 같은 무기 절연(inorganic insulating) 재료가 에치 스톱층을 위한 재료로 채택되어야 하며, 그것의 목적은 데이터-선 금속층의 패터닝 동안 산화물 반도체 박막에의 손상을 감소시키는 것이다.
S108, 데이터-선 금속층을 형성함.
첫째로, 데이터-선 금속 박막의 층이 증착되고, 그러면 그것은 습식 에칭에 의하여 패터닝되어, 데이터선, 데이터선 도선(lead wire), 소스 전극(예를 들어, 도 1에서 15a) 및 드레인 전극(예를 들어, 도 1에서 15b)을 형성한다.
S109, 보호층(passivation layer)을 형성하며, 비아홀(via hole)을 에칭함.
소스 전극 및 드레인 전극의 패터닝 후, 보호층(16)이 전체 표면상에 형성된다. 일반적으로, 보호층은 SiOx, SiNx, SiOxNy, Al2O3, TiOx 따위와 같은 무기 절연 재료를 채택한다. 비아홀의 에칭은 보호층의 형성 후에 실시되고, 그리고 형성된 비아홀은 도 1에서 17로 표시되며, 나중에 형성되는 화소 전극이 드레인 전극과 접촉하도록 만들기 위해 사용된다.
S110, 화소 전극층을 증착하며 패터닝함.
비아홀의 형성 후, 화소 전극층(18)이 형성되며 습식 에칭에 의하여 패터닝 공정을 겪고, 화소 전극층(18)에 대해 현재 널리 사용되는 재료는 인듐 틴 옥사이드(indium tin oxide)이다.
위 제조 방법으로부터 알 수 있는 것과 같이, OTFT 어레이 기판의 기존의 제조 방법들 중에서, 가장 널리 채택된 하나는 앞서 말한 6-패터닝 공정이 사용되어, 게이트 금속층, 반도체층, 에치 스톱층, 데이터-선 금속층, 보호-층(passivation-layer) 비아홀 및 화소 전극층을 형성한다. 그러나, 반도체 활성층 후 필름 형성, 노광(exposure), 에칭 및 다른 복잡한 절차들은 산화물 반도체 박막의 특성들에 직접 영향을 미칠 것이고; 그리고 한편, 에치 스톱층은 산화물 반도체 활성층을 완전히 커버(cover)하지 않기 때문에, 에치 스톱층은 산화물 반도체에 관한 공정들 중 산화물 반도체 활성층을 알맞게 보호할 수 없고, 그리고 산화물 반도체 활성층은 투광(illumination) 및 에칭의 공정에서 파손되고, 그에 의해 박막 트랜지스터들의 기기 특성들에 영향을 미친다.
본 발명의 실시예에 따르면, 박막 트랜지스터가 제공되고, 상기 박막 트랜지스터는: 게이트 전극, 게이트 절연층, 반도체 활성층(semiconductor active layer), 에치 스톱층(etch stop layer), 소스 전극 및 드레인 전극을 포함하고, 상기 게이트 절연층은 상기 게이트 전극 및 상기 반도체 활성층 사이에 삽입되고, 상기 에치 스톱층은 상기 반도체 활성층을 커버하며, 그 안에 형성되는 제1 비아홀(via hole) 및 제2 비아홀을 구비하고, 상기 제1 비아홀 및 상기 제2 비아홀은 상기 반도체 활성층의 부분을 노출시키고, 상기 박막 트랜지스터의 상기 소스 전극은 상기 제1 비아홀을 통해 상기 반도체 활성층과 접촉하고, 그리고 상기 박막 트랜지스터의 상기 드레인 전극은 상기 제2 비아홀을 통해 상기 반도체 활성층과 접촉한다.
본발명의 다른 실시예에 따르면, 박막 트랜지스터 어레이 기판이 제공되고, 상기 박막 트랜지스터 어레이 기판은: 기판 및 상기 기판상에 형성된 박막 트랜지스터를 포함하고, 상기 박막 트랜지스터는 게이트 전극, 게이트 절연층, 반도체 활성층, 에치 스톱층, 소스 전극 및 드레인 전극을 포함하고, 상기 게이트 절연층은 상기 게이트 전극 및 상기 반도체 활성층 사이에 삽입되고, 상기 에치 스톱층은 상기 반도체 활성층을 커버하며, 그 안에 형성되는 제1 비아홀 및 제2 비아홀을 구비하고, 상기 제1 비아홀 및 상기 제2 비아홀은 상기 반도체 활성층의 부분을 노출시키고, 상기 박막 트랜지스터의 상기 소스 전극은 상기 제1 비아홀을 통해 상기 반도체 활성층과 접촉하고, 그리고 상기 박막 트랜지스터의 상기 드레인 전극은 상기 제2 비아홀을 통해 상기 반도체 활성층과 접촉한다.
본발명의 또 다른 실시예에 따르면, 박막 트랜지스터 어레이 기판을 제조하는 방법이 제공되고, 상기 방법은: 기판상에 게이트 금속층, 게이트 절연층, 반도체 활성층 및 에치 스톱층을 순서대로 형성하되, 상기 게이트 금속층은 게이트 전극, 게이트선 및 게이트선 도선을 포함하고, 그리고 상기 에치 스톱층은 상기 반도체 활성층의 전체적인 상부 표면을 적어도 커버하고; 비아-홀 연결 공정을 사용하여 상기 에치 스톱층상에 제1 비아홀 및 제2 비아홀을 형성하여, 상기 반도체 활성층의 부분을 노출시키고; 그리고 데이터-선 금속층, 보호층(passivation layer) 및 화소 전극층을 순서대로 형성하는 것을 포함하고, 상기 데이터-선 금속층은 데이터선, 데이터선 도선 및 박막 트랜지스터의 소스 전극과 드레인 전극을 포함하고, 상기 소스 전극은 상기 제1 비아홀을 통해 상기 반도체 활성층과 접촉하고, 그리고 상기 드레인 전극은 상기 제2 비아홀을 통해 상기 반도체 활성층과 접촉한다.
본발명의 더 또 다른 실시예에 따르면, 디스플레이 기기가 제공되고, 상기 디스플레이 기기는 앞서 언급한 박막 트랜지스터 어레이 기판을 포함한다.
본 발명의 실시예들에서 기술적인 해결책들을 더 명확히 나타내기 위해, 실시예들의 첨부된 도면들이 간단히 아래에 소개될 것이다. 자명하게, 아래에 서술된 첨부된 도면들은 단지 본 발명의 일부 실시예들에 관한 것이며, 본 발명에 대한 제한이 아니다.
도 1은 종래 기술에서 OTFT 어레이 기판을 나타내는 구조상 도식도이고;
도 2a는 본 발명의 실시예에 의해 제공되는 박막 트랜지스터를 나타내는 구조상 도식도이고;
도 2b는 본 발명의 실시예에 의해 제공되는 다른 박막 트랜지스터를 나타내는 구조상 도식도이고;
도 3a는 본 발명의 실시예에 의해 제공되는 TFT 어레이 기판을 나타내는 구조상 도식도이고;
도 3b는 본 발명의 실시예에 의해 제공되는 다른 TFT 어레이 기판을 나타내는 구조상 도식도이고;
도 4a는 본 발명의 실시예에 의해 제공되는 TFT 어레이 기판의 제조를 나타내는 제1 도식도이고;
도 4b는 본 발명의 실시예에 의해 제공되는 TFT 어레이 기판의 제조를 나타내는 제2 도식도이고;
도 4c는 본 발명의 실시예에 의해 제공되는 TFT 어레이 기판의 제조를 나타내는 제3 도식도이고;
도 4d는 본 발명의 실시예에 의해 제공되는 TFT 어레이 기판의 제조를 나타내는 제4 도식도이고;
도 4e는 본 발명의 실시예에 의해 제공되는 TFT 어레이 기판의 제조를 나타내는 제5 도식도이고;
도 4f는 본 발명의 실시예에 의해 제공되는 TFT 어레이 기판의 제조를 나타내는 제6 도식도이고;
도 4g는 본 발명의 실시예에 의해 제공되는 TFT 어레이 기판의 제조를 나타내는 제7 도식도이고;
도 4h는 본 발명의 실시예에 의해 제공되는 TFT 어레이 기판의 제조를 나타내는 제8 도식도이고;
도 4i는 본 발명의 실시예에 의해 제공되는 TFT 어레이 기판의 제조를 나타내는 제9 도식도이고;
도 4j는 본 발명의 실시예에 의해 제공되는 TFT 어레이 기판의 제조를 나타내는 제10 도식도이고;
도 4k는 본 발명의 실시예에 의해 제공되는 TFT 어레이 기판의 제조를 나타내는 제11 도식도이고;
도 4l은 본 발명의 실시예에 의해 제공되는 TFT 어레이 기판의 제조를 나타내는 제12 도식도이고;
도 5a는 본 발명의 다른 실시예에 의해 제공되는 TFT 어레이 기판의 제조를 나타내는 제1 도식도이고;
도 5b는 본 발명의 다른 실시예에 의해 제공되는 TFT 어레이 기판의 제조를 나타내는 제2 도식도이고; 그리고
도 5c는 본 발명의 다른 실시예에 의해 제공되는 TFT 어레이 기판의 제조를 나타내는 제3 도식도이다.
본 발명의 실시예들의 목적들, 기술적인 세부 사항들 및 장점들을 명백하게 만들기 위해, 이하에 본 발명의 실시예들에서 기술적인 해결책들이 본 발명의 실시예들에서 첨부된 도면들과 결합하여 명확히 그리고 완전히 서술될 것이다. 자명하게, 서술될 실시예들은 단지 부분이고, 본 발명의 모든 실시예들이 아니다. 본 발명에서 서술된 실시예들을 기반으로 하여 이 기술 분야에서 숙련된 통상의 자들에게 창의적인 작업 없이 자명한 매 다른 실시예는 본 발명의 보호 범위 안에 있다.
본 발명의 실시예에 따르면, 도 2a 또는 2b에 도시된 것과 같이 박막 트랜지스터가 제공되고, 박막 트랜지스터는 투명한 기판(30), 게이트 전극(31), 게이트 절연층(gate insulating layer, 32), 반도체 활성층(semiconductor active layer, 33), 에치 스톱층(etch stop layer, 34), 소스 전극(35a) 및 드레인 전극(35b)을 포함한다. 에치 스톱층상에 패터닝 공정을 실시함에 의해, 에치 스톱층(34)은 반도체 활성층(33)을 커버(cover)하고, 그리고 제1 비아홀(36a) 및 제2 비아홀(36b)이 에치 스톱층(34)에 형성된다. 박막 트랜지스터의 소스 전극(35a)은 제1 비아홀(36a)을 통해 반도체 활성층(33)과 접촉하고, 그리고 박막 트랜지스터의 드레인 전극(35b)은 제2 비아홀(36b)을 통해 반도체 활성층(33)과 접촉한다.
도 2a 또는 2b로부터 알 수 있는 것과 같이, 게이트 절연층(32)은 게이트 전극(31) 및 반도체 활성층(33) 사이에 삽입(interpose)된다.
게다가, 반도체 활성층은 산화물 반도체 활성층일 수 있다.
더 게다가, 다음의 2개의 방안들이 에치 스톱층(34)의 패턴(pattern)을 위해 제공된다.
제1 방안에 대하여, 도 2a에 도시된 것과 같이, 박막 트랜지스터상에 에치 스톱층(34)의 주변 에지 패턴(peripheral edge pattern) 및 반도체 활성층(33)의 패턴은 서로 일치한다. 이것은 반도체 활성층(33) 및 에치 스톱층(34)[에치 스톱층(34)은 비아홀들(36a 및 36b)을 구비하도록 형성되지 않았음]이 하나의 패터닝 공정에 의해 형성되는 것을 가능하게 만들고, 그것에 따라 공정은 단순화될 수 있다.
제2 방안에 대하여, 도 2b에 도시된 것과 같이, 박막 트랜지스터상에 에치 스톱층(34)은 형성된 반도체 활성층(33)을 구비하는 전체 투명한 기판을 커버한다. 그와 같이, 반도체 활성층(33)이 에칭에 의해 형성된 후, 에치 스톱 박막의 층이 형성되고, 그리고 에치 스톱 박막은 에치 스톱층(34)[에치 스톱층(34)은 비아홀들(36a 및 36b)을 구비하도록 형성되지 않았음]으로서 기능한다. 다시 말해, 비아홀들(36a 및 36b)의 형성 이전에, 에치 스톱 박막상에 패터닝 공정을 실시하는 것은 불필요하고, 그리고 공정은 또한 단순화될 수 있다.
위 2개의 방안들로부터 알 수 있는 것과 같이, 본 발명의 실시예들에 따른 박막 트랜지스터에서 에치 스톱층은 반도체 활성층의 상부 표면(upper surface)를 적어도 완전히 커버하되, 제1 비아홀(36a) 및 제2 비아홀(36b)에 상응하는 그것의 부분을 제외하고, 따라서 반도체 활성층은 효과적으로 보호될 수 있다. 다시 말해, 만일 그것이 평면도에서 보이면, 에치 스톱층의 패턴의 주변 경계(peripheral boundary)는 반도체 활성층의 패턴의 주변 경계와 적어도 일치하고, 또는 반도체 활성층의 패턴의 주변 경계 밖에(outside) 있다.
본 발명의 실시예들에 의해 제공되는 박막 트랜지스터에 대하여, 에치 스톱층은 반도체 활성층을 효과적으로 보호할 수 있기 때문에, 반도체 활성층이 투광(illumination) 및 에칭에 의해 파손되는 것으로부터 방지된다. 따라서, TFT 기기들의 특성들이 향상되고, 전 기판의 생산량(yield)이 증가되고, 그리고 생성 비용(cost)이 준다.
본 발명의 실시예들에 따른 TFT 어레이 기판은 투명한 기판 및 위 실시예들 중 임의에 따라 투명한 기판상에 형성된 박막 트랜지스터를 포함할 수 있다. 그러므로, 위와 같이 이뤄진 박막 트랜지스터의 구조의 서술들은 또한 여기 TFT 어레이 기판에 적합하고, 반복적인 부분들의 서술들은 생략될 것이다. 더욱이, TFT 어레이 기판은 그 위에 다른 구성 요소들을 더 포함할 수 있고, 그리고 상세한 설명들이 구체적인 예들을 참고하여 아래에 주어질 것이다.
본 발명의 실시예에 따르면, 도 3a 또는 3b에 도시된 것과 같이 TFT 어레이 기판이 제공되고, TFT 어레이 기판은: 투명한 기판(40), 게이트 금속층(41a), 게이트 절연층(42), 산화물 반도체 활성층(43), 에치 스톱층(44), 데이터-선 금속층, 보호층(46) 및 화소 전극층(48)을 포함한다. 게이트 금속층은 패터닝 공정을 겪어 게이트 전극(41a), 게이트선 및 게이트선 도선(41b)을 형성하고, 그리고 데이터-선 금속층은 패터닝 공정을 겪어 데이터선 및 박막 트랜지스터의 소스 전극(45a)과 드레인 전극(45b)을 형성한다. 에치 스톱층(44)은 산화물 반도체 활성층(43)상에 형성된다.
위 게이트 금속층에 포함되는 게이트 전극(41a), 게이트선 및 게이트선 도선(41b)은 동일한 층에 위치하고, 그리고 위 데이터-선 금속층에 포함되는 데이터선 및 박막 트랜지스터의 소스 전극(45a)과 드레인 전극(45b)은 동일한 층에 위치한다. 여기 "동일한 층에 위치함"은 이 구성 요소들이 동일한 증착된 금속층의 패터닝에 의해 형성됨을 의미한다.
에치 스톱층(44)상에 패터닝 공정을 수행함에 의하여, 에치 스톱층(44)은 산화물 반도체 활성층(43)을 커버하고, 그리고 제1 비아홀(47a) 및 제2 비아홀(47b)이 에치 스톱층(44)상에 형성된다. 박막 트랜지스터의 소스 전극(45a)은 제1 비아홀(47a)을 통해 산화물 반도체 활성층(43)과 접촉하고, 그리고 박막 트랜지스터의 드레인 전극(45b)은 제2 비아홀(47b)을 통해 산화물 반도체 활성층(43)과 접촉한다.
일 예에서, 게이트선 도선(41b)은 층을 건너뛰어(jump) 제3 비아홀(47c)을 통해 데이터-선 금속층과 접촉한다.
게다가, 데이터-선 금속층은: 게이트선 도선 위에 위치한 보조(assistant) 게이트선 도선(45c)을 더 포함하고; 그리고 보조 게이트선 도선(45c)은 제3 비아홀(47c)을 통해 게이트선 도선(41b)에 연결되어 이중층으로된(double-layered) 게이트선 도선을 형성한다. 보조 게이트선 도선(45c)은 게이트선 도선 영역(region)에 위치하며, 데이터선, 소스/드레인 전극들 및 디스플레이 영역에서 다른 구조들로부터 단절(disconnect)된다.
제3 비아홀 및 보조 게이트선 도선(45c)은 TFT 어레이 기판의 주변 배선 영역(peripheral wiring region)에 위치하고, 그리고 이것은 어레이 기판의 게이트선 도선의 턴온 저항(turned-on resistance) 및 접촉 저항(contact resistance)을 줄일 수 있고, 전압 강하(drop)를 감소시킬 수 있으며, 구동(driving)을 위한 전력 소비를 줄일 수 있다.
앞서 말한 것은 제3 비아홀을 통해 데이터-선 금속층과 게이트선 도선의 층-교차 접촉(layer-crossing contact)을 구현하기 위한 단지 하나의 방식이다. 이 외에도, 게이트 금속층에 데이터-선 금속층의 연결은 데이터-선 금속층의 층-교차 접촉을 통해 구현되는 것이 또한 가능할 것이다. 이 경우는 AMOLED 화소 영역에서 스위칭(switching) 박막 트랜지스터(스위칭 TFT)의 드레인 전극 및 구동 박막 트랜지스터(구동 TFT)의 게이트 전극 사이의 연결 방식과 같은 것이다.
더 게다가, 다음의 2개의 방안들이 에치 스톱층(44)의 패턴을 위해 제공된다.
제1 방안에 대하여, 도 3a에 도시된 것과 같이, TFT 어레이 기판상에 에치 스톱층(44)의 주변 에지 패턴 및 반도체 활성층(43)의 패턴은 서로 일치한다. 이것은 반도체 활성층(43) 및 에치 스톱층(44)[에치 스톱층(44)은 비아홀들(47a 및 47b)을 구비하도록 형성되지 않았음]이 하나의 패터닝 공정을 사용함으로써 형성되는 것을 가능하게 만들고, 그것에 따라 공정은 단순화될 수 있다.
제2 방안에 대하여, 도 3b에 도시된 것과 같이, TFT 어레이 기판상에 에치 스톱층(44)은 전체 투명한 기판[그 위에 형성된 산화물 반도체 활성층(43)을 구비함]을 커버한다. 그와 같이, 산화물 반도체 활성층(43)이 에칭에 의해 형성된 후, 에치 스톱 박막의 층이 형성되고, 그리고 에치 스톱 박막은 에치 스톱층(44)[에치 스톱층(44)은 비아홀들(47a 및 47b)을 구비하도록 형성되지 않았음]으로서 기능한다. 다시 말해, 비아홀들(47a 및 47b)의 형성 이전에, 에치 스톱 박막상에 패터닝 공정을 실시하는 것은 불필요하고, 그리고 공정은 또한 단순화될 수 있다.
본 발명의 실시예들에 의해 제공되는 TFT 어레이 기판에 대하여, 에치 스톱층은 산화물 반도체 활성층을 효과적으로 보호할 수 있기 때문에, 산화물 반도체 활성층이 투광 및 에칭에 의해 파손되는 것으로부터 방지되고, 결국 TFT 기기들의 특성들이 향상된다. 따라서, 전 기판의 생산량(yield)이 증가되는 것이 가능하며, 생성 비용(cost)이 주는 것이 가능하다.
위 TFT 어레이 기판들에서 산화물 반도체 활성층 및 에치 스톱층을 형성하기 위한 에칭 공정 및 순서에서 차이들을 고려하여, TFT 어레이 기판들을 제조하는 2개의 방법들이 본 발명의 실시예들에 따라 제공된다.
방법 1은 도 3a에 도시된 것과 같은 TFT 어레이 기판을 제조하는 방법이며, 도 4a 내지 도 4l을 참고하여 서술될 것이다. 예를 들어, 방법은 다음을 포함한다:
S501, 투명한 기판상에 게이트 금속층을 형성함.
도 4a에 도시된 것과 같이, TFT들의 제조 동안, 게이트 금속층은 마그네트론 스퍼터링(magnetron sputtering)에 의하여 제작(fabricate)될 수 있다. 전극 재료는 다른 기기 구조들 및 공정 요건들(process requirements)에 따라 선택될 수 있으며, 게이트선들을 위해 흔히 사용되는 금속들은 Mo, Mo-Al-Mo 합금(alloy), Mo/Al-Nd/Mo 스택(stack) 재료, Cu 및 금속 티타늄(titanium)과 그것의 합금 등이다.
S502, 게이트 금속층상에 패터닝 공정을 수행하여, 게이트 금속층을 형성함.
도 4b에 도시된 것과 같이, 게이트 금속층이 습식 에칭에 의하여 패터닝 공정을 겪은 후, 게이트 금속층이 형성된다. 게이트 금속층은 게이트 전극(41a), 게이트선 및 게이트선 도선(41b)을 포함한다.
S503, 게이트 금속층상에 게이트 절연층을 형성함.
도 4c에 도시된 것과 같이, 기판은 필름 형성 이전에 세정의 공정(선세정)에 의해 세정된다. 그러면, PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의하여, 게이트 절연층(42)은 게이트 금속층을 구비하는 기판상에 제작된다. 게이트 절연층을 제조를 위한 재료는 예를 들어 실리콘 다이옥사이드(SiO2) 박막, 실리콘 나이트라이드(SiNx) 박막, 실리콘 옥시나이트라이드(SiOxNy) 박막，알루미늄 옥사이드(Al2O3) 박막, TiOx 박막 및 위 필름 층들의 혼합 다중층으로된 필름(composite multilayered film)이다.
S504, 게이트 절연층상에 표면 처리(treatment)를 수행함.
TFT의 제조 동안, 게이트 절연층(42)의 표면의 특징들은 전체 TFT의 특징들에서, 특별히 산화물 박막 트랜지스터에 대해 매우 중요한 역할을 한다. 흔한 처리(treating) 방법은 플라스마(plasma)가 처리를 위해 사용되는 것이거나 또는 표면 개질(surface modification)이 실시되는 것이다.
S505, 투명한 기판[그 위에 형성된 게이트 절연층을 구비함]상에 반도체 박막을 증착함.
도 4d에 도시된 것과 같이, 반도체 박막은 투명한 기판(40)[거기에 형성된 게이트 절연층(42)을 구비함]상에 형성된다. 박막 트랜지스터들의 제조에서 대부분의 키 링크(key link)는 산화물 반도체 활성층의 생성이다. 주된 제조 방법들은 마그네트론 스퍼터링 증착, 용해(solution) 방법 등이다. 산화물 반도체는 IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), IZO(Indium Zinc Oxide) 따위일 수 있고 또는 다른 비율들(ratios)에서 여러 가지의 다른 산화물 재료들에 의해 구성되는 혼합들일 수 있다.
S506, 에치 스톱층 박막을 형성함.
도 4e에 도시된 것과 같이, 에치 스톱층 박막은 반도체 박막상에 형성된다. SiOx, SiNx, SiOxNy, Al2O3, TiOx 따위와 같은 무기 절연(inorganic insulating) 재료가 에치 스톱층 박막을 위한 재료로 채택될 수 있고, 그것의 목적은 데이터-선 금속층 및 그 다음의 필름 층들의 패터닝 동안 반도체 박막에의 손상을 감소시키는 것이다.
S507, 반도체 박막 및 에치 스톱층 박막상에 패터닝 공정을 수행함.
반도체 박막 및 에치 스톱 박막이 순차적으로 형성된 후, 2개의 층들은 SCEM(Single-step Continuous Etch Method)을 통해 패터닝된다. 첫째로, 에치 스톱 박막은 산화물 반도체 활성층의 패터닝에 적합한 마스크(mask)를 이용하여 패터닝 공정을 겪고, 그리고 일반적으로 에치 스톱 박막은 건식 에칭 공정 또는 습식 에칭 공정을 사용하여 패터닝되어 도 4f에서의 비아홀 없는 에치 스톱층(44)을 형성한다. 에치 스톱 박막의 에칭 후, 반도체 활성(active) 박막은 패터닝되어 도 4f에 도시된 산화물 반도체 활성층(43)을 형성한다. 위 패터닝 공정은 하나의 패터닝 공정이고, 다시 말해 하나의 마스크가 사용되고 그리고 노광(exposure)은 한 번 실시된다. SCEM 공정에서 사용된 마스크는 산화물 반도체 활성층을 형성하기 위해 사용되는 마스크와 동일함이 유의되어야만 한다. 그와 같이, 마스크를 이용하여 에치 스톱층의 주변 에지의 에칭에 의해 획득된 패턴은 산화물 반도체 활성층의 패턴과 일치한다.
요약하면, 이 단계는 다음이다: 반도체 박막 및 에치 스톱 박막은 투명한 기판[그 위에 형성된 게이트 절연층을 구비함]상에 형성되고, 그리고 산화물 반도체 활성층 및 에치 스톱층은 하나의 패터닝 공정을 통해 형성되고, 산화물 반도체 활성층 및 에치 스톱층의 패턴들은 서로 일치한다. 따라서, 형성된 에치 스톱층은 이 단계의 종료 후 반도체 활성층의 전체적인 상부 표면을 적어도 커버한다.
S508, 비아-홀(via-hole) 연결 공정을 사용하여 에치 스톱층을 패터닝.
위 단계 S407이 SCEM에 의해 산화물 반도체 활성층(43) 및 에치 스톱층(44)상에 형성된 후, 에치 스톱층은 비아-홀 연결 공정에 의해 패터닝되어, 도 4g에 도시된 것과 같이 제1 비아홀(47a), 제2 비아홀(47b) 및 제3 비아홀(47c)을 형성하고, 그리고 제3 비아홀(47c)은 TFT 어레이 기판의 주변 배선 영역에 위치한다.
더욱이, 에치 스톱층의 패터닝 처리 후 에치 스톱층의 패턴이 형성되었기 때문에, 그 다음의 공정의 완료 후 형성되는 TFT 채널 영역의 길이(length) 및 폭(width)은 그것에 의해 결정된다.
S509, 데이터-선 금속층을 형성함.
도 4h에 도시된 것과 같이, 첫째로 데이터-선 금속 박막의 층이 증착되고, 그리고 일반적으로 데이터-선 금속층은 마그네트론 스퍼터링 방법을 사용함으로써 형성된다. 데이터-선 금속 박막을 형성하기 위한 재료는 다른 기기 구조들 및 공정 요건들에 따라 선택될 수 있고, 그리고 흔히 사용되는 금속들은 Mo, Mo-Al-Mo 합금, Mo/Al-Nd/Mo 스택 재료, Cu 및 금속 티타늄 및 그것의 합금, ITO 전극, Ti/Al/Ti 스택 재료, Mo/ITO 스택 재료 등이다. 박막의 두께(thickness)는 예를 들어 100nm 내지 350nm이고, 그리고 그것의 시트 저항(sheet resistance)은 상대적으로 낮은 레벨에서 유지되도록 만들어진다. 데이터-선 금속층의 형성 후, 그것은 패터닝 공정을 겪는다. 그것은 에칭에 의하여 패터닝되고, 예를 들어, 습식 에칭 방법이 그것을 패터닝하기 위해 사용되어, 데이터선, 보조 게이트선 도선(도 4i에서 45c로 표시됨), 소스 전극(예를 들어 도 4i에서 45a) 및 드레인 전극(예를 들어 도 4i에서 45b)을 형성한다. 보조 게이트선 도선(45c)은 제3 비아홀(47c)을 통해 게이트선 도선(41b)과 직접 접촉하여 이중층으로된 게이트선 도선을 형성하고, 그리고 보조 게이트선 도선(45c)은 TFT 어레이 기판의 주변 배선 영역에 위치한다. 소스 전극(45a)은 제1 비아홀(47a)을 통해 산화물 반도체 활성층(43)과 접촉하고; 그리고 드레인 전극(45b)은 제2 비아홀(47b)을 통해 산화물 반도체 활성층(43)과 접촉한다.
S510, 보호층을 형성하며, 비아홀을 에칭함.
도 4j에 도시된 것과 같이, 소스 전극(45a) 및 드레인 전극(45b)의 패터닝 후, 보호층(46)이 전체 표면상에 형성된다. 일반적으로, SiOx, SiNx, SiOxNy, Al2O3, TiOx 따위와 같은 무기 절연 재료가 사용되어야 하고, 그리고 예를 들어 레진(resin) 재료 및 아크릴계(acrylic system) 재료와 함께 유기(organic) 절연층이 또한 사용될 수 있다. 비아홀을 위한 에칭 공정이 보호층(46)의 형성 후 실시되고, 그리고 형성된 비아홀은 도 4k에서 49로 표시되며, 나중에 형성되는 화소 전극이 드레인 전극과 접촉하도록 만들기 위해 사용된다.
S511, 화소 전극층의 증착 및 패터닝.
도 4l에 도시된 것과 같이, 비아홀의 형성 후, 화소 전극층(48)이 형성되며 습식 에칭에 의하여 패터닝 공정을 겪는다. 예를 들어, 인듐 틴 옥사이드(indium tin oxide)가 화소 전극을 위한 재료로 사용될 수 있다. 도 3a에 도시된 것과 같은 TFT 어레이 기판이 최종적으로 형성된다.
그와 같이, 절차(procedure)를 추가하지 않고, 에치 스톱층은 비아-홀 연결 공정을 사용함으로써 에칭되어, 제1 비아홀 및 제2 비아홀과 접촉하는 산화물 반도체 활성층의 부분을 제외하고, 그것의 다른 부분들 각각은 에치 스톱층에 의해 커버되고, 그리고 산화물 반도체 활성층은 투광 및 에칭에 의해 파손되는 것으로부터 방지된다. 따라서, TFT 기기들의 특성들이 향상되고, 전 기판의 생산량이 증가되고, 그리고 생성 비용이 주는 것이 가능하다.
방법 2는 도 3b에 도시된 TFT 어레이 기판을 제조하는 방법이며, 도 5a 내지 도 5c를 참고하여 서술될 것이다. 본 발명의 실시예에서, 에치 스톱층을 생성하는 순서 및 에칭 순서(여기 단계들 S706-S708)가 위 실시예들에서 에치 스톱층을 생성하는 순서 및 에칭 순서(단계들 S506-S508)와 다른 것을 제외하면, 다른 단계들은 위 실시예들을 참고할 수 있다.
방법의 단계들은 다음을 포함한다:
S701, 투명한 기판상에 게이트 금속층을 형성함.
S702, 게이트 금속층상에 패터닝 공정을 수행하여, 게이트 금속층을 형성함.
S703, 게이트 금속층상에 게이트 절연층을 형성함.
S704, 게이트 절연층상에 표면 처리(treatment)를 수행함.
S705, 투명한 기판[그 위에 형성된 게이트 절연층을 구비함]상에 반도체 박막을 형성함.
S706, 패터닝 공정을 통해 산화물 반도체 활성층을 형성함.
도 5a에 도시된 것과 같이, 패터닝 공정은 주로 습식 에칭 또는 건식 에칭을 통해 반도체 활성 박막상에 실시되어, 산화물 반도체 활성층(43)을 형성한다. 다른 에칭 방법들이 다른 공정 요건들을 고려하여 선택될 수 있음이 유의되어야만 한다.
S707, 에치 스톱층 박막을 형성함.
도 5b에 도시된 것과 같이, 에치 스톱층 박막은 산화물 반도체 활성층(43)상에 직접(directly) 형성된다. 에치 스톱층 박막을 위한 재료는 예를 들어 SiOx, SiNx, SiOxNy, Al2O3, TiOx 또는 다른 무기 절연 재료이고, 그리고 그것의 목적은 데이터-선 금속층의 패터닝 동안 반도체 박막에의 손상을 감소시키는 것이다.
에치 스톱 박막은 전체 투명한 기판[그 위에 형성된 산화물 반도체 활성층을 구비함]을 커버한다. 그러므로, 형성된 에치 스톱층은 이 단계의 종료 후 반도체 활성층의 전체적인 상부 표면을 적어도 커버한다.
S708, 비아-홀 연결 공정을 사용하여 에치 스톱 박막을 패터닝.
위 S707에서 에치 스톱 박막의 제작(fabrication) 공정의 완료 후, 에치 스톱 박막은 비아-홀 연결 공정을 사용함으로써 도 5c에 도시된 것과 같이 패터닝된다. 에치 스톱층(44)이 형성된다.
비아-홀 연결 공정에서 에치 스톱층을 에칭하기 위해 사용되는 마스크는 이전의 공정들 동안 참고된 에치 스톱층들을 위한 마스크들과는 다름이 유의되어야만 한다. 본 발명의 실시예에서 에치 스톱층을 위한 마스크는 비아-홀 제조 공정이고, 그리고 마스크를 이용하여, 에치 스톱층의 영역과 게이트 절연층의 영역(다시 말해, 도 5c에서 47c로 표시된 영역)[그 영역에서 데이터선 도선이 게이트선 도선과 접촉함] 및 에치 스톱층의 영역(다시 말해, 도 5c에서 47a 및 47b로 표시된 영역들)[그 영역들에서 소스 및 드레인 전극들이 산화물 반도체 활성층과 접촉함]은 에칭되어 떨어지고(etch off), 그리고 에치 스톱층의 다른 영역들은 남아 있다.
더욱이, 에치 스톱층의 패터닝 처리(patterning treatment) 후 에치 스톱층의 패턴이 형성되었기 때문에, 그 다음의 공정의 완료 후 형성되는 TFT 채널 영역의 길이 및 폭은 그것에 의해 결정된다.
S709, 데이터-선 금속층을 형성함.
S710, 보호층을 형성하며, 비아-홀 공정.
S711, 화소 전극층을 형성하며 패터닝함.
도 3b에 도시된 TFT 어레이 기판이 최종적으로 형성된다.
그와 같이, 절차를 추가하지 않고, 에치 스톱층은 비아-홀 연결 공정을 사용함으로써 에칭되어, 제1 비아홀 및 제2 비아홀과 접촉하는 산화물 반도체 활성층의 부분을 제외하고, 그것의 다른 부분들은 각각 에치 스톱층에 의해 커버되고, 그리고 산화물 반도체 활성층은 투광 및 에칭에 의해 파손되는 것으로부터 방지된다. 따라서, TFT 기기들의 특성들이 향상되고, 전 기판의 생산량이 증가되고, 그리고 생성 비용이 주는 것이 가능하다.
본 발명의 실시예에 따르면, 앞서 언급한 TFT 어레이 기판들 중 임의를 포함하는 디스플레이 기기가 더 제공된다. 디스플레이 기기는 위 어레이 기판을 사용하는, 액정 디스플레이(liquid crystal display), OLED 디스플레이, 활성 전자 종이 디스플레이(active electronic paper display) 및 다른 디스플레이 기기일 수 있다.
본 발명에 따른 일부 구체적인 실시예들이 위에서 서술되었으나, 그것은 본 발명이 그것에 제한됨을 의미하지 않는다. 예를 들어, 서술들은 예로서 투명한 기판을 사용함으로써 위에서 이루어졌다. 그러나, 불투명한(opaque) 기판이 박막 트랜지스터 어레이를 제조하기 위한 기판으로 또한 사용될 수 있다.
앞서 말한 서술들을 기반으로, 본 발명의 실시예들은 다음의 구조들 및 방법들을 적어도 제공할 수 있다:
(1). 박막 트랜지스터로서: 게이트 전극, 게이트 절연층, 반도체 활성층(semiconductor active layer), 에치 스톱층(etch stop layer), 소스 전극 및 드레인 전극을 포함하고,
상기 게이트 절연층은 상기 게이트 전극 및 상기 반도체 활성층 사이에 삽입되고,
상기 에치 스톱층은 상기 반도체 활성층을 커버하며, 그 안에 형성되는 제1 비아홀(via hole) 및 제2 비아홀을 구비하고, 상기 제1 비아홀 및 상기 제2 비아홀은 상기 반도체 활성층의 부분을 노출시키고,
상기 박막 트랜지스터의 상기 소스 전극은 상기 제1 비아홀을 통해 상기 반도체 활성층과 접촉하고, 그리고 상기 박막 트랜지스터의 상기 드레인 전극은 상기 제2 비아홀을 통해 상기 반도체 활성층과 접촉하는, 박막 트랜지스터.
(2). (1)에 따른, 상기 에치 스톱층은 상기 제1 비아홀 및 상기 제2 비아홀에 상응하는 상기 반도체 활성층의 부분들을 제외하고 상기 반도체 활성층의 상부 표면을 적어도 완전히 커버하는, 박막 트랜지스터.
(3). (1) 또는 (2)에 따른, 상기 반도체 활성층을 위한 재료는 산화물 재료(oxide material)인, 박막 트랜지스터.
(4). (1)-(3) 중 어느 하나에 따른, 상기 에치 스톱층의 주변 에지 패턴(peripheral edge pattern) 및 상기 반도체 활성층의 패턴은 서로 일치하는, 박막 트랜지스터.
(5). 박막 트랜지스터 어레이 기판으로서: 기판 및 상기 기판상에 형성된 박막 트랜지스터를 포함하고,
상기 박막 트랜지스터는 게이트 전극, 게이트 절연층, 반도체 활성층, 에치 스톱층, 소스 전극 및 드레인 전극을 포함하고,
상기 게이트 절연층은 상기 게이트 전극 및 상기 반도체 활성층 사이에 삽입되고,
상기 에치 스톱층은 상기 반도체 활성층을 커버하며, 그 안에 형성되는 제1 비아홀 및 제2 비아홀을 구비하고, 상기 제1 비아홀 및 상기 제2 비아홀은 상기 반도체 활성층의 부분을 노출시키고,
상기 박막 트랜지스터의 상기 소스 전극은 상기 제1 비아홀을 통해 상기 반도체 활성층과 접촉하고, 그리고 상기 박막 트랜지스터의 상기 드레인 전극은 상기 제2 비아홀을 통해 상기 반도체 활성층과 접촉하는, 박막 트랜지스터 어레이 기판.
(6). (5)에 따른, 상기 에치 스톱층은 상기 제1 비아홀 및 상기 제2 비아홀에 상응하는 상기 반도체 활성층의 부분들을 제외하고 상기 반도체 활성층의 상부 표면을 적어도 완전히 커버하는, 박막 트랜지스터 어레이 기판.
(7). (5) 또는 (6)에 따른, 게이트선, 게이트선 도선(lead wire), 데이터선 및 데이터 도선을 더 포함하고,
상기 게이트선 및 상기 게이트선 도선은 상기 게이트 전극과 동일한 층에 위치하고; 그리고
상기 데이터선 및 상기 데이터 도선은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 위치하는, 박막 트랜지스터 어레이 기판.
(8). (7)에 따른, 상기 데이터선과 동일한 층에 위치하며 상기 게이트선 도선 위에 위치하는 보조 게이트선 도선(assistant gate line lead wire)을 더 포함하고,
상기 게이트선 도선은 제3 비아홀을 통해 상기 보조 게이트선 도선과 접촉하는, 박막 트랜지스터 어레이 기판.
(9). (5)-(8) 중 어느 하나에 따른, 상기 에치 스톱층의 주변 에지 패턴 및 상기 반도체 활성층의 패턴은 서로 일치하고; 또는 상기 에치 스톱층은 상기 전체 기판을 커버하되, 상기 기판은 그 위에 형성된 상기 반도체 활성층을 구비하는, 박막 트랜지스터 어레이 기판.
(10). (5)-(9) 중 어느 하나에 따른, 상기 반도체 활성층을 위한 재료는 산화물 재료인, 박막 트랜지스터 어레이 기판.
(11). (5)-(10) 중 어느 하나에 따른, 상기 드레인 전극에 연결되는 화소 전극을 더 포함하는, 박막 트랜지스터 어레이 기판.
(12). 박막 트랜지스터 어레이 기판을 제조하는 방법으로서, 상기 방법은:
기판상에 게이트 금속층, 게이트 절연층, 반도체 활성층 및 에치 스톱층을 순서대로 형성하되, 상기 게이트 금속층은 게이트 전극, 게이트선 및 게이트선 도선을 포함하고, 그리고 상기 에치 스톱층은 상기 반도체 활성층의 전체적인 상부 표면을 적어도 커버하고;
비아-홀 연결 공정을 사용하여 상기 에치 스톱층에 제1 비아홀 및 제2 비아홀을 형성하여, 상기 반도체 활성층의 부분을 노출시키고; 그리고
데이터-선 금속층, 보호층(passivation layer) 및 화소 전극층을 순서대로 형성하는 것을 포함하고,
상기 데이터-선 금속층은 데이터선, 데이터선 도선 및 박막 트랜지스터의 소스 전극과 드레인 전극을 포함하고,
상기 소스 전극은 상기 제1 비아홀을 통해 상기 반도체 활성층과 접촉하고, 그리고 상기 드레인 전극은 상기 제2 비아홀을 통해 상기 반도체 활성층과 접촉하는 방법.
(13). (12)에 따른, 상기 데이터-선 금속층은 상기 게이트선 도선 위에 위치한 보조 게이트선 도선을 더 포함하고, 그리고
상기 데이터-선 금속층의 형성 이전에, 상기 방법은: 상기 게이트선 도선을 노출시키는 제3 비아홀을 형성하는 것을 더 포함하여, 상기 데이터-선 금속층에서 상기 보조 게이트선 도선은 상기 제3 비아홀을 통해 상기 게이트선 도선에 연결되고, 따라서 이중층으로된(double-layered) 게이트선 도선이 형성되는 방법.
(14). (12) 또는 (13)에 따른, 상기 반도체 활성층 및 상기 에치 스톱층을 형성하는 것은:
그 위에 형성된 상기 게이트 절연층을 구비하는 상기 기판상에 반도체 박막 및 에치 스톱 박막을 증착하고, 그리고 상기 반도체 활성층 및 상기 에치 스톱층을 형성하는 것을 포함하고,
상기 반도체 활성층 및 상기 에치 스톱층의 패턴들은 하나의 패터닝 공정을 통해 서로 일치하는 방법.
(15). (12) 또는 (13)에 따른, 상기 반도체 활성층 및 상기 에치 스톱층을 형성하는 것은:
그 위에 형성된 상기 게이트 절연층을 구비하는 상기 기판상에 반도체 박막을 증착하고, 그리고 패터닝 공정을 통해 상기 반도체 활성층을 형성하고;
그 위에 형성된 상기 반도체 활성층을 구비하는 상기 기판상에 상기 에치 스톱층으로서 기능하는 에치 스톱 박막을 증착하는 것을 포함하는 방법.
16. (5)-(11) 중 어느 하나에 따른 박막 트랜지스터 어레이 기판을 포함하는 디스플레이 기기.
더욱이, 위 아이템 (9)에 의해 기술된 것과 같은 박막 트랜지스터 어레이 기판에 대해 말하자면, 에치 스톱층의 주위(periphery) 에지 패턴 및 반도체 활성층의 패턴이 서로 일치할 때, 보조 게이트선 도선은 게이트 절연 필름(insulating film)을 가로지르며 게이트 도선 위 제3 비아홀을 통해 게이트선 도선과 접촉하고; 그리고 에치 스톱층이 전체 기판[그 위에 형성된 반도체 활성층을 구비함]을 커버할 때, 보조 게이트선 도선은 게이트 절연 필름 및 에치 스톱층을 가로지르며 게이트선 도선 위 제3 비아홀을 통해 게이트선 도선과 접촉한다.
앞서 말한 것은 단지 본 발명의 구체적인 실시예들이나, 본 발명의 보호 범위는 거기에 제한되지 않는다. 본 발명의 기술적인 범위 내의 기술적인 분야에서 숙련된 임의의 자들에게 자명한 모든 변경들 또는 대체들은 본 발명의 보호 범위 안에 수용되어야 한다. 따라서, 본 발명의 보호 범위는 다음의 청구항들의 보호 범위에 의해 한정된다.

Claims (16)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 박막 트랜지스터 어레이 기판으로서: 기판 및 상기 기판상에 형성된 박막 트랜지스터를 포함하고,
    상기 박막 트랜지스터는 게이트 전극, 게이트 절연층, 반도체 활성층, 에치 스톱층, 소스 전극 및 드레인 전극을 포함하고,
    상기 게이트 절연층은 상기 게이트 전극 및 상기 반도체 활성층 사이에 삽입되고,
    상기 에치 스톱층은 상기 반도체 활성층을 커버하며, 그 안에 형성되는 제1 비아홀 및 제2 비아홀을 구비하고, 상기 제1 비아홀 및 상기 제2 비아홀은 상기 반도체 활성층의 부분을 노출시키고,
    상기 박막 트랜지스터의 상기 소스 전극은 상기 제1 비아홀을 통해 상기 반도체 활성층과 접촉하고, 그리고 상기 박막 트랜지스터의 상기 드레인 전극은 상기 제2 비아홀을 통해 상기 반도체 활성층과 접촉하고,
    상기 박막 트렌지스터 어레이 기판은, 게이트선, 게이트선 도선(lead wire), 데이터선 및 데이터 도선을 더 포함하고, 상기 게이트선 및 상기 게이트선 도선은 상기 게이트 전극과 동일한 층에 위치하고; 그리고 상기 데이터선 및 상기 데이터 도선은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 위치하며,
    상기 박막 트렌지스터 어레이 기판은, 상기 데이터선과 동일한 층에 위치하며 상기 게이트선 도선 위에 위치하는 보조 게이트선 도선(assistant gate line lead wire)을 더 포함하고, 상기 게이트선 도선은 제3 비아홀을 통해 상기 보조 게이트선 도선과 접촉하는, 박막 트랜지스터 어레이 기판.
  6. 제5항에 있어서,
    상기 에치 스톱층은 상기 제1 비아홀 및 상기 제2 비아홀에 위치된 상기 반도체 활성층의 부분들을 제외한 상기 반도체 활성층의 상부 표면을 완전히 커버하는, 박막 트랜지스터 어레이 기판.
  7. 삭제
  8. 삭제
  9. 제5항 또는 제6항에 있어서,
    상기 에치 스톱층의 주변 에지 패턴 및 상기 반도체 활성층의 패턴은 서로 일치하고; 또는 상기 에치 스톱층은 상기 기판 전체를 커버하되, 상기 기판은 그 위에 형성된 상기 반도체 활성층을 구비하는, 박막 트랜지스터 어레이 기판.
  10. 제5항 또는 제6항에 있어서,
    상기 반도체 활성층을 위한 재료는 산화물 재료인, 박막 트랜지스터 어레이 기판.
  11. 제5항 또는 제6항에 있어서,
    상기 드레인 전극에 연결되는 화소 전극을 더 포함하는, 박막 트랜지스터 어레이 기판.
  12. 박막 트랜지스터 어레이 기판을 제조하는 방법으로서, 상기 방법은:
    기판상에 게이트 금속층, 게이트 절연층, 반도체 활성층 및 에치 스톱층을 순서대로 형성하되, 상기 게이트 금속층은 게이트 전극, 게이트선 및 게이트선 도선을 포함하고, 그리고 상기 에치 스톱층은 상기 반도체 활성층의 전체적인 상부 표면을 적어도 커버하고;
    비아-홀 연결 공정을 사용하여 상기 에치 스톱층상에 제1 비아홀 및 제2 비아홀을 형성하여, 상기 반도체 활성층의 부분을 노출시키고; 그리고
    데이터-선 금속층, 보호층(passivation layer) 및 화소 전극층을 순서대로 형성하는 것을 포함하고,
    상기 데이터-선 금속층은 데이터선, 데이터선 도선 및 박막 트랜지스터의 소스 전극과 드레인 전극을 포함하고,
    상기 소스 전극은 상기 제1 비아홀을 통해 상기 반도체 활성층과 접촉하고, 그리고 상기 드레인 전극은 상기 제2 비아홀을 통해 상기 반도체 활성층과 접촉하며,
    상기 데이터-선 금속층은 상기 게이트선 도선 위에 위치한 보조 게이트선 도선을 더 포함하고, 그리고
    상기 데이터-선 금속층의 형성 이전에, 상기 방법은: 상기 게이트선 도선을 노출시키는 제3 비아홀을 형성하는 것을 더 포함하여, 상기 데이터-선 금속층에서 상기 보조 게이트선 도선은 상기 제3 비아홀을 통해 상기 게이트선 도선에 연결되고, 따라서 이중층으로된(double-layered) 게이트선 도선이 형성되는 방법.
  13. 삭제
  14. 제12항에 있어서,
    상기 반도체 활성층 및 상기 에치 스톱층을 형성하는 것은:
    그 위에 형성된 상기 게이트 절연층을 구비하는 상기 기판상에 반도체 박막 및 에치 스톱 박막을 증착하고, 그리고 상기 반도체 활성층 및 상기 에치 스톱층을 형성하는 것을 포함하고,
    상기 반도체 활성층 및 상기 에치 스톱층의 패턴들은 하나의 패터닝 공정을 통해 서로 일치하는 방법.
  15. 제12항에 있어서,
    상기 반도체 활성층 및 상기 에치 스톱층을 형성하는 것은:
    그 위에 형성된 상기 게이트 절연층을 구비하는 상기 기판상에 반도체 박막을 증착하고, 그리고 패터닝 공정을 통해 상기 반도체 활성층을 형성하고;
    그 위에 형성된 상기 반도체 활성층을 구비하는 상기 기판상에 상기 에치 스톱층으로서 기능하는 에치 스톱 박막을 증착하는 것을 포함하는 방법.
  16. 제5항 또는 제6항에 따른 박막 트랜지스터 어레이 기판을 포함하는 디스플레이 기기.
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