KR20130119174A - 어레이 기판 및 이의 제조방법 - Google Patents

어레이 기판 및 이의 제조방법 Download PDF

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Abstract

본 발명은, 화소영역이 정의된 기판 상에 일 방향으로 연장하는 게이트 배선과; 상기 게이트 배선과 연결된 게이트 전극과; 상기 게이트 배선 및 게이트 전극을 덮으며 상기 기판 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 형성된 데이터 배선과; 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 서로 이격하며 형성된 소스 전극 및 드레인 전극과; 서로 마주하는 상기 소스 전극과 드레인 전극의 일끝단과 각각 중첩하며 상기 소스 전극 및 드레인 전극의 이격영역에 형성된 아일랜드 형태의 산화물 반도체층을 포함하며, 상기 데이터 배선과 소스 전극 및 드레인 전극은 제 1 층 및 제 2 층으로 이루어진 이중층 구조를 이루며, 상기 제 2 층은 구리 또는 구리합금으로 이루어지며, 상기 소스 전극 및 드레인 전극의 각 제 2 층과 상기 산화물 반도체층 사이에는 N2 플라즈마 처리에 의한 표면 개질층 또는 투명 도전성 산화물층이 형성된 것이 특징인 어레이 기판 및 이의 제조 방법을 제공한다.

Description

어레이 기판 및 이의 제조방법{Array substrate and method of fabricating the same}
본 발명은 어레이 기판에 관한 것이며, 특히 소자 특성 안정성이 우수한 산화물 반도체층을 가지며 마스크 공정 수를 저감시킬 수 있는 어레이 기판 및 이의 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성된다.
도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 부분에 대한 단면을 도시한 것이다.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 다수의 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있다. 또한, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다.
또한 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2), 더욱 정확히는 그 내부에 채널층이 형성되는 소스 및 드레인 전극 사이로 노출된 부분에서 그 두께가 줄어들게 됨으로써 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
따라서, 최근에는 도 2(종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도)에 도시한 바와 같이, 오믹콘택층을 필요로 하지 않고 산화물 반도체 물질을 이용하여 단일층 구조의 산화물 반도체층(61)을 구비한 박막트랜지스터가 개발되었다.
이러한 산화물 반도체층(61)은 오믹콘택층을 형성하지 않아도 되므로 종래의 비정질 실리콘으로 이루어진 반도체층을 구비한 어레이 기판에서와 같이 유사한 재질인 불순물 비정질 실리콘으로 이루어진 서로 이격하는 오믹콘택층을 형성하기 위해 진행하는 건식식각에 노출될 필요가 없으므로 박막트랜지스터(Tr)의 특성 저하를 방지할 수 있다.
나아가 산화물 반도체층은 비정질 실리콘의 반도체층 대비 캐리어의 이동도 특성이 수배 내지 십 수배 더 크므로 구동용 박막트랜지스터로서 동작하는데 더 유리한 장점을 갖는다.
하지만, 이러한 산화물 반도체층은 금속물질로 이루어진 금속층의 패터닝을 위한 식각액에 노출되는 경우, 상기 금속층과 식각 선택비가 없어 식각되어 제거되거나, 또는 상기 금속층의 패터닝을 위한 식각액에 노출에 의해 그 내부 분자 구조가 손상되어 박막트랜지스터(Tr)의 특성을 저하시킬 수 있다.
더욱이 이렇게 산화물 반도체층이 금속액의 식각액에 노출되는 경우, 박막트랜지스터의 구동 또는 스위칭 신뢰성 특성이 저하되며, 특히 BTS(Bias temperature stress) 검사 시 시간이 지남에 따라 문턱전압(Vth) 변화율이 상대적으로 크게 변동되므로 표시영역 내에서의 특성 산포가 커져 어레이 기판의 표시품질에 부정적 영향을 끼칠 수 있다.
따라서, 이러한 문제를 해결하고자 상기 소스 및 드레인 전극(81, 83) 형성을 위한 패터닝 시 그 하부에 위치하는 상기 산화물 반도체층(77)이 상기 소스 및 드레인 전극(81, 83)을 이루는 금속물질과 반응하는 식각액에 노출되지 않도록 하기 위해 상기 산화물 반도체층(77) 중앙부에 대응하여 그 상부에 무기절연물질로 이루어진 에치스토퍼(79)를 구비하고 있다.
하지만, 이렇게 산화물 반도체층(77)과 그 상부에 에치스토퍼(79)를 구비한 박막트랜지스터(Tr)를 포함하는 종래의 어레이 기판(71)을 제조 시에는 상기 에치스토퍼(79) 형성을 위해 1회의 마스크 공정이 추가되어 총 6회 마스크 공정이 진행되고 있다.
마스크 공정은 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립의 총 5개의 단위 공정을 포함하여 진행되므로 그 공정이 복잡하고 많은 약액이 사용되므로 마스크 공정 수가 증가하면 증가할수록 제조 시간이 길어져 단위 시간당 생상성이 전하되며, 불량 발생 빈도가 높아지며, 제조 비용이 상승한다.
따라서, 도 2에 제시된 산화물 반도체층(77)과 에치스토퍼(79)를 구비한 어레이 기판(71)의 경우, 마스크 공정을 줄여 제조 비용을 저감시키는 것이 요구되고 있는 실정이다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 산화물 반도체층이 금속물질을 패터닝하기 위한 식각액에 의해 손상되지 않도록 하여 신뢰성 및 산포 특성을 향상시키면서 동시에 1회의 마스크 공정을 저감하여 공정 단순화에 의해 제조 비용을 저감시킬 수 있는 산화물 반도체층을 구비한 어레이 기판 및 이의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 어레이 기판은, 화소영역이 정의된 기판 상에 일 방향으로 연장하는 게이트 배선과; 상기 게이트 배선과 연결된 게이트 전극과; 상기 게이트 배선 및 게이트 전극을 덮으며 상기 기판 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 형성된 데이터 배선과; 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 서로 이격하며 형성된 소스 전극 및 드레인 전극과; 서로 마주하는 상기 소스 전극과 드레인 전극의 일끝단과 각각 중첩하며 상기 소스 전극 및 드레인 전극의 이격영역에 형성된 아일랜드 형태의 산화물 반도체층을 포함하며, 상기 데이터 배선과 소스 전극 및 드레인 전극은 제 1 층 및 제 2 층으로 이루어진 이중층 구조를 이루며, 상기 제 2 층은 구리 또는 구리합금으로 이루어지며, 상기 소스 전극 및 드레인 전극의 각 제 2 층과 상기 산화물 반도체층 사이에는 N2 플라즈마 처리에 의한 표면 개질층 또는 투명 도전성 산화물층이 형성된 것이 특징이다.
상기 산화물 반도체층은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나로 이루어지며, 상기 투명 도전성 산화물층은 상기 소스 전극 및 드레인 전극 전면에 형성되며, 상기 데이터 배선의 제 2 층의 상부에도 형성됨으로써 상기 데이터 배선과 소스 전극 및 드레인 전극은 삼중층 구조를 이루거나, 또는 상기 투명 도전성 물질층은 상기 소스 전극 및 드레인 전극 중 상기 산화물 반도체층과 중첩하는 부분에만 선택적으로 형성된 것이 특징이다. 이때, 상기 투명 도전성 산화물층은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어진 것이 특징이다.
그리고, 상기 제 1 층은 몰리브덴(Mo) 또는 몰리티타늄(MoTi)으로 이루어지며, 상기 표면 개질층은 구리질화막인 것이 특징이다.
또한, 상기 산화물 반도체층 상부로 상기 기판 전면에 형성되며 상기 드레인 전극을 노출시키는 콘택홀을 갖는 보호층과; 상기 보호층 위로 상기 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 포함한다.
본 발명의 일 실시예에 따른 어레이 기판의 제조 방법은, 화소영역이 정의된 기판 상에 일 방향으로 연장하는 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 게이트 전극을 덮으며 상기 기판 전면에 형성된 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로, 제 1 층과 구리 또는 구리합금으로 이루어진 제 2 층의 이중층 구조를 가지며 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선과 상기 게이트 전극에 대응하여 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계와; N2 플라즈마 처리하여 상기 소스 전극 및 드레인 전극 제 2 층의 표면을 개질함으로써 상기 제 2 층의 표면에 표면 개질층을 형성하는 단계와; 상기 표면 개질층이 형성된 서로 마주하는 상기 소스 전극과 드레인 전극의 일끝단과 각각 중첩하며 상기 소스 전극 및 드레인 전극의 이격영역에 아일랜드 형태의 산화물 반도체층을 형성하는 단계를 포함한다.
이때, 상기 N2 플라즈마 처리는 5초 내지 15초간 진행하는 것이 특징이다.
본 발명의 또 다른 실시예에 따른 어레이 기판의 제조 방법은, 화소영역이 정의된 기판 상에 일 방향으로 연장하는 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 게이트 전극을 덮으며 상기 기판 전면에 형성된 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로, 제 1 층과 구리 또는 구리합금으로 이루어진 제 2 층과 투명 도전성 산화물로 이루어진 제 3 층의 삼중층 구조를 가지며 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선과 상기 게이트 전극에 대응하여 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계와; 상기 소스 전극 및 드레인 전극 위로 전면에 산화물 반도체층을 형성하는 단계와; 상기 산화물 반도체층을 패터닝함으로써 서로 마주하는 상기 소스 전극과 드레인 전극의 일끝단과 각각 중첩하며 상기 소스 전극 및 드레인 전극의 이격영역에 아일랜드 형태의 산화물 반도체층을 형성하는 단계를 포함한다.
이때, 상기 소스 전극 및 드레인 전극 위로 전면에 산화물 반도체층을 형성하는 단계는, 상기 소스 전극 및 드레인 전극 위로 상기 기판 전면에 산화물 반도체 물질층을 형성하는 단계와; 상기 산화물 반도체 물질층 위로 상기 산화물 반도체층에 대응하여 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴 외측으로 노출된 상기 산화물 반도체 물질층에 대해 옥살산(C2H2O4)을 포함하는 수용액에 노출시킴으로써 상기 산화물 반도체 물질층과 그 하부의 상기 투명 도전성 산화물층을 식각시키는 단계와; 상기 포토레지스트 패턴을 제거하는 단계를 포함하며, 상기 투명 도전성 산화물로 이루어진 투명 도전성 산화물 패턴은 상기 소스 전극과 드레인 전극 중 상기 산화물 반도체층과 중첩하는 부분에만 형성되며 상기 데이터 배선과 소스 전극 및 드레인 전극은 상기 제 1 층과 제 2 층의 이중층 구조를 이루도록 하는 특징이다.
또한, 상기 소스 전극 및 드레인 전극 위로 전면에 산화물 반도체층을 형성하는 단계는, 상기 소스 전극 및 드레인 전극 위로 상기 기판 전면에 산화물 반도체 물질층을 형성하는 단계와; 상기 산화물 반도체 물질층 위로 상기 산화물 반도체층에 대응하여 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴 외측으로 노출된 상기 산화물 반도체 물질층에 대해 상기 산화물 반도체 물질과만 반응하는 건식식각을 진행하여 상기 산화물 반도체 물질층을 제거하는 단계와; 상기 포토레지스트 패턴을 제거하는 단계를 포함하며, 상기 데이터 배선과 소스 전극 및 드레인 전극은 삼중층 구조를 유지하는 것이 특징이다.
이때, 상기 산화물 반도체층은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나로 이루어지며, 상기 투명 도전성 산화물층은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어지며, 상기 제 1 층은 몰리브덴(Mo) 또는 몰리티타늄(MoTi)으로 이루어지는 것이 특징이다.
그리고, 상기 산화물 반도체층 상부로 상기 기판 전면에 상기 드레인 전극을 노출시키는 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
본 발명은, 소스 및 드레인 전극 상부에 산화물 반도체층이 구성됨으로써 에치스토퍼 없이도 상기 소스 및 드레인 전극 형성을 위한 식각액에 노출되지 않으므로 에치스토퍼를 생략에 의해 1회의 마스크 공정을 저감시킬 수 있으므로 제조 공정 단순화 및 제조 비용을 저감시킬 수 있는 효과가 있다.
나아가 산화물 반도체층이 금속의 식각액에 노출되지 않으므로 박막트랜지스터의 구동 및 스위칭 신뢰성을 향상시키며 나아가 어레이 기판 표시영역 전체에서의 위치별 특성 산포를 저감시켜 박막트랜지스터의 특성 산포가 커짐에 의한 표시품질 저하를 억제하는 효과가 있다.
그리고, 본 발명에 따른 어레이 기판은 상화물 반도체층과 접합 특성이 타 금속물질 대비 낮은 저저항 금속물질인 구리를 전극 및 배선으로 이용할 수 있도록 산화물 반도체층과 접합 특성을 향상시키는 효과가 있다.
도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2는 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도.
도 3은 본 발명의 제 1 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 단면도.
도 4a 내지 4g는 본 발명의 제 1 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역(P)에 대한 제조 단계별 공정 단면도.
도 5a와 5b는 각각 본 발명의 제 2 및 제 3 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 단면도.
도 6a 내지 6i는 본 발명의 제 2 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 7a 내지 도 7e는 본 발명의 제 3 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 제조 단계별 공정 단면도.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 단면도이다. 이때, 설명의 편의상 상기 화소영역(P)내의 박막트랜지스터(Tr)가 형성되는 영역을 스위칭 영역(TrA)이라 정의한다.
도시한 바와 같이, 투명한 유리 또는 플라스틱 재질로 이루어진 절연기판(101) 상에 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리티타늄(MoTi) 중 어느 하나로 이루어져 단일층 구조를 이루거나 또는 둘 이상의 물질로 이루어져 이중층 이상의 다중층 구조를 이루며 일 방향으로 연장하는 게이트 배선(미도시)이 형성되고 있으며, 각 스위칭 영역(TrA)에는 상기 게이트 배선(미도시) 중 일부가 그 자체로서 게이트 전극(105)을 이루거나 또는 상기 게이트 배선(미도시)에서 분기한 형태로 상기 게이트 전극(105)이 형성되어 있다. 이때, 도면에 있어서는 상기 게이트 배선(미도시) 및 게이트 전극(105)은 단일층 구조를 이루는 것을 일례로 도시하였다.
상기 게이트 배선(미도시)과 게이트 전극(105)이 특히 전술한 저저항 금속물질 중 구리(Cu)로 이루어지는 경우, 상기 기판(101)과의 접합특성을 향상시키기 위해 상기 구리(Cu) 이외에 상기 기판(101)과 직접 접촉하는 하부층은 몰리티타늄(MoTi) 또는 몰리브덴(Mo)으로 형성되고, 이의 상부에 구리(Cu)로 이루어진 상부층이 형성되어 이중층 구조를 이루는 것이 특징이다.
한편, 상기 게이트 배선(미도시)과 게이트 전극(105) 위로 상기 기판(101) 전면에 절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 게이트 절연막(110)이 형성되고 있다.
이때, 상기 게이트 절연막(110)은 상기 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중 어느 하나로 이루어져 단일층 구조를 이룰 수도 있고, 또는 산화실리콘(SiO2) 및 질화실리콘(SiNx)으로 이루어진 이중층 이상의 다중층 구조를 이룰 수 있다. 한편, 상기 게이트 절연막(110)이 이중층 구조를 이루는 경우, 하부층은 질화실리콘(SiNx)으로 상부층은 산화실리콘(SiO2)으로 구성되거나, 또는 그 반대의 구성도 가능하며, 상기 산화실리콘(SiO2)으로 이루어진 층과 질화실리콘(SiNx)으로 이루어진 층이 교번하도록 구성함으로써 다중층 구조를 이룰 수도 있다.
다음, 상기 게이트 절연막(110) 위로 상기 저저항 금속물질 예를들면 몰리브덴(Mo) 또는 몰리티타늄(MoTi)으로 이루어진 하부의 제 1 층(130a)과 이의 상부로 구리(Cu) 또는 구리합금으로 이루어진 제 2 층(130b)의 이중층 구조를 가지며 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(130)이 형성되고 있다.
그리고, 각 화소영역(P) 내의 스위칭 영역(TrA)에는 상기 데이터 배선(130)과 동일한 물질로 동일한 적층구조를 이루며 서로 이격하는 소스 전극(133) 및 드레인 전극(136)이 형성되고 있다. 이때, 상기 소스 전극(133)은 상기 데이터 배선(130)에서 분기하여 연결되며 형성되고 있다.
이렇게 데이터 배선(130)과 소스 전극(133) 및 드레인 전극(136)을 구리(Cu) 또는 구리합금의 제 2 층(130b, 133b, 136b)과 몰리브덴(Mo) 또는 몰리티타늄(MoTi)의 제 1 층(130a, 133a, 136a)의 이중층 구조를 이루도록 한 것은, 우선 저저항 금속물질 중 구리(Cu)가 가장 값이 저렴하면서도 귀금속인 은(Ag) 다음으로 전기 전도도가 큰 금속물질이기 때문이며, 상기 몰리브덴(Mo) 또는 몰리티타늄(MoTi)을 이용한 것은 구리(Cu)의 절연물질과의 접합 특성이 좋지 않기 때문에 접합 특성 향상을 위한 것이다.
구리(Cu)는 비교적 금속재질과는 접합 특성이 좋은 편이나 상기 게이트 절연층(110)을 이루는 산화실리콘(SiO2) 또는 질화실리콘(SiNx)과는 접합 특성이 좋지 않으며, 따라서 상기 절연물질과 접합 특성이 우수한 금속물질인 몰리브덴(Mo) 또는 몰리티타늄(MoTi) 합금 재질의 제 1 층(130a, 133a, 136a)을 상기 게이트 절연층(110)과 접촉하도록 한 후, 상기 제 1 층(130a, 133a, 136a)상에 구리(Cu) 또는 구리합금 재질의 제 2 층(130b, 133b, 136b)이 구비됨으로써 상기 데이터 배선(130)과 소스 및 드레인 전극(133, 136)을 형성한 것이다.
다음, 상기 각 스위칭 영역(TrA)에 있어서 서로 마주하는 상기 소스 전극(133) 및 드레인 전극(136)의 양 끝단 상부와 이들 두 전극(133, 136) 사이의 이격된 영역으로 노출된 게이트 절연막(110) 상에 산화물 반도체 물질 예를들면 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나로 아일랜드 형태로 산화물 반도체층(140)이 형성되고 있다.
이때, 이중층 구조를 갖는 상기 데이터 배선(130)과 소스 및 드레인 전극(133, 136)에 있어 상기 구리(Cu) 또는 구리합금 재질의 제 2 층(130b, 133b, 136b)은 N2 플라즈마 처리에 의해 표면이 개질된 표면 개질층(190)이 형성되어 상기 산화물 반도체층(140)과의 접합 특성을 향상시킨 것이 특징이다.
이때, 상기 스위칭 영역(TrA)에 순차 적층된 상기 게이트 전극(105)과, 게이트 절연막(110)과, 서로 이격하는 소스 전극(133) 및 드레인 전극(136)과, 아일랜드 형태의 산화물 반도체층(140)은 스위칭 소자인 스위칭 박막트랜지스터(Tr)를 이룬다.
한편, 도면에 나타내지 않았지만, 제 1 변형예로서 상기 게이트 배선(미도시)이 형성된 층에는 상기 게이트 배선(미도시)과 동일한 물질로 이루어지며 이와 나란하게 공통배선(미도시)이 더욱 형성될 수도 있다.
그리고, 또 다른 제 2 변형예로서 상기 게이트 배선(미도시) 또는 데이터 배선(130)이 형성된 동일한 층에 동일한 물질로 상기 게이트 배선(미도시) 또는 데이터 배선(130)과 나란하게 전원배선(미도시)이 더욱 형성될 수 있으며, 상기 각 화소영역(P)에는 상기 스위칭 영역(TrA)에 형성된 스위칭 박막트랜지스터(Tr)와 동일한 적층 구성을 가지며 상기 전원배선(미도시) 및 상기 스위칭 영역(TrA)에 형성된 스위칭 박막트랜지스터(Tr)의 일 전극과 연결되며 구동 박막트랜지스터(미도시)가 더 구성될 수 있다. 이렇게 전원배선(미도시)과 구동 박막트랜지스터(미도시)가 더 구비되는 경우 이러한 어레이 기판은 유기전계 발광소자용 어레이 기판을 이룬다.
다음, 상기 아일랜드 형태의 산화물 반도체층(140)과 이의 외측으로 노출된 상기 소스 전극(133) 및 드레인 전극(136)과 상기 데이터 배선(130) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어지거나 또는 유기절연물질 예를들면 포토아크릴 또는 벤조사이클로부텐으로 이루어진 보호층(150)이 구비되고 있다. 이때, 상기 보호층(150)은 도면에 있어서는 단일층으로 도시하고 있지만, 전술한 절연물질이 이중층 이상 다중층 구조를 이룰 수 있다.
그리고 이러한 구성을 갖는 보호층(150)에는 상기 드레인 전극(136)의 일 끝단 상면을 노출시키는 드레인 콘택홀(153)이 구비되고 있다.
이때, 도면에 있어서는 상기 드레인 전극(136)은 스위칭 박막트랜지스터(Tr)의 드레인 전극(136)을 노출시키고 있지만, 제 2 변형예와 같이 구동 박막트랜지스터(미도시)가 구비되는 경우는 상기 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)을 노출시키며 형성된다.
그리고, 제 1 변형예와 같이 상기 공통배선(미도시)이 상기 게이트 배선(미도시)과 나란하게 형성되는 경우, 상기 각 화소영역(P)에는 상기 공통배선(미도시)을 노출시키는 공통 콘택홀(미도시)이 더욱 형성될 수도 있다.
다음, 상기 드레인 콘택홀(153)을 갖는 상기 보호층(150) 위로 각 화소영역(P)에는 투명 도전성 산화물 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어지며 상기 드레인 콘택홀(153)을 통해 상기 드레인 전극(136)과 접촉하는 판 형태를 갖는 화소전극(160)이 형성됨으로써 본 발명의 실시예에 따른 어레이 기판(101)을 이루고 있다.
한편, 도면에 나타내지 않았지만, 제 2 변형예에 따른 어레이 기판의 경우, 상기 보호층(150) 위로 각 화소영역(P)에는 상기 드레인 콘택홀(153)을 통해 판 형태가 아닌 바(bar) 형태를 갖는 다수의 화소전극(미도시)이 일정간격 이격하며 형성되며, 상기 보호층(150) 위로 상기 각 화소영역(P)에는 상기 공통 콘택홀(미도시)을 통해 상기 공통배선(미도시)과 연결되며 바(bar) 형태를 갖는 공통전극(미도시)이 상기 바(bar) 형태의 화소전극(미도시)과 나란하게 교대하며 형성되는 것이 특징이다.
또한, 제 2 변형예에 따른 어레이 기판(미도시)은 상기 화소전극(160)이 상기 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)과 접촉하고 있으며, 상기 화소전극(160) 위로 유기 발광층(미도시)과 대향전극(미도시)이 더 형성됨으로써 완성되고 있다. 이때, 상기 화소전극(160)과 유기 발광층(미도시)과 대향전극(미도시)은 유기전계 발광 다이오드(미도시)를 이룬다.
이후에는 이러한 구성을 갖는 본 발명의 제 1 실시예에 따른 어레이 기판의 제조 방법에 대해 설명한다.
도 4a 내지 4g는 본 발명의 제 1 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역(P)에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의상 상기 화소영역(P)내의 박막트랜지스터가 형성되는 영역을 스위칭 영역(TrA)이라 정의한다.
우선, 도 4a에 도시한 바와 같이, 투명한 절연기판(101) 예를 들어 유리 또는 플라스틱으로 이루어진 기판(101) 상에 제 1 금속물질 예를들면 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리티타늄(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 이중층 이상 다중층 구조를 갖는 제 1 금속층(미도시)을 형성한다.
이후, 상기 제 1 금속층(미도시)을 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상 및 식각 등 일련의 단위 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 화소영역(P)의 경계에 일방향으로 연장하는 게이트 배선(미도시)을 형성하고, 동시에 상기 스위칭 영역(TrA)에 상기 게이트 배선(미도시)과 연결된 게이트 전극(105)을 형성한다.
이때, 도면에 있어서는 상기 게이트 배선(미도시)과 게이트 전극(105)은 모두 단일층 구조로 이루어진 것을 일례로 도시하였다.
한편, 제 1 실시예의 제 1 변형예의 경우, 상기 기판(101) 상에는 상기 게이트 배선(미도시) 및 게이트 전극(105)을 형성하는 단계에서 상기 게이트 배선(미도시)과 이격하며 나란하게 공통배선(미도시)을 더욱 형성할 수도 있다.
다음, 도 4b에 도시한 바와 같이, 상기 게이트 배선(미도시)과 게이트 전극(115) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 전면에 게이트 절연막(110)을 형성한다. 이때, 상기 산화실리콘(SiO2) 및 질화실리콘(SiNx)을 교번하여 증착함으로써 이중층 이상 다중층 구조를 이루도록 할 수도 있다.
다음, 도 4c에 도시한 바와 같이, 상기 게이트 절연막 위로 몰리브덴(Mo) 또는 몰리티타늄(MoTi)을 증착함으로써 제 2 금속층(미도시)을 형성하고, 연속하여 상기 제 2 금속층(미도시) 상부에 저저항 금속물질인 구리(Cu) 또는 구리합금을 증착하여 제 3 금속층(미도시)을 형성한다.
이후, 상기 제 3 및 제 2 금속층을 마스크 공정을 진행하여 동시 일괄적으로 또는 순차적으로 패터닝함으로써 상기 게이트 절연막(110) 위로 상기 게이트 배선(미도시)과 교차하여 상기 화소영역(P)을 정의하며 몰리브덴(Mo) 또는 몰리티타늄(MoTi)으로 이루어진 제 1 층(130a)과 구리(Cu) 또는 구리합금으로 이루어진 제 2 층(130b)의 이중층 구조의 데이터 배선(130)을 형성하고, 동시에 각 스위칭 영역(TrA)에 있어서는 상기 데이터 배선(130)과 연결되며 제 1 층(133a, 136a)과 제 2 층(133b, 136b)의 이중층 구조를 가지며 서로 이격하는 소스 전극(133) 및 드레인 전극(136)을 형성한다.
이때, 각 화소영역(P)에 구동 박막트랜지스터(미도시)가 형성되는 경우 본 발명의 제 1 실시예의 제 2 변형예의 경우, 상기 스위칭 영역(TrA)에 소스 및 드레인 전극(133, 136)을 형성하는 단계에서 전술한 동일한 방법에 의해 구동 박막트랜지스터용의 서로 이격하는 소스 및 드레인 전극을 형성하며, 상기 데이터 배선(130)과 나란하게 이격하며 전원배선(미도시)을 형성한다. 이때, 상기 전원배선(미도시)은 상기 게이트 배선(미도시)이 형성된 동일한 층에 게이트 배선(미도시)을 형성함과 동시에 형성할 수도 있다.
다음, 도 4d에 도시한 바와 같이, 이중층 구조의 상기 데이터 배선(130)과 서로 이격하는 소스 전극(133) 및 드레인 전극(136)이 형성된 기판(101)에 대해 5초 내지 15초 정도 N2 플라즈마 처리를 실시함으로써 상기 데이터 배선(130)과 소스 전극(133) 및 드레인 전극(136)의 제 2 층(130b, 133b, 136b) 표면을 개질시켜 제 2 층(130b, 133b, 136b)의 표면에 표면 개질층(190) 예를들면 구리질화막을 형성함으로써 추후 형성되는 산화물 반도체층(도 4e의 140)과의 접합력이 향상되도록 한다.
다음, 도 4e에 도시한 바와 같이, 상기 표면 개질층(190)이 형성된 데이터 배선(130)과 소스 전극(133) 및 드레인 전극(136) 상부로 산화물 반도체 물질 예를들면 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나를 증착하거나 또는 도포하여 기판(101) 전면에 산화물 반도체 물질층(미도시)을 형성한다.
이때, 상기 산화물 반도체 물질층(미도시)은 상기 각 스위칭 영역(TrA)에 구비된 상기 소스 전극(133) 및 드레인 전극(136)의 제 2 층(133b, 136b) 표면에 형성된 상기 표면 개질층(190)에 의해 접합력이 강화된 것이 특징이다.
구리층와 산화물 반도체층(140)과의 접합력을 1이라 하는 경우, N2 플라즈마 처리에 의해 상기 구리층 표면에 표면 개질층(190)이 형성된 구리층과 산화물 반도체층(140)과의 접합력은 최소 1.3 배 이상 향상됨을 실험적으로 알 수 있었다.
이후, 상기 산화물 반도체 물질층(미도시)에 대해 포토레지스트의 도포, 노광, 현상 및 식각 등의 단위 공정을 포함하는 마스크 공정을 실시하여 패터닝함으로써 각 스위칭 영역(TrA)의 상기 게이트 전극(115)과 대응하여 아일랜드 형태로 산화물 반도체층(140)을 형성한다.
마찬가지로 도면에 나타내지 않았지만 제 1 실시예의 제 2 변형예의 경우, 구동 박막트랜지스터(미도시)용 서로 마주하는 소스 전극(미도시)과 드레인 전극(미도시)의 상면 및 이들 두 전극(미도시) 사이의 이격영역에 대응하여 아일랜드 형태로 구동 박막트랜지스터(미도시)용 산화물 반도체층(미도시)을 형성한다.
한편, 상기 산화물 반도체 물질층(미도시)을 패터닝하는 과정에서 옥살산(C2H2O4)을 5중량% 내지 20중량% 포함하는 식각액으로 하여 습식식각을 진행할 수도 있으며, 또는 특정 반응 가스를 이용한 건식식각을 진행할 수도 있다.
이때, 상기 스위칭 영역(TrA)에 순차 적층된 상기 게이트 전극(105)과 게이트 절연막(110)과 서로 이격하는 소스 전극(133) 및 드레인 전극(136)과 산화물 반도체층(140)은 스위칭 박막트랜지스터(Tr)를 이룬다.
도면에 나타내지 않았지만 제 1 실시예의 제 2 변형예의 경우, 각 화소영역(P)에는 상기 스위칭 박막트랜지스터(Tr)와 동일한 적층 구조를 갖는 구동 박막트랜지스터(미도시)가 형성된다.
다음, 도 4f에 도시한 바와 같이, 상기 스위칭 박막트랜지스터(Tr) 위로 기판 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 예를들면 포토아크릴 또는 벤조사이클로부텐을 도포함으로서 단일층 구조의 보호층(150)을 형성하거나, 또는 서로 다른 무기절연물질은 연속하여 증착하거나 또는 서로 다른 유기절연물질을 연속적으로 도포함으로 이중층 구조를 갖는 무기재질 또는 유기재질의 보호층(150)을 형성할 수도 있으며, 나아가 상기 보호층(150)은 상기 무기절연물질을 증착한 후 유기절연물질을 도포함으로써 무기절연물질의 제 1 층(미도시)과 유기절연물질로 이루어진 제 2 층(미도시)의 이중층 구조를 갖도록 형성할 수도 있다.
도면에 있어서는 상기 보호층(150)은 일례로 산화실리콘(SiO2)을 증착하여 단일층 구조를 이루는 것을 일례로 도시하였다.
이후, 상기 보호층(150)을 마스크 공정을 진행하여 패터닝함으로서 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(153)을 형성한다.
이때, 제 1 실시예의 제 1 변형예의 경우 상기 공통배선(미도시)을 노출시키는 공통콘택홀(미도시)을 더욱 형성하며, 제 2 변형예의 경우는 상기 드레인 콘택홀(153)은 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)을 노출시키도록 형성하는 것이 특징이다.
다음, 도 4g에 도시한 바와 같이, 상기 드레인 콘택홀(153)을 갖는 보호층(150) 위로 투명 도전성 산화물 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이에 대해 마스크 공정을 실시함으로써 패터닝하여 상기 각 화소영역(P)에 상기 드레인 콘택홀(153)을 통해 상기 드레인 전극(136)과 접촉하는 판 형태의 화소전극(160)을 형성함으로써 본 발명의 제 1 실시예에 따른 어레이 기판(101)을 완성한다.
한편, 제 1 실시예의 제 1 변형예의 경우는, 상기 보호층(150) 위로 투명 도전성 물질을 증착할 수도 있으며, 또는 몰리브덴(Mo) 또는 몰리티타늄(MoTi)을 증착하여 도전성 물질층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로서 상기 각 화소영역(P)에 상기 드레인 콘택홀(153)을 통해 상기 드레인 전극(136)과 접촉하며 바(bar) 형태를 갖는 다수의 화소전극(미도시)을 형성하고, 동시에 상기 공통 콘택홀(미도시)을 통해 상기 공통배선(미도시)과 접촉하며 바(bar) 형태를 갖는 다수의 공통전극(미도시)을 상기 화소전극(미도시)과 교대하는 형태로 형성함으로써 완성할 수 있다.
제 1 실시예의 제 2 변형예의 경우는, 상기 각 화소영역(P) 별로 판 형태의 화소전극(160)을 형성한 이후, 상기 각 화소전극(160) 위로 유기 발광층(미도시)을 형성하고, 상기 유기 발광층(미도시) 상부로 대향전극(미도시)을 더욱 형성함으로서 유기전계 발광소자용 어레이 기판을 완성할 수 있다.
전술한 구성을 갖는 본 발명의 제 1 실시예에 따른 어레이 기판(101)의 경우, 소스 전극(133) 및 화소전극(136)을 형성한 후 이의 상부에 산화물 반도체층을 형성함으로써 상기 산화물 반도체층(140)은 소스 전극(133) 및 드레인 전극(136)을 패터닝하기 위한 식각액에 전혀 노출되지 않으므로 산화물 반도체층(140)이 금속물질의 식각액에 노출되어 내부 손상이 발생되어 박막트랜지스터(Tr)의 특성이 저하되는 문제를 원천적으로 방지할 수 있다.
그리고, 상기 산화물 반도체층을 가리는 에치스토퍼를 필요로 하지 않는 구성이므로 에치스토퍼 형성을 위한 1회의 마스크 공정을 생략할 수 있으므로 에치스토퍼를 필요로 하는 종래의 어레이 기판 대비 제조 공정을 단순화하는 동시에 제조 비용을 절감시키는 효과가 있다.
더불어, 배선과 전극 특히 데이터 배선(130)과 소스 및 드레인 전극(133, 136)을 접합 특성이 좋지 않지만 도전 특성이 매우 우수하여 대면적의 표시장치에서 발생되는 신호지연 등의 현상을 저감시킬 수 있는 구리(Cu) 또는 구리합금을 이용하여 형성하면서도 산화물 반도체층(140)과의 접합특성을 향상시킴으로써 산화물 반도체층(140)이 박리되지 않고 대면적화에 의한 신호지연을 방지하는 효과가 있다.
도 5a와 도 5b는 본 발명의 제 2 및 제 3 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역(P)에 대한 단면도이다. 본 발명의 제 2 및 제 3 실시예는 제 1 실시예와 소스 전극 및 드레인 전극과 데이터 배선의 적층 구성만을 달리하며 그 외의 구성요소는 동일한 구성을 가지므로 차별점이 있는 구성요소를 위주로 설명한다. 이때, 본 발명의 제 2 및 제 3 실시예의 제 1 및 제 2 변형예는 제 1 실시예와 변형예와 동일한 구성을 가지므로 제 및 제 2 변형예에 대해서는 그 설명을 생략한다.
우선, 도 5a를 참조하면, 본 발명의 제 2 실시예에 따른 어레이 기판(201)이 제 1 실시예에 따른 어레이 기판(도 3의 101)과 차별점이 있는 부분은 소스 전극(233) 및 드레인 전극(136)의 적층 구조에 있다.
즉, 제 1 실시예에 따른 어레이 기판(도 3의 101)의 경우, 소스 및 드레인 전극(도 3의 133, 136)은 몰리브덴(Mo) 또는 몰리티타늄(MoTi)으로 이루어진 제 1 층(도 3의 133a, 136a)과, 구리(Cu) 또는 구리합금으로 이루어진 제 2 층(도 3의 133b, 136b)의 이중층 구조를 가지며 상기 제 2 층(도 3의 133b, 136b)에 N2 플라즈마 공정을 진행하여 면이 개질됨으로서 표면 개질층(도 3의 190)이 형성된 것을 특징으로 하였지만, 제 2 실시예에 따른 어레이 기판(201)의 경우, 몰리브덴(Mo) 또는 몰리티타늄(MoTi)으로 이루어진 제 1 층(233a, 236a)과, 구리(Cu) 또는 구리합금으로 이루어진 제 2 층(233b, 236b)으로 이루어진 부분과 더불어 상기 제 2 층(233b, 236b)의 상부에 부분적으로 더욱 정확히는 산화물 반도체층(240)이 형성되어 이와 중첩되는 부분에 대응해서는 투명 도전성 산화물인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어진 접합 개선층(234, 237)이 더욱 형성되고 있는 것이 특징이다.
본 발명의 제 3 실시예의 경우, 도 5b를 참조하면, 상기 제 1 실시예에 제시된 바와같이, 제 1 층(230a, 233a, 236a) 및 제 2 층(230b, 233b, 236b)의 이중층 구조의 데이터 배선(230)과 소스 및 드레인 전극(233, 236) 각각의 상부에 투명 도전성 산화물인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어진 제 3 층(230c, 233c, 236c)이 형성됨으로써 실질적으로 데이터 배선(230)과 소스 전극(233) 및 드레인 전극(236)은 삼중층 구조를 이루는 것이 특징이다.
이렇게 제 2 및 제 3 실시예에 따른 어레이 기판(201)에서와 같이 소스 전극(233) 및 드레인 전극(236)에 있어 부분적으로 투명 도전성 산화물로 이루어진 접합 개선층(도 5a의 234, 237)을 형성하거나 또는 투명 도전성 산화물의 3층(도 5b의 233c, 236c)을 형성한 것은 상기 산화물 반도체층(240)과 구리(Cu) 재질로 이루어진 소스 전극(233) 및 드레인 전극(236)의 제 2 층(233b, 236b)과의 접합력을 향상시키기 위함이다.
구리(Cu)로 이루어진 제 2 층(233b, 236b)과 산화물 반도체층(240) 간의 접합력보다는 상기 산화물 반도체층(240)을 이루는 산화물 반도체 물질과 같은 산화물 계열인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 산화물 반도체층(240)간의 접합력이 1.3배 이상 더 크기 때문이다.
그리고, 이러한 구성을 갖는 본 발명의 제 2 및 제 3 실시예의 경우, 산화물 반도체층(240)과 접촉하는 부분에 대해서는 구리(Cu) 또는 구리합금 재질의 제 2 층(233b, 236b) 상부에는 상기 접합 개선층(도 5a의 234, 237) 또는 제 3 층(도 5b의 233c, 236c)이 형성됨으로 별도의 표면 개질을 위한 N2플라즈마 공정을 생략할 수 있는 것이 특징이다.
이러한 제 2 및 제 3 실시예의 경우는, 제조 방법에 있어서 상기 산화물 반도체층(240)의 패터닝 시 식각방법에 기인한 차이 즉, 습식식각을 진행하였는지 아니면 건식식각을 진행하였는가에 의한 차이이므로 이는 제조 방법을 통해 설명한다.
그 외의 구성은 전술한 제 1 실시예와 동일하므로 설명은 생략한다.
이후에는 전술한 제 2 실시예에 따른 어레이 기판의 제조 방법에 대해 설명한다. 제 3 실시예의 경우 제 2 실시예와 산화물 반도체층의 패터닝을 제외하고는 모든 부분이 동일하므로 상기 산화물 반도체층의 패터닝 단계에서 간단히 차별점만을 설명한다.
도 6a 내지 6i는 본 발명의 제 2 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역(P)에 대한 제조 단계별 공정 단면도이며, 도 7a 내지 도 7e는 본 발명의 제 3 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역(P)에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의상 상기 화소영역(P)내의 박막트랜지스터가 형성되는 영역을 스위칭 영역(TrA)이라 정의한다.
우선, 도 6a에 도시한 바와 같이, 투명한 절연기판(201) 예를 들어 유리 또는 플라스틱으로 이루어진 기판(201) 상에 제 1 금속물질 예를들면 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리티타늄(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 이중층 이상 다중층 구조를 갖는 제 1 금속층(미도시)을 형성한다.
이후, 상기 제 1 금속층(미도시)을 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상 및 식각 등 일련의 단위 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 화소영역(P)의 경계에 일방향으로 연장하는 게이트 배선(미도시)을 형성하고, 동시에 상기 스위칭 영역(TrA)에 상기 게이트 배선(미도시)과 연결된 게이트 전극(205)을 형성한다.
이때, 도면에 있어서는 상기 게이트 배선(미도시)과 게이트 전극(205)은 모두 단일층 구조로 이루어진 것을 일례로 도시하였다.
다음, 도 6b에 도시한 바와 같이, 상기 게이트 배선(미도시)과 게이트 전극(205) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 전면에 게이트 절연막(210)을 형성한다. 이때, 상기 산화실리콘(SiO2) 및 질화실리콘(SiNx)을 교번하여 증착함으로써 이중층 이상 다중층 구조를 이루도록 할 수도 있다.
다음, 도 6c에 도시한 바와 같이, 상기 게이트 절연막 위로 몰리브덴(Mo) 또는 몰리티타늄(MoTi)을 증착함으로써 제 2 금속층(미도시)을 형성하고, 연속하여 상기 제 2 금속층(미도시) 상부에 저저항 금속물질인 구리(Cu) 또는 구리합금을 증착하여 제 3 금속층(미도시)을 형성하고, 상기 제 3 금속층(미도시) 상부에 투명 도전성 산화물인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(미도시)을 형성한다.
이후, 상기 투명 도전성 물질층(미도시)과 그 하부에 위치하는 제 3 및 제 2 금속층(미도시)을 일괄적으로 또는 순차적으로 식각하여 패터닝함으로써 상기 게이트 절연막(210) 위로 상기 게이트 배선(미도시)과 교차하여 상기 화소영역(P)을 정의하는 3중층 구조의 데이터 배선(230)을 형성하고, 동시에 각 스위칭 영역(TrA)에 있어서는 상기 데이터 배선(미도시)과 연결되며 삼중층 구조를 갖는 소스 전극(233)과 이와 이격하는 드레인 전극(236)을 형성한다. 이때, 상기 데이터 배선(230)과 소스 및 드레인 전극(233, 236)의 각 제 1 층(230a, 233a, 236a)은 몰리브덴(Mo) 또는 몰리티타늄(MoTi)으로 이루어지며, 제 2 층(230b, 233b, 236b)은 구리(Cu) 또는 구리합금으로 이루어지며, 제 3 층(230c, 233c, 236c)은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어진다.
다음, 도 6d에 도시한 바와 같이, 상기 삼중층 구조를 갖는 데이터 배선(230)과 소스 전극(233) 및 드레인 전극(236) 상부로 산화물 반도체 물질 예를들면 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나를 증착하거나 또는 도포하여 기판(201) 전면에 산화물 반도체 물질층(239)을 형성한다.
이후, 상기 산화물 반도체 물질층(239) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고 이에 대해 노광 및 현상을 실시함으로써 추후 아일랜드 형태의 산화물 반도체층(도 6e의 240)이 형성되어야 할 부분에 대응하여 포토레지스트 패턴(291)을 형성한다.
다음, 도 6e와 도 6f에 도시한 바와 같이, 상기 포토레지스트 패턴(291)을 식각 마스크로 하여 옥살산(C2H2O4)을 포함하는 식각액에 상기 산화물 반도체 물질층(도 6d의 239)을 노출시킴으로써 상기 포토레지스트 패턴(291) 외부로 노출된 상기 산화물 반도체 물질층(도 6d의 239)을 제거함으로써 각 스위칭 영역(TrA)에 아일랜드 형태의 산화물 반도체층(240)을 형성한다.
이때, 옥살산(C2H2O4)을 포함하는 식각액은 상기 산화물 반도체 물질층(도 6d의 239) 뿐만 아니라 산화물 계열인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어진 상기 데이터 배선(230)과 소스 전극(233) 및 드레인 전극(236)의 제 3 층(230c, 2333c, 236c)과도 반응하여 이를 식각시키게 됨으로써 상기 아일랜드 형태의 산화물 반도체층(240) 외측으로 노출되는 소스 및 드레인 전극(233, 236)의 제 3 층(233c, 236c) 일부분과 데이터 배선(230)의 제 3 층(230c) 전체는 제거됨으로써 최종적으로 상기 데이터 배선(230)은 제 1 층(230a) 및 제 2 층(230b)으로 이루어진 이중층 구조를 이루게 되며, 상기 소스 전극(233) 및 드레인 전극(236)은 상기 산화물 반도체층(240)과 중첩하는 부분을 제외한 부분은 제 1 층(233a, 236a) 및 제 2 층(233b, 236b)의 이중층 구조를 이루며, 상기 산화물 반도체층(240)과 중첩하는 부분에 대해서만 각각 투명 도전성 패턴(234, 237)이 구비되어 3중층 구조를 이루게 된다.
한편, 본 발명의 제 3 실시예에 따른 어레이 기판의 경우, 상기 제 3 포토레지스트 패턴을 형성하는 단계까지는 전술한 제 2 실시예와 동일한 방법을 진행되며, 도 7a 내지 도 7f 도시한 바와같이, 상기 산화물 반도체 물질층(239) 위로 상기 포토레지스트 패턴(291)이 형성된 상태에서 옥살산(C2H2O4)을 포함하는 식각액에 노출시키는 것이 아니라 산화물 반도체 물질과만 반응하는 특정 반응가스를 이용한 건식식각을 진행하는 것이 특징이다.
이러한 공정 진행에 의해 상기 포토레지스트 패턴(291) 외측으로 노출된 산화물 반도체 물질층(239)과만 반응하여 상기 산화물 반도체 물질층(239)만을 제거함으로써 각 스위칭 영역(TrA)에는 아일랜드 형태의 산화물 반도체층(240)이 형성되며, 따라서, 상기 데이터 배선(230)과 소스 전극(233) 및 드레인 전극(236)은 여전히 삼중층 구조를 유지하게 된다.
이후 공정은 제 2 실시예와 동일하게 진행되므로 제 2 실시예의 따른 제조 방법에 대해 설명한다.
도 6g에 도시한 바와같이, 상기 아일랜드 형태의 산화물 반도체층(240)이 형성된 기판(201)에 남아있는 상기 포토레지스트 패턴(도 6f의 291)을 스트립(strip) 또는 애싱(ashing)을 진행하여 제거함으로써 상기 산화물 반도체층(240)을 노출시킨다.
이때, 상기 스위칭 영역(TrA)에 순차 적층된 상기 게이트 전극(205)과 게이트 절연막(210)과 서로 이격하는 소스 전극(233) 및 드레인 전극(236)과 산화물 반도체층(240)은 스위칭 박막트랜지스터(Tr)를 이룬다.
다음, 도 6h에 도시한 바와 같이, 상기 스위칭 박막트랜지스터(Tr) 위로 기판(201) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 예를들면 포토아크릴(photo acryl) 또는 벤조사이클로부텐(BCB)을 도포함으로서 단일층 구조의 보호층(250)을 형성하거나, 또는 서로 다른 무기절연물질은 연속하여 증착하거나 또는 서로 다른 유기절연물질을 연속적으로 도포함으로 이중층 구조를 갖는 무기재질 또는 유기재질의 보호층(미도시)을 형성할 수도 있으며, 나아가 상기 보호층(250)은 상기 무기절연물질을 증착한 후 유기절연물질을 도포함으로써 무기절연물질의 제 1 층과 유기절연물질로 이루어진 제 2 층의 이중층 구조를 갖도록 형성할 수도 있다.
도면에 있어서는 상기 보호층(250)은 일례로 산화실리콘(SiO2)을 증착하여 단일층 구조를 이루는 것을 일례로 도시하였다.
이후, 상기 보호층(250)을 마스크 공정을 진행하여 패터닝함으로서 상기 드레인 전극(250)을 노출시키는 드레인 콘택홀(253)을 형성한다.
다음, 도 6i에 도시한 바와 같이, 상기 드레인 콘택홀(253)을 갖는 보호층(250) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이에 대해 마스크 공정을 실시함으로써 패터닝하여 상기 각 화소영역(P)에 상기 드레인 콘택홀(253)을 통해 상기 드레인 전극(236)과 접촉하는 판 형태의 화소전극(260)을 형성함으로써 본 발명의 제 2 실시예 및 제 3 실시예에 따른 어레이 기판(201)을 완성한다.
101 : (어레이)기판
105 : 게이트 전극
110 : 게이트 절연막
130 : 데이터 배선
130a, 130b : (데이터 배선의)제 1 층 및 제 2 층
133 : 소스 전극
133a, 133b : (소스 전극의)제 1 층 및 제 2 층
136 : 드레인 전극
136a, 136b : (드레인 전극의)제 1 층 및 제 2 층
140 : 산화물 반도체층
150 : 보호층
153 : 드레인 콘택홀
160 : 화소전극
190 : 표면 개질층
P : 화소영역
Tr : (스위칭) 박막트랜지스터
TrA : 스위칭 영역

Claims (15)

  1. 화소영역이 정의된 기판 상에 일 방향으로 연장하는 게이트 배선과;
    상기 게이트 배선과 연결된 게이트 전극과;
    상기 게이트 배선 및 게이트 전극을 덮으며 상기 기판 전면에 형성된 게이트 절연막과;
    상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 형성된 데이터 배선과;
    상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 서로 이격하며 형성된 소스 전극 및 드레인 전극과;
    서로 마주하는 상기 소스 전극과 드레인 전극의 일끝단과 각각 중첩하며 상기 소스 전극 및 드레인 전극의 이격영역에 형성된 아일랜드 형태의 산화물 반도체층
    을 포함하며, 상기 데이터 배선과 소스 전극 및 드레인 전극은 제 1 층 및 제 2 층으로 이루어진 이중층 구조를 이루며, 상기 제 2 층은 구리 또는 구리합금으로 이루어지며, 상기 소스 전극 및 드레인 전극의 각 제 2 층과 상기 산화물 반도체층 사이에는 N2 플라즈마 처리에 의한 표면 개질층 또는 투명 도전성 산화물층이 형성된 것이 특징인 어레이 기판.
  2. 제 1 항에 있어서,
    상기 산화물 반도체층은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나로 이루어진 것이 특징인 어레이 기판.
  3. 제 1 항에 있어서,
    상기 투명 도전성 산화물층은 상기 소스 전극 및 드레인 전극 전면에 형성되며, 상기 데이터 배선의 제 2 층의 상부에도 형성됨으로써 상기 데이터 배선과 소스 전극 및 드레인 전극은 삼중층 구조를 이루는 것이 특징인 어레이 기판.
  4. 제 1 항에 있어서,
    상기 투명 도전성 물질층은 상기 소스 전극 및 드레인 전극 중 상기 산화물 반도체층과 중첩하는 부분에만 선택적으로 형성된 것이 특징인 어레이 기판.
  5. 제 1 항에 있어서,
    상기 투명 도전성 산화물층은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어진 것이 특징인 어레이 기판.
  6. 제 1 항에 있어서,
    상기 제 1 층은 몰리브덴(Mo) 또는 몰리티타늄(MoTi)으로 이루어진 것이 특징인 어레이 기판.
  7. 제 1 항에 있어서,
    상기 표면 개질층은 구리질화막인 것이 특징인 어레이 기판.
  8. 제 1 항에 있어서,
    상기 산화물 반도체층 상부로 상기 기판 전면에 형성되며 상기 드레인 전극을 노출시키는 콘택홀을 갖는 보호층과;
    상기 보호층 위로 상기 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극
    을 포함하는 어레이 기판.
  9. 화소영역이 정의된 기판 상에 일 방향으로 연장하는 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와;
    상기 게이트 배선 및 게이트 전극을 덮으며 상기 기판 전면에 형성된 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로, 제 1 층과 구리 또는 구리합금으로 이루어진 제 2 층의 이중층 구조를 가지며 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선과 상기 게이트 전극에 대응하여 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계와;
    N2 플라즈마 처리하여 상기 소스 전극 및 드레인 전극 제 2 층의 표면을 개질함으로써 상기 제 2 층의 표면에 표면 개질층을 형성하는 단계와;
    상기 표면 개질층이 형성된 서로 마주하는 상기 소스 전극과 드레인 전극의 일끝단과 각각 중첩하며 상기 소스 전극 및 드레인 전극의 이격영역에 아일랜드 형태의 산화물 반도체층을 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  10. 제 9 항에 있어서,
    상기 N2 플라즈마 처리는 5초 내지 15초간 진행하는 것이 특징인 어레이 기판의 제조 방법.
  11. 화소영역이 정의된 기판 상에 일 방향으로 연장하는 게이트 배선과, 상기 게이트 배선과 연결된 게이트 전극을 형성하는 단계와;
    상기 게이트 배선 및 게이트 전극을 덮으며 상기 기판 전면에 형성된 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로, 제 1 층과 구리 또는 구리합금으로 이루어진 제 2 층과 투명 도전성 산화물로 이루어진 제 3 층의 삼중층 구조를 가지며 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선과 상기 게이트 전극에 대응하여 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계와;
    상기 소스 전극 및 드레인 전극 위로 전면에 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층을 패터닝함으로써 서로 마주하는 상기 소스 전극과 드레인 전극의 일끝단과 각각 중첩하며 상기 소스 전극 및 드레인 전극의 이격영역에 아일랜드 형태의 산화물 반도체층을 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
  12. 제 11 항에 있어서,
    상기 소스 전극 및 드레인 전극 위로 전면에 산화물 반도체층을 형성하는 단계는,
    상기 소스 전극 및 드레인 전극 위로 상기 기판 전면에 산화물 반도체 물질층을 형성하는 단계와;
    상기 산화물 반도체 물질층 위로 상기 산화물 반도체층에 대응하여 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴 외측으로 노출된 상기 산화물 반도체 물질층에 대해 옥살산(C2H2O4)을 포함하는 수용액에 노출시킴으로써 상기 산화물 반도체 물질층과 그 하부의 상기 투명 도전성 산화물층을 식각시키는 단계와;
    상기 포토레지스트 패턴을 제거하는 단계
    를 포함하며, 상기 투명 도전성 산화물로 이루어진 투명 도전성 산화물 패턴은 상기 소스 전극과 드레인 전극 중 상기 산화물 반도체층과 중첩하는 부분에만 형성되며 상기 데이터 배선과 소스 전극 및 드레인 전극은 상기 제 1 층과 제 2 층의 이중층 구조를 이루도록 하는 특징인 어레이 기판의 제조 방법.
  13. 제 11 항에 있어서,
    상기 소스 전극 및 드레인 전극 위로 전면에 산화물 반도체층을 형성하는 단계는,
    상기 소스 전극 및 드레인 전극 위로 상기 기판 전면에 산화물 반도체 물질층을 형성하는 단계와;
    상기 산화물 반도체 물질층 위로 상기 산화물 반도체층에 대응하여 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴 외측으로 노출된 상기 산화물 반도체 물질층에 대해 상기 산화물 반도체 물질과만 반응하는 건식식각을 진행하여 상기 산화물 반도체 물질층을 제거하는 단계와;
    상기 포토레지스트 패턴을 제거하는 단계
    를 포함하며, 상기 데이터 배선과 소스 전극 및 드레인 전극은 삼중층 구조를 유지하는 것이 특징인 어레이 기판의 제조 방법.
  14. 제 9 항 또는 제 11 항에 있어서,
    상기 산화물 반도체층은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나로 이루어지며,
    상기 투명 도전성 산화물층은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어지며,
    상기 제 1 층은 몰리브덴(Mo) 또는 몰리티타늄(MoTi)으로 이루어지는 것이 특징인 어레이 기판의 제조 방법.
  15. 제 9 항 또는 제 11 항에 있어서,
    상기 산화물 반도체층 상부로 상기 기판 전면에 상기 드레인 전극을 노출시키는 콘택홀을 갖는 보호층을 형성하는 단계와;
    상기 보호층 위로 상기 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계
    를 포함하는 어레이 기판의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160035171A (ko) * 2014-09-22 2016-03-31 엘지디스플레이 주식회사 유기전계발광 표시장치
KR20170076180A (ko) * 2015-12-24 2017-07-04 엘지디스플레이 주식회사 터치 표시장치용 어레이기판 및 그 제조방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102039725B1 (ko) * 2012-11-23 2019-11-04 엘지디스플레이 주식회사 액정표시장치 어레이 기판 및 그 제조방법
WO2014208442A1 (ja) * 2013-06-26 2014-12-31 シャープ株式会社 薄膜トランジスタ
TW201503374A (zh) * 2013-07-01 2015-01-16 Chunghwa Picture Tubes Ltd 氧化物半導體薄膜電晶體
CN103700664A (zh) * 2013-12-12 2014-04-02 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN103700670B (zh) * 2013-12-20 2016-08-17 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
KR102224457B1 (ko) * 2014-08-06 2021-03-09 엘지디스플레이 주식회사 표시장치와 그 제조 방법
CN104409413B (zh) * 2014-11-06 2017-12-08 京东方科技集团股份有限公司 阵列基板制备方法
JP6618779B2 (ja) * 2014-11-28 2019-12-11 株式会社半導体エネルギー研究所 半導体装置
KR102483434B1 (ko) * 2015-05-28 2022-12-30 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US9793409B2 (en) * 2016-01-14 2017-10-17 Hon Hai Precision Industry Co., Ltd. Thin film transistor array panel
US9806179B2 (en) * 2016-01-14 2017-10-31 Hon Hai Precision Industry Co., Ltd. Method for fabricating conducting structure and thin film transistor array panel
CN108987411A (zh) * 2017-06-02 2018-12-11 京东方科技集团股份有限公司 阵列基板及其制备方法和显示装置
CN108281489A (zh) * 2018-01-30 2018-07-13 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示面板
KR20200100889A (ko) * 2019-02-18 2020-08-27 삼성디스플레이 주식회사 표시장치 및 그 제조방법
US11613023B2 (en) 2019-06-07 2023-03-28 Noble Plastics, Inc. Edge device interface system and method for monitoring and modifying control and response signals transmitted to and from injection-molding machines and robots

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080058136A (ko) * 2006-12-21 2008-06-25 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조방법
KR20100051560A (ko) * 2008-11-07 2010-05-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6430290A (en) 1987-07-27 1989-02-01 Kyocera Corp Ceramic wiring board
KR101167661B1 (ko) 2005-07-15 2012-07-23 삼성전자주식회사 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법
KR101168728B1 (ko) 2005-07-15 2012-07-26 삼성전자주식회사 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법
KR20070049278A (ko) * 2005-11-08 2007-05-11 삼성전자주식회사 배선, 이를 포함하는 박막 트랜지스터 기판과 그 제조 방법
KR101117948B1 (ko) * 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
KR101183361B1 (ko) 2006-06-29 2012-09-14 엘지디스플레이 주식회사 액정 표시 장치용 어레이 기판 및 그 제조 방법
TW200805667A (en) * 2006-07-07 2008-01-16 Au Optronics Corp A display panel structure having a circuit element and a method of manufacture
KR20080008562A (ko) 2006-07-20 2008-01-24 삼성전자주식회사 어레이 기판의 제조방법, 어레이 기판 및 이를 갖는표시장치
KR20080084084A (ko) * 2007-03-14 2008-09-19 엘지디스플레이 주식회사 박막트랜지스터와 이를 포함하는 액정표시장치용 어레이기판의 제조방법
KR101308534B1 (ko) * 2007-07-18 2013-09-23 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR101484297B1 (ko) * 2007-08-31 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 표시장치의 제작방법
JP5489445B2 (ja) * 2007-11-15 2014-05-14 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN101740631B (zh) 2008-11-07 2014-07-16 株式会社半导体能源研究所 半导体装置及该半导体装置的制造方法
TWI487104B (zh) 2008-11-07 2015-06-01 Semiconductor Energy Lab 半導體裝置和其製造方法
JP2010135771A (ja) 2008-11-07 2010-06-17 Semiconductor Energy Lab Co Ltd 半導体装置及び当該半導体装置の作製方法
US8367486B2 (en) 2009-02-05 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the transistor
TWI529942B (zh) 2009-03-27 2016-04-11 半導體能源研究所股份有限公司 半導體裝置
CN102473732B (zh) 2009-07-27 2015-09-16 株式会社神户制钢所 布线结构以及具备布线结构的显示装置
TWI634642B (zh) 2009-08-07 2018-09-01 半導體能源研究所股份有限公司 半導體裝置和其製造方法
US8896794B2 (en) 2009-12-31 2014-11-25 Lg Display Co., Ltd. Liquid crystal display device and method for fabricating the same
KR20110084760A (ko) 2010-01-18 2011-07-26 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
WO2011105210A1 (en) 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US20110263079A1 (en) * 2010-04-23 2011-10-27 Applies Materials, Inc. Interface protection layaer used in a thin film transistor structure
KR101830170B1 (ko) * 2011-05-17 2018-02-21 삼성디스플레이 주식회사 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법, 산화물 반도체소자를 포함하는 표시 장치 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080058136A (ko) * 2006-12-21 2008-06-25 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조방법
KR20100051560A (ko) * 2008-11-07 2010-05-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160035171A (ko) * 2014-09-22 2016-03-31 엘지디스플레이 주식회사 유기전계발광 표시장치
KR20170076180A (ko) * 2015-12-24 2017-07-04 엘지디스플레이 주식회사 터치 표시장치용 어레이기판 및 그 제조방법

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