CN102473732B - 布线结构以及具备布线结构的显示装置 - Google Patents

布线结构以及具备布线结构的显示装置 Download PDF

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Abstract

本发明提供一种密接性优良，且能够实现低电阻、低接触电阻的新的布线结构。本发明的布线结构在基板上从基板侧起依次具备布线膜、和薄膜晶体管的半导体层，上述半导体层由氧化物半导体构成。

Description

布线结构以及具备布线结构的显示装置
技术领域
本发明涉及一种在基板上从基板侧起依次具备布线膜、和薄膜晶体管的半导体层的布线结构、以及具备该布线结构的显示装置，其中该布线结构中的该半导体层通过由氧化物半导体构成的氧化物半导体层构成。本发明的布线结构，被代表性地用于例如液晶显示器(液晶显示装置)或有机EL显示器等平板显示器中。以下，以液晶显示装置为代表进行说明，但并非旨在限定于此。
背景技术
从小型的便携式电话至超过30英寸的大型电视机被使用于各个领域的液晶显示装置，由如下部件构成：即，将薄膜晶体管(Thin  Film  Transistor，以下称作“TFT”)作为开关元件，构成像素电极的透明导电膜(氧化物导电膜)；栅极布线以及源极-漏极布线等的布线部；具备非晶硅(a-Si)或多晶硅(p-Si)等Si半导体层的TFT基板；相对TFT基板以规定的间隔对置配置，且具备公共电极的对置基板；以及填充在TFT基板与对置基板之间的液晶层。
当前，对于液晶用TFT的半导体层，如上所述，多采用a-Si。但是，下一代显示器中，追求大型/高清晰度/高速驱动，由于现有的a-Si中载流子迁移度低，因此无法满足该规格要求。因而，近年来，氧化物半导体被关注。氧化物半导体与a-Si相比较，具有更高的载流子迁移度。进一步，氧化物半导体，由于通过溅射法能够以低温形成大面积，故而还能够使用耐热性低的树脂基板等，其结果是，可实现可挠性显示器。
作为将这样的氧化物半导体用于半导体设备的例子，例如专利文献1，采用氧化锌(ZnO)、氧化镉(CdO)、在氧化锌(ZnO)中添加了IIB元素、IIA元素或VIB元素的化合物、或者其混合物中的任一种，采用掺杂了3d过渡金属元素、或稀土类元素、或者不丧失透明半导体的透明性而变成高电阻的杂质后的物质。在氧化物半导体当中，包含从由In、Ga、Zn、Sn组成的群中选择的至少1种以上的元素的氧化物(IGZO、ZTO、IZO、ITO、ZnO、AZTO、GZTO)，由于具有非常高的载流子迁移度，因此优选采用。
然而，以液晶显示装置等为代表的显示装置中，作为栅极布线和源极-漏极布线等的布线材料，多采用电阻比较小、容易进行精细加工的纯A
l或A l-N d等的A l系合金。但是，随着显示装置的大型化以及高画质化的推进，因布线电阻大而引起的信号延迟以及电力损失这样的问题在显著化。因此，作为布线材料，电阻比Al更低的铜(Cu)被关注。Al薄膜的电阻率为3.0×10-6Ω·cm，相比之下，Cu薄膜的电阻率低至2.0×10-6Ω·cm。
但是，Cu与玻璃基板或在玻璃基板上成膜的绝缘膜(栅极绝缘膜等)之间的密接性低，存在会剥離的问题。并且，由于Cu与玻璃基板等之间的密接性低，故而难以进行用于加工成布线形状的湿蚀刻或干蚀刻这样的问题。因此，用于使Cu与玻璃基板之间的密接性提高的各种技术被提出。
例如，专利文献2～4公开了一种使Cu布线与玻璃基板之间介入钼(Mo)或铬(Cr)等高熔点金属层以实现密接性的提高的技术。但是，这些技术中，对高熔点金属层进行成膜的工序増加，显示装置的制造成本増大。进而，由于使Cu和高熔点金属(Mo等)这样的异种金属进行层叠，因此在湿蚀刻时有可能在Cu与高熔点金属之间的界面产生腐蚀。并且，由于这些异种金属中在蚀刻速率上会产生差异，因此会产生无法将布线剖面形成所期望的形状(例如锥角为45～60°左右的形状)的问题。进而，高熔点金属、例如Cr的电阻率(约15×10-6Ω·cm)比Cu高，因布线电阻而导致的信号延迟和电力损失会成为问题。
另一方面，若着眼于具备氧化物半导体层的TFT基板的布线结构，则当前作为TFT的结构，广泛应用了图3所示的布线结构(以下，为了方便说明，有时称作现有结构)。图3中，从基板侧依次构成栅电极、栅极绝缘膜、氧化物半导体膜、以及源-漏电极，在IGZO的上层形成源-漏电极等金属电极。上述专利文献1所记载的半导体设备，也具备该现有结构。图3中虽然示出栅电极位于下侧的“基底栅极(bottom gate)型”的例子，但也包含栅电极位于上侧的“顶部栅极(top gate)型”。另外，在采用氧化物半导体的情况下，作为栅极绝缘膜，多采用的不是氮化硅膜而是氧化硅或氮氧化硅。氧化物半导体由于在还原气氛下会失去其优良的特性，因此推荐使用可在氧化性气氛下成膜的氧化硅(氮氧化硅)。
但是，采用IGZO等氧化物半导体的现有结构的TFT基板，存在如下问题。第1，在采用酸系的蚀刻液等对在IGZO的上层形成的源-漏电极等金属电极(Cu系布线材料)进行湿蚀刻以形成布线图案时，由于不存在IGZO与Cu系布线材料之间的蚀刻选择比(换言之，仅选择性地蚀刻上层的Cu系布线材料，而不蚀刻至下层的IGZO为止这样的蚀刻选择性小)，故而会存在因蚀刻导致连下面的IGZO都会受到损害的问题。作为其对策，例如提出了在IGZO的沟道层上设置阻蚀刻层作为保护层的方式，但工序复杂，会导致生产成本的增加。第2，在上述的现有结构中，当受到约250℃以上的受热历程时，会存在源漏电极与氧化物半导体之间的触点电阻上升的问题。关于这一点，虽然若Ti等高熔点金属介入则能抑制触点电阻的上升，但如上所述，就成本或生产性的观点来看，强烈期盼将高熔点金属(隔离金属层)省去。另外，Ti虽然是通过采用等离子的干蚀刻来被成膜的，但对于Cu这样的难以进行干蚀刻的布线材料，难以应用。
因此，最近，提出了一种氧化物半导体膜和源-漏电极的顺序与图3的现有结构相反的、图1或图2所示的布线结构(为了与图3的现有结构进行区别，有时为方便说明将其称作本发明结构)(例如，非专利文献1)。其具有从基板侧起依次形成栅电极、栅极绝缘膜、源-漏电极、以及氧化物半导体膜的结构。如图1或图2所示，氧化物半导体和构成像素电极的透明导电膜(图中的ITO)，位于与构成源极-漏极的布线材料大致相同的平面上。在图1或图2中，虽然示出了栅电极位于下侧的“基底栅极型”的例子，但与上述的图3所示的现有结构同样，也包含栅电极位于上侧的“顶部栅极型”。
人们认为如果采用图1或图2所示的本发明结构，能够解决上述的图3的现有结构所存在的问题。然而，在本发明结构中，在将Ti或Mo等高熔点金属(隔离金属层)和纯Cu等异种材料重叠的情况下，由于与氧化物半导体之间的触点电阻有可能不同，因此存在不容易决定有效沟道长的问题。即、在使Ti或Mo等高熔点金属介入纯Cu的上下的情况下，当Ti或Mo与氧化物半导体之间的触点电阻比与纯Cu之间的值大时，或者其相反的情况时，存在很难决定要将源漏电极与IGZO之间流动的电流中的哪个决定为有效沟道长的问题。另外，在上述非专利文献1中，虽然公开了采用Al作为源极-漏极布线的布线材料，并使其上下介入Ti的布线结构，但关于采用电阻率比Al低的Cu作为布线材料的本发明结构，至此都没有公开过。
然而，在采用以IGZO等为代表的氧化物半导体的TFT基板中，作为栅极布线或源极-漏极布线等的布线材料，主要使用Mo或Ti单层、或者在纯Al或Al-Nd等的Al合金(以下，有时将其统一称作“Al系合金”)之上以及/或者之下介入Ti或Mo等高熔点金属(隔离金属层)的叠层材料。Al系合金因电阻小、容易进行精细加工等理由而被采用。另外，布线材料中使用高熔点金属的主要理由在于，因为Al非常容易氧化，若将Al系合金布线直接与氧化物半导体层进行连接，则因在液晶显示器的成膜过程中产生的氧或在成膜时添加的氧等会在Al系合金布线与氧化物半导体层之间的界面生成高电阻的Al氧化物的绝缘层，与氧化物半导体层之间的连接电阻(触点电阻)会上升，画面的显示品质会降低。然而，高熔点金属的使用，由于会导致成本的增加或生产性的降低，因此若考虑液晶显示器的大量生产，则期望将高熔点金属省去。即，将隔离金属层省去，即使将Al系合金化布线与氧化物半导体层直接进行连接，也会期望提供一种可实现触点电阻的降低的新的布线材料。
另一方面，若着眼于具备氧化物半导体层的TFT基板的布线结构，则当前，作为TFT的结构，广泛应用图5所示的布线结构(以下，为了便于说明，有时将其称作现有结构)。在图5中，从基板侧起依次形成栅电极、栅极绝缘膜、半导体膜、以及源-漏电极。图5中虽然示出了栅电极位于下侧的「基底栅极型」的例子，但也包含栅电极处于上侧的「顶部栅极型」。另外，在采用氧化物半导体的情况下，作为栅极绝缘膜，多采用的不是SiN膜而是SiO2或SiON。氧化物半导体，由于在还原气氛下会丧失其优良的特性，因此推荐可在氧化性气氛下成膜的SiO2(SiON)。
但是，采用IGZO等氧化物半导体的现有结构的TFT基板，存在如下问题。第1，在采用酸系蚀刻液等对在IGZO的上层形成的源-漏电极等金属电极(Al系布线材料)进行湿蚀刻以形成布线图案时，由于不存在IGZO与Al系布线材料之间的蚀刻选择比(换言之，仅选择性地选择上层的Al系布线材料，而不蚀刻至下层IGZO这样的蚀刻选择性小)，因此会存在因蚀刻而导致连下层的IGZO都受到损害的问题。作为其对策，例如，在IGZO的沟道层上设置阻蚀刻层作为保护层的方法，但工序复杂，会导致生产成本的增加。第2，在上述现有结构中，当受到大约250℃以上的受热历程时，会存在源漏电极与氧化物半导体之间的触点电阻会上升的问题。关于这点，虽然若使Ti等高熔点金属介入会抑制触点电阻的上升，但如上所述，就成本或生产性的观点来看，会强烈期望将高熔点金属(隔离金属层)省去。另外，Ti虽然是通过采用等离子的干蚀刻来被成膜的，但对于Cu这样的难以进行干蚀刻的布线材料，难以应用。
因此，最近一种氧化物半导体膜与源-漏电极的顺序与图5的现有结构相反的、如图4所示的布线结构(为了区别于图5的现有结构，有时为了方便说明会将其称作本发明结构)被提出。该结构具有从基板侧起依次形成栅电极、栅极绝缘膜、源-漏电极、以及氧化物半导体膜的结构。如图4所示，氧化物半导体和构成像素电极的透明导电膜(图中、ITO)，与构成源极-漏极的布线材料位于大致同一平面上。图4表示栅电极位于下侧的“基底栅极型”的例子，与上述的图5所示的现有结构同样，还包含栅电极位于上侧的“顶部栅极型”。
人们会认为如果采用图4所示的本发明结构，则能够消除上述的图5的现有结构所存在的问题点。然而，在本发明结构中，若将Ti或Mo等高熔点金属(隔离金属层)介入无法直接进行纯Al等与氧化物半导体之间的接触的材料，则会存在无法决定有效沟道长的问题。即，在使Ti或Mo等高熔点金属介入纯Al的上/下的情况下，由于无法对纯Al与IGZO之间进行电连接，因此存在难以容易地决定要将在源漏电极与IGZO之间流动的电流(例如，上侧和下侧)的哪个决定为有效沟道长的问题。
(现有技术文献)
(专利文献)
专利文献1：日本特开2002-76356号公报
专利文献2：日本特开平7-66423号公报
专利文献3：日本特开平8-8498号公报
专利文献4：日本特开平8-138461号公报
(非专利文献)
非专利文献1：2009年7月1-3日，Takeshi Osada等，
「Development  of Driver-Integrated Panael using Amorphous In-Ga-Zn-Oxide TFT 」，THE PROCEEDING OFAM-FPD’09，第9页第33-36行。
(发明概要)
(发明要解决的技术问题)
因此，强烈期望提供一种具备Cu合金膜的布线结构，其中该Cu合金膜是在图1所示的布线结构中可应用的新的Cu合金膜，且即使在将隔离金属层省去后，将Cu合金膜直接与基板以及/或者由在基板上设置的氧化硅或氮氧化硅等构成的绝缘膜直接进行电连接，二者之间的密接性也会优良，而且该Cu合金膜能维持作为Cu系材料的特征的低电阻、和与氧化物半导体层以及/或者构成像素电极的透明导电膜之间的低触点电阻。
另外，强烈期望提供一种具备Al合金膜的布线结构，其中该Al合金膜是在如图4所示的本发明结构中可应用的新的Al合金膜，且即使在将隔离金属层省去后，将该Al合金膜与氧化物半导体层直接进行连接，也能将触点电阻抑制得较低。
发明内容
本发明正是鉴于上述状况而作，其第1目的在于，提供一种布线结构以及具备该布线结构的显示装置，其中该布线结构从基板侧起依次具备绝缘膜、Cu合金膜、和薄膜晶体管的氧化物半导体层，且具有新的显示装置用Cu合金膜，在该新的显示装置用Cu合金膜中将Ti或Mo等高熔点金属(隔离金属层)省去后即使将Cu合金膜与基板以及/或者绝缘膜直接电连接，彼此之间的密接性也会优良，且能够实现Cu系材料的特征、即低电阻以及低的触点电阻(与氧化物半导体层以及/或者构成像素电极的透明导电膜之间的接触电阻)。
第2目的在于，提供一种新的布线结构以及具备该布线结构的显示装置，该新的布线结构中，在薄膜晶体管的氧化物半导体层下形成构成源-漏电极等金属电极的膜，尤其能够再现性良好且可靠地实现与氧化物半导体层之间的低电阻。
第3目的在于，提供一种具备新的显示装置用Al合金膜的布线结构、以及具备该布线结构的显示装置，该布线结构从基板侧起依次具有Al合金膜、以及与该Al合金膜连接的薄膜晶体管的氧化物半导体层，将Ti或Mo等高熔点金属(隔离金属层)省去后，即使将Al合金膜与氧化物半导体层直接连接，也能够实现低触点电阻。
(用于解决课题的技术手段)
本发明包含如下技术方案。
(1)一种布线结构，其在基板上从基板侧起依次具备布线膜、和薄膜晶体管的半导体层，且上述半导体层由氧化物半导体构成。
(2)根据技术方案1所述的布线结构，其中，
上述布线膜，在与上述半导体层直接连接的同一平面上、且与构成像素电极的透明导电膜直接连接。
(3)根据技术方案1或2所述的布线结构，其中，
上述布线膜是包含Ni以及Co中的至少一种的Al合金膜，且与上述半导体层直接连接。
(4)根据技术方案3所述的布线结构，其中，
上述Al合金膜含有0.10～2原子％的Ni以及Co中的至少一种。
(5)根据技术方案3或4所述的布线结构，其中，
Ni以及Co中的至少一种的一部分在上述Al合金膜与上述半导体层之间的界面，发生了析出以及/或者浓化。
(6)根据技术方案3～5中任一项所述的布线结构，其中，
上述Al合金膜进一步包含0.05～2原子％的Cu以及Ge中的至少一种。
(7)根据技术方案3～6中任一项所述的布线结构，其中，
上述Al合金膜进一步包含0.05～1原子％的稀土类元素。
(8)根据技术方案3～7中任一项所述的布线结构，其中，
在与上述半导体层直接连接的上述Al合金膜的表面，形成有最大高度粗度Rz为5nm以上的凹凸。
(9)根据技术方案1或2所述的布线结构，其特征在于，
在上述布线膜与基板之间具备绝缘膜。
(10)根据技术方案9所述的布线结构，其特征在于，
上述布线膜是Cu合金膜，上述布线结构具有包含第一层(Y)和第二层(X)的叠层结构，其中上述第一层(Y)，由包含总计2～20原子％的从由Zn、Ni、Ti、Al、Mg、Ca、W、Nb、以及Mn组成的群中选择的至少1种元素的Cu合金构成；上述第二层由纯Cu、或者以Cu为主要成分的Cu合金、即电阻率比上述第一层(Y)更低的纯Cu或者Cu合金构成，上述第一层(Y)与上述基板以及上述绝缘膜中的至少一个直接连接，上述第二层(X)与上述半导体层直接连接。
(11)根据技术方案10所述的布线结构，其中，
上述第一层(Y)的膜厚为10nm以上、100nm以下，且相对于Cu合金膜整体膜厚为60％以下。
(12)根据技术方案10或11所述的布线结构，其中，
一部分Mn在上述基板以及上述绝缘膜中的至少一个与上述Cu合金膜之间的界面，发生了析出以及/或者浓化。
(13)根据技术方案9所述的布线结构，其中，
上述布线膜是含有从由Mn、Ni、Zn、Al、Ti、Mg、Ca、W、以及Nb组成的群中选择的至少1种元素的Cu合金膜，且与上述基板以及上述绝缘膜中的至少一个、以及上述半导体层直接连接。
(14)根据技术方案13所述的布线结构，其中，
上述Cu合金膜含有0.5～10原子％的从由Mn、Ni、Zn、Al、Ti、Mg、Ca、W、以及Nb组成的群中选择的至少1种元素。
(15)根据技术方案13所述的布线结构，其中，
上述Cu合金膜至少含有0.5原子％以上的Mn，且含有0.3原子％以上的从由B、Ag、C、W、Ca、以及Mg组成的群中选择的至少1种元素。
(16)根据技术方案13～15中的任一项所述的布线结构，其中，
一部分Mn在上述基板以及上述绝缘膜中的至少一个与上述Cu合金膜之间的界面，发生了析出以及/或者浓化。
(17)根据技术方案9所述的布线结构，其中，
上述布线膜是Cu膜。
(18)根据技术方案1～17中的任一项所述的布线结构，其特征在于，
上述氧化物半导体由含有从由In、Ga、Zn、Ti、以及Sn组成的群中选择的至少1种元素的氧化物构成。
(19)一种显示装置，具备技术方案1～18中的任一项所述的布线结构。
(发明的效果)
根据本发明，能够提供一种从基板侧起依次具备：主要由氧化硅或氮氧化硅等构成的绝缘膜、Cu合金膜、以及薄膜晶体管的氧化物半导体层的布线结构，该布线结构中，即使将Cu合金膜与基板以及/或者绝缘膜直接连接，彼此之间的密接性也优良，并且，能够实现Cu系材料的特征即低电阻、和与氧化物半导体层以及/或者构成像素电极的透明导电膜之间的低触点电阻。根据本发明，由于能够将Ti或Mo等高熔点金属(隔离金属层)省去，因此能够解决图3所示的现有的布线结构所存在的问题(无法决定有效沟道长等)。
另外，由于本发明的布线结构是如上述方式构成的，因此能够再现性良好且可靠地确保C u膜与在其之上形成的氧化物半导体层之间的低触点电阻。
另外，根据本发明，能够提供一种从基板侧起依次具备Al合金膜、和与该Al合金膜连接的薄膜晶体管的氧化物半导体层的布线结构，在该布线结构中，即使将Al合金膜与氧化物半导体层直接连接也能够实现低触点电阻。根据本发明，由于能够将Ti或Mo等的高熔点金属(隔离金属层)省去，因此能够解决图5所示的布线结构所存在的問題点(无法决定有效沟道长等)
附图说明
图1是表示本发明的代表性的布线结构的概略剖面说明图。
图2是表示本发明的代表性的布线结构的概略剖面说明图。
图3是表示现有的布线结构的概略剖面说明图。
图4是表示本发明的代表性的布线结构的概略剖面说明图。
图5是表示现有的布线结构的概略剖面说明图。
图6是在C u合金膜与玻璃基板之间的界面附近的剖面TEM图像。
图7是图6的部分放大图像。
图8是表示根据剖面TEM图像分析了EDX线的结果的曲线图。
图9是表示在实施例中与ITO或IZO之间的触点电阻率的测量中所采用的电极图案的图。
图10是表示在实施例中与IGZO或ZTO之间的触点电阻率的测量所采用的电极图案的图。
图11是表1的N o.46的TEM图像。
图12是为了比较而制作的试样的TEM图像。
图13是关于表7的N o.4(热处理温度350℃)在热处理后的TEM照片(放大倍率为150万倍)。
具体实施方式
本发明人，发现通过采用在基板上从基板侧起依次具备布线膜、和薄膜晶体管的半导体层的布线结构，即上述半导体层由氧化物半导体构成的布线结构，便能实现所期望的目的。
作为本发明优选的第一实施方式，可列举：上述布线膜是包含Ni以及Co中的至少一种的Al合金，且与上述半导体层直接进行连接的布线结构。这起因于如下：本发明人为了提供一种具备新的显示装置用Al合金膜(以下，有时将其称作直接接触用Al合金膜)的布线结构而反复研究后的结果是，发现如果采用包含Ni以及/或者Co在内的Al合金膜，则能实现所期望的目的，上述新的显示装置用Al合金膜，可应用于采用IGZO等的氧化物半导体作为TFT的半导体层的、如图4所示的结构(从基板侧起依次具备Al合金膜、和与Al合金膜连接的薄膜晶体管的氧化物半导体层的布线结构)，且将Ti或Mo等高熔点金属(隔离金属层)省去后，即使将Al合金膜与氧化物半导体层直接进行连接，也能够实现低触点电阻。
上述Al合金膜，优选直接与构成像素电极的透明导电膜(作为代表，有ITO或IZO等)直接进行连接(参照图4)。另外，适合采用以触点电阻的进一步的降低为目标而进一步包含Cu以及/或者Ge的Al合金膜、或以耐热性的提高为目标而进一步包含稀土类元素(作为代表，有Nd、La、Gd中的至少一种)的Al合金膜。另外，为了形成被认为有利于低触点电阻的实现的Ni以及/或者Co的析出物或浓化层，关于与氧化物半导体层直接连接的上述Al合金膜的表面(进而与透明导电膜直接连接的上述Al合金膜的表面)，优选其最大高度粗度Rz为5nm以上。为了得到这样的Ni以及/或者Co的析出物或浓化层，将Al合金成膜时的基板温度(以下有时称作成膜温度)的控制(约200℃以上的加热处理)、以及/或者Al成膜后的加热处理(约200℃以上的加热处理)、以及规定的碱处理进行适当组合来进行是有效的。例如，可列举：(I)将成膜时的基板温度提高至约200℃以上来进行加热处理，并进行规定的碱处理后，对氧化物半导体膜进行成膜(这种情况下，成膜后的加热处理并非必须，可以进行也可以不进行)的方法；或者(II)不论基板温度如何(既可以不进行加热而将基板温度保持在室温不变，也可以加热至例如200℃以上)，都以约200℃以上的温度进行Al合金成膜后的加热处理，并进行规定的碱处理后对氧化物半导体膜进行成膜的方法等。
以下，参照上述的图4，对本发明的优选的第1实施方式的布线结构以及其制造方法的优选实施方式进行说明，但本发明并非局限于此。另外，在图4中，虽然示出了基底栅极型的例子，但并非局限于此，还包含顶部栅极型。另外，在图4中，作为氧化物半导体层的代表例，虽然采用IGZO，但并非局限于此，还可以全部采用液晶显示装置等的显示装置中所采用的氧化物半导体。
图4所示的TFT基板，具有从基板侧起依次层叠了栅电极(在图中为Al合金)、栅极绝缘膜(在图中为SiO2)、源电极·漏电极(在图中为Al合金，详细情况后述)、沟道层(氧化物半导体层、在图中为IGZO)、和保护层(在图中SiO2)的布线结构(基底栅极型)。在此，图4的保护层可以是SiON，同样地，栅极绝缘膜也可以是SiON。这是因为由于氧化物半导体在还原气氛下其优良的特性会劣化，因此推荐使用在氧化性气氛下进行成膜的硅氧化膜(SiO2)或氮氧化硅膜(SiON)。或者，保护层或者栅极绝缘膜中的任一方也可以是SiN。
然后，本发明的优选第一实施方式的特徵部分在于，采用含有Ni以及/或者Co的Al合金作为上述Al合金。通过添加Ni以及/或者Co，从而能够降低构成源电极以及/或者漏电极的Al合金膜与氧化物半导体层之间的接触电阻(触点电阻)。即，上述Al合金作为直接接触用Al合金是非常有用的。Ni以及Co，可以单独包含其中一方，也可以包含双方。
为了充分发挥这样的効果，优选使上述元素的含量(当单独包含Ni、Co中的一种时，为单独一种的含量，当含有双方时，为双方的总量)大约为0.10原子％以上。关于触点电阻的降低作用，只要上述元素的含量为固定量即可(因为如果添加至固定量以上，则触点电阻会饱和)，更优选为0.2原子％以上，进一步优选为0.5原子％以上。另一方面，如果上述元素的含量过多，则由于有可能Al合金膜的电阻率会上升，因此优选将其上限设为2原子％，进一步优选为1原子％。
本发明的优选第一实施方式所采用的Al合金膜，如上所述，含有Ni以及/或者Co，余部是Al以及不可避免的杂质。
上述A l合金膜中，进一步含有0.05～2原子％的Cu以及/或者Ge。这些是有助于触点电阻的进一步降低的元素，可以单独添加一种，也可以并用双方。为了充分发挥这样的効果，而优选上述元素的含量(当含有Cu、Ge中的一种时，为单独一种的含量，当含有双方时，为双方的总量)为大约0.05原子％以上。关于触点电阻的降低作用，只要上述元素的含量为固定量以上即可，更优选为0.1原子％以上，进一步优选为0.2原子％以上。另一方面，如果上述元素的含量过多，则由于有可能Al合金膜的电阻率会上升，因此优选将其上限设为2原子％，更优选设为1原子％。
上述Al合金膜中，能够进一步含有0.05～1原子％的稀土类元素。这些是有益于耐热性的提高的元素，可以含有稀土类元素的1种，也可以将2种以上并用。上述元素中，其优选含量(当单独含有其中一种时，为单独一种的含量，当含有2种以上时，为其总量)为0.1～0.5原子％，更优选为0.2～0.35原子％。在此，所谓稀土类元素，是指在镧系元素(周期表中从原子序号57的La起至原子序号71的Lu为止共计15种元素)中添加了Sc(钪)和Y(钇)的元素群。其中，优选使用例如La、Nd、Y、Gd、Ce、Dy、Ti、Ta，更优选La、Nd、Gd，进一步优选La、Nd。
上述Al合金膜中的各合金元素的含量可以通过例如ICP发光分析(感应耦合等离子发光分析)法而求得。
在本发明的优选第一实施方式中，至少源电极以及/或者漏电极只要由上述Al合金膜构成即可，关于其他布线部(例如，栅电极)的成分组成，没有特别限定。例如，在图4中，栅电极、扫描线(未图示)、信号线中的漏极布线部(未图示)也可以由上述Al合金膜构成，这种情况下，可将TFT基板中的所有Al合金布线设为相同成分组成。
如后述的实施例所证实的那样，根据本发明，虽然能将氧化物半导体与Al合金膜之间的触点电阻抑制得很低，但可推测到，这与在该界面形成的(I)包含Ni以及/或者Co的析出物；以及/或者(II)包含Ni以及/或者Co的浓化层密切相关。在Al合金膜进一步包含Cu以及/或者Ge、或稀土类元素的情况下，认为进一步包含这些元素的析出物或浓化层形成于该界面。这样的析出物或浓化层，与Al氧化物不同，导电性较高，通过在氧化物半导体与Al合金膜之间的界面部分或者整面形成电阻低的区域，从而能大幅降低触点电阻。
优选上述Ni以及/或者Co的析出以及/或者浓化，通过组合规定的加热处理和规定的碱处理来进行。通过上述加热处理，能够在表面析出Al合金中所包含的Ni等，并通过上述碱处理能够使该析出物露出，并且将氧化被膜去掉，按照这样通过进行两种方法的处理从而能够显著降低触点电阻。作为碱处理，代表性地可列举，在TMAH(四甲基氢氧化铵)的约0.4质量％水溶液中浸渍约60秒左右的方法。此外，还可应用基于氧的处理或基于Ar等离子照射的物理性的氧化膜除去。关于可应用于本发明的优选的第一实施方式的碱处理的详细情况，在后述的Rz的说明部分进行说明。
具体而言，上述加热处理通过将基于溅射法的Al合金成膜时的基板温度(成膜温度)的控制(约200℃以上的加热处理)、以及/或者Al成膜后的加热处理(约200℃以上的加热处理)适当组合而进行是有效的。溅射法的详细情况后述。详细而言，可列举：(I)将成膜温度提高至约200℃以上以进行加热处理，并进行规定的碱处理后，以将氧化物半导体膜成膜(这种情况下，成膜后的加热处理并非必须，可以进行，也可以不进行)的方法；或者(II)不管成膜温度如何(可以不对基板进行加热而保持室温，也可以加热至例如200℃以上)，都在以约200℃以上的温度进行Al合金成膜后的加热处理，之后，进行规定的碱处理，将氧化物半导体膜成膜的方法。另外，如本发明那样，在Al合金膜上具有氧化物半导体的布线结构中，与上述(I)相比，推荐采用上述(II)的热处理方法(详细而言，在不对基板进行加热，而在成膜后进行加热处理之后，进行碱处理的方法)。这样，便能够有效防止在Al合金成膜后在表面形成氧化铝等自然氧化膜而使触点电阻上升。
上述(I)以及(II)中的任何一种，都优选200℃以上的加热处理时间为5分钟以上且60分钟以下。另外，上述(I)的基板温度的上限优选为250℃。另一方面，上述(II)的成膜后加热温度优选为250℃以上。若考虑到基材的耐热温度或抗小丘生长(hillock)性能等，则优选将上述(II)的成膜后加热温度设为约350℃以下。
另外，在上述Al合金膜的成膜后进行的加热处理，可以以上述析出/浓化为目的来进行，也可以是上述Al合金膜形成后的热历程(例如对SiN膜进行成膜的工序)满足上述温度/时间。
上述Al合金膜优选通过溅射法采用溅射靶材(以下有时称作“靶材”)而形成。因为与采用离子镀膜法或电子束蒸镀法、真空蒸镀法形成的薄膜相比，可以容易形成成分或膜厚在膜面内的均一性优良的薄膜。另外，为了通过溅射法形成上述Al合金膜，如果采用与上述的Al-(Ni/Co)合金(优选进一步包含Cu/Ge或稀土类元素)相同组成的Al合金溅射靶材作为上述靶材，则不担心组成发生偏离，能够形成所期望的成分组成的Al合金膜，因此较好。上述靶材的形状，包含根据溅射装置的形状和结构而加工成的任意形状(方形板状、圆形板状、环形状等)。作为上述靶材的制造方法，可列举采用熔解铸造法或粉末烧结法、喷敷成型法(spray forming)能够制造由Al基合金构成的锭的方法、或在制作由Al基合金组成的预成形体(在得到最终的致密体之前的中间体)之后，通过致密化方法对该预成形体进行致密化而得到上述靶材的方法。
另外，关于与氧化物半导体层直接连接的上述Al合金膜的表面，优选形成最大高度粗度Rz为5nm以上的凹凸。该凹凸可通过在将按照上述那样成膜Al的合金膜与氧化物半导体层直接进行连接之前，采用碱性溶液对Al合金膜的表面进行湿蚀刻、或者采用SF6和Ar的混合气体对Al合金膜的表面进行干蚀刻而得到。这样，Al会熔出，作为比Al貴的合金元素的Ni或Co会包含在金属间化合物中，并在Al合金膜表面析出，并且作为凹凸状而残存在Al合金表面。并且，当该凹凸的最大高度粗度Rz为5nm以上时，触点电阻被降低。在此，所谓最大高度粗度Rz是基于JIS  B0601(2001年改正后的JIS规格)的值(评价长度为4mm)。
若上述这样的凹凸被形成于Al合金膜表面，则之后，即使使之与氧化物半导体层直接接触，成为高接触电阻的氧化物(AlOx)，也会成为难以形成的状态。根据情况，包含比Al贵的金属元素的析出物，会与透明导电膜直接接触。通过实现这样的状況，能够实现氧化物半导体层和Al合金膜中的低接触电阻。最大高度粗度Rz越大越好，优选大约为8nm以上，更优选为10nm以上。若考虑到制造効率的提高、或防止透明导电膜的断线等产品的质量维持等，则最大高度粗度Rz的上限大约为100nm，更优选为50nm。
在Al合金膜中形成上述这样的凹凸时，在将Al合金膜与氧化物半导体层直接进行连接之前，只要采用碱性溶液对Al合金膜表面进行湿蚀刻或者干蚀刻即可，但关于此时的蚀刻量(蚀刻深度)，为了实现所形成的凹凸的最大高度粗度Rz为5nm以上，而优选该蚀刻量为5nm以上。另外，关于进行这样的蚀刻处理的时期，只要是在Al合金膜与氧化物半导体层在物理上直接进行连接之前即可，但即使在例如形成氮化硅(SiNx)等层间绝缘膜之前，也能发挥同样的效果。
作为进行上述这样的湿蚀刻的碱性溶液，可列举：大约pH 9～13左右(优选pH 10.5～12.8左右)、且虽然熔出Al但不熔出比Al贵的金属元素的碱性溶液。具体而言，例如可列举：p H9～13左右的抗蚀剂剥离液“TOK106”(商品名：束京应化工业株式会社制造)的水溶液、后述的实施例中采用的碱性溶液(AZ  エレクトロニツクマテリアルズ株式会社的AZ  300MIF显影剂)、包含TMAH(四甲基氢氧化铵)的显影液原液或者为了调整pH而将该原液稀释后的溶液(pH约10.5～13.5)、氢氧化钠水溶液等。上述的「TOK106」是单乙醇胺和二甲基亚砜(DMSO)的混合溶液，根据这样混合比率能够调整pH的范围。关于湿蚀刻的优选温度或时间，只要按照能得到所希望的最大高度粗度Rz的方式，根据所使用的碱性溶液和Al合金的组成等来适当决定即可，但优选大约在30～70℃下，进行5～180秒(更优选为30～60℃、10～120秒)之间。
另外，作为用于进行干蚀刻的气体，可以采用SF6与Ar的混合气体(例如，SF6：60％、Ar：40％)。在形成氮化硅膜之后，对该氮化硅膜进行干蚀刻时的混合气体一般采用SF6、Ar以及O2的混合气体，但在基于这样的混合气体的干蚀刻中，无法实现本发明的目的。干蚀刻的优选条件，只要按照能得到所希望的最大高度粗度Rz的方式，根据所使用的混合气体的种类和Al合金的组成等来适当决定即可。
通过采用上述这样的碱性溶液或者混合气体来进行蚀刻处理，从而包含上述这样的金属元素的析出物便会成为在Al合金膜表面浓化的状态。
另外，本发明所采用的Al合金膜，虽然优选可以与ITO或IZO等的透明导电膜直接连接，但在这种情况下，与该透明导电膜直接连接的Al合金膜的表面，与上述同样地，形成最大高度粗度Rz为5nm以上的凹凸。这样便能实现与透明导电膜之间的低触点电阻。Rz的优选范围或其控制方法，只要与上述同样地进行即可。
以上针对本发明的优选第一实施方式中最具特征的Al合金膜进行了详细说明。
在本发明的优选第一实施方式中，上述Al合金膜中具备特征，关于其他构成要件没有特别限定。
作为本发明的优选第二实施方式，例举出如下布线结构：在上述布线膜与基板之间具备绝缘膜，上述布线膜是Cu合金膜，具有由两层层叠而成的叠层结构，其中：第一层(Y)由总计含有2～20原子％的从由Zn、Ni、Ti、Al、Mg、Ca、W、Nb、以及Mn组成的群中选择的至少1种元素的Cu合金构成；第二层(X)是由纯Cu、或者以Cu为主要成分的Cu合金、即由电阻率比上述第一层(Y)低的纯Cu或者Cu合金构成，上述第一层(Y)与上述基板以及上述绝缘膜中的至少一个直接连接，上述第二层(X)与上述半导体层直接连接。这起因于如下：由于本发明人为了提供一种具备新的显示装置用Cu合金膜(以下有时称作直接接触用Cu合金膜)的布线结构，因而反复研究的结果是：作为上述布线结构中采用的Cu合金膜，如果采用具有由两层层叠而成的叠层结构，且是第一层(Y)与上述基板以及/或者上述绝缘膜直接连接，第二层(X)与上述半导体层直接连接的Cu合金，就能够实现所期望的目的，其中：上述第一层(Y)由总计含有2～20原子％的从由Zn、Ni、Ti、Al、Mg、Ca、W、Nb、以及Mn组成的群中选择的至少1种元素的Cu合金构成；上述第二层(X)由纯Cu、或者以Cu为主要成分的Cu合金、即由电阻率比上述第一层(Y)低的纯Cu或者Cu合金构成，上述新的显示装置用Cu合金膜，可应用于采用IGZO等氧化物半导体作为TFT的半导体层的、图1所示的结构(从基板侧起，依次具备：绝缘膜、Cu合金膜、以及薄膜晶体管的氧化物半导体层的布线结构)，将Ti或Mo等高熔点金属(隔离金属层)省去后，即使将Cu合金膜与基板以及/或者绝缘膜直接进行电连接，彼此之间的密接性也会优良，而且膜自身的电阻也低，且与氧化物半导体层或构成像素电极的透明导电膜之间的触点电阻也会抑制得较低。
上述的Cu合金膜优选与构成像素电极的透明导电膜(作为代表，有ITO或IZO等)直接连接(参照图1)。另外，构成上述的叠层的Cu合金膜的第一层(Y)的膜厚，优选为10nm以上100nm以下，且相对Cu合金膜的整体膜厚为60％以下。并且，第一层(Y)所含有的优选合金元素为Mn，与绝缘膜之间的密接性也非常优良。可推测这是由于在与绝缘膜之间界面会形成部分M n析出以及/或者浓化的Cu-Mn反应层的缘故。优选这样的密接性优良的叠层的Cu合金膜，是通过在Cu合金膜成膜后，在大约250℃以上的温度下进行30分钟以上的加热处理而制作的。然而，判明了：如果根据再现性良好且可靠地保证Cu合金膜与氧化物半导体层之间的低接触电阻的观点，则将Cu合金膜成膜后的加热处理控制在大约从300℃以上至500℃左右为止的范围内为有效，若在300℃以下的温度下进行加热处理，则与氧化物半导体层之间接触电阻会产生偏差(参照后述的实施例2-2)。
以下，参照上述的图1，对本发明的布线结构以及其制造方法的优选实施方式进行说明，但本发明并非局限于此。另外，在图1中，虽然示出了基底栅极型的例子，但并非局限于此，还包含顶部栅极型。并且，在图1中，虽然采用IGZO作为氧化物半导体层的代表例，但并非局限于此，还可以采用液晶显示装置等显示装置中所采用的所有氧化物半导体。
图1所示的TFT基板，具有从基板侧起依次层叠栅电极(图中为Cu合金)、栅极绝缘膜(图中为SiO2)、源电极/漏电极(图中为Cu合金，详细情况后述)、沟道层(氧化物半导体层，图中为IGZO)、和保护层(图中为SiO2)而成的布线结构(基底栅极型)。在此，图1的保护层可以是氮氧化硅，同样地，栅极绝缘膜也可以是氮氧化硅。如上所述，氧化物半导体由于在还原气氛下会丧失其优良的特性，因此推荐使用在氧化性气氛下可成膜的氧化硅(氮氧化硅)。或者，保护层或者栅极绝缘膜中的任一方可以是氮化硅。
然后，本发明的优选第二实施方式的特徵部分在于，采用上述叠层的Cu合金作为上述Cu合金。在本发明中，与基板以及/或者绝缘膜直接接触的第一层(Y)，由包含有助于提高密接性的合金元素的Cu合金构成，从而，使与基板以及/或者绝缘膜之间的密接性提高。另一方面，在上述第一层(Y)之上叠层的第二层(X)，与氧化物半导体层直接连接，由电阻率低的元素(纯Cu、或者具有与纯Cu同程度的低电阻率的Cu合金)构成，从而实现了Cu合金膜整体的电阻率的降低。即、通过设为本发明的优选第二实施方式所规定的上述叠层槽造，从而(I)与Al相比，电阻率更低，能抑制与氧化物半导体层以及/或者构成像素电极的透明导电膜之间的触点电阻较低，即，将这样的Cu本身的特性有効且最大限度地得以发挥，并且，(II)作为Cu的缺点的、与基板以及/或者绝缘膜之间的低密接性也被显著提高了。即，上述Cu合金作为直接接触用Cu合金是极其有用的，尤其适于用作源电极以及/或者漏电极的布线材料。
在本发明的优选第二实施方式中，第二层(X)，形成于第一层(Y)之上(正上方)，由纯Cu、或者电阻率比第一层(Y)低的以Cu为主要成分的Cu合金构成。通过设置这样的第二层(X)，从而能够将Cu合金膜整体的电阻率抑制得较低。在此，所谓第二层(X)中采用的「电阻率比第一层(Y)低的Cu合金」，只要按照电阻率比由包含密接性提高元素的Cu合金构成的第一层(Y)低的方式，对合金元素的种类以及/或者含量恰当地进行控制即可。电阻率低的元素(大约纯Cu合金之类低的元素)，参照文献中记载的数值等，能够从公知的元素中容易地进行选择。其中，即使是电阻率高的元素，由于只要使含量少(大约0.05～1原子％左右)，就能够降低电阻率，因此可应用于第二层(X)的上述合金元素未必局限于电阻率低的元素。具体而言，例如，优选采用Cu-0.5原子％Ni、Cu-0.5原子％Zn、Cu-0.3原子％Mn等。另外，可应用于第二层(X)的上述合金元素，也可以包含氧气或氮气的气体成分，可采用例如Cu-O或Cu-N等。
以下，针对本发明的优选第二实施方式中最具特征的第一层(Y)进行详细说明。以下，为了方便说明，有时将“基板以及/或者绝缘膜”称作“基板等”。
(关于第一层(Y))
在上述Cu合金膜中，第一层(Y)与基板以及/或者绝缘膜直接连接，由总计含有2～20原子％的、从由Zn、Ni、Ti、Al、Mg、Ca、W、Nb、以及Mn组成的群中选择的至少1种元素(密接性提高元素)的Cu合金构成。这些元素可以单独含有其中一种，也可以2种以上并用。在单独含有其中一种的情况下，单独一种的量只要满足上述范围即可，在含有2种以上的情况下，其总量只要满足上述范围即可。这些元素是作为在Cu金属中会产生固溶而在Cu氧化膜中不会产生固溶的元素而选择的。当这些元素所产生固溶的Cu合金在通过成膜过程的热处理等而被氧化时，由于上述元素在Cu氧化膜中不会产生固溶，因此上述元素会被清扫至因氧化而生成的Cu氧化膜的界面下而浓化，考虑到通过该浓化层会提高与基板以及/或者绝缘膜之间的密接性。通过形成这样的浓化层，即使不介入隔离金属而使Cu合金膜与基板等直接连接也能够确保足够的密接性。其结果是，能够防止液晶显示器的灰度显示等显示性能的劣化。所谓浓化层，是指上述密接性提高元素以高浓度存在的层，具体而言，上述密接性提高元素以第一层(Y)的矩阵中的1.1倍以上的浓度存在的层。
图6、图7是Cu合金膜(4原子％Mn-Cu合金：膜厚50nm)与玻璃基板之间的界面附近的TEM图像(放大倍率：15万倍)(图7是图6的部分放大图像，放大倍率：150万倍)。图8是对该剖面TEM图像进行EDX线分析后的结果的曲线图。由图8也可知浓化层形成于Cu合金膜与玻璃基板之间的界面。
在上述的密接性提高元素中，优选的是Mn、Ni，更优选的是Mn。Mn是被发现在上述界面的浓化现象非常强的元素。即、Mn通过Cu合金成膜时或者成膜后的热处理(例如，包含将SiO2膜的绝缘膜进行成膜的工序这样的显示装置的制造过程中的热历程)而从膜的内侧向外侧(与绝缘膜之间的界面等)移动。Mn向界面的移动，在通过基于热处理的氧化而生成的Mn氧化物成为驱动力后，会进一步被加速。其结果是，认为在与绝缘膜之间界面会整面且密接性良好地形成Cu-Mn的反应层(以下，称作「Mn反应层」)，会显著提高与绝缘膜之间的密接性。
这样的Mn反应层等的上述浓化层(还包含析出物)，优选在基于溅射法(详细情况后述)的Cu合金成膜后，通过进行规定的加热处理而得到。在此，所谓“进行规定的加热处理”，如上所述，如果考虑密接性，则是指以约250℃以上进行30分钟以上的加热处理；如果进一步根据再现性良好且可靠地确保与氧化物半导体层之间的低电阻的观点来看，是指将加热处理的温度范围尤其控制在约300℃以上500℃以下。通过这样的加热处理，合金元素会在与绝缘膜之间的界面扩散后容易浓化。之后，只要对氧化物半导体膜进行成膜即可。
另外，上述的加热处理可以是以Mn反应层等的上述浓化层的形成为目的而进行的，也可以是Cu合金膜形成后的热历程(例如，对氮化硅膜等的保护膜进行成膜的工序)满足上述温度/时间的加热处理。
优选上述元素的含量为2原子％以上20原子％以下。在上述元素的含量为小于2原子％的情况下，有可能因与透明基板之间的密接性不足而得不到满意的特性。例如，当上述元素的含量少至0.5％左右的情况下，虽然有些情况下根据条件能得到良好的密接性，但可能缺乏再现性。因此，本发明中，还考虑到再现性而将上述元素的含量的下限值设为2原子％以上。这样，不依赖于测量条件等就能始终得到良好的密接性。另一方面，当上述元素的含量超过20原子％时，由于除了Cu合金膜(布线膜)自身(第一层+第二层)的电阻率变高之外，布线蚀刻时还会产生残渣，因此有可能使精细加工变难。上述元素的含量的优选下限值为3原子％，更优选为4原子％。另外，优选上限值为12原子％，更优选为10原子％，进一步优选为4.0原子％(尤其3.5原子％)。
严格来说，上述元素的优选含量因元素的种类而不同。因为，根据元素的种类而对密接性以及对电阻的负荷(影响)会不同。例如，优选Mn为3原子％以上12原子％以下，更优选为4原子％以上10原子％以下。
本发明的优选第二实施方式所采用的Cu合金膜包含上述元素，余部为Cu以及不可避免的杂质。
构成上述第一层(Y)的Cu合金，进一步可以在总计(单独的情况下为单独的量)0.02～1.0原子％的范围内含有Fe以及/或者Co，这样，低电阻率以及与透明基板之间的高密接性会进一步改善。优选含量在0.05原子％以上0.8原子％以下，更优选为0.1原子％以上0.5原子％以下。
在上述Cu合金膜中，第二层(X)形成于上述第一层(Y)之上(正上方)，由纯Cu、或者电阻率比上述第一层(Y)低的以Cu为主要成分的Cu合金构成。通过设置这样的第二层(X)，从而能够将Cu合金膜整体的电阻率抑制得较低。
另外，以Cu为主要成分的Cu合金，是指在Cu合金中Cu的含量最多。
这样，关于本发明所采用的Cu合金膜，通过设为组成不同的第二层(X)与第一层(Y)的叠层结构，从而使之发挥所期望的特性，但为了更有效地发挥这些特性，尤其控制第一层(Y)的膜厚是有効的。具体而言，上述第一层(Y)膜厚优选为10nm以上，优选相对于Cu合金膜的整体膜厚“第二层(X)和第一层(Y)的总膜厚”为60％以下。这样，除了能得到低电阻率和高的密接性之外，还能更有效地发挥精细加工性。更优选，第一层(Y)的膜厚为20nm以上，相对于Cu合金膜的整体膜厚为50％以下。
另外，关于第一层(Y)的膜厚的上限，只要主要考虑布线膜自身的电阻率来适当決定即可，优选为100nm以下，更优选为80nm以下。另外，虽然第一层(Y)相对于Cu合金膜的整体膜厚的比率的下限没有特别限定，但若考虑到提高与透明基板之间的密接性，则优选大约设为15％。
上述第一层(Y)的膜厚，严格来说，因第一层(Y)所含有的元素的种类而能不同。因为，根据元素的种类，对密接性以及对电阻的影响会不同。例如，在Mn的情况下，优选上述膜厚的下限为10nm以上，更优选为20nm以上。另外，在Mn的情况下，上述膜厚的上限优选为80nm以下，更优选为50nm以下。并且，在Ni或Zn的情况下，上述膜厚的下限优选为20nm以上，更优选为30nm以上，其上限优选为100nm以下，更优选为80nm以下。
另外，优选Cu合金膜整体(第二层(X)+第一层(Y))的膜厚大约为200nm以上500nm以下，更优选为250nm以上400nm以下。
为了进一步提高与基板等之间的密接性，上述第一层(Y)还可以含有氧元素。通过在与基板以及/或者绝缘接触的第一层(Y)中导入适量的氧元素，从而在其界面介入包含规定量的氧元素的含氧层，在其之间形成牢固的结合(化学结合)，提高密接性。
为了充分发挥上述作用，上述第一层(Y)中含有的优选氧元素量为0.5原子％以上，更优选为1原子％以上，还优选为2原子％以上，进一步优选为4原子％以上。另一方面，若氧元素量过剩，且过分提高密接性，则在进行湿蚀刻后会残留残渣，湿蚀刻性会降低。另外，若氧元素量过剩，则Cu合金膜整体的电阻会提高。考虑到这些观点，上述第一层(Y)中含有的氧元素量优选为30原子％以下，还更优选为20原子％以下，进一步优选为15原子％以下，更进一步优选为10原子％以下。
关于这样的含氧第一层(Y)，在以溅射法对第一层(Y)进行成膜时，通过供给氧气便能得到。作为氧气供给源，除了氧元素(O 2)之外，还可以采用含氧原子的氧化气体(例如、O3等)。具体而言，在第一层(Y)的成膜时，采用在溅射法中通常采用的加工气体中添加了氧的混合气体，在第二层(X)的成膜时，不添加氧，只要采用加工气体进行溅射即可。因为关于第二层(X)，根据降低电阻率的观点，优选不含氧。作为上述加工气体，代表性地列举出稀有气体(例如氙气、氩气)，优选氩气。另外，在第一层(Y)的成膜时，如果使加工气体中的氧气量改变，则能够形成含氧量不同的多个基底层。
由于上述第一层(Y)中的氧元素量因加工气体中所占的氧气的混合比率而能改变，因此根据想要导入的氧元素量，只要适当改变上述混合比率即可。例如，在想要在上述第一层(Y)层中导入1原子％的氧元素的的情况下，优选将大约10倍的氧元素量混合入到加工气体中，使加工气体中所占的氧气的比率设为约10体积％。
关于本发明的优选第二实施方式中采用的Cu合金膜，由于与基板以及/或者绝缘膜之间的密接性优良，因此适于用作与它们直接接触的布线膜以及电极用的膜。在本发明中，优选源电极以及/或者漏电极由上述Cu合金膜构成，关于其他布线部(例如栅电极)的成分组成，没有特别限定。例如，在图1中，栅电极、扫描线(未图示)、以及信号线中的漏极布线部(未图示)也可以由上述Cu合金膜构成，这种情况下，可以使TFT基板中的Cu合金布线全部为相同成分组成。
优选由上述叠层结构构成的Cu合金膜通过溅射法而形成。具体而言，只要在通过溅射法将构成上述第一层(Y)的材料进行成膜以形成第一层(Y)之后，在其上通过溅射法将构成上述第二层(X)的材料成膜后形成第二层(X)，使之作为叠层结构即可。按照这样在形成Cu合金叠层膜之后，进行规定的构图之后，根据有效范围的观点，优选将剖面形状加工成锥形角度为45～60°左右的锥形状。
如果采用溅射法，则能够对与溅射靶材几乎相同组成的Cu合金膜进行成膜。因此，通过对溅射靶材的组成进行调整，就能够调整Cu合金膜的组成。溅射靶材的组成，可以采用不同组成的Cu合金靶材进行调整，或者也可以通过在纯Cu靶材中芯片安装合金元素的金属，便可以进行调整。
另外，在溅射法中，有时会在成膜的Cu合金膜的组成与溅射靶材的组成之间产生稍许的偏差。但是，该偏差大概在数原子％以内。因此，如果将溅射靶材的组成最大控制在±10原子％的范围内，则能够对所期望的组成的Cu合金膜进行成膜。
以上，针对本发明的优选第二实施方式中最具特征的Cu合金膜进行了说明。
在本发明的优选第二实施方式中，上述Cu合金膜具有特征，关于其他构成要件没有特别限定。
作为本发明的优选第三实施方式，在上述布线膜与基板之间具备绝缘膜，上述布线膜是含有从由Mn、Ni、Zn、Al、Ti、Mg、Ca、W、以及Nb组成的群中选择的至少1种元素的Cu合金膜，且可列举与上述基板以及上述绝缘膜中的至少一个以及上述半导体层直接连接的布线结构。这起因于如下：本发明人为了提供一种具备新的显示装置用Cu合金膜(以下，有时称作直接接触用Cu合金膜)的布线结构，反复研究后的结果是，发现作为上述布线结构中采用的C u合金膜，只要采用(I)含有从由Mn、Ni、Zn、Al、Ti、Mg、Ca、W、以及Nb组成的群中选择的至少1种元素(以下，称作密接性提高元素，有时用「X1」来代表)的Cu-X1合金膜、或者(II)优选含有Mn作为上述密接性提高元素，进一步含有从由B、Ag、C、W、Ca、以及Mg组成的群中选择的至少1种元素(以下，有时以「X2」来代表)的Cu-X1-X2合金膜，便能够达到所期望的目的，其中，上述新的显示装置用Cu合金膜，可应用于采用IGZO等的氧化物半导体作为TFT的半导体层的、如图1所示的结构(从基板侧起，依次具备：绝缘膜、Cu合金膜、和薄膜晶体管的氧化物半导体层的布线结构)，将Ti或Mo等的高熔点金属(隔离金属层)省去后，即使将Cu合金膜与基板以及/或者绝缘膜直接进行电连接，彼此之间的密接性也会良好，并且，膜自身的电阻低，与氧化物半导体层或构成像素电极的透明导电膜之间的触点电阻也会抑制得较低。优选上述Cu合金膜与基板以及/或者绝缘膜、以及半导体层直接进行电连接。
优选上述的Cu合金膜，与构成像素电极的透明导电膜(代表性地，有ITO或IZO等)进行直接连接(参照图1)。另外，上述密接性提高元素的优选含量大约为0.5～10原子％，尤其是含有Mn者，与基板以及/或者绝缘膜之间的密接性也非常优良。这可推测为，是由于在与基板以及/或者绝缘膜之间的界面形成部分Mn析出以及/或者浓化后的Cu-Mn反应层。这样的密接性优良的Cu合金膜，在Cu合金膜成膜后，通过以约250℃以上的温度进行5分钟以上的加热处理来制作。
以下，参照上述的图1，来对本发明的布线结构以及其制造方法的优选实施方式进行说明，但本发明并非局限于此。另外，图1中，虽然示出了基底栅极型的例子，但并非局限于此，还包含顶部栅极型。并且，图1中，作为氧化物半导体层的代表例，虽然采用了IGZO，但并非局限于此，还可以采用液晶显示装置等的显示装置中采用的所有氧化物半导体。
图1所示的TFT基板，具有从基板侧起依次层叠了栅电极(图中Cu合金)、栅极绝缘膜(图中SiO2)、源电极·漏电极(图中Cu合金，详细情况后述。)、沟道层(氧化物半导体层，图中IGZO)、保护层(图中SiO2)的布线结构(基底栅极型)。在此，图1的保护层可以是SiON，同样，栅极绝缘膜也可以是SiON。如上所述，由于氧化物半导体在还原气氛下会丧失其优良的特性，因此推荐使用在氧化性气氛下可成膜的SiO2(SiON)。或者保护层或者栅极绝缘膜中的任一方都可以是SiN。
(Cu-X1合金膜)
本发明的优选第三实施方式的特徵部分在于，采用含有上述的密接性提高元素X1、即从由Mn、Ni、Zn、Al、Ti、Mg、Ca、W、以及Nb组成的群中选择的至少1种元素的Cu-X1合金。这些密接性提高元素X1可以含有单独一种，也可以将2种以上并用。这些密接性提高元素X1，是作为固溶于Cu金属，而不固溶于Cu氧化膜的元素被选择的。或者，上述的密接性提高元素X1，能够使在与构成玻璃基板等基板或绝缘膜的元素(例如、SiO2)之间容易形成化学结合(具体而言，形成化学吸附或界面反应层等)的元素。当这些元素所固溶的Cu合金通过成膜过程的热处理等而被氧化时，上述元素会扩散后在晶界或界面浓化，通过该浓化层会提高与基板以及/或者绝缘膜之间的密接性。其结果是，即使不经由隔离金属而使Cu合金膜与基板等直接连接，也能够确保充分的密接性，能够防止液晶显示器的灰度显示等的显示性能的劣化。所谓浓化层，是上述密接性提高元素以高浓度存在的层，具体而言是上述密接性提高元素以Cu合金膜的矩阵中的1.1倍以上的浓度存在的层。
如上所述，图6、图7是Cu合金膜(4原子％Mn-Cu合金：膜厚50nm)与玻璃基板之间的界面附近的TEM图像(放大倍率：15万倍)，(图7是图6的部分放大图像，放大倍率：150万倍)，图8是表示对该剖面TEM图像进行EDX线分析后的结果的曲线图。由图8也可知浓化层形成于Cu合金膜与玻璃基板之间的界面。
作为上述密接性提高元素X1，优选的是Mn、Ni、Ti、Al、Mg，更优选的是Mn、Ni，进一步优选的是Mn。
关于上述元素，若针对提高密接性的推定方法进行说明，则首先，可推测Mn是被发现在上述界面的浓化现象非常强的元素。即、Mn通过Cu合金成膜时或者成膜后的热处理(例如，包含对SiO2膜的绝缘膜进行成膜的工序这样的显示装置的制造过程中的热历程)从膜的内侧向外侧(与绝缘膜之间的界面等)移动。Mn向界面的移動，在通过基于热处理的氧化而生成的Mn氧化物变成驱动力后，会进一步被加速。其结果是，被认为在与绝缘膜之间的界面会部分或整面且密接性良好地形成Cu-Mn的反应层(以下称作“Mn反应层”)，显著提高与绝缘膜之间的密接性。
这样的Mn反应层等的上述浓化层(还包含析出物)，优选在基于溅射法(详细情况后述)的Cu合金成膜后，在约250℃以上进行5分钟以上的加热处理而得到。通过进行这样的加热处理，合金元素会在与绝缘膜之间的界面扩散后变得容易浓化。之后，只要对氧化物半导体膜进行成膜即可。
另外，上述的加热处理，可以是以Mn反应层等的上述浓化层的形成为目的进行的，也可以是Cu合金膜形成后的热历程(例如，对SiN膜等的保护膜进行成膜的工序)满足上述温度/时间的加热处理。
另一方面，可推测Ti、Al、Mg都是与玻璃基板的主要成分、即SiO2之间引起反应，可形成化合物的元素。具体而言，Al以及Mg是在温度：20～300℃、压力：1atm的气氛下，与SiO2发生反应，分别形成Si-Al-O、Si-Mg-O的复合氧化物。另外，Ti是在温度：20～300℃、压力：1atm的气氛下，与SiO2发生反应，形成TiSi或者TiSi2的氧化物。
关于上述Ti等元素，即使在Cu中的扩散系数比Cu的自我扩散系数大，且仅含有少量，通过成膜后的加热也会在与玻璃基板之间的界面产生扩散浓化，在界面与SiO2引起反应而形成化学结合，使与玻璃基板之间的密接性飞跃性地提高。
上述密接性提高元素X1的含量(单独含有一种的情况下为单独一种的含量，含有2种以上的情况下为总量)优选为0.5原子％以上。在上述元素的含量小于0.5原子％的情况下，与基板以及/或者绝缘膜之间的密接性会不足而得不到满意的特性。例如，在上述元素的含量为少至0.5％左右的情况下，根据条件有时也会得到良好的密接性，但有可能缺乏再现性。因此，在本发明的优选第三实施方式，还考虑到再现性而将上述元素的含量的优选下限设为0.5原子％。这样，不依赖于测量条件等而能始终得到良好的密接性。如果考虑到与基板等之间的密接性提高，则上述密接性提高元素的含量越多越好，但上述元素的含量若超过10原子％，则除了Cu合金膜(布线膜)自身的电阻率变高外，若添加量进一步增加，则由于布线的蚀刻时会产生残渣，因此可能变得难以进行精细加工。上述元素的优选含量是1原子％以上3原子％以下，更优选是1原子％以上2原子％以下。
上述Cu合金膜中的各合金元素的含量，可以通过例如ICP发光分析(感应耦合等离子体发光分析)法求得。
如上所述，上述Cu-X1含有合金膜通过在成膜后实施热处理，从而得到格外优良的密接力。可推测，这是因为通过成膜后的热处理(热能量)，会加速合金元素(X1)向玻璃基板界面的浓化、以及在界面的化学结合形成。
关于上述热处理的条件，温度越高，或者保持时间越长，对密接性提高越有効地发挥作用。但是，需要使热处理温度为玻璃基板的耐热温度以下，另外，若保持时间过度变长，则会导致显示装置(液晶显示器等)的生产性的降低。因此，关于上述热处理的条件，优选大约为温度：250～450℃、保持时间：30～120分钟的范围内。由于该热处理对Cu-X含有合金膜的电阻率降低也会有効发挥作用，因此根据实现低电阻的观点而言，为优选。
上述热处理可以是以密接性的进一步提高为目的进行的热处理，也可以是上述Cu-X1合金膜形成后的热历程满足上述温度/时间的热处理。
本发明的优选第三实施方式中采用的Cu-X1合金膜，包含上述元素，余部为Cu以及不可避免的杂质。
(Cu-X1-X2合金膜)
本发明的优选第三实施方式中采用的Cu合金膜，除了包含上述密接性提高元素X1之外，还可以包含从由B、Ag、C、W、Ca、以及Mg组成的群中选择的至少1种元素X2。上述元素X2是有助于与基板等之间的密接性的进一步提高、Cu合金膜自身的电阻率降低的元素。上述元素X2中，优选的是B、Ag、Mg、Ca，更优选的是B、Ag。上述元素X2的作用，尤其在含有0.5原子％以上的M n作为密接性提高元素X1的情况下，被显著发挥，在该情况下的上述元素X2的含量(单独含量或者总量)优选为0.3原子％以上。更优选的是0.5原子％以上。但是，即使添加过剩，则上述作用发生饱和，相反则有可能导致电阻率増加，因此上述元素X2的含量的上限优选为5原子％，更优选为2原子％。
本发明的优选第三实施方式中采用的上述Cu合金膜，优选通过溅射法来进行成膜。所谓溅射法，是指在真空中导入Ar等惰性气体，在基板与溅射靶材(以后有时称作靶材)之间形成等离子放电，通过该等离子放电使离子化的Ar与上述靶材相撞，撞出该靶材的原子并使之沉积在基板上来制作薄膜的方法。如果采用溅射法，则能够对与溅射靶材几乎相同组成的Cu合金膜进行成膜。即，与离子镀膜法或电子束蒸镀法、真空蒸镀法所形成的薄膜相比，能够更容易形成成分或膜厚在膜面内的均一性优良的薄膜，且由于能够在as-deposited状态下形成合金元素均匀地固溶的薄膜，因此能够有效地发现高温耐氧化性。作为溅射法，可以采用例如DC溅射法、RF溅射法、磁控管溅射法、反应性溅射法等任一种溅射法，关于其形成条件，只要适当设定即可。
采用上述溅射法，为了形成例如上述Cu-X1合金膜，作为上述靶材，如果采用由含有规定量的上述密接性提高元素X1的Cu合金组成的靶材，即与所希望的Cu-X1合金膜相同组成的溅射靶材，则不会出现组成成分的偏差，能够形成所期望的成分/组成的Cu-X1合金膜，因此较好。关于溅射靶材的组成，可以采用不同组成的Cu合金靶材进行调整，或者也可以通过在纯Cu靶材中芯片安装合金元素的金属来进行调整。
另外，在溅射法中，有时所成膜的Cu合金膜的组成与溅射靶材的组成之间会产生稍许的偏离。但是，该偏离大概在数原子％以内。因此，如果将溅射靶材的组成控制在最大±10原子％的范围内，则能够对所期望的组成的Cu合金膜进行成膜。
关于靶材的形状，包含根据溅射装置的形状和结构加工成的任意形状(方形板状、圆形板状、环形板状等)。
作为上述靶材的制造方法，可列举采用熔解铸造法或粉末烧结法、喷敷成型法(spray forming)能够制造由C u基合金构成的锭的方法、或在制造由Cu基合金组成的预成形体(在得到最终的致密体之前的中间体)之后，通过致密化方法对该预成形体进行致密化而得到上述靶材的方法。
本发明的优选第三实施方式中采用的Cu合金膜，由于与基板以及/或者绝缘膜之间的密接性优良，因此适于用作与它们直接接触的布线膜以及电极用的膜。在本发明的优选第三实施方式中，优选源电极以及/或者漏电极由上述Cu合金膜构成，关于其他布线部(例如栅电极)的成分组成，没有特别限定。例如，在图1中，栅电极、扫描线(未图示)、信号线中的漏极布线部(未图示)也可以由上述Cu合金膜构成，这种情况下，可以使TFT基板中的Cu合金布线全部为相同成分组成。
以上，针对本发明的优选第三实施方式中最具特征的Cu合金膜进行了说明。
本发明的优选第三实施方式中，上述Cu合金膜具有特征，关于其他构成要件没有特别限定。
作为本发明的优选第四实施方式，进一步列举在上述布线膜与基板之间具备绝缘膜，且上述布线膜是Cu膜的布线结构。
本发明的优选第四实施方式的布线结构，从基板侧起依次具备主要由氧化硅或氮氧化硅等构成的绝缘膜、Cu膜、以及薄膜晶体管的氧化物半导体层。在本发明的优选第四实施方式中，与上述非专利文献1(关于源-漏电极使用Al材料)不同，由于使用电阻率低的Cu作为源-漏电极用材料，因此膜自身的电阻也低，能将与构成氧化物半导体层或像素电极的透明导电膜之间的触点电阻抑制得较低。尤其，在本发明的优选第四实施方式中，由于将Cu膜成膜后的加热温度控制在规定范围，因此能够再现性良好且可靠地确保与氧化物半导体层之间的低触点电阻。
本说明书中，所谓“Cu膜”是指由纯Cu构成的膜，所谓纯Cu是指Cu的含量大约在99％以上。只要满足上述要件，则纯Cu可以是例如Fe以及/或者Co的总含量(单独一种的情况下为单独的含量)在0.02～1.0原子％的范围内。
上述的Cu膜优选与氧化物半导体层直接连接。
上述的Cu膜优选与构成像素电极的透明导电膜(代表性的有ITO或IZO等)直接连接(参照图2)。
以下，参照上述的图2，对本发明的优选第四实施方式的布线结构及其制造方法的优选实施方式进行说明，但本发明并非局限于此。另外，图2中，虽然示出了基底栅极型的例子，但并非局限于此，还包含顶部栅极型。另外，在图2中，虽然采用IGZO作为氧化物半导体层的代表例，但并非局限于此，还可以采用液晶显示装置等显示装置中采用的所有氧化物半导体。
图2所示的TFT基板，具有从基板侧起依次层叠了栅电极(图中Cu)、栅极绝缘膜(图中SiO2)、源电极·漏电极(图中Cu)、沟道层(氧化物半导体层，图中IGZO)、保护层(图中SiO2)的布线结构(基底栅极型)。构成栅电极或源电极·漏电极的布线膜由Cu构成。在此，图2的保护层可以是氮氧化硅，同样地，栅极绝缘膜也可以是氮氧化硅。如上所述，氧化物半导体由于在还原气氛下会丧失其优良的特性，因此推荐使用在氧化性气氛下可成膜的氧化硅(氮氧化硅)。或者，保护层或者栅极绝缘膜中的一方可以是氮化硅。
图2中，由于构成源电极·漏电极的Cu膜经由Mo或Cr等高熔点金属与基板以及/或者绝缘膜接触，因此彼此之间的密接性提高。另一方面，上述Cu膜与氧化物半导体层直接连接。根据本发明的优选第四实施方式，能发挥Cu原本的特性，即：与Al相比，电阻率更低，能将与氧化物半导体层以及/或者构成像素电极的透明导电膜之间的触点电阻抑制得较低。进而，在本发明的优选第四实施方式中，由于将Cu成膜后的加热处理控制在大约300℃以上450℃以下的范围内，因此能够再现性良好且可靠地确保Cu膜与氧化物半导体层之间的低触点电阻。如后述的实施例所证实的那样，可知，若在300℃以下的温度进行加热处理，则与氧化物半导体层之间的触点电阻会产生偏差。
包含上述的优选第1～4实施方式在内，作为本发明的布线结构的上述氧化物半导体层，只要是液晶显示装置等中采用的氧化物半导体，则没有特别限定，例如，可以采用由包含从由In、Ga、Zn、Ti、以及Sn组成的群中选择的至少1种元素在内的氧化物组成的氧化物半导体。具体而言，作为上述氧化物，可列举In氧化物、In-Sn氧化物、In-Zn氧化物、In-Sn-Zn氧化物、In-Ga氧化物、Zn-Sn氧化物、Zn-Ga氧化物、In-Ga-Zn氧化物、Zn氧化物、Ti氧化物等透明氧化物或在Zn-Sn氧化物中添加了Al或Ga而形成的AZTO或GZTO。
另外，作为构成像素电极的透明导电膜，可列举在液晶显示装置等中通常采用的氧化物导电膜，例如，可列举由包含从由In、Ga、Zn、以及Sn组成的群中选择的至少1种元素的氧化物组成的导电膜。代表性地可例示非晶ITO或聚合ITO、IZO、ZnO等。
另外，关于栅极绝缘膜等绝缘膜或在氧化物半导体上形成的保护膜(以下，有时以绝缘膜为代表)没有特别限定，可列举通常采用的例如氮化硅、氧化硅、氮氧化硅等。但是，根据有效发挥氧化物半导体的特性的观点来看，优选使用在酸性气氛下可成膜的氧化硅或氮氧化硅。详细而言，上述绝缘膜不一定需要仅由氧化硅构成，只要是至少包含使氧化物半导体的特性有効地发挥的程度的氧的绝缘性膜，就可以用于本发明。例如，可以采用仅对氧化硅的表面进行氮化的膜，或仅对Si的表面进行氧化的膜等。在绝缘膜含氧的情况下，该绝缘膜的厚度优选为大约0.17nm以上3nm以下。另外，优选含氧绝缘膜中的氧原子数([O])与Si原子数([Si])之比([O]/[Si])的最大值大约在0.3以上2.0以下的范围内。
基板只要是用于液晶显示装置等中的基板，则没有特别限定。代表性地，可列举以玻璃基板等为代表的透明基板。玻璃基板的材料只要是用于显示装置中，则没有特别限定，例如，可列举无碱玻璃、高应变点玻璃、碱石灰玻璃等。或者，还可以采用可挠性树脂膜、金属薄片等。
在制造具备上述布线结构的显示装置时，除了满足本发明的规定，且将Cu合金膜或Al合金膜的热处理/热历程条件设为上述推荐的条件以外，没有特别限定，只要采用显示装置的一般工序即可。
(实施例)
以下，列举实施例对本发明进行更具体的说明，但本发明并非由以下的实施例来限制，在符合上述/下述主旨的范围内可以适当改变来实施，且都包含在本发明的技术范围内。
(实施例1-1)
将无碱玻璃板(板厚：0.7mm)作为基板，在其表面通过DC磁控管·溅射法对表1所示的各种合金组成的Al合金膜(余部：Al以及不可避免的杂质)进行成膜。成膜条件如下。另外，作为溅射靶材，采用在真空溶解法下制作的各种组成的Al合金靶材。
(Al合金膜的成膜条件)
·环境气体＝氩
·压力＝2m Torr
·基板温度＝在25℃(室温)、或者200℃下加热30分钟
·膜厚＝300nm
上述Al合金膜中的各合金元素的含量，通过ICP发光分析(感应耦合等离子发光分析)法求得。
采用按照如上述进行成膜的Al合金膜，对热处理后的Al合金膜自身的电阻率、以及将Al合金膜与透明像素电极(ITO)、氧化物半导体(IGZO、IZO)直接连接时的直接接触电阻(与ITO之间的触点电阻、与IGZO之间的触点电阻、或者与IZO之间的触点电阻)，分别采用下述的方法进行了测量。
(1)热处理后的Al合金膜自身的电阻率
在对上述Al合金膜在惰性气体气氛中，以250℃实施15分钟的热处理后，以4探针法测量了电阻率。然后，按照下述基准判断了热处理后的Al合金膜自身的电阻率的优良与否。
(判断基准)
○：小于5.0μΩ·cm
×：5.0μΩ·cm以上
(2)与透明像素电极(ITO)之间的触点电阻
对如上述方式成膜的Al合金膜，依次实施光刻、蚀刻后形成了图9所示的电极图案。接着，通过CVD装置形成了膜厚：300nm的氮化硅(SiNx)膜。这时的成膜温度是在如表1所示的250℃或者320℃下PA118582D
进行的。另外，成膜时间都是15分钟。通过这时的热历程，使合金元素析出作为析出物。接着，进行光刻和采用RIE(Reactive  Ion  Etching)装置的蚀刻，在SiN膜形成接触孔。在接触孔形成后，将抗蚀剂去除，采用碱性溶液(将A Z  エレクトロニツクマテリアルズ株式会社的AZ 300MIF显影剂(2.38wt％)稀释成为0.4％的水溶液)在室温下对Al合金薄膜表面进行湿处理，从而实施了蚀刻。接着，对Al合金薄膜的凸部的粗度Rz[基于JIS B0601(2001)的最大高度粗度Rz]进行了测量。最大高度粗度R z的测量是使用ミツトヨ制表面粗度测量器SJ-301进行了测量的。评价长度设为4mm，按照下述基准来判断了最大高度粗度Rz的优良与否。
(判断基准)
○：5nm以上
×：小于5nm
之后，采用溅射法在下述条件下对ITO膜(透明导电膜)进行成膜，进行光刻和构图后形成将10μm方的触点部分串联连接50个而成的接触链图案(contact chain pattern)(参照图9)。在图9中，Al合金以及ITO的线宽为80μm。
(ITO膜的成膜条件)
·环境气体＝氩
·压力＝0.8m Torr
·基板温度＝25℃(室温)
·膜厚＝200nm
上述接触链的所有电阻(触点电阻、连接电阻)，是采用HEWLETT  PACKARD 4156A以及Agilent Technologies 4156C的精密半导体参数分析器，使探针与该接触链图案的两端的焊盘部接触，并采用双端子测量对I-V特性进行测量而求出的。然后，求出换算成一个触点后的触点电阻值，按照下述基准来判断与ITO之间的直接接触电阻(与ITO之间的触点电阻)的优良与否。在本实施例中，将○或者△作为合格。
(判断基准)
○：小于1000Ω
△：1000Ω以上、小于3000Ω
×：3000Ω以上
(3)与透明像素电极(IZO)之间的触点电阻
代替ITO，除了采用IZO之外，还与上述的(2)与ITO之间的触点电阻的情况同样，对Al合金膜进行各种热处理，进行湿处理后实施蚀刻，测量了Al合金薄膜的凸部的最大高度粗度Rz。
之后，采用溅射法按照下述条件对IZO膜(透明导电膜)进行成膜，进行光刻和构图，形成了将10μm方的触点部分串联50个而成的接触链图案(参照图9)。在图9中，Al合金以及IZO的线宽为80μm。
(IZO膜的成膜条件)
·环境气体＝氩
·压力＝0.8m Torr
·基板温度＝25℃(室温)
·膜厚＝200nm
与上述的(2)同样地对上述接触链的所有电阻(触点电阻、连接电阻)进行测量，求出换算成一个触点时的触点电阻值，并按照下述基准来判断了与IZO之间的直接接触电阻(与IZO之间的触点电阻)的优良与否。在本实施例中，将○或者△作为合格。
(判断基准)
○：小于1000Ω
△：1000Ω以上、小于3000Ω
×：3000Ω以上
(4)与氧化物半导体(IGZO)之间的触点电阻
除了采用图10所示的电极图案，与上述的(2)与ITO之间的触点电阻的情况同样地，对Al合金膜进行各种热处理后，进行湿处理后实施蚀刻，来对Al合金薄膜的凸部的最大高度粗度Rz进行了测量。
之后，通过溅射在下述条件下对IGZO膜进行成膜，进行光刻和构图，形成了将80μm方的触点串联连接100个而成的接触链图案。在图10中，Al合金以及IGZO的线宽是80μm。用于IGZO的溅射靶材的组成是In∶Ga∶Zn＝1∶1∶1和2∶2∶1。
(氧化物半导体的成膜条件)
·环境气体＝氩
·压力＝5m Torr
·基板温度＝25℃(室温)
·膜厚＝100nm
与上述的(2)同样地对上述接触链的所有电阻(触点电阻、连接电阻)进行测量，求出换算成一个触点后的触点电阻值，按照下述基准来判断与IGZO之间的直接接触电阻(与IGZO之间的触点电阻)的优良与否。在本实施例中，将○或者△作为合格。
(判断基准)
○：小于1000Ω
△：1000Ω以上、小于3000Ω
×：3000Ω以上
(5)与氧化物半导体(ZTO)之间的触点电阻
除了采用图10所示的电极图案之外，还与上述的(2)与ITO之间的触点电阻的情况同样地，对Al合金膜进行各种热处理，进行湿处理后实施蚀刻，来对Al合金薄膜的凸部的最大高度粗度Rz进行了测量。
之后，通过溅射按照下述条件对ZTO膜进行成膜，进行光刻和构图，形成了将80μm方的触点串联连接100个而成的接触链图案。在图10中，Al合金以及ZTO的线宽是80μm。ZTO的溅射靶材中采用的組成是Zn∶Sm＝2∶1。
(氧化物半导体的成膜条件)
·环境气体＝氩
·压力＝5m Torr
·基板温度＝25℃(室温)
·膜厚＝100nm
与上述的(2)同样地对上述接触链的所有电阻(触点电阻、连接电阻)进行测量，并求出换算成一个触点时的触点电阻值，按照下述基准来判断了与ZTO之间的直接接触电阻(与ZTO之间的触点电阻)的优良与否。在本实施例中，将○或者△作为合格。
(判断基准)
○：小于1000Ω
△：1000Ω以上、小于3000Ω
×：3000Ω以上
(6)析出物密度
析出物的密度是采用扫描电子显微镜的反射电子像求出的。具体而言，对1个视野(100μm2)内的析出物的个数进行测量，求出3个视野的平均值，并按照下述基准来判断了析出物密度的优良与否。在本实施中，将○或者△作为合格。
(判断基准)
○：40个以上
△：30个以上、小于40个
×：小于30个
这些结果集中显示在表1、表2中。
表1中，“加热成膜(200℃)”栏表示Al合金成膜时的基板温度，「○」是将基板温度设为200℃的例子，「-」是将基板温度设为室温的例子。
另外，在表1中，在“Al合金膜的表面粗度Rz”栏，集中显示了与ITO、IZO、以及IGZO直接连接的Al合金膜的Rz的结果，“○”是指双方的判定结果为○(Rz5nm以上)，“×”是指双方的判定结果都是×(小于Rz5nm)。
(表1)
注1)余部Al、以及不可避免的杂质
注2)数值为在A合金膜中所占的比例(原子％)
(表2)
根据表1、表2的结果可以考察如下：
首先，当采用本发明所规定的Al合金(Ni以及/或者Co、进而Cu以及/或者Ge、进而稀土类元素)时，一直维持了较低的电阻率，且与采用纯Al(No.1)的情况相比，能够降低与IGZO(氧化物半导体)、ZTO(氧化物半导体)、ITO(透明导电膜)、以及IZO(透明导电膜)之间的触点电阻(参照No.3～5、8～10、13～19、22～25、27、28、31～34、37～40、42～44、46、48～50)。
详细而言，在这些Al合金膜与IGZO、ITO或者IZO之间的界面，形成Ni以及/或者Co的析出物/浓化层，该Al合金膜的表面粗度Rz都是5nm以上。关于热处理条件而言，如No.13那样，在将Al合金成膜时的基板温度加热至200℃(加热成膜)，而不进行之后的热处理的情况；例如No.3～5、8～10、14、16、24、25、27或者No.28那样，不对基板进行加热(保持室温)，而将Al合金成膜后的加热温度提高至250℃或者320℃的情况；如No.15或者No.17那样，将基板温度加热至200℃(加热成膜)，将Al合金成膜后的加热温度提高至250℃或者320℃的情况中的任一情况下，Al合金膜的表面粗度Rz都在5nm以上，能将触点电阻抑制得较低。另外，在如No.13那样进行了加热成膜的例子中，如表1所示，虽然与IGZO、ZTO、ITO、以及IZO之间的触点电阻上升了一些(△)，但在实际应用上没有影响。虽然No.3、8中的Ni或者Co添加量少，且析出物密度低(△)，触点电阻上升了一些(△)，但对实际应用没有影响。
图11是表示No.46的Al合金(Al-2原子％Ni-0.35原子％La)与IGZO(In∶Ga∶Zn(原子比)＝1∶1∶1)之间的界面的状态的TEM图像(进行了湿处理和热处理的例子)，如图11所示，能够确认出：在Al合金与IGZO之间的界面会形成含Ni的析出物，且与IGZO直接接触。另外，为了比较，图12是在与No.46相同合金组成的Al合金与IGZO之间的界面状态的TEM图像，但该比较例中未进行湿处理也未进行热处理，如图12所示，能够确认出：在Al合金与IGZO之间的界面未形成含Ni的析出物以及/或者含Ni的浓化层。
相对于此，No.12是在加热成膜以及Al合金成膜后未进行任何加热处理的例子，Al合金膜的表面粗度Rz为小于5nm，且与IGZO、ZTO、ITO、以及IZO之间的触点电阻上升了。
另外，No.6、20、26、29以及No.41是Ni量多的例子，No.11、35以及No.51是Co量多的例子，都是电阻率上升。
另一方面，No.2、21以及No.36是Ni量少的例子，No.7、30以及No.47是Co量少的例子，都是析出物密度不够，且与IGZO、ZTO、ITO、以及IZO之间的触点电阻上升。
另外，No.45是未进行湿处理的例子，Al合金膜的表面粗度Rz为小于5nm，析出物密度不够，且与IGZO、ZTO、ITO、以及IZO之间的触点电阻上升。
另外，在表1的各合金组成中，Nd以及La对与IGZO、ZTO、ITO、以及IZO之间的触点电阻的降低不会产生坏影响，实验证明，即使代替Nd而采用La，代替La而采用Nd，也能得到同样的结果。同样地，实验证明代替Nd或La，即使采用Gd也能得到同样的结果。
(实施例2-1)
在本实施例中，采用通过如下方法制作的试样，对与基板上的绝缘膜(在本实施例中，模拟栅极绝缘膜来制作硅氧化膜或者氮氧化硅膜)之间的密接性、与氧化物半导体(IGZO、ZTO)之间的触点电阻、以及与透明导电膜(ITO、IZO)之间的触点电阻进行了测量。
(试样的制作)
首先，准备玻璃基板(科宁公司制作的Eagle 2000、尺寸为直径50.8mm×厚度0.7mm)，通过等离子CVD对硅氧化膜或者氮氧化硅膜(都是膜厚为300nm)进行成膜。在硅氧化膜的成膜中采用硅烷气体和N2O，另一方面，氮氧化硅膜的成膜中采用硅烷气体和气态氨。
接着，在上述的绝缘膜上采用DC磁控管溅射法对表3所示的各种Cu合金膜(所有膜厚为固定300nm)进行成膜。详细而言，使用岛津制作所制作的商品名「HSM-552」作为溅射装置，通过DC磁控管溅射法[反压力：0.27×10-3Pa以下、环境气体：Ar、Ar气压：2mTorr、Ar气体流量：30sccm、溅射功率：DC260W、极距：50.4mm、基板温度：25℃(室温)]，在硅氧化膜上依次成膜第一层(Y)的Cu合金膜、以及第二层(X)的纯Cu金属膜，得到叠层布线膜的试样。
另外，关于纯Cu膜的形成，将纯Cu用于溅射靶材。另外，关于各种合金成分的Cu合金膜的形成，采用由真空熔解法制作的溅射靶材。
如上述方式成膜的Cu合金膜的组成，是采用ICP发光分光分析装置(岛津制作所制作的ICP发光分光分析装置“ICP-8000型”)进行定量分析而得以确认的。
为了比较，准备了仅由纯Cu构成的试样(表3的No.1)。另外，虽然制作了Mn等添加元素量超过20％的试样，但若添加元素量超过20％，则在下述蚀刻时，由于会产生底切(undercut)变大的问题，因此未进行下述试验。
(与绝缘膜之间的密接性试验)
对于如上述方式得到的各试样，实施了表3中所记载的各种热处理。详细而言，在CVD装置内的真空中以350℃或者250℃进行了30分钟的上述热处理。
基于JIS规格的胶带剥离测试，通过基于胶带的剥离试验，对热处理后的各试样的密接性进行了评价。详细而言，在各试样的表面上通过绞刀切割出1mm间隔的格子状的切槽(5×5个方格的切槽)。接着，将住友3M制的黒色聚酯带(产品编号8422B)紧紧粘贴在上述表面上，一边按照上述胶带的剥离角度呈60°的方式进行保持，一边将上述胶带同时剥下，并对未通过上述胶带剥离的格子的区划数进行计数，求出与所有区划的比率(膜残存率)。测量进行了3次，且将3次的平均值作为各试样的膜残存率。
本实施例中，将胶带的剥離率小于0～10％的情况判断为○，将处于10％以上的情况判断为×，并将○作为合格(与硅氧化膜之间的密接性良好)。
(绝缘膜与Cu合金膜之间的界面上的浓化层的有无)
在进行上述密接性试验之前，确认了在各试样中是否形成有浓化层。详细而言，针对各试样，通过TEM图像与界面之间的EDX线分析，确认了浓化层形成于与基板之间的界面。
本实施例中，将能够确认浓化层的情况判断为○，将无法确认的情况判断为×，并将○作为合格(形成了浓化层)。
(与IGZO之间的触点电阻的测量)
对于如上述方式所得到的各试样，依次实施光刻、蚀刻而形成图10所示的电极图案之后，实施了表3所记载的各种热处理。详细而言，在CVD装置内的真空中以350℃或者250℃进行了30分钟的上述热处理。
接着，通过溅射法根据下述条件对IGZO膜(氧化物半导体)进行成膜，进行光刻和构图，形成了将80μm方的触点部分串联连接100个而成的接触链图案(参照图10)。在图10中，Cu合金以及IGZO的线宽是80μm。IGZO的溅射靶材中采用的组成是In∶Ga∶Zn＝1∶1∶1和2∶2∶1。
(氧化物半导体的成膜条件)
·环境气体＝氩
·压力＝5m Torr
·基板温度＝25℃(室温)
·膜厚＝100nm
使探针与在上述接触链图案的两端配置的焊盘接触，采用HP4156A半导体参数分析器施加电压-0.1V～+0.1V，通过双端子测量，对I-V特性进行测量，从而求出接触链电阻。
然后，算出每一个触点的触点电阻值，换算成每个单位面积后求出与IGZO之间的触点电阻率。测量仅进行了1次。根据下述基准来判断了测量次数为1次的情况下与IGZO之间的触点电阻的优良与否。本实施例中，将○或者△作为合格。
○···触点电阻率小于10-2Ωcm2
△···触点电阻率为10-2Ωcm2以上、100Ωcm2以下
×···触点电阻率超过100Ωcm2
(与ZTO之间的触点电阻的测量)
对如上述方式得到的各试样，依次实施光刻、蚀刻而形成图10所示的电极图案之后，实施了表3所记载的各种热处理。详细而言，在CVD装置内的真空中以350℃或者250℃进行了5分钟的上述热处理。
接着，通过溅射法按照下述条件对ZTO膜(氧化物半导体)进行成膜，进行光刻和构图，形成了将80μm方的触点部分串联连接100个而成的接触链图案(参照图10)。在图10中，Cu合金以及ZTO的线宽是80μm。ZTO的溅射靶材中采用的组成是Zn∶Sn＝2∶1。
(氧化物半导体的成膜条件)
·环境气体＝氩
·压力＝5m Torr
·基板温度＝25℃(室温)
·膜厚＝100nm
使探针与在上述接触链图案的两端配置的焊盘接触，采用HP4156A半导体参数分析器施加电压-0.1V～+0.1V，通过采用双端子测量，对I-V特性进行测量，从而求出接触链电阻。进而，对保护层成膜时的热处理进行模拟，采用CVD装置在真空气氛中以250℃、300℃、或者350℃进行30分钟的加热处理(参照表3)，对热处理后的接触链电阻进行了测量。
然后，算出每一个触点的的触点电阻值，换算成每个单位面积后，求出与IGZO之间的触点电阻率。按照下述基准来判断了与IGZO之间的触点电阻的优良与否。在本实施例中，将○或者△作为合格。
○···触点电阻率不足10-2Ωcm2
△···触点电阻率为10-2Ωcm2以上100Ωcm2以下
×···触点电阻率超过100Ωcm2
(与ITO之间的触点电阻)
对如上述方式成膜的Cu合金膜依次实施光刻、蚀刻而形成了图9所示的电极图案。接着，通过CVD装置形成了膜厚：300nm的氮化硅(SiNx)膜。此时的成膜温度如表3所示以250℃或者320℃进行。另外，成膜时间都是30分钟。通过此时的热历程，将合金元素作为析出物而使之析出。接着，进行光刻和采用RIE(Reactive  Ion  Etching)装置的蚀刻，在氮化硅膜上形成了接触孔。
接着，通过溅射法按照下述条件对ITO膜(透明导电膜)进行成膜，并进行光刻和构图，形成了将10μm方的触点部分串联连接50个而成的接触链图案(参照图9)。在图9中，Cu合金以及ITO的线宽是80μm。
(ITO膜的成膜条件)
·环境气体＝氩
·压力＝0.8m Torr
·基板温度＝25℃(室温)
·膜厚＝200nm
上述接触链的所有电阻(触点电阻、连接电阻)，是采用HEWLETT  PACKARD  4156A以及Agilent Technologies4156C的精密半导体参数分析器，使探针与该接触链图案的两端的焊盘部接触，并采用双端子测量，对I-V特性进行测量而求出的。然后，求出换算成一个触点后的触点电阻值，按照下述基准来判断了与ITO之间的直接接触电阻(与ITO之间的触点电阻)的优良与否。在本实施例中，将○或者△作为合格。
(判断基准)
○···触点电阻率小于10-2Ωcm2
△···触点电阻率为10-2Ωcm2以上、100Ωcm2以下
×···触点电阻率超过100Ωcm2
(与IZO之间的触点电阻)
与上述ITO同样地，对所成膜的Cu合金膜依次实施光刻、蚀刻而形成图9所示的电极图案，并且形成了氮化硅(SiNx)膜，通过此时的热历程使合金元素作为析出物而析出。接着，在氮化硅膜形成接触孔，通过溅射法按照下述条件对IZO(透明导电膜)进行成膜，进行光刻和构图以形成将10μm方的触点部分串联连接50个而成的接触链图案(参照图9)。在图9中，Cu合金以及IZO的线宽是80μm。
(IZO膜的成膜条件)
·环境气体＝氩
·压力＝0.8m Torr
·基板温度＝25℃(室温)
·膜厚＝200nm
与上述ITO膜同样地求出上述接触链的所有电阻(触点电阻、连接电阻)。然后，求出换算成一个触点后的触点电阻值，并按照下述基准来判断了与IZO之间的直接接触电阻(与IZO之间的触点电阻)的优良与否。在本实施例中，将○或者△作为合格。
(判断基准)
○···触点电阻率小于10-2Ωcm2
△···触点电阻率为10-2Ωcm2以上、100Ωcm2以下
×···触点电阻率超过100Ωcm2
这些结果集中显示在表3、表4中。
[表3]
注：余部Cu以及不可避免的杂质
[表4]
由表3、4能够考察如下。
首先，如表3所示，关于与绝缘膜之间的密接性，采用本发明中所规定的叠层的Cu合金膜的No.2～36(本实施例)，与纯Cu膜(No.1)相比，与绝缘膜之间的密接性都提高了。详细而言，可推测：在Cu合金膜的成膜后，由于通过实施250℃以上的热处理，而使合金元素在绝缘膜附近扩散，因此与绝缘膜之间的密接性提高了。这样的与绝缘膜之间的高密接性，在采用氧化硅以及氮氧化硅的某一种时都能够确认出。
进而，如表4所示，上述的本发明例中，与IGZO、ZTO、ITO、以及IZO之间的触点电阻，都能与纯Cu同样地抑制得较低。另外，虽然表中未示出，但上述本发明例的电阻率(Cu合金膜自身的布线电阻)与纯Cu是相同程度的低(大约2.1～2.5μΩ·cm程度)。
根据以上结果，如果采用本发明所规定的叠层Cu合金膜，则能够提供一种既维持Cu原本的低电阻率、和与氧化物半导体或构成像素电极的导电性氧化膜之间的低触点电阻，并且即使不像现有技术那样介入高熔点金属的隔离金属层，与绝缘膜之间的密接性也会优良的布线结构。
(实施例2-2)
本实施例中，能证明如下结果：Cu合金膜与氧化物半导体之间的触点电阻，因Cu合金成膜后的加热温度而产生变动，会在测量值中产生偏差；从而，为了再现性良好且可靠地抑制上述触点电阻，将上述加热温度控制在规定范围是有效的。
首先，采用与上述的表3的No.5、6相同组成的试样(纯Cu-10原子％Mn、本发明所规定的叠层的Cu合金膜)，除了如表5所示，将图10所示的电极构图后的热处理温度控制在各种范围内以外，还与实施例2-1同样地，对与氧化物半导体(IGZO(In∶Ga∶Zn(原子比)＝1∶1∶1和2∶2∶1)、ZTO(Zn∶Sn(原子比)＝2∶1))之间的触点电阻进行了测量。测量共计进行了5次，且算出其平均值。与氧化物半导体之间的触点电阻的优良与否，是以与实施例2-1相同的基准来评价的，将○作为合格。实施例2-1中，根据测量次数为1回的情况下的与氧化物半导体之间的触点电阻(n＝1)来判断了优良与否，相比之下，本实施例中，根据测量次数为5回的情况下的与氧化物半导体之间的触点电阻(n＝5的平均值)来判断了优良与否，严格地仅将○判断为合格，在这一点上两者不同。
这些结果表示在表5中。
[表5]
注：余部Cu以及不可避免的杂质
由表5可知，如果将Cu合金膜成膜后的加热温度控制在超过300℃的温度，则即时增加测量次数也能够可靠地实现与IGZO之间的低触点电阻，相比之下，若将加热温度设为300℃以下，则会看到触点电阻的测量值存在偏差，缺乏再现性。另外，虽然表5中没有示出，但即使将加热温度提高至通常的平板显示器的流程工序中采用的上限的450℃之程度，也能够维持与IGZO之间的低触点电阻。
在此，上述的表3的No.5(热处理温度250℃)以及No.6(热处理温350℃)是与本实施例中采用的Cu合金膜相同的组成。如表4所示，在测量次数1次的情况下与IGZO之间的触点电阻都是○，没有看到有意义的差别，相比之下，本实施例中一旦增加测量次数则能看到有意义的差别，在热处理温度250℃时为△(表5的No.2)，在热处理温350℃(表5的No.4)时为○。
根据上述结果可知，为了再现性良好且可靠地确保Cu合金膜与IGZO之间的低触点电阻，使Cu合金成膜后的加热温度大约超过300℃，且控制在450℃以下为有効。
(实施例3-1)
本实施例中，采用通过以下方法制作的试样，测量了与基板上的绝缘膜(本实施例中，模拟栅极绝缘膜，来制作硅氧化膜或者氮氧化硅膜)之间的密接性、与氧化物半导体(IGZO、ZTO)之间的触点电阻、以及与透明导电膜(ITO或者IZO)之间的触点电阻。
(试样的制作)
首先，准备玻璃基板(科宁公司制作的Eagle 2000、尺寸为直径50.8mm×厚度0.7mm)，通过等离子CVD，对硅氧化膜或者氮氧化硅膜(都是膜厚为300nm)进行成膜。在硅氧化膜的成膜中采用硅烷气体和N2O，另一方面，氮氧化硅膜的成膜中采用硅烷气体和气态氨。
接着，在上述的绝缘膜上采用DC磁控管溅射法，对表6所示的各种Cu合金膜(所有膜厚为固定300nm)进行成膜。详细而言，使用岛津制作所制作的商品名「HSM-552」作为溅射装置，通过DC磁控管溅射法[反压力：0.27×10-3Pa以下、环境气体：Ar、Ar气压：2mTorr、Ar气体流量：30sccm、溅射功率：DC260W、极距：50.4mm、基板温度：25℃(室温)]，在硅氧化膜或者氮氧化硅膜上，对各种C u合金膜进行成膜，得到布线膜的试样。
另外，关于纯Cu膜的形成，将纯Cu用于溅射靶材。并且，关于各种合金成分的Cu合金膜的形成，采用通过真空熔解法制作的溅射靶材。
关于如上述方式所成膜的Cu合金膜的组成，采用ICP发光分光分析装置(岛津制作所制作的ICP发光分光分析装置「ICP-8000型」)进行了定量分析而得以确认。
为了比较，准备了仅由纯Cu构成的试样(表6No.1)。
(与绝缘膜之间的密接性试验)
对如上述方式得到的各试样，实施了表6所记载的各种热处理。详细而言，在CVD装置内的真空中以350℃或者250℃进行了5分钟的上述热处理。
基于JIS规格的胶带剥离测试，通过采用胶带的剥离试验，对热处理后的各试样的密接性进行了评价。详细而言，在各试样的表面通过绞刀切出1mm间隔的格子状的切槽(5×5个方格的切槽)。接着，将住友3M制的黒色聚酯带(产品编号8422B)紧紧粘贴在上述表面上，一边按照上述胶带的剥离角度呈60°的方式进行保持，一边将上述胶带同时剥下，并对未通过上述胶带剥离的格子的区划数进行计数，求出与所有区划的比率(膜残存率)。测量进行了3次，且将3次的平均值作为各试样的膜残存率。
在本实施例中，将采用胶带的剥離率小于0～10％的情况判断为○，将其处于10％以上的情况判断为×，将○作为合格(与硅氧化膜之间的密接性良好)。
(绝缘膜与Cu合金膜之间的界面的浓化层的有无)
在进行上述密接性试验之前，确认了各试样中是否形成了浓化层。详细而言，针对各试样，通过TEM图像与界面的EDX线分析，确认了浓化层形成于与基板之间的界面。
本实施例中，将能够确认浓化层的情况判断为○，将无法确认的情况判断为×，将○作为合格(形成了浓化层)。
(与IGZO之间的触点电阻的测量)
对如上述方式所得到的各试样，依次实施光刻、蚀刻而形成图10所示的电极图案之后，实施了表6所记载的各种热处理。详细而言，在CVD装置内的真空中以350℃或者250℃进行了5分钟的上述热处理。
接着，通过溅射法按照下述条件对IGZO膜(氧化物半导体)进行成膜，并进行光刻和构图，形成了将80μm方的触点部分串联连接100个而成的接触链图案(参照图10)。在图10中，Cu合金以及IGZO的线宽是80μm。IGZO的溅射靶材所采用的组成是In∶Ga∶Zn＝1∶1∶1和2∶2∶1。
(氧化物半导体的成膜条件)
·环境气体＝氩
·压力＝5m Torr
·基板温度＝25℃(室温)
·膜厚＝100nm
使探针与在上述接触链图案的两端配置的焊盘接触，采用HP4156A半导体参数分析器施加电压-0.1V～+0.1V，通过采用双端子测量，对I-V特性进行测量，从而求出接触链电阻。进而，对保护层成膜时的热处理进行模拟，采用CVD装置在真空气氛中以250℃、300℃、或者350℃进行了30分钟的加热处理(参照表6)，对热处理后的接触链电阻进行了测量。
然后，算出每个触点的触点电阻值，换算成每个单位面积后求出与IGZO之间的触点电阻率。按照下述基准来判断了与IGZO之间的触点电阻的优良与否。在本实施例中，将○或者△作为合格。
○···触点电阻率小于10-2Ωcm2
△···触点电阻率为10-2Ωcm2以上、100Ωcm2以下
×···触点电阻率超过100Ωcm2
(与ZTO之间的触点电阻的测量)
对如上述方式所得到的各试样，依次实施光刻、蚀刻而形成图10所示的电极图案后，实施了表6所记载的各种热处理。详细而言，在CVD装置内的真空中以350℃或者250℃进行了5分钟的上述热处理。
接着，通过溅射法按照下述条件对ZTO膜(氧化物半导体)进行成膜，进行光刻和构图，形成了将80μm方的触点部分串联连接100个而成的接触链图案(参照图10)。在图10中，Cu合金以及ZTO的线宽是80μm。ZTO的溅射靶材所采用的组成是Zn∶Sn＝2∶1。
(氧化物半导体的成膜条件)
·环境气体＝氩
·压力＝5m Torr
·基板温度＝25℃(室温)
·膜厚＝100nm
使探针与在上述接触链图案的两端配置的焊盘接触，采用HP4156A半导体参数分析器施加电压-0.1V～+0.1V，通过采用双端子测量，对I-V特性进行测量，从而求出接触链电阻。进而，对保护层成膜时的热处理进行模拟，并采用CVD装置在真空气氛下以250℃、300℃、或者350℃进行了30分钟的加热处理(参照表6)，对热处理后的接触链电阻进行了测量。
然后，算出每个触点的触点电阻值，并换算成单位面积后求出与IGZO之间的触点电阻率。按照下述基准判断了与ZTO之间的触点电阻的优良与否。在本实施例中，将○或者△作为合格。
○···触点电阻率小于10-2Ωcm2
△···触点电阻率为10-2Ωcm2以上、100Ωcm2以下
×···触点电阻率超过100Ωcm2
(与ITO之间的触点电阻)
对上述方式所成膜的Cu合金膜，依次实施光刻、蚀刻而形成图9所示的电极图案。接着，采用CVD装置形成了膜厚：300nm的氮化硅(SiNx)膜。这时的成膜温度，如表6所示，是以250℃或者320℃进行的。另外，成膜时间都是15分钟。根据此时的热历程，使合金元素作为析出物而析出。接着，进行光刻和采用RIE(Reactive  Ion  Etching)装置的蚀刻，在SiN膜上形成接触孔。
接着，通过溅射法按照下述条件对ITO膜(透明导电膜)进行成膜，进行光刻和构图，形成了将10μm方的触点部分串联连接50个而成的接触链图案(参照图9)。在图9中，Cu合金以及ITO的线宽是80μm。
(ITO膜的成膜条件)
·环境气体＝氩
·压力＝0.8m Torr
·基板温度＝25℃(室温)
·膜厚＝200nm
上述接触链的所有电阻(触点电阻、连接电阻)，是采用HEWLETT  PACKARD  4156A以及Agilent Technologies 4156C的精密半导体参数分析器，使探针与该接触链图案的两端的焊盘部接触，并采用双端子测量，对I-V特性进行测量而求出的。然后，求出换算成一个触点后的触点电阻值，按照下述基准来判断了与ITO之间的直接接触电阻(与ITO之间的触点电阻)的优良与否。在本实施例中，将○或者△作为合格。
(判断基准)
○···触点电阻率小于10-2Ωcm2
△···触点电阻率为10-2Ωcm2以上、100Ωcm2以下
×···触点电阻率超过100Ωcm2
(与IZO之间的触点电阻)
与上述ITO同样地，对所成膜的C u合金膜依次实施光刻、蚀刻而形成图9所示的电极图案，并且形成了氮化硅(SiNx)膜，根据此时的热历程，使合金元素作为析出物而析出。接着，在氮化硅膜上形成接触孔，通过溅射法按照下述条件对IZO(透明导电膜)进行成膜，进行光刻和构图，形成了将10μm方的触点部分串联连接50个而成的接触链图案(参照图9)。在图9中，Cu合金以及IZO的线宽是80μm。
(IZO膜的成膜条件)
·环境气体＝氩
·压力＝0.8m Torr
·基板温度＝25℃(室温)
·膜厚＝200nm
与上述ITO膜同样地求出上述接触链的所有电阻(触点电阻、连接电阻)。然后，求出换算成每个触点的触点电阻值，根据下述基准来判断了与IZO之间的直接接触电阻(与IZO之间的触点电阻)的优良与否。本实施例中，将○或者△作为合格。
(判断基准)
○···触点电阻率小于10-2Ωcm2
△···触点电阻率为10-2Ωcm2以上、100Ωcm2以下
×···触点电阻率超过100Ωcm2
这些结果集中表示在表6中。
[表6]
由表6能够考察如下。
首先，关于与绝缘膜之间的密接性，虽然对采用本发明所规定的Cu-X1合金膜(No.5～18)或者Cu-X1-X2合金膜(No.19～24)的试样(本实施例)都实施了250℃以上的加热处理，但与纯Cu膜(No.1)相比，与绝缘膜之间的密接性提高了。详细而言，可推测：在Cu合金膜的成膜后，通过实施250℃以上的热处理而使合金元素在绝缘膜附近扩散，因此与绝缘膜之间的密接性提高了。这样的与绝缘膜之间的高密接性，在采用SiO2以及SiON中的任一个时都能够确认出。
其中采用Mn作为合金元素的例子，确认出在与绝缘膜之间的界面上形成了Cu-Mn反应层(未图示)，能推测该反应层与密接性提高密切相关。
进而，如表6所示，上述的本实施例的任何一个中，与IGZO、ZTO、ITO、以及IZO之间触点电阻都能与纯Cu同样地被抑制得较低。另外，虽然表中未示出，但上述本发明例的电阻率(Cu合金膜自身的布线电阻)大约在2.5～3.5μΩ·cm左右。
相比之下，Mn量少的No.2(无热处理)以及No.3(有热处理)，与纯Cu膜(No.1)同样地，与绝缘膜之间的密接性降低了。另外，关于No.4，由于未实施热处理，因此密接性降低了。
根据以上结果，如果采用本发明所规定的Cu合金膜，则能够提供一种既能维持Cu本身的低电阻率、和与氧化物半导体或构成像素电极的导电性氧化膜之间的低触点电阻，且即使不像现有技术那样使高熔点金属的隔离金属层介入，与绝缘膜之间的密接性也优良的布线结构。
(实施例4-1)
本实施例中，采用由以下方法制作的试样，对与氧化物半导体(IGZO、ZTO)、以及透明导电膜(ITO或者IZO)之间的触点电阻进行了测量。尤其，在本实施例中，证明了如下结果：Cu膜与氧化物半导体之间的触点电阻，因Cu成膜后的加热温度而产生变动，在测量值中会产生变差；从而，为了再现性良好且可靠地将上述触点电阻抑制得较低，因此将上述加热温度控制在规定范围为有効。另外，还证明了透明导电膜的触点电阻不会因Cu成膜后的加热温度导致如氧化物半导体那样产生较大变动。
(试样的制作)
首先，准备玻璃基板(科宁公司制作的Eagle 2000、尺寸为直径50.8mm×厚度0.7mm)，通过等离子CVD对硅氧化膜(膜厚为300nm)进行成膜。在硅氧化膜的成膜中采用硅烷气体和N2O。
接着，将Mo用于溅射靶材，在上述的绝缘膜上采用DC磁控管溅射法对Mo膜(膜厚20nm)进行成膜。详细而言，使用岛津制作所制作的商品名「HSM-552」作为溅射装置，通过DC磁控管溅射法[反压力：0.27×10-3Pa以下、环境气体：Ar、Ar气压：2m Torr、Ar气体流量：30sccm、溅射功率：DC260W、极距：50.4mm、基板温度：25℃(室温)]对Mo进行成膜，在其上对纯Cu膜进行成膜后得到试样。另外，关于纯Cu膜的形成，将纯Cu用于溅射靶材。
(与IGZO之间的触点电阻的测量)
对按照上述方式所得到的试样，依次实施光刻、蚀刻而形成图10所示的电极图案后，在CVD装置内的真空中实施了表7所记载的各种热处理。加热时间都是5分钟。
接着，通过溅射法按照下述条件对IGZO膜(氧化物半导体)进行成膜，进行光刻和构图，形成了将80μm方的触点部分串联连接100个而成的接触链图案(参照图10)。在图10中，Cu以及IGZO的线宽是80μm。IGZO的溅射靶材中采用的组成是In∶Ga∶Zn＝1∶1∶1和2∶2∶1。
(氧化物半导体的成膜条件)
·环境气体＝氩
·压力＝5m Torr
·基板温度＝25℃(室温)
·膜厚＝100nm
使探针与在上述接触链图案的两端配置的焊盘接触，采用HP4156A半导体参数分析器施加电压-0.1V～+0.1V，并采用双端子测量，对I-V特性进行测量，从而求出接触链电阻。
然后，计算每个触点的触点电阻值，并换算成每个单位面积后求出与IGZO之间的触点电阻率。测量进行了5次，且计算出其平均值。按照下述基准来评价了与IGZO之间的触点电阻的优良与否，将○作为合格。
○···触点电阻率小于10-2Ωcm2
△···触点电阻率为10-2Ωcm2以上、100Ωcm2以下
×···触点电阻率超过100Ωcm2
(与ZTO之间的触点电阻的测量)
对按照上述方式得到的试样，依次实施光刻、蚀刻形成图10所示的电极图案后，在CVD装置内的真空中实施了表7所记载的各种热处理。加热时间都是5分钟。
接着，通过溅射法按照下述条件对ZTO膜(氧化物半导体)进行成膜，进行光刻和构图，形成了将80μm方的触点部分串联连接100个而成的接触链图案(参照图10)。在图10中，Cu以及ZTO的线宽是80μm。ZTO的溅射靶材中采用的组成是Zn∶Sn＝2∶1。
(氧化物半导体的成膜条件)
·环境气体＝氩
·压力＝5m Torr
·基板温度＝25℃(室温)
·膜厚＝100nm
使探针与在上述接触链图案的两端配置的焊盘接触，采用HP4156A半导体参数分析器施加电压-0.1V～+0.1V，采用双端子测量，对I-V特性进行测量，从而求出接触链电阻
然后，计算出每个触点的触点电阻值，换算成每个单位面积后求出与ZTO之间的触点电阻率。测量进行了5次，且计算出其平均值。按照下述基准来评价了与ZTO之间的触点电阻的优良与否，将○作为合格。
○···触点电阻率小于10-2Ωcm2
△···触点电阻率为10-2Ωcm2以上、100Ωcm2以下
×···触点电阻率超过100Ωcm2
(与ITO之间的触点电阻)
对如上述方式成膜的纯Cu膜，依次进行光刻、蚀刻而形成图9所示的电极图案。接着，通过CVD装置形成了膜厚：300nm的氮化硅(SiNx)膜。此时的成膜温度，是在如表7所示的200～400℃下进行的。另外，成膜时间都是15分钟。接着，进行光刻和采用RIE(Reactive  Ion  Etching)装置的蚀刻，在氮化硅膜上形成接触孔。
接着，通过溅射法按照下述条件对ITO膜(透明导电膜)进行成膜，进行光刻和构图，形成了将10μm方的触点部分串联连接50个而成的接触链图案(参照图9)。在图9中，Cu合金以及ITO的线宽是80μm。
(ITO膜的成膜条件)
·环境气体＝氩
·压力＝0.8m Torr
·基板温度＝25℃(室温)
·膜厚＝200nm
上述接触链的所有电阻(触点电阻、连接电阻)，是采用HEWLETT  PACKARD  4156A以及Agilent Technologies4156C的精密半导体参数分析器，使探针与该接触链图案的两端的焊盘部接触，并采用双端子测量，对I-V特性进行测量而求出的。然后，求出换算成一个触点后的触点电阻值，按照下述基准来判断了与ITO之间的直接接触电阻(与ITO之间的触点电阻)的优良与否。在本实施例中，将○或者△作为合格。
(判断基准)
○···触点电阻率小于10-2Ωcm2
△···触点电阻率为10-2Ωcm2以上、100Ωcm2以下
×···触点电阻率超过100Ωcm2
(与IZO之间的触点电阻)
与上述ITO同样地，对所成膜的纯Cu膜依次实施光刻、蚀刻而形成图9所示的电极图案，并且形成了氮化硅(SiNx)膜。接着，在氮化硅膜上形成接触孔，通过溅射法按照下述条件对IZO(透明导电膜)进行成膜，进行光刻和构图，形成了将10μm方的触点部分串联连接50个而成的接触链图案(参照图9)。在图9中，Cu合金以及IZO的线宽是80μm。
(IZO膜的成膜条件)
·环境气体＝氩
·压力＝0.8m Torr
·基板温度＝25℃(室温)
·膜厚＝200nm
与上述ITO膜同样地求出上述接触链的所有电阻(触点电阻、连接电阻)。然后，求出换算成每个触点后的触点电阻值，按照下述基准来判断了与IZO之间的直接接触电阻(与IZO之间的触点电阻)的优良与否。在本实施例中，将○或者△作为合格。
(判断基准)
○···触点电阻率小于10-2Ωcm2
△···触点电阻率为10-2Ωcm2以上、100Ωcm2以下
×···触点电阻率超过100Ωcm2
这些结果示于表7中。
[表7]
由表7可知，如果将C u成膜后的加热温度控制在超过300℃的温度，则即使增加测量次数也能够可靠地实现与IGZO、ZTO之间的低触点电阻，相对地，若将加热温度设为300℃以下，则会看到触点电阻的测量值中存在偏差，缺乏再现性。另外，虽然表7在未示出，即使提高至通常的平板显示器的处理工序中采用的上限450℃为止，也能够维持与IGZO、ZTO之间的低触点电阻。
由上述结果可知，为了再现性良好且可靠地确保Cu膜与IGZO、ZTO之间的低触点电阻，而将Cu成膜后的加热温度设为大约超过300℃、且450℃以下为有効。
另一方面，ITO或IZO等氧化物，不依赖于Cu成膜后的加热温度，都能够维持低触点电阻。
为了参考，在图13(IGZO(In∶Ga∶Zn(原子比)＝1∶1∶1))中针对表7的No.4(热处理温度350℃)示出热处理后的TEM写真(放大倍率：150万倍)。通过EDX分析能够确认出Cu在IGZO侧扩散了20nm左右。
虽然参照特定的实施方式对本申请进行了详细说明，但对于本领域技术人员而言，显然在不脱离发明的宗旨和范围的情况下能够施加各种变更和修正。
本发明申请基于2009年7月27日申请的日本专利申请(特愿2009-174801)、2009年7月27日申请的日本专利申请(特愿2009-174802)、2009年7月27日申请的日本专利申请(特愿2009-174803)、2009年9月25日申请的日本专利申请(特愿2009-221470)、2009年9月25日申请的日本专利申请(特愿2009-221471)，在此将其内容作为参考引入本发明中。
(工业上的可利用性)
根据本发明，能够提供一种从基板侧起依次具备：主要由氧化硅或氮氧化硅等构成的绝缘膜、Cu合金膜、以及薄膜晶体管的氧化物半导体层的布线结构，该布线结构中，即使将Cu合金膜与基板以及/或者绝缘膜直接连接，彼此之间的密接性也优良，并且，能够实现Cu系材料的特征即低电阻、和与氧化物半导体层以及/或者构成像素电极的透明导电膜之间的低触点电阻。根据本发明，由于能够将Ti或Mo等高熔点金属(隔离金属层)省去，因此能够解决图3所示的现有的布线结构所存在的问题(无法决定有效沟道长等)。
另外，由于本发明的布线结构是如上述方式构成的，因此能够再现性良好且可靠地确保Cu膜与在其之上形成的氧化物半导体层之间的低触点电阻。
另外，根据本发明，能够提供一种从基板侧起依次具备Al合金膜、和与该Al合金膜连接的薄膜晶体管的氧化物半导体层的布线结构，在该布线结构中，即使将Al合金膜与氧化物半导体层直接连接也能够实现低触点电阻。根据本发明，由于能够将Ti或Mo等的高熔点金属(隔离金属层)省去，因此能够解决图5所示的布线结构所存在的問題(无法决定有效沟道长等)。

Claims (7)

1.一种布线结构，其在基板上从基板侧起依次具备布线膜、和薄膜晶体管的半导体层，该布线结构的特征在于，
上述半导体层由氧化物半导体构成，
上述布线膜是包含Ni及Co中的至少一种的Al合金膜，且与上述半导体层直接连接，
上述布线膜，在与上述半导体层直接连接的同一平面上、且与构成像素电极的透明导电膜直接连接，
上述氧化物半导体由含有从由In、Ga、Zn、Ti、以及Sn组成的群中选择的至少1种元素的氧化物构成。
2.根据权利要求1所述的布线结构，其特征在于，
上述Al合金膜含有0.10～2原子％的Ni及Co中的至少一种。
3.根据权利要求1所述的布线结构，其特征在于，
Ni及Co中的至少一种的一部分在上述Al合金膜与上述半导体层之间的界面，发生了析出以及/或者浓化。
4.根据权利要求1所述的布线结构，其特征在于，
上述Al合金膜进一步包含0.05～2原子％的Cu及Ge中的至少一种。
5.根据权利要求1所述的布线结构，其特征在于，
上述Al合金膜进一步包含0.05～1原子％的稀土类元素。
6.根据权利要求1所述的布线结构，其特征在于，
在与上述半导体层直接连接的上述Al合金膜的表面，形成有最大高度粗度Rz为5nm以上的凹凸。
7.一种显示装置，其特征在于，具备权利要求1所述的布线结构。
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