JP4170367B2 - 表示デバイス用Ａｌ合金膜、表示デバイス、及びスパッタリングターゲット - Google Patents

表示デバイス用Ａｌ合金膜、表示デバイス、及びスパッタリングターゲット Download PDF

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Description

本発明は、液晶ディスプレイ、半導体、光学部品などに使用される表示デバイス用Ａｌ合金膜、表示デバイス、および表示デバイス用のスパッタリングターゲットに関し、特に、Ａｌ合金膜を構成要素として含む新規な配線材料に関するものである。
小型の携帯電話から、３０インチを超す大型のテレビに至るまで様々な分野に用いられる液晶表示装置（液晶表示デバイス）は、画素の駆動方法によって、単純マトリクス型液晶表示装置とアクティブマトリクス型液晶表示装置とに分けられる。このうちスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと呼ぶ。）を有するアクティブマトリクス型液晶表示装置は、高精度の画質を実現でき、高速の画像などにも対応できるため、汎用されている。
図１を参照しながら、アクティブマトリクス型液晶表示装置に適用される代表的な液晶ディスプレイの構成および動作原理を説明する。ここでは、活性半導体層として水素化アモルファスシリコンを用いたＴＦＴ基板（以下、アモルファスシリコンＴＦＴ基板と呼ぶ場合がある。）の例を代表的に説明するが、これに限定されず、ポリシリコンを用いたＴＦＴ基板であっても良い。
図１に示すように、液晶ディスプレイは、ＴＦＴ基板１と、ＴＦＴ基板１に対向して配置された対向基板２と、ＴＦＴ基板１と対向基板２との間に配置され、光変調層として機能する液晶層３とを備えている。ＴＦＴ基板１は、絶縁性のガラス基板１ａ上に配置されたＴＦＴ４、透明画素電極５、走査線や信号線を含む配線部６を有している。透明画素電極５は、酸化インジウム（Ｉｎ２Ｏ３）中に酸化錫（ＳｎＯ）を１０質量％程度含む酸化インジウム・錫（ＩＴＯ）膜などの導電性酸化膜から形成されている。ＴＦＴ基板１は、ＴＡＢテープ１２を介して連結されたドライバ回路１３及び制御回路１４によって駆動される。
対向基板２は、ＴＦＴ基板１側に、絶縁性のガラス基板１ｂの全面に形成された共通電極７と、透明画素電極５に対向する位置に配置されたカラーフィルタ８と、ＴＦＴ基板１上のＴＦＴ４および配線部６に対向する位置に配置された遮光膜９とを有している。対向基板２は、液晶層３に含まれる液晶分子（不図示）を所定の向きに配向させるための配向膜１１を更に有している。
ＴＦＴ基板１および対向基板２の外側（液晶層３側とは反対側）には、それぞれ、偏光板１０が配置されている。
液晶ディスプレイは、対向電極（不図示）と透明画素電極５との間に形成される電界によって液晶層３における液晶分子の配向方向が制御され、液晶層３を通過する光が変調される。これにより、対向基板２を透過する光の透過量が制御されて画像が表示される。
次に、図２を参照しながら、液晶ディスプレイに好適に用いられる従来のアモルファスシリコンＴＦＴ基板の構成および動作原理を詳しく説明する。図２は、図１中、Ａの要部拡大図である。
図２に示すように、ガラス基板（不図示）上には、走査線（ゲート配線）２５が形成され、走査線２５の一部は、ＴＦＴのオン・オフを制御するゲート電極２６として機能する。ゲート電極２６を覆うようにしてゲート絶縁膜（シリコン窒化膜）２７が形成されている。ゲート絶縁膜２７を介して走査線２５と交差するように信号線（ソース−ドレイン配線）３４が形成され、信号線３４の一部は、ＴＦＴのソース電極２８として機能する。ゲート絶縁膜２７上に、アモルファスシリコンチャネル膜（活性半導体膜、不図示）、信号線（ソース−ドレイン配線）３４、層間絶縁シリコン窒化膜（保護膜）３０が順次形成されている。このタイプは一般にボトムゲート型とも呼ばれる。
アモルファスシリコンチャネル膜は、Ｐ（リン）がドープされていないイントリンシック層（ｉ層、ノンドーピング層とも呼ばれる。）と、Ｐがドープされたドープト層（ｎ層）とから構成されている。ゲート絶縁膜２７上の画素領域には、例えばＩｎ２Ｏ３中にＳｎＯを含むＩＴＯ膜によって形成された透明画素電極５が配置されている。ＴＦＴのドレイン電極２９は、透明画素電極５に電気的に接続されている。
走査線２５を介してゲート電極２６にゲート電圧が供給されると、ＴＦＴ４はオン状態となり、予め信号線３４に供給された駆動電圧は、ソース電極２８から、ドレイン電極２９を介して透明画素電極５へ供給される。そして、透明画素電極５に所定レベルの駆動電圧が供給されると、図１で説明したように、透明画素電極５と対向電極との間に電位差が生じる結果、液晶層３に含まれる液晶分子が配向して光変調が行われる。
ＴＦＴ基板１において、透明画素電極５に電気的に接続される信号線（画素電極用信号線）、ソース電極２８−ドレイン電極２９に電気的に接続されるソース−ドレイン配線３４、ゲート電極２６に電気的に接続される走査線２５は、電気抵抗率が低く、微細加工が容易であるなどの理由により、いずれも、純Ａｌ、又はＡｌ−ＮｄなどのＡｌ合金の薄膜（以下、背景技術の欄においてＡｌ系薄膜と呼ぶ。）から形成されており、その上およびその下には、図２に示すように、Ｍｏ，Ｃｒ，Ｔｉ，Ｗ等の高融点金属からなるバリアメタル層５１、５２、５３、５４が形成されている。
ここで、透明画素電極５に対し、バリアメタル層５４を介してＡｌ系薄膜を接続する理由は、Ａｌ系薄膜を透明画素電極５と直接接続すると接続抵抗（コンタクト抵抗）が上昇し、画面の表示品位が低下するからである。すなわち、透明画素電極に直接接続する配線を構成するＡｌは非常に酸化され易く、液晶ディスプレイの成膜過程で生じる酸素や成膜時に添加する酸素などにより、Ａｌ系薄膜と透明画素電極との界面にＡｌ酸化物の絶縁層が生成するためである。また、透明画素電極を構成するＩＴＯは導電性の金属酸化物であるが、上記のようにして生成したＡｌ酸化物層により、電気的なオーミック接続を行うことができない。
ところが、バリアメタル層を形成するためには、ゲート電極やソース電極、更にはドレイン電極の形成に必要な成膜用スパッタ装置に加えて、バリアメタル形成用の成膜チャンバーを余分に装備しなければならない。液晶ディスプレイの大量生産に伴って低コスト化が進むにつれて、バリアメタル層の形成に伴う製造コストの上昇や生産性の低下は軽視できなくなっている。
そこで、バリアメタル層の形成を省略でき、Ａｌ系薄膜を透明画素電極に直接接続することが可能な電極などの配線材料や製造方法が提案されている。
例えば、特許文献１には、透明画素電極の材料として、酸化インジウムに酸化亜鉛を１０質量％程度含む酸化インジウム亜鉛（ＩＺＯ）膜を用いた技術が開示されている。しかし、この技術によれば、現在、最も普及しているＩＴＯ膜をＩＺＯ膜に変更しなければならないため、材料コストが上昇する。
特許文献２には、ドレイン電極にプラズマ処理やイオン注入を行い、ドレイン電極の表面を改質する方法が開示されている。しかし、この方法によれば、表面処理のための工程が付加されるため、生産性が低下する。
また、特許文献３には、ゲート電極、ソース電極およびドレイン電極として、純ＡｌまたはＡｌの第１層と、純ＡｌまたはＡｌにＮ，Ｏ，Ｓｉ，Ｃ等の不純物を含む第２層とを用いる方法が開示されている。この方法によれば、ゲート電極、ソース電極、およびドレイン電極を構成する薄膜を同じ成膜チャンバーを用いて連続して形成できるという利点はあるが、上述した不純物を含む第２層を形成する工程が余分に増える。しかも、ソース−ドレイン配線に不純物を導入する過程で、不純物が混入した膜と混入していない膜との熱膨張係数の差に起因して、チャンバーの壁面からソース−ドレイン配線の堆積物がフレークとして剥がれ落ちる現象が頻発する。この現象を防ぐため、成膜工程を頻繁に停止してメンテナンスを行う必要があり、生産性が著しく低下する。
このような事情に鑑み、本出願人は、バリアメタル層の省略を可能にすると共に、工程数を増やすことなく簡略化し、Ａｌ合金膜を透明画素電極に対して直接かつ確実に接続し得る方法を開示している（特許文献４）。特許文献４では、合金成分として、Ａｕ、Ａｇ、Ｚｎ、Ｃｕ、Ｎｉ、Ｓｒ、Ｇｅ、Ｓｍ、およびＢｉよりなる群から選ばれる少なくとも一種を０．１〜６原子％含むＡｌ合金を使用しており、これら合金成分の少なくとも一部を当該Ａｌ合金膜と透明画素電極との界面で析出物または濃化層として存在させることによって上記課題を解決している。
特許文献４において、例えばＡｌ−Ｎｉ系合金の場合、２５０℃で３０分熱処理した後の電気抵抗率は、Ａｌ−２原子％Ｎｉで３．８μΩ・ｃｍ、Ａｌ−４原子％Ｎｉで５．８μΩ・ｃｍ、Ａｌ−６原子％Ｎｉで６．５μΩ・ｃｍと、低い。このように電気抵抗率が低く抑えられたＡｌ合金膜を用いれば、表示デバイスの消費電力を少なくできるため、非常に有用である。また、電極部分の電気抵抗率が下がると、電気抵抗と電気容量の積によって決まる時定数も小さくなるので、表示パネルを大型化する場合でも高度の表示品位を保つことが可能となる。しかしながら、上記Ａｌ−Ｎｉ系合金の耐熱温度は、いずれも、おおむね、１５０〜２００℃と低い。
そこで、特許文献５には、薄膜トランジスタと透明画素電極を有し、Ａｌ合金膜と導電性酸化膜が、高融点金属を介さずに直接接続し、その直接接続界面にＡｌ合金成分の一部または全部が析出もしくは濃化して存在する薄膜トランジスタ基板が開示されている。Ａｌ合金膜は、合金成分として、グループαに属する元素を０．１原子％以上６原子％以下、およびグループＸに属する元素を０．１原子％以上２．０原子％以下の範囲で含有するＡｌ−α−Ｘ合金からなり、グループαは、Ｎｉ，Ａｇ，Ｚｎ，Ｃｕ，およびＧｅよりなる群から選択される少なくとも一種の元素であり、グループＸは、Ｍｇ，Ｃｒ，Ｍｎ，Ｒｕ，Ｒｈ，Ｐｄ，Ｉｒ，Ｐｔ，Ｌａ，Ｃｅ，Ｐｒ，Ｇｄ，Ｔｂ，Ｓｍ，Ｅｕ，Ｈｏ，Ｅｒ，Ｔｍ，Ｙｂ，Ｌｕ，およびＤｙよりなる群から選択される少なくとも一種の元素である薄膜トランジスタ基板である。
この薄膜トランジスタ基板を用いると、バリアメタル層の省略が可能になると共に、工程数を増やすことなく、Ａｌ合金膜を導電性酸化膜からなる画素電極に対し直接的且つ確実に接続することができるとされている。また、Ａｌ合金膜に対し、例えば、約１００℃以上３００℃以下の低い熱処理温度を適用した場合でも、画素電極間の電気抵抗率の低減と優れた耐熱性とを達成できるとされている。具体的には、例えば２５０℃×３０分といった低温の熱処理を採用した場合でも、ヒロックなどの欠陥を生じることなく、当該Ａｌ系合金薄膜の電気抵抗率で７μΩ・ｃｍ以下を達成することができると記載されている。
また、特許文献６には、添加元素としてＧｅを０．２〜１．５原子％含有し、更にＮｉを０．２〜２．５原子％含有し、残部がＡｌからなる配線膜用Ａｌ合金膜が記載されているが、特許文献６の表１によると、低い電気抵抗率と良好な表面状態の両方を満足することは難しい。
一方、近年では、液晶ディスプレイの高画質化、高精細化とともに、Ａｌ合金膜電極用配線の微細化（線幅の微細化）が進められており、これに伴い、配線形成の方法は、従来汎用されてきたウェットエッチング法（薬液によるエッチングによって配線パターニングを行う方法）から、ドライエッチング法（反応性プラズマによるエッチングによって配線パターニングを行う方法）へと移行しつつある。ウェットエッチング法では、薬液がパターニングのマスクであるレジストの下側に回り込んで配線側壁をエッチングする「サイドエッチング」と呼ばれる現象が発生するので、配線寸法・形状の精密な制御が難しい。これに対し、ドライエッチング法では、精密なエッチングを行うことができるので、配線の微細加工に優れている。ドライエッチングによれば、線幅が２μｍ以下の微細配線を形成することができる。また、ＴＦＴ作製における全てのエッチング工程をドライエッチングすることができれば、生産性の向上も期待される。
そこで、本出願人は、ドライエッチング処理に好適な電極用膜／配線用膜として、特許文献７に、ＡｌにＮｄを０．１原子％超〜１．０原子％含有するＡｌ−Ｎｄ系合金薄膜を開示している。ただし、このＡｌ合金薄膜は、透明画素電極に対して直接接続し得るものではない。
特開平１１−３３７９７６号公報 特開平１１−２８３９３４号公報 特開平１１−２８４１９５号公報 特開２００４−２１４６０６号公報 特開２００６−２６１６３６号公報 特開２００５−１７１３７８号公報 特開２００４−５５８４２号公報
近年、歩留りの改善および生産性向上の観点から、表示デバイスを製造する際のプロセス温度がますます低温化する傾向にある。例えば、アモルファスシリコンＴＦＴのソース−ドレイン電極材料には、低い電気抵抗率と高い耐熱性とが求められており、その要求スペックは、これまでは、電気抵抗率で７μΩ・ｃｍ程度以下、耐熱温度で２５０℃程度とされている。この耐熱温度は、ソース−ドレイン電極に対し製造工程で加わる最高温度によって決まり、この最高温度は、電極上に保護膜として形成する絶縁膜の形成温度とされている。最近では、成膜技術の向上によって低温でも所望の絶縁膜を得ることが可能となり、特にソース−ドレイン電極上の保護膜では、２２０℃程度での成膜も可能になってきている。
そのため、ドレイン電極と透明画素電極とを直接接続し得る配線材料であることに加えて、耐熱温度は２２０℃レベルで、且つ、電気抵抗率は４．５μΩ・ｃｍ程度以下と、電気抵抗率の充分に低く、好ましくは、ドライエッチング性にも優れたものが求められている。
しかしながら、このような低い電気抵抗率と高い耐熱性とを兼ね備えており、好ましくはドライエッチング性にも優れた、透明画素電極と直接接続し得るＡｌ系の配線材料は開示されていない。
例えば、前述した特許文献４に開示されたＡｌ合金膜は、低い電気抵抗率を備えているが、耐熱温度は低い。
また、前述した特許文献５に開示されたＡｌ合金膜でも、２５０℃での加熱で７μΩ・ｃｍ程度と十分とは言えない。
このように従来のＡｌ−Ｎｄ合金などのＡｌ合金膜では、プロセス温度が低くなると、以下に示すように、金属間化合物の析出および結晶成長が十分進まないため、低い電気抵抗率が得られず、Ｎｄの添加量を減らすとプロセス温度が低くなっても低い電気抵抗率は得られるが、析出物が少なく、結晶成長が進み、ヒロックが発生しやすく、耐熱温度が下がると考えられる。
以下、この点について、詳しく説明する。
Ａｌ合金膜は、一般に、スパッタリング法によって形成されるが、この方法によれば、Ａｌ中に固溶限を超えて添加された合金成分は強制固溶状態で存在する。固溶状態の合金元素を含むＡｌ合金の電気抵抗率は、一般に純Ａｌよりも高い。これに対し、固溶限を超えて合金元素を含むＡｌ合金膜は、加熱すると合金成分が金属間化合物として粒界に析出し、更に加熱するとＡｌの再結晶が進み、Ａｌの結晶成長が起こる。このときの金属間化合物の析出温度および結晶成長の温度は、合金元素によって異なるが、いずれにしても、合金成分（金属間化合物）の析出と結晶成長とによって、当該Ａｌ合金膜の電気抵抗率は低下するようになる。
加熱によって結晶成長が進むと膜内部の圧縮応力は大きくなるが、更に加熱して結晶成長が進むと、ついには耐え切れなくなり、応力緩和のため、Ａｌが膜表面に拡散してヒロック（コブ状の突起物）が生じる。合金化は、粒界に析出した金属間化合物によってＡｌの拡散を抑えてヒロックの発生を防止し、耐熱性を高めるという作用を有している。従来は、こうした現象を利用して合金成分の析出と結晶成長の進行を図り、Ａｌ合金膜の電気抵抗率の低減と高耐熱性との両立を図ってきた。
ところが、上記の様にプロセス温度が低くなると、従来の合金成分では、金属間化合物の析出が十分に起こらず、その結果、結晶成長も進まなくなり、電気抵抗率が低減し難くなると考えられる。
上記では、液晶表示装置を代表的に取上げて説明したが、前述した課題は液晶表示装置に限定されず、アモルファスシリコンＴＦＴ基板に共通して見られる。また、上記課題は、ＴＦＴの半導体層として、アモルファスシリコンのほか、多結晶シリコンを用いた場合にも見られる。
一方、前述したように、Ａｌ合金膜は、上記特性のほか、ドライエッチング性に優れていることも要求されているが、これらの特性をすべて兼ね備えたＡｌ合金薄膜は、未だ提供されていない。
本発明はこの様な事情に着目してなされたものであって、その目的は、バリアメタル層の省略を可能にすると共に、工程数を増やすことなく簡略化し、Ａｌ合金膜を導電性酸化膜からなる透明画素電極に対し直接且つ確実に接続することだけでなく、Ａｌ合金膜に対し、より低い熱処理温度をより短時間で適用した場合でも、透明画素電極間の電気抵抗率の低減と優れた耐熱性とを達成することができ、好ましくは、ドライエッチング性にも優れている技術を提供することにある。具体的には、電気抵抗率と耐熱性の目安として、例えば２２０℃×２０分といった、より短時間でかつより低温の熱処理を採用した場合でも、ヒロックなどの欠陥を生じることなく、当該Ａｌ系合金薄膜の電気抵抗率を一層低くすることができ、処理温度の低温化に適合し得るＴＦＴ基板および表示デバイスを提供すること、および当該表示デバイスの製造に有用なＡｌ系合金薄膜形成用のスパッタリングターゲットを提供することにある。
上記課題を解決することのできた本発明の表示デバイス用Ａｌ合金膜は、基板上にて、導電性酸化膜に直接接続する表示デバイス用Ａｌ合金膜であって、該Ａｌ合金膜は、Ｇｅを０．０５〜０．５原子％含有し、Ｇｄおよび／またはＬａを合計で０．０５〜０．４５原子％含有するものである。Ｇｄ、Ｌａは、それぞれ単独で０．０５〜０．４５原子％含有しても良く、合計で０．０５〜０．４５原子％含有しても良い。
上記課題を解決することのできた本発明の他の表示デバイス用Ａｌ合金膜は、基板上にて、非晶質Ｓｉ層または多結晶Ｓｉ層に直接接続する表示デバイス用Ａｌ合金膜であって、該Ａｌ合金膜は、Ｇｅを０．０５〜０．５原子％含有し、Ｇｄおよび／またはＬａを合計で０．０５〜０．４５原子％含有するものである。Ｇｄ、Ｌａは、それぞれ単独で０．０５〜０．４５原子％含有しても良く、合計で０．０５〜０．４５原子％含有しても良い。
ここで、Ｇｄおよび／またはＬａを合計で０．０５〜０．３５原子％含有する表示デバイス用Ａｌ合金膜とすれば、ドライエッチング特性もさらに高められるようになる。
上記表示デバイス用Ａｌ合金膜は、更にＮｉを０．０５〜０．３５原子％含有し、かつ、ＧｅとＮｉの含有量の合計が０．４５原子％以下となるように調整されることが推奨される。
上記課題を解決することのできた本発明の表示デバイスは、上記したＡｌ合金膜と、薄膜トランジスタとを有するものである。
上記課題を解決することのできた本発明の他の表示デバイスは、上記したＡｌ合金膜が、薄膜トランジスタのゲート電極および走査線に用いられ、導電性酸化膜に直接接続されたものである。
上記課題を解決することのできた本発明の他の表示デバイスは、上記したＡｌ合金膜が、薄膜トランジスタのソース電極および／またはドレイン電極および信号線に用いられ、導電性酸化膜および／または非晶質Ｓｉ層もしくは多結晶Ｓｉ層に直接接続されたものである。
前記薄膜トランジスタのソース電極および／またはドレイン電極および信号線が、前記薄膜トランジスタのゲート電極および走査線と同一の材料で形成される構成が推奨される。
前記導電性酸化膜は、酸化インジウム、酸化亜鉛、酸化スズ、酸化チタンの少なくとも一種を含む複合酸化物で形成されることが好ましい。
表示デバイスに用いられるＡｌ合金膜の電気抵抗率が４．５μΩ・ｃｍ以下であることが好ましい。
上記課題を解決することのできた本発明のスパッタリングターゲットは、Ｇｅを０．０５〜０．５原子％含有し、Ｇｄおよび／またはＬａを合計で０．０５〜０．４５原子％含有するものである。Ｇｄ、Ｌａは、それぞれ単独で０．０５〜０．４５原子％含有しても良く、合計で０．０５〜０．４５原子％含有しても良い。
上記スパッタリングターゲットは、更にＮｉを０．０５〜０．３５原子％含有し、かつ、ＧｅとＮｉの含有量が合計で０．４５原子％以下となるように調整されることが推奨される。
本発明によれば、バリアメタル層を介在させずに、Ａｌ合金膜を導電性酸化膜からなる透明画素電極と直接接続することができ、且つ、約２２０℃といった比較的低い熱処理温度を適用した場合でも十分に低い電気抵抗率と優れた耐熱性とが確保された表示デバイス用Ａｌ合金膜や、これを用いた表示デバイスを提供することができる。上記の熱処理温度とは、例えばＴＦＴ（薄膜トランジスタ）アレイの製造工程で最も高温となる熱処理温度を指し、一般的な表示デバイスの製造工程においては、各種薄膜形成のためのＣＶＤ成膜時の基板の加熱温度や、保護膜を熱硬化させる際の熱処理炉の温度などを意味する。
例えば、本発明に用いられるＡｌ合金膜をソース−ドレイン電極の配線材料に適用すれば、図２に示すバリアメタル層５４を省略することができる。また、本発明に用いられるＡｌ合金膜をゲート電極ならびにその配線材料に適用すれば、図２に示すバリアメタル層５１、５２を省略することができる。
更に、Ｇｄおよび／またはＬａの含有量を制御することにより、上記特性に加えて、ドライエッチング性も更に高められるようになる。
本発明の表示デバイス用Ａｌ合金膜を用いれば、生産性に優れ、安価で且つ高性能の表示デバイスが得られる。
本発明者は、導電性酸化膜からなる透明画素電極や、薄膜トランジスタのソース、ドレイン、ゲートといった各電極と直接接続することができ、しかも、約２２０℃といった比較的低い熱処理温度を施した場合でも十分に低い電気抵抗率と優れた耐熱性とを兼ね備えており、好ましくは、ドライエッチング性にも優れた新規な配線材料を提供するため、鋭意検討してきた。特に、本発明者は、前述した特許文献５に記載された熱処理条件よりも一層低温、短時間の条件であっても、Ａｌ系合金薄膜における電気抵抗率をより一層低減させると共に、耐熱性をより一層改善するという観点に基づき、検討を重ねてきた。その結果、特許文献５に記載されたグループαに属する合金成分の中でも特にＧｅを特定の範囲で含有し、かつ、第３成分としてＧｄおよび／またはＬａを所定量用いれば、所期の目的を達成できることを見出し、本発明を完成した。
本発明によれば、Ａｌ合金膜中に合金成分としてＧｅを所定量含有しているため、Ａｌ合金膜を形成した後のプロセスにおける熱処理が比較的低温でかつ短時間であっても、Ａｌ合金膜と透明画素電極や、薄膜トランジスタのソース・ドレイン・ゲートといった各電極との間のコンタクト抵抗を低く抑えることができる。また、後述するように、Ｇｅを添加したＡｌ合金膜は、特許文献５に記載されたグループαに含まれる、Ｎｉ，Ａｇ，Ｚｎ，Ｃｕを添加したＡｌ合金膜に比べてコンタクト抵抗のばらつきが少ない。
更に、本発明によれば、Ａｌ合金膜中に耐熱性向上元素として、Ｇｄおよび／またはＬａを所定量含有しているため、２２０℃〜３００℃の加熱処理によってもヒロック等を生じることのない優れた耐熱性を確保できる。また、Ｇｄおよび／またはＬａの含有量や、Ｎｉの含有量を適切に制御すれば、ドライエッチング性も高められるようになる。
従って、本発明によれば、充分に低い電気抵抗率と十分に高い耐熱性とを兼ね備えており、好ましくは、ドライエッチング性にも優れた、透明画素電極と直接接続し得る配線材料を提供することができる。
本明細書における「ドライエッチング」とは、エッチング対象物（層間絶縁膜）の除去を意味するほか、コンタクトホールがＡｌ合金膜に達した後でも、Ａｌ合金膜の表面清浄化の目的で、Ａｌ合金膜の表面をエッチングガスに曝すことも意味している。
本明細書において、「ドライエッチング性に優れている」とは、（ア）エッチング後の残渣の発生量が少なく、且つ、（イ）エッチングレート比が高いことを意味している。具体的には、後記する実施例に記載の方法によって上記（ア）および（イ）の特性を評価したとき、（ア）エッチング後の残渣が発生せず、（イ）エッチングレート比が０．３以上を満足するものを、「ドライエッチング性に優れる」と呼ぶ。これらの特性を満足するものは、ドライエッチング性に優れているため、配線寸法・形状の緻密な制御を精度良く行うことができる。
ここで、「エッチングレート比」は、プラズマ照射によるＡｌ合金薄膜のエッチングされ易さの指標である。本明細書において、エッチングレート比は、エッチングレートが良好な純Ａｌのエッチングレートを基準にしたときのＡｌ合金膜のエッチングレートの比（すなわち、Ａｌ合金膜のエッチングレートをＮ１、純ＡｌのエッチングレートをＮ２としたとき、Ｎ１／Ｎ２の比）で表される。エッチングレート比が高いほど、ドライエッチング処理時間が短縮され、生産性が高められる。
まず、本発明のＡｌ合金膜中に用いられるＧｅの作用について説明する。
Ｇｅは、特に、Ａｌ合金膜と透明画素電極とのコンタクト抵抗を低減するのに有用である。具体的には、Ｇｅを、０．０５〜０．５原子％の範囲で添加する。Ｇｅの含有量を０．０５原子％以上としたのは、コンタクト抵抗低減効果を発揮するためである。好ましくは０．０７原子％以上、より好ましくは０．１原子％以上である。一方、Ｇｅの含有量を０．５原子％以下としたのは、Ａｌ合金膜の電気抵抗率が高くなり過ぎないようにするためである。好ましくは０．４原子％以下、より好ましくは０．３原子％以下である。
ここで、ＧｅがＡｌ合金膜の電気抵抗に及ぼす影響についてもう少し詳しく述べる。
Ａｌ合金膜にＧｅを添加すると、比較的低い熱処理温度で、Ａｌ合金膜と透明画素電極との接続界面に、Ｇｅを含む析出物（Ｇｅ含有析出物）もしくは濃化層（Ｇｅ含有濃化層）が形成されるため、後記する実施例に示すように、２２０℃で１０分間熱処理したときの電気抵抗率を、おおむね、４．５Ω・ｃｍ以下に低減することができる。
また、後記する実施例に示すように、Ｇｅが上記範囲内であれば、ドライエッチング性も良好である。
ここで、「Ｇｅ含有析出物」とは、Ｇｅが析出した析出物を意味し、例えば、Ａｌ−Ｇｅ−Ｇｄ合金もしくはＡｌ−Ｇｅ−Ｌａ合金もしくはＡｌ−Ｇｅ−Ｇｄ−Ｌａ合金に含まれるＧｅ単体、またはＡｌとＧｅとＧｄとの金属間化合物もしくはＡｌとＧｅとＬａとの金属間化合物、もしくはＡｌとＧｅとＧｄとＬａとの金属間化合物が挙げられる。
また、「Ｇｅ含有濃化層」とは、当該Ｇｅ濃化層中のＧｅの平均濃度が、Ａｌ−Ｇｅ−Ｇｄ合金中またはＡｌ−Ｇｅ−Ｌａ合金中もしくはＡｌ−Ｇｅ−Ｇｄ−Ｌａ合金中のＧｅの平均濃度の２倍以上（より好ましくは２．５倍以上）であるものを意味する。
なお、Ｇｅを含有するＡｌ合金膜では、熱処理などによってＡｌ合金膜中のＧｅの固溶限（０．１原子％）を超えるＧｅがＡｌ合金膜の粒界に析出し、その一部がＡｌ合金膜の表面に拡散・濃縮してＧｅ濃化層が形成されることがある。このようなＧｅ濃化層も、上記「Ｇｅ含有濃化層」のなかに含まれる。また、例えば、コンタクトホールのエッチングを行う際、Ｇｅのハロゲン化合物はＡｌよりも蒸気圧が低いため揮発し難く、Ａｌ合金膜の表面に残留した状態となり、当該合金膜表層部のＧｅの濃度はＡｌ系合金バルク材のＧｅの濃度よりも高濃度状態となる。このような態様も、上記「Ｇｅ含有濃化層」のなかに含まれる。なお、エッチング条件を適切に制御することにより、Ａｌ系合金薄膜表層部のＧｅの濃度やＧｅ含有濃化層の厚さは変化する。このとき、第三成分として用いるＧｄ、或いは、Ｌａによっては、その一部が表層側に濃化されることがあるが、その様な態様も、上記の「Ｇｅ含有濃化層」のなかに含まれる。
上記のＧｅ含有濃化層の厚さは、０．５ｎｍ以上、１０ｎｍ以下であることが好ましく、１．０ｎｍ以上、５ｎｍ以下であることがより好ましい。
なお、以下に示すように、２２０℃で１０分熱処理した後のＡｌ−Ｇｅ合金の２元系合金の電気抵抗率は非常に低く、当該Ａｌ−Ｇｅ合金中に第３成分を更に添加すると、電気抵抗率は、上昇する傾向にある。従って、電気抵抗率の低減のみを目的とする場合は、Ａｌ−Ｇｅ合金の２元系合金を利用すればよいが、前述したとおり、耐熱性は、約１５０℃程度と低くなる。従って、本発明のように低い電気抵抗率と高い耐熱性とを兼ね備えた配線材料の提供を目的とする場合は、Ａｌ−Ｇｅ合金の２元系合金では不十分であり、以下に説明するように、Ａｌ−Ｇｅ−Ｇｄ合金またはＡｌ−Ｇｅ−Ｌａ合金の３元系合金、若しくはＡｌ−Ｇｅ−Ｇｄ−Ｌａ合金の４元系合金を用いることにした。
Ａｌ−Ｇｅ−Ｇｄ合金またはＡｌ−Ｇｅ−Ｌａ合金の３元系合金もしくはＡｌ−Ｇｅ−Ｇｄ−Ｌａ合金の４元系合金を用いることによってＡｌ合金膜の耐熱性が著しく高められ、Ａｌ合金膜の表面にヒロックが形成されるのを有効に防止できる。耐熱性の効果を実効的に得るためには、Ｇｄ、Ｌａの含有量は、０．０５原子％以上必要である。好ましくは、０．１原子％以上である。一方、Ｇｄ、Ｌａの含有量を多くしすぎると、Ａｌ合金膜の電気抵抗率が上がってしまうため、含有量の上限は、０．４５原子％であり、より好ましくは０．４原子％、更に好ましくは０．３原子％である。これらの元素は、単独で添加しても良く、２種以上を併用してもよい。２種以上の元素を添加するときは、各元素の合計の含有量が上記範囲を満足すればよい。
なお、ドライエッチング性の向上を考慮すると、Ｇｄおよび／またはＬａの含有量の上限を０．３５原子％とすることが好ましい。後記する実施例に示すように、０．３５原子％を超えると、エッチングレート比が低下するほか、ドライエッチング後に残渣が発生する恐れがあるからである。ドライエッチング性のみを考慮した場合には、Ｇｄおよび／またはＬａの含有量の上限は少ない方が良い。Ａｌ合金膜の電気抵抗率の低減、耐熱性向上、ドライエッチング性向上をすべて実現させたい場合は、Ｇｄおよび／またはＬａの含有量を、おおむね、０．１原子％以上０．３０原子％以下とすることがより好ましい。
さらに、Ａｌ−Ｇｅ−Ｇｄ合金またはＡｌ−Ｇｅ−Ｌａ合金の３元系合金もしくはＡｌ−Ｇｅ−Ｇｄ−Ｌａ合金の４元系合金に、Ｎｉを添加すると、Ａｌ合金膜と透明画素電極、又はＡｌ合金膜とソース・ドレイン・ゲートの各電極とのコンタクト抵抗を低減することができる。このような効果を発揮するためには、Ｎｉを０．０５原子％以上含有させることが好ましい。より好ましくは、０．０７原子％以上、さらに好ましくは、０．１原子％以上である。一方、Ｎｉの含有量が多くなりすぎると、Ａｌ合金膜の電気抵抗率が増加してしまうため、Ｎｉ含有量の上限は、好ましくは０．３５原子％、より好ましくは、０．３原子％、更に好ましくは、０．２５原子％、更により好ましくは、０．２０原子％である。
また、Ｎｉ量が上記範囲内であれば、エッチング後の残渣が発生せず、高いエッチングレート比が得られるため、優れたドライエッチング性が発揮される（後記する実施例を参照）。
また、Ａｌ−Ｇｅ−Ｇｄ合金若しくはＡｌ−Ｇｅ−Ｌａ合金の３元系合金、またはＡｌ−Ｇｅ−Ｇｄ−Ｌａ合金の４元系合金のそれぞれがＮｉを含む場合、ＧｅとＮｉの含有量は合計で０．１〜０．４５原子％の範囲内であることが好ましい。ＧｅとＮｉの合計量が０．１原子％を下回る場合、Ａｌ合金膜と透明画素電極との間の接触電気抵抗を低く抑えることができず、前述したＧｅおよびＮｉの作用が有効に発揮されない。一方、Ｇｅ、Ｎｉの単独の含有量が前述した範囲を満足していても、ＧｅとＮｉの合計量が０．６原子％を超えると、エッチングレート比が低下するようになる（後記する実施例を参照）。ＧｅとＮｉの合計量の上限は０．３５原子％であることがより好ましく、０．３０原子％以下であることが更に好ましい。
以下、図面を参照しながら、本発明に係るＴＦＴ基板の好ましい実施形態を説明する。以下では、アモルファスシリコンＴＦＴ基板またはポリシリコンＴＦＴ基板を備えた液晶表示装置を代表的に挙げて説明するが、本発明はこれに限定されず、前・後記の趣旨に適合し得る範囲で適当に変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。本発明に用いられるＡｌ系合金膜は、例えば、反射型液晶表示装置等の反射電極、外部への信号入出力のために使用されるＴＡＢ（タブ）接続電極にも同様に適用できることを実験により確認している。
（実施形態１）
図３を参照しながら、アモルファスシリコンＴＦＴ基板の実施形態を詳細に説明する。
図３は、本発明に係るボトムゲート型のＴＦＴ基板の好ましい実施形態を説明する概略断面説明図である。図３には、従来のＴＦＴ基板を示す前述した図２と同じ参照番号を付している。
図２と図３とを対比すると明らかなように、従来のＴＦＴ基板では、図２に示すように、走査線２５の上、ゲート電極２６の上、ソースードレイン配線３４の上または下に、それぞれ、バリアメタル層５１、５２、５４、５３が形成されているのに対し、本実施形態のＴＦＴ基板では、バリアメタル層５１、５２、５４を省略することができる。すなわち、本実施形態によれば、従来のようにバリアメタル層を介在させることなく、ＴＦＴのソース−ドレイン電極２９に用いられる配線材料を透明画素電極５と直接接続することができ、これによっても、従来のＴＦＴ基板と同程度以上の良好なＴＦＴ特性を実現できる（後記する実施例を参照）。
なお、本発明に用いられる配線材料は、本実施形態のように、ソース−ドレイン電極およびゲート電極の配線材料に適用される。例えば、本発明の配線材料をゲート電極の配線材料に適用すれば、バリアメタル層５１、５２を省略することができる。これらの実施形態においても、従来のＴＦＴ基板と同程度以上の良好なＴＦＴ特性を実現できることを確認している。
次に、図４から図１１を参照しながら、図３に示す本発明に係るアモルファスシリコンＴＦＴ基板の製造方法の一例を説明する。ここでは、ソース−ドレイン電極およびその配線に用いられる材料として、Ａｌ−０．２原子％Ｇｅ−０．２原子％Ｇｄ合金を使用している。また、ゲート電極およびその配線に用いられる材料として、Ａｌ−０．２原子％Ｇｅ−０．３５原子％Ｇｄ合金を使用している。薄膜トランジスタは、水素化アモルファスシリコンを半導体層として用いたアモルファスシリコンＴＦＴである。図４から図１１には、図３と同じ参照符号を付している。
まず、ガラス基板（透明基板）１ａに、スパッタリング法を用いて、厚さ２００ｎｍ程度のＡｌ−０．２原子％Ｇｅ−０．３５原子％Ｇｄ合金を成膜する。スパッタリングの成膜温度は、１５０℃とした。この膜をパターニングすることにより、ゲート電極２６および走査線２５を形成する（図４を参照）。このとき、後記する図５において、ゲート絶縁膜２７のカバレッジが良くなる様に、上記積層薄膜の周縁を約３０°〜４０°のテーパー状にエッチングしておくのがよい。
次いで、図５に示すように、例えばプラズマＣＶＤ法などの方法を用いて、厚さ約３００ｎｍ程度の酸化シリコン膜（ＳｉＯｘ）でゲート絶縁膜２７を形成する。プラズマＣＶＤ法の成膜温度は、約３５０℃とした。続いて、例えばプラズマＣＶＤ法などの方法を用いて、ゲート絶縁膜２７の上に、厚さ５０ｎｍ程度の水素化アモルファスシリコン膜（ａ−Ｓｉ−Ｈ）５５および厚さ３００ｎｍ程度の窒化シリコン膜（ＳｉＮｘ）を成膜する。
続いて、ゲート電極２６をマスクとする裏面露光により、図６に示すように窒化シリコン膜（ＳｉＮｘ）をパターニングし、チャネル保護膜を形成する。更にその上に、リンをドーピングした厚さ５０ｎｍ程度のｎ＋型水素化アモルファスシリコン膜（ｎ＋ａ−Ｓｉ−Ｈ）５６を成膜した後、図７に示すように、水素化アモルファスシリコン膜（ａ−Ｓｉ−Ｈ）５５およびｎ＋型水素化アモルファスシリコン膜（ｎ＋ａ−Ｓｉ−Ｈ）５６をパターニングする。
次に、その上に、スパッタリング法を用いて、厚さ５０ｎｍ程度のＭｏ膜５３と厚さ３００ｎｍ程度のＡｌ−０．２原子％Ｇｅ−０．２原子％Ｇｄ合金膜２８，２９と厚さ５０ｎｍ程度のＭｏ膜（不図示）とを順次積層する。スパッタリングの成膜温度は、１５０℃とした。次いで、図８に示す様にパターニングすることにより、信号線と一体のソース電極２８と、画素電極５に直接接続されるドレイン電極２９とが形成される。更に、ソース電極２８およびドレイン電極２９をマスクとして、チャネル保護膜（ＳｉＮｘ）上のｎ＋型水素化アモルファスシリコン膜（ｎ＋ａ−Ｓｉ−Ｈ）５６をドライエッチングして除去する。
次に、図９に示すように、例えばプラズマＣＶＤ装置などを用いて、厚さ３００ｎｍ程度の窒化シリコン膜３０を成膜し、保護膜を形成する。このときの成膜温度は、例えば２２０℃程度で行なわれる。次いで、窒化シリコン膜３０上にフォトレジスト層３１を形成した後、窒化シリコン膜３０をパターニングし、例えばドライエッチング等によって窒化シリコン膜３０にコンタクトホール３２を形成する。同時に、パネル端部のゲート電極上のＴＡＢとの接続に当たる部分にコンタクトホール（不図示）を形成する。
次に、例えば酸素プラズマによるアッシング工程を経た後、図１０に示すように、例えばアミン系等の剥離液を用いてフォトレジスト層３１を剥離する。最後に、例えば保管時間（８時間程度）の範囲内で、図１１に示すように、例えば厚さ４０ｎｍ程度のＩＴＯ膜を成膜し、ウェットエッチングによるパターニングを行うことによって透明画素電極５を形成する。同時に、パネル端部のゲート電極のＴＡＢとの接続部分に、ＴＡＢとのボンディングのためＩＴＯ膜をパターニングすると、ＴＦＴアレイ基板１が完成する。
このようにして作製されたＴＦＴ基板は、ドレイン電極２９と透明画素電極５とが直接コンタクトされており、またゲート電極２６とＴＡＢ接続用のＩＴＯ膜も直接コンタクトされている。
上記では、透明画素電極５として、ＩＴＯ（酸化インジウムスズ）膜を用いたが、酸化インジウム、酸化亜鉛、酸化スズ、酸化チタンの少なくとも一種を含む複合酸化物を用いても良い。例えば、ＩＺＯ膜（ＩｎＯｘ−ＺｎＯｘ系導電性酸化膜）を用いることもできる。また、活性半導体層として、アモルファスシリコンの代わりにポリシリコンを用いてもよい（後記する実施形態２を参照）。
このようにして得られるＴＦＴ基板を使用し、例えば、以下に記載の方法によって、前述した図１に示す液晶表示装置を完成させる。
まず、上記のようにして作製したＴＦＴ基板１の表面に、例えばポリイミドを塗布し、乾燥してからラビング処理を行って配向膜を形成する。
一方、対向基板２は、ガラス基板上に、例えばクロム（Ｃｒ）をマトリックス状にパターニングすることによって遮光膜９を形成する。次に、遮光膜９の間隙に、樹脂製の赤、緑、青のカラーフィルタ８を形成する。遮光膜９とカラーフィルタ８上に、ＩＴＯ膜のような透明導電性膜を共通電極７として配置することによって対向電極を形成する。そして、対向電極の最上層に例えばポリイミドを塗布し、乾燥した後、ラビング処理を行って配向膜１１を形成する。
次いで、ＴＦＴ基板１と対向基板２の配向膜１１が形成されている面とを夫々対向するように配置し、樹脂製などのシール材１６により、液晶の封入口を除いてＴＦＴ基板１と対向基板２２枚とを貼り合わせる。このとき、ＴＦＴ基板１と対向基板２との間には、スペーサー１５を介在させるなどして２枚の基板間のギャップを略一定に保つ。
このようにして得られる空セルを真空中に置き、封入口を液晶に浸した状態で徐々に大気圧に戻していくことにより、空セルに液晶分子を含む液晶材料を注入して液晶層を形成し、封入口を封止する。最後に、空セルの外側の両面に偏光板１０を貼り付けて液晶ディスプレイを完成させる。
次に、図１に示したように、液晶表示装置を駆動するドライバ回路１３を液晶ディスプレイに電気的に接続し、液晶ディスプレイの側部あるいは裏面部に配置する。そして、液晶ディスプレイの表示面となる開口を含む保持フレーム２３と、面光源をなすバックライト２２と導光板２０と保持フレーム２３によって液晶ディスプレイを保持し、液晶表示装置を完成させる。
（実施形態２）
図１２を参照しながら、ポリシリコンＴＦＴ基板の実施形態を詳細に説明する。
図１２は、本発明に係るトップゲート型のＴＦＴ基板の好ましい実施形態を説明する概略断面説明図である。図１２では、従来のＴＦＴ基板を示す前述した図２と同じ参照番号を付している。
本実施形態は、活性半導体層として、アモルファスシリコンの代わりにポリシリコンを用いた点、ボトムゲート型ではなくトップゲート型のＴＦＴ基板を用いた点、及びソース−ドレイン電極およびゲート電極の配線材料としてではなくソース−ドレイン電極の配線材料として、本発明の要件を満足するＡｌ−０．２原子％Ｇｅ−０．２原子％Ｇｄ合金を用いた点において、前述した実施形態１と、主に相違している。詳細には、図１２に示す本実施形態のポリシリコンＴＦＴ基板では、活性半導体膜は、リンがドープされていないポリシリコン膜（ｐｏｌｙ−Ｓｉ）とリンもしくはヒ素（Ａｓ）がイオン注入されたポリシリコン膜（ｎ＋ｐｏｌｙ−Ｓｉ）とから形成されている点で、前述した図３に示すアモルファスシリコンＴＦＴ基板と相違する。また、信号線は、層間絶縁膜（ＳｉＯｘ）を介して走査線と交差するように形成されている。
本実施形態によれば、バリアメタル層５４を省略することができる。すなわち、従来のようにバリアメタル層を介在させることなく、ＴＦＴのソース−ドレイン電極２９に用いられる配線材料を透明画素電極５と直接接続することができ、これによっても、従来のＴＦＴ基板と同程度以上の良好なＴＦＴ特性を実現できることを実験によって確認している。
本実施形態において、上記の合金をゲート電極の配線材料に適用すれば、バリアメタル層５１、５２を省略することができる。また、上記の合金をソース−ドレイン電極およびゲート電極の配線材料に適用すれば、バリアメタル層５１、５２、５４を省略することができる。これらにおいても、従来のＴＦＴ基板と同程度以上の良好なＴＦＴ特性を実現できることを確認している。
次に、図１３から図１９を参照しながら、図１２に示す本発明に係るポリシリコンＴＦＴ基板の製造方法の一例を説明する。ここでは、ソース−ドレイン電極ならびにその配線材料として、Ａｌ−０．２原子％Ｇｅ−０．２原子％Ｇｄ合金を使用している。薄膜トランジスタは、ポリシリコン膜（ｐｏｌｙ−Ｓｉ）を半導体層として用いたポリシリコンＴＦＴである。図１３から図１９には、図１２と同じ参照符号を付している。
まず、ガラス基板１ａ上に、例えばプラズマＣＶＤ法などにより、基板温度約３００℃程度で、厚さ５０ｎｍ程度の窒化シリコン膜（ＳｉＮｘ）、厚さ１００ｎｍ程度の酸化シリコン膜（ＳｉＯｘ）、および厚さ約５０ｎｍ程度の水素化アモルファスシリコン膜（ａ−Ｓｉ−Ｈ）を成膜する。次に、水素化アモルファスシリコン膜（ａ−Ｓｉ−Ｈ）をポリシリコン化するため、熱処理（約４７０℃で１時間程度）およびレーザーアニールを行う。脱水素処理を行った後、例えばエキシマレーザアニール装置を用いて、エネルギー約２３０ｍＪ／ｃｍ2程度のレーザーを水素化アモルファスシリコン膜（ａ−Ｓｉ−Ｈ）に照
射することにより、厚さが約０．３μｍ程度のポリシリコン膜（ｐｏｌｙ−Ｓｉ）を得る（図１３）。
次いで、図１４に示すように、プラズマエッチング等によってポリシリコン膜（ｐｏｌｙ−Ｓｉ）をパターニングする。次に、図１５に示すように、厚さが約１００ｎｍ程度の酸化シリコン膜（ＳｉＯｘ）を成膜し、ゲート絶縁膜２７を形成する。ゲート絶縁膜２７の上に、スパッタリング等によって、厚さ約２００ｎｍ程度のＡｌ−２原子％Ｎｄ合金薄膜および厚さ約５０ｎｍ程度のＭｏ薄膜５２を積層した後、プラズマエッチング等の方法でパターニングする。これにより、走査線と一体のゲート電極２６が形成される。
続いて、図１６に示すように、フォトレジスト３１でマスクを形成し、例えばイオン注入装置などにより、例えばリンを５０ｋｅＶ程度で１×１０15個／ｃｍ2程度ドーピングし、ポリシリコン膜（ｐｏｌｙ−Ｓｉ）の一部にｎ＋型ポリシリコン膜（ｎ＋ｐｏｌｙ−Ｓｉ）を形成する。次に、フォトレジスト３１を剥離し、例えば５００℃程度で熱処理することによってリンを拡散させる。
次いで、図１７に示すように、例えばプラズマＣＶＤ装置などを用いて、厚さ５００ｎｍ程度の酸化シリコン膜（ＳｉＯｘ）を基板温度約２５０℃程度で成膜し、層間絶縁膜を
形成した後、同様にフォトレジストによってパターニングしたマスクを用いて層間絶縁膜（ＳｉＯｘ）とゲート絶縁膜２７の酸化シリコン膜をドライエッチングし、コンタクトホールを形成する。スパッタリングにより、厚さ５０ｎｍ程度のＭｏ膜５３と厚さ４５０ｎｍ程度のＡｌ−０．２原子％Ｇｅ−０．２原子％Ｇｄ合金薄膜を成膜した後、パターニングすることによって、信号線に一体のソース電極２８およびドレイン電極２９を形成する。その結果、ソース電極２８とドレイン電極２９は、各々コンタクトホールを介してｎ＋型ポリシリコン膜（ｎ＋ｐｏｌｙ−Ｓｉ）にコンタクトされる。
次いで、図１８に示すように、プラズマＣＶＤ装置などにより、厚さ５００ｎｍ程度の窒化シリコン膜（ＳｉＮｘ）を基板温度２２０℃程度で成膜し、層間絶縁膜を形成する。層間絶縁膜の上にフォトレジスト層３１を形成した後、窒化シリコン膜（ＳｉＮｘ）をパターニングし、例えばドライエッチングによって窒化シリコン膜（ＳｉＮｘ）にコンタクトホール３２を形成する。
次に、図１９に示すように、例えば酸素プラズマによるアッシング工程を経た後、前述した実施形態１と同様にしてアミン系の剥離液などを用いてフォトレジストを剥離してから、ＩＴＯ膜を成膜し、ウエットエッチングによるパターニングを行って画素電極５を形成する。
このようにして作製されたポリシリコンＴＦＴ基板では、ドレイン電極２９は透明画素電極５に直接コンタクトされている。ドレイン電極２９を構成するＡｌ−０．２原子％Ｇｅ−０．２原子％Ｇｄ合金薄膜と画素電極５との界面にはＧｅ濃化層が形成されており、コンタクト抵抗が低減されると共に、Ｇｅが拡散し、単体で析出しているため、Ａｌの再結晶が促進され、Ａｌ合金膜自体の電気抵抗率も大幅に低減されるようになる。
次に、トランジスタの特性を安定させるため、例えば２２０℃程度で１時間程度熱処理すると、ポリシリコンＴＦＴアレイ基板が完成する。
第２の実施形態に係るＴＦＴ基板、および該ＴＦＴ基板を備えた液晶表示装置によれば、前述した第１の実施形態に係るＴＦＴ基板と同様の効果が得られる。また、第２の実施形態におけるＡｌ合金は、反射型液晶の反射電極として用いることもできる。
このようにして得られるＴＦＴアレイ基板を用い、前述した実施形態１のＴＦＴ基板と同様にして液晶表示装置を完成させる。
前述したように、本発明のＡｌ合金膜は、ドライエッチング性にも優れている。以下、ドライエッチング工程について説明する。
ドライエッチング工程では、一般に、真空容器内に載置した基板上にＣｌ２等のハロゲンガスを含む原料ガスを高周波電力によってプラズマ化し、他方で、基板（被エッチング材）を載置しているサセプタに別の高周波電力を印加することによって基板上にプラズマ中のイオンを引き込み、反応性プラズマとのイオンアシスト反応による異方性のパターニングを行っている。
例えば、エッチングガスとして代表的なＣｌガスを用いた場合、Ｃｌ２ガスがプラズマによって解離されてＣｌラジカルを生成する。このＣｌラジカルは反応性が高く、被エッチング物であるＡｌ合金薄膜に吸着し、該Ａｌ合金薄膜表面に塩化物を生成する。Ａｌ合金薄膜が形成された基板には、高周波バイアスが印加されるので、プラズマ中のイオンが加速されてＡｌ合金薄膜表面に入射し、このイオンボンバード効果によって塩化物が蒸発し、基板が載置されている真空容器外へと排気される。
ドライエッチングを効率良く行うには、生成された塩化物の蒸気圧が比較的高いことが好ましい。蒸気圧が高ければ、Ａｌ合金薄膜の表面温度やイオンボンバードの物理的なアシストによって、塩化物を蒸発させることができる。これに対し、塩化物の蒸気圧が低い場合は、表面に塩化物が生成したまま蒸発せずに残留するため、エッチング残渣（ドライエッチング中に発生するエッチングの残り）が発生する。
本発明は、ドライエッチング処理の方法やドライエッチング処理に用いられる装置などを限定するものではない。例えば、図２５に示すような汎用のドライエッチング用装置を用いて通常のドライエッチング工程を行うことができる。後記する実施例では、図２５に示すＩＣＰ（誘導結合プラズマ）式ドライエッチング装置を用いた。
以下、図２５のドライエッチング用装置を用いた代表的なドライエッチング処理を説明するが、これに限定する趣旨では決してない。
図２５の装置において、チャンバ６１上部には誘電窓６２があり、誘電窓６２の上には１ターンのアンテナ６３が載置されている。図２５のプラズマ発生装置は、誘電窓６２が平板タイプのいわゆるＴＣＰ（Ｔｒａｎｓｆｅｒ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）と呼ばれるものである。アンテナ６３には、１３．５６ＭＨｚの高周波電力６４が整合器６５を介して導入される。
チャンバ６１にはプロセスガス導入口６６があり、ここから、Ｃｌ２などのハロゲンガスを含むエッチングガスが導入される。基板（被エッチング材）６７はサセプタ６８上に載置される。サセプタ６８は静電チャック６９となっており、プラズマから基板に流入した電荷によって静電力でチャッキング可能となっている。サセプタ６８の周辺は、石英ガラスのカラー７０と呼ばれる部材が載置されている。
チャンバ６１内に導入されたハロゲンガスは、誘電窓６２上にあるアンテナ６３に高周波電力を印加して生じた誘電磁場により、励起状態となってプラズマ化される。
更に、サセプタ６８には整合器７１を介して４００ｋＨｚの高周波電力７２が導入され、サセプタ６８に載置された基板（被エッチング材）６７に高周波バイアスが印加される。この高周波バイアスによってプラズマ中のイオンが基板に異方性をもって引き込まれ、垂直エッチングなどの異方性エッチングが可能となる。
ドライエッチング工程に用いられるエッチングガス（プロセスガス）は、代表的には、ハロゲンガス、ハロゲンガスの硼化物、及び希ガスの混合ガスが挙げられる。混合ガスの組成はこれに限定されず、例えば、更に臭化水素や四フッ化炭素などを添加してもよい。
混合ガスの流量比は特に限定されないが、例えば、ＡｒとＣｌ２とＢＣｌ３の混合ガスを使用する場合、おおむね、Ａｒ：Ｃｌ２：ＢＣｌ３＝３００ｓｃｃｍ：１２０ｓｃｃｍ：６０ｓｃｃｍの付近に調整することが好ましい。
本発明において、ドライエッチングは、Ａｌ合金薄膜やＳｉ半導体層のエッチング、及びコンタクトホールを形成する全工程で用いることができ、これにより、生産性が高められる。ただし、本発明はこれに限定する趣旨では決してない。例えば、コンタクトホールの底部がＡｌ合金膜に到達する直前までは、ウェットエッチングを行い、コンタクトホール形成工程の最終段階でドライエッチングに切り替えてもよい。コンタクトホール形成工程の殆どをウェットエッチングにより行うことにより、複数のＴＦＴ基板を一括処理することができる。ただし、コンタクトホール形成の全工程でドライエッチングを行なえば、生産性が高められる。
以下、実施例を挙げて本発明をより具体的に説明するが、本発明はもとより下記実施例によって制限を受けるものではなく、前、後記の趣旨に適合し得る範囲で適当に変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に含まれる。
表１、表２、および表３に示す種々の合金組成のＡｌ合金膜について、以下に示すように、Ａｌ合金膜自体の電気抵抗率、およびＡｌ合金膜を透明画素電極、または非晶質Ｓｉ層、または多結晶Ｓｉ層に直接接続したときのコンタクト抵抗率を測定するとともに、Ａｌ合金膜を加熱したときの耐熱性を調べた。
Ａｌ合金膜の上記した諸特性は、次のような条件の下で行なった。
（１）透明画素電極の構成：酸化インジウムに１０質量％の酸化スズを加えた酸化インジウムスズ（ＩＴＯ）、若しくは酸化インジウムに１０質量％の酸化亜鉛を加えた酸化インジウム亜鉛（ＩＺＯ）
（２）Ａｌ合金膜の形成条件：
雰囲気ガス＝アルゴン、圧力＝３ｍＴｏｒｒ、厚さ＝２００ｎｍ
（３）Ａｌ合金膜における各合金元素の含有量：
実験に供した種々のＡｌ合金における各合金元素の含有量は、ＩＣＰ発光分析（誘導結合プラズマ発光分析）法によって求めた。
（実験例１）
Ａｌ合金膜として、Ａｌ―０．３原子％α―０．３５Ｇｄ原子％（α＝Ｎｉ、Ｇｅ、Ａｇ、Ｚｎ、Ｃｕ）の５種類の試料を準備し、それぞれ、ＩＴＯ膜とのコンタクト抵抗率を測定した。コンタクト抵抗の測定法は、図２０に示すケルビンパターン（コンタクトホールサイズ：１０μｍ角）を作製し、４端子測定（ＩＴＯ−Ａｌ合金若しくはＩＺＯ−Ａｌ合金に電流を流し、別の端子でＩＴＯ−Ａｌ合金間若しくはＩＺＯ−Ａｌ合金の電圧降下を測定する方法）を行なった。具体的には、図２０のＩ1−Ｉ2間に電流Ｉを流し、Ｖ1−Ｖ2間の電圧Ｖをモニターすることにより、接続部Ｃのコンタクト抵抗Ｒを［Ｒ＝（Ｖ1−Ｖ2）／Ｉ2］として求めた。
図２１に、透明画素電極としてＩＴＯを用いたときの結果を示す。ＩＴＯの代わりにＩＺＯを用いたときも、図２１と同じような傾向が見られた。図２１より、α＝Ｇｅの場合が最もコンタクト抵抗率が低いことが分かる。しかも、Ｇｅ添加のＡｌ合金膜が最もコンタクト抵抗率のばらつきも少なく、安定性に優れていることが分かる（図２１において、コンタクト抵抗率は◆印で示され、◆印の上側と下側にそれぞれ表れている棒状の印はエラーバーを示す）。
（実験例２）
Ａｌ合金膜として、Ａｌ―０．１原子％Ｇｅ―β原子％Ｘ（Ｘ＝Ｎｄ、Ｇｄ、Ｌａ、Ｄｙ、Ｙ、βは表１参照）の１０種類の試料を準備し、Ａｌ合金膜の耐熱性を測定した。測定方法について説明する。前述した（２）に示す条件でガラス基板上にＡｌ合金膜のみを形成した。次に、１０μｍ幅のラインアンドスペースパターンを形成し、不活性ガス雰囲気中で、５０℃／分の速度で徐々に加熱しながら、光学顕微鏡による試料表面の観察を行ない、ヒロックの発生が確認された時点での温度（以下、「ヒロック発生温度」と記す）を記録した。５回測定したヒロック発生温度の平均値を表１に示す。
表１から、何れの添加元素（Ｘ）の場合も０．５原子％程度の組成域では，約４３０℃〜４６０℃と、ほぼ同等のヒロック発生温度を示すのに対し、０．１原子％程度の低添加組成域では，ヒロック発生温度に差が見られ、Ｇｄ、Ｌａの順で耐熱性向上の効果が高いことが明らかである。
（実験例３）
表２に示す種々の組成のＡｌ合金膜を、２２０℃で加熱処理し、Ａｌ合金膜の電気抵抗率を測定した。図２２に、加熱処理時間とＡｌ合金膜の電気抵抗率との相関を示す。図２２から明らかなように、加熱処理時間を長くとればＡｌ合金膜の電気抵抗率は順調に下がってくるが、Ｇｄ、Ｌａの添加量が多い場合には電気抵抗率はあまり下っていない。加熱時間８分程度の条件で４．５μΩ・ｃｍ程度の低い電気抵抗率を得るためには、Ｇｄ、Ｌａの添加量は、それぞれ単独で、或いは、合計で０．４５原子％以下、好ましくは０．４原子％以下、更に好ましくは０．３原子％以下とするのが良いと考えられる。
（実験例４）
表３に示した種々の組成のＡｌ―Ｇｅ―Ｇｄ系膜、Ａｌ―Ｇｅ―Ｌａ系膜において、２２０℃で加熱処理し、Ａｌ合金膜のヒロック密度と電気抵抗率を測定した。ヒロック密度の測定は、実験例２のようにヒロック発生温度を調べたのではなく、試料を２２０℃で３０分間加熱した後の、Ａｌ合金膜の表面に形成されたヒロックの数をカウントすることにより行なうものである。すなわち、前述した（２）に示す条件でガラス基板上にＡｌ合金膜のみを形成した。次に、１０μｍ幅のラインアンドスペースパターンを形成し、２２０℃×３０分の真空加熱処理を行った後、ＳＥＭで配線表面を観察し、直径０．１μｍ以上のヒロックの個数をカウントした。この結果を表３に示す。
一方、電気抵抗率は、試料を２２０℃で１０分間加熱した後、ケルビンパターンを用い、４端子法にて測定した。この結果も表３に示す。
表３から、Ａｌ―Ｇｅ―Ｇｄ系材料、及びＡｌ―Ｇｅ―Ｌａ系材料においては、Ｇｄ、Ｌａの含有量が０．１原子％以上の場合にヒロック密度が小さく抑えられていることが分かる。Ａｌ合金膜に更にＮｉを添加すると耐熱性を向上させる効果があるが、電気抵抗率の増加を伴うことから、Ｎｉの添加量は制限される。比較のため、ＡＬ―Ｇｅ系材料（２元系）のヒロック密度及び電気抵抗率を示すが、ＧｄもＬａも含有しない場合は耐熱性が著しく低い。また、Ａｌ―Ｇｅ―Ｇｄ―Ｚｎ系材料ではＺｎの添加による更なる耐熱性改善効果は認められなかった。
（実験例５）
表４に示す各種のＡｌ―Ｇｅ―Ｘ膜とＩＴＯ膜とのコンタクト抵抗率、及びＳｉダイレクトコンタクト特性をそれぞれ測定した。ＩＴＯ膜とのコンタクト抵抗率の測定には、実験例１に示した方法を用いた。表４に示したいずれの試料についても、２．００×１０−４Ω・ｃｍ２以下の低いコンタクト抵抗率が得られている。試料番号１０、１１、１４及び１５のＮｉとＣｕをＧｅと複合的に添加した場合には、コンタクト抵抗率が低減される効果が特に大きい。
一方、Ｓｉダイレクトコンタクト特性（後述する評価用ＴＥＧのオン電流、オフ電流）はそれぞれ次のように測定した。まず、Ｓｉウエハ上に、スパッタリング法及びプラズマＣＶＤ法を用いて、図２３に示すＴＦＴを有する評価用ＴＥＧを作製した。ＴＦＴのゲート長Ｌは１０μｍ、ゲート幅Ｗは１０μｍである。
作製した評価用ＴＥＧを、３００℃で３０分間、加熱処理を施した。実際のＴＦＴの製造プロセスでは、Ａｌ合金膜の形成時以降に加熱プロセスが入り、Ｓｉ層−Ａｌ合金膜間での相互拡散や界面反応が進行するとオン電流の低下および／またはオフ電流の増加を生じてしまうからである。
加熱処理後、ＴＦＴのドレイン電流−ゲート電圧スイッチング特性を測定し、そのオン電流及びオフ電流を特定した。この結果を図２４に示す。測定時のドレイン電圧は１０Ｖとした。オフ電流は、ゲート電圧が−３Ｖの時の電流値、オン電流はゲート電圧が２０Ｖのときの電圧と定義した。
オン電流に関しては、表４に示したいずれのＡｌ合金膜でも、２．０×１０−６［Ａ］以上であり、良好である。
一方、オフ電流に関しては、試験番号１〜３のＡｌ―Ｇｅ２元系のＡｌ合金膜、及び試料番号１４及び試料番号１５のＣｕを含有したＡｌ合金膜において、１．０×１０−１１［Ａ］を超えており、著しくオフ電流が増加していることが分かる。
なお、ＴＦＴの半導体層として、アモルファスシリコンのほか、多結晶シリコンを用いた場合も同様である。
（実験例６）
本実験例および後記する実験例７では、本発明のＡｌ合金膜が優れたドライエッチング性を有することを調べた。
まず、実験例６では、本発明のＡｌ合金膜が、純Ａｌと同程度の高いエッチングレート比を有していることを調べた。ここでは、本発明例として、Ａ−０．２原％Ｇｅ−０．１０原子％Ｇｄを用いた。比較のため、純Ａｌのほか、従来の代表的なＡｌ合金膜であるＡｌ−２．０原子％Ｎｉを用いた。
具体的には、直径６インチ、厚さ０．５ｍｍの無アルカリガラス基板（コーニング社製♯１７３７ガラス）上に、厚さ２００ｎｍの酸化シリコン（ＳｉＯｘ）膜を基板温度２５０℃程度で成膜した後、上記の純Ａｌ膜またはＡｌ合金膜を前述した（２）に示す条件で成膜した。次いで、ｇ線のフォトリソグラフィーによってポジ型フォトレジスト（ノボラック系樹脂；東京応化工業（株）製のＴＳＭＲ８９００、厚さは１．０μｍ）を線幅２．０μｍのストライプ状に形成した。
次に、前述した図２５に示すドライエッチング装置を用い、下記のエッチング条件でドライエッチングを行なった。
（エッチング条件）
Ａｒ／Ｃｌ２／ＢＣｌ３：３００ｓｃｃｍ／１２０ｓｃｃｍ／６０ｓｃｃｍ
アンテナに印加した電力（ソースＲＦ）：５００Ｗ
基板バイアス：６０Ｗ、
プロセス圧力（ガス圧）：１４ｍＴｏｒｒ
基板温度：サセプタの温度（２０℃）
エッチングは、エッチング深さが１００〜３００ｎｍとなる範囲において、エッチング時間を変えて行い、エッチング深さの異なるサンプルを作製した。次いで、窒化シリコン（ＳｉＮｘ）膜のエッチングと同様の方法でレジストを剥離した後、触針式膜厚計（Ｖｅｃｃｏ社製の「Ｄｅｋｔａｋ ＩＩ」）を用いて、純ＡｌまたはＡｌ合金膜のエッチング厚さを測定した。
これらの結果を図２６に示す。
図２６に示すように、本発明のＡ−Ｇｅ−Ｇｄ膜によるエッチングレート比は、従来のＡｌ−Ｎｉ膜に比べて高く、純Ａｌとほぼ同程度であることが確認された。
（実験例７）
本実験例では、表５に示す種々のＡｌ合金膜の元素（Ｇｅ、Ｇｄおよび／またはＬａ，Ｎｉ）がドライエッチング性に及ぼす影響を調べた。ドライエッチング条件は、前述した実施例６と同じである。ドライエッチング性は、以下のようにして評価した。
（エッチングレート比）
実施例６と同様にしてエッチングを行ない、エッチング後における純Ａｌ膜および各Ａｌ合金膜の厚さ（エッチング厚さ）を測定した。これらの結果を最小二乗法で統計処理して純Ａｌ膜のエッチングレート（Ｎ２）およびＡｌ合金膜のエッチングレート（Ｎ１）をそれぞれ算出し、Ｎ１／Ｎ２の比を「エッチングレート比」とした。
本実施例では、エッチングレート比が０．３以上を合格（○）とした。
（ドライエッチング後の残渣の有無）
種々のＡｌ合金膜に対し、膜厚分のエッチング深さまで必要と考えられるエッチング時間の１．２倍の時間エッチングを行なった試料について、レジストを剥離した後のガラス基板の表面をＳＥＭ観察（倍率３０００倍）し、直径（円相当直径）が０．５μｍ以上の残渣の有無を調べた。測定視野は５視野とし、上記の基板表面を数箇所測定したとき、いずれの測定箇所でも上記の残渣が全く観察されない（残渣ゼロ）ものを合格（○）とした。
本実施例では、エッチングレート比が合格で、且つ、ドライエッチング後の残渣が無いものを「ドライエッチング性に優れる」と判定した。
これらの結果を表５にまとめて記載する。表５には、総合評価の欄を設け、上記の両特性を満足するものに○を付け、いずれか一方の特性が不合格（×）のものに×を付した。
また、図２７にＡｌ合金膜中のＧｅ量とエッチングレート比の関係を、図２８にＡｌ合金膜中のＧｄ量、Ｌａ量とエッチングレート比の関係を、図２９にＡｌ合金膜中のＮｉ量とエッチングレート比の関係を、それぞれ示す。
表５に示すように、本発明の要件を満足するＮｏ．１〜４のＡｌ−Ｇｅ−Ｇｄ膜、Ｎｏ．６〜９のＡｌ−Ｇｅ−Ｌａ膜、Ｎｏ．１１のＡｌ−Ｇｅ−Ｇｄ−Ｎｉ膜、およびＮｏ．１３のＡｌ−Ｇｅ−Ｌａ−Ｎｉ膜は、いずれも、ドライエッチング性に優れている。
これに対し、Ｇｄ量が多いＮｏ．５のＡｌ−Ｇｅ−Ｇｄ膜、Ｌａ量が多いＮｏ．１０のＡｌ−Ｇｅ−Ｌａ膜は、いずれも、エッチング後の残渣が観察され、且つ、エッチングレート比も低下した。また、Ｎｏ．１２のＡｌ−Ｇｅ−Ｇｄ−Ｎｉ膜、およびＮｏ．１４のＡｌ−Ｇｅ−Ｌａ−Ｎｉ膜は、いずれも、Ｎｉ量が多く、且つＧｅとＮｉの合計量が多い例であるが、エッチング後の残渣は観察されなかったものの、エッチングレート比が低下した。
上記の実験結果に基づき、エッチングレート比に及ぼす各元素の影響を考察すると、以下のとおりである。
まず、Ａｌ−Ｇｅ−Ｇｄ膜およびｌ−Ｇｅ−Ｇｄ膜に及ぼすＧｅの影響について考察する。
図２７に示すように、Ｇｅ量が本発明で規定する範囲内（０．０５〜０．５原子％）の場合、エッチングレート比は約０．６と、ほぼ一定である。また、表５に示すように、上記範囲内であれば、エッチング後の残渣も観察されない。従って、本発明のＡｌ合金膜は、Ｇｅの含有量にかかわらず、良好なドライエッチング性を示すことが確認された。
次に、Ａｌ−Ｇｅ−Ｇｄ膜およびｌ−Ｇｅ−Ｌａ膜に及ぼすＧｄ／Ｌａの影響について考察する。
図２８に示すように、ＧｄまたはＬａの含有量が減少するにつれて、エッチングレート比が上昇することが分かる。本発明で規定するエッチングレート比０．３以上を満足するためには、Ｇｄおよび／またはＬａの合計量の上限を０．３５原子％とする必要があり、上限が０．４原子％になると、所望の特性が得られなかった。
次に、Ａｌ−Ｇｅ−Ｇｄ膜およびｌ−Ｇｅ−Ｌａ膜に及ぼすＮｉの影響について考察する。
Ｎｉも、前述したＧｄ／Ｌａと同様の傾向が見られ、図２９に示すように、Ｎｉの含有量が減少するにつれて、エッチングレート比が上昇した。本発明で規定するエッチングレート比０．３以上を満足するためには、Ｎｉ量の上限を０．３５原子％とする必要があり、上限が０．４原子％になると、所望の特性が得られなかった。
図１は、アモルファスシリコンＴＦＴ基板が適用される代表的な液晶ディスプレイの構成を示す概略断面拡大説明図である。 図２は、従来の代表的なアモルファスシリコンＴＦＴ基板の構成を示す概略断面説明図である。 図３は、本発明の第１の実施形態に係るＴＦＴ基板の構成を示す概略断面説明図である。 図４は、図３に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図５は、図３に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図６は、図３に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図７は、図３に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図８は、図３に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図９は、図３に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図１０は、図３に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図１１は、図３に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図１２は、本発明の第２の実施形態に係るＴＦＴ基板の構成を示す概略断面説明図である。 図１３は、図１２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図１４は、図１２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図１５は、図１２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図１６は、図１２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図１７は、図１２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図１８は、図１２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図１９は、図１２に示したＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２０は、Ａｌ合金膜と透明導電膜との間のコンタクト抵抗率（接続抵抗率）の測定に用いたケルビンパターン（ＴＥＧパターン）を示す図である。 図２１は、Ａｌ合金膜と透明導電膜との間のコンタクト抵抗率を示す図である。 図２２は、Ａｌ合金膜の加熱処理時間と電気抵抗率との相関を示す図である。 図２３は、Ｓｉダイレクトコンタクト特性の評価用ＴＥＧを示す図である。 図２４は、ＴＦＴのドレイン電流−ゲート電圧スイッチング特性を示す図である。 図２５は、実施例で用いたドライエッチング用装置の概略図である。 図２６は、実施例６において、エッチング時間と、エッチング後の純Ａｌ膜またはＡｌ合金膜の厚さとの関係をグラフ化したものである。 図２７は、実施例７において、Ａｌ合金膜中のＧｅ量とエッチングレート比との関係をグラフ化したものである。 図２８は、実施例７において、Ａｌ合金膜中のＧｄ量／Ｌａ量とエッチングレート比との関係をグラフ化したものである。 図２９は、実施例７において、Ａｌ合金膜中のＮｉ量とエッチングレート比との関係をグラフ化したものである。
符号の説明
１ ＴＦＴ基板
２ 対向基板
３ 液晶層
４ 薄膜トランジスタ（ＴＦＴ）
５ 透明画素電極
６ 配線部
７ 共通電極
８ カラーフィルタ
９ 遮光膜
１０ａ、１０ｂ 偏光板
１１ 配向膜
１２ ＴＡＢテープ
１３ ドライバ回路
１４ 制御回路
１５ スペーサー
１６ シール材
１７ 保護膜
１８ 拡散板
１９ プリズムシート
２０ 導光板
２１ 反射板
２２ バックライト
２３ 保持フレーム
２４ プリント基板
２５ 走査線
２６ ゲート電極
２７ ゲート絶縁膜
２８ ソース電極
２９ ドレイン電極
３０ 保護膜（シリコン窒化膜）
３１ フォトレジスト
３２ コンタクトホール
３３ アモルファスシリコンチャネル膜（活性半導体膜）
３４ 信号線（ソース−ドレイン配線）
５１、５２、５３、５４ バリアメタル層
５５ ノンドーピング水素化アモルファスシリコン膜（ａ−Ｓｉ−Ｈ）
５６ ｎ＋型水素化アモルファスシリコン膜（ｎ＋ａ−Ｓｉ−Ｈ）
６１ チャンバ
６２ 誘電窓
６３ アンテナ
６４ 高周波電力（アンテナ側）
６５ 整合器（アンテナ側）
６６ プロセスガス導入口
６７ 基板（被エッチング材）
６８ サセプタ
６９ 誘電チャック
７０ カラー
７１ 整合器（基板側）
７２ 高周波電力（基板側）

Claims (12)

  1. 基板上にて、導電性酸化膜に直接接続する表示デバイス用Ａｌ合金膜であって、該Ａｌ合金膜は、Ｇｅを０．０５〜０．５原子％含有し、Ｇｄおよび／またはＬａを合計で０．０５〜０．４５原子％含有することを特徴とする表示デバイス用Ａｌ合金膜。
  2. 基板上にて、非晶質Ｓｉ層または多結晶Ｓｉ層に直接接続する表示デバイス用Ａｌ合金膜であって、該Ａｌ合金膜は、Ｇｅを０．０５〜０．５原子％含有し、Ｇｄおよび／またはＬａを合計で０．０５〜０．４５原子％含有することを特徴とする表示デバイス用Ａｌ合金膜。
  3. Ｇｄおよび／またはＬａを合計で０．０５〜０．３５原子％含有することによってドライエッチング特性が高められたものである請求項１または２に記載の表示デバイス用Ａｌ合金膜。
  4. 更に、Ｎｉを０．０５〜０．３５原子％含有し、かつ、ＧｅとＮｉの含有量を合計で０．４５原子％以下とした請求項１又は請求項２に記載の表示デバイス用Ａｌ合金膜。
  5. 前記導電性酸化膜が、酸化インジウム、酸化亜鉛、酸化スズ、酸化チタンの少なくとも一種を含む複合酸化物で形成される請求項１に記載の表示デバイス用Ａｌ合金膜。
  6. 請求項１〜５のいずれかに記載の表示デバイス用Ａｌ合金膜と、薄膜トランジスタとを有する表示デバイス。
  7. 請求項１〜５のいずれかに記載の表示デバイス用Ａｌ合金膜が、薄膜トランジスタのゲート電極および走査線に用いられ、導電性酸化膜に直接接続されている表示デバイス。
  8. 請求項１〜５のいずれかに記載の表示デバイス用Ａｌ合金膜が、薄膜トランジスタのソース電極および／またはドレイン電極および信号線に用いられ、導電性酸化膜および／または非晶質Ｓｉ層もしくは多結晶Ｓｉ層に直接接続されている表示デバイス。
  9. 前記薄膜トランジスタのソース電極および／またはドレイン電極および信号線が、前記薄膜トランジスタのゲート電極および走査線と同一の材料で構成される請求項６〜８のいずれかに記載の表示デバイス。
  10. 請求項６〜８のいずれかに記載の表示デバイスに用いられるＡｌ合金膜の電気抵抗率が４．５μΩ・ｃｍ以下である表示デバイス。
  11. 表示デバイス用Ａｌ合金膜を形成するためのスパッタリングターゲットであって、Ｇｅを０．０５〜０．５原子％含有し、Ｇｄおよび／またはＬａを合計で０．０５〜０．４５原子％含有することを特徴とするスパッタリングターゲット。
  12. 更に、Ｎｉを０．０５〜０．３５原子％含有し、かつ、ＧｅとＮｉの含有量を合計０．４５原子％以下とした請求項１１に記載のスパッタリングターゲット。
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