CN102473730B - 布线构造及其制造方法、以及具备布线构造的显示装置 - Google Patents

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Abstract

本发明提供一种布线构造，其在有机EL显示器或液晶显示器等显示装置中，能够使半导体层与构成例如源极电极、漏极电极的Al系膜稳定地直接连接，并且在湿法工艺所使用的电解质液中，所述半导体层和Al系膜之间难以产生电化腐蚀，能够抑制Al系膜的剥离。布线构造在基板上从基板侧依次具备薄膜晶体管的半导体层、和与所述半导体层直接连接的Al合金膜，所述半导体层由氧化物半导体构成，所述Al合金膜包含Ni以及Co中的至少一种。

Description

布线构造及其制造方法、以及具备布线构造的显示装置
技术领域
本发明涉及布线构造及其制造方法、以及具备布线构造的显示装置，其中布线构造从基板侧依次具备薄膜晶体管的半导体层、和与所述半导体层直接连接的Al合金膜，并且该半导体层由氧化物半导体所构成的氧化物半导体层构成。本发明的布线构造，代表性地用于诸如液晶显示器(液晶显示装置)、有机EL显示器等的平板显示器。以下，以液晶显示装置为代表来进行说明，但是并不限定于此。
背景技术
近年来，开发了在有机EL显示器、液晶显示器的半导体层(沟道层)使用氧化物半导体的显示器。例如在专利文献1中，作为半导体器件中的透明半导体层，采用了如下半导体：使用氧化锌(ZnO)、氧化镉(CdO)、在氧化锌(ZnO)中加入了IIB元素或IIA元素或VIB元素的化合物或者混合物中的任意一种，掺杂了3d过渡金属元素、稀土类元素、或者不使透明半导体的透明性丧失的情况下使其具有高电阻的杂质。
氧化物半导体与以往作为半导体层的材料而使用的非晶硅相比，具有较高的载流子迁移率。而且，因为氧化物半导体可以利用溅射法进行成膜，所以与由上述非晶硅构成的层的形成相比，能够实现基板温度的低温化。其结果，能够使用耐热性低的树脂基板等，所以可以实现柔性显示器。
作为将这种氧化物半导体用于半导体器件的示例，例如在专利文献1中使用了如下半导体：使用氧化锌(ZnO)、氧化镉(CdO)、在氧化锌(ZnO)中加入了IIB元素或IIA元素或VIB元素的化合物或者混合物中的任意一种，掺杂了3d过渡金属元素、稀土类元素、或者不使透明半导体的透明性丧失的情况下使其具有高电阻的杂质。即使在氧化物半导体中，包含从由In、Ga、Zn、Sn构成的群中选择的至少一种以上的元素的氧化物(IGOZO、ZTO、IZO、ITO、ZnO、AZTO、GZTO)具有非常高的载流子迁移率，所以优选采用。
现有技术文献
专利文献
专利文献1：日本国特开2002-76356号公报
发明内容
发明要解决的问题
在TFT基板中的栅极布线、源极-漏极布线等的布线材料中，由于电阻小、容易精细加工等理由，通常采用纯Al或者Al-Nd等的Al合金(以下，有时将这些统称为Al系)。
但是，例如在底栅极型的TFT的半导体层中使用氧化物半导体、并且在源极电极、漏极电极中使用Al系膜的层叠构造的情况下，存在一旦氧化物半导体层与构成源极电极、漏极电极的Al系膜直接连接，在氧化物半导体层和Al系膜的界面就会形成高电阻的氧化铝从而连接电阻(触点电阻、接触电阻)上升、画面的显示品质降低的问题。
此外，作为上述层叠构造的形成方法，可以考虑使用“剥离法”，即：在基板上通过剥离抗蚀剂形成目的图案和逆图案之后，形成Al系膜，通过有机溶剂或剥离液将不要的部分和剥离抗蚀剂一起去除，从而得到目的图案。但是在该方法中，抑制被剥离的Al系金属片的再附着，而且形成均匀且成品率好的大面积的图案是非常困难的。因此，作为上述层叠构造的形成方法，考虑应用光刻法和湿法蚀刻工艺。但是，在光刻法的图案化时，存在如下问题：显影剂渗入构成源极电极、漏极电极的Al系膜与氧化物半导体层之间，由于电化腐蚀而导致上述Al系膜剥离的可能性较高。
本发明着眼于这种情况而作，其目的在于提供一种布线构造及其制造方法、以及具备该布线构造的上述显示装置，关于该布线构造，能够在有机EL显示器、液晶显示器等显示装置中，使氧化物半导体层与构成诸如源极电极、漏极电极的Al系膜稳定地直接连接，并且在湿法工艺(例如上述光刻法)所用的电解质液(例如显影剂)中，氧化物半导体层与Al系膜之间难以产生电化腐蚀，能够抑制Al系膜的剥离。
用于解决问题的方案
本发明包括以下的方式。
(1)一种布线构造，在基板上从基板侧起依次具备薄膜晶体管的半导体层、和与所述半导体层直接连接的Al合金膜，
所述半导体层由氧化物半导体构成，
所述Al合金膜包含Ni以及Co中的至少一种。
(2)根据(1)中记载的布线构造，其中，所述Al合金膜与构成像素电极的透明导电膜直接连接。
(3)根据(1)或(2)中记载的布线构造，其中，所述Al合金膜包含0.1～2原子％的Ni以及Co中的至少一种。
(4)根据(1)～(3)中任意一项所记载的布线构造，其中，所述Al合金膜还包含Cu以及Ge中的至少一种。
(5)根据(4)中记载的布线构造，其中，所述Al合金膜包含0.05～2原子％的Cu以及Ge中的至少一种。
(6)根据(1)～(5)中任意一项所记载的布线构造，其中，所述氧化物半导体由包含从In、Ga、Zn、Ti以及Sn构成的群中选择的至少一种元素的氧化物构成。
(7)根据(1)～(6)中任意一项所记载的布线构造，其中，所述Al合金膜还含有从Nd、Y、Fe、Ti、V、Zr、Nb、Mo、Hf、Ta、Mg、Cr、Mn、Ru、Rh、Pd、Ir、Pt、La、Gd、Tb、Dy、Sr、Sm、Ge以及Bi构成的群中选择的至少一种。
(8)根据(7)中记载的布线构造，其中，所述Al合金膜含有从Nd、La以及Gd构成的群中选择的至少一种。
(9)根据(1)～(8)中任意一项所记载的布线构造，其中，薄膜晶体管的源极电极以及漏极电极的至少一个由所述Al合金膜构成。
(10)一种显示装置，其具备(1)～(9)中任意一项所记载的布线构造。
(11)一种(1)～(9)中任意一项所记载的布线构造的制造方法，
包括使所述半导体层成膜的工序以及使所述Al合金膜成膜的工序，
通过使所述Al合金膜的成膜时的基板温度为200℃以上、和/或
在所述Al合金膜的成膜后用200℃以上的温度进行热处理，
从而在所述半导体层和与其直接连接的所述Al合金膜的界面，使Ni以及Co的至少一种的一部分析出和/或浓化。
发明效果
根据本发明，在有机EL显示器、液晶显示器等的显示装置中，能够将表现高迁移率的且可以由非晶Si或poly-Si(多晶硅)以低温成膜的氧化物半导体层、和构成诸如源极电极、漏极电极的Al系膜直接连接，并且在显示装置的制造工序中的湿法工艺中，因为在上述直接连接的部分难以产生电化腐蚀，所以能够用简便的工艺制造可靠性高的布线构造(例如TFT基板)、以及包括该布线构造的显示装置。
附图说明
图1是表示本发明的实施方式1所涉及的布线构造(TFT基板)的结构的概略剖面说明图。
图2是表示本发明的实施方式2所涉及的布线构造(TFT基板)的结构的概略剖面说明图。
图3(a)～(f)是按顺序表示图1所示的布线构造的制造工序的一例的说明图。
图4(a)～(g)是按顺序表示图2所示的布线构造的制造工序的一例的说明图。
具体实施方式
本发明人进行了用于解决所述课题的专心研究，其结果发现了若是从基板侧起依次包括薄膜晶体管的半导体层、和与所述半导体层直接连接的Al合金膜的布线构造，其中，所述半导体层由氧化物半导体构成，并且使所述Al合金膜为包含Ni和/或Co的合金膜，则能够使半导体层与构成诸如源极电极、漏极电极的所述Al合金膜稳定地直接连接，此外在湿法工艺所使用的显影剂等的电解质液中，在上述半导体层与Al合金膜之间难以产生电化腐蚀，能够抑制膜剥离。
以下，参照附图来说明本发明所涉及的布线构造及其制造方法的优选实施方式，但是本发明不限定于此。
图1是说明本发明所涉及的布线构造的优选实施方式(实施方式1)的概略剖面说明图。图1所示的TFT基板9是底栅极型，具有从基板1侧依次层叠了栅极电极2、栅极绝缘膜3、半导体层4、源极电极5/漏极电极6、保护层7的构造。
此外图2是说明本发明所涉及的布线构造的另一优选实施方式(实施方式2)的概略剖面说明图。图2所示的TFT基板9’也是底栅极型，具有从基板1侧依次层叠了栅极电极2、栅极绝缘膜3、半导体层4、沟道保护层8、源极电极5/漏极电极6、保护层7的构造。
作为本发明中所使用的半导体层4，只要是用于液晶显示装置等的氧化物半导体则没有特别限定，例如采用由包含从In、Ga、Zn、Ti以及Sn所构成的群中选择的至少一种元素的氧化物构成的半导体。具体而言，作为上述氧化物，可以列举In氧化物、In-Sn氧化物、In-Zn氧化物、In-Sn-Zn氧化物、In-Ga氧化物、Zn-Sn氧化物、Zn-Ga氧化物、In-Ga-Zn氧化物、Zn氧化物、Ti氧化物等的透明氧化物以及在Zn-Sn氧化物中掺杂了Al、Ga的AZTO、GZTO。
与所述半导体层直接连接的Al合金膜(实施方式1、2中的源极电极5和/或漏极电极6)使用包含Ni和/或Co的合金膜。如此通过使其含有Ni和/或Co，能够使构成源极电极5和/或漏极电极6的Al合金膜与半导体层4的接触电阻降低。此外能够抑制上述的电化腐蚀，能够抑制膜剥离。
为了充分发挥这种效果，优选使Ni和/或Co的含有量(单独包含Ni、Co时是单独的含有量，在包含两者时是合计量)大致为0.1原子％以上。更优选为0.2原子％以上，进一步优选为0.5原子％以上。另一方面，若上述元素的含有量过多，则Al合金膜的电阻率有可能上升，所以优选使其上限为2原子％，更优选为1原子％。
作为本发明中所使用的上述Al合金膜，包含上述量的Ni和/或Co，剩余部分是Al以及不可避免的杂质。
在上述Al合金膜中还可以使其含有0.05～2原子％的Cu和/或Ge。这些是有利于触点电阻进一步降低的元素，可以单独添加，也可以一起添加双方。为了充分发挥这种效果，优选使上述元素的含有量(单独包含Cu、Ge时是单独的含有量，在包含双方时是合计量)大致为0.05原子％以上。更优选为0.1原子％以上，进一步优选为0.2原子％以上。另一方面，若上述元素的含有量过多，则Al合金膜的电阻率有可能上升，所以优选使其上限为2原子％，更优选为1原子％。
在上述Al合金膜中，作为其他合金成分，允许将提高耐热性的元素(Nd、Y、Fe、Ti、V、Zr、Nb、Mo、Hf、Ta、Mg、Cr、Mn、Ru、Rh、Pd、Ir、Pt、La、Gd、Tb、Dy、Sr、Sm、Ge、Bi的至少一种)添加合计为0.05～1原子％，优选为0.1～0.5原子％，更优选为0.2～0.35原子％。
作为所述提高耐热性的元素，优选从Nd、La以及Gd构成的群中选择的至少一种。
上述Al合金膜中的各合金元素的含有量能够通过例如ICP发光分析(感应耦合等离子体发光分析)法求出。
在上述实施方式1、2中，对于源极电极和/或漏极电极采用本发明的Al合金膜，对于其他布线部(例如栅极电极2)的成分组成没有特别限定，但是栅极电极、扫描线(未图示)、信号线中的漏极布线部(未图示)也可以由上述Al合金膜构成，在该情况下，能够使TFT基板中的Al合金布线全部为同一成分组成。
此外，本发明的布线构造不仅能够用于上述实施方式1、2那样的底栅极型基板，在顶栅极型的TFT基板中也可以采用。
对于基板1，只要是液晶显示装置等中所使用的基板则没有特别限定。代表性的是以玻璃基板等为代表的透明基板。对于玻璃基板的材料，只要是用于显示装置的材料则没有特别限定，例如可以列举：无碱玻璃、高应变点玻璃、钠钙玻璃等。或者可以列举金属箔等的基板、亚胺树脂等的耐热性的树脂基板。
作为栅极绝缘膜3、保护层7、沟道保护层8，可以列举有电介质(例如SiN、SiON、SiO2)构成。优选是SiO2或者SiON。但是，因为氧化物半导体在还原气氛下其优异特性劣化，所以推荐使用能够在氧化气氛下进行成膜的SiO2或者SiON。
作为构成像素电极的透明导电膜(图1、2中未图示)，列举在液晶显示装置等中通常使用的氧化物导电膜，代表性地例示非晶ITO、poly-ITO、IZO、ZnO。
此外，构成像素电极的透明导电膜优选与所述Al合金膜直接连接。
本发明优选如下方式：在氧化物半导体层4和与其直接连接的所述Al合金膜(例如源极电极5和/或漏极电极6)的界面
·析出包含Ni和/或Co的析出物；和/或
·形成包含Ni和/或Co的浓化层。
通过作为电阻低的区域而部分地或者全面地形成这种析出物、浓化层，能够大幅降低半导体层4与构成源极电极5和/或漏极电极6的Al合金膜的接触电阻。
上述Ni和/或Co的析出和/或浓化，能够通过如下处理来实现：
使上述Al合金膜的成膜时的基板温度(以下称为“成膜温度”)为200℃以上；和/或在所述Al合金膜的成膜后用200℃以上的温度进行热处理。
优选使上述Al合金膜的成膜温度为200℃以上，更优选使上述Al合金膜的成膜温度为200℃以上、并且在所述Al合金膜的成膜后用200℃以上的温度进行热处理。
在任一种情况下都优选为250℃以上。另外，即使进一步提高上述基板温度、加热温度，Ni和/或Co的析出/浓化带来的触点电阻率的降低效果也会饱和。从基材的耐热温度等的观点出发，优选使上述基板温度、加热温度为300℃以下。优选在200℃以上的加热时间为5分钟以上且60分钟以下。
在所述Al合金膜的成膜后进行的加热(热处理)，既可以是以所述析出/浓化为目的而进行的处理，也可以是所述Al合金膜形成后的热历史(例如，使保护层成膜的工序)满足所述温度/时间。
在制造本发明的布线构造时，除了满足本发明的规定，并且使Al合金膜的成膜条件和/或热处理/热历史条件为上述推荐的条件以外，没有特别限定，可以采用显示装置的一般性的工序。
以下，参照图3(a)～(f)来说明所述图1所示的TFT基板的制造方法的一例。在图3(a)～(f)中，标注与所述图1相同的参照符号。另外，以下是作为制造方法的一例而说明的，本发明不限定于此(对于下述图4也相同)。
首先，在玻璃基板1上，使用溅射法，层叠膜厚200nm左右的Al合金膜(例如Al-2at％(原子％)Ni-0.35at％La合金膜)。通过对该Al合金膜进行图案化，形成栅极电极2(参照图3(a))。此时，在后述的图3(b)中，为了使栅极绝缘膜3的覆盖率变好，可以预先将构成栅极电极2的Al合金膜的边缘蚀刻为约30°～40°的锥状。
接下来，作为栅极绝缘膜3，通过CVD法形成膜厚300nm左右的SiN膜。进而，作为半导体层4，在Ar和O2的混合气体气氛(氧含有量1vol％)中，在基板温度为室温的条件下，使用组成例如为In∶Ga∶Zn(原子比)＝1∶1∶1的溅射靶，进行反应性溅射，从而形成由a-lGZO构成的氧化物半导体层(膜厚30nm左右)(参照图3(b))。
接下来，进行光刻法，使用草酸蚀刻a-IGZO膜，形成半导体层(氧化物半导体层)4(参照图3(c))。
接下来进行Ar等离子体处理。该Ar等离子体处理能够得到半导体层4与后述的构成源极电极5/漏极电极6的Al合金膜的欧姆接触，能够改善半导体层4和上述Al合金膜的接触性。详细而言，在使上述Al合金膜成膜之前，通过在半导体层4和该Al合金膜的接触界面部分预先照射Ar等离子体，从而在等离子体所被照射的部分产生氧欠缺，能够提高导电性从而改善与上述Al合金膜的接触性。
在进行了上述Ar等离子体处理后，利用溅射法，以成膜温度200℃以上，形成膜厚200nm左右的Al合金膜(例如Al-2at％Ni-0.35at％La合金膜)。或者在进行了上述Ar等离子体处理后，利用溅射法以例如成膜温度150℃形成膜厚200nm左右的所述Al合金膜，之后，例如以250℃进行30分钟的热处理(参照图3(d))。
通过对所述Al合金膜实施光刻法以及蚀刻，从而形成源极电极5、漏极电极6(参照图3(e))。
然后，可以利用CVD法形成由SiO2构成的保护层7从而得到图1的TFT基板9(参照图3(f))。
下面，参照图4(a)～(g)来说明所述图2所示的TFT基板的制造方法的一例。在图4(a)～(g)中标注了与所述图2相同的参照符号。
首先，在玻璃基板1上，使用溅射法，层叠膜厚200nm左右的Al合金膜(例如Al-2at％Ni-0.35at％La合金膜)。通过对该Al合金膜进行图案化，形成栅极电极2(参照图4(a))。此时，在后述的图4(b)中，为了使栅极绝缘膜3的覆盖率变得良好，可以预先将构成栅极电极2的Al合金膜的边缘蚀刻为约30°～40°的锥状。
接下来，作为栅极绝缘膜3，通过CVD法形成膜厚300nm左右的SiN膜。进而，作为半导体层4，在Ar和O2的混合气体气氛(氧含有量1vol％)中，在基板温度为室温的条件下，使用组成例如为In∶Ga∶Zn(原子比)＝1∶1∶1的溅射靶，进行反应性溅射，从而形成由a-IGZO构成的氧化物半导体层(膜厚30nm左右)(参照图4(b))。
接下来，进行光刻法，使用草酸蚀刻a-IGZO膜，形成半导体层(氧化物半导体层)4(参照图4(c))。
接下来，利用CVD法形成膜厚100nm左右的SiO2膜，将栅极电极作为掩膜，从玻璃基板背面(没有形成栅极电极等的面)进行曝光来进行光刻法，通过干法蚀刻形成沟道保护层8(参照图4(d))。
在与所述实施方式1的情况同样地进行了Ar等离子体处理后，利用溅射法，以成膜温度200℃以上，形成膜厚200nm左右的Al合金膜(例如Al-2at％Ni-0.35at％La合金膜)。或者在与所述实施方式1的情况同样地进行了Ar等离子体处理后，利用溅射法以例如成膜温度150℃形成膜厚200nm左右的所述Al合金膜，之后，例如以250℃进行30分钟的热处理(参照图4(e))。
通过对所述Al合金膜实施光刻法和蚀刻，从而形成源极电极5、漏极电极6(参照图4(f))。
然后，可以利用CVD法形成由SiO2构成的保护层7从而得到图2的TFT基板9’(参照图4(g))。
使用如此得到的TFT基板，例如，可以通过一般进行的方法来完成显示装置。
实施例
以下，列举实施例来更具体地说明本发明，但是本发明不受以下的实施例限制，当然可以在能够符合上述/下述的主旨的范围内适当地施加变更，那些都被包含在本发明的技术范围内。
(1)关于金属膜的种类和触点电阻
使用如下述那样制作的TLM元件，利用TLM法调查了纯Al膜、或者Al-2at％Ni-0.35at％La合金膜与氧化物半导体层之间的触点电阻。
详细而言，首先，在玻璃基板(康宁(CORNING)公司制Eagle2000)的表面，在Ar和O2的混合气体氛围(氧含有量1vol％)中，以基板温度为室温的条件，使用组成为In∶Ga∶Zn(原子比)＝1∶1∶1的溅射靶，进行溅射，从而形成由a-I GZO构成的氧化物半导体层(膜厚30nm)。
接下来，通过CVD法形成200nm的SiO2膜，并且通过光刻法，进行与源极电极/漏极电极的接触部分的图案化，利用RIE蚀刻装置，通过Ar/CHF3等离子体进行了接触孔蚀刻。
接下来，进行灰化(ashing)去除抗蚀剂表面的反应层后，接着利用剥离液(东京应化工业(株)制的TOK106)完全地剥离抗蚀剂。
然后，作为源极电极/漏极电极，形成了膜厚200nm的纯Al膜、或者Al-2at％Ni-0.35at％La合金膜。此时的成膜条件都采用：气氛气体＝氩气、压力＝2mTorr、基板温度＝室温或者200℃。此外，对于一部分样品，在成膜后还实施了250℃、30分钟的热处理。
接下来，通过光刻法形成TLM元件的图案，将抗蚀剂作为掩膜，蚀刻上述纯Al膜、或者Al-2at％Ni-0.35at％La合金膜，通过剥离抗蚀剂，从而得到了包括多个电极、并且相连电极间的距离各种各样的TLM元件。上述TLM元件的图案，采用了间隙为10μm、20μm、30μm、40μm、50μm分度(pitch)、150μm宽×300μm长的图案。
使用如此获得的TLM元件，测量多个电极间的电流电压特性，求出了各电极间的电阻值。根据如此得到的各电极间的电阻值与电极间距离的关系，求出了触点电阻率(TLM法)。
对于上述测量，各金属膜制作3个TLM元件，测量上述触点电阻率求出平均值。表1中示出该结果。
[表1]
由表1能够如下地进行考察。即，可知：在纯Al膜的情况下，通过成膜后实施热处理(表1的No.2、6)，与没有实施热处理的情况(表1的No.1、5)相比，触点电阻率大幅增加，表现出了高电阻率。
与此相对，可知在Al-2at％Ni-0.35at％La合金膜的情况下，以基板温度200℃成膜并且实施了热处理的情况(表1的No.8)，触点电阻率平均为2.6×10-5Ω·cm2，十分小，并且偏差也得到抑制。
(2)其次，为了调查Al合金膜的种类以及热处理条件与电化腐蚀耐性以及触点电阻的关系，进行了下述试验。
(2-1)剥离试验(电化腐蚀耐性的评价)
以如下方式进行了电化腐蚀耐性的评价。即，在与上述(1)同样地成膜的氧化物半导体(a-lGZO)层上，使成膜时的基板温度和成膜后的热处理温度如表2所示那样，此外与上述(1)同样地形成了纯Al膜或者表1所示的各种Al合金膜(膜厚都是200nm)。之后，涂敷抗蚀剂，用紫外线曝光，用含有TMAH2.38％的显影剂进行显影后，用丙酮去除抗蚀剂，通过光学显微镜观察，观察了分布在整个基板上的100μm方块的图案部有无剥离。
详细而言，通过显微镜照片的图像处理，在图像上将网格(mesh)切为5μm的方块，将即使方块的一部分发生了剥离的部分也被计数为“剥离”，将全部方块数中的剥离部分的方块数的比例作为“剥离率”来数值化。
然后，针对上述剥离率，如下所述地进行判断来评价电化腐蚀耐性。在表2中示出该结果。
A...剥离率为0％
B...剥离率为大于0％且20％以下
C...剥离率为大于20％
(2-2)触点电阻率的测量
与上述(1)同样地制作TLM元件，通过TLM法测量了触点电阻率。针对上述触点电阻率，基于下述评价基准进行判断，评价了氧化物半导体层和Al合金膜的触点电阻。作为氧化物半导体层，除了由上述(1)使用的IGZO(In∶Ga∶Zn(原子比)＝1∶1∶1)以外，还使用IGZO(In∶Ga∶Zn(原子比)＝2∶2∶1)、ZTO(Zn∶Sn(原子比)＝2∶1)测量了触点电阻率。
另外，IGZO(2∶2∶1)和ZTO(2∶1)的成膜条件是：气氛气体＝Ar气体、压力＝5mTorr、基板温度＝25℃(室温)、膜厚＝100nm。
在表3中示出结果。
(触点电阻率评价基准)
A...触点电阻率小于1×10-2Ωcm2
B...触点电阻率为1×10-2Ωcm2以上1×100Ωcm2以下
C...触点电阻率大于1×100Ωcm2
[表2]
※数值是Al合金膜中所占的比例(原子％)
[表3]
No. 与IGZO(1∶1∶1)的触点电阻 与IGZO(2∶2∶1)的触点电阻 与ZTO的触点电阻
1 A A A
2 B B B
3 C C C
4 A A A
5 C C C
6 C C C
7 A A A
8 B B B
9 A A A
10 A A A
11 A A A
12 A A A
13 B B B
14 A A A
15 A A A
16 A A A
17 B B B
18 B B B
19 B B B
20 A A A
21 B B B
22 A A A
23 B B B
24 A A A
25 A A A
26 A A A
27 A A A
28 A A A
29 B B B
30 A A A
31 A A A
32 A A A
33 A A A
34 B B B
35 A A A
36 A A A
37 A A A
38 B B B
39 A A A
40 A A A
41 A A A
由表2、表3可以如下地进行考察。即，可知为了抑制在光刻法的工序的Al合金膜的剥离，并且实现低触点电阻，优选采用包含Ni和/或Co的Al合金膜，并且使该Al合金膜的成膜时的基板温度为200℃以上。另外，在成膜温度小于200℃的情况下，若在成膜后以200℃以上的温度实施热处理，则触点电阻率具有稍稍变高的倾向。与此相对，若如上所述地以基板温度为200℃以上成膜，则即使在成膜后以200℃以上的温度实施了热处理的情况下，也表现低触点电阻。
尤其在对Al-2at％Ni-0.35at％La合金膜(表2的No.16～27)进行考察时，如下所示。即，在成膜温度小于200℃的情况下，之后不实施热处理(No.16、20、22)、或者热处理温度小于200℃时(No.17)，可以看出电化腐蚀耐性具有稍稍变差的倾向。
此外，在成膜温度小于200℃、并且实施了热处理的情况下(No.17～19、21、23)，可以看出触点电阻率具有1×10-2Ω·cm2以上变高的倾向。
与此相对，在成膜时的基板温度为200℃以上、之后不实施热处理的情况下(No.24)，在光刻法下没有产生剥离。此外，触点电阻也表现6×10-5Ω·cm2的低的值。
此外可知，在成膜时的基板温度为200℃以上、之后又实施了热处理的情况下，可以实现低触点电阻(No.25～27)。尤其通过使成膜时的基板温度为200℃以上、并且以200℃以上的温度实施热处理(No.26、27)，触点电阻率充分降低，为2×10-5Ω·cm2。如此通过以基板温度200℃以上进行成膜，能够防止光刻法下的剥离、并且实现低触点电阻。此外可知，为了实现更低的触点电阻率，期望以基板温度200℃以上成膜后，再用200℃以上的温度实施热处理。
另外，根据上述剥离法，纯Al膜与a-IGZO层的触点电阻，即使不实施热处理而低至3×10-5Ω·cm2，但是在进行光刻法时，有产生剥离的情况。进而若用250℃以上的温度实施热处理，则不仅产生剥离，而且触点电阻率也变高为1×100Ω·cm2以上。
此外针对Al-0.1at％Ni-0.5at％Ge-0.27at％Nd合金(表2的No.37～41)进行考察时如下所示。即，可以看出在成膜温度小于200℃的情况下，之后不实施热处理(No.37)时，电化腐蚀耐性具有稍稍变差的倾向。
此外，在成膜温度小于200℃、并且实施了热处理的情况下(No.38)，可以看出触点电阻率具有稍稍变高的倾向。
与此相对，在使成膜时的基板温度为200℃以上、之后不实施热处理的情况下(No.39)，没有产生在光刻法下的剥离。此外，触点电阻也表现低的值。
此外可知，在使成膜时的基板温度为200℃以上、之后再实施了热处理的情况下，也能够实现低触点电阻(No.40、41)。尤其通过使成膜时的基板温度为200℃以上、并且用200℃以上的温度实施热处理，触点电阻率表现出了十分低的值。如此，通过以基板温度200℃以上进行成膜，能够防止光刻法下的剥离，并且实现低触点电阻。此外可知，为了实现更低的触点电阻率，期望在以基板温度200℃以上成膜后，再用200℃以上的温度实施热处理。
详细地并且参照特定的实施方式说明了本申请，但是本领域的技术人员可知，在不脱离本发明的精神和范围的情况下可以实施各种变更、修正。
本申请基于2009年7月27日申请的日本专利申请(特愿2009-174416)，并且在此作为参考取入其内容。
产业上的可利用性
根据本发明，在有机EL显示器、液晶显示器等的显示装置中，能够将表现高迁移率、并且可以由非晶Si或poly-Si以低温成膜的氧化物半导体层、和构成诸如源极电极、漏极电极的Al系膜直接连接，并且在显示装置的制造工序中的湿法工艺中，因为在上述直接连接的部分难以产生电化腐蚀，所以能够用简便的工艺制造可靠性高的布线构造(例如TFT基板)、以及包括该布线构造的显示装置。
符号说明
1  基板
2  栅极电极
3  栅极绝缘膜
4  半导体层
5  源极电极
6  漏极电极
7  保护层
8  沟道保护层
9、9’  TFT基板

Claims (10)

1.一种布线构造，在基板上从基板侧依次具备薄膜晶体管的半导体层、和与所述半导体层直接连接的Al合金膜，
所述半导体层由氧化物半导体构成，
所述Al合金膜包含Ni以及Co中的至少一种，
所述Al合金膜还包含Cu以及Ge中的至少一种，
在所述半导体层和所述Al合金膜的界面，使Ni以及Co的至少一种的一部分浓化，形成浓化层。
2.根据权利要求1所述的布线构造，其中，
所述Al合金膜与构成像素电极的透明导电膜直接连接。
3.根据权利要求1所述的布线构造，其中，
所述Al合金膜包含0.1～2原子％的Ni以及Co中的至少一种。
4.根据权利要求1所述的布线构造，其中，
所述Al合金膜包含0.05～2原子％的Cu以及Ge中的至少一种。
5.根据权利要求1所述的布线构造，其中，
所述氧化物半导体由包含从In、Ga、Zn、Ti以及Sn构成的群中选择的至少一种元素的氧化物构成。
6.根据权利要求1所述的布线构造，其中，
所述Al合金膜还含有从Nd、Y、Fe、Ti、V、Zr、Nb、Mo、Hf、Ta、Mg、Cr、Mn、Ru、Rh、Pd、Ir、Pt、La、Gd、Tb、Dy、Sr、Sm以及Bi构成的群中选择的至少一种。
7.根据权利要求6所述的布线构造，其中，
所述Al合金膜含有从Nd、La以及Gd构成的群中选择的至少一种。
8.根据权利要求1所述的布线构造，其中，
薄膜晶体管的源极电极以及漏极电极的至少一个由所述Al合金膜构成。
9.一种显示装置，具备权利要求1所述的布线构造。
10.一种布线构造的制造方法，用于制造权利要求1所述的布线构造，
包括使所述半导体层成膜的工序以及使所述Al合金膜成膜的工序，
通过使所述Al合金膜的成膜时的基板温度为200℃以上、和/或
在所述Al合金膜的成膜后用200℃以上的温度进行热处理，
从而在所述半导体层和与该半导体层直接连接的所述Al合金膜的界面，使Ni以及Co的至少一种的一部分浓化。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
JP5723262B2 (ja) 2010-12-02 2015-05-27 株式会社神戸製鋼所 薄膜トランジスタおよびスパッタリングターゲット
JP5719610B2 (ja) 2011-01-21 2015-05-20 三菱電機株式会社 薄膜トランジスタ、及びアクティブマトリクス基板
JP5977569B2 (ja) 2011-04-22 2016-08-24 株式会社神戸製鋼所 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
US9362313B2 (en) 2012-05-09 2016-06-07 Kobe Steel, Ltd. Thin film transistor and display device
JP6068232B2 (ja) 2012-05-30 2017-01-25 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
TWI532187B (zh) 2012-06-06 2016-05-01 Kobe Steel Ltd Thin film transistor
JP6002088B2 (ja) 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ
JP2014225626A (ja) 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP6134230B2 (ja) 2012-08-31 2017-05-24 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP6077978B2 (ja) * 2012-12-28 2017-02-08 株式会社神戸製鋼所 薄膜トランジスタおよびその製造方法
US20150295058A1 (en) * 2012-12-28 2015-10-15 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Thin-film transistor and manufacturing method therefor
DE102014208859B4 (de) 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
KR101919212B1 (ko) 2014-01-15 2018-11-15 가부시키가이샤 고베 세이코쇼 박막 트랜지스터
US20180318414A1 (en) 2015-01-12 2018-11-08 Children's Medical Center Corporation Pro-Inflammatory and Adjuvant Functions of Toll-Like Receptor 4 Antagonists
JP2017033963A (ja) * 2015-07-28 2017-02-09 株式会社神戸製鋼所 薄膜トランジスタ
KR20220033650A (ko) * 2020-09-09 2022-03-17 삼성디스플레이 주식회사 반사 전극 및 이를 포함하는 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006201636A (ja) * 2005-01-21 2006-08-03 Sharp Corp 画像形成装置
WO2008066030A1 (en) * 2006-11-30 2008-06-05 Kabushiki Kaisha Kobe Seiko Sho Al ALLOY FILM FOR DISPLAY DEVICE, DISPLAY DEVICE, AND SPUTTERING TARGET
WO2008096768A1 (ja) * 2007-02-09 2008-08-14 Idemitsu Kosan Co., Ltd. 薄膜トランジスタの製造方法、薄膜トランジスタ、薄膜トランジスタ基板及び画像表示装置と、画像表示装置と、半導体デバイス
CN101335203A (zh) * 2007-06-26 2008-12-31 株式会社神户制钢所 层叠构造及其制造方法
WO2009091004A1 (ja) * 2008-01-16 2009-07-23 Kabushiki Kaisha Kobe Seiko Sho 薄膜トランジスタ基板および表示デバイス

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4117001B2 (ja) * 2005-02-17 2008-07-09 株式会社神戸製鋼所 薄膜トランジスタ基板、表示デバイス、および表示デバイス用のスパッタリングターゲット
US7411298B2 (en) * 2005-08-17 2008-08-12 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices
JP4170367B2 (ja) * 2006-11-30 2008-10-22 株式会社神戸製鋼所 表示デバイス用Ａｌ合金膜、表示デバイス、及びスパッタリングターゲット
JP2009010052A (ja) * 2007-06-26 2009-01-15 Kobe Steel Ltd 表示装置の製造方法
JP5215620B2 (ja) * 2007-09-12 2013-06-19 三菱電機株式会社 半導体デバイス、表示装置及び半導体デバイスの製造方法
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP4611417B2 (ja) * 2007-12-26 2011-01-12 株式会社神戸製鋼所 反射電極、表示デバイス、および表示デバイスの製造方法
KR101425131B1 (ko) * 2008-01-15 2014-07-31 삼성디스플레이 주식회사 표시 기판 및 이를 포함하는 표시 장치
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006201636A (ja) * 2005-01-21 2006-08-03 Sharp Corp 画像形成装置
WO2008066030A1 (en) * 2006-11-30 2008-06-05 Kabushiki Kaisha Kobe Seiko Sho Al ALLOY FILM FOR DISPLAY DEVICE, DISPLAY DEVICE, AND SPUTTERING TARGET
WO2008096768A1 (ja) * 2007-02-09 2008-08-14 Idemitsu Kosan Co., Ltd. 薄膜トランジスタの製造方法、薄膜トランジスタ、薄膜トランジスタ基板及び画像表示装置と、画像表示装置と、半導体デバイス
CN101335203A (zh) * 2007-06-26 2008-12-31 株式会社神户制钢所 层叠构造及其制造方法
WO2009091004A1 (ja) * 2008-01-16 2009-07-23 Kabushiki Kaisha Kobe Seiko Sho 薄膜トランジスタ基板および表示デバイス

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