TWI496197B - Wiring structure - Google Patents

Wiring structure Download PDF

Info

Publication number
TWI496197B
TWI496197B TW100136974A TW100136974A TWI496197B TW I496197 B TWI496197 B TW I496197B TW 100136974 A TW100136974 A TW 100136974A TW 100136974 A TW100136974 A TW 100136974A TW I496197 B TWI496197 B TW I496197B
Authority
TW
Taiwan
Prior art keywords
film
oxide semiconductor
pure
thin film
metal
Prior art date
Application number
TW100136974A
Other languages
English (en)
Other versions
TW201234433A (en
Inventor
Takeaki Maeda
Toshihiro Kugimiya
Original Assignee
Kobe Steel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kobe Steel Ltd filed Critical Kobe Steel Ltd
Publication of TW201234433A publication Critical patent/TW201234433A/zh
Application granted granted Critical
Publication of TWI496197B publication Critical patent/TWI496197B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

配線構造
本發明關於液晶顯示裝置、有機EL顯示裝置等平板式面板顯示器使用之配線構造，關於作為半導體層而具有氧化物半導體層的配線構造之適用技術。
液晶顯示裝置為代表的顯示裝置之配線材料廣泛使用容易加工、電阻亦低的Al(鋁)合金膜。最近，隨著顯示裝置大型化及高畫質化而可以適用之顯示裝置配線材料，較Al為低電阻的銅(Cu)漸漸被注目。Al之電阻係數為2.5×10-5 Ω‧cm，相對於此，Cu之電阻係數為較低之1.6×10-5 Ω‧cm。
氧化物半導體作為顯示裝置使用之半導體層而被注目。和泛用之非晶質矽(a-Si)比較，氧化物半導體具有高的電子移動度，光學能隙大，能低溫成膜，因此被期待作為需要大型、高解像度、高速驅動的次世代顯示器或低耐熱性樹脂基板等之適用。
氧化物半導體係包含由In、Ga、Zn、Sn構成之群選出之其中至少一種元素，例如有含In氧化物半導體(In-Ga-Zn-O、In-Zn-Sn-O、In-Zn-O等)為代表。或者，不包含稀少金屬之In，可以減低材料成本，適合大量生產的氧化物半導體，被提案者有含Zn氧化物半導體(Zn-Sn-O、Ga-Zn-Sn-O等)(例如專利文獻1)。
[習知技術文獻]
[專利文獻]
專利文獻1：特開2004-163901號公報
但是，例如使用氧化物半導體作為頂部閘極型TFT之半導體層時，以和該氧化物半導體直接連接的方式，使用Cu膜作為源極電極或汲極電極之電極之配線材料，則Cu擴散至氧化物半導體層而導致TFT特性劣化之問題存在。因此，於氧化物半導體與Cu膜之間設置防止Cu朝氧化物半導體擴散之阻障金屬為必要者，但是作為阻障金屬使用之Ti、Hf、Zr、Mo、Ta、W、Nb、V、Cr等高融點金屬存在以下問題。
例如使用Ti、Hf、Zr等氧化物產生自由能之負的絕對值大的高融點金屬時，熱處理後引起和底層之氧化物半導體間之氧化還原反應，引起氧化物半導體之組成變動，對TFT特性帶來不良影響之同時，產生Cu膜剝離之問題。
另外，使用Mo、Ta、W、Nb、V、Cr等氧化物產生自由能之負的絕對值小的高融點金屬時，不會如上述Ti引起和底層氧化物半導體薄膜間之氧化還原反應，不會引起氧化物半導體薄膜之組成變動。但是，彼等金屬和底層氧化物半導體薄膜間之蝕刻選擇比不存在(換言之，選擇性僅蝕刻上層高融點金屬，不會蝕刻到下層之氧化物半導體薄膜之所謂蝕刻選擇比小)，因此使用氧系列蝕刻液等進行濕蝕刻形成配線圖案時，因為蝕刻而導致下層之氧化物半導體薄膜同時被蝕刻之問題。其對策通常如圖1所示，採取在氧化物半導體薄膜4之通道層上，設置作為保護層之SiO2 等之絕緣體的阻蝕層12的方法。但是，該方法之工程複雜，需要阻蝕層加工專用之光罩，存在著大幅增加製造TFT之工程之缺點。
上述濕蝕刻時之阻蝕層導入伴隨著生產性降低雖程度之差異，於Ti等高融點金屬亦出現。
彼等問題不限定於Cu，使用鋁膜之配線材料亦同樣出現。
為解決使用上述任一高融點金屬阻障金屬層共通出現之上述問題，期待著能提供不設置阻蝕層亦具有極佳微細加工特性的配線構造。
另外，特別是期待著能提供，使用Ti等高融點金屬阻障金屬層時，不僅能解決上述問題，熱處理後不會引起氧化物半導體之組成變動，TFT特性亦良好，而且例如構成源極電極或汲極電極之金屬配線膜之剝離問題不會產生之配線構造。亦即，期待著提供氧化物半導體與金屬配線膜間之穩定界面可以形成的配線構造。
本發明有鑑於上述問題，第1目的在於提供，在有機EL顯示器或液晶顯示器等顯示裝置中，無須新設阻蝕層亦能達成良好之微細加工特性的配線構造，以及具備該配線構造的上述顯示裝置。
本發明第2目的在於提供，在有機EL顯示器或液晶顯示器等顯示裝置中，氧化物半導體層與例如構成源極電極或汲極電極之金屬配線膜間的穩定界面可以形成的配線構造，以及具備該配線構造的上述顯示裝置。
本發明提供以下之配線構造及顯示裝置。
(1)依序具有：基板，薄膜電晶體之半導體層，及金屬配線膜等，於上述半導體層與上述金屬配線膜之間具有阻障層的配線構造；上述半導體層由氧化物半導體構成；上述阻障層具有高融點金屬系薄膜與Si薄膜之積層構造；上述Si薄膜係直接連接於上述半導體層。
(2)於(1)之配線構造中，上述高融點金屬系薄膜，係由純Ti薄膜、Ti合金薄膜、純Mo薄膜、或Mo合金薄膜構成者。
(3)於(1)或(2)之配線構造中，上述Si薄膜之膜厚為3～30nm。
(4)於(1)～(3)之任一配線構造中，上述金屬配線膜，係由純Al膜、包含90原子%以上之Al的Al合金膜、純Cu膜、或包含90原子%以上之Cu的Cu合金膜構成者。
(5)於(1)～(4)之任一配線構造中，上述氧化物半導體係由氧化物構成者，該氧化物為包含從In、Ga、Zn及Sn構成之群選出之至少一種元素者。
(6)具備(1)～(5)之任一配線構造的顯示裝置。
本發明人為提供可以在構成源極電極或汲極電極等之電極用金屬配線膜與氧化物半導體層(由基板側看，氧化物半導體層在下，金屬配線膜在上被配置)間形成穩定界面，而且省略阻蝕層亦可具有良好之微細加工特性的配線構造，經過種種檢討。結果，於底層氧化物半導體層與金屬配線膜之間存在有高融點金屬阻障金屬層的習知構造中，使上述高融點金屬阻障金屬層與上述氧化物半導體層之間存在Si薄膜，構成為Si薄膜直接連接於氧化物半導體層，如此則，(i)可以抑制使用Ti等高融點金屬阻障金屬層時出現的和氧化物半導體間之氧化還原反應之同時，可抑制構成金屬配線膜之金屬朝氧化物半導體之擴散及構成氧化物半導體之元素之朝金屬配線膜擴散。而且(ii)上述Si薄膜亦作為濕蝕刻時的阻障層機能，可以保護TFT之通道部氧化物半導體免受濕蝕刻時之損傷，因此可獲得具有良好之微細加工特性及微細加工後之TFT特性的配線構造，而完成本發明。
上述說明之本發明之配線構造，係於氧化物半導體層與金屬配線膜之間，具有由高融點金屬系薄膜與Si薄膜之積層構造構成，Si薄膜直接連接於氧化物半導體層的阻障層為其特徵。作為高融點金屬系薄膜而使用Ti等之阻障金屬層時，可獲得上述(i)及(ii)之效果，作為高融點金屬系薄膜而使用Mo或Ta等之阻障金屬層時，可獲得上述(ii)之效果。
(使用5遮罩製程的第1實施形態)
以下使用圖2、3說明使用5遮罩製程的本發明配線構造之第1實施形態。本實施形態及如後述說明之第2實施形態中，假設為使用液晶顯示裝置之製程例，但本發明不限定於此，例如使用於有機EL顯示裝置時，當然製程之遮罩數等會有不同。於圖2，係對構成源極/汲極電極5的金屬配線膜及高融點金屬系薄膜9進行濕蝕刻後，對Si薄膜10實施乾蝕刻而形成通道部及TFT以外之部分(以下稱開口部)，相對於此，於圖3，係對Si薄膜10實施氧化(非導體化)成為Si氧化膜11而形成通道部及開口部，僅此點不同，其他配線構造均相同。
圖2、圖3及如後述說明之配線構造之製造方法僅為本發明較佳實施形態之一，但不限定於此。例如圖2、圖3表示底部閘極型構造之TFT，但不限定於此，亦可為在氧化物半導體層上依序具備閘極絕緣膜及閘極電極的頂部閘極型構造之TFT。另外，以下說明之例係使用Ti薄膜作為高融點金屬阻障金屬層(高融點金屬系薄膜)9，但不限定於此，亦可使用Ti以外之泛用之高融點金屬。
如圖2、3所示，本發明第1實施形態之配線構造，係於基板1上形成閘極電極2及閘極絕緣膜3，於其上形成氧化物半導體層4，於氧化物半導體層4上形成源極/汲極電極5，於其上形成保護膜(絕緣膜)6。藉由接觸孔7使透明導電膜8電連接於汲極電極5。
上述配線構造之特徵部分，係於源極/汲極電極5與氧化物半導體層4之間具有Ti等高融點金屬系薄膜9及Si薄膜10。如圖2、3所示，Si薄膜10直接連接於氧化物半導體層4。Si薄膜10具有抑制源極/汲極電極形成以後之熱履歷(保護層形成等)引起之和底層氧化物半導體層間之氧化還原反應，亦作為阻障層之作用(防止金屬對半導體層之擴散及半導體對源極/汲極電極之擴散)。Si薄膜10亦作為濕蝕刻時之阻蝕層之作用，具有保護TFT之通道部之氧化物半導體層4免受濕蝕刻時之損傷。因此，藉由Si薄膜10之形成，可以大幅提升微細加工特性及微細加工後之TFT特性。
亦即，本發明最大特徵部分在於，作為阻障金屬層而在泛用之Ti等高融點金屬系薄膜9與氧化物半導體層4之間，設置Si薄膜10。於上述圖1之習知配線構造，不存在Si薄膜10，高融點金屬系薄膜9與氧化物半導體層4係直接連接。
Si薄膜10，如後述說明，可藉由濺鍍法或CVD等化學蒸鍍法形成，包含於形成過程中無可避免包含之元素(例如氧、氮、氫等)亦可。
欲充分發揮上述作用效果時，較好是設定Si薄膜10之膜厚成為大略3nm以上。更好是5nm以上。另外，膜厚太厚時，乾蝕刻時於Si薄膜10會產生凹陷(undercut)導致微細加工特性惡化。另外，Si薄膜10之非導體化後之TFT特性亦有可能惡化。就此觀點而言，Si薄膜10之膜厚之上限較好是30nm，更好是15nm。
Si薄膜10可為非摻雜型、摻雜型(n型、p型)之任一。考慮量產性時，較好是DC濺鍍可能的摻雜型半導體。如後述說明之實施例，氧化物半導體層及Si薄膜全部使用n型半導體。
如上述重複說明，上述配線構造之最大特徵在於，在Ti等高融點金屬系薄膜9與氧化物半導體層4之間設置Si薄膜10，Si薄膜10以外之要件並不特別限定，配線構造可適當選擇通常使用者。
例如高融點金屬系薄膜9不限定於上述Ti材料，可使用由Mo、Ta、Zr、Nb、W、V、Cr等作為顯示裝置用阻障金屬層通常被使用之高融點金屬之材料構成者。Ti材料除純Ti以外，亦可包含Ti合金。「純Ti」係指不包含特性改善用的第3元素，意味著僅含有不可避免之雜質的Ti。另外，「Ti合金」係指大略包含50原子%以上之Ti，殘部為Ti以外之合金元素及不可避免之雜質。Ti合金可為例如通常使用之Ti-Mo、Ti-W、Ti-Ni等。
Ti以外之其他高融點金屬材料(純Mo、Mo合金、純Ta、Ta合金等)之定義，亦和上述Ti材料同樣。上述高融點金屬材料之膜厚較好是設為5nm以上俾能充分發揮阻障效果。更好是10nm以上。另外，膜厚太厚時，微細加工特性有可能惡化，其上限較好是設為80nm，更好是50nm。
構成源極/汲極電極5之金屬，就電阻等觀點而言，較好是使用純Al或含90原子%以上之Al的Al合金膜，或者純Cu或含90原子%以上之Cu的Cu合金膜。
「純Al」係指不包含特性改善用的第3元素，意味著僅含有不可避免之雜質的Al。另外，「Al合金」係指大略包含90原子%以上之Al，殘部為Al以外之合金元素及不可避免之雜質。「Al以外之合金元素」係指電阻低的合金元素。具體言之為，例如Si、Cu、Nd、La等。包含彼等合金元素之Al合金，較好是藉由添加量、膜厚等之調節，將電阻係數抑制成為5.0×10-5 Ω‧Cm以下。
「純Cu」係指不包含特性改善用的第3元素，意味著僅含有不可避免之雜質的Cu。另外，「Cu合金」係指大略包含90原子%以上之Cu，殘部為Cu以外之合金元素及不可避免之雜質。「Cu以外之合金元素」係指電阻低的合金元素。具體言之為，例如Mu、Ni、Ge、Mg、Ca等。包含彼等合金元素之Cu合金，較好是藉由添加量、膜厚等之調節，將電阻係數抑制成為4.0×10-6 Ω‧Cm以下。
構成氧化物半導體層4之氧化物，較好是包含由In、Ga、Zn、Sn構成之群選出之其中至少一種元素的氧化物。具體言之為，例如含In氧化物半導體(In-Ga-Zn-O，In-Zn-Sn-O、In-Zn-O等)，不包含In的含Zn氧化物半導體(ZnO、Zn-Sn-O、Ga-Zn-Sn-O、Al-Ga-Zn-O等)。彼等之組成比未特別限定，可使用通常使用之範圍者。
基板1只要是顯示裝置通常使用者即可，並不特別限定，例如除無鹼玻璃基板、高變形點玻璃基板、鹼石灰玻璃基板等透明基板，可為Si基板、不鏽鋼等之薄金屬板、PET薄膜等之樹脂基板。
閘極電極2使用之金屬材料，只要是顯示裝置通常使用者即可，並不特別限定，例如可為電阻係數低的Al或Cu之金屬，或彼等之合金。具體言之為，較好是使用上述源極/汲極電極5使用之金屬材料(純Al或Al合金、純Cu或Cu合金)等。閘極電極2及源極/汲極電極5可由同一金屬材料構成。
閘極絕緣膜3及保護膜(絕緣膜)6，只要是顯示裝置通常使用者即可，並不特別限定，例如可為矽氧化膜、矽氮化膜、矽氧氮化膜等。亦可使用Al2 O3 或Y2 O3 等之氧化物或彼等之積層者。
透明導電膜8使用之材料，只要是顯示裝置通常使用者即可，並不特別限定，例如可為ITO、IZO、ZnO等之氧化物導電體。
以下說明製造上述配線構造之較佳實施形態之方法，但本發明不限定於此。
首先，於基板1上依序形成閘極電極2及閘極絕緣膜3。上述方法並不特別限定，可採用顯示裝置通常使用之方法，例如可為CVD(Chemical Vapor Deposition)法等。
之後，形成氧化物半導體層4。氧化物半導體層4可藉由使用和該氧化物半導體層4同一組成之濺鍍靶，藉由DC濺鍍法或RF濺鍍法形成。
之後，濕蝕刻氧化物半導體層4之後，進行圖案化。圖案化之後，為了氧化物半導體層4之膜質改善較好是進行熱處理(預退火)。如此則，可提升電晶體特性之ON電流及場效移動度，提升電晶體特性。預退火條件可為例如大氣或氧環境下藉由約250～400℃實施約1～2小時之熱處理。
預退火之後形成本發明特徵部分之Si薄膜10、Ti薄膜9及源極/汲極電極5，形成TFT之通道部及TFT以外之開口部。具體言之為，預先藉由濺鍍法依序形成特定的Si薄膜10、Ti薄膜9、構成源極/汲極電極5的金屬膜(純Cu膜等)之後，進行圖案化。以下，參照圖2、3說明本實施形態使用之圖案化方法，但不限定於此。
詳言之為，如圖2所示，對構成源極/汲極電極5的金屬膜及Ti薄膜9實施濕蝕刻之後，進行Si薄膜10之乾蝕刻，而可以形成通道部及TFT以外之開口部。濕蝕刻之方法並不特別限定，可使用通常使用之方法。乾蝕刻之加工方法並不特別限定，可使用通常使用之方法，例如可藉由CF4 與O2 氣體之混合氣體或SF6 與O2 氣體之混合氣體之電漿進行加工。
或如圖3所示，對構成源極/汲極電極5的金屬膜及Ti薄膜9實施濕蝕刻之後，進行Si薄膜10之氧化(非導體化)使成為Si氧化膜之絕緣膜，而可以形成通道部及TFT以外之開口部。Si之氧化方法，只要能使Si成為非導體化即可，並不特別限定，可使用通常使用之氧化方法使成為非導體化。具體言之為，代表例為使用N2 O等之電漿照射。電漿照射之條件為，除Si薄膜之膜厚以外，亦受到使用之電漿裝置、電力密度、電力時間等之影響，只需以使Si薄膜之全面成為Si氧化膜的方式，對應於Si薄膜之膜厚適當調整電漿照射條件即可。
本實施形態中，可使用圖2之乾蝕刻方法或圖3之非導體化法之任一，但就考慮基板面內均勻性以使用前者之乾蝕刻方法較佳。
之後，藉由通常之方法，介由接觸孔7使透明導電膜8電連接於汲極電極5而完成本發明之配線構造。
(使用4遮罩製程的第2實施形態)
以下參照圖4、5說明使用4遮罩製程的本發明配線構造之第2實施形態。於圖4，係對構成源極/汲極電極5的金屬配線膜及高融點金屬系薄膜9進行濕蝕刻後，對Si薄膜10實施乾蝕刻而形成通道部及TFT以外之開口部，相對於此，於圖5，係對Si薄膜10實施氧化(非導體化)成為Si氧化膜11而形成通道部及開口部，僅此點不同，其他配線構造均相同。
於上述第1實施形態(圖2、3)係使用通常之遮罩進行圖案化(5遮罩製程)，相對於此，本實施形態第2實施形態(圖4、5)係使用半色調遮罩(halftone mask)進行半色調曝光，因此可以減少使用之遮罩數成為4個(4遮罩製程)。依據半色調曝光，藉由1次曝光，來表現曝光部、中間曝光部、及未曝光部之3個曝光位準，顯像後可以形成2種類厚度之阻劑(感光材)，因此，利用阻劑厚度之差異，可以較通常更少之光罩數進行圖案化，可提升生產效率。
上述以外之工程，係和上述第1實施形態同一，因此予以省略。另外，於圖4、5之配線構造，附加和上述圖2、3同一之符號，各構成要素之詳細參照上述第1實施形態即可。
(實施例)
以下依據實施例更具體說明本發明，但本發明不限定於以下實施例，在適合前後趣旨範圍內可以變更實施，彼等亦包含於本發明技術範圍。
第1實施例
本實施例中使用以下方法製作之試料(使用純Ti膜作為高融點金屬系薄膜，依據氧化物半導體與Si膜之密接性、氧化物半導體構成元素朝金屬配線膜中之擴散，Si膜乾蝕刻後之Si薄膜之凹陷之長度，進行乾蝕刻特性之評估、及Si膜非導體化後之TFT特性調查。
(密接性試驗用試料之製作)
首先，於玻璃基板(康寧公司製EAGLE XG，直徑100mm×厚度0.7mm)上形成閘極絕緣膜SiO2 (200nm)。閘極絕緣膜係使用CVD法，於載氣：SiH4 與N2 O之混合氣體、成膜電力：100W、成膜溫度：300℃下成膜。
之後，於閘極絕緣膜上使用濺鍍靶，藉由濺鍍法形成如表1～表8所示各種氧化物半導體層。濺鍍條件如下，靶之組成係使用可獲得所要半導體層而被調整者。
靶：In-Ga-Zn-O(IGZO)
Zn-Sn-O(ZTO)
Ga-Zn-Sn-O(GZTO)
In-Zn-Sn-O(IZTO)
基板溫度：室溫
氣體壓力：5mTorr
氧分壓：O2 /(Ar+O2 )=4%
膜厚：50nm
之後，進行預退火以提升膜質。預退火係於大氣壓下，以350℃進行1小時。
之後，於上述氧化物半導體膜上，藉由磁控管濺鍍法形成如表1～表8所示膜厚之Si膜、純Ti膜(膜厚：30 nm)及純Cu之金屬配線膜(膜厚：250nm)。
其中，Si膜、純Ti膜及純Cu之濺鍍條件如下。
靶：Si靶(Si膜時)
純Ti靶(純Ti膜時)
純Cu靶(純Cu膜時)
成膜溫度：室溫
載氣：Ar
氣體壓力：2mTorr
(和氧化物半導體間之密接性試驗)
針對上述獲得之各試料於350℃下進行30分熱處理，針對熱處理後之各試料和氧化物半導體間之密接性(更詳言之為，Si膜與氧化物半導體間之密接性)，依據JIS規格之帶剝離測試，藉由帶剝離試驗進行評估。
更詳言之為，於各試料表面(純Cu膜側)藉由刀刃劃入1mm間隔之碁盤網目狀缺口(5×5格之缺口)。之後，將ULTRA TAPE公司製黑色聚酯帶(商品名：ULTRA TAPE#6570)貼合於上述表面上，保持上述帶之剝離角度成為60度，而一舉剝離上述帶，計數未被上述帶剝離的碁盤網目之區劃格數，求出和全部區劃格數之比率(膜殘存率)。進行3次測定，以3次平均值作為各試料之膜殘存率。
本實施例中，上述算出之膜殘存率為90%以上者判斷為○，未滿90%但70%以上者判斷為△，未滿70%者判斷為×，以○及△為合格(和氧化物半導體層間之密接性良好)。
(氧化物半導體層構成元素朝Cu膜中之擴散之有無)
針對各試料，使用SIMS(Secondary Ion Mass Spectrometry)法確認氧化物半導體層構成元素朝Cu膜中之擴散之有無。實驗條件係於一次離子條件O2 + 、1keV進行。擴散之判斷基準，係以未引起氧化物半導體層構成元素(In、Ga、Zn、Sn)朝Cu膜中之擴散的Cu/Mo/氧化物半導體層之構造為基準，於該基準構造中針對Cu膜中之氧化物半導體層構成元素(In、Ga、Zn、Sn)之峰值強度，以具有該峰值強度之5倍以上強度者判斷為×(有擴散)，具有3倍以上、未滿5倍強度者判斷為△(幾乎無擴散)，具有未滿3倍強度者判斷為○(無擴散)。本實施例中，以○及△評估為合格。
(依據Si膜乾蝕刻後之Si膜之凹陷長度進行乾蝕刻特性之評估)
其中，評估Si膜乾蝕刻後之Si膜之凹陷量。通常，Si膜之乾蝕刻中係以自由基為中心，橫向亦被蝕刻而產生凹陷。本實施例中，依據Si膜之凹陷量進行乾蝕刻特性之評估。
具體言之為，對上述各試料，首先，使用微影成像技術進行阻劑膜之圖案化，以阻劑作為遮罩對純Cu膜及純Ti膜進行濕蝕刻。純Cu膜之蝕刻液係使用混酸蝕刻液(磷酸：硫酸：硝酸：醋酸=50：10：5：10)，純Ti膜之蝕刻液係使用稀釋氟酸(氟酸：水=1：50)。之後，進行Si膜之乾蝕刻，形成如圖6(a)～(b)所示圖案。圖6(a)表示製作之圖案之上面圖，圖6(b)表示該圖案之斷面圖。圖中，PR為光阻劑之概略。乾蝕刻係藉由RIE(反應性離子蝕刻)進行，使用之氣體為SF6 ：33.3%，O2 ：26.7%，Ar：40%之混合氣體。Si膜之蝕刻後，藉由Si膜換算而實施100%之過蝕刻(over etching)。使用SEM(Scanning Electron Microscope)觀察蝕刻後之試料之配線斷面，測定Si膜之凹陷之長度。
本實施例中，依據以下基準評估Si膜之凹陷，○及△評估為乾蝕刻性良好。
(判斷基準)
○...15nm以下
△...16nm以上30nm以下
×...31nm以上
(Si膜非導體化後之TFT特性評估)
進行Si膜非導體化後之TFT特性評估。
更詳言之為，如下製作如圖3所示TFT。首先，於玻璃基板(康寧公司製EAGLE XG，直徑100mm×厚度0.7mm)上，依序成膜100nm之Ti薄膜作為閘極電極及作為閘極絕緣膜之SiO2 (200nm)，閘極電極使用純Ti之濺鍍靶，藉由DC濺鍍法，於成膜溫度：室溫，成膜電力：300W，載氣：Ar，氣體壓力：2mTorr下進行成膜。另外，閘極絕緣膜係使用電漿CVD法，載氣：SiH4 與N2 O之混合氣體，成膜電力：100W，成膜溫度：300℃下進行成膜。
之後，於上述閘極絕緣膜上，使用濺鍍靶藉由濺鍍法形成如表1～表8所示各種氧化物半導體薄膜，濺鍍條件如下：靶之組成係使用可獲得所要半導體薄膜而被調整者。
靶：In-Ga-Zn-O(IGZO)
Zn-Sn-O(ZTO)
Ga-Zn-Sn-O(GZTO)
In-Zn-Sn-O(IZTO)
基板溫度：室溫
氣體壓力：5mTorr
氧分壓：O2 /(Ar+O2 )=4%
膜厚：50nm
進行上述氧化物薄膜之成膜後，藉由微影成像技術及濕蝕刻進行圖案化。濕蝕刻液係使用關東化學製造「ITO-07N」。
氧化物半導體薄膜之圖案化後，進行預退火處理以提升膜質。預退火係於大氣壓下，以350℃進行1小時。
預退火之後，形成如表1～表8所示膜厚之Si膜、純Ti膜(膜厚：30nm)及純Cu之金屬配線膜(膜厚：250nm)。具體言之為，使用濺鍍法依序形成Si膜、純Ti膜、純Cu膜之後，使用微影成像技術及濕蝕刻進行Cu膜及Ti膜之圖案化。濺鍍條件，係如下所述：純Cu膜之蝕刻液係使用混酸蝕刻液(磷酸：硫酸：硝酸：醋酸=50：10：5：10)，純Ti膜之蝕刻液係使用氫氟酸稀釋液(氟酸：水=50：1)。
靶：Si靶(Si膜時)
純Ti靶(純Ti膜時)
純Cu靶(純Cu膜時)
成膜溫度：室溫
載氣：Ar
氣體壓力：2mTorr
之後，進行通道部之Si膜之氧化形成Si氧化膜。具體言之為，對通道部之Si照射N2 O電漿使氧化，電漿照射條件如下。
氣體：N2 O
基板溫度：280℃
電力：100W
氣體壓力：133Pa
氣體流量：100sccm
時間：5min
之後，於丙酮溶液中藉由超音波洗淨器除去不要之光阻劑，將TFT之通道長度設為10μm，通道寬度設為200μm。
針對上述獲得之各TFT，如下調查電晶體特性(汲極電流-閘極電壓特性，Id-Vg特性)。
電晶體特性之測定係使用Agilent Technology公司製造之「4156C」之半導體參數分析器。詳細測定條件如下。本實施形態中，以Vg=-30V時之Id為OFF電流Ioff(A)，Vg=30V時之Id為ON電流Ion(A)，算出Ion/Ioff之比。
源極電壓：0V
汲極電壓：10V
閘極電壓：-30V～30V(測定間隔：1V)
依據上述算出之Ion/Ioff之比，依據以下基準評估Si膜之非導體化引起之TFT特性。本實施形態中，○及△評估為TFT特性良好。
(判斷基準)
○...Ion/Ioff之比為十萬倍以上
△...Ion/Ioff之比為千倍以上未滿十萬倍
×...Ion/Ioff之比為未滿千倍
將彼等結果彙整於如表1～表8所示。
表1～表8之氧化物半導體之組成比不同，表1為使用IGZO，表2為使用ZTO，表3～5為使用GZTO，表6～8為使用IZTO之結果。於表1，「IGZO之組成比」之欄中之In、Ga、Zn之各比率係意味著構成IGTO之In：Ga：Zn之組成比(原子%比)。
於各表，「Si膜(膜厚)=-」(例如表1之No.1等)係指，作為阻障層而僅使用純Ti膜(膜厚50nm)，不使用Si膜之例，係相當於習知例者。
由彼等表可知，使用任一組成之氧化物半導體時，以本發明規定之Ti膜與Si膜之積層膜使用作為阻障層時，可抑制氧化物半導體層構成元素之朝Cu膜中之擴散(擴散之評估：○或△)，阻障層與氧化物半導體之密接性亦良好(密接性之評估：○或△)。因此，包含阻障層之金屬膜(純Cu/純Ti/Si)之剝離未發生。相對於此，僅使用純Ti膜者則無法抑制氧化物半導體層構成元素之擴散(擴散之評估：×)，密接性亦降低(密接性之評估：×)。
Si膜之膜厚滿足本發明較佳範圍(3～30nm)者，其之Si膜之凹陷長度小，乾蝕刻特性亦良好(凹陷之評估：○或△)，而且TFT特性亦良好(非導體化之評估：○或△)。
相對於此，Si膜之膜厚超出本發明較佳膜厚者，就擴散及密接性觀點而言雖未有任何問題，但通道部部上之Si膜無法充分氧化，無法獲得良好之TFT特性(非導體化之評估：×)。另外，乾蝕刻後之Si膜之凹陷長度變大，乾蝕刻特性變差。
Si膜之膜厚低於本發明較佳膜厚者，無法獲得Si膜形成之效果，擴散及密接性亦降低之同時，TFT特性降低(未圖示於表中)。
為參考而將表1之No.12(本發明例)之斷面TEM像(倍率：150萬倍)表示於圖7，將表1之No.9(習知例)之斷面TEM像(倍率：90萬倍、30萬倍)表示於圖8、9。如圖7所示，本發明使用之將Si膜設於氧化物半導體薄膜上時，該Si膜與氧化物半導體薄膜(於此為IGZO)間形成良好密接性，相對於此，無Si膜僅使用純Ti膜作為阻障層之習知例，係如圖8所示，於氧化物半導體薄膜與純Ti膜之界面會產生氧化還原反應，另外，如圖9所示，有些位置會有純Ti膜由IGZO剝離之情況產生。
上述係表示使用純Cu膜作為金屬配線膜之結果，但由實驗可確認使用其以外之態樣(僅純Al、僅Cu合金，僅Al合金)時亦可獲得和上述同樣結果。
上述係表示使用純Ti膜作為高融點金屬系薄膜之結果，但不限定於此，使用Ti合金時由實驗可確認亦可獲得和上述同樣結果。
第2實施例
本實施例中，除使用純Mo膜作為高融點金屬系薄膜以外均和第1實施例同樣，依據Si膜乾蝕刻後之Si薄膜之凹陷長度進行乾蝕刻性評估及Si膜非導體化後之TFT特性調查。又，使用純Mo膜作為高融點金屬系薄膜時，不發生使用純Ti膜時之問題點(氧化物半導體與Si薄膜間之密接性降低、氧化物半導體層構成元素之朝金屬配線膜中之擴散)，因此，本實施例中不進行彼等評估。
彼等結果彙整於如表9～表16所示。
表9～表16之氧化物半導體之組成不同，表9為使用IGZO，表10為使用ZTO，表11～13為使用GZTO，表14～16為使用IZTO之結果。
由彼等表可知，使用任一組成之氧化物半導體時，以本發明規定之Mo膜與Si膜之積層膜使用作為阻障層時，Si膜之膜厚滿足本發明之較佳範圍(3～30nm)者，其之Si膜之凹陷長度變小，乾蝕刻特性亦良好(凹陷之評估：○或△)，而且TFT特性亦良好(非導體化之評估：○或△)。
相對於此，Si膜之膜厚超出本發明較佳膜厚者，通道部上之Si膜無法充分氧化，無法獲得良好之TFT特性(非導體化之評估：×)。另外，Si膜之凹陷長度變大，乾蝕刻特性變差。
上述係表示使用純Cu膜作為金屬配線膜之結果，但由實驗可確認使用其以外之態樣(僅純Al、僅Cu合金，僅Al合金)時亦可獲得和上述同樣結果。
上述係表示使用純Mo膜作為高融點金屬系薄膜之結果，但不限定於此，使用Mo合金、甚至純Ta、Ta合金時由實驗可確認亦可獲得和上述同樣結果。
以上說明本發明幾個實施形態，但彼等實施形態僅為一例，並非用來限定本發明。在不脫離本發明要旨之情況下可做各種變更或修正。
本發明係依據2010年11月12日申請之JP2010-254180，亦參照其內容。
(產業上可利用性)
依據本發明，在具備氧化物半導體層的配線構造中，可有效抑制構成配線材料之金屬對氧化物半導體之擴散之同時，作為抑制和氧化物半導體薄膜間之氧化還原反應的阻障層，係採用在習知高融點金屬阻障金屬層(高融點金屬系薄膜)與氧化物半導體薄膜之間，存在著Si薄膜的配線構造，因此可獲得穩定之TFT特性，可提供品質更進一步提升之顯示裝置。
另外，依據本發明，上述Si薄膜係作為濕蝕刻時之阻蝕層而發揮作用，因此即使不如習知般特別設置阻蝕層之情況下，亦可提供具有良好之微細加工特性的配線構造。亦即，藉由濕蝕刻依序實施上層金屬配線膜及高融點金屬阻障金屬層之圖案化之後，針對Si薄膜實施乾蝕刻，或者藉由電漿氧化等使成為非導體化(使Si膜全體變化為Si氧化膜等絕緣膜)，則可以提供具有良好之微細加工後之TFT特性的顯示裝置。如此則，依據本發明，可以省略阻蝕層之形成，可減少TFT製程之遮罩數，可提供具備便宜、生產效率高的TFT的顯示裝置。
(發明效果)
依據本發明，在具備氧化物半導體層的配線構造中，可有效抑制構成配線材料之金屬朝氧化物半導體之擴散之同時，作為抑制和氧化物半導體薄膜間之氧化還原反應的阻障層，係採用在習知高融點金屬阻障金屬層(高融點金屬系薄膜)與氧化物半導體薄膜之間，存在著Si薄膜的配線構造，因此可獲得穩定之TFT特性，可提供品質更進一步提升之顯示裝置。
另外，依據本發明，上述Si薄膜係作為濕蝕刻時之阻蝕層而發揮作用，因此即使不如習知般特別設置阻蝕層之情況下，亦可提供具有良好之微細加工特性的配線構造。亦即，藉由濕蝕刻依序實施上層金屬配線膜及高融點金屬阻障金屬層之圖案化之後，針對Si薄膜實施乾蝕刻，或者藉由電漿氧化等使成為非導體化(使Si膜全體變化為Si氧化膜等絕緣膜)，則可以提供具有良好之微細加工後之TFT特性的顯示裝置。如此則，依據本發明，可以省略阻蝕層之形成，可減少TFT製程之遮罩數，可提供具備便宜、生產效率高的TFT的顯示裝置。
1．．．基板
2．．．閘極電極
3．．．閘極絕緣膜
4．．．氧化物半導體層
5．．．源極/汲極電極、汲極電極
6．．．保護膜
7．．．接觸孔
8．．．透明導電膜
9．．．Ti薄膜(高融點金屬系薄膜)
10．．．Si薄膜
11．．．Si氧化膜
12．．．阻蝕層
圖1表示具備阻蝕層之習知配線構造之構成模式斷面圖。
圖2表示本發明第1實施形態(5遮罩製程)之配線構造之構成模式斷面圖，表示進行Si薄膜之乾蝕刻形成通道部及TFT以外之開口部之例。
圖3表示本發明第1實施形態(5遮罩製程)之配線構造之構成模式斷面圖，表示進行Si薄膜之氧化而形成通道部及TFT以外之開口部之例。
圖4表示本發明第2實施形態(4遮罩製程)之配線構造之構成模式斷面圖，表示進行Si薄膜之乾蝕刻形成通道部及TFT以外之開口部之例。
圖5表示本發明第2實施形態(4遮罩製程)之配線構造之構成模式斷面圖，表示進行Si薄膜之氧化而形成通道部及TFT以外之開口部之例。
圖6(a)～(b)表示於實施例，進行Si薄膜之乾蝕刻後的Si膜之凹陷量之評估用試料之構成模式上面圖(圖6(a))及斷面圖(圖6(a))。
圖7表示表1之No.12(本發明例)之斷面TEM像(倍率：150萬倍)之照片。
圖8表示表1之No.9(習知例)之斷面TEM像(倍率：90萬倍)之照片。
圖9表示表1之No.9(習知例)之斷面TEM像(倍率：30萬倍)之照片。

Claims (5)

  1. 一種配線構造，其特徵為：依序具有：基板，薄膜電晶體之半導體層，及金屬配線膜，於上述半導體層與上述金屬配線膜之間具有阻障層者；上述半導體層由氧化物半導體構成；上述阻障層具有高融點金屬系薄膜與Si薄膜之積層構造；上述Si薄膜係直接連接於上述半導體層；上述Si薄膜之膜厚為3~30nm。
  2. 如申請專利範圍第1項之配線構造，其中上述高融點金屬系薄膜，係由純Ti薄膜、Ti合金薄膜、純Mo薄膜、或Mo合金薄膜構成者。
  3. 如申請專利範圍第1項之配線構造，其中上述金屬配線膜，係由純Al膜、包含90原子%以上之Al的Al合金膜、純Cu膜、或包含90原子%以上之Cu的Cu合金膜構成者。
  4. 如申請專利範圍第1項之配線構造，其中上述氧化物半導體係由氧化物構成者，該氧化物為包含從In、Ga、Zn及Sn構成之群選出之至少一種元素者。
  5. 一種顯示裝置，其特徵為具備如申請專利範圍第1~4項中任一項之配線構造者。
TW100136974A 2010-11-12 2011-10-12 Wiring structure TWI496197B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010254180 2010-11-12

Publications (2)

Publication Number Publication Date
TW201234433A TW201234433A (en) 2012-08-16
TWI496197B true TWI496197B (zh) 2015-08-11

Family

ID=46050741

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100136974A TWI496197B (zh) 2010-11-12 2011-10-12 Wiring structure

Country Status (6)

Country Link
US (1) US20130228926A1 (zh)
JP (1) JP2012119664A (zh)
KR (1) KR20130101085A (zh)
CN (1) CN103222061B (zh)
TW (1) TWI496197B (zh)
WO (1) WO2012063588A1 (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5723262B2 (ja) 2010-12-02 2015-05-27 株式会社神戸製鋼所 薄膜トランジスタおよびスパッタリングターゲット
JP5977569B2 (ja) 2011-04-22 2016-08-24 株式会社神戸製鋼所 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
US9362313B2 (en) 2012-05-09 2016-06-07 Kobe Steel, Ltd. Thin film transistor and display device
JP6068232B2 (ja) 2012-05-30 2017-01-25 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
JP6002088B2 (ja) 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ
JP6043244B2 (ja) 2012-06-06 2016-12-14 株式会社神戸製鋼所 薄膜トランジスタ
JP2014225626A (ja) 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP6134230B2 (ja) 2012-08-31 2017-05-24 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
CN102800709B (zh) 2012-09-11 2015-07-01 深圳市华星光电技术有限公司 薄膜晶体管主动装置
US20150295092A1 (en) * 2012-10-01 2015-10-15 Sharp Kabushiki Kaisha Semiconductor device
CN102856392B (zh) * 2012-10-09 2015-12-02 深圳市华星光电技术有限公司 薄膜晶体管主动装置及其制作方法
JP6193786B2 (ja) * 2013-03-14 2017-09-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
CN103346154B (zh) * 2013-05-27 2016-03-23 北京京东方光电科技有限公司 一种量子点发光二极管及其制备方法、显示器件
US20160300954A1 (en) * 2013-12-02 2016-10-13 Joled Inc. Thin-film transistor and manufacturing method for same
CN103744240A (zh) * 2013-12-27 2014-04-23 深圳市华星光电技术有限公司 阵列基板及用该阵列基板的液晶显示面板
US9685370B2 (en) * 2014-12-18 2017-06-20 Globalfoundries Inc. Titanium tungsten liner used with copper interconnects
CN104617152A (zh) * 2015-01-27 2015-05-13 深圳市华星光电技术有限公司 氧化物薄膜晶体管及其制作方法
KR20170080320A (ko) 2015-12-31 2017-07-10 엘지디스플레이 주식회사 박막트랜지스터, 그를 갖는 표시장치, 및 박막트랜지스터의 제조방법
KR20220066173A (ko) 2017-08-31 2022-05-23 마이크론 테크놀로지, 인크 반도체 장치, 하이브리드 트랜지스터 및 관련 방법
KR102333036B1 (ko) 2017-08-31 2021-12-02 마이크론 테크놀로지, 인크 금속 산화물 반도체 디바이스의 접촉을 위한 반도체 디바이스, 트랜지스터, 및 관련된 방법
DE102019112030B4 (de) * 2019-05-08 2023-11-02 LSR Engineering & Consulting Limited Verfahren zum Strukturieren eines Substrats
CN114930537A (zh) * 2020-02-12 2022-08-19 索尼集团公司 成像元件、层叠型成像元件、固态成像装置和无机氧化物半导体材料

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277685A (ja) * 2007-05-07 2008-11-13 Mitsubishi Materials Corp 密着性に優れたｔｆｔトランジスターを用いたフラットパネルディスプレイ用配線膜および電極膜並びにそれらを形成するためのスパッタリングターゲット
CN101840937A (zh) * 2009-02-13 2010-09-22 株式会社半导体能源研究所 晶体管、具有该晶体管的半导体装置及它们的制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3616724B2 (ja) * 1997-09-25 2005-02-02 アルプス電気株式会社 半導体装置の製造方法
KR20020083249A (ko) * 2001-04-26 2002-11-02 삼성전자 주식회사 배선의 접촉 구조 및 그의 제조 방법과 이를 포함하는박막 트랜지스터 기판 및 그 제조 방법
JP4542008B2 (ja) * 2005-06-07 2010-09-08 株式会社神戸製鋼所 表示デバイス
TW200921226A (en) * 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
JP2009211009A (ja) * 2008-03-06 2009-09-17 Hitachi Displays Ltd 液晶表示装置
JP2010123595A (ja) * 2008-11-17 2010-06-03 Sony Corp 薄膜トランジスタおよび表示装置
JP5294929B2 (ja) * 2009-03-06 2013-09-18 シャープ株式会社 半導体装置、ｔｆｔ基板、および表示装置
WO2011043194A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277685A (ja) * 2007-05-07 2008-11-13 Mitsubishi Materials Corp 密着性に優れたｔｆｔトランジスターを用いたフラットパネルディスプレイ用配線膜および電極膜並びにそれらを形成するためのスパッタリングターゲット
CN101840937A (zh) * 2009-02-13 2010-09-22 株式会社半导体能源研究所 晶体管、具有该晶体管的半导体装置及它们的制造方法

Also Published As

Publication number Publication date
US20130228926A1 (en) 2013-09-05
CN103222061A (zh) 2013-07-24
JP2012119664A (ja) 2012-06-21
TW201234433A (en) 2012-08-16
WO2012063588A1 (ja) 2012-05-18
CN103222061B (zh) 2016-11-09
KR20130101085A (ko) 2013-09-12

Similar Documents

Publication Publication Date Title
TWI496197B (zh) Wiring structure
JP6068327B2 (ja) 薄膜トランジスタおよびその製造方法
TWI478308B (zh) Wiring construction and display device
TWI552342B (zh) Thin film transistor and manufacturing method thereof
US8482189B2 (en) Display device
TWI566414B (zh) Thin film transistor and manufacturing method thereof
JP6043244B2 (ja) 薄膜トランジスタ
KR101408445B1 (ko) 배선 구조 및 그 제조 방법 및 배선 구조를 구비한 표시 장치
JP2014013891A (ja) 薄膜トランジスタ
WO2016035554A1 (ja) 薄膜トランジスタの酸化物半導体薄膜、薄膜トランジスタ、およびスパッタリングターゲット
JP2012189726A (ja) Ｔｉ合金バリアメタルを用いた配線膜および電極、並びにＴｉ合金スパッタリングターゲット
WO2018181296A1 (ja) チャネルエッチ型薄膜トランジスタの製造方法
JP2016178335A (ja) 薄膜デバイス及びその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees