JP3616724B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ）基板や半導体集積装置などの半導体装置とその製造方法に係わり、詳しくは、絶縁不良の発生がない、特性の良好な半導体装置とその製造方法、特に、半導体装置に備えられる導電層がアルミニウムまたはアルミニウム合金から構成されている場合には、該導電層にヒロックが発生するのを低減できる半導体装置とその製造方法、導電層が銅または銅合金から構成されている場合には、該導電層と下地膜との密着性を向上でき、しかもレジスト剥離液耐性を向上できる半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
一般に、導電層を有する半導体装置としては、薄膜トランジスタ（ＴＦＴ）基板や、半導体集積装置などが知られている。
図１は、一般的なＴＦＴ基板の要部を示す断面図である。このＴＦＴ基板は、ガラス基体１上に、ゲート電極２、窒化ケイ素からなるゲート絶縁層３、ａ（アモルファス）−Ｓｉからなる半導体層４、ｎ型ａ−Ｓｉからなる層５が設けられ、さらにこの層５上にソース電極６、ドレイン電極７が設けられ、さらにこれらの上に窒化ケイ素からなるパッシベーション膜（図示略）が設けられることにより概略構成されている。
上記ゲート電極２、ソース電極６、ドレイン電極７は、アルミニウムまたはアルミニウム合金などからなる導電層である。
【０００３】
従来、この種のＴＦＴ基板を製造する方法としては、アルミニウムまたはアルミニウム合金からなるターゲットを用い、該ターゲットに直流電力か交流電力の少なくともどちらか一方を印加する通常のスパッタ法などの薄膜形成手段によりガラス基体１上にゲート電極２を形成した後、ＣＶＤ法などの薄膜形成手段によりゲート絶縁層３、半導体層４を形成し、ついでこれらの上に上述のスパッタ法などによりｎ型ａ−Ｓｉ層５、ソース電極６およびドレイン電極７を形成し、ついで形成したソース電極６およびドレイン電極７をマスクして、ｎ型ａ−Ｓｉ層５の一部を除去してｎ型ａ−Ｓｉ層５を分割した後、ＣＶＤ法などによりパッシベーション膜（図示略）を形成することにより、ＴＦＴ基板が得られる。
【０００４】
図２は、半導体集積装置を構成する一般的なＭＯＳトランジスタを示す斜視図である。
このＭＯＳトランジスタは、ｐ型シリコン基体４１上に、窒化ケイ素またはＳｉＯ２からなるゲート絶縁層４３を介してｎ型の不純物（例えばリン）をドープした多結晶シリコンからなるゲート電極４２が設けられ、該ゲート電極４２の両側の素子分離絶縁層４３ａにそれぞれコンタクト孔４４が形成され、さらにこれらコンタクト孔４４の下方に位置するｐ型シリコン基体４１にソース拡散領域４５、ドレイン拡散領域４６が設けられ、上記ゲート電極４２上に絶縁層４３ｂが設けられ、上記コンタクト孔４４内および素子分離絶縁層４３ａ上にソース電極４７、ドレイン電極４８が設けられ、さらにこれらの上にパッシベーション膜（図示略）が設けられることにより概略構成されている。
【０００５】
従来、この種の半導体集積装置を製造する方法としては、ｐ型シリコン基体４１の表面の酸化膜をエッチングして穴を開けてから、ｎ型の不純物をイオン打ち込み後、熱処理してソース拡散領域４５とドレイン拡散領域４６を形成し、ついでＣＶＤ法などにより窒化ケイ素またはＳｉＯ２を堆積してゲート絶縁層４３と 素子分離絶縁層４３ａを形成し、ついで多結晶シリコン層を堆積させた後、リソグラフィ法によりゲート形成位置以外の場所の多結晶シリコン層を除去してゲート電極４２を形成し、さらに該ゲート電極４２およびゲート絶縁層４３上にＣＶＤ法などにより窒化ケイ素またはＳｉＯ２を堆積して絶縁層４３ｂを形成した後 、リソグラフィ法により素子分離絶縁層４３ａにコンタクト孔４４を形成し、ついでスパッタ法などによりアルミニウムまたはアルミニウム合金を蒸着し、リソグラフィ法により蒸着膜の不要部分を除去してソース電極４７およびドレイン電極４８を形成した後、ＣＶＤ法などによりパッシベーション膜を形成することにより、半導体集積装置が得られる。
ところで、近年、半導体装置の高集積化や高速化に伴い、導電層の抵抗による信号伝達の遅延の問題が顕在化されており、このような問題を解決するために導電層を構成する材料としてアルミニウムまたはアルミニウム合金より低抵抗の銅または銅合金が使用されるようになってきている。銅又は銅合金からなる導電層の形成方法は、導電層をアルミニウムまたはアルミニウム合金から構成する場合と同様に通常のスパッタ法により形成されている。
【０００６】
【発明が解決しようとする課題】
しかしながら従来の半導体装置の製造方法においては、直流電力か交流電力の少なくともどちらか一方をターゲットのみに印加する通常のスパッタ法により、アルミニウムまたはアルミニウム合金からなる導電層を形成する場合、導電層に結晶の異常成長による針状突起、いわゆるヒロックが多数生じてしまうため、この導電層上に絶縁層を形成すると、上記ヒロックに起因して絶縁層に破れが生じ、絶縁不良が起こるという問題があった。
また、銅または銅合金からなる導電層を形成する場合、導電層はエッチング工程で使用されるレジスト剥離液により損傷を受け易く、損傷を受けた導電層上に絶縁層を形成すると、良好な絶縁層が形成されず、絶縁耐圧不良が生じるという問題があった。さらに、銅又は銅合金からなる導電層は、ガラス基板などの下地膜との密着性が不十分で、剥離が生じることがあった。
【０００７】
本発明は上記課題を解決するためになされたもので、絶縁不良の発生がない、特性の良好な半導体装置とその製造方法を提供することを目的とする。また、特に、導電層をアルミニウムまたはアルミニウム合金から構成する場合には、該導電層にヒロックが発生するのを低減できる半導体装置とその製造方法を提供することを目的とする。また、導電層を銅または銅合金から構成する場合には、該導電層と下地膜との密着性を向上でき、しかもレジスト剥離液耐性を向上できる半導体装置とその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明者は、アルミニウムまたはアルミニウム合金からなる導電層にヒロックの発生を低減すべく、種々の検討及び実験を重ねた結果、上記導電層中にＳｉを特定の範囲の含有率で含有させることにより、ヒロックを低減できることを究明した。導電層中にＳｉを含有させる手段としては、アルミニウムまたはアルミニウム合金中にケイ素を添加したターゲットが備えられたスパッタ装置を用いて成膜する方法が考えられるが、Ａｌ−Ｓｉ系ターゲットを組成を制御して作製するのは困難であるため、この方法は適用できない。
そこで、本発明者らは、さらに、種々の検討及び実験を重ねた結果、アルミニウムまたはアルミニウム合金からなるターゲットを用い、該ターゲットに直流電力か第１の交流電力の少なくともどちらか一方を印加するとともに、該ターゲットに対し対向配置された基体に第２の交流電力を印加するスパッタ成膜法により成膜を行うことにより、ターゲットのみならず、基体側にもスパッタリング作用が生じ、基体に印加された第２の交流電力によりケイ素を含有する基体中のケイ素がスパッタされてアルミニウムまたはアルミニウム合金膜中に入るため、該ケイ素によりアルミニウムまたはアルミニウム合金の結晶粒度が制御されて、ヒロックを制御できることを究明し、本発明を完成したのである。
【０００９】
また、本発明者は、銅または銅合金からなる導電層の剥離や、レジスト剥離液等により損傷を受けるのを防止すべく、種々の検討及び実験を重ねた結果、上記導電層中にＳｉを特定の範囲の含有率で含有させることにより、下地膜との密着性の向上ならびにレジスト剥離液耐性を向上できることを究明した。 導電層中にＳｉを含有させる手段としては、銅または銅合金からなるターゲットを用い、該ターゲットに直流電力か第１の交流電力の少なくともどちらか一方を印加するとともに、該ターゲットに対し対向配置された基体に第２の交流電力を印加するスパッタ成膜法により成膜を行うことにより、ターゲットのみならず、基体側にもスパッタリング作用が生じ、基体に印加された第２の交流電力によりケイ素を含有する基体中のケイ素がスパッタされて銅または銅合金膜中に入るため、下地膜との密着性の向上ならびにレジスト剥離液耐性を向上できることを究明し、本発明を完成したのである。
【００１０】
すなわち、本発明は、ケイ素を含有する基体上に、アルミニウムまたはアルミニウム合金中にケイ素を０．０１原子％以上１原子％以下の含有率で含有してなる導電層を有することを特徴とする半導体装置を上記課題の解決手段とした。
上記半導体装置において、上記導電層中のケイ素の含有率が０．０１原子％未満であると、ヒロックの発生防止効果が小さくなってしまい、この導電層上に形成される絶縁層に破れが生じてしまい、一方、ケイ素の含有率が１原子％を超えると、ヒロックの発生防止効果の増大は期待できず、また、抵抗が大きくなり、導電性が悪くなってしまう。
上述のような構成の本発明の半導体装置においては、上記導電層中のケイ素の含有率が、ヒロックの発生数および大きさをより小さくでき、しかも、良好な導電性が得られる点で、０．０２原子％以上０．２原子％以下の範囲とされることが好ましい。
本発明の半導体装置によれば、導電層をなすアルミニウムまたはアルミニウム合金膜中にケイ素が０．０１原子％以上１原子％以下含有されたことにより、導電層の導電性を良好にしたままで該導電層にヒロックが発生するのを低減でき、上記導電層上に形成される絶縁層にヒロックに起因する破れが生じることを防止できるので、絶縁不良の発生がない、特性の良好な半導体装置を提供できる。
【００１１】
本発明は、アルミニウムまたはアルミニウム合金からなるターゲットを用い、該ターゲットに直流電力か第１の交流電力の少なくともどちらか一方を印加するとともに、該ターゲットに対し対向配置された基体に第２の交流電力を印加するスパッタ成膜法によりケイ素を含有した基体上にアルミニウムまたはアルミニウム合金膜を成膜することによって上記導電層を形成することを特徴とする半導体装置の製造方法を上記課題の解決手段とした。
このような構成の本発明の半導体装置の製造方法においては、上記基体に印加する電力を０．５ｋＷ／ｍ２ないし１０ｋＷ／ｍ２とすることが好ましい。上記基体に印加する電力が０．５ｋＷ／ｍ２未満であると、得られる導電層中のＳｉの含有率が少なくなりすぎて、ヒロックの発生防止効果が小さくなってしまい、一方、印加する電力が１０ｋＷ／ｍ２を超えると、ヒロックの発生防止効果の増大は期待できず、また、得られる導電層中のＳｉの含有率が多くなりすぎて、電気抵抗が大きくなり、導電性が悪くなってしまうからである。
【００１２】
本発明の半導体装置の製造方法にあっては、アルミニウムまたはアルミニウム合金からなるターゲットに直流電力か第１の交流電力の少なくともどちらか一方を印加するとともに、ターゲットに対し対向配置されたケイ素を含有する基体に第２の交流電力を印加することにより、上記ケイ素を含有した基体上にアルミニウムまたはアルミニウム合金膜を成膜すると、上記基体に印加された第２の交流電力により該基体中のケイ素がスパッタされてアルミニウムまたはアルミニウム合金膜中に入るため、該ケイ素によりアルミニウムまたはアルミニウム合金の結晶粒度が制御されて、ヒロックを制御できる。
【００１３】
また、本発明は、ケイ素を含有する基体上に、銅または銅合金中にケイ素を０．０１原子％以上１原子％以下の含有率で含有してなる導電層を有することを特徴とする半導体装置を上記課題の解決手段とした。
上記半導体装置において、上記導電層中のケイ素の含有率が０．０１原子％未満であると、導電層のレジスト剥離液耐性が低下したり、絶縁耐圧不良が生じてしまい、また、下地膜との密着性が低下してしまう。
一方、ケイ素の含有率が１原子％を超えると、導電層のレジスト剥離液耐性が低下し、絶縁耐圧不良が生じてしまい、また、得られる導電層中のＳｉの含有率が多くなり、これに伴って電気抵抗が大きくなり、低抵抗の銅又は銅合金からなる導電層を用いることによる動作速度の向上は期待できない。
上述のような構成の本発明の半導体装置においては、上記導電層中のケイ素の含有率が、０．０２原子％以上０．２原子％以下の範囲とされることが下地膜との密着性を向上でき、しかも、レジスト剥離液耐性を向上でき、さらに電気抵抗が大きくならない点で好ましい。
本発明の半導体装置によれば、導電層をなす銅または銅合金膜中にケイ素が０．０１原子％以上１原子％以下含有されたことにより、導電層と下地膜との密着性を向上でき、しかもレジスト剥離液耐性を向上でき、また、導電層をアルミニウムまたはアルミニウム合金から構成した場合よりも動作速度を向上でき、従って断線不良や絶縁耐圧不良の発生がない、特性の良好な半導体装置を提供できる。
【００１４】
また、本発明は、銅または銅合金からなるターゲットを用い、該ターゲットに直流電力か第１の交流電力の少なくともどちらか一方を印加するとともに、該ターゲットに対し対向配置された基体に第２の交流電力を印加するスパッタ成膜法によりケイ素を含有した基体上に銅または銅合金膜を成膜することによって前記導電層を形成することを特徴とする半導体装置の製造方法を上記課題の解決手段とした。
このような構成の本発明の半導体装置の製造方法においては、上記基体に印加する電力を０．５ｋＷ／ｍ２ないし１０ｋＷ ／ｍ２とすることが好ましい。
上記基体に印加する電力が０．５ｋＷ／ｍ２未満であると、得られる導電層中のＳｉの含有率が少なくなりすぎて、下地膜との密着性が低下したり、導電層のレジスト剥離液耐性が低下したりして、断線不良や絶縁耐圧不良が生じてしまう。一方、印加する電力が１０ｋＷ／ｍ２を超えると、導電層のレジスト剥離液耐性が低下し、絶縁耐圧不良が生じてしまい、また、得られる導電層中のＳｉの含有率が多くなり、これに伴って電気抵抗が大きくなり、低抵抗の銅又は銅合金からなる導電層を用いることによる動作速度の向上は期待できないからである。
【００１５】
本発明の半導体装置の製造方法にあっては、銅または銅合金からなるターゲットに直流電力か第１の交流電力の少なくともどちらか一方を印加するとともに、ターゲットに対し対向配置されたケイ素を含有する基体に第２の交流電力を印加することにより、上記ケイ素を含有した基体上に銅または銅合金膜を成膜すると、上記基体に印加された第２の交流電力により該基体中のケイ素がスパッタされて銅または銅合金膜中に入るため、導電層と下地膜との密着性を向上でき、しかもレジスト剥離液耐性を向上でき、また、導電層をアルミニウムまたはアルミニウム合金から構成した場合よりも動作速度を向上でき、従って断線不良や絶縁耐圧不良の発生がない、特性の良好な半導体装置を製造できる。
本発明においては、上記半導体装置が薄膜トランジスタ基板であることを特徴とするものであってもよい。
本発明においては、上記半導体装置が半導体集積装置であることを特徴とするものであってもよい。
【００１６】
【発明の実施の形態】
以下に本発明の半導体装置およびその製造方法の一実施形態について説明する。
図３は、本発明の半導体装置の製造方法に好適に用いられる薄膜の製造装置の成膜室を示す概略構成図であり、図４は、薄膜の製造装置の全体構成を示す平面図であり、図５は、図４に示す薄膜の製造装置の一部を拡大した側面図である。
図３は、減圧可能な成膜室１０を示し、この成膜室１０は、図４に示すように搬送室１１の側部にゲートバルブ１２を介して接続されている。上記搬送室１１の周囲には成膜室１０の他に、ロータ゛ー室１３とアンロータ゛ー室１４とストッカーチャンバ１５がそれぞれ搬送室１１を囲むように接続され、搬送室１１とその周囲の各室との間にはそれぞれゲートバルブ１６、１７、１８が設けられている。以上の説明のように、成膜室１０と搬送室１１とロータ゛室１３とアンロータ゛ー室１４とストッカーチャンバ１５により薄膜の製造装置Ａ’が構成されている。
【００１７】
上記成膜室１０は、図３に示すように、その上部に第１の電極２０が設けられ、第１の電極２０の底面にターゲット２１が着脱自在に装着されているとともに、成膜室１０の底部には第２の電極２２が設けられ、第２の電極２２の上面にケイ素を含有する基体２３が着脱自在に装着されている。
上記ターゲット２１をなす材料としては、ゲート電極などの導電層を形成する場合、アルミニウム、アルミニウム合金、銅、銅合金のうちから選択される材料が用いられ、ｎ型ａ−Ｓｉ層を形成する場合、ｎ型ａ−Ｓｉ生成用のＰドープＳｉが用いられる。
上記基体２３としては、薄膜トランジスタ基板を製造する場合にはガラス基体１を好適に用いることができ、半導体集積装置を製造する場合にはシリコン基体４１を好適に用いることができる。なお、上記ターゲット２１の装着には静電チャックなどの通常知られたターゲット装着機構を用いることができる。
上記第１の電極２０は、導電性材料からなる母体２０ａとこの母体２０ａの表面に形成された保護層２０ｂとから構成されている。この保護層２０ｂは、塩素系などの腐食性ガスのプラズマに曝されても腐食しずらいような酸化膜、窒化膜あるいはフッ化膜などからなり、具体的には、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、 Ｃｒ２Ｏ３、ＡｌＮなどからなる。
【００１８】
そして、上記第１の電極２０には第１の交流電源２５が接続されるとともに、第１の電極２０と第１の交流電源２５との間には整合回路２６が組み込まれていて、この整合回路２６は高周波電力の反射波をゼロにする作用を奏する。また、第１の電極２０には、インピーダンス調整用のローパスフィルタなどのバンドパスフィルタ２７を介して直流電源２８が接続されている。このバンドパスフィルタ２７は、直流電源２８に高周波が乗らないように回路のインピーダンスを無限大に調整するものである。
更に、上記第２の電極２２にも第２の交流電源３０が接続されるとともに、第２の電極２２と第２の交流電源３０の間には上記整合回路２６と同様の作用を奏する整合回路３１が組み込まれている。
なお、上記成膜室１０には、真空引き用およびガス排気用の排気ユニット１０ａ、成膜室１０内への反応ガス供給機構１０ｂ等を含んでいるが図３では説明の簡略化のためにこれらを簡略化して記載した。
【００１９】
次に、上記搬送室１１には、リンク式の搬送機構（マジックハンド）３３が設けられ、この搬送機構３３は搬送室１１の中心部に立設された支軸３４を支点として回動自在に設けられ、ストッカーチャンバ１５に配置されているカセット３５からターゲット２１を取り出して必要に応じて成膜室１０に搬送し、成膜室１０の第１の電極２０にターゲット２１を装着できるようになっている。
なお、上記カセット３５にはダミーターゲット３７も収納されていて、必要に応じてダミーターゲット３７も成膜室１０に搬送できるようになっている。
【００２０】
次に、本発明の半導体装置の製造方法を図１に示したようなＴＦＴ基板の製造方法に適用した一実施形態について説明する。
図３乃至図５に示す薄膜の製造装置は、１つの成膜室１０で１つ以上の薄膜（例えば、ゲート電極をなす導電層と、ゲート絶縁層と、ａ−Ｓｉ層と、ｎ型ａ−Ｓｉ層、ソース電極をなす導電層と、ドレイン電極をなす導電層）を連続成膜することができる装置である。
即ち、成膜室１０において、ＣＶＤ成膜（ゲート絶縁層・ａ−Ｓｉ層）とスパッタ成膜（ｎ型ａ−Ｓｉ層・ゲート電極・ソース電極・ドレイン電極の成膜）を電源を切り替えることにより行なうことができる。
まず、成膜室１０と搬送室１１とストッカーチャンバ１５を減圧したならば、ゲートバルブ１２と１８を開放して搬送機構３３によりダミーターゲット３７を成膜室１０の第１の電極２０に、ガラス基体２３を第２の電極２２に装着する。この状態からゲートバルブ１２を閉じたならば、以下の工程に準じて基体２３上にゲート電極２などの薄膜を順次形成する。
【００２１】
▲１▼基体２３のクリーニング工程
ガラス基体２３の表面や成膜室１０の内壁面の異物や不純物あるいは酸化被膜などを除去する目的で成膜室１０をＡｒ＋Ｈ２混合ガス雰囲気とし、第１の電極 ２０にＳｉ、ＳｉＯ２などからなるダミーターゲット３７を上記の如く装着し、 第２の電極２２にガラス基体２３を装着し、第１の交流電源２５から第１の電極２０に周波数２００ＭＨｚ程度の高周波を供給し、第１の電極２０の負荷電位をフローティングしてプラズマクリーニングを行なう。このプラズマクリーニングの場合は、第１の電極２０に装着されたダミーターゲット３７をスパッタしないように、供給する周波数を大きく設定し、ダミーターゲット３７にかかるイオンエネルギーを小さくする。例えば、ガラス基体２３にかかるイオンエネルギーを１０〜２０ｅＶになるように第２の電極２２にかかる電力を調整する。
【００２２】
▲２▼ゲート電極（アルミニウム若しくはアルミニウム合金または銅若しくは銅合金膜）２のスパッタ成膜工程
成膜室１０をＡｒガス雰囲気とし、第１の電極２０にアルミニウム若しくはアルミニウム合金または銅若しくは銅合金からなるターゲット２１を装着し、直流電源２８か第１の交流電源２５の少なくともどちらか一方を作動させて第１の電力（直流電力と交流電力のうち少なくともどちらか一方）をターゲット２１に印加するとともに第２の交流電源３０を作動させて第２の交流電力をガラス基体２３に印加するスパッタ法により、導電層のスパッタ成膜を行なう。この工程では、第一のターゲット２１に印加する電力を１０ｋＷ／ｍ２〜３０ｋＷ／ｍ２程度とする。また、ガラス基体２３に印加する電力を０．５ｋＷ／ｍ２ないし１０ｋＷ／ｍ２とすることが好ましい。
ターゲット２１としてアルミニウム若しくはアルミニウム合金からなるものを用いた場合、ガラス基体２３に印加する電力が０．５ｋＷ／ｍ２未満であると、得られるゲート電極２中のＳｉの含有率が少なくなりすぎて、ヒロックの発生防止効果が小さくなってしまい、一方、印加する電力が１０ｋＷ／ｍ２を超えると、ヒロックの発生防止効果の増大は期待できず、また、得られるゲート電極２中のＳｉの含有率が多くなりすぎて、抵抗が大きくなり、導電性が悪くなってしまうからである。
【００２３】
ターゲット２１として銅若しくは銅合金からなるものを用いた場合、ガラス基体２３に印加する電力が０．５ｋＷ／ｍ２未満であると、下地膜のガラス基体２３との密着性が低下したり、得られるゲート電極２中のＳｉの含有率が少なくなりすぎて、ゲート電極２のレジスト剥離液耐性が低下したり、断線不良や絶縁耐圧不良が生じてしまう。一方、印加する電力が１０ｋＷ／ｍ２を超えると、ゲート電極２のレジスト剥離液耐性が低下し、絶縁耐圧不良が生じてしまい、また、得られるゲート電極２中のＳｉの含有率が多くなり、これに伴って電気抵抗が大きくなり、低抵抗の銅又は銅合金からなるゲート電極２を用いることによる動作速度の向上は期待できないからである。
【００２４】
このようにして得られたゲート電極２が、従来の通常のスパッタ法により得られたものと異なるところは、アルミニウム若しくはアルミニウム合金または銅若しくは銅合金膜中にケイ素が０．０１原子％以上１原子％以下含有されている点である。
ゲート電極２がアルミニウム若しくはアルミニウム合金からなる場合のゲート電極２中のケイ素の含有率が０．０１原子％未満であると、ヒロックの発生防止効果が小さくなってしまい、後工程においてこのゲート電極２上に形成されるゲート絶縁層３に破れが生じてしまう。ゲート電極２中のケイ素の含有率が１原子％を超えると、ヒロックの発生防止効果の増大は期待できず、また、抵抗が大きくなり、導電性が低下してしまう。アルミニウム若しくはアルミニウム合金からなるゲート電極２中のケイ素の含有率は、ヒロックの発生数および大きさを小さくでき、しかも、導電性がさほど劣化しない点で、０．０２原子％以上０．２原子％以下の範囲とすることが好ましい。
【００２５】
ゲート電極２が銅若しくは銅合金からなる場合のゲート電極２中のケイ素の含有率が０．０１原子％未満であると、ゲート電極２のレジスト剥離液耐性が低下したり、絶縁耐圧不良が生じてしまい、また、ガラス基体２３との密着性が低下してしまう。一方、ケイ素の含有率が１原子％を超えると、ゲート電極２のレジスト剥離液耐性が低下し、絶縁耐圧不良が生じてしまい、また、得られるゲート電極２中のＳｉの含有率が多くなり、これに伴って電気抵抗が大きくなり、低抵抗の銅又は銅合金からなるゲート電極２を用いることによる動作速度の向上は期待できない。
銅若しくは銅合金からなるゲート電極２中のケイ素の含有率は、０．０２原子％以上０．２原子％以下の範囲とされることがガラス基体２３との密着性を向上でき、しかも、レジスト剥離液耐性を向上でき、さらには、導電性がさほど劣化しない点で好ましい。
【００２６】
▲３▼ゲート絶縁層（窒化ケイ素膜）３のＣＶＤ成膜工程
成膜室１０をＳｉＨ４＋ＮＨ３＋Ｎ２混合ガス雰囲気とし、第１の電極２０にダ ミーターゲット３７を装着し、第１の交流電源２５から第１の電極２０に周波数２００ＭＨｚの高周波を供給し、負荷電位をフローティングしてプラズマを発生させて窒化ケイ素膜を基体２３上に堆積させるＣＶＤ成膜を行なう。このＣＶＤ成膜の場合は、第１の電極２０に装着されたダミーターゲット３７をスパッタしないように供給する周波数を大きく設定し、第１の電極２０にかかるイオンエネルギーを小さくするとともに、第２の電極２２に高周波電力を供給し、基体２３にかかるイオンエネルギーを制御する。
【００２７】
▲４▼基体クリーニング工程
成膜室１０をＡｒ＋Ｈ２混合ガス雰囲気とし、ダミーターゲット３７はそのま まとして、第１の交流電源２５から第１の電極２０に周波数２００ＭＨｚ程度の高周波を供給し、負荷電位をフローティングすることにより、ゲート絶縁層３が形成された第１の基体２３のプラズマクリーニングを行なう。このプラズマクリーニングの場合は、電極２０に装着されたダミーターゲット３７をスパッタしないように供給する周波数を大きく設定し、第１の電極２０にかかるイオンエネルギーを小さくする。
【００２８】
▲５▼半導体層（ａ−Ｓｉ層）４のＣＶＤ成膜工程
成膜室１０をＳｉＨ４＋Ｈ２混合ガス雰囲気とし、第１の電極２０にダミーターゲット３７を装着したままで第１の交流電源２５から第１の電極２０に周波数２００ＭＨｚ程度の高周波を供給し、更に、第２の交流電源３０から第２の電極２２に高周波電力を供給し、ガラス基体２３にかかるイオンエネルギーを制御してａ−Ｓｉ層の成膜を行なう。
【００２９】
▲６▼ｎ型ａ−Ｓｉ層５のスパッタ成膜工程
成膜室１０をＡｒガス雰囲気とし、第１の電極２０にｎ型ａ−Ｓｉ生成用のＰドープＳｉからなるターゲット２１を装着し、第１の交流電源２５から第１の電極２０に周波数１３．６ＭＨｚ程度の高周波を供給し、更に直流電源２８から負荷す る負荷電位を−２００Ｖにしてスパッタリングを行ない、ｎ型ａ−Ｓｉ膜の成膜を行なう。この工程では、ターゲット３６にかかるイオンエネルギーを大きくする必要がある。このため、供給する高周波の周波数を１３．５６ＭＨｚ程度とす る。
【００３０】
▲７▼ソース電極６及びドレイン電極７（アルミニウム若しくはアルミニウム合金又は銅若しくは銅合金膜）のスパッタ成膜工程
成膜室１０をＡｒガス雰囲気とし、第１の電極２０にアルミニウム若しくはアルミニウム合金又は銅若しくは銅合金からなるターゲット２１を装着し、直流電源２８か第１の交流電源２５の少なくともどちらか一方を作動させて第１の電力をターゲット２１に印加するとともに第２の交流電源３０を作動させて第２の交流電力をガラス基体２３に印加するスパッタ法により、アルミニウム若しくはアルミニウム合金又は銅若しくは銅合金膜のスパッタ成膜を行なう。この工程では、第一のターゲット２１に印加する電力を１０ｋＷ／ｍ２〜３０ｋＷ／ｍ２程度とする。
また、ガラス基体２３に印加する電力は、上述のゲート電極２を成膜する場合とほぼ同様の理由から０．５ｋＷ／ｍ２ないし１０ｋＷ／ｍ２とすることが好ましい。
【００３１】
このようにして得られたソース電極６およびドレイン電極７が、従来の通常のスパッタ法により得られたものと異なるところは、アルミニウム若しくはアルミニウム合金又は銅若しくは銅合金膜中にケイ素が０．０１原子％以上１原子％以下含有されている点である。
ソース電極６およびドレイン電極７がアルミニウム若しくはアルミニウム合金からなる場合の電極中のケイ素の含有率が０．０１原子％未満であると、ヒロックの発生防止効果が小さくなってしまい、後工程においてこれらの上に形成されるパッシベーション膜に破れが生じてしまう。ソース電極６並びにドレイン電極７中のケイ素の含有率がそれぞれ１原子％を超えると、ヒロックの発生防止効果の増大は期待できず、また、抵抗が大きくなり、導電性が低下してまう。アルミニウム若しくはアルミニウム合金からなるソース電極６並びにドレイン電極７中のケイ素の含有率は、ヒロックの発生数および大きさをより小さくでき、しかも、導電性がさほど劣化しない点で、それぞれ０．０２原子％以上０．２原子％以下の範囲とすることが好ましい。
【００３２】
ソース電極６及びドレイン電極７が銅若しくは銅合金からなる場合の電極中のケイ素の含有率が０．０１原子％未満であると、ソース電極６やドレイン電極７のレジスト剥離液耐性が低下したり、絶縁耐圧不良が生じてしまい、また、下地膜との密着性が低下してしまう。一方、ケイ素の含有率が１原子％を超えると、ソース電極６やドレイン電極７のレジスト剥離液耐性が低下し、絶縁耐圧不良が生じてしまい、また、得られるソース電極６やドレイン電極７中のＳｉの含有率が多くなり、これに伴って電気抵抗が大きくなり、低抵抗の銅又は銅合金からなるソース電極６及びドレイン電極７を用いることによる動作速度の向上は期待できない。
銅若しくは銅合金からなるソース電極６及びドレイン電極７中のケイ素の含有率は、それぞれ０．０２原子％以上０．２原子％以下の範囲とされることが下地膜との密着性を向上でき、しかも、レジスト剥離液耐性を向上でき、さらには導電性がさほど劣化しない点で好ましい。
【００３３】
なお、上述のスパッタ成膜時には、ターゲット２１のスパッタリング効率を上げる目的で直流電源２８から−１００Ｖ以下の電位をかけることが好ましい。これに対して上記のＣＶＤ成膜においては、ダミーターゲット３７をスパッタする必要はないので、−１００Ｖ以下の電位を負荷する必要はない。
【００３４】
ついで、形成したソース電極６およびドレイン電極７をマスクして、ｎ型ａ−Ｓｉ層５の一部を除去してｎ型ａ−Ｓｉ層５を分割した後、ＣＶＤ法などにより窒化ケイ素からなるパッシベーション膜（図示略）を形成することにより、図１と同様のＴＦＴ基板が得られる。
【００３５】
実施形態のＴＦＴ基板において、導電層であるゲート電極２とソース電極６とドレイン電極７のそれぞれをなすアルミニウム若しくはアルミニウム合金膜中にケイ素が０．０１原子％以上１原子％以下含有された場合にあっては、導電層の導電性を良好にしたままでゲート電極２とソース電極６とドレイン電極７にヒロックが発生するのを低減でき、これら電極上に形成されたゲート絶縁層３やパッシベーション膜などの絶縁層にヒロックに起因する破れが生じることを防止できるので、絶縁不良の発生がない、特性の良好なものである。
また、導電層であるゲート電極２とソース電極６とドレイン電極７のそれぞれをなす銅若しくは銅合金膜中にケイ素が０．０１原子％以上１原子％以下含有された場合にあっては、導電層と下地膜との密着性を向上でき、しかもレジスト剥離液耐性を向上でき、また、導電層をアルミニウムまたはアルミニウム合金から構成した場合よりも動作速度を向上でき、従って断線不良や絶縁耐圧不良の発生がない、特性の優れた半導体装置を提供できる。
【００３６】
上記実施形態においては、本発明の半導体装置およびその製造方法をＴＦＴ基板およびその製造方法に適用した場合について説明したが、アルミニウム若しくはアルミニウム合金又は銅若しくは銅合金からなる導電層を有する半導体集積装置やその製造方法に適用することができる。
例えば、図２に示すようなＭＯＳトランジスタにおいては、ソース電極４７、ドレイン電極４８をなすアルミニウム若しくはアルミニウム合金又は銅若しくは銅合金膜中にそれぞれケイ素を０．０１原子％以上１原子％以下の含有率で含有されるようにしてもよい。これらのソース電極４７、ドレイン電極４８などの導電層は、ガラス基板に代えてシリコン基板を用いる以外は上述のスパッタ成膜法と同様にして形成することができる。
このようなＭＯＳトランジスタを備えた半導体集積装置において、導電層であるソース電極４７、ドレイン電極４８をなすアルミニウムまたはアルミニウム合金膜中にそれぞれケイ素が０．０１原子％以上１原子％以下含有された場合にあっては、導電層の導電性を良好にしたままでソース電極４７、ドレイン電極４８にヒロックが発生するのを低減でき、これら電極上に形成されたゲート絶縁層４３やパッシベーション膜などの絶縁層にヒロックに起因する破れが生じることを防止できるので、絶縁不良の発生がない、特性の良好なものである。
【００３７】
また、上記のＭＯＳトランジスタを備えた半導体集積装置において、導電層であるソース電極４７、ドレイン電極４８をなす銅または銅合金膜中にそれぞれケイ素が０．０１原子％以上１原子％以下含有された場合にあっては、ソース電極４７やドレイン電極４８と、下地膜との密着性を向上でき、しかもレジスト剥離液耐性を向上でき、また、導電層をアルミニウムまたはアルミニウム合金から構成した場合よりも動作速度を向上でき、従って断線不良や絶縁耐圧不良の発生がない、特性の良好な半導体装置を提供できる。
【００３８】
【実施例】
（実施例１）
図３ないし図５に示した薄膜の製造装置を用い、純度が９９．９９９９％のアルミニウムからなるターゲット２１に直流電力か第１の交流電力の少なくともどちらか一方を印加するとともに、該ターゲット２１に対し対向配置されたガラス基体２３に第２の交流電力を印加するスパッタ成膜法によりガラス基体２３上に１０００オングストロームのアルミニウム膜を成膜することにより、導電層を形成した。ここでの成膜条件は、直径３１４ｍｍの円形のターゲット２１に印加する電力を２０ｋＷ／ｍ２、１辺が６インチの正方形状のガラス基体２３に印加する電力を１．２５ｋＷ／ｍ２に設定した。ここでターゲット２１、ガラス基体２３に印加する電力は、電力密度で規定したものであり、それぞれ、第１の電極２０の面積０．１ｍ２、第２の電極２２の面積０．０４ｍ２でそれぞれの印加電力（Ｗ）を割ったものである。
【００３９】
（比較例１）
図３ないし図５に示した薄膜の製造装置を用い、純度が９９．９９９９％のアルミニウムからなるターゲット２１に直流電力を印加する通常のＤＣスパッタ成膜法により、１辺６インチのガラス基体２３上にアルミニウム膜を成膜することにより、導電層を形成した。
ここでの成膜条件は、ターゲット２１に印加する電力を２０ｋＷ／ｍ２に設定 した。
【００４０】
図６に、実施例１で得られたアルミニウム膜中の成分についてＳＩＭＳ分析法（二次イオン質量分析法）により調べた結果を示す。また、図７に比較例１で得られたアルミニウム膜中の成分についてＳＩＭＳ分析法により調べた結果を示す。
なお、図６、図７中、２８Ｓｉ＋、３０Ｓｉ＋、４０Ａｒ＋Ｃａ、５６Ｆｅ＋Ｓｉ２、５４Ａｌ２＋、４２Ｃａ＋ＳｉＳｉ２、５８Ｎｉ＋Ｓｉ２、６２Ｎｉ＋ＳｉＯ２ 、３６Ａｒ＋は、検出される二次イオンとその質量数を表す。なお、ＳＩＭＳ分析による２８Ｓｉ＋（質量数２８のＳｉ＋）の強度（濃度）が１×１０２以下の範囲は、２８Ｓｉ＋が含有されていないものとみなされる（グラウンドレベル）。
図６〜図７に示した結果から明らかなように比較例１で得られたアルミニウム膜中の２８Ｓｉ＋の濃度はノイズレベルの１×１０２程度であり、アルミニウム膜 中にＳｉが殆ど含有されていないことがわかる。これに対して実施例１で得られたアルミニウム膜中の２８Ｓｉ＋の濃度は５×１０２程度であり、アルミニウム膜 中に明らかにＳｉが含有されていることがわかる。
【００４１】
基体にかける電力を変更する以外は実施例１と同様にしてガラス基体２３上にアルミニウム膜を成膜したときの、アルミニウム膜中のＳｉの含有率と、ヒロックの発生数と、抵抗値と、アルミニウムの結晶の粒度のガラス基体にかける電力依存性を調べた結果を図８に示す。
図８に示した結果から明らかなようにガラス基体にかける電力を大きくするにつれてアルミニウムの結晶の粒度が小さくなっており、また、アルミニウム膜の抵抗値も大きくなっており、アルミニウム膜中のＳｉの含有率も多くなっていることがわかる。また、ガラス基体にかける電力が３０Ｗ（０．７５ｋＷ／ｍ２）〜２００Ｗ（５．０ｋＷ／ｍ２）の範囲では、Ｓｉの含有率が０．０２ａｔ％〜０．２ａｔ％となって おり、また、このときのヒロックの発生数は２×１０５個／ｃｍ２以下と少なくなっており、抵抗値も導電性に殆ど影響のない３．６Ω・ｃｍ以下であることがわかる。
【００４２】
（実施例２）
ターゲット２１として銅からなるものを用いた以外は、実施例１と同様にしてガラス基体２３上にＣｕ膜を成膜することにより導電層を形成し、試料とした。ここでの成膜条件は、直径３１４ｍｍの円形のターゲット２１に印加する電力を２０ｋＷ／ｍ２、１辺６インチの正方形状のガラス基体２３に印加する電力を５．０ｋＷ／ｍ２に設定した。ついで、導電層の表面にフォトレジストを塗布した後、有機アミン系レジスト剥離液（東京応化工業株式会社製の剥離液＃１０６に５分間浸漬し、これらを剥離液から取り出し、リンス洗浄、乾燥させた。
レジスト剥離液浸漬前と浸漬後の実施例２の導電層の状態を原子力間顕微鏡（ＡＦＭ）により観察した。その結果を図９から図１０に示す。図９は、レジスト剥離液浸漬前の実施例２の導電層表面の金属組織を示す写真であり、図１０はレジスト剥離液浸漬後の実施例２の導電層表面の金属組織を示す写真である。
【００４３】
（比較例２）
ターゲット２１としてＣｕからなるものを用いた以外は、比較例１と同様にしてガラス基体２３上にＣｕ膜を成膜することにより、導電層を形成した。
ここでの成膜条件は、ターゲット２１に印加する電力を２０ｋＷ／ｍ２に設定 した。ついで、導電層の表面にフォトレジストを塗布した後、有機アミン系レジスト剥離液（東京応化工業株式会社製の剥離液＃１０６に５分間浸漬し、これらを剥離液から取り出し、リンス洗浄、乾燥させた。
【００４４】
レジスト剥離液浸漬前後の比較例２の導電層表面の状態を原子力間顕微鏡（ＡＦＭ）により観察した。その結果を図１１から図１２に示す。図１１は、レジスト剥離液浸漬前の比較例２の導電層表面の金属組織を示す写真であり、図１２はレジスト剥離液浸漬後の比較例２の導電層表面の金属組織を示す写真である。
図９乃至図１２に示した結果から明らかなように比較例２のものは、レジスト剥離液浸漬前後の導電層表面の状態が大きく変化しており、レジスト剥離液により大きなダメージを受けていることがわかる。これに対して実施例２のものは、レジスト剥離液浸漬前後の導電層表面の状態があまり変化しておらず、比較例２のものに比べてレジスト剥離液耐性が優れていることがわかる。
【００４５】
（実験例）
ターゲット２１として銅からなるものを用いた以外は、実施例１と同様にしてガラス基体２３上にＣｕ膜を成膜することにより導電層を形成し、試料とした。ここでの成膜条件は、厚さ１０００オングストローム、直径３１４ｍｍの円形のターゲット２１に印加する電力を２０ｋＷ／ｍ２と一定とし、また、１辺６インチの正方形状のガラス基体２３に印加する電力は０〜１５ｋＷ／ｍ２の範囲で変更した。
図１３に、ガラス基体に印加する電力と、試料のＣｕ膜中のＳｉ濃度との関係をＳＩＭＳ分析法（二次イオン質量分析法）により調べた結果を示す。
図１３に示した結果から明らかなようにガラス基体２３に印加する電力を０ｋＷ／ｍ２とした場合は、Ｃｕ膜（比較例３）中のＳｉ濃度はノイズレベルの１０１８ｃｍ−３程度であり、Ｃｕ膜中にＳｉが殆ど含有されていないことがわかる。これに対してガラス基体２３に印加する電力を１．２５〜５．０ｋＷ／ｍ２とした場合は、Ｃｕ膜（実施例３〜４）中のＳｉ濃度は約４×１０１８ｃｍ−３以上であり、Ｃｕ膜中に明らかにＳｉが含有されており、また、印加電力を大きくすることにより、Ｃｕ膜中のＳｉ濃度が大きいことが分かる。
【００４６】
また、得られた試料のレジスト剥離液に対するレジスト剥離液耐性と、絶縁耐圧と、Ｃｕ膜の下地との密着性について評価した。
ここでのレジスト剥離液耐性は、試料のＣｕ膜の表面にフォトレジストを塗布した後、有機アミン系レジスト剥離液（東京応化工業株式会社製の剥離液＃１０６に５分間浸漬し、ついで、試料を剥離液から取り出し、リンス洗浄、乾燥した後のＣｕ膜表面を原子力間顕微鏡（ＡＦＭ）により観察した。その結果を下記表１に示す。表１のレジスト剥離液耐性の欄の◎は、剥離液によりダメージを受けなかったもの、○は配線幅（５μｍ）の範囲内での小さなダメージを受けたもの、×は配線幅（５μｍ）を超える大きいダメージを受けたものを表す。
また、絶縁耐圧については、上述の方法と同様にして作製した１０００オングストロームのＣｕ膜上に３０００オングストロームのＳｉＮｘからなる絶縁層をＣＶＤ法により形成したものを試料（１ｍｍ角）とし、該試料の絶縁層上に電極を配置し、該電極と上記Ｃｕ膜間に電圧を印加し、絶縁破壊したときの電圧を層間絶縁膜（ＳｉＮｘからなる絶縁層）の耐圧値した。その結果を下記表１に合わせて示す。表１の絶縁耐圧の欄の○は、耐圧値が２００Ｖ以上であり、絶縁耐圧が良好であるもの、×は耐圧値が１５０Ｖ未満であり、絶縁耐圧が不良であるものを表す。
また、Ｃｕ膜の下地との密着性は、Ｃｕ膜と下地のガラス基体との密着性について調べた。その結果を表１に合わせて示す。表１の下地との密着性の欄の○は、Ｃｕ膜とガラス基体との密着性が良好であり、実用上問題のなかったもの、×はＣｕ膜とガラス基体との密着性が不良であり、実用上問題のあったものを示す。
なお、ガラス基体２３に印加する電圧を０〜１５ｋＷ／ｍ２の範囲で変化させたときのＣｕ膜中のＳｉ含有量（原子％）と、Ｃｕ膜の比抵抗を表１に合わせて示す。
【００４７】
【表１】
【００４８】
表１に示した結果からガラス基体に印加する電圧が０．００ｋＷ／ｍ２とするとＣｕ膜中にＳｉが殆ど含まれておらず、レジスト剥離耐性および絶縁耐圧が不良であることがわかる。また、ガラス基体に印加する電圧が１５ｋＷ／ｍ２とするとＣｕ膜中のＳｉが３．０原子％と多く含まれており、レジスト剥離耐性および絶縁耐性が不良であることがわかる。
これに対してガラス基体に印加する電圧が０．０５から１０ｋＷ／ｍ２とすると、Ｃｕ膜中にＳｉが０．０１から１原子％含有されており、レジスト剥離液耐性および絶縁耐圧が良好であり、特にガラス基体に印加する電圧が０．７５から５．００ｋＷ／ｍ２とすると、レジスト剥離液耐性が優れていることがわかる。
【００４９】
【発明の効果】
以上説明したように本発明の半導体装置にあっては、導電層をなすアルミニウム若しくはアルミニウム合金又はＣｕ若しくはＣｕ合金中にケイ素が０．０１原子％以上１原子％以下含有されたことにより、絶縁不良の発生がない、特性の良好な半導体装置を提供できるという利点がある。
また、特に、導電層をなすアルミニウム若しくはアルミニウム合金中にケイ素が０．０１原子％以上１原子％以下含有された場合にあっては、導電層の導電性を良好にしたままで該導電層にヒロックが発生するのを低減でき、上記導電層上に形成される絶縁層にヒロックに起因する破れが生じることを防止できるので、絶縁不良の発生がない、特性の良好な半導体装置を提供できるという利点がある。
また、特に、導電層をなす銅若しくは銅合金膜中にケイ素が０．０１原子％以上１原子％以下含有された場合にあっては、導電層と下地膜との密着性を向上でき、しかもレジスト剥離液耐性を向上でき、また、導電層をアルミニウムまたはアルミニウム合金から構成した場合よりも動作速度を向上でき、従って断線不良や絶縁耐圧不良の発生がない、特性の優れた半導体装置を提供できる。
【００５０】
本発明の半導体装置の製造方法にあっては、アルミニウム若しくはアルミニウム合金又はＣｕ若しくはＣｕ合金からなるターゲットに直流電力か第１の交流電力の少なくともいずれか一方を印加するとともに、ターゲットに対し対向配置されたケイ素を含有する基体に第２の交流電力を印加して、上記ケイ素を含有する基体上にアルミニウム若しくはアルミニウム合金膜又はＣｕ若しくはＣｕ合金膜を成膜すると、上記ケイ素を含有する基体に印加された第２の交流電力により該基体中のケイ素がスパッタされてアルミニウム若しくはアルミニウム合金又はＣｕ若しくはＣｕ合金膜中に入る。従って、ケイ素を含有する基体上にアルミニウム若しくはアルミニウム合金膜を成膜した場合には、該膜に入ったケイ素によりアルミニウム若しくはアルミニウム合金の結晶粒度が制御されて、ヒロックを制御できる。また、ケイ素を含有する基体上にＣｕ若しくはＣｕ合金膜を成膜した場合には、導電層と下地膜との密着性を向上でき、しかもレジスト剥離液耐性を向上でき、また、導電層をアルミニウムまたはアルミニウム合金から構成した場合よりも動作速度を向上でき、従って断線不良や絶縁耐圧不良の発生がない、特性の良好な半導体装置を製造できる。
【図面の簡単な説明】
【図１】本発明の半導体装置が適用される薄膜トランジスタ基板の要部を示す断面図である。
【図２】本発明の半導体装置が適用される半導体集積装置を構成するＭＯＳトランジスタの断面を含む要部を示す斜視図である。
【図３】本発明の半導体装置の製造方法に好適に用いられる薄膜の製造装置の成膜室を示す構成図である。
【図４】本発明の半導体装置の製造方法に好適に用いられる薄膜の製造装置の全体構成を示す平面図である。
【図５】図４に示す薄膜の製造装置の一部を拡大した側面図である。
【図６】実施例１で得られたアルミニウム膜中の成分についてＳＩＭＳ分析法により調べた結果を示すグラフである。
【図７】比較例１で得られたアルミニウム膜中の成分についてＳＩＭＳ分析法により調べた結果を示すグラフである。
【図８】アルミニウム膜中のＳｉの含有率と、ヒロックの発生数と、抵抗値と、アルミニウムの結晶の粒度のガラス基体にかける電力依存性を示すグラフである。
【図９】レジスト剥離液浸漬前の実施例２の導電層表面の金属組織を示す写真である。
【図１０】レジスト剥離液浸漬後の実施例２の導電層表面の金属組織を示す写真である。
【図１１】レジスト剥離液浸漬前の比較例２の導電層表面の金属組織を示す写真である。
【図１２】レジスト剥離液浸漬後の比較例２の導電層表面の金属組織を示す写真である。
【図１３】ガラス基体に印加する電力と、試料のＣｕ膜中のＳｉ濃度との関係をＳＩＭＳ分析法（二次イオン質量分析法）により調べた結果を示すグラフである。
【符号の説明】
１・・・ガラス基体（ケイ素を含有する基体）、２・・・ゲート電極（導電層）、６・・・ソース電極（導電層）、７・・・ドレイン電極（導電層）、２０・・・第１の電 極、２１・・・ターゲット、２２・・・第２の電極、２３・・・ケイ素を含有する基体、 ２５・・・第１の交流電源、３０・・・第２の交流電源、４１・・・シリコン基体（ケイ素を含有 する基体）、４２・・・ゲート電極（導電層）、４７・・・ソース電極（導電層）、４８・・・ドレイン電極（導電層）。
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ）基板や半導体集積装置などの半導体装置とその製造方法に係わり、詳しくは、絶縁不良の発生がない、特性の良好な半導体装置とその製造方法、特に、半導体装置に備えられる導電層がアルミニウムまたはアルミニウム合金から構成されている場合には、該導電層にヒロックが発生するのを低減できる半導体装置とその製造方法、導電層が銅または銅合金から構成されている場合には、該導電層と下地膜との密着性を向上でき、しかもレジスト剥離液耐性を向上できる半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
一般に、導電層を有する半導体装置としては、薄膜トランジスタ（ＴＦＴ）基板や、半導体集積装置などが知られている。
図１は、一般的なＴＦＴ基板の要部を示す断面図である。このＴＦＴ基板は、ガラス基体１上に、ゲート電極２、窒化ケイ素からなるゲート絶縁層３、ａ（アモルファス）−Ｓｉからなる半導体層４、ｎ型ａ−Ｓｉからなる層５が設けられ、さらにこの層５上にソース電極６、ドレイン電極７が設けられ、さらにこれらの上に窒化ケイ素からなるパッシベーション膜（図示略）が設けられることにより概略構成されている。
上記ゲート電極２、ソース電極６、ドレイン電極７は、アルミニウムまたはアルミニウム合金などからなる導電層である。
【０００３】
従来、この種のＴＦＴ基板を製造する方法としては、アルミニウムまたはアルミニウム合金からなるターゲットを用い、該ターゲットに直流電力か交流電力の少なくともどちらか一方を印加する通常のスパッタ法などの薄膜形成手段によりガラス基体１上にゲート電極２を形成した後、ＣＶＤ法などの薄膜形成手段によりゲート絶縁層３、半導体層４を形成し、ついでこれらの上に上述のスパッタ法などによりｎ型ａ−Ｓｉ層５、ソース電極６およびドレイン電極７を形成し、ついで形成したソース電極６およびドレイン電極７をマスクして、ｎ型ａ−Ｓｉ層５の一部を除去してｎ型ａ−Ｓｉ層５を分割した後、ＣＶＤ法などによりパッシベーション膜（図示略）を形成することにより、ＴＦＴ基板が得られる。
【０００４】
図２は、半導体集積装置を構成する一般的なＭＯＳトランジスタを示す斜視図である。
このＭＯＳトランジスタは、ｐ型シリコン基体４１上に、窒化ケイ素またはＳｉＯ２からなるゲート絶縁層４３を介してｎ型の不純物（例えばリン）をドープした多結晶シリコンからなるゲート電極４２が設けられ、該ゲート電極４２の両側の素子分離絶縁層４３ａにそれぞれコンタクト孔４４が形成され、さらにこれらコンタクト孔４４の下方に位置するｐ型シリコン基体４１にソース拡散領域４５、ドレイン拡散領域４６が設けられ、上記ゲート電極４２上に絶縁層４３ｂが設けられ、上記コンタクト孔４４内および素子分離絶縁層４３ａ上にソース電極４７、ドレイン電極４８が設けられ、さらにこれらの上にパッシベーション膜（図示略）が設けられることにより概略構成されている。
【０００５】
従来、この種の半導体集積装置を製造する方法としては、ｐ型シリコン基体４１の表面の酸化膜をエッチングして穴を開けてから、ｎ型の不純物をイオン打ち込み後、熱処理してソース拡散領域４５とドレイン拡散領域４６を形成し、ついでＣＶＤ法などにより窒化ケイ素またはＳｉＯ２を堆積してゲート絶縁層４３と 素子分離絶縁層４３ａを形成し、ついで多結晶シリコン層を堆積させた後、リソグラフィ法によりゲート形成位置以外の場所の多結晶シリコン層を除去してゲート電極４２を形成し、さらに該ゲート電極４２およびゲート絶縁層４３上にＣＶＤ法などにより窒化ケイ素またはＳｉＯ２を堆積して絶縁層４３ｂを形成した後 、リソグラフィ法により素子分離絶縁層４３ａにコンタクト孔４４を形成し、ついでスパッタ法などによりアルミニウムまたはアルミニウム合金を蒸着し、リソグラフィ法により蒸着膜の不要部分を除去してソース電極４７およびドレイン電極４８を形成した後、ＣＶＤ法などによりパッシベーション膜を形成することにより、半導体集積装置が得られる。
ところで、近年、半導体装置の高集積化や高速化に伴い、導電層の抵抗による信号伝達の遅延の問題が顕在化されており、このような問題を解決するために導電層を構成する材料としてアルミニウムまたはアルミニウム合金より低抵抗の銅または銅合金が使用されるようになってきている。銅又は銅合金からなる導電層の形成方法は、導電層をアルミニウムまたはアルミニウム合金から構成する場合と同様に通常のスパッタ法により形成されている。
【０００６】
【発明が解決しようとする課題】
しかしながら従来の半導体装置の製造方法においては、直流電力か交流電力の少なくともどちらか一方をターゲットのみに印加する通常のスパッタ法により、アルミニウムまたはアルミニウム合金からなる導電層を形成する場合、導電層に結晶の異常成長による針状突起、いわゆるヒロックが多数生じてしまうため、この導電層上に絶縁層を形成すると、上記ヒロックに起因して絶縁層に破れが生じ、絶縁不良が起こるという問題があった。
また、銅または銅合金からなる導電層を形成する場合、導電層はエッチング工程で使用されるレジスト剥離液により損傷を受け易く、損傷を受けた導電層上に絶縁層を形成すると、良好な絶縁層が形成されず、絶縁耐圧不良が生じるという問題があった。さらに、銅又は銅合金からなる導電層は、ガラス基板などの下地膜との密着性が不十分で、剥離が生じることがあった。
【０００７】
本発明は上記課題を解決するためになされたもので、絶縁不良の発生がない、特性の良好な半導体装置とその製造方法を提供することを目的とする。また、特に、導電層をアルミニウムまたはアルミニウム合金から構成する場合には、該導電層にヒロックが発生するのを低減できる半導体装置とその製造方法を提供することを目的とする。また、導電層を銅または銅合金から構成する場合には、該導電層と下地膜との密着性を向上でき、しかもレジスト剥離液耐性を向上できる半導体装置とその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明者は、アルミニウムまたはアルミニウム合金からなる導電層にヒロックの発生を低減すべく、種々の検討及び実験を重ねた結果、上記導電層中にＳｉを特定の範囲の含有率で含有させることにより、ヒロックを低減できることを究明した。導電層中にＳｉを含有させる手段としては、アルミニウムまたはアルミニウム合金中にケイ素を添加したターゲットが備えられたスパッタ装置を用いて成膜する方法が考えられるが、Ａｌ−Ｓｉ系ターゲットを組成を制御して作製するのは困難であるため、この方法は適用できない。
そこで、本発明者らは、さらに、種々の検討及び実験を重ねた結果、アルミニウムまたはアルミニウム合金からなるターゲットを用い、該ターゲットに直流電力か第１の交流電力の少なくともどちらか一方を印加するとともに、該ターゲットに対し対向配置された基体に第２の交流電力を印加するスパッタ成膜法により成膜を行うことにより、ターゲットのみならず、基体側にもスパッタリング作用が生じ、基体に印加された第２の交流電力によりケイ素を含有する基体中のケイ素がスパッタされてアルミニウムまたはアルミニウム合金膜中に入るため、該ケイ素によりアルミニウムまたはアルミニウム合金の結晶粒度が制御されて、ヒロックを制御できることを究明し、本発明を完成したのである。
【０００９】
また、本発明者は、銅または銅合金からなる導電層の剥離や、レジスト剥離液等により損傷を受けるのを防止すべく、種々の検討及び実験を重ねた結果、上記導電層中にＳｉを特定の範囲の含有率で含有させることにより、下地膜との密着性の向上ならびにレジスト剥離液耐性を向上できることを究明した。 導電層中にＳｉを含有させる手段としては、銅または銅合金からなるターゲットを用い、該ターゲットに直流電力か第１の交流電力の少なくともどちらか一方を印加するとともに、該ターゲットに対し対向配置された基体に第２の交流電力を印加するスパッタ成膜法により成膜を行うことにより、ターゲットのみならず、基体側にもスパッタリング作用が生じ、基体に印加された第２の交流電力によりケイ素を含有する基体中のケイ素がスパッタされて銅または銅合金膜中に入るため、下地膜との密着性の向上ならびにレジスト剥離液耐性を向上できることを究明し、本発明を完成したのである。
【００１０】
すなわち、本発明は、ケイ素を含有する基体上に、アルミニウムまたはアルミニウム合金中にケイ素を０．０１原子％以上１原子％以下の含有率で含有してなる導電層を有することを特徴とする半導体装置を上記課題の解決手段とした。
上記半導体装置において、上記導電層中のケイ素の含有率が０．０１原子％未満であると、ヒロックの発生防止効果が小さくなってしまい、この導電層上に形成される絶縁層に破れが生じてしまい、一方、ケイ素の含有率が１原子％を超えると、ヒロックの発生防止効果の増大は期待できず、また、抵抗が大きくなり、導電性が悪くなってしまう。
上述のような構成の本発明の半導体装置においては、上記導電層中のケイ素の含有率が、ヒロックの発生数および大きさをより小さくでき、しかも、良好な導電性が得られる点で、０．０２原子％以上０．２原子％以下の範囲とされることが好ましい。
本発明の半導体装置によれば、導電層をなすアルミニウムまたはアルミニウム合金膜中にケイ素が０．０１原子％以上１原子％以下含有されたことにより、導電層の導電性を良好にしたままで該導電層にヒロックが発生するのを低減でき、上記導電層上に形成される絶縁層にヒロックに起因する破れが生じることを防止できるので、絶縁不良の発生がない、特性の良好な半導体装置を提供できる。
【００１１】
本発明は、アルミニウムまたはアルミニウム合金からなるターゲットを用い、該ターゲットに直流電力か第１の交流電力の少なくともどちらか一方を印加するとともに、該ターゲットに対し対向配置された基体に第２の交流電力を印加するスパッタ成膜法によりケイ素を含有した基体上にアルミニウムまたはアルミニウム合金膜を成膜することによって上記導電層を形成することを特徴とする半導体装置の製造方法を上記課題の解決手段とした。
このような構成の本発明の半導体装置の製造方法においては、上記基体に印加する電力を０．５ｋＷ／ｍ２ないし１０ｋＷ／ｍ２とすることが好ましい。上記基体に印加する電力が０．５ｋＷ／ｍ２未満であると、得られる導電層中のＳｉの含有率が少なくなりすぎて、ヒロックの発生防止効果が小さくなってしまい、一方、印加する電力が１０ｋＷ／ｍ２を超えると、ヒロックの発生防止効果の増大は期待できず、また、得られる導電層中のＳｉの含有率が多くなりすぎて、電気抵抗が大きくなり、導電性が悪くなってしまうからである。
【００１２】
本発明の半導体装置の製造方法にあっては、アルミニウムまたはアルミニウム合金からなるターゲットに直流電力か第１の交流電力の少なくともどちらか一方を印加するとともに、ターゲットに対し対向配置されたケイ素を含有する基体に第２の交流電力を印加することにより、上記ケイ素を含有した基体上にアルミニウムまたはアルミニウム合金膜を成膜すると、上記基体に印加された第２の交流電力により該基体中のケイ素がスパッタされてアルミニウムまたはアルミニウム合金膜中に入るため、該ケイ素によりアルミニウムまたはアルミニウム合金の結晶粒度が制御されて、ヒロックを制御できる。
【００１３】
また、本発明は、ケイ素を含有する基体上に、銅または銅合金中にケイ素を０．０１原子％以上１原子％以下の含有率で含有してなる導電層を有することを特徴とする半導体装置を上記課題の解決手段とした。
上記半導体装置において、上記導電層中のケイ素の含有率が０．０１原子％未満であると、導電層のレジスト剥離液耐性が低下したり、絶縁耐圧不良が生じてしまい、また、下地膜との密着性が低下してしまう。
一方、ケイ素の含有率が１原子％を超えると、導電層のレジスト剥離液耐性が低下し、絶縁耐圧不良が生じてしまい、また、得られる導電層中のＳｉの含有率が多くなり、これに伴って電気抵抗が大きくなり、低抵抗の銅又は銅合金からなる導電層を用いることによる動作速度の向上は期待できない。
上述のような構成の本発明の半導体装置においては、上記導電層中のケイ素の含有率が、０．０２原子％以上０．２原子％以下の範囲とされることが下地膜との密着性を向上でき、しかも、レジスト剥離液耐性を向上でき、さらに電気抵抗が大きくならない点で好ましい。
本発明の半導体装置によれば、導電層をなす銅または銅合金膜中にケイ素が０．０１原子％以上１原子％以下含有されたことにより、導電層と下地膜との密着性を向上でき、しかもレジスト剥離液耐性を向上でき、また、導電層をアルミニウムまたはアルミニウム合金から構成した場合よりも動作速度を向上でき、従って断線不良や絶縁耐圧不良の発生がない、特性の良好な半導体装置を提供できる。
【００１４】
また、本発明は、銅または銅合金からなるターゲットを用い、該ターゲットに直流電力か第１の交流電力の少なくともどちらか一方を印加するとともに、該ターゲットに対し対向配置された基体に第２の交流電力を印加するスパッタ成膜法によりケイ素を含有した基体上に銅または銅合金膜を成膜することによって前記導電層を形成することを特徴とする半導体装置の製造方法を上記課題の解決手段とした。
このような構成の本発明の半導体装置の製造方法においては、上記基体に印加する電力を０．５ｋＷ／ｍ２ないし１０ｋＷ ／ｍ２とすることが好ましい。
上記基体に印加する電力が０．５ｋＷ／ｍ２未満であると、得られる導電層中のＳｉの含有率が少なくなりすぎて、下地膜との密着性が低下したり、導電層のレジスト剥離液耐性が低下したりして、断線不良や絶縁耐圧不良が生じてしまう。一方、印加する電力が１０ｋＷ／ｍ２を超えると、導電層のレジスト剥離液耐性が低下し、絶縁耐圧不良が生じてしまい、また、得られる導電層中のＳｉの含有率が多くなり、これに伴って電気抵抗が大きくなり、低抵抗の銅又は銅合金からなる導電層を用いることによる動作速度の向上は期待できないからである。
【００１５】
本発明の半導体装置の製造方法にあっては、銅または銅合金からなるターゲットに直流電力か第１の交流電力の少なくともどちらか一方を印加するとともに、ターゲットに対し対向配置されたケイ素を含有する基体に第２の交流電力を印加することにより、上記ケイ素を含有した基体上に銅または銅合金膜を成膜すると、上記基体に印加された第２の交流電力により該基体中のケイ素がスパッタされて銅または銅合金膜中に入るため、導電層と下地膜との密着性を向上でき、しかもレジスト剥離液耐性を向上でき、また、導電層をアルミニウムまたはアルミニウム合金から構成した場合よりも動作速度を向上でき、従って断線不良や絶縁耐圧不良の発生がない、特性の良好な半導体装置を製造できる。
本発明においては、上記半導体装置が薄膜トランジスタ基板であることを特徴とするものであってもよい。
本発明においては、上記半導体装置が半導体集積装置であることを特徴とするものであってもよい。
【００１６】
【発明の実施の形態】
以下に本発明の半導体装置およびその製造方法の一実施形態について説明する。
図３は、本発明の半導体装置の製造方法に好適に用いられる薄膜の製造装置の成膜室を示す概略構成図であり、図４は、薄膜の製造装置の全体構成を示す平面図であり、図５は、図４に示す薄膜の製造装置の一部を拡大した側面図である。
図３は、減圧可能な成膜室１０を示し、この成膜室１０は、図４に示すように搬送室１１の側部にゲートバルブ１２を介して接続されている。上記搬送室１１の周囲には成膜室１０の他に、ロータ゛ー室１３とアンロータ゛ー室１４とストッカーチャンバ１５がそれぞれ搬送室１１を囲むように接続され、搬送室１１とその周囲の各室との間にはそれぞれゲートバルブ１６、１７、１８が設けられている。以上の説明のように、成膜室１０と搬送室１１とロータ゛室１３とアンロータ゛ー室１４とストッカーチャンバ１５により薄膜の製造装置Ａ’が構成されている。
【００１７】
上記成膜室１０は、図３に示すように、その上部に第１の電極２０が設けられ、第１の電極２０の底面にターゲット２１が着脱自在に装着されているとともに、成膜室１０の底部には第２の電極２２が設けられ、第２の電極２２の上面にケイ素を含有する基体２３が着脱自在に装着されている。
上記ターゲット２１をなす材料としては、ゲート電極などの導電層を形成する場合、アルミニウム、アルミニウム合金、銅、銅合金のうちから選択される材料が用いられ、ｎ型ａ−Ｓｉ層を形成する場合、ｎ型ａ−Ｓｉ生成用のＰドープＳｉが用いられる。
上記基体２３としては、薄膜トランジスタ基板を製造する場合にはガラス基体１を好適に用いることができ、半導体集積装置を製造する場合にはシリコン基体４１を好適に用いることができる。なお、上記ターゲット２１の装着には静電チャックなどの通常知られたターゲット装着機構を用いることができる。
上記第１の電極２０は、導電性材料からなる母体２０ａとこの母体２０ａの表面に形成された保護層２０ｂとから構成されている。この保護層２０ｂは、塩素系などの腐食性ガスのプラズマに曝されても腐食しずらいような酸化膜、窒化膜あるいはフッ化膜などからなり、具体的には、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、 Ｃｒ２Ｏ３、ＡｌＮなどからなる。
【００１８】
そして、上記第１の電極２０には第１の交流電源２５が接続されるとともに、第１の電極２０と第１の交流電源２５との間には整合回路２６が組み込まれていて、この整合回路２６は高周波電力の反射波をゼロにする作用を奏する。また、第１の電極２０には、インピーダンス調整用のローパスフィルタなどのバンドパスフィルタ２７を介して直流電源２８が接続されている。このバンドパスフィルタ２７は、直流電源２８に高周波が乗らないように回路のインピーダンスを無限大に調整するものである。
更に、上記第２の電極２２にも第２の交流電源３０が接続されるとともに、第２の電極２２と第２の交流電源３０の間には上記整合回路２６と同様の作用を奏する整合回路３１が組み込まれている。
なお、上記成膜室１０には、真空引き用およびガス排気用の排気ユニット１０ａ、成膜室１０内への反応ガス供給機構１０ｂ等を含んでいるが図３では説明の簡略化のためにこれらを簡略化して記載した。
【００１９】
次に、上記搬送室１１には、リンク式の搬送機構（マジックハンド）３３が設けられ、この搬送機構３３は搬送室１１の中心部に立設された支軸３４を支点として回動自在に設けられ、ストッカーチャンバ１５に配置されているカセット３５からターゲット２１を取り出して必要に応じて成膜室１０に搬送し、成膜室１０の第１の電極２０にターゲット２１を装着できるようになっている。
なお、上記カセット３５にはダミーターゲット３７も収納されていて、必要に応じてダミーターゲット３７も成膜室１０に搬送できるようになっている。
【００２０】
次に、本発明の半導体装置の製造方法を図１に示したようなＴＦＴ基板の製造方法に適用した一実施形態について説明する。
図３乃至図５に示す薄膜の製造装置は、１つの成膜室１０で１つ以上の薄膜（例えば、ゲート電極をなす導電層と、ゲート絶縁層と、ａ−Ｓｉ層と、ｎ型ａ−Ｓｉ層、ソース電極をなす導電層と、ドレイン電極をなす導電層）を連続成膜することができる装置である。
即ち、成膜室１０において、ＣＶＤ成膜（ゲート絶縁層・ａ−Ｓｉ層）とスパッタ成膜（ｎ型ａ−Ｓｉ層・ゲート電極・ソース電極・ドレイン電極の成膜）を電源を切り替えることにより行なうことができる。
まず、成膜室１０と搬送室１１とストッカーチャンバ１５を減圧したならば、ゲートバルブ１２と１８を開放して搬送機構３３によりダミーターゲット３７を成膜室１０の第１の電極２０に、ガラス基体２３を第２の電極２２に装着する。この状態からゲートバルブ１２を閉じたならば、以下の工程に準じて基体２３上にゲート電極２などの薄膜を順次形成する。
【００２１】
▲１▼基体２３のクリーニング工程
ガラス基体２３の表面や成膜室１０の内壁面の異物や不純物あるいは酸化被膜などを除去する目的で成膜室１０をＡｒ＋Ｈ２混合ガス雰囲気とし、第１の電極 ２０にＳｉ、ＳｉＯ２などからなるダミーターゲット３７を上記の如く装着し、 第２の電極２２にガラス基体２３を装着し、第１の交流電源２５から第１の電極２０に周波数２００ＭＨｚ程度の高周波を供給し、第１の電極２０の負荷電位をフローティングしてプラズマクリーニングを行なう。このプラズマクリーニングの場合は、第１の電極２０に装着されたダミーターゲット３７をスパッタしないように、供給する周波数を大きく設定し、ダミーターゲット３７にかかるイオンエネルギーを小さくする。例えば、ガラス基体２３にかかるイオンエネルギーを１０〜２０ｅＶになるように第２の電極２２にかかる電力を調整する。
【００２２】
▲２▼ゲート電極（アルミニウム若しくはアルミニウム合金または銅若しくは銅合金膜）２のスパッタ成膜工程
成膜室１０をＡｒガス雰囲気とし、第１の電極２０にアルミニウム若しくはアルミニウム合金または銅若しくは銅合金からなるターゲット２１を装着し、直流電源２８か第１の交流電源２５の少なくともどちらか一方を作動させて第１の電力（直流電力と交流電力のうち少なくともどちらか一方）をターゲット２１に印加するとともに第２の交流電源３０を作動させて第２の交流電力をガラス基体２３に印加するスパッタ法により、導電層のスパッタ成膜を行なう。この工程では、第一のターゲット２１に印加する電力を１０ｋＷ／ｍ２〜３０ｋＷ／ｍ２程度とする。また、ガラス基体２３に印加する電力を０．５ｋＷ／ｍ２ないし１０ｋＷ／ｍ２とすることが好ましい。
ターゲット２１としてアルミニウム若しくはアルミニウム合金からなるものを用いた場合、ガラス基体２３に印加する電力が０．５ｋＷ／ｍ２未満であると、得られるゲート電極２中のＳｉの含有率が少なくなりすぎて、ヒロックの発生防止効果が小さくなってしまい、一方、印加する電力が１０ｋＷ／ｍ２を超えると、ヒロックの発生防止効果の増大は期待できず、また、得られるゲート電極２中のＳｉの含有率が多くなりすぎて、抵抗が大きくなり、導電性が悪くなってしまうからである。
【００２３】
ターゲット２１として銅若しくは銅合金からなるものを用いた場合、ガラス基体２３に印加する電力が０．５ｋＷ／ｍ２未満であると、下地膜のガラス基体２３との密着性が低下したり、得られるゲート電極２中のＳｉの含有率が少なくなりすぎて、ゲート電極２のレジスト剥離液耐性が低下したり、断線不良や絶縁耐圧不良が生じてしまう。一方、印加する電力が１０ｋＷ／ｍ２を超えると、ゲート電極２のレジスト剥離液耐性が低下し、絶縁耐圧不良が生じてしまい、また、得られるゲート電極２中のＳｉの含有率が多くなり、これに伴って電気抵抗が大きくなり、低抵抗の銅又は銅合金からなるゲート電極２を用いることによる動作速度の向上は期待できないからである。
【００２４】
このようにして得られたゲート電極２が、従来の通常のスパッタ法により得られたものと異なるところは、アルミニウム若しくはアルミニウム合金または銅若しくは銅合金膜中にケイ素が０．０１原子％以上１原子％以下含有されている点である。
ゲート電極２がアルミニウム若しくはアルミニウム合金からなる場合のゲート電極２中のケイ素の含有率が０．０１原子％未満であると、ヒロックの発生防止効果が小さくなってしまい、後工程においてこのゲート電極２上に形成されるゲート絶縁層３に破れが生じてしまう。ゲート電極２中のケイ素の含有率が１原子％を超えると、ヒロックの発生防止効果の増大は期待できず、また、抵抗が大きくなり、導電性が低下してしまう。アルミニウム若しくはアルミニウム合金からなるゲート電極２中のケイ素の含有率は、ヒロックの発生数および大きさを小さくでき、しかも、導電性がさほど劣化しない点で、０．０２原子％以上０．２原子％以下の範囲とすることが好ましい。
【００２５】
ゲート電極２が銅若しくは銅合金からなる場合のゲート電極２中のケイ素の含有率が０．０１原子％未満であると、ゲート電極２のレジスト剥離液耐性が低下したり、絶縁耐圧不良が生じてしまい、また、ガラス基体２３との密着性が低下してしまう。一方、ケイ素の含有率が１原子％を超えると、ゲート電極２のレジスト剥離液耐性が低下し、絶縁耐圧不良が生じてしまい、また、得られるゲート電極２中のＳｉの含有率が多くなり、これに伴って電気抵抗が大きくなり、低抵抗の銅又は銅合金からなるゲート電極２を用いることによる動作速度の向上は期待できない。
銅若しくは銅合金からなるゲート電極２中のケイ素の含有率は、０．０２原子％以上０．２原子％以下の範囲とされることがガラス基体２３との密着性を向上でき、しかも、レジスト剥離液耐性を向上でき、さらには、導電性がさほど劣化しない点で好ましい。
【００２６】
▲３▼ゲート絶縁層（窒化ケイ素膜）３のＣＶＤ成膜工程
成膜室１０をＳｉＨ４＋ＮＨ３＋Ｎ２混合ガス雰囲気とし、第１の電極２０にダ ミーターゲット３７を装着し、第１の交流電源２５から第１の電極２０に周波数２００ＭＨｚの高周波を供給し、負荷電位をフローティングしてプラズマを発生させて窒化ケイ素膜を基体２３上に堆積させるＣＶＤ成膜を行なう。このＣＶＤ成膜の場合は、第１の電極２０に装着されたダミーターゲット３７をスパッタしないように供給する周波数を大きく設定し、第１の電極２０にかかるイオンエネルギーを小さくするとともに、第２の電極２２に高周波電力を供給し、基体２３にかかるイオンエネルギーを制御する。
【００２７】
▲４▼基体クリーニング工程
成膜室１０をＡｒ＋Ｈ２混合ガス雰囲気とし、ダミーターゲット３７はそのま まとして、第１の交流電源２５から第１の電極２０に周波数２００ＭＨｚ程度の高周波を供給し、負荷電位をフローティングすることにより、ゲート絶縁層３が形成された第１の基体２３のプラズマクリーニングを行なう。このプラズマクリーニングの場合は、電極２０に装着されたダミーターゲット３７をスパッタしないように供給する周波数を大きく設定し、第１の電極２０にかかるイオンエネルギーを小さくする。
【００２８】
▲５▼半導体層（ａ−Ｓｉ層）４のＣＶＤ成膜工程
成膜室１０をＳｉＨ４＋Ｈ２混合ガス雰囲気とし、第１の電極２０にダミーターゲット３７を装着したままで第１の交流電源２５から第１の電極２０に周波数２００ＭＨｚ程度の高周波を供給し、更に、第２の交流電源３０から第２の電極２２に高周波電力を供給し、ガラス基体２３にかかるイオンエネルギーを制御してａ−Ｓｉ層の成膜を行なう。
【００２９】
▲６▼ｎ型ａ−Ｓｉ層５のスパッタ成膜工程
成膜室１０をＡｒガス雰囲気とし、第１の電極２０にｎ型ａ−Ｓｉ生成用のＰドープＳｉからなるターゲット２１を装着し、第１の交流電源２５から第１の電極２０に周波数１３．６ＭＨｚ程度の高周波を供給し、更に直流電源２８から負荷す る負荷電位を−２００Ｖにしてスパッタリングを行ない、ｎ型ａ−Ｓｉ膜の成膜を行なう。この工程では、ターゲット３６にかかるイオンエネルギーを大きくする必要がある。このため、供給する高周波の周波数を１３．５６ＭＨｚ程度とす る。
【００３０】
▲７▼ソース電極６及びドレイン電極７（アルミニウム若しくはアルミニウム合金又は銅若しくは銅合金膜）のスパッタ成膜工程
成膜室１０をＡｒガス雰囲気とし、第１の電極２０にアルミニウム若しくはアルミニウム合金又は銅若しくは銅合金からなるターゲット２１を装着し、直流電源２８か第１の交流電源２５の少なくともどちらか一方を作動させて第１の電力をターゲット２１に印加するとともに第２の交流電源３０を作動させて第２の交流電力をガラス基体２３に印加するスパッタ法により、アルミニウム若しくはアルミニウム合金又は銅若しくは銅合金膜のスパッタ成膜を行なう。この工程では、第一のターゲット２１に印加する電力を１０ｋＷ／ｍ２〜３０ｋＷ／ｍ２程度とする。
また、ガラス基体２３に印加する電力は、上述のゲート電極２を成膜する場合とほぼ同様の理由から０．５ｋＷ／ｍ２ないし１０ｋＷ／ｍ２とすることが好ましい。
【００３１】
このようにして得られたソース電極６およびドレイン電極７が、従来の通常のスパッタ法により得られたものと異なるところは、アルミニウム若しくはアルミニウム合金又は銅若しくは銅合金膜中にケイ素が０．０１原子％以上１原子％以下含有されている点である。
ソース電極６およびドレイン電極７がアルミニウム若しくはアルミニウム合金からなる場合の電極中のケイ素の含有率が０．０１原子％未満であると、ヒロックの発生防止効果が小さくなってしまい、後工程においてこれらの上に形成されるパッシベーション膜に破れが生じてしまう。ソース電極６並びにドレイン電極７中のケイ素の含有率がそれぞれ１原子％を超えると、ヒロックの発生防止効果の増大は期待できず、また、抵抗が大きくなり、導電性が低下してまう。アルミニウム若しくはアルミニウム合金からなるソース電極６並びにドレイン電極７中のケイ素の含有率は、ヒロックの発生数および大きさをより小さくでき、しかも、導電性がさほど劣化しない点で、それぞれ０．０２原子％以上０．２原子％以下の範囲とすることが好ましい。
【００３２】
ソース電極６及びドレイン電極７が銅若しくは銅合金からなる場合の電極中のケイ素の含有率が０．０１原子％未満であると、ソース電極６やドレイン電極７のレジスト剥離液耐性が低下したり、絶縁耐圧不良が生じてしまい、また、下地膜との密着性が低下してしまう。一方、ケイ素の含有率が１原子％を超えると、ソース電極６やドレイン電極７のレジスト剥離液耐性が低下し、絶縁耐圧不良が生じてしまい、また、得られるソース電極６やドレイン電極７中のＳｉの含有率が多くなり、これに伴って電気抵抗が大きくなり、低抵抗の銅又は銅合金からなるソース電極６及びドレイン電極７を用いることによる動作速度の向上は期待できない。
銅若しくは銅合金からなるソース電極６及びドレイン電極７中のケイ素の含有率は、それぞれ０．０２原子％以上０．２原子％以下の範囲とされることが下地膜との密着性を向上でき、しかも、レジスト剥離液耐性を向上でき、さらには導電性がさほど劣化しない点で好ましい。
【００３３】
なお、上述のスパッタ成膜時には、ターゲット２１のスパッタリング効率を上げる目的で直流電源２８から−１００Ｖ以下の電位をかけることが好ましい。これに対して上記のＣＶＤ成膜においては、ダミーターゲット３７をスパッタする必要はないので、−１００Ｖ以下の電位を負荷する必要はない。
【００３４】
ついで、形成したソース電極６およびドレイン電極７をマスクして、ｎ型ａ−Ｓｉ層５の一部を除去してｎ型ａ−Ｓｉ層５を分割した後、ＣＶＤ法などにより窒化ケイ素からなるパッシベーション膜（図示略）を形成することにより、図１と同様のＴＦＴ基板が得られる。
【００３５】
実施形態のＴＦＴ基板において、導電層であるゲート電極２とソース電極６とドレイン電極７のそれぞれをなすアルミニウム若しくはアルミニウム合金膜中にケイ素が０．０１原子％以上１原子％以下含有された場合にあっては、導電層の導電性を良好にしたままでゲート電極２とソース電極６とドレイン電極７にヒロックが発生するのを低減でき、これら電極上に形成されたゲート絶縁層３やパッシベーション膜などの絶縁層にヒロックに起因する破れが生じることを防止できるので、絶縁不良の発生がない、特性の良好なものである。
また、導電層であるゲート電極２とソース電極６とドレイン電極７のそれぞれをなす銅若しくは銅合金膜中にケイ素が０．０１原子％以上１原子％以下含有された場合にあっては、導電層と下地膜との密着性を向上でき、しかもレジスト剥離液耐性を向上でき、また、導電層をアルミニウムまたはアルミニウム合金から構成した場合よりも動作速度を向上でき、従って断線不良や絶縁耐圧不良の発生がない、特性の優れた半導体装置を提供できる。
【００３６】
上記実施形態においては、本発明の半導体装置およびその製造方法をＴＦＴ基板およびその製造方法に適用した場合について説明したが、アルミニウム若しくはアルミニウム合金又は銅若しくは銅合金からなる導電層を有する半導体集積装置やその製造方法に適用することができる。
例えば、図２に示すようなＭＯＳトランジスタにおいては、ソース電極４７、ドレイン電極４８をなすアルミニウム若しくはアルミニウム合金又は銅若しくは銅合金膜中にそれぞれケイ素を０．０１原子％以上１原子％以下の含有率で含有されるようにしてもよい。これらのソース電極４７、ドレイン電極４８などの導電層は、ガラス基板に代えてシリコン基板を用いる以外は上述のスパッタ成膜法と同様にして形成することができる。
このようなＭＯＳトランジスタを備えた半導体集積装置において、導電層であるソース電極４７、ドレイン電極４８をなすアルミニウムまたはアルミニウム合金膜中にそれぞれケイ素が０．０１原子％以上１原子％以下含有された場合にあっては、導電層の導電性を良好にしたままでソース電極４７、ドレイン電極４８にヒロックが発生するのを低減でき、これら電極上に形成されたゲート絶縁層４３やパッシベーション膜などの絶縁層にヒロックに起因する破れが生じることを防止できるので、絶縁不良の発生がない、特性の良好なものである。
【００３７】
また、上記のＭＯＳトランジスタを備えた半導体集積装置において、導電層であるソース電極４７、ドレイン電極４８をなす銅または銅合金膜中にそれぞれケイ素が０．０１原子％以上１原子％以下含有された場合にあっては、ソース電極４７やドレイン電極４８と、下地膜との密着性を向上でき、しかもレジスト剥離液耐性を向上でき、また、導電層をアルミニウムまたはアルミニウム合金から構成した場合よりも動作速度を向上でき、従って断線不良や絶縁耐圧不良の発生がない、特性の良好な半導体装置を提供できる。
【００３８】
【実施例】
（実施例１）
図３ないし図５に示した薄膜の製造装置を用い、純度が９９．９９９９％のアルミニウムからなるターゲット２１に直流電力か第１の交流電力の少なくともどちらか一方を印加するとともに、該ターゲット２１に対し対向配置されたガラス基体２３に第２の交流電力を印加するスパッタ成膜法によりガラス基体２３上に１０００オングストロームのアルミニウム膜を成膜することにより、導電層を形成した。ここでの成膜条件は、直径３１４ｍｍの円形のターゲット２１に印加する電力を２０ｋＷ／ｍ２、１辺が６インチの正方形状のガラス基体２３に印加する電力を１．２５ｋＷ／ｍ２に設定した。ここでターゲット２１、ガラス基体２３に印加する電力は、電力密度で規定したものであり、それぞれ、第１の電極２０の面積０．１ｍ２、第２の電極２２の面積０．０４ｍ２でそれぞれの印加電力（Ｗ）を割ったものである。
【００３９】
（比較例１）
図３ないし図５に示した薄膜の製造装置を用い、純度が９９．９９９９％のアルミニウムからなるターゲット２１に直流電力を印加する通常のＤＣスパッタ成膜法により、１辺６インチのガラス基体２３上にアルミニウム膜を成膜することにより、導電層を形成した。
ここでの成膜条件は、ターゲット２１に印加する電力を２０ｋＷ／ｍ２に設定 した。
【００４０】
図６に、実施例１で得られたアルミニウム膜中の成分についてＳＩＭＳ分析法（二次イオン質量分析法）により調べた結果を示す。また、図７に比較例１で得られたアルミニウム膜中の成分についてＳＩＭＳ分析法により調べた結果を示す。
なお、図６、図７中、２８Ｓｉ＋、３０Ｓｉ＋、４０Ａｒ＋Ｃａ、５６Ｆｅ＋Ｓｉ２、５４Ａｌ２＋、４２Ｃａ＋ＳｉＳｉ２、５８Ｎｉ＋Ｓｉ２、６２Ｎｉ＋ＳｉＯ２ 、３６Ａｒ＋は、検出される二次イオンとその質量数を表す。なお、ＳＩＭＳ分析による２８Ｓｉ＋（質量数２８のＳｉ＋）の強度（濃度）が１×１０２以下の範囲は、２８Ｓｉ＋が含有されていないものとみなされる（グラウンドレベル）。
図６〜図７に示した結果から明らかなように比較例１で得られたアルミニウム膜中の２８Ｓｉ＋の濃度はノイズレベルの１×１０２程度であり、アルミニウム膜 中にＳｉが殆ど含有されていないことがわかる。これに対して実施例１で得られたアルミニウム膜中の２８Ｓｉ＋の濃度は５×１０２程度であり、アルミニウム膜 中に明らかにＳｉが含有されていることがわかる。
【００４１】
基体にかける電力を変更する以外は実施例１と同様にしてガラス基体２３上にアルミニウム膜を成膜したときの、アルミニウム膜中のＳｉの含有率と、ヒロックの発生数と、抵抗値と、アルミニウムの結晶の粒度のガラス基体にかける電力依存性を調べた結果を図８に示す。
図８に示した結果から明らかなようにガラス基体にかける電力を大きくするにつれてアルミニウムの結晶の粒度が小さくなっており、また、アルミニウム膜の抵抗値も大きくなっており、アルミニウム膜中のＳｉの含有率も多くなっていることがわかる。また、ガラス基体にかける電力が３０Ｗ（０．７５ｋＷ／ｍ２）〜２００Ｗ（５．０ｋＷ／ｍ２）の範囲では、Ｓｉの含有率が０．０２ａｔ％〜０．２ａｔ％となって おり、また、このときのヒロックの発生数は２×１０５個／ｃｍ２以下と少なくなっており、抵抗値も導電性に殆ど影響のない３．６Ω・ｃｍ以下であることがわかる。
【００４２】
（実施例２）
ターゲット２１として銅からなるものを用いた以外は、実施例１と同様にしてガラス基体２３上にＣｕ膜を成膜することにより導電層を形成し、試料とした。ここでの成膜条件は、直径３１４ｍｍの円形のターゲット２１に印加する電力を２０ｋＷ／ｍ２、１辺６インチの正方形状のガラス基体２３に印加する電力を５．０ｋＷ／ｍ２に設定した。ついで、導電層の表面にフォトレジストを塗布した後、有機アミン系レジスト剥離液（東京応化工業株式会社製の剥離液＃１０６に５分間浸漬し、これらを剥離液から取り出し、リンス洗浄、乾燥させた。
レジスト剥離液浸漬前と浸漬後の実施例２の導電層の状態を原子力間顕微鏡（ＡＦＭ）により観察した。その結果を図９から図１０に示す。図９は、レジスト剥離液浸漬前の実施例２の導電層表面の金属組織を示す写真であり、図１０はレジスト剥離液浸漬後の実施例２の導電層表面の金属組織を示す写真である。
【００４３】
（比較例２）
ターゲット２１としてＣｕからなるものを用いた以外は、比較例１と同様にしてガラス基体２３上にＣｕ膜を成膜することにより、導電層を形成した。
ここでの成膜条件は、ターゲット２１に印加する電力を２０ｋＷ／ｍ２に設定 した。ついで、導電層の表面にフォトレジストを塗布した後、有機アミン系レジスト剥離液（東京応化工業株式会社製の剥離液＃１０６に５分間浸漬し、これらを剥離液から取り出し、リンス洗浄、乾燥させた。
【００４４】
レジスト剥離液浸漬前後の比較例２の導電層表面の状態を原子力間顕微鏡（ＡＦＭ）により観察した。その結果を図１１から図１２に示す。図１１は、レジスト剥離液浸漬前の比較例２の導電層表面の金属組織を示す写真であり、図１２はレジスト剥離液浸漬後の比較例２の導電層表面の金属組織を示す写真である。
図９乃至図１２に示した結果から明らかなように比較例２のものは、レジスト剥離液浸漬前後の導電層表面の状態が大きく変化しており、レジスト剥離液により大きなダメージを受けていることがわかる。これに対して実施例２のものは、レジスト剥離液浸漬前後の導電層表面の状態があまり変化しておらず、比較例２のものに比べてレジスト剥離液耐性が優れていることがわかる。
【００４５】
（実験例）
ターゲット２１として銅からなるものを用いた以外は、実施例１と同様にしてガラス基体２３上にＣｕ膜を成膜することにより導電層を形成し、試料とした。ここでの成膜条件は、厚さ１０００オングストローム、直径３１４ｍｍの円形のターゲット２１に印加する電力を２０ｋＷ／ｍ２と一定とし、また、１辺６インチの正方形状のガラス基体２３に印加する電力は０〜１５ｋＷ／ｍ２の範囲で変更した。
図１３に、ガラス基体に印加する電力と、試料のＣｕ膜中のＳｉ濃度との関係をＳＩＭＳ分析法（二次イオン質量分析法）により調べた結果を示す。
図１３に示した結果から明らかなようにガラス基体２３に印加する電力を０ｋＷ／ｍ２とした場合は、Ｃｕ膜（比較例３）中のＳｉ濃度はノイズレベルの１０１８ｃｍ−３程度であり、Ｃｕ膜中にＳｉが殆ど含有されていないことがわかる。これに対してガラス基体２３に印加する電力を１．２５〜５．０ｋＷ／ｍ２とした場合は、Ｃｕ膜（実施例３〜４）中のＳｉ濃度は約４×１０１８ｃｍ−３以上であり、Ｃｕ膜中に明らかにＳｉが含有されており、また、印加電力を大きくすることにより、Ｃｕ膜中のＳｉ濃度が大きいことが分かる。
【００４６】
また、得られた試料のレジスト剥離液に対するレジスト剥離液耐性と、絶縁耐圧と、Ｃｕ膜の下地との密着性について評価した。
ここでのレジスト剥離液耐性は、試料のＣｕ膜の表面にフォトレジストを塗布した後、有機アミン系レジスト剥離液（東京応化工業株式会社製の剥離液＃１０６に５分間浸漬し、ついで、試料を剥離液から取り出し、リンス洗浄、乾燥した後のＣｕ膜表面を原子力間顕微鏡（ＡＦＭ）により観察した。その結果を下記表１に示す。表１のレジスト剥離液耐性の欄の◎は、剥離液によりダメージを受けなかったもの、○は配線幅（５μｍ）の範囲内での小さなダメージを受けたもの、×は配線幅（５μｍ）を超える大きいダメージを受けたものを表す。
また、絶縁耐圧については、上述の方法と同様にして作製した１０００オングストロームのＣｕ膜上に３０００オングストロームのＳｉＮｘからなる絶縁層をＣＶＤ法により形成したものを試料（１ｍｍ角）とし、該試料の絶縁層上に電極を配置し、該電極と上記Ｃｕ膜間に電圧を印加し、絶縁破壊したときの電圧を層間絶縁膜（ＳｉＮｘからなる絶縁層）の耐圧値した。その結果を下記表１に合わせて示す。表１の絶縁耐圧の欄の○は、耐圧値が２００Ｖ以上であり、絶縁耐圧が良好であるもの、×は耐圧値が１５０Ｖ未満であり、絶縁耐圧が不良であるものを表す。
また、Ｃｕ膜の下地との密着性は、Ｃｕ膜と下地のガラス基体との密着性について調べた。その結果を表１に合わせて示す。表１の下地との密着性の欄の○は、Ｃｕ膜とガラス基体との密着性が良好であり、実用上問題のなかったもの、×はＣｕ膜とガラス基体との密着性が不良であり、実用上問題のあったものを示す。
なお、ガラス基体２３に印加する電圧を０〜１５ｋＷ／ｍ２の範囲で変化させたときのＣｕ膜中のＳｉ含有量（原子％）と、Ｃｕ膜の比抵抗を表１に合わせて示す。
【００４７】
【表１】
表１に示した結果からガラス基体に印加する電圧が０．００ｋＷ／ｍ２とするとＣｕ膜中にＳｉが殆ど含まれておらず、レジスト剥離耐性および絶縁耐圧が不良であることがわかる。また、ガラス基体に印加する電圧が１５ｋＷ／ｍ２とするとＣｕ膜中のＳｉが３．０原子％と多く含まれており、レジスト剥離耐性および絶縁耐性が不良であることがわかる。
これに対してガラス基体に印加する電圧が０．０５から１０ｋＷ／ｍ２とすると、Ｃｕ膜中にＳｉが０．０１から１原子％含有されており、レジスト剥離液耐性および絶縁耐圧が良好であり、特にガラス基体に印加する電圧が０．７５から５．００ｋＷ／ｍ２とすると、レジスト剥離液耐性が優れていることがわかる。
【００４９】
【発明の効果】
以上説明したように本発明の半導体装置にあっては、導電層をなすアルミニウム若しくはアルミニウム合金又はＣｕ若しくはＣｕ合金中にケイ素が０．０１原子％以上１原子％以下含有されたことにより、絶縁不良の発生がない、特性の良好な半導体装置を提供できるという利点がある。
また、特に、導電層をなすアルミニウム若しくはアルミニウム合金中にケイ素が０．０１原子％以上１原子％以下含有された場合にあっては、導電層の導電性を良好にしたままで該導電層にヒロックが発生するのを低減でき、上記導電層上に形成される絶縁層にヒロックに起因する破れが生じることを防止できるので、絶縁不良の発生がない、特性の良好な半導体装置を提供できるという利点がある。
また、特に、導電層をなす銅若しくは銅合金膜中にケイ素が０．０１原子％以上１原子％以下含有された場合にあっては、導電層と下地膜との密着性を向上でき、しかもレジスト剥離液耐性を向上でき、また、導電層をアルミニウムまたはアルミニウム合金から構成した場合よりも動作速度を向上でき、従って断線不良や絶縁耐圧不良の発生がない、特性の優れた半導体装置を提供できる。
【００５０】
本発明の半導体装置の製造方法にあっては、アルミニウム若しくはアルミニウム合金又はＣｕ若しくはＣｕ合金からなるターゲットに直流電力か第１の交流電力の少なくともいずれか一方を印加するとともに、ターゲットに対し対向配置されたケイ素を含有する基体に第２の交流電力を印加して、上記ケイ素を含有する基体上にアルミニウム若しくはアルミニウム合金膜又はＣｕ若しくはＣｕ合金膜を成膜すると、上記ケイ素を含有する基体に印加された第２の交流電力により該基体中のケイ素がスパッタされてアルミニウム若しくはアルミニウム合金又はＣｕ若しくはＣｕ合金膜中に入る。従って、ケイ素を含有する基体上にアルミニウム若しくはアルミニウム合金膜を成膜した場合には、該膜に入ったケイ素によりアルミニウム若しくはアルミニウム合金の結晶粒度が制御されて、ヒロックを制御できる。また、ケイ素を含有する基体上にＣｕ若しくはＣｕ合金膜を成膜した場合には、導電層と下地膜との密着性を向上でき、しかもレジスト剥離液耐性を向上でき、また、導電層をアルミニウムまたはアルミニウム合金から構成した場合よりも動作速度を向上でき、従って断線不良や絶縁耐圧不良の発生がない、特性の良好な半導体装置を製造できる。
【図面の簡単な説明】
【図１】本発明の半導体装置が適用される薄膜トランジスタ基板の要部を示す断面図である。
【図２】本発明の半導体装置が適用される半導体集積装置を構成するＭＯＳトランジスタの断面を含む要部を示す斜視図である。
【図３】本発明の半導体装置の製造方法に好適に用いられる薄膜の製造装置の成膜室を示す構成図である。
【図４】本発明の半導体装置の製造方法に好適に用いられる薄膜の製造装置の全体構成を示す平面図である。
【図５】図４に示す薄膜の製造装置の一部を拡大した側面図である。
【図６】実施例１で得られたアルミニウム膜中の成分についてＳＩＭＳ分析法により調べた結果を示すグラフである。
【図７】比較例１で得られたアルミニウム膜中の成分についてＳＩＭＳ分析法により調べた結果を示すグラフである。
【図８】アルミニウム膜中のＳｉの含有率と、ヒロックの発生数と、抵抗値と、アルミニウムの結晶の粒度のガラス基体にかける電力依存性を示すグラフである。
【図９】レジスト剥離液浸漬前の実施例２の導電層表面の金属組織を示す写真である。
【図１０】レジスト剥離液浸漬後の実施例２の導電層表面の金属組織を示す写真である。
【図１１】レジスト剥離液浸漬前の比較例２の導電層表面の金属組織を示す写真である。
【図１２】レジスト剥離液浸漬後の比較例２の導電層表面の金属組織を示す写真である。
【図１３】ガラス基体に印加する電力と、試料のＣｕ膜中のＳｉ濃度との関係をＳＩＭＳ分析法（二次イオン質量分析法）により調べた結果を示すグラフである。
【符号の説明】
１・・・ガラス基体（ケイ素を含有する基体）、２・・・ゲート電極（導電層）、６・・・ソース電極（導電層）、７・・・ドレイン電極（導電層）、２０・・・第１の電 極、２１・・・ターゲット、２２・・・第２の電極、２３・・・ケイ素を含有する基体、 ２５・・・第１の交流電源、３０・・・第２の交流電源、４１・・・シリコン基体（ケイ素を含有 する基体）、４２・・・ゲート電極（導電層）、４７・・・ソース電極（導電層）、４８・・・ドレイン電極（導電層）。
Claims (7)
- ケイ素を含有する基体上に、アルミニウムまたはアルミニウム合金中にケイ素を０．０１原子％以上１原子％以下の含有率で含有してなる導電層を有する半導体装置の製造方法であって、
アルミニウムまたはアルミニウム合金からなるターゲットを用い、該ターゲットに直流電力か第１の交流電力の少なくともどちらか一方を印加するとともに、該ターゲットに対し対向配置された基体に第２の交流電力として０．５ｋＷ／ｍ ２ ないし１０ｋＷ ／ｍ ２ の交流電力を印加するスパッタ成膜法によりケイ素を含有した基体上にアルミニウムまたはアルミニウム合金膜を成膜することによって前記導電層を形成することを特徴とする半導体装置の製造方法。 - ケイ素を含有する基体上に、銅または銅合金中にケイ素を０．０１原子％以上１原子％以下の含有率で含有してなる導電層を有する半導体装置の製造方法であって、
銅または銅合金からなるターゲットを用い、該ターゲットに直流電流か第１の交流電力の少なくともどちらか一方を印加するとともに、該ターゲットに対し対向配置された基体に第２の交流電力として０．５ｋＷ／ｍ ２ ないし１０ｋＷ ／ｍ ２ の交流電力を印加するスパッタ成膜法によりケイ素を含有した基体上に銅または銅合金膜を成膜することによって前記導電層を形成することを特徴とする半導体装置の製造方法。 - 前記導電層中のケイ素の含有率が０．０２原子％以上０．２原子％以下の範囲であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記ターゲットは、純度が９９．９９９９％のアルミニウムからなるものである請求項１に記載の半導体装置の製造方法。
- 前記ターゲットに印加する電力を１０ｋＷ／ｍ ２ 〜３０ｋＷ ／ｍ ２ にする請求項１又は２に記載の半導体装置の製造方法。
- 前記半導体装置が薄膜トランジスタ基板であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記半導体装置が半導体集積装置であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28605198A JP3616724B2 (ja) | 1997-09-25 | 1998-09-22 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-279729 | 1997-09-25 | ||
| JP27972997 | 1997-09-25 | ||
| JP28605198A JP3616724B2 (ja) | 1997-09-25 | 1998-09-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214702A JPH11214702A (ja) | 1999-08-06 |
| JP3616724B2 true JP3616724B2 (ja) | 2005-02-02 |
Family
ID=26553464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28605198A Expired - Fee Related JP3616724B2 (ja) | 1997-09-25 | 1998-09-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3616724B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6391163B1 (en) * | 1999-09-27 | 2002-05-21 | Applied Materials, Inc. | Method of enhancing hardness of sputter deposited copper films |
| US6432819B1 (en) | 1999-09-27 | 2002-08-13 | Applied Materials, Inc. | Method and apparatus of forming a sputtered doped seed layer |
| JP2012094853A (ja) * | 2010-09-30 | 2012-05-17 | Kobe Steel Ltd | 配線構造 |
| JP2012119664A (ja) * | 2010-11-12 | 2012-06-21 | Kobe Steel Ltd | 配線構造 |
-
1998
- 1998-09-22 JP JP28605198A patent/JP3616724B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11214702A (ja) | 1999-08-06 |
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