KR100296708B1 - 반도체소자의금속배선형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 제 1 금속 장벽층, 금속층 및 제 2 금속 장벽층으로 이루어진 금속 배선을 형성한 후, 전체 구조 상부에 제 3 금속 장벽층을 형성하고 플라즈마 에치-백 공정을 실시하여 금속 배선 측면에 금속 스페이서를 형성하는 것으로 이루어지는 반도체 소자의 금속 배선 형성 방법이 제시된다.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 금속 배선의 전면을 장벽 금속층으로 캡핑(capping)하여 금속 배선에서 발생하는 전자 이주(Electro Migration; EM) 현상을 억제하므로써 소자의 수명을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 고속 및 고집적화에 따라 금속 배선의 폭은 서브-마이크론 (Sub-Micron)화되어 디자인 룰이 0.5㎛ 이하로 감소되어 가고 있다. 이러한 고속 및 고집적화에 따라 금속 배선은 여러 형태의 스트레스를 받게 되는데, 이러한 스트레스에는 금속 증착 과정에서 발생하는 진성(intrinsic) 스트레스와 열적 (thermal) 영향으로 발생하는 외인성(extrinsic) 스트레스가 있다.
이러한 스트레스에 의하여 금속 배선은 전기적으로 저항값이 증가하고, 물리적으로는 금속 배선의 선폭이 줄어드는 등의 손상을 받게 된다. 따라서, 손상이 진행될수록 금속 배선의 폭은 점점 감소하고 전기 저항은 매우 큰 값으로 증가하여 소자의 성능이 저하되게 되며, 결국 금속 배선의 단락 현상이 발생하여 소자의 수명이 저하된다. 이와같은 금속 배선의 단락 현상을 전자 이주(Electromigration; EM) 현상이라고 하며, 전자 이주 현상을 보다 자세히 설명하면 다음과 같다.
일반적으로 금속 배선 재료로는 알루미늄(Al)이 사용되며, 금속 배선에 높은 전류가 인가되면, 전자는 높은 전계에 의해 가속되어 "-" 단자에서 "+" 단자로 빠른 속도를 가지고 이동한다. 이때, 금속 배선 내부의 결함이 발생한 부분이나 삼중점(triple point)에 있는 알루미늄(Al) 원자는 빠른 속도로 이동하는 전자와 충돌하여 본래 위치에서 이탈하여 전자의 이동방향과 같은 방향으로 이동한다. 이와 같이 하여 알루미늄 원자가 이탈된 부분은 그 주변의 다른 알루미늄 원자가 이동하여 메워 주게 되며, 이와같은 현상에 의해 알루미늄 원자가 연속적으로 이동하게 되어금속 배선은 손상을 받게 된다. 이러한 금속 배선의 손상이 진행될수록 금속 배선의 폭은 점점 줄어들고 전기저항은 크게 증가하게 된다. 이에 의해 소자의 성능이 저하되며, 결국 금속 배선이 단락되는 현상이 발생하여 소자의 수명을 저하시키게 된다.
이러한 전자이주 현상의 원인으로는 박막의 금속 배선 내부에서의 점결함(point defect), 디스로케이션(dislocation), 그레인 크기(grain size)의 불균일성 등이 있다.
종래에는 이러한 전자이주 현상을 감소시키기 위하여 금속 배선 재료인 알루미늄에 구리(Cu), 마그네슘(Mg), 타이타늄(Ti) 등의 금속을 혼합한 합금 재료를 사용하는 방법을 사용하였다. 또는 금속막의 증착 및 열처리 공정에서 알루미늄의 그레인 크기를 일정하게 하는 방법, 원주형(Columnar) 구조로 하는 방법, 금속 배선 상부에 보호막(passivation)을 입히는 방법, 확산 방지층(Diffusion Barrier Layer)으로 TiW, TiN 등과 같은 전이 금속(transition matal)을 사용하는 방법 등을 사용하였다.
그러나 이와 같은 방법은 금속 배선의 상부에서 발생하는 전자이주 현상을 억제할 수는 있지만 금속 배선의 측면에서 발생하는 전자이주 현상은 억제할 수 없는 문제점이 있다.
따라서, 본 발명은 금속 배선의 상부 및 측면을 장벽 금속층으로 캡핑하여전자이주 현상을 억제하므로써 소자의 수명을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 실리콘 기판 상부에 제 1 장벽 금속층, 금속층 및 제 2 장벽 금속층을 순차적으로 증착한 후 패터닝하여 금속 배선을 형성하는 단계와, 상기 금속 배선 측면에 플라즈마 에치 백공정으로 금속 스페이서를 형성하는 단계를 포함하여 이루어지되, 상기 제 1 장벽금속층, 제 2 장벽금속층 및 금속스페이서는 TiW으로 이루어지고, 상기 금속층은 알루미늄-구리 합금으로 이루어지는 것을 특징으로 한다.
도 1(a) 내지 1(c)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 실리콘 기판 12 : 제 1 장벽 금속층
13 : 금속층 14 : 제 2 장벽 금속층
15 : 제 3 장벽 금속층(금속 스페이서)
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.
도 1(a)에 도시된 바와 같이, 실리콘 기판(11) 상부에 제 1 장벽 금속층(12), 금속층(13) 및 제 2 장벽 금속층(14)을 순차적으로 형성한 후 패터닝하여 금속 배선을 형성한다. 제 1 장벽 금속층(12)은 TiW을 이용하여 1500 내지 3000Å의 두께로 형성하며, 적절하게는 2000Å 두께로 형성한다. 금속층(13)은 알루미늄-구리 합금을 이용하여 2000 내지 4000Å 두께로 형성하며, 적절하게는 3000Å의 두께로 형성한다. 또한 제 2 장벽 금속층(14)은 TiW을 이용하여 500 내지 2000Å 두께로 형성하며, 적절하게는 1000Å의 두께로 형성한다. 그리고 제 1 장벽금속층(12), 금속층(13) 및 제 2 장벽 금속층(14)은 모두 스퍼터링 방법으로 증착한다.
도 1(b)에 도시된 바와 같이, 전체 구조 상부에 제 3 장벽 금속층(15)을 스퍼터링 방법을 이용하여 형성한다. 이때, 제 3 장벽 금속층(15)은 TiW을 이용하여 2000 내지 4000Å 두께로 형성하며, 적절하게는 3000Å의 두께로 형성하고, 패터닝된 금속 배선 측벽에는 100 내지 2000Å 두께로 형성하며, 적절하게는 1500Å 두께로 형성된다.
도 1(c)에 도시된 바와 같이, 플라즈마 에치-백(etch-back) 공정을 실시하여 패터닝된 금속 배선 측벽에 금속 스페이서 형태의 제 3 장벽 금속층(15A)을 형성한다.
이와 같이, 금속 배선 상부 및 하부 뿐만 아니라 측면에도 장벽 금속층을 형성하게 되면 금속 배선 측벽에서 발생하는 전자이주 현상을 억제할 수 있게 된다.
상술한 바와 같이 본 발명에 따르면, 금속 배선의 상부, 하부 뿐만 아니라 측면에 장벽 금속층을 형성하므로써 금속 배선 내부에서 측면으로 발생하는 전자이주 현상을 억제할 수 있어 금속 배선의 단락을 방지할 수 있으며, 이에 따라 소자의 수명을 증가시킬 수 있는 효과가 있다.
Claims (4)
- 실리콘 기판 상부에 제 1 장벽 금속층, 금속층 및 제 2 장벽 금속층을 순차적으로 증착한 후 패터닝하여 금속 배선을 형성하는 단계와,상기 금속 배선 측면에 플라즈마 에치 백공정으로 금속 스페이서를 형성하는 단계를 포함하여 이루어지되,상기 제 1 장벽금속층, 제 2 장벽금속층 및 금속스페이서는 TiW 으로 이루어 지고, 상기 금속층은 알룸미늄-구리 합금으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 1 장벽 금속층은 1500 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 금속층은 2000 내지 4000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 2 장벽 금속층은 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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