KR100221502B1

KR100221502B1 - 반도체 제조공정에서의 금속배선의 수명 증대방법

Info

Publication number: KR100221502B1
Application number: KR1019960061027A
Authority: KR
Inventors: 주철원; 박흥옥; 이상복
Original assignee: 정선종; 한국전자통신연구원; 이계철; 한국전기통신공사
Priority date: 1996-12-02
Filing date: 1996-12-02
Publication date: 1999-09-15
Also published as: KR19980043234A

Abstract

본 발명은 반도체 제조공정에 있어서 금속배선에서 발생하는 전자이주(elcrtro-migration: EM)현상에 의한 금속배선의 수명감소를 효과적으로 감소시킬 수 있는 방법에 관한 것이다. 본 발명에 따른 반도체 제조공정에서의 금속배선의 수명 증대방법은, 금속배선(1)의 상·하면 및 측면을 포함하는 전체면을 장벽금속(2a,2b,2c)으로 캡핑하는 과정을 포함하는 것을 특징으로 하며, 이때, 상기한 장벽금속(2a,2b,2c)의, 캡핑과정은, 웨이퍼(3) 상에 하부 장벽금속층(2a), 금속배선(1) 및 상부 장벽금속층(2b)을 증착시키는 단계와, 마스크를 사용하여 패턴을 형성하고, 상기한 웨이퍼(3)의 전체면을 장벽금속으로 증착하는 단계와, 에치백 공정을 수행하여 상기한 하부 장벽금속층(2a), 금속배선(1) 및 상부 장벽금속층(2b)의 측면에 측벽(2c)을 형성하는 단계를 포함한다. 상기한 본 발명에 따르면, 금속배선(1)의 상·하면 및 측면을 포함하는 전체면이 장벽금속(2a,2b,2c)으로 캡핑된 상태가 되어, 금속배선(1)의 측면에서 발생하는 전자이주현상은 상기한 측벽 장벽금속(2c)에 의해 효과적으로 감소됨으로써, 금속배선(1)의 수명을 대폭적으로 증대시킬 수 있게 된다.

Description

반도체 제조공정에서의 금속배선의 수명 증대방법(a method for increasing the lifetime of metal line in semiconductor fabrication process)

본 발명은 반도체 제조공정에서의 금속배선의 수명 증대방법에 관한 것으로, 특히, 반도체 제조공정에 있어서 금속배선에서 발생하는 전자이주(elcrtro-migration: EM)현상에 의한 금속배선의 수명감소를 효과적으로 감소시킬 수 있는 방법에 관한 것이다.

일반적으로, 반도체 제조공정에 있어서, 반도체소자의 금속배선은 공정과정과 공정 후에 다양한 형태의 스트레스를 받게 된다. 이러한 스트레스는 금속막의 증착과정에서 발생하는 내적(intrinsic) 스트레스와 열적(thermal)영향으로 발생하는 외적(extrinsic)스트레스로 구분할 수 있다. 이와 같은 스트레스에 의하여 금속배선은 점진적으로 손상을 받게 되는데, 손상의 형태로는 전기적으로 저항값이 증가하는 한편, 물리적으로는 금속배선의 선폭이 감소하는 것으로 나타난다. 따라서, 금속배선의 손상이 진행될수록, 금속배선의 폭은 점점 더 줄어들고 전기저항은 매우 크게 증가하여 반도체소자의 성능은 점차 악화되며, 결국에는, 금속배선의 단락(open)으로 까지 발전하여 금속배선의 수명을 단축시키게 된다. 이러한 현상을 전자이주현상이라고 한다.

현재, 반도체소자의고속, 고집적화 추세에 따라, 금속배선의 폭도 서브미크론(sub-micron)화 되어 0.5㎛ 이하로 까지 감소되어 가고 있다. 따라서, 금속배선에 가해지는 전류밀도도 증가되어, 전자이주현상에 의한 금속배선의 수명감소 현상은 더욱 커질 것으로 예상된다.

통상적으로, 반도체소자의 금속배선은 알루미늄(A1)을 기본재료로 사용하는데, 전자이주현상은 금속배선에 높은 전류(즉, 전류밀도가 높음)가 인가될때, 전자는 높은 전계(elecrtic field)에 의하여 가속되어-단자에서 +단자로 빠른 속도로 이동하는데, 이때, 금속내부에 결함이 존재하는 부분이나 삼중점(triple point)에 있는 A1원자는 빠른 속도로 이동하는 전자와 충돌함으로써, 본래의 위치에서 이탈하여 전자의 이동방향과 동일한 방향으로 이동 하게 된다. 이렇게 되면, A1 원자가 이탈된 부위는 주변의 A1원자가 이동하여 메꾸게 되고, 이에 따라 형성된 빈 공간은 주변의 또 다른 A1원자가 이동하여 메꾸게 된다. 이와 같이, 연속적으로 A1 원자가 이동함으로써, 금속배선은 손상을 받아 선폭이 감소하게 되며, 손상이 진행될수록 금속배선의 폭은 점점 더 줄어들고 전기저항은 매우 크게 증가하여, 반도체 소자의 성능은 점차 열화되며, 결국에는, 금속배선의단락으로까지 발전하여 금속배선의 수명을 단축시키게 된다.

상기한 전자이주현상의 발생은 박막의 금속배선 내부에서의 점 결함(point defect), 디스로케이션(dislocation), 입자의 크기(grain size)등과 같은 구조적인 불균일성에 그 원인이 있다.

이와 같은 전자이주현상을 감소시키기 위한 종래의 대표적인 방법으로는, 금속배선 재료인 A1에 구리(Cu), 마그네슘(Mg), 티타늄(Ti) 등의 금속을 혼합한 합금재료를 사용하거나, 금속막의 증착 및 열처리 공정에서 A1의 입자크기를 일정하게, 특히, 칼럼(columnar) 구조로 형성하거나, 금속배선 위에 보호막(passivation)을 입힌다거나, 또는, 확산방지층(diffusion barrier layer)으로 TiW, TiN등과 같은 전이금속(transtion metal)을 사용하는 방법이 이용되어 왔다.

도3은 금속배선에서의 전자이주현상을 감소시키기 위한 종래 기술에 따른 금속배선의 단면도로서, 종래에는, 상기한 전자이주현상에 의한 금속배선의 수명감소를 방지하기 위하여, 웨이퍼(3) 상에 형성되는 A1금속배선(1)의 상·하면을 각각 TiW과 같은 상부 장벽금속층(barrier metal layer)(2b) 및 하부 장벽금속층(2a)으로 입혀주는 방법이 사용되어 왔다.

그러나, 전자는 금속배선(1)을 구성하는 금속의 내부 및 상부면에서만 이동되는 것이 아니고, 금속배선(1)의, 측면에서도 이동한다는 것을 고려하면, 상기한 종래기술에서는 금속배선(1)의 측면에서 발생하는 전자이주현상을방지할 수 있는 수단이 전혀 형성되어 있지 않아, 금속배선(1)의 수명감소를 방지하기에는 한계가 있었다.

결국, 본 발명은 상기한 종래 기술의 한계를 극복하기 위한 것으로, 본 발명의 목적은 반도체 제조공정에 있어서 금속배선에서 발생하는 전자이주현상의 발생을 효과적으로 방지함으로써,금속배선의 수명을 대폭적으로 증대시킬 수 있는 방법을 제공함에 있다.

제1도는 에치백 공정의 수행 전에 금속배선의 전체면이 장벽금속으로 증착된 상태를 나타낸, 본 발명에 따른 금속배선의 단면도.

제2도는 금속배선의 전체면이 장벽금속으로 캡핑된 상태를 나타낸, 본 발명에 따른 금속배선의 단면도.

제3도는 금속배선에서의 전자이주현상을 감소시키기 위한 종래기술에 따른 금속배선의 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 금속배선 2a : 하부 장벽금속층

2b : 상부 장벽금속층 2c : 측벽 장벽금속

3 : 웨이퍼

상기한 목적을 달성하는, 본 발명에 따른 반도체 제조공정에서의 금속배선의 수명 증대방법은, 금속배선의 상·하면 및 측면을 포함하는 전체면을 장벽금속으로 캡핑하는 과정을 포함하는것을 특징으로 한다.

이하, 본 발명에 따른 금속배선의 수명 증대방법에 대한 바람직한 실시예를 첨부도면을 참조하여 보다 상세히 설명한다.

전자이주현상에 의한 금속배선의 손상을 감소시키기 위한 종래의 기술은 A1 금속배선의 상·하면을 장벽금속층으로 한층 더 입히는데 반하여, 본 발명에서는 금속배선의 측면에서 발생하는 전자이주현상을 감소시키기 위하여, 금속배선의 측면을 포함하는 전체면을 장벽금속으로 캡핑함으로써 금속배선의 측면에서 발생하는 전자이주현상을 효과적으로 감소시킬 수 있는데, 이를 위해서는 금속배선의 측면을 장벽금속으로 감싸는 공정을 신뢰성있게 수행하여야 한다.

먼저, 웨이퍼(3)상에 TiW의 하부 장벽금속층(2a) 2000Å, A1금속배선(1) 3000Å 및 TiW 의 상부 장벽금속층(2B) 1000Å을 스퍼터링(sputtering)방법에 의해 증착시킨 후, 마스크를 사용하여 도 3에 도시된 바와 같이 패턴을 형성한 다음, 웨이퍼(3) 전면을 TiW의 장벽금속으로 3000Å정도의 두께가 되도록 스퍼터링으로 증착하면, 도 1에 도시된 바와 같은, 금속배선의 단면이 얻어지게 된다.

이때, 상기한 웨이퍼(3) 전면에 증착된 장벽금속 중에서 측벽(side-wall)장벽금속(2c)의 두께는 Al 금속배선(1)의, 상·하면에 스퍼터링된 장벽금속층(2a,2b)의 두께인 3000Å의 약 1/2 정도인 1500Å정도가 된다.

이후에는, 에치백(etch-back) 공정을 수행하여 도 2에 도시된 바와 같이, 상기한 하부 장벽금속층(2a), 금속배선(1) 및 상부 장벽금속층(2b)의 측면에 측벽(2c)을 형성한다. 즉, 상기한 웨이퍼(3)의, 전면에 증착 형성된 TiW의 장벽금속을 플라즈마 에칭(plasma etching)하면, 웨이퍼(3)의 상면 및 상부 장벽금속층(2b) 위에 증착된 3000Å 정도의 장벽금속은 에칭 제거되고, 하부 장벽금속층(2a), 금속배선(1) 및 상부 장벽금속층(2b)의측면에 증착된 1500Å 두께의 측벽(2c)은 그 일부가 에칭 제거됨으로써, 제 2도에 도시된 바와 같이, 금속배선(1)의, 상·하면 및 측면을 포함하는 전체면이 장벽금속(2a,2b,2c)으로 캡핑된 상태가 얻어진다.

상기한 본 발명에 따른면, Al 금속배선(1)의 상·하면이 만이 상부 장벽금속층(2b) 및 하부 장벽금속층(2a)으로 입혀진 종래 기술과 달리, 금속배선(1)의, 상·하면 및 측면을 포함하는 전체면이 장벽금속(2a,2b,2c)으로 캡핑된 상태가 되어, 금속배선(1)의 측면에서 발생하는 전자이주현상은 상기한 측벽 장벽금속(2c)에 의해 효과적으로 감소됨으로써, 금속배선(1)의 수명을 대폭적으로 증대시킬 수 있게 된다.

Claims

반도체 제조공정에 있어서, 금속배선의 상·하면 및 측면을 포함하는 전체면을 장벽금속으로 캡핑하는 과정을 포함하는 것을 특징으로 하는, 금속배선의 수명 증대방법.
제1항에 있어서, 상기한 장벽금속의 캡핑과정은, 웨이퍼 상에 하부 장벽금속층, 금속배선 및 상부 장벽금속층을 증착시키는 단계와, 마스크를 사용하여 패턴을 형성하고, 상기한 웨이퍼의 전체면을 장벽금속으로 증착하는 단계와,에치백 공정을 수행하여 상기한 하부 장벽금속층, 금속배선 및 상부 장벽금속층의 측면에 측벽을 형성하는 단계를 포함하는 것을 특징으로 하는, 금속배선의 수명 증대방법.