KR100365061B1 - 반도체소자및반도체소자제조방법 - Google Patents

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KR100365061B1 KR10-1998-0026704A KR19980026704A KR100365061B1 KR 100365061 B1 KR100365061 B1 KR 100365061B1 KR 19980026704 A KR19980026704 A KR 19980026704A KR 100365061 B1 KR100365061 B1 KR 100365061B1
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레리 이. 프리자
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Abstract

반도체소자는 상호접속들 및 도전 플러그들과 같은 도전성 구조들 내에 이용되는 장벽막과 같은, 제 1 막(44, 1032)의 연속적으로 변화하는 부분을 갖는다. 상기 연속적으로 변화하는 부분(44, 1032)은 고융점 금속 및 질소와 같은 제 1 원소 및 제 2 원소를 포함한다. 연속적인 변화는 보다 도전성이 강한 제 2 막(46, 1054 및 1064)에 더 가까운 제 1 원소의 변화하는 농도를 갖는다. 또 하나의 반도체소자는 대부분이 구리로 이루어진 제 1 도전막 및 제 2 도전막(1054, 1065)을 포함한다. 제 1 도전막은 제 1 부분, 제 2 부분, 및 제 3 부분을 갖는다. 제 2 부분은 제 1 부분과 제 3 부분의 사이에 위치하며, 제 3 부분은 제 2 도전막(1054와 1064에 가장 가깝게 위치한다. 제 2 부분의 질소 농도는 제 1 부분과 제 3 부분 각각의 질소 농도보다 더 높다. 반도체소자를 제조하기 위한 공정 또한 설명되어 있다.

Description

반도체소자 및 반도체소자 제조 방법
[발명의 배경]
본 발명은 일반적으로 반도체소자 및 반도체소자를 제조하는 공정에 관한 것으로서, 보다 상세하게는 장벽막들 및 도전막들을 포함하는 상호접속을 갖는 반도체소자에 관한 것이다.
[발명의 배경]
집적회로(IC) 산업은 신뢰성과 성능을 향상시킨 금속 상호접속 구조를 제조하고자 끊임없이 노력하고 있다. 하부로부터 상부로의 상호접속을 위한 한 금속배선(metallization)은 티타늄/티타늄질화물/알루미늄(또는 알루미늄합금)/티타늄질화물(Ti/TiN/Al/TiN)을 포함한다. Ti는 하부의 TiN과 아래에 있는 절연층 사이의접착을 개선시키는데 사용되고, 하부 TiN은 확산 장벽(diffusion barrier)으로서 이용되며, 상부의 TiN은 반사 방지층(antireflective)으로서 사용된다. 알루미늄 합금층은 구리 등을 포함할 수 있다.
텅스텐 플러그는 통상적으로 Al를 토대로 한 상호접속들 사이의 비아(via) 접속을 위해 이용된다. 아래에 있는 Al 상호접속이 TiN 반사 방지막을 갖는 경우, 이 TiN 막은 통상 후속하는 비아 에칭 동안에 에칭됨으로써, Al 막이 노출되게 된다. WF6의 불소가 알루미늄과 반응하기 때문에, 텅스텐은 통상 Al 함유막 위에 직접적으로 침착되지는 않는다. 따라서, 도전성 플러그(접촉 플러그 또는 비아 플러그)는 통상 Ti/TiN/W를 포함하는 금속배선을 갖는다. Ti와 TiN은 그들이 알루미늄 상호접속을 위해 작용하는 것과 동일한 용도로 작용한다. Ti과 TiN은 통상 2개의 개별적인 물리증착(physical vapor deposition) 단계 동안 형성되거나, 먼저 비교적 두꺼운 Ti 막을 침착시키고 그 막의 일부를 TiN으로 변환함으로써 형성된다. Ti와 TiN은 텅스템 침착 동안 불소가 알루미늄에 접촉하는 것을 방지한다.
도전성 플러그가 보다 일반적으로 됨에 따라, 상호접속을 위한 몇몇 알루미늄 금속배선은 Al/Ti/TiN을 포함한다. 전술한 바와 같이, Al은 알루미늄 또는 알루미늄 합금일 수 있다. 이 예에서는 Ti가 Al 위에 있지만, 이 금속배선은 계면에 AlTi3를 형성하기 쉽다. 많은 숙련된 기술자들은 그것의 비교적 높은 저항 때문에 AlTi3의 형성을 피하려고 한다. Al3Ti은 또한 구리(Al-Cu 합금 내의)가 Al3Ti 계면을 따라 확산되어 전자이동(electromigration)의 신뢰성을 떨어뜨리는 단점이 있다.
또 다른 금속배선은 Al/TiN을 포함하는데, 여기서 Al은 알루미늄 또는 알루미늄 합금이고, TiN은 Al 위에 배치된다. TiN을 형성하는 몇몇 방법에서는 질소-함유 가스를 이용한다. 질소-함유 가스는 Al과 반응하여 얇고 매우 높은 저항성의 알루미늄질화물(AlN) 막을 형성할 수 있다. 얇은 고저항성의 AIN은 상기 구조의 비아/접촉 저항에 악영향을 미친다.
또 다른 금속배선은, 하부에서부터 상부로, Al/TiN/Ti/TiN을 포함한다. TiN/Ti/TiN은 통상 3개의 별개의 막으로서 형성된다. 2개의 상이한 타깃들(TiN과 Ti)이 사용될 수 있지만, 그들은 입자(particulate)의 문제들을 가지고 있다. 또한, 스퍼터링 시스템은 통상 제한된 수의 타깃들만을 보유하며, 추가의 불필요한 타깃들을 갖는 것은 일반적으로 회피된다. 1개의 스퍼터링 타깃이 사용되는 경우, 상기 별개의 막들은 티타늄 타깃을 사용하여 형성될 수 있다. 전형적인 경우, 스퍼터들은 Ti가 스퍼터링되기 전에 타깃 상의 잔재 TiN을 제거하도록 웨이퍼를 덮고, 후자의 TiN가 스퍼터링되기 전에 티타늄 타깃의 표면을 TiN으로 변환하기 위해 후자의 TiN 막 형성 전에 다시 덮인다. 이러한 공정은 타깃의 상당 부분을 낭비하는데, 왜냐하면 타깃이 웨이퍼가 아닌 스퍼터들 위로 스퍼터링되기 때문이다.
또한, 몇몇 주지의 상호접속 구조는 티타늄 옥시니트라이드(oxynitride) 층을 사용한다. 본 실시예에서는, 티타늄 막이 침착된 후, 티타늄질화물 막이 침착되고, 그 후 티타늄을 다량 함유한 티타늄질화물 막이 순서대로 침착된다. 티타늄을 다량 함유한 티타늄질화물 막을 침착한 후에, 상기 막을 티타늄 옥시니트라이드 화합물로 변환하기 위해 산소 플라즈마가 이용된다. 불운하게도, 티타늄 옥시니트라이드는 고성능 집적회로의 용도로는 저항성이 너무 클 수 있다. 티타늄 옥시니트라이드 화합물에서 티타늄 대신에 탄탈이 사용될 수도 있지만, 비교적 높은 저항을 갖는 문제가 문제점이 될 것으로 예상된다.
대부분의 관심은 티타늄-함유 막에 집중되어 있지만, 상호접속 구조 내에 탄탈 및 탄탈계 화합물을 사용하려는 시도가 이루어지고 있다. 예컨대, 순수 탄탈막 또는 탄탈질화물 막이 구리 상호접속을 위한 장벽/접착 막으로서 사용된다. 그러나, 탄탈은 연마(polishing) 공정을 이용하여 제거하기가 매우 곤란할 수 있고, 탄탈질화물은 몇몇 종류의 구리 막과의 접착 문제를 가지고 있다.
설명의 단순화 및 명확화를 위해 도면에 도시되어 있는 구성 요소들이 일정한 축적비에 따라 도시된 것이 아님을 유의한다. 예컨대, 어떤 소자들의 치수는 명확성을 위해 다른 소자들에 비해 상대적으로 확대되어 있다. 또한, 도면 부호들은 대응하는 구성요소나 유사 구성요소들을 나타내기 위해 도면 전체에 걸쳐 반복되어 있음을 적절히 고려한다.
본 발명은 많은 다른 실시예들에서 이용될 수 있다. 많은 실시예에 있어서, 장벽막(barrier film)과 같은 제 1 도전막(conductive film)의 연속적으로 변화하는 부분(continuously graded portion)은 상호접속 및 도전 플러그와 같은 도전성 구조들 내에서 사용된다. 상기 연속적으로 변화하는 부분은 고융점 금속 및 질소와 같은 제 1 원소와 제 2 원소를 포함한다. 연속적인 변화는 제 1 도전막 보다 도전성이 훨씬 강한 제 2 도전막(즉, 알루미늄, 구리 등)에 인접한 제 1 원소(즉, 고융점 금속)의 변화하는 농도를 갖는다. 특정 실시예들은 제 1 도전막 내에 티타늄과 질소를, 제 2 도전막 내에는 주로 알루미늄을 가지거나, 또는 제 1 도전막을 위해 탄탈과 질소를, 제 2 도전막을 위해서는 주로 구리를 갖는다.
또 다른 실시예에서, 반도체소자는 제 1 도전막 및 대부분 구리인 제 2 도전막을 포함한다. 제 1 도전막은 제 1 부분, 제 2 부분, 및 제 3 부분을 가지고 있다. 제 2 부분은 제 1 부분과 제 3 부분 사이에 있고, 제 3 부분은 제 2 도전막에 가장 근접해 있다. 제 1 부분과 제 3 부분은 제 1 금속 원소를 포함하고, 제 2 부분은 금속 원소와 질소를 포함한다. 제 2 부분의 질소 농도는 제 1 부분과 제 3 부분 각각의 질소 농도보다 높다.
이들 구조를 갖는 반도체소자의 제조 공정 또한 개시된다. 본 발명은 특허 청구범위에 의해 규정되고 이하의 실시예들로부터 보다 쉽게 이해될 것이다.
제 1 세트의 실시예들에 있어서, 도전막은 연속적으로 변화하는 부분을 갖는 장벽막에 의해 덮인다. 전형적인 경우, 도전막 및 연속적으로 변화하는 장벽막은 동일한 상호접속의 일부이다. 반도체 웨이퍼는 처리 챔버(processing chamber) 내에 배치되고, 여기서 알루미늄 또는 그의 합금이 상기 웨이퍼의 위쪽 표면 위에 침착된다. 그런 후, 웨이퍼는 티타늄 스퍼터 타깃을 담고 있는 또 다른 처리 챔버내에 배치되는데, 상기 티타늄 타깃은 스퍼터링이 시작되기 전에 얇은 TiN 층으로 피복된다. 다음으로, 티타늄 스퍼터 타깃으로부터 TiN 층의 일부 또는 전부를 스퍼터링하는데 아르곤(Ar) 플라즈마 환경이 이용되어, 연속적으로 변화하는 부분을 갖는장벽막의 일부를 형성한다. 상기 부분은 TiNx의 조성을 가지며, 알루미늄 근처의 질소 농도는 알루미늄의 계면으로부터 떨어진 부분의 질소 농도보다 더 높다. 이어서, 이 특유한 질소 프로파일/변화도(gradient)에 대해 이하에서 설명하기로 한다.
장벽층의 상기 연속적으로 변화하는 부분이 형성된 후, 아르곤(Ar) 플라즈마가 질소-함유 가스(예컨대, N2)에 노출되어 질소/아르곤 플라즈마를 생성함으로써, 후속하는 티타늄 타깃으로부터의 스퍼터링은 근사-화학량론의 TiN 및/또는 화학량론의 TiN을 생성할 것이다. 이 근사-화학량론의 TiN 및/또는 화학량론의 TiN 부분은 장벽막의 연속적으로 변화하는 부분의 위쪽 표면에 침착된다. 이 근사-화학량론의 TiN 및/또는 화학량론의 TiN 막이 형성되는 동안, 질소 플라즈마에의 노출은 또한 후속 웨이퍼 상에 스퍼터링될 수 있는 티타늄 스퍼터 타깃 위에 얇은 TiN 층을 재형성한다. 결과적으로 얻어진 구조가 Al/TiNx/TiN 복합 상호접속 구조이고, 이 구조는 이하에서 논의되는 종래 기술에 비해 개선된 것이다.
위의 복합 상호접속 구조는 종래 기술에 비해 몇 가지의 이점을 가지고 있다. 먼저, 상기 상호접속 구조의 위에 형성되어 이 상호접속 구조와 전기적으로 접촉하게 하는 후속의 비아/접촉 개구(via/contact opening)들은 큰 종횡비(aspect ratio)의 비아/접촉 개구들 내에 Ti 또는 TiN 장벽층을 침착해야 할 필요가 없다. 단지 한 개의 티타늄 타깃만이 TiNx/TiN 형성에 요구된다. 별개의 TiN 타깃이 사용되지 않기 때문에, TiN 처리 챔버 내의 입자 카운트가 감소될 수 있고, 장벽층의 질소 농도가 보다 정확하게 제어될 수 있다. 또한, 본 명세서에 개시된 최종의 상호접속 구조는 노출된 알루미늄을 거의 또는 전혀 포함하지 않아, 텅스텐 헥사 플루오르화물(WF6)과의 역반응이 감소되거나 제거되었다.
이 상호접속 구조는 알루미늄 질화물(AlN) 형성의 가능성이 감소되어, 비아/접촉 저항이 개선된다. 또한, 상기 상호접속 구조는 티타늄알루미늄(Al3Ti) 형성의 가능성을 감소시킨다. 전자이동(electromigration)은, 실험 데이터가 보여주듯이, 3개 이상의 요인에 의해 개선될 수 있다. 또한, 본 명세서에 개시된 제 1 실시예의 공정은 질화티타늄 타깃으로부터의 그리고 알루미늄 타깃으로부터의 스퍼터링만을 필요로 하므로(즉, 2개의 처리 챔버만이 전체 복합 상호접속 구조에 필요함), 웨이퍼 핸들링이 감소될 수 있어 보다 낮은 웨이퍼 결함률을 달성할 수 있다. 또한, 보다 적은 수의 처리 챔버를 사용함으로써, 본 명세서에 개시된 종래 기술의 해결 방안보다 더 높은 침착 시스템의 작업 처리량이 달성될 수 있다. 분석 데이터는 또한 이 상호접속 구조의 막 응력이 종래 기술에 비해 개선되고 본 명세서에 개시된 상호접속 구조의 비아/접촉 저항이 개선되었음을 나타내고 있다. 따라서, 본 명세서에 개시된 상호접속 구조는 종래 기술의 실시예들에 비해 개선된 해결 방법이다.
도 1은 본 발명의 한 실시예에 따른 새로운 상호접속 구조를 3차원적으로 도시한 사시도.
도 2 내지 도 4는 도 1에 도시된 구조를 형성하는데 이용된 처리 챔버를 시간 순서에 따라 도시한 단면도.
도 5 내지 도 7은 3개의 서로 다른 실시예들 각각이 상이한 질소 조성을 갖는 3개의 서로 다른 실시예들을 설명하는 XY 플롯도.
도 8은 층(116)을 위한 침착 재료의 점증적인 시트(sheet) 저항 대 스퍼터링 시간을 설명하는 XY 플롯도.
도 9는 도 1의 구조에 대한 응력 데이터와 비교하여 종래 디바이스에 대한 응력 데이터를 설명하는 막대 그래프.
도 10은 도 1의 구조와 비교하여 각종 종래의 디바이스들의 시트 저항을 설명하는 막대 그래프.
도 11은 도 1의 구조의 개선된 전자이동 저항을 설명하는 대수적 (logarithmic) XY 플롯도.
도 12와 도 13은 알루미늄 계면에서 종래 구조와 도 1의 구조 각각의 화학적 조성을 설명하는 XY 플롯도.
도 14는 클러스터 침착 툴을 설명하는 상면 사시도.
도 15는 상호접속 트렌치와 접촉 개구를 형성한 후 반도체소자 기판의 일부를 단면도로 도시한 도면.
도 16은 탄탈질화물 막을 형성한 후 도 15의 기판을 단면도로 도시한 도면.
도 17은 탄탈을 다량 함유한 탄탈질화물 막을 형성한 후 도 16의 기판을 단면도로 도시하는 도면.
도 18은 탄탈을 다량 함유한 탄탈질화물 막을 형성한 후 기판 표면으로부터의 깊이에 따른 각종 원소들의 농도의 변화를 도시하는 플롯도.
도 19는 구리 시드(seed) 막을 형성한 후 도 17의 기판을 도시한 단면도.
도 20은 구리 시드 막 위에 구리 막을 전기 도금한 후의 도 19의 기판을 도시한 단면도.
도 21은 상호접속 트렌치와 접촉 막 외측의 탄탈을 다량 함유한 탄탈질화물막의 위에 적층되는 구리 막의 부분을 제거하기 위해 기판을 연마(polishing)한 후의 도 20의 기판을 도시하는 단면도.
도 22는 반도체소자용 도선을 형성하기 위해 탄탈을 다량 함유한 탄탈질화물막과 탄탈질화물 막을 연마한 후의 도 21의 기판의 단면을 설명하는 단면도.
도 23은 거의 완성된 반도체소자의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
42 : 알루미늄막 46 : TiN 부분
44 : 연속적으로 변화하는 부분 100 : 침착 챔버
102 : 티타늄 타깃 106 : 플라즈마
104 : TiN 층 107 : Ar-N 플라즈마
114 : 웨이퍼 118 : TiN 막
400 : 클러스터 침착 툴 404 : 웨이퍼 전송 챔버
406 : 챔버 입구 1100 : 반도체소자 기판
1104 : 도핑된 영역 1106 : 게이트 유전체층
1107 : 실리콘막 1108 : 실리사이드막
1082, 1084 : 상호접속 배선 1098 : 패시베이션층
이제 이하에서는 특정 실시예에 대해 설명한다. 도 1은 이어지는 도 2 내지 도 4에서 개시된 것과 같은 공정에 의해 형성된 최종적인 구조를 도시하고 있다. 도 1은 알루미늄(Al) 막(42)이 먼저 유전층 또는 장벽 재료(도시하지 않음) 위에 침착되는 것을 도시하고 있다. 바람직한 경우에, 알루미늄 막(42)은 알루미늄-구리(Al-Cu) 층과 같은 알루미늄 합금이며, 여기서 구리는 조성의 0.5% 내지 2.0%를 포함한다. 다른 형태에서는, 상기 막(42)은 알루미늄-구리-실리콘(Al-Cu-Si) 층이나 알루미늄-실리콘(Al-Si) 충일 수 있으며, 또는 유사한 금속성 재료나 그 복합체일 수 있다. 전형적인 경우, 알루미늄 막(42)은 약 400-700 나노미터의 범위의 두께로 침착되며, 약 550 나노미터의 두께가 바람직하다. 알루미늄은 Ti 밍/또는 TiN과 같은 이전에 형성된 장벽 재료들 위에 침착될 수 있다. 탄탈(Ta)과 같은 다른 고융점 금속들이 Ti 대신 사용될 수도 있다.
알루미늄 막(42)이 형성된 후, 장벽막의 연속적으로 변화하는 부분(44)이 형성된다. 이 부분(44)의 화학적 조성에 관한 상세 설명은 다음에 도 5 내지 도 7과 관련하여 논의된다. 일반적으로, 상기 부분(44)은 알루미늄 막(42)의 표면에서 보다 높은 질소 농도를 포함하며 상기 부분의 위 표면 근처에서는 보다 더 낮은 질소 농도를 포함한다. 상기 부분(44)을 통한 질소 분포/변화도는 도 2 내지 도 4에 도시된 스퍼터링 공정에 의해 달성된다. 일반적으로, 상기 부분(44)은 화학적으로 TiNx로서 식별될 수 있다. 부분(44)의 두께는 통상 2 내지 15 나노미터이고, 8 나노미터 보다 작은 것이 최적이 된다.
상기 부분(44)이 형성된 후, 근사-화학량론의 TiN 및/또는 화학량론의 TiN부분(46)이 부분(44)의 위에 침착된다. 부분(46)은 통상 60 내지 100 나노미터 범위의 두께를 가지며, 약 80 나노미터가 바람직하다. 부분(46)은 이어서 형성되는 비아/접촉들을 위한 에칭 정지(etching stop)층으로서, 그리고 포토리소그래픽 공정을 위한 반사 방지 코팅막(ARC)으로서 이용된다. 장벽막은 부분(44, 46)의 조합을 포함한다.
도 2 내지 도 4는 동일한 침착/스퍼터링 챔버 내에서의 도 1의 연속적으로 변화하는 부분(44) 및 TiN 부분(46)의 형성에 대한 특유한 공정을 도시하고 있다. 도 2 내지 도 4에서, 막(116)은 도 1의 TiNx부분(44)과 유사하고, 막(118)은 도 1의 TiN 부분(46)과 유사하다. 웨이퍼는 도 2 내지 도 4에 도시된 침착 단계들 동안 연속하여 노출되며, 스퍼터나 더미 웨이퍼는 사용되지 않는다.
도 2에는, 침착 챔버(100)가 도시되어 있다. 침착 챔버(100)는 티타늄 타깃(102)에 접착되는 받침판(backing plate)(101)을 포함한다. 이전 웨이퍼의 이전의 처리로 인해, 얇은 TiN 층(104)이 티타늄 타깃(102)의 노출 표면에 잔재하고 있다. 챔버(100)는 또한 반도체 웨이퍼(114)의 지지용인 좌대(112)를 포함한다. 웨이퍼(114)는 좌대(112)에 고정될 수도 있고 또는 고정되지 않을 수도 있으며, 상기 웨이퍼(114)는 그 위에 형성된 알루미늄 층을 포함한다. 또한, 좌대(112)는 침착/스퍼터링 중에 웨이퍼(114)의 온도를 제어하기 위한 가열 및/또는 냉각을 포함할 수 있다.
로봇 방식 아암(도 2 내지 도 4에는 도시하지 않음)은 웨이퍼(114)를 좌대(112) 위에 놓는다. 웨이퍼를 로봇 방식 아암을 이용하여 배치한 후에, 플라즈마(106)가 처리 챔버(100)내에 생성된다. 플라즈마(106)는 활성화된(energized) 아르곤 이온(Ar+)(108)과 활성화된 전자(e-)(110)로 구성된다. 전원은 타깃(102)과 플라즈마(106) 사이의 전압 전위를 생성하는데 사용된다. 이온(108)의 활성화된 상태와 함께 이 전위 차에 의해 재료가 층(104)으로부터 스퍼터링되고 웨이퍼(114)의 위쪽 표면에 침착되어 막(116)이 형성된다.
도 3은 타깃 TiN 층(104)으로부터의 재료가 타깃 표면에서 제거되고 웨이퍼 (114) 위로 침착되어 증분적으로 막(116)을 형성할 때까지의 시간 기간(정확한 시간 기간에 대해서는, 도 8 및 관련 설명을 참조) 동안 스퍼터링 공정이 계속되고 있음을 도시한다. 따라서, 스퍼터링 공정에 의해 웨이퍼(114)의 위쪽 표면에 TiNx막(106)에 의해, 재료가 층(104)으로부터 제거됨으로써, 타깃(102) 위의 층(104)은 매우 얇아지거나 또는 타깃(102)으로부터 완전히 제거된다. 층(104)이 타깃(102)으로부터 제거되기 때문에, 층(116)의 증분적 조성은 티타늄을 더 많이 함유하게 되고 질소는 더 적게 함유하게 된다. 환언하면, 막(116)의 하부 부분은 막(116)의 상부 부분보다 높은 질소 농도를 가지는데, 그 이유는 스퍼터링 시간의 함수로서 층(104)이 침식되기 때문이다. 소정 시간 기간 후에는, 소정 두께의 막(116)이 완성되고, 도 4에 도시된 바와 같은 처리가 이어진다.
도 4는 바람직하게는 질소(N2)인 반응 가스가 처리 챔버(100) 내부의 처리 환경에 제공된다. 질소 가스의 제공으로 인해서, 도 3의 Ar 플라즈마(106)는 도 4에서는 Ar-N 플라즈마(107)로 바뀐다. 따라서, 플라즈마(107)는 활성화된 아르곤이온(Ar+) 뿐만 아니라, 활성화된 질소 이온(N+)도 포함된다. 플라즈마(106)의 경우에서와 같이, 플라즈마(107)도 또한 활성화된 전자(e-)(100)를 포함한다.
도 4의 플라즈마(107)에 잔재하는 질소 이온(109) 때문에, 웨이퍼(114)로의 후속하는 재료 침착은 화학량론 또는 근사-화학량론의 TiN이 된다. 따라서, TiN 막(118)은 시간에 걸쳐 막(116)의 위쪽 표면에 증분적으로 침착된다. 도 4에서도 도시한 바와 같이, 플라즈마(107) 내의 질소 이온(109)의 존재로 인해, 티타늄(Ti) 타깃(102)의 노출 표면의 위에 질화티타늄 층(104)이 재형성된다. 따라서, 이제 웨이퍼(114) 위에 형성된 Al/TiNx/TiN 상호접속층을 갖는 상기 웨이퍼(114)는 챔버 (100)로부터 로봇 방식으로 제거될 수 있다. 이 웨이퍼의 제거 후, 새로운 웨이퍼가 챔버에 놓이게 됨으로써, 이 새로운 웨이퍼에 대한 처리가 도 2 로 한번 더 시작될 수 있고 각각의 새로운 웨이퍼마다 반복하는 방법으로 도 4까지 계속된다.
도 5 내지 도 7은 도 4에 도시된 웨이퍼 위의 막(114-118)에 대한 가능성 있는 3개의 서로 다른 화학 조성의 실시예들을 도시한다. 도 5 내지 도 7은 막(118)의 위쪽 표면으로부터 알루미늄 막을 포함하는 기판(114)의 위쪽 부분까지 수직으로 절단된 도 4의 웨이퍼 내의 질소 농도를 도시한다.
도 5는 한 특정 실시예를 설명한다. 실리콘 웨이퍼(114)의 상부 부분에 위치한 알루미늄 막은 질소 농도가 거의 제로 또는 완전히 제로이다. 이러한 실질적인 질소 농도의 결여는 농도(120)에 의해 표시된다. 알루미늄 막(114)과 TiNx막(116) 사이의 계면에서, 질소 농도는 근사-화학량론 레벨(122)까지 상승한다. 환언하면, 도 2에서 침착/스퍼터링이 최초로 시작될 때에, 층(104)으로부터 최초로 스퍼터링된 재료는 근사-화학량론의 티타늄질화물(TiN)이므로 도 3의 막(116)의 하부 부분은 높은 질소 원자(N) 농도를 가지고 있다. 이 높은 질소 원자의 농도는 도 5에서 레벨(122)로서 도시되어 있다.
아르곤 플라즈마(106)는 계속해서 타깃(102)의 층(104)으로부터 재료를 스퍼터링하기 때문에, 층(104)은 시간이 지남에 따라 얇아진다. 도 3의 층(104)이 얇아지기 시작하고 도 3의 막(116)이 두꺼워지기 시작하면, 막(116)의 질소 농도는 타깃(102)으로부터 보다 많은 Ti가 증분적으로 소비됨에 따라 감소되기 시작한다. 이 감소된 질소 농도의 레벨과 막(116)의 티타늄 다량 함유 영역은 도 5의 레벨(124)에 의해 도시되어 있다. 도 5는 도 4의 질소 도입 단계가, 타깃(102)의 층(104) 전체가 제거되기 전에 시작된다는 것을 명확히 도시하고 있다. 따라서, 도 5는 타깃(102)으로부터의 순수 티타늄만이 막(116)의 일부로서 침착되는 곳이 전혀 없다는 것을 도시한다(도 7과는 달리, 다른 실시예를 도시하고 있다). 도 5에서, 타깃(102)이 층(104)으로부터 완전히 고갈되기 전에, 도 4의 아르곤-질소 플라즈마(107)가 생성되어, 도 5에 도시된 바와 같이, 레벨(124)에 비해 더 높은 질소 농도(126)를 갖는 근사 화학량론 또는 화학량론의 TiN이 침착된다. 통상적으로, 레벨(122, 126)은 거의 같다. 따라서, 근사 화학량론인 초기의 질소 농도(122)를 갖는 장벽막이 침착되어 질소 농도는 막(116)의 두께가 증가됨에 따라 감소될 것이다. 또한, 대안적인 공정에 있어서, 더미 웨이퍼 또는 챔버 차폐기로부터 타깃을 다시 질화물로 충진(re-nitriding)하는 것에 의해 스퍼터링 타깃 위의 티타늄질화물이 웨이퍼의 스퍼터링 후에 재형성될 수 있다.
도 6은 대안적인 실시예를 설명한다. 도 6은 기판(114)의 알루미늄 상부 부분이 매우 낮은 레벨의 질소(120)를 포함하는 것을 도시하고 있다. 그리고 도 6은 도 2에서 시작되어 도 3에서 완료된 침착이 매우 짧은 시간 기간 동안 행해지는 것을 도시한다. 도 6에서 장벽이 침착되는 시간 기간은 매우 짧기 때문에, 막(116)을 통한 질소 농도의 변화 프로파일이 도 6의 경우보다 덜하고, 도 3의 막(116)의 두께는 더 얇아진다(거의 5 나노미터 이하이다). 그런 후, 아르곤-질소 플라즈마가 생성됨으로써, 도 6의 좌측 부분에 도시된 바와 같이, 질소 농도(126)를 갖는 막(118)이 형성된다.
도 4의 아르곤-질소 플라즈마는, 플라즈마(107)가 먼저 생성되는 경우에, 막(116)의 표면 부분에서 원자 티타늄(Ti)과 반응할 수 있다. 그러므로, 질소 이온 (109)은 실제로 층(116)의 질소 농도를 증가시키며, 따라서 시간이 지남에 따라 막(116)의 상부 표면 근처의 질소 농도가 증가하게 된다. 사실상, 도 6의 막(116)은, 예컨대 막(116)이 최초에 비화학량론적 형태로 침착되더라도, 화학량론 TiN 또는 근사 화학량론 TiN으로 전부 변환될 가능성이 있는데, 왜냐하면 도 6에 도시된 계면(125b)에서의 질소 이온(109)의 존재 때문이다. 또한, 종래의 반도체 기술에서와 같이, 반도체소자(웨이퍼)에 금속 어닐링 공정을 실시할 때, 적은 량의 질소를 함유한 영역과 다량의 질소를 함유한 영역 사이의 계면이 그다지 구별되지 않는다. 그러나, 막(116)을 위해 보다 더 긴 스퍼터 시간(대략 20-30kW-초 이상)이 사용된 경우, 분석은 몇몇의 티타늄을 다량 함유한 영역들이 막(116)과 막(118)의 사이의 계면 근처에서 통상 검출되는 것을 보여주었다.
도 7은 장벽층의 다른 실시예를 설명하고 있다. 도 7은 기판(114)의 위쪽 부분의 알루미늄 막이 질소(120)를 함유하지 않거나 거의 극소량을 함유하고 있다는 것을 다시 한번 설명하고 있다. 도 3의 침착 시간이 현저히 긴 경우(Applied Materials Endura에서의 침착과 같이, 1kW에서 약 20 내지 30초 이상), 및/또는 플라즈마(106)의 파워가 높은 경우(Applied Materials Endura의 대략 5kW 이상), 도 3의 층(104)은 완전히 제거될 가능성이 크며, 순수 티타늄은 막(116)의 위쪽 부분으로서 침착되기 시작할 것이다. 이것은 도 7에 도시되어 있다. 그것에 의하면 막(116)의 하측 부분의 질소 조성은 레벨(122)에 의해 도시된 바와 같이 높고, 반면에 도 7의 레벨(124)은 질소가 전혀 존재하지 않음을 분명하게 도시하고 있다. 따라서, 도 7의 레벨(124)에서는, 순수 티타늄이 도 3의 막(116)의 상측 부분으로서 타깃(102)으로부터 침착되고 있다. 도 7의 이 영역(124)에서, 도 3의 층(104)이 완전히 제거되었고 순수 티타늄은 이제 타깃(102)으로부터 스퍼터링되고 있다. 도 7은 그런 후 플라즈마(107)가 발생됨으로써 아르곤-질소 플라즈마로 인해 막(116)의 위쪽 표면에 막(118)이 형성되는 것을 도시한다. 앞서 주지한 바와 같이, 도 7의 티타늄을 다량 함유한 영역(124)의 어떤 부분은 도 4의 플라즈마(107) 내에 존재하는 질소 이온에 의해 소모될 수 있다. 따라서, 도 5 내지 도 7은, 스터퍼 시간과 플라즈마(106, 107)의 스퍼터 에너지를 변경함으로써 다양한 프로파일 및/또는 장벽층(116)의 농도가 달성될 수 있음을 도시한다.
도 8은 증분적으로 스퍼터링된 재료의 시트 저항 대 스퍼터 시간의 플롯을 도시한다. 도 8은 도 5 내지 도 6에서 설명된 처음 5초간의 스퍼터링 공정에서 침착된 초기의 재료가 티타늄보다 더 저항성이 있다는 것을 명확히 도시하고 있다. 환언하면, 도 8에서 0 내지 5초 사이에 침착된 재료는(순수 티타늄에 비해) 질소를 대량 함유한 티타늄이거나 또는 근사 화학량론의 TiN인 티타늄이다. 도 8에서 10초 내지 15초 사이까지 시간이 증가함에 따라, 도 3의 층(104)은 한 층 더 침식되고, 그것에 의해 막(116)의 증분 부분 위로 침착된 재료의 질소 농도는 상기 질소 농도를 감소시킨다. 스퍼터 시간의 증가에 따라 질소 농도의 이러한 감소(즉, 도 3의 층(104)의 제거)는 도 8에 도시된 시간에 따른 도전성의 증가를 보면 명확하다. 도 8의 우측으로의 도전성의 증가는 층(104)은 얇아지고 보다 순수한 Ti는 증분적으로 침착된다는 사실에 기인한다. 최종적으로, Applied Materials Endura에서 1kW로 대략 20초 동안 스퍼터링한 후, 층(104)의 전부 또는 거의 전부가 도 3에서 제거되었고, 도 7에 분명하게 예시된 바와 같이, 순수한 티타늄(Ti)은 막(116)의 증분적 상위 부분으로서 스퍼터링되기 시작한다. 도 8의 전체는 대략 1kW의 전력으로 동작하는 Applied Materials Endura PVD 시스템으로부터 수집된 데이터를 포함한다.
따라서, 만약 대략 5초간 도 3의 공정을 이용하여 스퍼터링 된다면, 도 6에 대응하는 조성을 갖는 구조가 형성될 것이라는 점을 도 8은 도시하고 있다. 다음으로, 도 8은 대략 10 내지 12 초간 도 3의 챔버에서 스퍼터링이 실시된다면, 도 5에 대응하는 조성을 갖는 구조가 형성될 것이라는 점을 도시하고 있다. 최종적으로, 도 8은 대략 30 초간의 스퍼터링이 도 3에 예시된 공정의 제약에 의해 실시된다면, 도 7에 대응하는 조성을 갖는 구조가 형성될 것이라는 점을 설명하고 있다.
스퍼터링 전력이 증가됨에 따라, 도 3의 층(104)을 전부 소모하기 위한 시간은 감소된다. 반대로, 전력이 더 낮아질수록, 도 3에서 타깃(102)으로부터 층(104)이 완전하게 침식되는데 걸리는 시간은 더 길어진다. 일반적으로, 본 명세서의 도 5에서 예시된 실시예는 파워*시간의 곱을 사용함으로써 형성될 수 있는데, 대략 5,000kW-초와 15,000kW-초(kW*sec) 사이를 사용한다. 따라서, 도 8은 도 5 내지 도 7의 결과에 도달하기 위해 필요한 스퍼터의 양이나 소모 시간뿐만 아니라, 도 2 내지 도 4의 공정을 이용하여 형성된 장벽층(116) 내에 상이한 티타늄 프로파일과 질소 프로파일을 생성하기 위해 어떻게 파워와 시간을 조작할 수 있는지를 설명하고 있다.
도 9는 도 1의 상호접속이 종래의 Al/Ti/TiN의 실시예와 비교될 때 저감된 막 응력을 갖는 것을 설명하는 막대 그래프 플롯을 포함한다. 도 9의 좌측 부분은 Al/Ti/TiN 구조의 어닐링 전(pre-anneal)과 어닐링 후(post-anneal)의 응력 레벨들을 도시한다. 도 9의 우측 부분은 도 1에 도시된 바와 같은 새로운 Al/TiNx/TiN 구조의 어닐링 전과 어닐링 후의 응력 레벨들을 설명한다. 도 9로부터 명백하게 알수 있듯이, 도 1 내지 도 8에서 교시된 공정의 이용은 상호접속 층에 관련된 막 응력의 레벨을 저감할 수 있다.
도 10은, 막대 그래프 플롯에서, 다양한 종래의 상호접속 구조에 대한 시트저항의 측정치를 도 1의 새로운 상호접속 구조와 비교하여 설명하고 있다. 도 10의 좌측 부분은 Ti/Al/Ti/TiN 으로 이루어진 어닐링 전의 구조와 어닐링 후의 구조 모두에 대해 보다 더 높은 시트 저항을 도시하고 있다. 또한, 도 10의 가운데 부분은Al/Ti/TiN으로 이루어진 어닐링 전의 구조와 어닐링 후의 구조를 도시하고 있다. Al/Ti/TiN 구조의 어닐링 전과 어닐링 후의 시트 저항 각각은 Ti/Al/Ti/TiN 구조의 어닐링 전과 어닐링 후의 시트 저항보다 더 낮다. 도 10의 우측 부분은 도 1에 도시된 새로운 Al/TiNx/TiN 구조에 대한 어닐링 전과 어닐링 후의의 시트 저항을 도시한다. 도 10으로부터 명백히 알 수 있듯이, 도 1의 Al/TiNx/TiN 금속 상호 접속의 시트 저항은, 특히 어닐링 후의 측정치에 대해 다른 구조들 보다 개선된다.
도 11은 전자이동 데이터(302, 300)를 도시한다. 전자이동 데이터(302)는 통상 Ti/Al/Ti/TiN 및 Al/TiN/Ti/TiN 구조보다 양호한 Al/Ti/TiN 구조의 경우에 대한 것이다. 도 11의 전자이동 데이터(300)는 도 1의 새로운 Al/TiNx/TiN 구조의 경우에 대한 것이다. 곡선(302, 300)의 크기 및 기울기에 의해 쉽게 알 수 있듯이, 도 1의 상호접속 구조의 전자이동은 Al/Ti/TiN 구조에 비해 크게 개선된다. 도 1의 구조를 이용하여, 종래의 다른 구조들에 비해, 적어도 3배의 전자이동 개선이 달성됨을 실험적으로 도시하고 있다. 동일한 조건에서 이루어진 Al/Ti/TiN 구조의 측정들과 도 1의 새로운 Al/TiNx/TiN 구조의 측정들은 Al/Ti/TiN의 경우 0.45의 표준편차로 대략 31 시간의 평균 장해 시간(mean time to failure; MTF)을 보였고, 도 1의 새로운 Al/TiNx/TiN 의 경우 0.32의 표준편차로 63 시간 이상인 평균 장해시간(MTF)을 보였다. Al/Ti/TiN 구조의 전자이동 특성에 대한 최대 전류는 대략 242 마이크로암페어(㎂)인 반면, 동일한 형상 및 동일한 응력 조건하에서 형성된Al/TiNx/TiN 구조는 대략 943 마이크로암페어(㎂)의 최대 전자이동 전류가 생성되는 결과를 가져왔다. 따라서, 요약하면, 도 1의 상호접속 구조는 종래 기술보다 현저히 개선된 전자이동 특성을 갖는다.
도 12와 도 13은 Al/TiN/Ti/TiN 구조가 겪는 것과 같이 도 1의 구조가 알루미늄질화물(AlN)의 악영향이 있는 형성을 겪지 않는다는 것을 설명한다. 도 12는 Al/TiN/Ti/TiN 구조에 대해 알루미늄과 아래의 TiN 막 사이의 계면에 대한 에너지 분산 스펙트럼(EDS) 데이터를 도시하고 있다. 도 12는 상기 계면에서의 AlN의 형성과 질소의 존재를 명료하게 도시하고 있다. 한편, 도 13은 도 1의 알루미늄 막(42)과 보다 아래의 장벽막 부분(44) 사이의 계면 상에서 행해진 EDS 분석을 도시하고 있다. 도 13은 도 1의 상기 계면에 높은 저항성의 AlN이 없다는 것을 분명하게 도시하고 있다.
도 14는 Applied Materials Endura PVD 스퍼터링 시스템과 같은 클러스터 침착 툴(400)을 도시하고 있다. 웨이퍼들은 챔버 입구(406)를 통해 웨이퍼 전송 챔버(404) 내로 들어간다. 일단 웨이퍼가 전송 챔버(404) 내에 있다면, 로봇 방식의 제어에 의해 2개의 알루미늄(Al) 스퍼터링 챔버들(401 또는 402) 중 한 챔버 내에 웨이퍼가 놓여진다. 챔버들(401 또는 402) 중 하나가 도 1의 알루미늄(42)의 층을 침착하는데 사용된 후, 상기 웨이퍼는 전송 챔버(404)를 통해 도 14의 챔버들(100a 또는 100b) 중 하나로 로봇 방식에 의해 전송된다. 웨이퍼가 일단 챔버(100a 또는 100b) 내에 놓인다면, 도 2 내지 도 4의 공정이 행해져 알루미늄층(42)의 위쪽 표면에 부분(44, 46)을 형성한다. 도 2 내지 도 4의 공정이 챔버들(100a 또는 100b) 중 하나에서 일단 완료되면, 웨이퍼는 전송 챔버(404)와 입구(406)를 통해 침착 시스템(400)으로부터 제거되고 다음의 웨이퍼가 처리될 수 있다.
도 1 내지 도 14에서 개시된 구조와 공정은 종래 기술에 비해 상당히 개선되어 있다. 본 명세서에 개시된 도 1의 구조를 이용하면, 적층되는 텅스텐 비아(via)들은 장벽만이 없이도 형성될 수 있다. 그러나, 티타늄 및/또는 티타늄질화물은, 만약 텅스텐이 절연층 위에 블랭킷(blanket) 침착되고 있다면, 여전히 접착층(glue layer)으로서 기능하기 위해 필요할 수도 있다. 그러나, 이들 측벽 접착층들은 도 1과 같은 비아/접촉의 하측 부분에 장벽층을 형성하기 위해 굳이 침착될 필요는 없다. 따라서, 후속하는 비아의 직경은 접착 단계의 커버리지를 위험스럽게 감소시키지 않고도 그 크기가 더 감소될 수 있다.
또한, 도 2 내지 도 4에 관해 개시된 공정은 티타늄 타킷(102)을 사용한다. 따라서, 복합 티타늄질화물(TiN) 타깃은 회피되고, 그 결과 입자 카운트가 낮아지고, 침착된 티타늄질화물 막 내의 질소 농도가 개선되며, 장비의 작업 처리율이 높아진다.
도 12 및 도 13에 관해 논의한 바와 같이, 도 1의 상호접속 구조는 알루미늄질화물(AlN)의 형성을 완전히 제거하거나 거의 억제한다. 알루미늄질화물 형성의 이러한 억제는 알루미늄질화물이 매우 높은 저항성 층이기 때문에 그것에 의해 AlN의 존재가 시트 저항 및 비아/접촉 저항에 악영향을 주게되므로 유리하다. 또한,티타늄은 도 1의 구조에서의 어떤 지점에서도 알루미늄과 직접적으로 접촉하지 않으므로, 티타늄알루미나이드(Al3Ti)의 형성이 감소되거나 제거된다. 또한, 도 1의 디바이스의 전자이동의 특성은 Al/Ti/TiN 구조를 갖는 디바이스 보다 적어도 3의 인수만큼 현저히 개선된다(도 11 참조).
또한, 별개의 TiN, Ti, 및 TiN 막이 형성되는 경우에 요구되는 것과 같은 차폐 처리(shutter processing)나 더미 웨이퍼 처리(dummy wafer processing)도 도 2 내지 도 4의 공정에서는 요구되지 않는다. 따라서, 도 2 내지 도 4의 공정을 이용하면 작업 처리량이 개선된다. 또한, 도 1의 상호접속 구조를 처리하는데 사용되는 챔버들의 수 및 웨이퍼 조작이 종래의 실시예들에 비해 감소되므로, 소유의 비용 및 작업 처리량이 개선된다. 데이터는, 도 1 내지 도 14에 의해 본 명세서에 개시된 처리를 이용하면 작업 처리량이 대략 50%의 계수만큼 증가될 수 있음을 보여준다. 또한, 웨이퍼 조작이 보다 더 적을 수록 웨이퍼 재료내의 결함율이 더 적어지고, 도 14의 침착 시스템은 여분의 챔버(예컨대, PVD 클러스터 침착 시스템에서 2개의 거의 동일한 Al 챔버들과 2개의 거의 동일한 장벽-TiN 챔버)를 포함한다. 여분의 챔버들은, 예컨대, 챔버(100a, 402)가 처리를 위해 이용될 수 있는 반면, 챔버(100b, 401)가 시스템(400)을 완전히 중지시키지 않고 예방적으로 유지되거나 또는 개량될 수 있기 때문에 유리하다. 도 9 내지 도 10에 명백하게 도시된 바와 같이, 도 1의 구조의 막 응력은 종래의 상호접속 구조에 비해 크게 감소되고, 도 1에서의 재료의 시트 저항 및 비아/접촉 저항도 마찬기지로 종래 기술에 비해 개선된다.
이제 이하에서는 제 2 실시예에 관해 초점을 맞추는데, 여기서 장벽막은 구리 등을 포함하는 도전막을 침착하기 전에 형성된다. 마찬가지로, 장벽막의 연속적으로 변화하는 부분이 형성된다. 그러나, 상기 부분의 금속 다량 함유 영역은 도전막 그 자체와 접촉한다. 반도체소자는 기판, 상기 기판 위의 제 1 도전막, 및 상기 제 1 도전막 위의 제 2 도전막을 포함한다. 제 1 도전막은 고융점 금속과 질소를 포함한다. 제 1 도전막은 기판에 밀접하게 놓인 제 1 부분과 기판으로부터 보다 멀리 떨어진 제 2 부분을 갖는다. 제 2 부분에 대한 질소 퍼센트는 제 1 부분에 대한 질소 원자 퍼센트보다 더 낮다. 제 2 도전막은 대개 구리일 수 있다. 제 1 도전막 내의 부분들의 조합은 양호한 확산 장벽(제 1 부분)을 제공하며, 제 2 도전막과의 양호한 접착부(제 2 부분)를 갖는다.
이제 특정 실시예들에 대해 주의를 돌려보다. 도 15는 반도체소자 기판 (1100) 부분, 필드 절연 영역(field isolation region)(1102), 및 도핑 영역(1104)을 포함한다. 본 명세서에서 사용되는 바와 같이, 반도체소자 기판(1100)은 단결정질 반도체 웨이퍼, 절연체 위의 반도체 웨이퍼, 또는 반도체소자 제조에 이용되는 기타 다른 기판을 포함한다. 기판(1100)의 위에는 게이트 유전체층(1106)이 형성되고, 이어서 실리콘 막(1107)은 패터닝되어 도 15에 도시한 바와 같은 게이트 전극을 형성한다. 측벽 스페이서(1109)는 실리콘 막(1107) 및 실리사이드 막(1108)을 포함하는 게이트 전극의 근처에 형성된다. 도시하지는 않았지만, 실리사이드 영역들은 도핑 영역(1104)의 위에 놓일 수도 있다.
제 1 레벨간 유전체층(ILD)(1011)은 기판(1100)과 게이트 전극의 위에 놓인다. 제 1 ILD 층(1011)은 제 1 에칭 정지막(1110), 제 1 평탄 절연막(1112), 제 2 에칭 정지막(1114), 및 제 2 평탄 절연막(1116)을 포함한다. 모든 막들(1110 내지 1116)은 통상 절연체이다. 한 특정 실시예에 있어서, 상기 에칭 정지막들은 실리콘질화물과 같은 질화물 막을 포함하고, 평탄 절연막들(1112, 1116)은 산화물을 포함한다. 도시하지는 않았지만, 실리콘을 다량 함유한 실리콘 옥시니트라이드를 포함하는 반사 방지막은 ILD 층(1011)의 부분으로서 형성될 수 있고 제 2 평탄 절연막 (1116)의 위에 형성되나, 도시하지는 않았다. 다음으로, 제 1 ILD 층(1011)은 패터닝되어 개구(1012)를 형성하는데, 상기 개구는 상호접속 트렌치 부분(1122)과 접촉 부분(1124)을 포함한다. 상호접속 트렌치 부분(1122)은 층 또는 막(1116) 내에 형성되고 일반적인 경우 접촉 부분(1124)보다 더 넓으며, 상기 접촉 부분은 제 1 및 제 2 에칭 정치 막(1110, 1114)과 제 1 평탄 절연막(1112)을 통해 연장된다. 이 시점까지의 구조는 종래 방법을 이용하여 형성된다.
다음으로, 탄탈질화물 막(1022)의 기판의 위와 개구(1102) 내에 침착된다. 탄탈질화물 막(1022)은 통상 33 내지 50의 원자 퍼센트 질소를 포함하며, 이때 밸런스는 탄탈이다. 이 막이 형성되면 도 16에 도시한 바와 같이 도핑 영역(1104)과 접촉할 수 있다. 다음으로, 기판은 도 17에 도시한 바와 같이 탄탈질화물 막(1022) 위에 적층하는 탄탈을 다량 함유한 탄탈질화물 막(1032)을 형성하기 위해 더 처리된다. 막(1022, 1032)의 조합은 형성되는 도선을 위한 접착/장벽막인 제 1 도전막이 된다. 제 1 도전막은 대략 1 내지 50 나노미터의 범위이고, 통상 대략 10-30 나노미터의 범위에 있다.
탄탈질화물과 탄탈 다량 함유 탄탈질화물 막(1022 와 1032)의 형성은 아래와 같이 형성된다. 기판은 침착 장치와 같은 처리 챔버 내의 서셉터(susceptor) 위에 놓인다. 서셉터는 대략 50 내지 250℃ 범위의 온도로 가열 처리된다. 2개의 막을 침착하는 동안의 압력은 일반적으로 대략 15 내지 40 밀리토르(millitorr)의 범위에 있다. 압력은 침착되는 구조의 종횡비와 형상에 의존한다. 재료를 스퍼터하는데 이용되는 직류(DC) 전력의 범위는 통상 0.5 내지 3 킬로와트이고, 상세하게는, 전형적으로 1.2 내지 1.8 킬로와트의 범위에 있다. 스퍼터링 챔버 내에 플라즈마를 생성하는데 이용되는 무선주파수(RF) 전력의 범위는 통상 1 내지 2 킬로와트이고, 보다 상세하게는, 전형적으로 1.3 내지 1.8 킬로와트이다.
2개의 막(1022, 1023)의 침착은 통상 단일 배출 사이클 동안 한 시퀀스로서 실시된다. 침착의 최초 부분 동안, 탄탈질화물 막(1022)이 화학량론적 조성(TaN)에 가까워지는 경우, 기판의 바이어싱은 없다. 이 시간 동안, 아르곤과 같은 희귀가스 (noble gas) 및 질소 함유 가스가 스퍼터링 타깃의 방향으로 향하게 된다. 질소 함유 가스는 질소, 암모니아 등을 포함한다. 막(1032)을 형성하는데 있어서, 질소 함유 가스는 상기 희귀 가스가 계속해서 흐르는 동안 종료되고, 기판은 대략 75 내지 80(volts)의 음전압으로 바이어싱 된다.
이 스퍼터 침착 동안, 막 내부의 탄탈의 원자 퍼센트는 증가하는 반면 질소의 원자 퍼센트는 도 18에 예시된 바와 같이 감소한다. 도 18은 노출 표면으로부터 제 1 ILD 층(1011)까지의 거리의 함수로서 농도(원자 퍼센트)의 플롯을 포함한다.탄탈을 대량 함유하는 탄탈질화물 막은 대략 0-30 원자 퍼센트 질소의 범위를 갖는다. 이 특정 실시예에 있어서, 탄탈을 대량 함유한 탄탈질화물 막(1032)의 상위 표면은 거의 순순한 탄탈이며 본래 어떤 질소 원자도 가지고 있지 않다. 상위 표면에서의 보다 낮은 원자 퍼센트 질소는 대개 구리인 막에 보다 양호한 접착을 통상 제공한다. 상위 표면에서, 구리 접착이 특히 문제가 된다면, 원자 퍼센트 탄탈은 적어도 95%일 수 있고 원자 퍼센트 질소는 5% 이하일 수 있다. 대안적인 실시예에 있어서, 질소를 함유하는 가스와 희귀 가스는 종료될 수 있고 챔버는 희귀가스를 흘리기 전에 배기된다. 별개의 부분을 갖는 제 1 도전막이 형성될 것이다.
1 개의 특정 실시예에서, 질소를 함유하는 가스가 흐르고(막(1022)) 바이어싱이 오프되는(막(1032)) 시간 간격은 질소를 함유하는 가스의 흐름이 종료되고 바이어싱이 온되는 시간 간격과 거의 동일하다. 그러나, 시간 간격이 다를 수도 있다. 몇몇 실시예들에 있어서, 탄탈질화물 막(1022)의 두께는 탄탈을 다량 함유한 탄탈질화물 막(1032)보다 더 두껍다. 2개의 막들(1032와 1022)의 결합된 두께의 범위는 대략 1-50 나노미터이고, 통상은 대략 10-30 나노미터의 범위에 있다. 막(1022와 1032)은 장벽막의 부분이다.
다음으로, 구리 시드 막(1054)이 도 19에 도시된 바와 같이 탄탈을 다량 함유한 탄탈질화물 막(1032)의 위에 침착된다. 구리 시드 막(1054)은 물리증착 (physical vapor deposition), 화학증착 등을 포함하는 여러 방법에 의해 침착될 수 있다. 유기금속 화학증착(metal-organic chemical vapor deposition)이 사용되는 경우, 구리 프리커서(precursor)는 구리 헥사플루오르비닐트리메틸시레인(Cu(hfac)(VTMS)), 구리 헥사플루오르아세틸 3-헥신(Cu(hfac)(3-hexyne)) 등 중에서 어떤 1개 이상의 것일 수 있다. 추가적으로 구리(Ⅱ) b-디케토네이트 화합물이 이용될 수 있다. 구리 시드막(1054)이 침착된 후, 전기 도금된 구리막(1064)이 도 20에 도시된 바와 같이 모든 기판의 위에 형성된다. 전기 도금된 구리막(1064)의 두께는 개구(1012)의 상호접속 트렌치 부분을 채우기에(fill) 충분할 정도로 두껍다. 막(1054와 1064)의 조합은 제 2 도전막이고, 상기 제 2 도전막의 대부분은 형성될 배선을 위한 구리이다.
제 1 화학적 기계적 연마(chemical-mechanical polishing) 단계는 도 21에 도시된 바와 같이 탄탈을 다량 함유한 탄탈질화물 막(1032) 위에 놓인 모든 구리막(1054와 1064)을 제거하기 위해 실시된다. 제 1 도전막(막(1022와 1032))은 제 2 도전막(막(1054와 1064))을 연마할 때 연마 정지막(polish-stop)으로서 기능한다. 제 2 연마 단계는 도22에 도시된 바와 같이 개구(12)의 외측의 제 2 평탄 절연막(1116) 위에 놓이는 탄탈을 대량 함유한 탄탈질화물 막(1032) 및 탄탈질화물 막(1022)을 제거하기 위해 실시된다. 지금까지의 공정에서, 상호접속 배선층(1082와 1084)은 도 22에 도시된 바와 같이 형성되어 있다. 배선(1084)은 상호접속 부분과 도핑 영영(1104) 중의 하나에 접촉하는 접촉 부분을 포함한다. 도시하지는 않았지만, 접촉들을 이용하는 전기 접속이 도 22에 예시되지는 않았지만 상호접속(1082)에 대해 행해진다.
도 23에 도시된 바와 같이 실질적으로 완성된 디바이스를 형성하기 위한 처리가 계속된다. 이 시점에서, 제 3 에칭 정지막(1910)이 배선층(1082와 1084) 위에형성되고, 제 3 평탄 절연막(1912)이 제 3 에칭 정지막(1910) 위에 형성되며, 제 4 에칭 정지막(1914)은 제 3 평탄 절연막(1912) 위에 형성된다. 도시하지는 않았지만, 제 4 평탄 절연막도 형성된다. 막(1910, 1912, 및 1914)을 포함하는 제 2 ILD 층을 이루는 막은, 종래의 공정을 이용할 필요가 있는 경우, 상호접속 트렌치 및 접촉 개구를 형성하기 위해 패터닝된다. 도 23에 도시되지는 않았지만, 막(1910, 1912, 및 1914)을 통해 연장되는 개구가 형성된다.
개구가 형성된 후, 탄탈질화물막(1922)이 침착되고, 이어서 탄탈을 대량 함유한 탄탈질화물막(1932), 구리 시드막(1954), 및 전기 도금된 구리막(1964)이 침착된다. 적절한 연마 단계를 수행한 후, 다음으로 패시베이션층(1098)이 형성되어 거의 완성된 디바이스를 형성한다. 도 23에 도시하지는 않았지만, 추가적인 레벨간 유전체층, 배선층, 및 기타 다른 전기 접속이 형성될 수 있다.
본 발명에 대한 다른 대안적인 실시예가 이용될 수 있다. 탄탈 이외에도, 다른 고융점 금속이 장벽/접착 막을 형성하는데 이용될 수 있다. 탄탈은 텅스텐, 몰리브덴 등과 같은 또 다른 고융점 금속으로 대체될 수 있다. 또 다른 실시예에 있어서, 반도체 원자들은 막(1032와 1022) 중 어느 한 쪽 또는 둘 다에 포함될 수 있다. 예컨대, 탄탈실리콘질화물과 탄탈을 대량 함유하는 탄탈실리콘질화물이 형성될 수 있다. 대안적으로는, 게르마늄 원자가 존재하거나 실리콘과 게르마늄 원자 모두가 존재할 수 있다. 고융점 금속-반도체-질소 화합물을 형성하는데 있어서, 통상 스퍼터링에 사용된 타깃은 고융점 금속과 반도체 원자를 포함한다.
한 특정 실시예에 있어서는, 탄탈실리사이드가 이용될 수 있으며, 아르곤 및질소 가스의 조합으로 탄탈실리사이드 타깃을 스퍼터링함으로써 탄탈실리콘질화물이 형성될 수 있다. 탄탈을 대량 함유하는 탄탈실리콘질화물 막은 탄탈을 대량으로 함유하는 탄탈질화물 막과 유사하게 형성될 수 있는데, 여기서 질소 가스는 종료되고 아르곤 층이 타깃의 방향으로 향하게 되어 이전의 스퍼터링으로부터 타깃표면에 남아있는 잔여 탄탈실리콘질화물의 표면부를 제거한다.
또 다른 실시예에 있어서, 거의 순수한 탄탈막, 또는 탄탈을 대량 함유하는 탄탈질화물 막, 또는 탄탈실리콘질화물 막이 탄탈질화물 막(1022)을 형성하기 전에 형성될 수 있다. 한 실시예에서, 초기의 탄탈막을 형성하고 이어서 탄탈질화물 막 및 탄탈을 대량 함유하는 탄탈질화물 막을 순서대로 형성하기 위해 짧은 시간 기간동안 탄탈 타깃이 스퍼터링될 수 있다. 이 실시예에 의하면 보다 양호한 접촉이 기판과 실리사이드에 대해 형성되도록 할 수 있는데, 그 이유는 탄탈막이 그들 표면상에 존재하는 천연 산화물과 반응할 수 있기 때문이다.
다른 구조에서는, 단일 인레이드(inlaid) 배선층이 형성될 수 있다. 이런 특정한 경우에는, 탄탈질화물 막(1022)과 탄탈을 대량 함유하는 탄탈질화물 막(1032)의 두께가 도 15 내지 도 23에 예시된 바와 같이 듀얼 인레이드(dualinlaid) 구조에 비해 증가될 수 있다.
또 다른 실시예에 있어서는, 구리 시드막(1054) 및 전기 도금된 구리막 (1064)의 조합은 화학증착 또는 물리증착에 의해 형성된 단일 구리막으로 대체될 수 있다. 이 막이 형성될 때, 기판은 가열 처리되어 필요에 따라 개구 내로 구리가 흘러들 수 있다. 이런 경우에, 기판 또는 서셉터의 온도는 통상 대략 350-450℃의범위에 있다. 온도를 너무 높게 하면 탄탈질화물 장벽막의 완전성이 위태롭게 될 수 있으므로 주의가 강조된다. 침착하는 동안의 온도는 구리가 흐르기에는 충분하지만 탄탈질화물 장벽막의 완전성이 위태롭게 되지는 않을 정도로 높다. 이들 구리가 흐르는 실시예에서는 연마 시간과 세정(dishing)의 감소와 같은 이익을 얻는다.
이상에서 설명한 실시예들은 종래 방법들에서는 볼 수 없었던 이점들을 제공한다. 탄탈질화물 막은 양호한 장벽막이지만, 탄탈질화물과 함께 탄탈을 대량 함유한 탄탈질화물을 이용하는 것은, 특히 화학증착된 구리막의 경우, 보다 양호한 접착에 대한 고려를 한다. 막(1032) 내의 질소 함유량이 너무 높은 경우에, 시안화 화합물이 형성되어 접착력에 악영향을 미칠 수 있다. 구리와 접촉하는 표면에서의 질소 농도를 비교적 낮게 유지함으로써, 보다 양호한 접착력이 달성될 수 있다.
또 다른 이점은 개선된 접착력이 또한 보다 양호한 접촉 저항을 달성한다는 것이다. 또한, 본 발명의 실시예들에서는 전자이동의 효과가 감소된다. 또 다른 이점은 본 발명의 실시예들은 새로운 재료를 이용하거나 부차적인 공정을 개발할 필요 없이 기존의 장비를 이용할 수 있다는 것이다.
전술한 발명의 상세한 설명에서, 본 발명에 대해 특정 실시예들을 참조하여 기술하였다. 그러나, 당업자는 첨부된 특허청구의 범위에 기재된 바와 같은 본 발명의 범위 내에서 각종 변경 및 변형들이 가능함을 이해하고 있다. 따라서, 발명의 상세한 설명 및 도면들은 제한적이기보다는 예로서 고려되어야 할 것이며, 그러한 모든 변형들은 본 발명의 범위 내에 포함된다. 본 발명의 기타 다른 이점이나 유익한 면들은 특정 실시예들과 관련하여 상술하였다. 그러나, 본 발명의 유익한 면들, 이점들, 및 임의의 유익한 면들 및 이점들에 의해 발생되거나 보다 더 명확히 개시되는 기타 다른 요소들은 특허청구범위의 결정적이거나 요건이 되거나 필수적인 특징이나 요소로서 파악되어서는 안된다.

Claims (4)

  1. 기판 위에 도전성 구조를 포함하는 반도체소자에 있어서, 상기 도전성 구조는 제 1 도전막 및 제 2 도전막(46, 1054, 1064)을 포함하고, 상기 제 1 도전막은 제 1 부분(44, 1032) 및 제 2 부분(46, 1022)을 가지며, 상기 제 1 부분(44, 1032)은 상기 제 2 부분에 비해 상기 제 2 도전막에 보다 근접하게 놓이고,
    상기 제 1 부분(44, 1032)은 금속 원소를 포함하는 연속적으로 변화하는 영역(continuously graded region)을 가지며,
    상기 연속적으로 변화하는 영역 내의 금속 원소의 원자 농도는 상기 제 2 도전막으로부터의 거리가 증가함에 따라 증가하고,
    상기 제 2 부분(46, 1022)은 금속 원소를 포함하며,
    상기 제 2 부분(46, 1022) 내의 금속 원소의 원자 농도는 상기 연속적으로 변화하는 영역 내의 금속 원소의 평균 원자 농도보다 높고,
    상기 제 2 도전막(46, 1054, 1064)은 상기 제 1 도전막 보다 도전성이 현저히 더 큰, 반도체소자.
  2. 기판 위에 도전성 구조를 포함하는 반도체소자에 있어서,
    상기 도전성 구조는 제 1 도전막 및 제 2 도전막을 포함하고,
    상기 제 1 도전막은 제 1 부분, 제 2 부분, 및 제 3 부분을 가지며,
    상기 제 2 부분은 상기 제 1 부분과 상기 제 3 부분 사이에 놓이고,
    상기 제 3 부분은 상기 제 1 부분 및 상기 제 2 부분에 비해 상기 제 2 도전막에 가장 근접하게 놓이고,
    상기 제 1 부분 및 상기 제 3 부분은 금속 원소를 포함하고,
    상기 제 2 부분은 금속 원소 및 질소를 포함하며, 여기서 상기 제 2 부분의 질소 농도는 상기 제 1 부분 및 상기 제 3 부분 각각의 질소 농도 보다 더 높고,
    상기 제 2 도전막(1054, 1064)은 주로 구리인, 반도체소자.
  3. 반도체소자 제조 방법에 있어서, 상기 방법은;
    제 1 층(104) 및 제 2 층(102)을 갖는 타깃을 포함하는 처리 챔버(100)를 제공하는 단계로서, 상기 제 1 층(104)은 제 1 조성을 갖고, 상기 제 2 층(102)은 상기 제 1 조성과는 상이한 제 2 조성을 갖는, 상기 처리 챔버(100) 제공 단계;
    금속성 도전막을 갖는 기판(114)을 상기 처리 챔버(100) 내에 배치하는 단계;
    상기 처리 챔버(100)에서 희귀 가스(noble gas) 플라즈마를 생성하는 단계;
    상기 희귀 가스 플라즈마를 이용하여 상기 기판(114) 위에 제 1 막(116)을 형성하는 단계로서, 상기 제 1 막(116)은 상기 제 1 조성과 상기 제 2 조성 사이의 조성을 갖는, 상기 제 1 막(116)을 형성하는 단계;
    희귀 가스-질소 플라즈마를 형성하기 위하여 상기 처리 챔버 내에 질소를 흐르게 하는 단계; 및
    상기 희귀 가스-질소 플라즈마를 이용하여 상기 기판(114) 위에 제 2 막(118)을 형성하는 단계로서, 상기 제 2 막(118)은 상기 제 1 조성과 본질적으로 (essentially) 동일한 조성을 갖는, 상기 제 2 막(118)을 형성하는 단계를 포함하는, 반도체소자 제조 방법.
  4. 반도체소자 제조 방법에 있어서, 상기 방법은:
    타깃을 포함하는 처리 챔버(100)를 제공하는 단계;
    상기 처리 챔버(100) 내에 기판(1100)을 배치하는 단계;
    상기 처리 챔버(100)에서 희귀 가스-질소 플라즈마를 생성하는 단계;
    제 1 막(1022) 및 제 2 막(1032)을 갖는 장벽막을 침착하는 단계로, 상기 침착은;
    상기 희귀 가스-질소 플라즈마를 이용하여 상기 기판(1100) 위에 제 1 막(1022)을 형성하는 단계;
    상기 처리 챔버 내에 질소 가스 흐름을 종료시켜, 상기 희귀 가스-질소 플라즈마를 희귀 가스 플라즈마로 변환하는, 상기 질소 가스 흐름 종료 단계;
    상기 희귀 가스 플라즈마를 이용하여 제 2 막(1032)을 형성하는 단계로, 상기 제 2 막(1032)은 상기 제 1 막(1022) 위에 형성되고, 상기 제 2 막(1032)은 금속 원소 및 질소를 포함하며, 상기 제 2 막(1032)은 연속적으로 변화하는 영역을 포함하는데, 상기 연속적으로 변화하는 영역 내의 질소 농도는 상기 제 1 막(1022)으로부터의 거리가 증가함에 따라 감소되는, 상기 제 2 막(1032)을 형성하는 단계를 포함하는, 상기 장벽막을 침착하는 단계;
    도전성 막인 제 3 막(1054, 1064)을 상기 제 2 막(1032) 위에 형성하는 단계; 및
    도전성 구조를 형성하기 위하여 상기 제 1 막, 제 2 막, 및 제 3 막(1022, 1032, 1054, 1064)의 부분들을 제거하는 단계를 포함하는, 반도체소자 제조 방법.
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