KR101067364B1 - 도전막 형성 방법, 박막 트랜지스터, 박막 트랜지스터를 갖는 패널 및 박막 트랜지스터의 제조 방법 - Google Patents

도전막 형성 방법, 박막 트랜지스터, 박막 트랜지스터를 갖는 패널 및 박막 트랜지스터의 제조 방법 Download PDF

Info

Publication number
KR101067364B1
KR101067364B1 KR1020097003507A KR20097003507A KR101067364B1 KR 101067364 B1 KR101067364 B1 KR 101067364B1 KR 1020097003507 A KR1020097003507 A KR 1020097003507A KR 20097003507 A KR20097003507 A KR 20097003507A KR 101067364 B1 KR101067364 B1 KR 101067364B1
Authority
KR
South Korea
Prior art keywords
film
conductive film
copper
vacuum atmosphere
target
Prior art date
Application number
KR1020097003507A
Other languages
English (en)
Other versions
KR20090045255A (ko
Inventor
사토루 다카사와
마사키 다케이
히로히사 다카하시
사다유키 우키시마
노리아키 타니
사토루 이시바시
Original Assignee
울박, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 울박, 인크 filed Critical 울박, 인크
Publication of KR20090045255A publication Critical patent/KR20090045255A/ko
Application granted granted Critical
Publication of KR101067364B1 publication Critical patent/KR101067364B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/0021—Reactive sputtering or evaporation
    • C23C14/0036—Reactive sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C23C14/18—Metallic material, boron or silicon on other inorganic substrates
    • C23C14/185—Metallic material, boron or silicon on other inorganic substrates by cathodic sputtering
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Abstract

밀착성이 높고, 비저항이 낮은 도전막을 성막한다. 구리를 주성분으로 하는 타겟을, 질화 가스를 도입한 진공 분위기 중에서 스퍼터링하고, 구리를 주성분으로 하여 Ti 등의 첨가 금속을 함유하는 도전막(25)을 형성한다. 이러한 도전막(25)은 실리콘층(23)이나 기판(22)에 대한 밀착성이 높아, 기판(22) 상으로부터 잘 벗겨지지 않는다. 또한, 비저항이 낮고, 투명 도전막에 대한 콘택트 저항도 낮기 때문에, 전극막에 이용한 경우에도 그 전기적 특성이 열화되지 않는다. 본 발명에 의해 성막된 도전막은 TFT나 반도체 소자의 전극용 배리어막에 특히 적합하다.
도전막, 박막 트랜지스터, 패널, 제조 방법, 기판, 실리콘층, 베리어막, 반도체 소자

Description

도전막 형성 방법, 박막 트랜지스터, 박막 트랜지스터를 갖는 패널 및 박막 트랜지스터의 제조 방법{Conductive film forming method, thin film transistor, panel with thin film transistor and thin film transistor manufacturing method}
본 발명은 전자 부품용 금속 배선막 및 그 성막 방법으로서의 스퍼터링 프로세스에 관한 것이다.
종래, 전자 부품용의 금속 배선막에는 Al이나 Cu 등의 저저항 재료나 Mo, Cr 등이 사용되고 있다. 예를 들어 TFT(Thin film transistor) 액정 디스플레이에서는 패널의 대형화와 함께 배선 전극의 저저항화 요구가 커지고 있어, 저저항 배선으로서 Al이나 Cu를 이용할 필요성이 높아지고 있다.
TFT에서 이용되고 있는 Al 배선에서는 후공정에서의 돌기물(hillock) 발생이나, Al 배선을 소스 드레인 전극으로서 이용한 경우의 하지 Si층으로의 확산의 문제, ITO(인듐/주석 산화물)로 이루어지는 투명 전극과의 콘택트 저항의 열화 등의 문제가 있으며, 이를 회피하기 위하여 Mo이나 Cr 및 그들을 주성분으로 하는 합금막을 앞뒤로 적층하는 배리어층이 필요하게 된다.
한편, Cu 배선에 있어서, Cu는 Al보다 저저항인 재료이다. Al은 ITO 투명 전 극과의 콘택트 저항의 열화가 문제가 되는데, Cu는 잘 산화되지 않기 때문에 콘택트 저항도 양호하다.
따라서, Cu를 저저항 배선막으로서 이용할 필요성이 높아지고 있다. 그러나, Cu는 다른 배선 재료와 비교하여 유리나 Si 등의 하지 재료와의 밀착성이 나쁘다는 문제나, 소스 드레인 전극으로서 이용한 경우, Si층에 Cu가 확산한다는 문제가 있기 때문에, Cu 배선과 다른 층과의 계면에 밀착성의 향상이나 확산 방지를 위한 배리어층이 필요하게 된다.
또한 반도체에서 이용되고 있는 Cu 도금의 하지 Cu 시드층에 있어서도, 상기와 마찬가지로 확산의 문제로 인해, TiN이나 TaN 등의 확산 방지를 위한 배리어층이 필요하다.
Cu를 주성분으로 한 전자 부품용 금속 배선막의 관련 특허로는, Cu에 Mo 등의 원소를 첨가하는 것을 특징으로 하는 기술(특허공개 2005-158887)이나, 순수한 Cu의 스퍼터링에 의한 성막 프로세스 중에 질소나 산소를 도입하는 것을 특징으로 하는 기술(특허공개 평 10-12151)이 알려져 있으나, 모두 밀착성이나 저저항화 및 돌기물에 대한 내성에 문제가 있다.
본 발명은 상기와 같은 종래 기술의 과제를 해결하여, 저저항, ITO 투명 전극과의 콘택트 저항, 유리나 Si와의 밀착성, 소스 드레인 전극으로서 이용한 경우의 Si층과의 확산 방지, 돌기물(hillock) 내성, 이들 디바이스에 대하여 요구되는 막 특성이 우수한 Cu계 배선막 및 Cu계 배리어층막의 제조 방법을 제공하는 것을 목적으로 하고 있다.
상기 과제를 해결하기 위하여 본 발명은, 스퍼터링법에 의해, 진공 분위기 중에서 성막 대상물 표면에, 구리를 주성분으로 하여 첨가 금속을 포함하는 도전막을 형성하는 도전막 형성 방법으로서, 화학 구조 중에 질소 원자를 갖는 질화 가스를 상기 진공 분위기 중에 공급하면서, 상기 진공 분위기 중에서 구리를 주성분으로 하는 타겟을 스퍼터링하고, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 어느 1종류의 첨가 금속의 원자와, 구리 원자를 상기 타겟으로부터 방출시켜, 상기 도전막을 형성하는 도전막 형성 방법이다.
본 발명은 상기 도전막 형성 방법으로서, 표면에 실리콘층, 유리 기판, 투명 도전막 중 어느 하나 또는 둘 이상이 노출되는 상기 성막 대상물을 이용하는 도전막 형성 방법이다.
본 발명은 상기 도전막 형성 방법으로서, 상기 첨가 금속으로는 Ti를 선택하고, 상기 질화 가스로는 질소 가스를 이용하여, 상기 진공 분위기의 전체 압력에 대한 상기 질소 가스의 분압이 0.1% 이상 50% 이하가 되도록 상기 질소 가스를 도입하고, 상기 도전막 중에 Ti를 0.1원자% 이상 함유시키는 도전막 형성 방법이다.
본 발명은 게이트 전극과, 실리콘을 주성분으로 하는 드레인 영역과, 실리콘을 주성분으로 하는 소스 영역을 가지며, 상기 게이트 전극에 전압을 인가하면, 상기 드레인 영역과 상기 소스 영역이 도통하는 박막 트랜지스터로서, 상기 드레인 영역의 표면과, 상기 소스 영역의 표면 중 어느 한 쪽 또는 양쪽에는 구리를 주성분으로 하는 제 1 도전막이 형성되고, 상기 제 1 도전막은 상기 드레인 영역과 상기 소스 영역 중 어느 한 쪽 또는 양쪽이 노출되는 성막 대상물을 진공 분위기에 배치하고, 화학 구조 중에 질소 원자를 갖는 질화 가스를 상기 진공 분위기 중에 공급하면서, 상기 진공 분위기 중에서 구리를 주성분으로 하는 타겟을 스퍼터링하고, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 어느 1종류의 첨가 금속의 원자와, 구리 원자를 상기 타겟으로부터 방출시켜 형성된 박막 트랜지스터이다.
본 발명은 상기 박막 트랜지스터로서, 상기 제 1 도전막은 상기 첨가 금속으로서 Ti를 0.1원자% 이상 함유하고, 상기 제 1 도전막은 상기 진공 분위기의 전체 압력에 대한 상기 질화 가스의 분압을 0.1% 이상 50% 이하가 되도록, 질소 가스로 이루어지는 상기 질화 가스를 공급하여 형성된 박막 트랜지스터이다.
본 발명은 기판을 가지며, 상기 기판 표면 상에는 박막 트랜지스터와 투명 도전막이 각각 배치되고, 상기 박막 트랜지스터는 게이트 전극과, 실리콘을 주성분으로 하는 드레인 영역과, 실리콘을 주성분으로 하는 소스 영역을 가지며, 상기 게이트 전극에 전압을 인가하면, 상기 드레인 영역과 상기 소스 영역이 도통하고, 상기 투명 도전막이 상기 소스 영역에 접속되는 박막 트랜지스터를 갖는 패널로서, 상기 드레인 영역의 표면과, 상기 소스 영역의 표면 중 어느 한 쪽 또는 양쪽에는 구리를 주성분으로 하는 제 1 도전막이 형성되고, 상기 제 1 도전막은 상기 드레인 영역과 상기 소스 영역 중 어느 한 쪽 또는 양쪽이 노출되는 성막 대상물을 진공 분위기에 배치하고, 화학 구조 중에 질소 원자를 갖는 질화 가스를 상기 진공 분위기 중에 공급하면서, 상기 진공 분위기 중에서 구리를 주성분으로 하는 타겟을 스퍼터링하고, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 어느 1종류의 첨가 금속의 원자와, 구리 원자를 상기 타겟으로부터 방출시켜 형성된 박막 트랜지스터를 갖는 패널이다.
본 발명은 상기 박막 트랜지스터를 갖는 패널로서, 상기 제 1 도전막은 상기 드레인 영역과 상기 투명 도전막 양쪽 모두에 밀착하는 박막 트랜지스터를 갖는 패널이다.
본 발명은 상기 박막 트랜지스터를 갖는 패널로서, 상기 첨가 금속으로는 Ti가 선택되고, 상기 질화 가스로는 질소 가스가 이용되며, 상기 진공 분위기의 전체 압력에 대한 상기 질소 가스의 분압이 0.1% 이상 50% 이하가 되도록 상기 질소 가스가 도입되고, 상기 제 1 도전막 중에 Ti가 0.1원자% 이상 함유된 박막 트랜지스터를 갖는 패널이다.
본 발명은 상기 박막 트랜지스터를 갖는 패널로서, 상기 제 1 도전막의 표면 상에는 상기 제 1 도전막과 전기적으로 접속된 제 2 도전막이 배치되고, 상기 투명 도전막은 상기 제 2 도전막의 표면에 배치되며, 상기 제 2 도전막은 상기 박막 트랜지스터와, 상기 제 1 도전막이 형성된 상태의 상기 기판을 진공 분위기에 배치하고, 화학 구조 중에 질소 원자를 갖는 질화 가스를 상기 진공 분위기 중에 공급하면서, 상기 진공 분위기 중에서 구리를 주성분으로 하는 타겟을 스퍼터링하고, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 어느 1종류의 첨가 금속의 원자와, 구리 원자를 상기 타겟으로부터 방출시켜 형성된 박막 트랜지스터를 갖는 패널이다.
본 발명은 상기 박막 트랜지스터를 갖는 패널로서, 상기 제 1 도전막의 표면에는 구리를 주성분으로 하는 구리막이 배치되고, 상기 성막 대상물로서, 상기 구리막이 노출되는 것을 이용하며, 상기 제 2 도전막은 상기 구리막의 표면에 형성된 박막 트랜지스터를 갖는 패널이다.
본 발명은 상기 박막 트랜지스터를 갖는 패널로서, 상기 첨가 금속으로는 Ti가 선택되고, 상기 질화 가스로는 질소 가스가 이용되며, 상기 진공 분위기의 전체 압력에 대한 상기 질소 가스의 분압이 0.1% 이상 50% 이하가 되도록 상기 질소 가스가 도입되고, 상기 제 2 도전막 중에 Ti가 0.1원자% 이상 함유된 박막 트랜지스터를 갖는 패널이다.
본 발명은 실리콘을 주성분으로 하는 실리콘층과, 유리 기판과, 투명 도전막 중, 어느 하나 또는 둘 이상에 접촉하는 도전막을 가지고, 상기 도전막은 구리를 주성분으로 하는 박막 트랜지스터의 제조 방법으로서, 상기 실리콘층과, 상기 유리 기판과, 상기 투명 기판 중 어느 하나 또는 둘 이상이 노출되는 성막 대상물을 진공 분위기에 배치한 상태에서, 화학 구조 중에 질소 원자를 갖는 질화 가스를 상기 진공 분위기 중에 공급하면서, 상기 진공 분위기 중에서 구리를 주성분으로 하는 타겟을 스퍼터링하고, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 어느 1종류의 첨가 금속의 원자와, 구리 원자를 상기 타겟으로부터 방출시켜 상기 도전막을 형성하는 박막 트랜지스터의 제조 방법이다.
본 발명은 상기 박막 트랜지스터의 제조 방법으로서, 상기 진공 분위기의 전체 압력에 대한 상기 질화 가스의 분압이 0.1% 이상 50% 이하가 되도록 상기 질화 가스를 도입하여, 상기 스퍼터링을 수행하는 박막 트랜지스터의 제조 방법이다.
본 발명은 실리콘을 주성분으로 하는 실리콘층과, 상기 실리콘층과 접촉하는 제 1 도전막과, 구리를 주성분으로 하고, 상기 제 1 도전막의 표면에 형성된 구리막과, 상기 구리막의 표면에 형성된 제 2 도전막을 가지며, 상기 제 2 도전막에 투명 도전막이 접촉하고, 상기 제 1, 제 2 도전막은 구리를 주성분으로 하는 박막 트랜지스터의 제조 방법으로서, 화학 구조 중에 질소 원자를 갖는 질화 가스를 진공 분위기 중에 공급하면서, 상기 진공 분위기 중에서 구리를 주성분으로 하는 타겟을 스퍼터링하고, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 어느 1종류의 첨가 금속의 원자와, 구리 원자를 상기 타겟으로부터 방출시켜, 상기 제 1, 제 2 도전막 중 어느 한 쪽 또는 양쪽을 형성하는 박막 트랜지스터의 제조 방법이다.
본 발명은 상기 박막 트랜지스터의 제조 방법으로서, 상기 진공 분위기의 전체 압력에 대한 상기 질화 가스의 분압이 0.1% 이상 50% 이하가 되도록 상기 질화 가스를 도입하여 상기 스퍼터링을 수행하는 박막 트랜지스터의 제조 방법이다.
또한, 제 1, 제 2 도전막은 서로 전기적으로 접속된 것이라면, 제 1, 제 2 도전막이 일체화된 것이어도, 제 1, 제 2 도전막 사이에 순동(純銅)막 등의 다른 도전막이 밀착 배치된 것이어도 무방하다.
본 발명은 상기와 같이 구성되어 있으며, 타겟(타겟부)은 구리를 주성분으로 하는 주타겟과, 첨가 금속을 주성분으로 하는 부타겟으로 구성되거나, 구리를 주성분으로 하고, 첨가 금속이 함유된 합금 타겟으로 구성된다. 어떤 경우라도, 타겟부를 스퍼터링하면, 구리 원자와 첨가 금속의 원자가 방출된다.
본 발명에서 주성분이라 함은, 주성분으로 하는 원자를 50at%(원자%) 이상 함유하는 것이다. 즉, 구리를 주성분으로 하는 것은 구리 원자를 50at% 이상 함유한다.
또한, 본 발명에서 순동이라 함은 구리를 99.9at% 이상 포함하는 것이다. 제 1, 제 2 도전막은 구리를 주성분으로 하지만, 첨가 금속을 함유하고 있어 순동보다도 구리의 함유량이 적다(99.9at% 미만).
구리막은 질소 원자의 함유량과 첨가 금속의 함유량 중 어느 한 쪽 또는 양쪽이 제 1, 제 2 도전막보다도 적고, 구리막의 비저항은 제 1, 제 2 도전막 중 어느 비저항보다도 작게 되어 있다.
첨가 금속의 함유량을 적게 하기 위해서는 첨가 금속의 함유량이 적은 타겟(예를 들면 순동 타겟)을 진공 분위기 중에서 스퍼터링하여 성막한다. 순동 타겟을 이용한 경우, 구리막의 첨가 금속 함유량은 0.01at% 미만이 된다.
질소 원자의 함유량을 적게 하기 위해서는, 제 1, 제 2 도전막을 성막할 때의 진공 분위기(제 1 진공 분위기)보다도 질화 가스 분압이 낮은 진공 분위기 중에서 구리 타겟을 스퍼터링하여 구리막을 형성한다.
본 발명에 따르면, 저저항인 동시에 성막 대상물에 대하여 밀착성이 높은 도전막을 얻을 수 있다. 또한, 도전막을 실리콘층과 밀착하도록 형성한 경우, 그 실리콘층에 구리의 확산이 일어나지 않는다. 도전막을 투명 도전막과 밀착하도록 형성한 경우, 투명 도전막에 대한 콘택트 저항도 낮다. 따라서, 실리콘층이나 투명 도전막에 밀착하는 막, 구체적으로는 TFT의 소스 전극이나 드레인 전극이나, 그들 전극의 배리어막로서 특히 적합하다.
도 1은 본 발명에 이용하는 성막 장치의 일례를 설명하는 단면도.
도 2(a)~(c)는 도전막과 구리막을 성막하는 공정을 설명하는 단면도.
도 3은 질소 가스의 분압과 비(比)저항의 관계를 나타내는 그래프(Ti).
도 4는 후(後)어닐 온도와 비저항의 관계를 나타내는 그래프(Ti).
도 5는 도전막의 실리콘층 확산성을 나타내는 전자 현미경 사진.
도 6은 구리막의 실리콘층 확산성을 나타내는 전자 현미경 사진.
도 7(a)~(d)는 제 1예의 TFT 패널을 제조하는 공정의 전반(前半)을 설명하는 단면도.
도 8(a), (b)는 제 1예의 TFT 패널을 제조하는 공정의 후반(後半)을 설명하는 단면도.
도 9는 본 발명에 의해 제조되는 TFT 패널의 제 2예를 설명하는 단면도.
도 10은 본 발명에 의해 제조되는 TFT 패널의 제 3예를 설명하는 단면도.
도 11은 질소 가스의 분압과 비저항의 관계를 나타내는 그래프(Zr).
도 12는 후(後)어닐 온도와 비저항의 관계를 나타내는 그래프(Zr).
도 13(a)~(e)는 제 4예의 TFT를 제조하는 공정의 전반을 설명하는 단면도.
도 14(a)~(d)는 제 4예의 TFT를 제조하는 공정의 후반을 설명하는 단면도.
도 15는 게이트 전극과 축적 용량 전극을 설명하기 위한 확대 단면도.
도 16은 액정 표시 장치의 일예를 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 성막 장치
2 제 1 성막실(진공조)
10 타겟부
11 주(主)타겟
12 부(副)타겟
22, 41, 82 기판
23, 61, 86 실리콘층
25, 52, 54, 93 도전막(제 1, 제 2 도전막)
26 구리막
40, 80, 140 TFT 패널
60, 90, 220 TFT
62, 87, 225 소스 영역
64, 89, 226 드레인 영역
71, 85 투명 전극(투명 도전막)
본 발명에 의해 도전막을 형성하는 공정에 대하여 상세하게 설명한다.
도 1의 부호 1은 본 발명에 이용하는 성막 장치의 일예를 나타내고 있다. 성막 장치(1)는 진공조로 이루어지는 제 1 성막실(2)을 가지고 있고, 제 1 성막실(2)에는 진공 배기계(9)와, 스퍼터 가스 공급계(6)와, 질소 가스 공급계(8)가 접속되어 있다.
이 성막 장치(1)를 이용하여 도전막을 성막하기 위해서는, 먼저 진공 배기계(9)에 의해 제 1 성막실(2)의 내부를 진공 배기하고, 진공 배기를 계속하면서 스퍼터 가스 공급계(6)와 질소 가스 공급계(8)로부터 각각 스퍼터 가스와 질화 가스(여기에서는 질소 가스, N2)를 제 1 성막실(2) 내부에 도입하여, 질소 가스를 함유하는 소정 압력의 제 1 진공 분위기를 형성한다.
도 2(a)의 부호 21은 기판(22)의 표면에 실리콘층(23)(여기에서는 아몰퍼스 실리콘층)이 형성된 성막 대상물을 나타내고 있으며, 스퍼터 가스 및 질소 가스의 도입과, 진공 배기를 계속하여, 제 1 진공 분위기를 유지한 채로 성막 대상물(21)을 제 1 성막실(2) 내부에 반입한다.
제 1 성막실(2)의 내부에는 기판 홀더(7)와, 타겟부(10)가 서로 대면하도록 배치되어 있고, 성막 대상물(21)을, 실리콘층(23)이 형성된 면을 타겟부(10)를 향 하게 하여 기판 홀더(7)에 지지시킨다. 기판 홀더(7)의 이면측에는 가열 수단(4)이 배치되어 있고, 가열 수단(4)에 통전하여 기판 홀더(7) 상의 성막 대상물(21)을 소정의 성막 온도로 가열한다.
타겟부(10)는 구리를 주성분으로 하는 주타겟(11)과, 첨가 금속(여기에서는 Ti)을 주성분으로 하는 부타겟(12; 펠렛)을 가지고 있다.
주타겟(11)은 평면 형상이 직사각형, 원형 등의 판 형상이다. 주타겟(11)은 한 쪽면을 기판 홀더(7)를 향하게 하여 배치되어 있다.
부타겟(12)은 판 형상, 구 형상, 봉 형상 등, 그 형상은 특별히 한정되지 않지만, 평면 형상이 주타겟(11)보다도 작다. 부타겟(12)은 주타겟(11)의 기판 홀더(7)를 향하게 한 측의 면 상에 배치되어 있다.
주타겟(11)과 부타겟(12)은 진공조(2) 외부에 배치된 전원(5)에 전기적으로 접속되어 있다.
주타겟(11)의 이면에는 자계 형성 장치(14)가 배치되어 있고, 제 1 진공 분위기를 유지하면서, 전원(5)으로부터 주타겟(11)과 부타겟(12) 양쪽 모두에 전압을 인가하면, 주타겟(11)과 부타겟(12) 모두가 마그네트론 스퍼터되어, 구리의 스퍼터 입자와, 첨가 금속의 스퍼터 입자가 각각 방출된다. 그들 스퍼터 입자는 성막 대상물(21)의 실리콘층(23) 표면에 도달한다.
상술한 바와 같이, 부타겟(12)의 평면 형상은 주타겟(11)의 평면 형상에 비해 작다. 첨가 금속의 스퍼터 입자가 방출되는 양은 구리의 스퍼터 입자가 방출되는 양보다도 작으므로, 성막 대상물(21)에 도달하는 구리 스퍼터 입자의 양은 첨가 금속의 스퍼터 입자보다도 많다. 따라서, 실리콘층(23) 표면에는 구리를 주성분으로 하여 첨가 금속이 함유된 도전막(25)이 성장한다(도 2(b)).
또한, 성막 대상물은, 표면에 유리가 노출되는 기판(유리 기판)을 이용하여, 도전막(25)을 유리 기판의 표면에 성장시킬 수도 있다.
도전막(25)이 성장하고 있는 동안 성막 대상물(21)을 상술한 성막 온도로 유지하면, 도전막(25)의 실리콘층(23)이나 기판(22)(예를 들면 유리 기판)에 대한 밀착성이 보다 높아진다.
제 1 성막실(2)에는 진공조로 구성된 제 2 성막실(3)이 접속되어 있다. 제 2 성막실(3)에는 진공 배기계(9)와 스퍼터 가스 공급계(6)가 접속되어 있으며, 진공 배기계(9)에서 제 2 성막실(3) 내부를 진공 배기한 후, 진공 배기를 계속하면서 스퍼터 가스 공급계(6)로부터 스퍼터 가스를 공급하여, 제 2 성막실(3) 내부에 질소 가스를 함유하지 않는 제 2 진공 분위기를 형성해 둔다.
도전막(25)을 소정 막두께까지 성장시킨 후, 성막 대상물(21)의 일부를 후술하는 '밀착성 시험'과 '비저항 시험'과, '밀착성, 비저항, 확산 시험', '첨가 금속의 종류'를 위하여 성막 장치(1)로부터 꺼내어, 도시하지 않은 가열 장치에 반입하여 가열 처리(어닐 처리)를 수행하고, 남은 성막 대상물(21)을 제 2 진공 분위기를 유지한 채로 제 2 성막실(3) 내부에 반입한다.
제 2 성막실(3) 내부에는 구리를 주성분으로 하는 구리 타겟(15)이 배치되어 있다. 제 2 진공 분위기를 유지하면서, 제 2 성막실(3)을 접지 전위에 둔 상태에서 구리 타겟(15)에 부전압을 인가하여 스퍼터링하면, 도전막(25)의 표면에, 구리를 주성분으로 하는 구리막이 성장한다(도 2(c)).
구리 타겟(15)은 첨가 금속을 함유하지 않는다. 또한, 제 2 진공 분위기는 질소 가스를 함유하지 않는다.
제 2 진공 분위기에서, 부타겟과 같은 다른 타겟을 스퍼터링하지 않고, 구리 타겟(15)만을 스퍼터링하여 형성되는 구리막은 질소와 첨가 금속 중 어떤 것도 함유하지 않는다. 구리 타겟(15)으로서 순동(구리를 99.9at% 이상 포함)을 이용한 경우에는, 구리막(26)은 순동으로 이루어진다.
도 2(c)는 구리막(26)이 형성된 상태를 나타내고 있으며, 이 상태의 성막 대상물(21)을 성막 장치(1)로부터 꺼내어, 후술하는 '전극 평가 시험'에 이용하였다.
(실시예)
<밀착성 시험>
주타겟(11)으로서 직경 7인치의 구리(순도 99.9at% 이상) 타겟을, 부타겟(12)으로서 Ti로 이루어지는 것을 이용하였다.
도전막(25) 중의 Ti의 함유량과, 성막시의 질소 분압과, 어닐 처리시의 가열 온도(후 어닐 온도)를 변경하면서 유리 기판의 표면에 도전막(25)을 성막하여 125종류의 시험편을 제작하였다.
또한, 부타겟(12)을 Zr로 이루어진 것으로 변경한 것 외에는 상기와 같은 공정으로 유리 기판의 표면에 도전막(25)을 성막하여 125종류의 시험편을 제작하였다.
또한, 각 도전막(25)의 성막 조건은 도전막(25)의 목표 막두께를 300nm, 스 퍼터 가스를 Ar가스, 제 1 성막실(2) 내부의 전체 압력을 0.4Pa로 하였다. 도전막(25) 중의 Ti 및 Zr의 함유량과, 성막시의 전체 압력(진공조의 내부 압력)에 대한 질소 분압의 비율과, 후 어닐 온도를 하기 표 1, 2에 나타낸다.
Figure 112009010629135-pct00001
Figure 112009010629135-pct00002
상기 표 1, 2 중의 'as depo.'라 함은 도전막(25) 성막 후에 가열을 수행하지 않은 경우이다. 또한, Ti가 제로인 경우와, Zr이 제로인 경우는 상기 주타겟 상에 부타겟을 배치하지 않고, 주타겟만을 스퍼터링한 경우이다. 얻어진 도전막(25)에 대하여 하기에 나타내는 조건으로 '밀착성'을 조사하였다.
[밀착성]
성막 대상물(21)의 도전막(25)이 성막된 면에 선단이 예리한 커터나이프로 1㎜폭의 매스를 10행×10열, 합계 100개의 흠을 내어, 점착 테이프(타입 번호 610의 스카치 테이프)를 붙인 후, 점착 테이프를 벗겨 냈을 때 잔존하는 막의 개수로 평가하였다. 전부 박리된 경우에는 0/100, 밀착성이 높아 하나도 박리되지 않은 경우에는 100/100가 되고, 분자의 수가 클수록 밀착성이 높아지게 된다. 그 결과를 상기 표 1, 2에 기재하였다.
상기 표 1, 2에서 알 수 있듯이, 성막시에 질소 가스를 도입하지 않으면 Ti나 Zr의 함유량이 20at%(원자%)로 많아도 도전막의 일부가 벗겨졌지만, 성막시에 질소 가스가 전체 압력의 0.1% 이상 도입되면, Ti나 Zr의 함유량이 0.1at%로 낮아도 도전막(25)의 벗겨짐이 거의 일어나지 않았다.
또한, Ti나 Zr을 함유시키지 않아도, 질소 가스의 도입량을 늘리면 밀착성은 향상한다. 그러나, 질소 가스의 도입량이 전체 압력의 50%로 많아도 도전막의 벗겨짐을 70~80% 밖에 방지할 수 없다. 충분한 밀착성을 얻기 위해서는, 도전막(25)에 Ti나 Zr 등의 첨가 금속을 함유시키는 것과, 성막시에 질소 가스를 도입하는 것 모두가 필요하다는 것을 알 수 있다.
또한, 도전막(25)을 성막할 때의 성막 온도에 대하여 검토한 결과, 성막 온도를 120℃ 이상으로 하면, 성막시에 가열하지 않은 경우에 비해 밀착성이 현저히 향상한다는 것을 알 수 있었다.
<비저항 시험>
첨가 금속의 함유량이 0at%(순동), Ti 함유량이 0.5at%, Zr의 함유량이 0.5at%인 도전막(25)을, 질소의 도입량을 변경하여 유리 기판의 표면에 성막하였다.
또한, 성막 조건은 후 어닐 온도를 모두 350℃로 한 것 외에는 상기 '밀착성 시험'의 경우와 동일하게 하였다. 얻어진 도전막(25)의 비저항을 측정하였다.
그 측정 결과를 도 3, 도 11에 나타낸다. 도 3, 도 11의 횡축은 진공조 내의 질소 분압의 전체 압력에 대한 비율을 나타내고, 종축은 비저항을 나타낸다.
도 3, 도 11에서 알 수 있듯이, Ti나 Zr 등의 첨가 금속을 함유시키지 않고 성막한 도전막(구리막)은 질소 가스의 도입량이 많아질수록 비저항이 상승하였다. 이에 대하여, 첨가 금속이 함유된 도전막(25; 합금막)은 질소 가스 도입량이 제로일 때에는 비저항이 구리막보다도 높았지만, 질소 가스의 도입량이 증가할수록 비저항이 낮아져, 성막시의 질소 가스 분압이 3%일 때에 비저항이 거의 비슷하게 되고, 질소 가스 분압 10%일 때에는 구리막보다도 비저항이 낮아졌다.
이것은, Ti나 Zr 등의 첨가 금속은 Cu와 고용(固溶)하지 않는 성질에 의한 것이며, 또한 Cu와 N2가 반응하지 않기 때문에, 첨가 금속과 N2의 반응물인 질화물이 Cu와 적극적으로 분리되기 때문으로 생각된다. 그 결과, Cu 단일체를 이용한 도전막에 비하여, 첨가 금속을 함유시킨 것이 비저항이 저하하는 것이다.
상술한 바와 같이, Ti나 Zr 등의 첨가 금속을 함유시키고, 성막시에 질소 가스를 도입한 도전막(25)은, 첨가 금속을 함유시키지 않은 도전막이나, 성막시에 질소 가스를 도입하지 않은 도전막에 비하여 유리 기판이나 실리콘층 등의 성막 대상물로의 밀착성이 높다. 따라서, 본 발명의 도전막(25)은 밀착성과 저항치의 낮음 모두를 겸비하고 있다는 것을 알 수 있다.
또한, 참고적으로 성막시에 질소를 도입하지 않고, 첨가 금속의 함유량과 후 어닐 온도를 각각 변경하여 도전막을 성막하여 시험편을 작성하고, 그 도전막의 비저항을 측정하였다. 첨가 금속이 Ti인 경우의 측정 결과를 도 4에 나타내고, 첨가 금속이 Zr인 경우의 측정 결과를 도 12에 나타낸다.
도 4, 도 12에서 알 수 있듯이, 도전막 성막 후에 어닐 처리함으로써 비저항이 낮아지고, 첨가 금속이 함유된 도전막은 후 어닐 온도가 높을수록 비저항이 저하하는 경향을 보였다.
이것은, Zr이나 Ti 등의 첨가 금속은 Cu와 고용하지 않는 성질을 갖기 때문에, 후 어닐함으로써 이 첨가 금속이 석출되어 Cu 단일체로서의 저항치에 근접하기 때문이다. 또한, 성막시에 도전막을 소정의 성막 온도(예를 들면 120℃ 이상)로 가열함으로써, 후 어닐 온도보다도 저온에서 저저항화한다.
<밀착성, 비저항, 확산 시험>
성막 대상물로서 유리 기판과 실리콘 기판을 이용하여, 유리 기판의 표면과 실리콘 기판의 실리콘층(Si층) 표면에 도전막을 형성하여 시험편을 얻었다.
또한, 도전막(25) 성막 조건은 막두께를 350nm으로 변경한 것 외에는 상기 '밀착성 시험'의 '후 어닐 온도'가 450℃인 경우와 동일하게 하였다.
유리 기판의 표면에 도전막이 형성된 시험편에 대하여, 상기 [밀착성 시험]과, 도전막(25)의 비저항의 측정을 수행하였다. Si층의 표면에 도전막이 형성된 시험편에 대하여, Si층으로의 구리 확산의 유무를 확인하였다. 또한, Si층으로의 구리 확산의 유무는 도전막(25)을 에칭에 의해 제거한 후의 Si층 표면을 전자 현미경으로 관찰하였다.
[밀착성 시험]과 [비저항] 측정 결과와, 구리 확산 유무의 결과를 하기 표 3, 4에 기재하였다. 첨가 금속으로서 Ti를 이용한 경우의, Ti의 함유량이 3at%, 질소 분압이 3%인 조건에서 성막한 경우의 Si층 표면의 전자 현미경 사진을 도 5에 나타내었으며, Ti의 함유량이 제로, 스퍼터링시의 질소 분압이 0%인 조건에서 성막한 경우의 Si층 표면의 전자 현미경 사진을 도 6에 나타낸다.
Figure 112009010629135-pct00003
Figure 112009010629135-pct00004
상기 표 3, 4, 도 5, 6에서 알 수 있듯이, Ti나 Zr 등의 첨가 금속의 함유량이 제로이고, 질소 분압이 0%인 경우에는 실리콘층으로의 구리의 확산이 있었다. 첨가 금속이 0.1at% 이상 함유된 경우에는 실리콘층으로 구리가 확산되지 않아, 깨끗한 표면을 유지하였다. 이것은, 도전막(25) 중에서 분리한 첨가 금속 또는 첨가 금속의 질화물(TiN, ZrN)이 Cu와 Si의 반응의 배리어로서 기능하기 때문으로 생각된다.
또한, 실리콘층에 대한 밀착성은 도전막(25) 중의 첨가 금속의 함유량이 0.1at% 이상이고, 동시에 진공 분위기의 전체 압력에 대한 질소 가스의 분압이 0.1% 이상이면, 도전막(25)이 100% 가까이 벗겨지지 않는다는 것이 확인되었다.
비저항은 첨가 금속의 함유량이 증가할수록 높아지는 경향이 있었다. 그러나 성막시에 전체 압력의 3% 이상이 되도록 질소 가스를 도입한 경우에는, 첨가 금속의 함유량이 20%로 많아도, 첨가 금속을 함유시키지 않은 것과 같은 정도까지 비저항이 내려갔다.
이상으로부터, 첨가 금속을 0.1at% 이상 함유시키고, 성막시에 질소 가스를 전체 압력의 0.3% 이상이 되도록 도입한 도전막(25)은 밀착성이 우수할 뿐만 아니라, 비저항이 순동막과 같은 정도로 낮고, 또한 실리콘층에 대한 구리의 확산 방지 능력도 갖는 것을 알 수 있다.
상술한 바와 같이, 질소 가스의 도입량이 많아질수록 비저항은 낮아지는 경향이 있었지만, 질소 가스의 도입량이 제 1 진공 분위기의 전체 압력의 50%를 넘고, 스퍼터 가스의 도입량이 전체 압력의 50% 미만이 되면, 스퍼터 속도가 극단적으로 저하하여 성막 효율이 악화되기 때문에, 질소 가스의 도입량의 상한은 제 1 진공 분위기의 전체 압력의 50% 이하로 하는 것이 바람직하다.
<전극 평가 시험>
질소 가스의 도입량을 전체 압력의 3%로 하고, 첨가 금속(Ti, Zr)의 함유량이 각각 0.1at%, 3at%, 10at%인 도전막(25)을 형성하였다. 또한, 성막 대상물로는 유리 기판과 실리콘 기판을 이용하였다. 도전막(25)의 성막 조건은 막두께를 50nm으로 변경한 것 외에는 상기 '밀착성, 비저항, 확산 시험'의 경우와 같게 하였다.
도전막(25)의 표면에 막두께 300nm의 구리막(26)을 더 형성하여, 도전막(25)과 구리막(26)이 적층된 시험편을 작성하였다. 또한, 구리막(26)은 제 2 성막실(3) 내에 질소 가스를 도입하지 않고 구리 타겟(순동 타겟)을 스퍼터링하여 성막하였다.
성막 대상물이 유리 기판의 시험편에 대하여 '비저항'과 '밀착성'을 측정하고, 성막 대상물이 실리콘 기판의 시험편에 대하여 'Si로의 확산성'을 측정하였다.
그 측정 결과를 하기 표 5, 6의 'Cu/Cu-Ti'란에 기재한다. 또한, 표 5, 6의 'Cu'란과 'Cu-Ti'란에는, 상기 표 3, 4의 측정 결과 중, 질소 가스의 도입량이 전체 압력의 3%, 첨가 금속의 함유량이 각각 0at%, 0.1at%, 3at%, 10at%인 경우의 측정 결과를 기재하였다.
Figure 112009010629135-pct00005
Figure 112009010629135-pct00006
상기 표 5, 6에서 알 수 있듯이, 도전막(25)의 표면에 구리막(26)을 성막한 적층막은 구리막 단일체와 같은 정도로 비저항이 낮을 뿐만 아니라, 도전막(25) 단일체와 마찬가지로 밀착성과 Si로의 확산 방지성이 우수하였다.
이상으로부터, 본원의 성막 방법으로 성막된 도전막(25)에, 첨가 금속을 함유하지 않고 질소 가스를 도입하지 않은 조건으로 제작한 구리막을 형성한 것은, 유리 기판이나 실리콘층과 밀착하는 전극으로서 특히 우수하다는 것을 알 수 있다.
<ITO에 대한 콘택트 저항>
상기 '밀착성, 비저항, 확산 시험'에서 작성한 시험편 중, 성막 대상물로서 유리 기판을 이용하고, 성막시의 질소 가스의 도입량이 전체 압력의 3%, 도전막(25) 중의 첨가 금속(Ti, Zr) 함유량이 각각 0.1at%, 3at%, 10at%인 시험편을 준비하였다. 각 시험편의 도전막(25) 표면에 막두께 150nm의 ITO 박막을 형성하였다.
상기 도전막(25) 대신 Al막과, 구리막을 형성한 시험편을 이용한 것 외에는, 상기 6종류의 시험편과 같은 조건으로 ITO 박막을 형성하였다. 또한, 구리막은 질소 가스를 도입하지 않고 순동 타겟을 스퍼터링하여 형성하였다.
ITO 박막이 형성된 상태의 시험편에 대하여, 가열 처리하지 않은 것과(as depo.), 250℃에서 어닐 처리한 것과, ITO막과 도전막(25(또는 구리, Al막) 사이의 콘택트 저항을 측정하였다. 그 측정 결과를 하기 표 7, 8에 기재한다.
Figure 112009010629135-pct00007
Figure 112009010629135-pct00008
상기 표 7, 8에서 알 수 있듯이, Al막은 콘택트 저항이 높고, 특히 어닐 처리 후에는 TFT에 사용 불가능할 정도로 콘택트 저항이 높았다. 이에 비하여 본 발명에 의해 형성된 도전막(25)은 구리막과 같은 정도로 콘택트 저항이 낮고, 어닐 처리 후의 콘택트 저항의 상승도 작았다.
따라서, 본 발명에 의해 성막된 도전막(25)은 상술한 바와 같이 Si층이나 유리 기판에 대한 밀착성, 비저항이 우수하고, Si층으로의 확산 방지성이 우수할 뿐만 아니라, ITO와 같은 투명 전극에 대한 콘택트 저항치도 낮아, ITO에 밀착하는 전극으로서도 우수하다는 것을 알 수 있다.
<첨가 금속의 종류>
다음으로, Ti과 Zr 대신, 부타겟으로서 하기 표 9에 기재한 각 첨가 금속을 이용한 것 이외에는 상기 [밀착성 시험]과 같은 조건으로 스퍼터링을 수행하여, 첨가 금속이 각각 1at% 함유된 도전막(25; 합금막)을 작성하였다. 첨가 원소의 종류와 스퍼터링시의 진공조 내의 질소 분압을 하기 표 9에 기재한다.
Figure 112009010629135-pct00009
합금막이 형성된 기판을 350℃, 450℃의 후어닐 온도로 가열 처리하고, 시료편을 작성하여, 각 시료편의 합금막에 대하여 비저항의 측정과, 밀착성 시험을 수행하였다. 그 결과를 상기 표 9에 기재하였다.
상기 표 9에서 알 수 있듯이, 각 첨가 금속을 이용한 경우에는, 스퍼터링시에 질소 가스를 함유하지 않은 경우(질소 가스 분압 0%)에 비하여 질소 가스를 함유한 경우에 밀착성이 향상하고 있었다.
이상의 결과로부터, 첨가 금속으로는 Ti와 Zr 이외에도 Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd를 사용 가능한 것이 확인되었다.
다음으로, 본 발명의 TFT(박막 트랜지스터)의 제 1예에 대하여 설명한다.
도 7(a)의 부호 41은 표면에 절연층(예를 들면 SiO2층)(42)이 형성된 투명 기판을 나타내고 있으며, 절연층(42)의 표면의 소정 영역에는 Si를 주성분으로 하고, 도펀트가 첨가된 실리콘층(61)이 배치되어 있다.
실리콘층(61)에는 소스 영역(62)과 드레인 영역(64)이 형성되고, 소스 영역(62)과 드레인 영역(64) 사이에는 채널 영역(63)이 형성되어 있다.
실리콘층(61)의 표면에는 소스 영역(62)과 채널 영역(63)과 드레인 영역(64)에 걸쳐 게이트 산화막(66)이 형성되고, 게이트 산화막(66)의 표면에는 게이트 전극(67)이 배치되어 있다.
절연층(42)의 게이트 전극(67)이 배치된 측의 면은 제 1 층간 절연막(43)으로 덮여 있다. 소스 영역(62)의 일부와, 드레인 영역(64)의 일부는 게이트 산화막(66)으로부터 비어져 나와 있고, 제 1 층간 절연막(43)에는 소스 영역(62)이 게이트 산화막(66)으로부터 비어져 나온 부분이 저면에 노출되는 제 1 관통공(69a)과, 저면에 드레인 영역(64)의 게이트 산화막(66)으로부터 비어져 나온 부분이 노출되는 제 2 관통공(69b)이 형성되어 있다.
이 상태의 투명 기판(41)을 성막 대상물로서 도 1에 나타낸 성막 장치(1)에 반입하고, 도 2(b)에 나타낸 공정으로 제 1 층간 절연막(43)이 형성된 측의 면에 제 1 도전막을 형성하고, 또한 도 2(c)에 나타낸 공정으로 제 1 도전막의 표면에 구리막을 형성한다.
도 7(b)는 제 1 도전막(52)과 구리막(53)이 형성된 상태를 나타내고 있으며, 제 1 도전막(52)은 제 1 층간 절연막(43)의 표면과, 제 1, 제 2 관통공(69a, 69b)의 내벽면 및 저면과 밀착하고 있다. 따라서, 제 1 도전막(52)은 제 1, 제 2 관통공(69a, 69b)의 저면에서 소스 영역(62)의 표면과 드레인 영역(64)의 표면에 각각 밀착하고 있다. 또한 이 상태에서는 제 1, 제 2 관통공(69a, 69b)의 내부는 제 1 도전막(52)과 구리막(53)으로 충진되어 있다.
그 상태의 투명 기판(41)을 제 2 성막실(3)로부터 제 1 성막실(2)로 복귀시켜, 제 1 층간 절연막(43)의 표면에 제 1 도전막(52)을 형성한 방법과 같은 방법으로 구리막(53)의 표면에 제 2 도전막(54)을 형성한다(도 7(c)).
도 7(c)의 부호 50은 제 1, 제 2 도전막(52, 54)과 구리막(53)으로 이루어지는 도전체를 나타내고 있다. 제 1, 제 2 도전막(52, 54)과 함께 구리막(53)을 적층함으로써, 도전체(50) 전체의 저항을 낮게 할 수 있다.
다음으로, 이 도전체(50)를 패터닝하고, 도전체(50)의 제 1 관통공(69a)에 충진된 부분과, 제 2 관통공(69b)에 충진된 부분을 분리한다.
도 7(d)의 부호(51)는 도전체(50)의 제 1 관통공(69a)에 충진된 부분과, 그 주위에 남은 부분으로 이루어지는 소스 전극을 나타내고, 도 7(d)의 부호 55는 도전체(50)의 제 2 관통공(69b)에 충진된 부분과, 그 주위에 남은 부분으로 이루어지는 드레인 전극을 나타내고 있으며, 소스 전극(51)과 드레인 전극(55)은 상기 패터닝에 의해 서로 분리하고 있다.
상술한 바와 같이, 제 1 도전막(52)은 제 1, 제 2 관통공(69a, 69b)의 저면에서 소스 영역(62)과 드레인 영역(64)에 밀착하기 때문에, 소스 전극(51)의 제 1 도전막(52)이 소스 영역(62)에, 드레인 전극(55)의 제 1 도전막(52)이 드레인 영역(64)에 전기적으로 접속되어 있다.
구리막(53)과 제 2 도전막(54)은 제 1 도전막(52)에 전기적으로 접속되어 있기 때문에, 소스 전극(51)의 구리막(53)과 제 2 도전막(54)은 제 1 도전막(52)을 통하여 소스 영역(62)에 전기적으로 접속되고, 드레인 전극(55)의 구리막(53)과 제 2 도전막(54)은 제 1 도전막(52)을 통하여 드레인 영역(64)에 전기적으로 접속되어 있다. 따라서, 소스 전극(51) 전체가 소스 영역(62)에 전기적으로 접속되고, 드레인 전극(55) 전체가 드레인 영역(64)에 전기적으로 접속되어 있다.
다음으로, 투명 기판(41)의 소스 전극(51)과 드레인 전극(55)이 형성된 측의 면에 제 2 층간 절연막(44)을 형성하고, 제 2 층간 절연막(44) 표면의 소정 위치에 차폐막(76)을 배치한 후, 제 2 층간 절연막(44)의 차폐막(76)이 배치된 측의 면에 제 3 층간 절연막(46)을 형성한다(도 8(a)).
이어서, 드레인 전극(55)의 바로 위 위치에서 제 2, 제 3 층간 절연막(44, 46)을 연통하는 제 3 관통공(72)을 형성하고, 이 제 3 관통공(72)의 저면에 드레인 전극(55)의 제 2 도전막(54)을 노출시킨 후, 제 3 관통공(72)이 형성된 측의 면에 스퍼터링법 등에 의해 ITO의 투명 도전막을 형성하고, 이 투명 도전막을 패터닝하여, 제 3 관통공(72)을 충진하는 투명 도전막과, 제 3 관통공(72) 위와 그 주위에 남은 투명 도전막으로 투명 전극(71)을 구성한다(도 8(b)).
도 8(b)의 부호 40은 투명 전극(71)이 형성된 상태의 TFT 패널(박막 트랜지스터를 갖는 패널)을 나타내고 있다.
상술한 바와 같이, 제 3 관통공(72)의 저면에는 드레인 전극(55)의 제 2 도전막(54)의 표면이 위치하기 때문에, 투명 전극(71)은 드레인 전극(55)의 제 2 도전막(54)에 전기적으로 접속되어 있다.
따라서, 드레인 전극(55)의 구리막(53)과 제 1 도전막(52)은 제 2 도전막(54)을 통하여 투명 전극(71)에 전기적으로 접속되고, 드레인 전극(55) 전체가 투명 전극(71)에 전기적으로 접속되어, 드레인 전극(55)을 통하여 투명 전극(71)과 드레인 영역(64)이 전기적으로 접속되어 있다.
소스 전극(51)은 도시하지 않은 소스 배선에 접속되어 있다. 소스 전극(51)과 드레인 전극(55) 사이에 전압을 인가한 상태에서 게이트 전극(67)에 전압을 인가하면, 소스 영역(62)과 드레인 영역(64) 사이에서, 채널 영역(63)을 지나 전류가 흐른다. 투명 전극(71)은 드레인 전극(55)과, 드레인 영역(64)과, 채널 영역(63)과, 소스 영역(62)을 통하여 소스 전극(51)에 접속된다.
본 발명에 의해 성막된 제 1, 제 2 도전막(52, 54)은 Si에 대한 밀착성이 높기 때문에, 소스 전극(51)과 드레인 전극(55)은 실리콘층(61)으로부터 잘 벗겨지지 않으며, 또한 제 1, 제 2 도전막(52, 54)은 확산 방지성이 높기 때문에, 실리콘층(61)에 구리막(53)의 구성 금속(Cu)이 확산되지 않는다.
또한 본 발명에 의해 형성된 제 1, 제 2 도전막(52, 54)은 비저항이 낮을 뿐만 아니라, 투명 도전막과의 사이의 콘택트 저항도 낮기 때문에, 이 TFT(60)의 소스 전극(51)과 드레인 전극(55)은 도통성이 우수하다.
이와 같이, 본 발명에 의해 성막된 도전막은 실리콘층(61)이나 투명 전극(71)과 밀착하는 전극의 배리어막으로서 적합하다.
또한, TFT 패널(40)의 투명 기판(41) 표면상에는 TFT(60)로부터 이간된 위치에 게이트 배선막이나 소스 배선막 등 다른 배선이나 다른 전기 부품도 배치되어 있다. 여기에서는 게이트 배선막(74)을 도시하였다.
이상은 소스 전극(51)과 드레인 전극(55)의 표면과 이면에, 각각 제 1, 제 2 도전막을 배치한 경우에 대하여 설명하였으나, 본 발명은 이에 한정되는 것이 아니다.
도 9의 부호 80은 본 발명에 의해 제조되는 TFT 패널의 제 2예를 나타내고 있다. 이 TFT 패널(80)은 투명 기판(82)과, 투명 기판(82) 표면에 배치된 TFT(90)를 가지고 있다.
이 TFT(90)의 게이트 전극(83)은 투명 기판(82) 표면에 배치되어 있고, 투명 기판(82)의 게이트 전극(83)이 배치된 측의 면에는 게이트 전극(83)의 표면 및 측면을 덮는 절연막(84)이 형성되며, 절연막(84) 표면의 게이트 전극(83) 상의 위치에는 실리콘층(86)이 배치되고, 절연막(84) 표면의 실리콘층(86)으로부터 이간된 위치에는 투명 도전막으로 이루어지는 투명 전극(85)이 배치되어 있다.
실리콘층(86)에는 도 8(b)에 나타낸 실리콘층(61)과 마찬가지로 소스 영역(87)과, 채널 영역(88)과, 드레인 영역(89)이 형성되어 있다. 소스 영역(87)의 표면에는 소스 전극(91)의 저면이 밀착하고, 드레인 영역(89)의 표면에는 드레인 전극(92)의 저면이 밀착하고 있다. 드레인 전극(92)은 일부가 투명 전극(85)까지 연장되어, 그 저면이 투명 전극(85)의 표면과 밀착하고 있으며, 따라서 드레인 전극(92)의 저면은 드레인 영역(89)과 투명 전극(85) 모두에 밀착하고 있다.
소스 전극(91)과 드레인 전극(92)은 본 발명의 형성 방법에 의해 성막된 도전막(93)과, 이 도전막(93) 표면에 배치된 구리막(94)을 갖고 있다.
소스 전극(91)과 드레인 전극(92)은 예를 들면, 투명 기판(82)의 표면 상에 투명 전극(85)과, 실리콘층(86)이 노출된 것을 성막 대상물로서 이용하며, 이 성막 대상물의 투명 전극(85)과 실리콘층(86)이 노출되는 면 전부에 도전막을 형성하고, 이 도전막의 표면에 구리막을 형성한 후, 도전막과 구리막을 함께 패터닝하여 형성되어 있다.
드레인 전극(92)과 소스 전극(91)의 저면에는 각각 도전막(93)이 위치하고 있다. 상술한 바와 같이 드레인 전극(92)의 저면은 드레인 영역(89)과 투명 전극(85) 모두에 밀착하고 있기 때문에, 드레인 전극(92)의 도전막(93)은 투명 전극(85)과 드레인 영역(89) 모두에 전기적으로 접속되어 있다.
구리막(94)은 도전막(93)과 밀착하고 있기 때문에, 드레인 전극(92)의 구리막(94)은 도전막(93)을 통하여 투명 전극(85)과 드레인 영역(89) 모두에 전기적으로 접속되고, 드레인 전극(92) 전체가 드레인 영역(89)과 투명 전극(85) 모두에 전기적으로 접속되어 있다.
또한, 소스 전극(91)은 저면이 소스 영역(87)에 밀착하고 있기 때문에, 소스 전극(91)의 도전막(93)은 소스 영역(87)에 전기적으로 접속되고, 소스 전극(91)의 구리막(94)은 도전막(93)을 통하여 소스 영역(87)에 전기적으로 접속되어, 소스 전극(91) 전체가 소스 영역(87)에 전기적으로 접속되어 있다.
상술한 바와 같이, 본 발명에 의해 성막된 도전막(93)은 ITO와의 콘택트 저항이 낮기 때문에, 드레인 전극(92)과 투명 전극(85)의 도통성은 우수하다.
이 TFT 패널(80)에 있어서도, 소스 전극(91)은 도시하지 않은 소스 배선에 접속되어 있다. 소스 전극(91)과 드레인 전극(92) 사이에 전압을 인가한 상태에서, 게이트 전극(83)에 전압을 인가하면, 소스 영역(87)과 드레인 영역(89) 사이에서 채널 영역을 지나 전류가 흐른다. 투명 전극(85)은 소스 영역(87)과, 채널 영역(88)과, 드레인 영역(89)과, 드레인 전극(92)을 통하여, 소스 전극(91)에 접속된다.
이상에서는 소스 전극과 드레인 전극을 도전막과 구리막으로 구성한 경우에 대하여 설명하였으나 본 발명은 이에 한정되는 것이 아니다. 도 10의 부호 140은 본 발명의 제 3예의 TFT 패널을 나타내고 있으며, 이 TFT 패널(140)은 소스 전극(151)과 드레인 전극(155)이, 본 발명에 의해 형성된 도전막으로 구성된 것 외에는, 상기 도 8(b)에 나타낸 TFT 패널(40)과 같은 구성을 가지고 있다. 구리막을 적층하지 않음으로써 저항은 높아지지만, Al 등에 비하면 저항이 낮은 막을 얻을 수 있다.
본 발명의 TFT 패널은 예를 들면 액정 디스플레이나 유기 EL 표시 장치 등에 이용된다.
이상에서는 투명 전극(71, 85)의 구성 재료로서 ITO를 이용하였으나 본 발명은 이에 한정되는 것이 아니라, ITO 이외에도 산화 아연막 등, 각종 금속 산화물로 이루어지는 투명 도전막을 이용할 수 있다.
또한, 도전막의 성막에 이용하는 타겟부(10)도 특별히 한정되는 것은 아니다. 예를 들면 타겟부(10)를 구리를 주성분으로 하고, 첨가 금속이 1종류 이상 함유된 1장의 타겟(합금 타겟)으로 구성할 수도 있다.
합금 타겟의 형상은 특별히 한정되지 않으며, 예를 들면 평면 형상이 직사각형, 정사각형, 원형 등인 판 형상이다.
합금 타겟은 도 1의 타겟부(10) 대신에, 성막실(제 1 성막실(2)) 내부에 배치된다. 성막 대상물을, 도전막이 성막되야 할 면을, 합금 타겟의 표면을 향하게 하여 배치한 상태에서, 합금 타겟을 스퍼터링하여 도전막을 성막한다. 타겟을 마그네트론 스퍼터하는 경우에는, 자계 형성 장치(14)를 합금 타겟의 이면측에 배치해 둔다.
합금 타겟을 스퍼터링 하면, 이 타겟으로부터는 구리와 첨가 금속의 합금의 스퍼터 입자와, 구리의 스퍼터 입자와, 첨가 금속의 스퍼터 입자가 방출된다.
요약하자면, 타겟부(10)가 합금 타겟으로 구성되는 경우도, 타겟부(10)가 주타겟(11)과 부타겟(12)으로 구성되는 경우도, 어떠한 경우라도, 타겟부(10)로부터는 스퍼터링에 의해 구리 원자와 첨가 금속 원자가 방출되어, 성막 대상물의 표면에 구리 원자와 첨가 금속 원자 양쪽 모두를 포함하는 도전막(제 1, 제 2 도전막)이 성장한다.
이상은 구리를 주성분으로 하는 구리막(53)과, 도전막(제 1, 제 2 도전막(52, 54))을 별도의 타겟을 이용하여 작성하는 경우에 대하여 설명하였으나, 본 발명은 이에 한정되는 것이 아니다.
예를 들면, 제 1 성막실(2) 내부에서 질소 가스와 스퍼터 가스를 도입하면서 타겟부(10)를 스퍼터링하여 도전막을 성막한 후, 제 1 성막실(2) 내부를 진공 배기하여, 도전막 성막시보다도 제 1 성막실(2) 내부의 질소 가스 분압을 저하시키고 나서, 도전막의 성막에 이용한 것과 같은 타겟부(10)을 스퍼터링하여 구리막을 성막할 수도 있다.
이 경우, 구리막은 제 1, 제 2 도전막과 같은 첨가 금속을 함유하지만, 성막시의 질소 가스 분압이 낮기 때문에, 제 1, 제 2 도전막보다도 비저항이 낮아진다.
제 1, 제 2 도전막(52, 54)은 같은 타겟부(10)를 이용하여 성막하여도 좋고, 다른 타겟부(10)를 이용하여 성막하고, 첨가 금속의 종류나 함유량을 변경하여도 좋다. 또한, 제 1, 제 2 도전막(52, 54)을 성막할 때의 질소 분압은 같아도 좋고, 질소 분압을 변경하여도 좋다.
어닐 처리의 방법은 특별히 한정되지 않지만, 진공 분위기 중에서 수행하는 것이 바람직하고, 또한, 도전막이 형성된 상태의 성막 대상물을 다른 성막실이나 가열 장치로 반송하는 동안, 성막 대상물을 대기에 노출시키지 않고 진공 분위기 중에서 반송하는 것이 바람직하다.
스퍼터 가스는 Ar에 한정되지 않고, Ar 이외에도 Ne, Xe 등을 이용할 수도 있다. 또한, 본 발명에 의해 형성된 도전막은 TFT나 TFT 패널의 전극이나 배리어막뿐만 아니라, 반도체 소자나 배선판 등 다른 전자 부품의 배리어막이나 전극(배선막)에 이용할 수도 있다.
도전막과 구리막을 적층하는 경우, 도전막의 막두께는 특별히 한정되지 않지만, 너무 두꺼우면 전극 전체의 비저항이 높아지기 때문에, 전극 전체의 막두께의 1/3 이하가 바람직하다. 또한, 실리콘층이나 유리 기판에 대한 밀착성과 확산 방지성을 고려하면, 도전막의 막두께는 10nm 이상인 것이 바람직하다.
또한, 질화 가스는 화학 구조 중에 질소 원자를 포함하는 가스이면 특별히 한정되지 않으며, 질소(N2) 이외에도, NH3, 히드라진, 아민계 알킬 화합물, 아지 화합물 등을 이용하는 것도 가능하다. 이들 질화 가스는 단독으로 이용할 수도, 2종류 이상을 혼합하여 이용할 수도 있다.
투명 기판은 유리 기판에 한정되지 않고, 예를 들면 석영 기판, 플라스틱 기판을 이용할 수도 있다.
본 발명에 이용하는 실리콘층의 종류나 제조 방법은 특별히 한정되지 않으며, 예를 들면 스퍼터법이나 증착법 등으로 퇴적시킨 실리콘층(아몰퍼스 실리콘층, 폴리실리콘층) 등, TFT의 실리콘층에 이용되는 것을 폭넓게 이용할 수 있다.
본 발명에 이용하는 첨가 금속은 상술한 바와 같이, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd가 바람직하고, 이들은 1종류만을 이용하여 1종류의 첨가 금속을 포함하는 도전막을 형성할 수도 있고, 2종류 이상을 이용하여 2종류 이상의 첨가 금속을 포함하는 도전막을 형성할 수도 있다. 상기 첨가 금속 중, 본원에는 Ti와 Zr와 같은 제 4족 원소가 특히 적합하다.
이상은 게이트 전극(67, 83)이 실리콘층(61, 86)의 표면에 배치된 소위 탑 게이트형의 TFT에 대하여 설명하였으나, 본 발명은 이에 한정되는 것이 아니다.
본 발명에 따르면, 유리 기판 표면에 게이트 전극을 형성하여, 소위 바텀 게이트 형의 TFT를 제조할 수도 있다.
이하, 바텀 게이트형 TFT인 제 4예의 TFT와, 그 제조 공정에 대하여 설명한다.
도 1의 성막장치(1)의 진공조(2) 내부에, 성막 대상물로서 기판(예를 들면, 유리 기판)을 반입한다.
기판의 표면에, 상기 도 7(a)~(c)에서 설명한 공정과 같은 공정으로, 제 1 도전막과, 구리막과, 제 2 도전막을 기재한 순서대로 적층하여 도전체를 형성한다.
도 13(a)는 기판(211) 표면에 도전체(213)가 형성된 상태를 나타내고 있다.
다음으로, 도전체(213)를 사진 공정, 에칭 공정에 의해 패터닝하면, 도 13(b)에 나타내는 바와 같이, 패터닝된 도전체(213)에 의해 게이트 전극(215)과 축적 용량 전극(212)이 형성된다.
기판(211)의 게이트 전극(215)과, 축적 용량 전극(212)이 형성된 면에, CVD법 등에 의해, 질화규소막(SiN), 질화규소막(SiO2), 또는 질화산화규소막(SiON)으로 이루어지는 게이트 절연막(214)을 성막한다.
도 15는 게이트 전극(215)(또는 축적 용량 전극(212))이 배치된 부분의 확대 단면도이다.
게이트 전극(215)과 축적 용량 전극(212)은 상술한 제 1, 제 2 도전막(251, 252)과, 구리막(253)을 가지고 있다. 제 1 도전막(251)은 기판(211)과 밀착하고, 제 2 도전막(252)이 게이트 절연막(214)과 밀착하며, 제 1, 제 2 도전막(251, 252) 사이에 구리막(253)이 있다.
제 1, 제 2 도전막(251, 252)은 질소와 첨가 금속을 함유하기 때문에, 기판(211)과 게이트 절연막에 대한 밀착성이 높다. 또한, 제 1, 제 2 도전막(251, 252) 사이에 전기 저항이 낮은 구리막(253)이 배치되어 있기 때문에, 게이트 전극(215)과 축적 용량 전극(212) 전체의 전기 저항이 낮다.
게이트 절연막(214)을 형성 후, CVD법 등에 의해, 게이트 절연막(214)의 표면에, 예를 들면 아몰퍼스 실리콘으로 이루어지는 채널 반도체층(채널 영역)(216)을 형성한다(도 13(d)).
이어서, CVD법 등에 의해 채널 반도체층(216)의 표면에, 실리콘을 주성분으로 하여, 불순물을 함유하는 오믹층(217)을 형성한다(도 13(e)).
다음으로, 오믹층(217)이 형성된 기판(211)을, 도 1의 성막 장치(1)의 진공조(2) 내부에 반입하고, 상기 도전체(213)의 성막과 같은 공정으로 제 1 도전막(251)과, 구리막(253)과, 제 2 도전막(252)을 기재한 순서대로 적층하여 도전체(223)를 형성한다(도 14(a)).
다음으로, 도전체(223)와, 오믹층(217)과, 채널 반도체층(216)을 사진 공정과 에칭 공정에 의해 패터닝한다.
이 패터닝에 의해, 채널 반도체층(216)의, 게이트 전극(215) 바로 위에 위치하는 부분과, 게이트 전극(215)의 양측에 위치하는 부분을 남긴다.
또한, 그 패터닝에 의해, 오믹층(217) 및 도전체(223)의 채널 반도체층(216) 상에 위치하는 부분 중, 게이트 전극(215)의 중앙 바로 위에 위치하는 부분은 제거하고, 게이트 전극(215)의 양측에 위치하는 부분을 남긴다.
도 14(b)의 부호 225, 226은 반도체층(소스 영역)과 드레인 반도체층(드레인 영역)을 각각 나타내고 있다. 소스 반도체층(225)과 드레인 반도체층(226)은 오믹층(217)의 게이트 전극(215)의 양측에 남은 부분으로 구성되어 있다.
도 14(b)의 부호 221, 222는 소스 전극과 드레인 전극을 나타내고 있다. 소스 전극(221)과 드레인 전극(222)은 도전체(223)의 게이트 전극(215)의 양측 위치에 남은 부분으로 구성되어 있다.
다음으로, 소스 전극(221)과 드레인 전극(222)의 표면에, CVD법 등에 의해 질화규소막, 산화규소막, 또는 질화산화규소막으로 이루어지는 층간 절연막(224)을 형성한다(도 14(c)).
도 14(c)의 부호 220은 층간 절연막(224)이 형성된 상태의 박막 트랜지스터(TFT)를 나타내고 있다. 도 14(c)의 부호 210은 박막 트랜지스터를 갖는 패널을 나타내고 있다.
소스 전극(221)과 드레인 전극(222)은 게이트 전극(215)이나 축적 용량 전극(212)과 마찬가지로, 제 1, 제 2 도전막(251, 252)과 구리막(253)을 가지고 있다. 제 1 도전막(251)이 오믹층(217)에 밀착하고, 제 2 도전막(252)이 층간 절연막(224)에 밀착하며, 구리막(253)은 제 1, 제 2 도전막(251, 252) 사이에 있다.
오믹층(217)은 실리콘은 주성분으로 한다. 제 1, 제 2 도전막(251, 252)은 질소와 첨가 금속을 함유하기 때문에, 실리콘이나 절연막과의 밀착성이 높다. 따라서, 소스 전극(221)과 드레인 전극(222)은 오믹층(217)이나 층간 절연층(224)으로부터 잘 벗겨지지 않는다. 또한, 제 1, 제 2 도전막(251, 252)으로부터 오믹층(217)으로 구리가 확산되지 않는다.
이 박막 트랜지스터(220)에서는, 소스 반도체층(225)과 드레인 반도체층(226) 사이와, 소스 전극(221)과 드레인 전극(222) 사이는 게이트 전극(215) 중앙의 바로 위에 위치하는 개구(218)에 의해 서로 분리되어 있다. 그 개구(218)는 층간 절연막(224)이 충진되어 있다.
채널 반도체층(216)은 소스 및 드레인 반도체층(225, 226)과 같은 도전형이지만, 불순물 농도가 낮게 되어 있다.
소스 전극(221)과 드레인 전극(222) 사이에 전압을 인가하여, 소스 반도체층(225)과 드레인 반도체층(226) 사이에 전압이 인가된 상태에서 게이트 전극(215)에 전압을 인가하면, 채널 반도체층(216)의 게이트 절연막(214)을 통하여 게이트 전극(215)과 접촉하는 부분에 저저항인 축적층이 형성되고, 이 축적층을 통하여 소스 반도체층(225)과 드레인 반도체층(226)이 전기적으로 접속되어 전류가 흐른다.
또한, 채널 반도체층(216)은 소스 및 드레인 반도체층(225, 226)과 반대인 도전형이어도 무방하다.
이 경우, 소스 반도체층(225)과 드레인 반도체층(226) 사이에 전압이 인가된 상태에서 게이트 전극(215)에 전압을 인가하면, 채널 반도체층(216)의 게이트 절연막(214)을 통하여 게이트 전극(215)과 접촉하는 부분에 소스 및 드레인 반도체층(225, 226)와 같은 도전형의 반전층이 형성되고, 이 반전층에 의해 소스 반도체층(225)과 드레인 반도체층(226)이 전기적으로 접속되어 전류가 흐른다.
도 14(d)는 층간 절연막(224)의 드레인 전극(222) 또는 소스 전극(221)(여기에서는 드레인 전극(222)) 상의 부분과, 축적 용량 전극(212) 상의 부분을 오픈(window open)한 후, 패터닝한 투명 도전막을 층간 절연막(224) 상에 배치한 상태를 나타내고 있다.
도 14(d)의 부호 227은 투명 도전막의 박막 트랜지스터(220) 측방에 위치하는 부분으로 이루어지는 화소 전극을 나타낸다.
도 14(d)의 부호 228은 투명 도전막의 박막 트랜지스터(220) 상에 위치하는 부분으로서, 드레인 전극(222)과 접촉하는 부분으로 이루어지는 접속부를 나타내고 있다.
화소 전극(227)은 접속부(228)를 통하여 드레인 전극(222)에 전기적으로 접속되어 있으며, 소스 반도체층(225)과 드레인 반도체층(226)이 전기적으로 접속되면, 화소 전극(227)에 전류가 흐른다.
도 16의 부호 204는 TFT(220)가 형성된 기판(211)과, 패널(240) 사이에 액정(241)이 배치된 액정 표시 장치를 나타내고 있다.
패널(240)은 유리 기판(242)과, 유리 기판(242)의 표면 상에 배치된 대향 전극(245)을 가지고 있다. 대향 전극(245)과 화소 전극(227)은 액정(241)을 사이에 두고 대향하고 있다.
화소 전극(227)과 대향 전극(245) 사이에 인가하는 전압을 제어하여, 액정(241)의 광투과율을 변경할 수 있다.
또한, 액정 표시 장치(204)는 제 4예의 TFT(220) 대신, 제 1~제 3예의 TFT 중 어느 하나가 형성된 기판(211)을 이용하여 작성할 수도 있다.
전극을 구성하는 도전체(223)는 3층 구조인 것에 한정되지 않고, 소스 전극(221)과, 드레인 전극(222)과, 게이트 전극(215)과, 축적 용량 전극(212) 중, 적어도 하나 이상의 전극을 제 1 도전막(251)만으로 구성할 수도 있다.
본 발명에 의해 성막되는 도전막은 구리를 주성분으로 하고, 첨가 금속을 함유하기 때문에, 유리 기판이나, 실리콘층이나, 투명 도전막 등 여러 종류의 것에 대하여 밀착성이 높다. 따라서, 도전막의 성막 대상물도 특별히 한정되지 않는다.
예를 들면, 투명 도전막이 노출되는 성막 대성물을 이용하여, 이 투명 도전막의 표면에 도전막을 성막할 수도 있다. 또한, 유리 기판과 실리콘층이 노출하는 성막 대상물을 이용하여, 유리 기판의 표면과 실리콘층의 표면에 도전막을 형성할 수도 있다. 또한, 유리 기판과 투명 도전막과 실리콘층이 각각 노출되는 성막 대상물을 이용하여, 유리 기판의 표면과, 투명 도전막의 표면과, 실리콘층의 표면에 각각 도전막을 성막할 수도 있다.

Claims (15)

  1. 스퍼터링법에 의해, 진공 분위기 중에서 성막 대상물 표면에, 첨가 금속을 포함하는 구리 합금의 도전막을 형성하는 도전막 형성 방법으로서,
    진공 분위기 중에 성막 대상물을 배치하는 단계와;
    화학 구조 중에 질소 원자를 갖는 질화 가스를 상기 진공 분위기 중에 공급하면서, 상기 진공 분위기 중에서 상기 구리 합금의 타겟을 스퍼터링하고,
    Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 어느 1종류의 첨가 금속의 원자와, 구리 원자를 상기 타겟으로부터 방출시켜, 상기 도전막을 형성하는 단계;를 구비한 도전막 형성 방법.
  2. 제 1항에 있어서,
    표면에 실리콘층, 유리 기판, 투명 도전막 중 어느 하나 또는 둘 이상이 노출되는 상기 성막 대상물을 이용하는 도전막 형성 방법.
  3. 제 2항에 있어서,
    상기 첨가 금속으로는 Ti를 선택하고,
    상기 질화 가스로는 질소 가스를 이용하여,
    상기 진공 분위기의 전체 압력에 대한 상기 질소 가스의 분압이 0.1% 이상 50% 이하가 되도록 상기 질소 가스를 도입하고, 상기 도전막 중에 Ti를 0.1원자% 이상 20원자% 이하 함유시키는 도전막 형성 방법.
  4. 게이트 전극과, 상기 게이트 전극과 게이트 절연막을 개재하여 형성된 실리콘층 내의 드레인 영역과 소스 영역을 가지며,
    상기 게이트 전극에 전압을 인가하면, 상기 드레인 영역과 상기 소스 영역이 도통하는 박막 트랜지스터로서,
    상기 드레인 영역의 표면과, 상기 소스 영역의 표면 중 어느 한 쪽 또는 양쪽에는 구리 합금의 제 1 도전막이 형성되고,
    상기 제 1 도전막은 상기 드레인 영역과 상기 소스 영역 중 어느 한 쪽 또는 양쪽이 노출되는 성막 대상물을 진공 분위기에 배치하고,
    화학 구조 중에 질소 원자를 갖는 질화 가스를 상기 진공 분위기 중에 공급하면서, 상기 진공 분위기 중에서 구리 합금의 타겟을 스퍼터링하고,
    Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 어느 1종류의 첨가 금속의 원자와, 구리 원자를 상기 타겟으로부터 방출시켜 형성된 박막 트랜지스터.
  5. 제 4항에 있어서,
    상기 제 1 도전막은 상기 첨가 금속으로서 Ti를 0.1원자% 이상 20원자% 이하 함유하고,
    상기 제 1 도전막은 상기 진공 분위기의 전체 압력에 대한 상기 질화 가스의 분압을 0.1% 이상 50% 이하가 되도록, 질소 가스로 이루어지는 상기 질화 가스를 공급하여 형성된 박막 트랜지스터.
  6. 기판을 가지며,
    상기 기판 표면 상에는 박막 트랜지스터와 투명 도전막이 각각 배치되고,
    상기 박막 트랜지스터는 게이트 전극과, 상기 게이트 전극과 게이트 절연막을 개재하여 형성된 실리콘 층 내의 드레인 영역과 소스 영역을 가지며,
    상기 게이트 전극에 전압을 인가하면, 상기 드레인 영역과 상기 소스 영역이 도통하고, 상기 투명 도전막이 상기 소스 영역에 접속되는 박막 트랜지스터를 갖는 패널로서,
    상기 드레인 영역의 표면과, 상기 소스 영역의 표면 중 어느 한 쪽 또는 양쪽에는 구리 합금의 제 1 도전막이 형성되고,
    상기 제 1 도전막은 상기 드레인 영역과 상기 소스 영역 중 어느 한 쪽 또는 양쪽이 노출되는 성막 대상물을 진공 분위기에 배치하고,
    화학 구조 중에 질소 원자를 갖는 질화 가스를 상기 진공 분위기 중에 공급하면서, 상기 진공 분위기 중에서 구리 합금의 타겟을 스퍼터링하고,
    Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 어느 1종류의 첨가 금속의 원자와, 구리 원자를 상기 타겟으로부터 방출시켜 형성된 박막 트랜지스터를 갖는 패널.
  7. 제 6항에 있어서,
    상기 제 1 도전막은 상기 드레인 영역과 상기 투명 도전막 양쪽 모두에 밀착하는 박막 트랜지스터를 갖는 패널.
  8. 제 6항에 있어서,
    상기 첨가 금속으로는 Ti가 선택되고,
    상기 질화 가스로는 질소 가스가 이용되며,
    상기 진공 분위기의 전체 압력에 대한 상기 질소 가스의 분압이 0.1% 이상 50% 이하가 되도록 상기 질소 가스가 도입되고, 상기 제 1 도전막 중에 Ti가 0.1원자% 이상 20원자% 이하 함유된 박막 트랜지스터를 갖는 패널.
  9. 제 6항에 있어서,
    상기 제 1 도전막의 표면 상에는 상기 제 1 도전막과 전기적으로 접속된 제 2 도전막이 배치되고,
    상기 투명 도전막은 상기 제 2 도전막의 표면에 배치되며,
    상기 제 2 도전막은 상기 박막 트랜지스터와, 상기 제 1 도전막이 형성된 상태의 상기 기판을 진공 분위기에 배치하고,
    화학 구조 중에 질소 원자를 갖는 질화 가스를 상기 진공 분위기 중에 공급하면서, 상기 진공 분위기 중에서 구리 합금의 타겟을 스퍼터링하고,
    Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 어느 1종류의 첨가 금속의 원자와, 구리 원자를 상기 타겟으로부터 방출시켜 형성된 박막 트랜지스터를 갖는 패널.
  10. 제 9항에 있어서,
    상기 제 1 도전막의 표면에는 구리막이 배치되고,
    상기 성막 대상물로서, 상기 구리막이 노출되는 것을 이용하며,
    상기 제 2 도전막은 상기 구리막의 표면에 형성된 박막 트랜지스터를 갖는 패널.
  11. 제 9항에 있어서,
    상기 첨가 금속으로는 Ti가 선택되고,
    상기 질화 가스로는 질소 가스가 이용되며,
    상기 진공 분위기의 전체 압력에 대한 상기 질소 가스의 분압이 0.1% 이상 50% 이하가 되도록 상기 질소 가스가 도입되고, 상기 제 2 도전막 중에 Ti가 0.1원자% 이상 20원자% 이하 함유된 박막 트랜지스터를 갖는 패널.
  12. 실리콘층과, 유리 기판과, 투명 도전막 중, 어느 하나 또는 둘 이상에 접촉하는 도전막을 가지고,
    상기 도전막은 구리 합금인 박막 트랜지스터의 제조 방법으로서,
    상기 실리콘층과, 상기 유리 기판과, 상기 투명 기판 중 어느 하나 또는 둘 이상이 노출되는 성막 대상물을 진공 분위기에 배치한 상태에서,
    화학 구조 중에 질소 원자를 갖는 질화 가스를 상기 진공 분위기 중에 공급하면서, 상기 진공 분위기 중에서 구리 합금의 타겟을 스퍼터링하고,
    Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 어느 1종류의 첨가 금속의 원자와, 구리 원자를 상기 타겟으로부터 방출시켜 상기 도전막을 형성하는 박막 트랜지스터의 제조 방법.
  13. 제 12항에 있어서,
    상기 진공 분위기의 전체 압력에 대한 상기 질화 가스의 분압이 0.1% 이상 50% 이하가 되도록 상기 질화 가스를 도입하여, 상기 스퍼터링을 수행하는 박막 트랜지스터의 제조 방법.
  14. 실리콘층과,
    상기 실리콘층과 접촉하는 제 1 도전막과,
    상기 제 1 도전막의 표면에 형성된 구리막과,
    상기 구리막의 표면에 형성된 제 2 도전막을 가지며,
    상기 제 2 도전막에 투명 도전막이 접촉하고,
    상기 제 1, 제 2 도전막은 구리합금의 박막 트랜지스터의 제조 방법으로서,
    화학 구조 중에 질소 원자를 갖는 질화 가스를 진공 분위기 중에 공급하면서, 상기 진공 분위기 중에서 구리합금의 타겟을 스퍼터링하고,
    Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Ru, Os, Co, Ni, Bi, Ag, Zn, Sn, B, C, Al, Si, La, Ce, Pr, Nd로 이루어지는 군에서 선택되는 어느 1종류의 첨가 금속의 원자와, 구리 원자를 상기 타겟으로부터 방출시켜, 상기 제 1, 제 2 도전막 중 어느 한 쪽 또는 양쪽을 형성하는 박막 트랜지스터의 제조 방법.
  15. 제 14항에 있어서,
    상기 진공 분위기의 전체 압력에 대한 상기 질화 가스의 분압이 0.1% 이상 50% 이하가 되도록 상기 질화 가스를 도입하여 상기 스퍼터링을 수행하는 박막 트랜지스터의 제조 방법.
KR1020097003507A 2006-10-12 2007-10-12 도전막 형성 방법, 박막 트랜지스터, 박막 트랜지스터를 갖는 패널 및 박막 트랜지스터의 제조 방법 KR101067364B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-278754 2006-10-12
JP2006278754 2006-10-12

Publications (2)

Publication Number Publication Date
KR20090045255A KR20090045255A (ko) 2009-05-07
KR101067364B1 true KR101067364B1 (ko) 2011-09-23

Family

ID=39282944

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097003507A KR101067364B1 (ko) 2006-10-12 2007-10-12 도전막 형성 방법, 박막 트랜지스터, 박막 트랜지스터를 갖는 패널 및 박막 트랜지스터의 제조 방법

Country Status (7)

Country Link
US (1) US20090184322A1 (ko)
EP (1) EP2091072A4 (ko)
JP (1) JPWO2008044757A1 (ko)
KR (1) KR101067364B1 (ko)
CN (1) CN101512730A (ko)
TW (1) TW200827463A (ko)
WO (1) WO2008044757A1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5416470B2 (ja) * 2009-04-28 2014-02-12 株式会社神戸製鋼所 表示装置およびこれに用いるＣｕ合金膜
JP5420964B2 (ja) * 2009-04-28 2014-02-19 株式会社神戸製鋼所 表示装置およびこれに用いるＣｕ合金膜
JP5548396B2 (ja) 2009-06-12 2014-07-16 三菱マテリアル株式会社 薄膜トランジスタ用配線層構造及びその製造方法
KR101198312B1 (ko) * 2010-10-22 2012-11-07 주승기 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법
KR101323151B1 (ko) * 2011-09-09 2013-10-30 가부시키가이샤 에스에이치 카퍼프로덕츠 구리-망간합금 스퍼터링 타겟재, 그것을 사용한 박막 트랜지스터 배선 및 박막 트랜지스터
TW201413825A (zh) * 2012-09-17 2014-04-01 Ying-Jia Xue 薄膜電晶體的製作方法
JP6091911B2 (ja) * 2013-01-29 2017-03-08 株式会社Ｓｈカッパープロダクツ Ｃｕ−Ｍｎ合金スパッタリングターゲット材、Ｃｕ−Ｍｎ合金スパッタリングターゲット材の製造方法、および半導体素子
CN103839604A (zh) * 2014-02-26 2014-06-04 京东方科技集团股份有限公司 导电膜及其制备方法、阵列基板
CN104611677B (zh) * 2015-01-28 2018-01-19 西安交通大学 一种层界面结构可控的CuNb/Cu纳米合金薄膜制备方法
CN104701384A (zh) * 2015-04-09 2015-06-10 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示装置
US10760156B2 (en) 2017-10-13 2020-09-01 Honeywell International Inc. Copper manganese sputtering target
US11035036B2 (en) 2018-02-01 2021-06-15 Honeywell International Inc. Method of forming copper alloy sputtering targets with refined shape and microstructure
JP7339016B2 (ja) * 2019-04-24 2023-09-05 株式会社アルバック 表示装置、配線膜、配線膜製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920002376B1 (ko) * 1989-12-30 1992-03-23 삼성전관 주식회사 박막 el 표시소자
KR100365061B1 (ko) 1997-07-03 2003-04-26 모토로라 인코포레이티드 반도체소자및반도체소자제조방법
KR100413632B1 (ko) 2001-07-23 2003-12-31 학교법인 인하학원 수소 플라즈마 및 급속 열처리의 이중 전처리 단계를포함하는 구리 전착방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547760A (ja) * 1991-08-12 1993-02-26 Hitachi Ltd 半導体集積回路装置、その製造方法およびその製造に用いるスパツタターゲツト
JP2606548B2 (ja) * 1993-04-27 1997-05-07 日本電気株式会社 Ｃｕ配線およびその形成方法
JPH0790546A (ja) * 1993-09-24 1995-04-04 Sumitomo Metal Ind Ltd 半導体装置およびその製造方法
KR100186540B1 (ko) 1996-04-25 1999-03-20 구자홍 피디피의 전극 및 그 형성방법
US6219125B1 (en) * 1996-07-26 2001-04-17 Canon Kabushiki Kaisha Electrode plate, process for producing the plate, for an LCD having a laminated electrode with a metal nitride layer
JPH10133597A (ja) * 1996-07-26 1998-05-22 Canon Inc 配線基板、該配線基板の製造方法、該配線基板を備えた液晶素子及び該液晶素子の製造方法
JPH11102909A (ja) * 1997-09-29 1999-04-13 Sony Corp 銅合金配線の形成方法
JPH11288936A (ja) * 1998-04-01 1999-10-19 Ricoh Co Ltd 半導体装置の製造方法
JP3916334B2 (ja) * 1999-01-13 2007-05-16 シャープ株式会社 薄膜トランジスタ
JP4360716B2 (ja) * 1999-09-02 2009-11-11 株式会社アルバック 銅薄膜製造方法、及びその方法に用いるスパッタ装置
JP2001223365A (ja) * 2000-02-10 2001-08-17 Fujitsu Ltd 薄膜トランジスタ及びその製造方法
KR100897505B1 (ko) * 2002-11-19 2009-05-15 삼성전자주식회사 액정 표시 장치의 박막 트랜지스터 기판 및 이의 제조 방법
JP2005158887A (ja) 2003-11-21 2005-06-16 Dept Corp 回路基板及びその製造方法
JP2006077295A (ja) * 2004-09-09 2006-03-23 Tosoh Corp Ｃｕ合金配線材料及びＣｕ合金スパッタリングターゲット
TWI242290B (en) * 2004-11-22 2005-10-21 Au Optronics Corp Fabrication method of thin film transistor
KR20060062913A (ko) * 2004-12-06 2006-06-12 삼성전자주식회사 표시 장치용 배선과 상기 배선을 포함하는 박막트랜지스터 표시판 및 그 제조 방법
EP1937865A4 (en) * 2005-10-18 2012-12-12 Southwest Res Inst EROSION RESISTANT COATINGS

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920002376B1 (ko) * 1989-12-30 1992-03-23 삼성전관 주식회사 박막 el 표시소자
KR100365061B1 (ko) 1997-07-03 2003-04-26 모토로라 인코포레이티드 반도체소자및반도체소자제조방법
KR100413632B1 (ko) 2001-07-23 2003-12-31 학교법인 인하학원 수소 플라즈마 및 급속 열처리의 이중 전처리 단계를포함하는 구리 전착방법

Also Published As

Publication number Publication date
TW200827463A (en) 2008-07-01
EP2091072A1 (en) 2009-08-19
EP2091072A4 (en) 2015-07-15
JPWO2008044757A1 (ja) 2010-02-18
US20090184322A1 (en) 2009-07-23
WO2008044757A1 (en) 2008-04-17
KR20090045255A (ko) 2009-05-07
CN101512730A (zh) 2009-08-19

Similar Documents

Publication Publication Date Title
KR101067364B1 (ko) 도전막 형성 방법, 박막 트랜지스터, 박막 트랜지스터를 갖는 패널 및 박막 트랜지스터의 제조 방법
KR101064144B1 (ko) 도전막 형성 방법, 박막 트랜지스터, 박막 트랜지스터를 갖는 패널 및 박막 트랜지스터의 제조 방법
JP5017282B2 (ja) 配線膜の形成方法
TWI324394B (en) Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices
TWI395270B (zh) 配線膜之形成方法、電晶體及電子裝置
CN102804352B (zh) 布线层结构及其制造方法
WO2010013636A1 (ja) 配線膜、薄膜トランジスタ、ターゲット、配線膜の形成方法
KR20180133455A (ko) 적층 배선막 및 박막 트랜지스터 소자
CN103782374B (zh) 显示装置用配线结构
CN103201839B (zh) 沉积薄膜电极与薄膜堆迭的方法
JP2008124450A (ja) ターゲット、成膜方法、薄膜トランジスタ、薄膜トランジスタ付パネル、薄膜トランジスタの製造方法、及び薄膜トランジスタ付パネルの製造方法
JP2009280834A (ja) ターゲット、配線膜形成方法、薄膜トランジスタの製造方法
JP2008112989A (ja) ターゲット、成膜方法、薄膜トランジスタ、薄膜トランジスタ付パネル、及び薄膜トランジスタの製造方法
JP2012222166A (ja) 配線膜、薄膜トランジスタ、ターゲット、配線膜の形成方法
JP5424876B2 (ja) 薄膜トランジスタ製造方法、液晶表示装置製造方法、電極形成方法
JP2008306043A (ja) 配線膜の形成方法、トランジスタ、及び電子装置
JP2009038284A (ja) 薄膜トランジスター
TW202041688A (zh) 銅合金靶材

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140825

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150827

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160905

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170831

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180712

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190906

Year of fee payment: 9