TW202041688A - 銅合金靶材 - Google Patents

銅合金靶材 Download PDF

Info

Publication number
TW202041688A
TW202041688A TW109106377A TW109106377A TW202041688A TW 202041688 A TW202041688 A TW 202041688A TW 109106377 A TW109106377 A TW 109106377A TW 109106377 A TW109106377 A TW 109106377A TW 202041688 A TW202041688 A TW 202041688A
Authority
TW
Taiwan
Prior art keywords
film
cap
alloy
cap film
copper alloy
Prior art date
Application number
TW109106377A
Other languages
English (en)
Inventor
高澤悟
Original Assignee
日商愛發科股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商愛發科股份有限公司 filed Critical 日商愛發科股份有限公司
Publication of TW202041688A publication Critical patent/TW202041688A/zh

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C9/00—Alloys based on copper
    • C22C9/01—Alloys based on copper with aluminium as the next major constituent
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C9/00—Alloys based on copper
    • C22C9/06—Alloys based on copper with nickel or cobalt as the next major constituent
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C9/00—Alloys based on copper
    • C22C9/10—Alloys based on copper with silicon as the next major constituent
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Liquid Crystal (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

電極膜(32、51、52)和配線膜(35)，係於主體膜(39、49)上配置有Cap膜(38、48)，主體膜(39、49)之電阻值，係被設為較Cap膜(38、48)更小。Cap膜(38、48)，係藉由以Cap膜用合金所構成的本發明之銅合金靶材(88c)的濺鍍而被形成。Cap膜用合金，係當將Cap膜用合金之原子數設為100at%時，含有超過50at%的Cu，在含有0.5at%以上的Al之情況時，係含有：含有由0.5at%以上的Mg與0.5at%以上的Si與3at%以上的Ni所成之三種的金屬材料中之至少一種以上的金屬材料之添加金屬，或者是含有0.5at%以上的Ca作為添加金屬。Cap膜(38、48)與於Cap膜(38、48)上藉由CVD法而被形成的Si氧化物薄膜之間的密著力為大，而不會剝離。

Description

銅合金靶材
本發明，係有關於在微小之半導體裝置中所被使用的配線膜之領域，特別是，係有關於與基板相接觸之電極層或配線膜之技術領域。
FPD(平面面板顯示器)或薄膜太陽能電池等之近年所製造的電性製品，係需要在廣面積的基板上配置TFT，因此，係需要在大面積之基板上形成成為TFT之閘極絕緣膜的Si氧化物薄膜(SiOx )、或成為TFT之保護膜的Si氧化物薄膜。
並且，近年來，為了在大面積的FPD之中使亮度均一，於基板上之配線膜中係使用有低電阻之Cu薄膜，而開發出提昇Cu薄膜與基板之間的密著力之技術、和提昇Cu薄膜與半導體層之間的密著力之技術。
被使用於閘極絕緣膜或保護膜的Si氧化物薄膜，係被形成在已形成有配線膜的基板上，因此，係使用有能夠以低溫而成膜的CVD方法，但是，為了提昇TFT的性能和保護膜的特性，係期望盡可能地提高以CVD所致之Si氧化物薄膜的形成溫度。
在以CVD法形成Si氧化物薄膜時，係於原料氣體中添加有O2 氣體或N2 O氣體，或者是在化學反應中使氧游離，若是配線膜中之Cu被氧化，則會在Si氧化物薄膜與Cu薄膜之間產生剝離。
又，若是於原料氣體中使用有SiH4 氣體等之矽烷系氣體，則Si會擴散至配線膜中，而在Si氧化物薄膜與配線膜之間產生剝離。
因此，雖然開發出以使CuNi薄膜層積於純Cu薄膜上，並使Si氧化物薄膜被形成於CuNi薄膜的表面的方式來防止剝離的技術，但是，仍存在有未能充分防止剝離的問題。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2017-208533號公報
[發明所欲解決之問題]
本發明，係為了解決上述先前技術之問題而創作者，其目的為，提供一種對於Si氧化物薄膜的密著性為高之配線膜、用以形成該配線膜之銅合金靶材、以及使用有該配線膜之半導體元件。 [用以解決問題之手段]
本發明，係一種銅合金靶材，其係由Cap膜用合金所成，當將前述Cap膜用合金之原子數設為100at%時，前述Cap膜用合金，係含有超過50at%的Cu與添加金屬與0.5at%以上的Al，前述添加金屬，係含有由0.5at%以上的Mg與0.5at%以上的Si與3at%以上的Ni所成之三種的金屬材料中之至少一種以上的金屬材料。 又，於本發明之銅合金靶材中，前述添加金屬，係為0.5at%以上未滿7at%的Mg。 又，於本發明之銅合金靶材中，前述添加金屬，係為0.5at%以上未滿15at%的Si。 又，於本發明之銅合金靶材中，前述添加金屬，係為3at%以上未滿50at%的Ni。 再者，本發明係一種銅合金靶材，其係由Cap膜用合金所成，當將前述Cap膜用合金之原子數設為100at%時，前述Cap膜用合金，係含有超過50at%的Cu與0.5at%以上的Ca。 [發明效果]
由於Cap膜與Si氧化物膜之間的密著性係為高，因此，配線膜與Si氧化物膜不會剝離即可。
由於使用於本發明的Cap膜係為Cu合金，因此配線膜係可藉由一次的蝕刻來作圖案化。
第1圖之符號2，係為本發明之實施例的液晶顯示裝置，並將本發明之第一例的TFT 11之剖面圖作展示。
若對此TFT 11作說明，則該TFT 11，係具有閘極電極膜32。閘極電極膜32，係為細長，且被配置於由玻璃或是樹脂中之任一者或兩者所成的基板31之表面。亦包含有：在構成此基板31的材料中，係於樹脂中含有玻璃纖維，其結果成為以由樹脂與玻璃所成之材料所形成的基板。
在閘極電極膜32上，係至少涵蓋寬幅方向地而被配置有由Si氧化物(SiOx )所成之閘極絕緣膜33。在閘極絕緣膜33上，係在閘極電極膜32之寬幅方向兩端上以超出閘極電極膜32的長度而被配置有半導體層34，閘極電極膜32，係被構成為位置在半導體層34的其中一端與另一端之間，在半導體層34之單側上係配置有源極電極膜51，在相反側上係配置有汲極電極膜52。
在源極電極膜51與汲極電極膜52之間，係被設置有凹部55，藉由此凹部55，源極電極膜51與汲極電極膜52係被作電性分離，而被構成為，能夠對源極電極膜51與汲極電極膜52之間施加相異的電壓。
在源極電極膜51上、和汲極電極膜52上、以及其之間的凹部55上，係被形成有由Si氧化物所成之保護絕緣膜41，保護絕緣膜41，在此係作為保護膜而被使用。
若是將半導體層34中之源極電極膜51所作了接觸的部分與其周圍設為源極區域71，將汲極電極膜52所作了接觸的部分與其周圍設為汲極區域72，並將源極區域71與汲極區域72之間設為通道區域73，則如果在對源極電極膜51與汲極電極膜52之間施加了電壓的狀態下對閘極電極膜32施加閘極電壓而於通道區域73形成通道層，則源極區域71與汲極區域72會藉由通道層而以低電阻來被連接，其結果，源極電極膜51與汲極電極膜52係被作電性連接，而使TFT 11導通。
在此，通道區域73之半導體的極性，係與源極區域71之半導體的極性和汲極區域72之半導體的極性同極性，通道層的極性，係為與通道區域73之半導體的極性同極性。
但是，於本發明中亦包含有通道區域73之半導體的極性係與源極區域71之半導體的極性和汲極區域72之半導體的極性相異，而通道層的極性成為與源極區域71之半導體的極性和汲極區域72之半導體的極性同極性之情況。
若是停止閘極電壓之施加，則通道層係消滅，源極電極膜51與汲極電極膜52之間係成為高電阻，而被作電性分離。
在液晶顯示部12處，係被配置有像素電極82，在像素電極82上，係被配置有液晶83。在液晶83上，係配置有上部電極81，若是對像素電極82與上部電極81之間施加電壓，則通過液晶83之光的偏光性會被變更，而使偏光濾鏡(未圖示)之光通過性被作控制。
像素電極82，係被與源極電極膜51或汲極電極膜52(在此係為汲極電極膜52)作電性連接，並藉由使TFT 11作ON、OFF，而進行對於像素電極82之電壓施加的開始、結束。
在此，像素電極82，係由被與汲極電極膜52作了連接的透明導電層42之一部分所成。透明導電層42係以例如ITO所構成。
在透明導電層42之下方，係被配置有配線膜35。
此配線膜35與閘極電極膜32，係分別具有低電阻的主體膜39、和被配置在主體膜39上且電阻率較主體膜39更大的Cap膜38，又，源極電極膜51與汲極電極膜52，也分別具有低電阻的主體膜49、和被配置在主體膜49上且電阻率較主體膜49更大的Cap膜48。
若是對此TFT 11之製造工程作說明，則參照第6圖，符號80係為濺鍍裝置，藉由此濺鍍裝置80而形成閘極電極膜32與配線膜35，以及源極電極膜51與汲極電極膜52。
濺鍍裝置80係具有真空槽89，於真空槽89的內部，係配置有第一～第三陰極電極86a～86c，於第一陰極電極86a，係配置有由密著層用合金所成之第一靶材88a，於第二陰極電極86b，係配置有由純銅所成之第二靶材88b，於第三陰極電極86c，係配置有由Cap膜用合金所成之銅合金靶材88c。
銅合金靶材88c，係為由Cap膜用合金所成之銅合金靶材，準備有使含有鋁原子(Al)之Cap膜用合金被作了成形的銅合金靶材、以及使含有鈣原子(Ca)之Cap膜用合金被作了成形的銅合金靶材之二種類。
含有Al之Cap膜用合金，係當將Cap膜用合金之原子數設為100at%時，含有超過50at%的銅原子(Cu)與添加金屬與0.5at%以上的Al，添加金屬，係含有由0.5at%以上的鎂原子(Mg)與0.5at%以上的矽原子(Si)與3at%以上的鎳原子(Ni)所成之三種的金屬材料中之至少一種以上的金屬材料。
含有Ca之Cap膜用合金，係為當將Cap膜用合金之原子數設為100at%時，含有超過50at%的Cu與0.5at%以上的Ca之銅合金靶材。
於此例中，使二種類之Cap膜用合金中之任一者的Cap膜用合金被作了成形的銅合金靶材，係作為銅合金靶材88c而被配置於濺鍍裝置80的真空槽89之內部。
真空槽89，係藉由真空排氣裝置86而被作真空排氣，在濺鍍時，係將由Ar氣體等之稀有氣體所成之濺鍍氣體從氣體源87導入至真空槽89的內部，並藉由第一～第三濺鍍電源85a～85c來對第一～第三陰極電極86a～86c施加濺鍍電壓，而開始第一靶材88a、第二靶材88b與銅合金靶材88c的濺鍍。
將基板31搬入至真空槽89的內部，並將身為成膜對象物的基板31搬入至濺鍍裝置80之真空槽89的內部，使搬入後的基板31依序與第一、第二靶材88a、88b相面對，藉由第一靶材88a的濺鍍而形成密著層，藉由第二靶材88b的濺鍍而於密著層上形成低電阻層，而於基板31上形成由密著層與低電阻層所成之身為二層構造的低電阻層之主體膜。
接著，將形成有主體膜的基板31藉由銅合金靶材88c的濺鍍而於主體膜上形成Cap膜。Cap膜係與低電阻層接觸。
第2圖(a)之符號36，係代表密著層，符號37，係代表低電阻層，符號39，係代表主體膜。符號38，係代表Cap膜。
當形成各薄膜36～38時，在真空槽89的內部，氧氣或於化學構造中具有氧原子的氣體並不會被導入，而成為於各薄膜36～38中不含有氧。
接著，如第2圖(b)所示般地，若是於Cap膜38上形成作了圖案化之阻劑膜44，並將形成有主體膜39與Cap膜38的基板31，浸漬於將Cu作蝕刻的蝕刻液中，則阻劑膜44與露出於阻劑膜44之間的部分之Cap膜38，係會藉由相同的蝕刻液而被蝕刻，而後，藉由Cap膜38之蝕刻而被露出的部分之主體膜39，係藉由與將Cap膜38作了蝕刻的蝕刻液相同的蝕刻液而被蝕刻。
第2圖(c)，係展示該狀態，主體膜39與Cap膜38係被作部分性地去除，並藉由剩餘的部分，而在基板31上形成有閘極電極膜32與配線膜35。
閘極電極膜32與配線膜35所位在的部分以外之基板31的表面係被露出，在去除了阻劑膜44之後，將基板31搬入至CVD裝置內，並使基板31昇溫至200℃以上350℃以下的溫度，在CVD裝置之中導入矽烷氣體作為原料氣體，並導入氧氣作為反應氣體，且，導入氬氣作為稀釋氣體，而使原料氣體與反應氣體作化學反應(CVD法)。
若是藉由化學反應而產生Si氧化物，則如第3圖(a)所示般地，Si氧化物會被堆積在基板31的表面、與閘極電極膜32的表面、以及配線膜35的表面，而形成由Si氧化物薄膜所成之閘極絕緣膜33。
接著，使基板31移動至其他的成膜裝置，在閘極絕緣膜33上，形成由半導體材料(例如Si半導體或氧化物半導體)所成之薄膜，並進行圖案化，而於閘極絕緣膜33上，形成如第3圖(b)所示般之半導體層34。
將形成有半導體層34的基板31搬入至濺鍍裝置80之真空槽89的內部，並將第一靶材88a、第二靶材88b以及銅合金靶材88c進行濺鍍，如第3圖(c)所示般地，於半導體層34上形成密著層46，於密著層46上形成低電阻層47，在得到由密著層46與低電阻層47所成之主體膜49之後，於主體膜49上形成Cap膜48。Cap膜48係與低電阻層47接觸。
接著，將由主體膜49與Cap膜48所成之金屬層進行圖案化，如第4圖(a)所示般地，形成源極電極膜51與汲極電極膜52。源極電極膜51與汲極電極膜52，係分別具有主體膜49與Cap膜48，源極電極膜51係與源極區域71接觸，汲極電極膜52係與汲極區域72接觸。
源極電極膜51與汲極電極膜52，係位置在半導體層34中之寬幅方向單側上與其相反側上，而閘極電極膜32和與閘極電極膜32接觸的閘極絕緣膜33係位置在此兩側之間。
將此狀態的基板31搬入至CVD裝置內，並使基板31昇溫至250℃以上350℃以下的溫度，於CVD裝置的內部，將矽烷氣體作為原料氣體，將氧氣作為反應氣體，並將氬氣作為稀釋氣體來導入，藉由CVD法使Si氧化物作堆積，進行圖案化，而如第4圖(b)所示般地，得到由Si氧化物所成之保護絕緣膜41。
於保護絕緣膜41，係藉由圖案化而形成有作為通孔或接觸孔等而被作使用的連接孔43，於連接孔43的底面，係使汲極電極膜52、源極電極膜51或者是配線膜35等所具有的Cap膜38、48之表面露出，並在該狀態下，於保護絕緣膜41上形成有被作了圖案化的透明導電層。第5圖之符號42，係為被作了圖案化的透明導電層，符號82，係代表藉由透明導電層42所構成的像素電極。
而，若是液晶83與上部電極81在後續工程中被配置於像素電極82上，則可得到第1圖所示之液晶顯示裝置2。
依據以上內容，TFT 11，係在閘極電極膜32的表面與配線膜35的表面藉由CVD法來形成有由Si氧化物所成之閘極絕緣膜33，又，在汲極電極膜52的表面與源極電極膜51的表面藉由CVD法來形成有由Si氧化物所成之保護絕緣膜41。保護絕緣膜41或閘極絕緣膜33，係與Cap膜38、48接觸，而可防止Cap膜38、48中之Cu的氧化或對於Cap膜38、48中之Si的擴散，因此，可防止閘極絕緣膜33與閘極電極膜32及配線膜35之間的剝離、以及保護絕緣膜41與源極電極膜51及汲極電極膜52之間的剝離。 [實施例1]
＜剝離試驗＞ 製造相異的組成之由Cap膜用合金所成的複數個銅合金靶材，並於濺鍍裝置80而作為銅合金靶材來依序作配置。
首先，將由Cu合金或是純Cu所成之第一、第二靶材進行濺鍍，將由密著層與低電阻層所成之主體膜形成於玻璃基板的表面，接著，將被配置於濺鍍裝置80的銅合金靶材進行濺鍍，於主體膜上形成Cap膜，而得到由主體膜與Cap膜所成之配線膜。
使形成有配線膜的玻璃基板昇溫，並導入原料氣體與氧氣與稀釋氣體來作化學反應，而使由Si氧化物所成之絕緣膜與Cap膜接觸並形成於Cap膜上。
將玻璃基板上之由配線膜與絕緣膜所成之二層膜切割成1cm×1cm的正方形，形成100個由二層膜的小片所成之正方形的格，於各格上貼附接著膠帶，接著，將接著膠帶從二層膜剝離。
此時，針對各Cap膜用合金之組成之每一者而分別計數出在配線膜與絕緣膜之間而發生了剝離的格之數目。
將剝離個數為0/100的情況判斷為良品(○)，將1/100以上10/100以下的情況判斷為普通品(△)，將11/100以上49/100以下判斷為不能使用(×)，將50/100以上判斷為不良品(××)。
將剝離試驗結果展示於下述表1～表4。
＜Cu-Al-Mg＞ 製成當將Cap膜用合金之原子數設為100at%時，係含有Al為0at%以上25at%以下的範圍，作為添加金屬而含有身為金屬材料的Mg為0.5at%以上7at%以下的範圍之Cap膜用合金來製造銅合金靶材，藉由濺鍍而於主體膜上形成Cap膜，並藉由200℃以上350℃以下的溫度範圍之CVD法而於Cap膜上形成絕緣膜，並進行剝離試驗。
將由Al含有率及Mg含有率與CVD的溫度所成之成膜條件、以及與各成膜條件相對應之剝離試驗結果記載於下述表1。
Figure 02_image001
依據表1，由於只要Cap膜，係含有Al為0.5at%以上、含有Mg為0.5at%以上，則全部皆成為良品，因此為理想。
另外，在含有Al為25at%以上的情況、或含有Mg為7at%以上的情況時，以目前的技術並無法製成銅合金靶材。因此，雖然只要含有Mg為未滿7at%的範圍即可，但是，存在有即使是7at%以上也能夠形成銅合金靶材的可能性，因此，並不被限定於未滿7at%。
＜Cu-Al-Si＞ 接著，製成當將Cap膜用合金之原子數設為100at%時，含有Al為0at%以上25at%以下的範圍，作為添加金屬而含有身為金屬材料的Si為0.5at%以上15at%以下的範圍之Cap膜用合金來製造銅合金靶材，藉由濺鍍而於主體膜上形成Cap膜，並藉由200℃以上350℃以下的溫度範圍之CVD法而於Cap膜上形成絕緣膜，並進行剝離試驗。
將由Al含有率及Si含有率與CVD的溫度所成之成膜條件、以及與各成膜條件相對應之剝離試驗結果記載於下述表2。
Figure 02_image003
依據表2，由於只要含有Al為0.5at%以上、含有Si為0.5at%以上，則全部皆成為良品，因此為理想。
另外，在含有Al為25at%以上的情況、或含有Si為15at%以上的情況時，以目前的技術並無法製成銅合金靶材。因此，雖然只要含有Si為未滿15at%的範圍即可，但是，存在有即使是15at%以上也能夠形成銅合金靶材的可能性，因此，並不被限定於未滿15at%之範圍。
＜Cu-Al-Ni＞ 製成當將Cap膜用合金之原子數設為100at%時，含有Al為0at%以上25at%以下的範圍，作為添加金屬而含有身為金屬材料的Ni為3at%以上50at%以下的範圍之Cap膜用合金來製造銅合金靶材，藉由濺鍍而於主體膜上形成Cap膜，並藉由200℃以上350℃以下的溫度範圍之CVD法而於Cap膜上形成絕緣膜，並進行剝離試驗。
將由Al含有率及Ni含有率與CVD的溫度所成之成膜條件、以及與各成膜條件相對應之剝離試驗結果記載於下述表3。
Figure 02_image005
依據表3，由於只要含有Al為0.5at%以上、含有Ni為3at%以上，則全部皆成為良品，因此為理想。
另外，在含有Al為25at%以上的情況、或含有Ni為50at%以上的情況時，以目前的技術並無法製成銅合金靶材。因此，只要含有Ni為未滿50at%之範圍即可。
＜Cu-Ca＞ 製成當將Cap膜用合金之原子數設為100at%時，作為添加金屬而含有身為金屬材料的Ca為0at%以上10at%以下的範圍之Cap膜用合金來製造銅合金靶材，藉由濺鍍而於主體膜上形成Cap膜，並藉由200℃以上350℃以下的溫度範圍之CVD法而於Cap膜上形成絕緣膜，並進行剝離試驗。
將由Cu含有率與CVD的溫度所成之成膜條件、以及與各成膜條件相對應之剝離試驗結果記載於下述表4。
Figure 02_image007
依據表4，由於只要含有Ca為0.5at%以上，則全部皆成為良品，因此為理想。
另外，若是含有Ca為7at%以上，則以目前的技術並無法製成銅合金靶材。因此，雖然只要含有Ca為未滿7at%的範圍即可，但是，存在有即使含有7at%以上也能夠形成銅合金靶材的可能性，因此，並不被限定於未滿7at%之範圍。
＜Cu-Al＞ 作為比較例，製成當將Cap膜用合金之原子數設為100at%時，含有Al為0at%以上25at%以下的範圍之Cap膜用合金來製造銅合金靶材，藉由濺鍍而於主體膜上形成Cap膜，並藉由200℃以上350℃以下的溫度範圍之CVD法而於Cap膜上形成絕緣膜，並進行剝離試驗。
將由Al含有率與CVD的溫度所成之成膜條件、以及與各成膜條件相對應之剝離試驗結果記載於下述表5。
Figure 02_image009
若是含有Al為0.5at%以上，則不會產生不能使用品或不良品，雖然可得到能夠承受實際使用的配線膜與絕緣膜，但是，都是普通品，而未能得到良品。因而，得知當僅添加有Al時，無法得到理想的範圍。
另外，若是添加Al為25at%以上，則以目前的技術並無法製成銅合金靶材。
＜結論＞ 依據以上內容，由Cap膜用合金所成之銅合金靶材，係只要是當將Cap膜用合金之原子數設為100at%時，含有超過50at%的Cu與添加金屬與0.5at%以上的Al，添加金屬，係含有由0.5at%以上的Mg與0.5at%以上的Si與3at%以上的Ni所成之三種的金屬材料中之至少一種以上的金屬材料即可。
又，由Cap膜用合金所成之銅合金靶材，係亦可當將Cap膜用合金之原子數設為100at%時，Cap膜用合金，係含有超過50at%的Cu與0.5at%以上的Ca。
將銅合金靶材進行濺鍍所得之Cap膜的組成，係與銅合金靶材的組成相同，在半導體元件中，上述組成的配線膜，係可使用於閘極電極膜、源極電極膜、或是汲極電極膜、或將該等電極膜彼此作連接的配線膜。
另外，針對與本發明不同之其他的發明，依據上述說明與實施例的記載，第1，係可得到配線膜之發明，該配線膜，係具有：由Cap膜用合金所成之Cap膜、和電阻率較前述Cap膜更小的主體膜，且被設為前述Cap膜與前述主體膜之層積構造，當將前述Cap膜用合金之原子數設為100at%時，前述Cap膜用合金，係含有超過50at%的Cu與添加金屬與0.5at%以上的Al，前述添加金屬，係含有由0.5at%以上的Mg與0.5at%以上的Si與3at%以上的Ni所成之三種的金屬材料中之至少一種以上的金屬材料，前述Cap膜，係與含有Si氧化物的絕緣膜接觸。
又，第2，係可得到配線膜之發明，該配線膜，係具有：由Cap膜用合金所成之Cap膜、和電阻率較前述Cap膜更小的主體膜，且被設為前述Cap膜與前述主體膜之層積構造，當將前述Cap膜用合金之原子數設為100at%時，前述Cap膜用合金，係含有超過50at%的Cu與0.5at%以上的Ca。
又，第3，係可得到半導體裝置之發明，該半導體裝置，係具有：半導體層、和閘極絕緣膜，係被配置成與前述半導體層接觸、以及閘極電極膜，係隔著前述閘極絕緣膜來與前述半導體層相對向，在前述半導體層中，係在與前述閘極電極膜相對向的部分設置有通道區域，於前述通道區域的兩側設置有源極區域與汲極區域，於前述源極區域與前述汲極區域處，源極電極膜和汲極電極膜係分別作接觸，前述閘極電極膜，係具有：由Cap膜用合金所成之Cap膜、和電阻率較前述Cap膜更小的主體膜，且被設為前述Cap膜與前述主體膜之層積構造，當將前述Cap膜用合金之原子數設為100at%時，前述Cap膜用合金，係含有超過50at%的Cu與添加金屬與0.5at%以上的Al，於前述添加金屬中，係含有由0.5at%以上的Mg與0.5at%以上的Si與3at%以上的Ni所成之三種的金屬材料中之至少一種以上的金屬材料，前述閘極絕緣膜係含有Si氧化物，於前述閘極絕緣膜處係接觸到前述Cap膜。
又，第4，係可得到半導體裝置之發明，該半導體裝置，係具有：半導體層、和閘極絕緣膜，係被配置成與前述半導體層接觸、以及閘極電極膜，係隔著前述閘極絕緣膜來與前述半導體層相對向，在前述半導體層中，係在與前述閘極電極膜相對向的部分設置有通道區域，於前述通道區域的兩側設置有源極區域與汲極區域，於前述源極區域與前述汲極區域處，源極電極膜和汲極電極膜係分別作接觸，前述閘極電極膜，係具有：由Cap膜用合金所成之Cap膜、和電阻率較前述Cap膜更小的主體膜，且被設為前述Cap膜與前述主體膜之層積構造，當將前述Cap膜用合金之原子數設為100at%時，前述Cap膜用合金，係含有超過50at%的Cu與0.5at%以上的Ca，前述閘極絕緣膜係含有Si氧化物，於前述閘極絕緣膜處係接觸到前述Cap膜。
又，第5，係可得到半導體裝置之發明，該半導體裝置，係具有：半導體層、和閘極絕緣膜，係被配置成與前述半導體層接觸、以及閘極電極膜，係隔著前述閘極絕緣膜來與前述半導體層相對向，在前述半導體層中，係在與前述閘極電極膜相對向的部分設置有通道區域，於前述通道區域的兩側設置有源極區域與汲極區域，於前述源極區域與前述汲極區域處，源極電極膜之單面和汲極電極膜之單面係分別作接觸，前述源極電極膜之相反面與前述汲極電極膜之相反面，係與絕緣膜相接觸，前述源極電極膜與前述汲極電極膜之任一者或兩者的電極膜，係具有：由Cap膜用合金所成之Cap膜、和電阻率較前述Cap膜更小的主體膜，且被設為前述Cap膜與前述主體膜之層積構造，當將前述Cap膜用合金之原子數設為100at%時，前述Cap膜用合金，係含有超過50at%的Cu與添加金屬與0.5at%以上的Al，於前述添加金屬中，係含有由0.5at%以上的Mg與0.5at%以上的Si與3at%以上的Ni所成之三種的金屬材料中之至少一種以上的金屬材料，前述絕緣膜係含有Si氧化物，前述Cap膜係與前述絕緣膜相接觸。
又，第6，係可得到半導體裝置之發明，該半導體裝置，係具有：半導體層、和閘極絕緣膜，係被配置成與前述半導體層接觸、以及閘極電極膜，係隔著前述閘極絕緣膜來與前述半導體層相對向，在前述半導體層中，係在與前述閘極電極膜相對向的部分設置有通道區域，於前述通道區域的兩側設置有源極區域與汲極區域，於前述源極區域與前述汲極區域處，源極電極膜之單面和汲極電極膜之單面係分別作接觸，前述源極電極膜之相反面與前述汲極電極膜之相反面，係與絕緣膜相接觸，前述源極電極膜與前述汲極電極膜之任一者或兩者的電極膜，係具有：由Cap膜用合金所成之Cap膜、和電阻率較前述Cap膜更小的主體膜，且被設為前述Cap膜與前述主體膜之層積構造，當將前述Cap膜用合金之原子數設為100at%時，前述Cap膜用合金，係含有超過50at%的Cu與0.5at%以上的Ca，前述絕緣膜係含有Si氧化物，前述Cap膜係與前述絕緣膜相接觸。
又，第7，係可得到液晶顯示裝置之發明，該液晶顯示裝置，係具有：基板、和配線膜，係被設置於前述基板表面、和像素電極層，係被配置於前述基板上、和液晶，係被配置於前述像素電極層上、以及上部電極層，係被配置於前述液晶上，前述像素電極層，係被與前述配線膜作電性連接，前述配線膜，係具有：由Cap膜用合金所成之Cap膜、和電阻率較前述Cap膜更小的主體膜，當將前述Cap膜用合金之原子數設為100at%時，前述Cap膜用合金，係含有超過50at%的Cu與添加金屬與0.5at%以上的Al，前述添加金屬，係含有由0.5at%以上的Mg與0.5at%以上的Si與3at%以上的Ni所成之三種的金屬材料中之至少一種以上的金屬材料，前述Cap膜，係與含有Si氧化物的絕緣膜相接觸。
又，第8，係可得到液晶顯示裝置之發明，該液晶顯示裝置，係具有：基板、和配線膜，係被設置於前述基板表面、和像素電極層，係被配置於前述基板上、和液晶，係被配置於前述像素電極層上、以及上部電極層，係被配置於前述液晶上，前述像素電極層，係被與前述配線膜作電性連接，前述配線膜，係具有：由Cap膜用合金所成之Cap膜、和電阻率較前述Cap膜更小的主體膜，當將前述Cap膜用合金之原子數設為100at%時，前述Cap膜用合金，係含有超過50at%的Cu與0.5at%以上的Ca，前述Cap膜，係與含有Si氧化物的絕緣膜相接觸。
於以上所說明的第1、3、5、7之發明中，係可得到前述添加金屬為0.5at%以上未滿7at%的Mg之發明。 又，於第1、3、5、7之發明中，係可得到前述添加金屬為0.5at%以上未滿15at%的Si之發明。
於第1、3、5、7之發明中，係可得到前述添加金屬為3at%以上未滿50at%的Ni之發明。 在Cap膜上，藉由CVD法而使Si氧化物薄膜密著於Cap膜地被作形成。
11:TFT 35:配線膜 31:基板 32:閘極電極膜 33:閘極絕緣膜 34:半導體層 36:密著層 37:低電阻層 41:保護絕緣膜 43:連接孔 51:源極電極膜 52:汲極電極膜 71:源極區域 72:汲極區域 73:通道區域 81:上部電極 82:像素電極 83:液晶 88c:銅合金靶材
[第1圖]係用以對本發明之其中一例的半導體裝置與本發明之其中一例的液晶顯示裝置作說明的剖面圖 [第2圖](a)～(c)：係用以對本發明之其中一例的半導體裝置與本發明之其中一例的液晶顯示裝置之製造工程作說明的剖面圖(1) [第3圖](a)～(c)：係用以對本發明之其中一例的半導體裝置與本發明之其中一例的液晶顯示裝置之製造工程作說明的剖面圖(2) [第4圖](a)、(b)：係用以對本發明之其中一例的半導體裝置與本發明之其中一例的液晶顯示裝置之製造工程作說明的剖面圖(3) [第5圖]係用以對本發明之其中一例的半導體裝置與本發明之其中一例的液晶顯示裝置之製造工程作說明的剖面圖(4) [第6圖]係使用有本發明之銅合金靶材的濺鍍裝置
2:液晶顯示裝置
11:TFT
12:液晶顯示部
35:配線膜
31:基板
32:閘極電極膜
33:閘極絕緣膜
34:半導體層
36:密著層
37:低電阻層
38:Cap膜
39:主體膜
41:保護絕緣膜
42:透明導電層
43:連接孔
46:密著層
47:低電阻層
48:Cap膜
49:主體膜
51:源極電極膜
52:汲極電極膜
55:凹部
71:源極區域
72:汲極區域
73:通道區域
81:上部電極
82:像素電極
83:液晶

Claims (5)

  1. 一種銅合金靶材，其係由Cap膜用合金所成， 當將前述Cap膜用合金之原子數設為100at%時，前述Cap膜用合金，係含有超過50at%的Cu與添加金屬與0.5at%以上的Al， 前述添加金屬，係含有由0.5at%以上的Mg與0.5at%以上的Si與3at%以上的Ni所成之三種的金屬材料中之至少一種以上的金屬材料。
  2. 如請求項1所記載之銅合金靶材，其中，前述添加金屬，係為0.5at%以上未滿7at%的Mg。
  3. 如請求項1所記載之銅合金靶材，其中，前述添加金屬，係為0.5at%以上未滿15at%的Si。
  4. 如請求項1所記載之銅合金靶材，其中，前述添加金屬，係為3at%以上未滿50at%的Ni。
  5. 一種銅合金靶材，其係由Cap膜用合金所成， 當將前述Cap膜用合金之原子數設為100at%時，前述Cap膜用合金，係含有超過50at%的Cu與0.5at%以上的Ca。
TW109106377A 2019-04-19 2020-02-27 銅合金靶材 TW202041688A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-080031 2019-04-19
JP2019080031 2019-04-19

Publications (1)

Publication Number Publication Date
TW202041688A true TW202041688A (zh) 2020-11-16

Family

ID=72838185

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109106377A TW202041688A (zh) 2019-04-19 2020-02-27 銅合金靶材

Country Status (5)

Country Link
US (1) US20210230718A1 (zh)
JP (1) JPWO2020213232A1 (zh)
KR (1) KR20200123082A (zh)
TW (1) TW202041688A (zh)
WO (1) WO2020213232A1 (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011049543A (ja) * 2009-07-27 2011-03-10 Kobe Steel Ltd 配線構造およびその製造方法、並びに配線構造を備えた表示装置
WO2011162177A1 (ja) * 2010-06-21 2011-12-29 株式会社アルバック 半導体装置、半導体装置を有する液晶表示装置、半導体装置の製造方法
JP2017208533A (ja) * 2016-05-13 2017-11-24 株式会社神戸製鋼所 積層配線膜および薄膜トランジスタ素子

Also Published As

Publication number Publication date
US20210230718A1 (en) 2021-07-29
WO2020213232A1 (ja) 2020-10-22
JPWO2020213232A1 (ja) 2021-05-06
KR20200123082A (ko) 2020-10-28

Similar Documents

Publication Publication Date Title
KR101073421B1 (ko) 배선막의 형성 방법, 트랜지스터, 및 전자 장치
CN101542696B (zh) 显示装置用Al合金膜、显示装置以及溅射靶材
JP5247448B2 (ja) 導電膜形成方法、薄膜トランジスタの製造方法
KR101175970B1 (ko) 배선층, 반도체 장치, 액정 표시 장치
US20070228575A1 (en) Wiring material and wiring board using the same
KR101067364B1 (ko) 도전막 형성 방법, 박막 트랜지스터, 박막 트랜지스터를 갖는 패널 및 박막 트랜지스터의 제조 방법
WO2008069214A1 (ja) Ｃｕ合金配線膜とそのＣｕ合金配線膜を用いたフラットパネルディスプレイ用ＴＦＴ素子、及びそのＣｕ合金配線膜を作製するためのＣｕ合金スパッタリングターゲット
CN102473732A (zh) 布线结构以及具备布线结构的显示装置
WO2011024770A1 (ja) 半導体装置、半導体装置を有する液晶表示装置、半導体装置の製造方法
WO2012132871A1 (ja) Ｃｕ合金膜、及びそれを備えた表示装置または電子装置
JPWO2008081805A1 (ja) 配線膜の形成方法、トランジスタ、及び電子装置
WO2010013636A1 (ja) 配線膜、薄膜トランジスタ、ターゲット、配線膜の形成方法
KR101214413B1 (ko) 배선층, 반도체 장치, 반도체 장치를 갖는 액정 표시 장치
JP2009280834A (ja) ターゲット、配線膜形成方法、薄膜トランジスタの製造方法
JP2008124450A (ja) ターゲット、成膜方法、薄膜トランジスタ、薄膜トランジスタ付パネル、薄膜トランジスタの製造方法、及び薄膜トランジスタ付パネルの製造方法
TW202041688A (zh) 銅合金靶材
JP2012222166A (ja) 配線膜、薄膜トランジスタ、ターゲット、配線膜の形成方法
KR20110105806A (ko) Ｃｕ 합금막 및 표시 디바이스
JP6768180B1 (ja) Ｃｕ合金ターゲット、配線膜、半導体装置、液晶表示装置
WO2020208904A1 (ja) Ｃｕ合金ターゲット、配線膜、半導体装置、液晶表示装置
JP2020012190A (ja) 密着膜用ターゲット、配線層、半導体装置、液晶表示装置
JP2008306043A (ja) 配線膜の形成方法、トランジスタ、及び電子装置