JP2001223365A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ゲート電極や配線の材料に低抵抗金属を用い
た場合であっても高い信頼性を確保しうる薄膜トランジ
スタ及びその製造方法を提供する。 【解決手段】 基板１０上に形成されたゲート電極１８
と、ゲート絶縁膜２０と、半導体層２２と、ソース／ド
レイン電極３６ａ、３６ｂとを有する薄膜トランジスタ
であって、ゲート電極又はソース／ドレイン電極は、第
１の導電膜１２と、第２の導電膜１４と、第３の導電膜
１６とを有し、第１の導電膜は、Ａｌ、Ｃｕ及びＡｇよ
り選択された金属又はこの金属を主成分とする合金より
成り、側面が傾斜しており、第２の導電膜は、Ｍｏ又は
Ｍｏを主成分とする合金に窒素を含ませた膜より成り、
側面が傾斜しており、第３の導電膜は、Ｍｏ又はＭｏを
主成分とする合金より成る。
た場合であっても高い信頼性を確保しうる薄膜トランジ
スタ及びその製造方法を提供する。 【解決手段】 基板１０上に形成されたゲート電極１８
と、ゲート絶縁膜２０と、半導体層２２と、ソース／ド
レイン電極３６ａ、３６ｂとを有する薄膜トランジスタ
であって、ゲート電極又はソース／ドレイン電極は、第
１の導電膜１２と、第２の導電膜１４と、第３の導電膜
１６とを有し、第１の導電膜は、Ａｌ、Ｃｕ及びＡｇよ
り選択された金属又はこの金属を主成分とする合金より
成り、側面が傾斜しており、第２の導電膜は、Ｍｏ又は
Ｍｏを主成分とする合金に窒素を含ませた膜より成り、
側面が傾斜しており、第３の導電膜は、Ｍｏ又はＭｏを
主成分とする合金より成る。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
及びその製造方法に係り、特に低抵抗配線を用いた信頼
性の高い薄膜トランジスタ及びその製造方法に関する。
及びその製造方法に係り、特に低抵抗配線を用いた信頼
性の高い薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】液晶表示装置は、薄くて軽量であるとと
もに、低電圧で駆動できて消費電流が少ないという長所
があり、近年、パーソナルコンピュータのディスプレイ
やテレビ等に広く用いられるようになっている。
もに、低電圧で駆動できて消費電流が少ないという長所
があり、近年、パーソナルコンピュータのディスプレイ
やテレビ等に広く用いられるようになっている。
【０００３】一般に、液晶表示装置の表示パネルは、２
枚の透明ガラス基板の間に、液晶を封入することにより
構成されている。２枚のガラス基板の対向面のうち、一
方の面には、ブラックマトリクス、カラーフィルタ、対
向電極及び配向膜等が形成されており、他方の面には、
薄膜トランジスタ（Thin Film Transistor）、画素電極
及び配向膜が形成されている。
枚の透明ガラス基板の間に、液晶を封入することにより
構成されている。２枚のガラス基板の対向面のうち、一
方の面には、ブラックマトリクス、カラーフィルタ、対
向電極及び配向膜等が形成されており、他方の面には、
薄膜トランジスタ（Thin Film Transistor）、画素電極
及び配向膜が形成されている。
【０００４】各々のガラス基板の対向面と異なる面に
は、それぞれ偏光板が貼り付けられている。これら２枚
の偏光板の偏向軸を互いに直交させた場合には、ノーマ
リ・ホワイトモードの液晶表示装置が構成される。即
ち、液晶に電界を加えない状態では光が透過され、液晶
に電界を加えると光が遮られる。一方、２枚の偏光板の
偏向軸を互いに平行にした場合には、ノーマリ・ブラッ
クモードの液晶表示装置が構成される。即ち、液晶に電
界を加えない状態では光が遮られ、液晶に電界を加える
と光が透過される。
は、それぞれ偏光板が貼り付けられている。これら２枚
の偏光板の偏向軸を互いに直交させた場合には、ノーマ
リ・ホワイトモードの液晶表示装置が構成される。即
ち、液晶に電界を加えない状態では光が透過され、液晶
に電界を加えると光が遮られる。一方、２枚の偏光板の
偏向軸を互いに平行にした場合には、ノーマリ・ブラッ
クモードの液晶表示装置が構成される。即ち、液晶に電
界を加えない状態では光が遮られ、液晶に電界を加える
と光が透過される。
【０００５】従来の液晶表示装置を図１１を用いて説明
する。図１１（ａ）は従来の逆スタガ式のアクティブマ
トリクス基板の平面図であり、図１１（ｂ）は図１１
（ａ）のＡ−Ａ′線断面図である。
する。図１１（ａ）は従来の逆スタガ式のアクティブマ
トリクス基板の平面図であり、図１１（ｂ）は図１１
（ａ）のＡ−Ａ′線断面図である。
【０００６】図１１（ｂ）に示すように、ガラス基板１
１０上には、Ａｌ膜１１２及びＭｏ膜１１４より成るゲ
ート電極１１８が形成されている。ゲート電極１１８
は、図１１（ａ）に示すように、同一導電膜より成るゲ
ートバスライン１１８ａに接続されている。
１０上には、Ａｌ膜１１２及びＭｏ膜１１４より成るゲ
ート電極１１８が形成されている。ゲート電極１１８
は、図１１（ａ）に示すように、同一導電膜より成るゲ
ートバスライン１１８ａに接続されている。
【０００７】ゲート電極１１８の材料としてＡｌ膜１１
２が用いられているのは、Ａｌは電気抵抗が低い材料だ
からである。旧来の液晶表示装置では、比較的電気抵抗
が高い高融点金属であるＣｒ等が用いられていたが、近
年では、液晶表示装置の大型化・高精細化に対応すべ
く、Ａｌ等の低抵抗の材料が用いられるようになってき
ている。
２が用いられているのは、Ａｌは電気抵抗が低い材料だ
からである。旧来の液晶表示装置では、比較的電気抵抗
が高い高融点金属であるＣｒ等が用いられていたが、近
年では、液晶表示装置の大型化・高精細化に対応すべ
く、Ａｌ等の低抵抗の材料が用いられるようになってき
ている。
【０００８】Ａｌ膜１１２上にＭｏ膜１１４が形成され
ているのは、Ｍｏは耐熱性が高く、またＡｌ膜１１２を
他の配線等に接続する際に電気的接触を良好にすること
ができる材料だからである。ゲートバスライン１１８ａ
は、図示しない領域においてＩＴＯ（Indium Tin Oxid
e）を介してＴＡＢに接続されるが、Ｍｏ膜１１４を介
して他の配線等と接続するため、電気的接触を良好にす
ることができる。
ているのは、Ｍｏは耐熱性が高く、またＡｌ膜１１２を
他の配線等に接続する際に電気的接触を良好にすること
ができる材料だからである。ゲートバスライン１１８ａ
は、図示しない領域においてＩＴＯ（Indium Tin Oxid
e）を介してＴＡＢに接続されるが、Ｍｏ膜１１４を介
して他の配線等と接続するため、電気的接触を良好にす
ることができる。
【０００９】ゲート電極１１８が形成されたガラス基板
１１０上には、ゲート絶縁膜１２０が形成されている。
ゲート絶縁膜１２０上には、アモルファスシリコン膜１
２２が形成されている。アモルファスシリコン膜１２２
上には、チャネル保護膜１２４が形成されている。チャ
ネル保護膜１２４が形成されたアモルファスシリコン膜
１２２上には、ｎ+−アモルファスシリコン膜１２６が
形成されている。ｎ+−アモルファスシリコン膜１２６
上には、Ｍｏ膜１２８、Ａｌ膜１３０及びＭｏ膜１３４
より成るソース電極１３６ａ及びドレイン電極１３６ｂ
が形成されている。なお、ドレイン電極１３６ｂは、図
１１（ａ）に示すように、データバスラインを兼ねてい
る。
１１０上には、ゲート絶縁膜１２０が形成されている。
ゲート絶縁膜１２０上には、アモルファスシリコン膜１
２２が形成されている。アモルファスシリコン膜１２２
上には、チャネル保護膜１２４が形成されている。チャ
ネル保護膜１２４が形成されたアモルファスシリコン膜
１２２上には、ｎ+−アモルファスシリコン膜１２６が
形成されている。ｎ+−アモルファスシリコン膜１２６
上には、Ｍｏ膜１２８、Ａｌ膜１３０及びＭｏ膜１３４
より成るソース電極１３６ａ及びドレイン電極１３６ｂ
が形成されている。なお、ドレイン電極１３６ｂは、図
１１（ａ）に示すように、データバスラインを兼ねてい
る。
【００１０】ソース電極１３６ａ及びドレイン電極１３
６ｂが形成されたゲート絶縁膜１２０上には、保護膜１
３８が形成されている。保護膜１３８には、ソース電極
１３６ａに達するコンタクトホール１４０が形成されて
いる。保護膜１３８上には、コンタクトホール１４０を
介してソース電極１３６ａに接続されたＩＴＯより成る
画素電極１４２が形成されている。Ａｌ膜１３０は、Ｍ
ｏ膜１３４を介して画素電極１４２に接続されているた
め、電気的接触は良好になっている。
６ｂが形成されたゲート絶縁膜１２０上には、保護膜１
３８が形成されている。保護膜１３８には、ソース電極
１３６ａに達するコンタクトホール１４０が形成されて
いる。保護膜１３８上には、コンタクトホール１４０を
介してソース電極１３６ａに接続されたＩＴＯより成る
画素電極１４２が形成されている。Ａｌ膜１３０は、Ｍ
ｏ膜１３４を介して画素電極１４２に接続されているた
め、電気的接触は良好になっている。
【００１１】このように図１１に示す従来の液晶表示装
置では、ゲートバスラインやデータバスラインの材料と
して低抵抗金属であるＡｌが用いられているので、大型
化・高精細化に資することができる。
置では、ゲートバスラインやデータバスラインの材料と
して低抵抗金属であるＡｌが用いられているので、大型
化・高精細化に資することができる。
【００１２】
【発明が解決しようとする課題】しかしながら、図１１
に示す従来の液晶表示装置では、ゲート電極１１８のＭ
ｏ膜１１６の側面が急峻なため、ゲート絶縁膜１２０の
ステップカバレージが悪く、Ｍｏ膜１１６の側面の近傍
でゲート絶縁膜１２０の膜質が不連続になってしまって
いた。このため、ゲート絶縁膜１２０の絶縁耐圧が低く
なってしまっていた。
に示す従来の液晶表示装置では、ゲート電極１１８のＭ
ｏ膜１１６の側面が急峻なため、ゲート絶縁膜１２０の
ステップカバレージが悪く、Ｍｏ膜１１６の側面の近傍
でゲート絶縁膜１２０の膜質が不連続になってしまって
いた。このため、ゲート絶縁膜１２０の絶縁耐圧が低く
なってしまっていた。
【００１３】また、ソース／ドレイン電極１３６ａ、１
３６ｂのＭｏ膜１３４の側面が急峻なため、良質な保護
膜１３８を形成することができず、保護膜の絶縁耐圧が
低くなってしまっていた。
３６ｂのＭｏ膜１３４の側面が急峻なため、良質な保護
膜１３８を形成することができず、保護膜の絶縁耐圧が
低くなってしまっていた。
【００１４】本発明の目的は、ゲート電極や配線の材料
に低抵抗金属を用いた場合であっても高い信頼性を確保
しうる薄膜トランジスタ及びその製造方法を提供するこ
とにある。
に低抵抗金属を用いた場合であっても高い信頼性を確保
しうる薄膜トランジスタ及びその製造方法を提供するこ
とにある。
【００１５】
【課題を解決するための手段】上記目的は、基板上に形
成されたゲート電極と、前記ゲート電極上に形成された
ゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導
体層と、前記半導体層上に形成されたソース／ドレイン
電極とを有する薄膜トランジスタであって、前記ゲート
電極又はソース／ドレイン電極は、第１の導電膜と、前
記第１の導電膜上に形成された第２の導電膜と、前記第
２の導電膜上に形成された第３の導電膜とを有し、前記
第１の導電膜は、Ａｌ、Ｃｕ及びＡｇより選択された金
属又はこの金属を主成分とする合金より成り、側面が傾
斜しており、前記第２の導電膜は、Ｍｏ又はＭｏを主成
分とする合金に窒素を含ませた膜より成り、側面が傾斜
しており、前記第３の導電膜は、Ｍｏ又はＭｏを主成分
とする合金より成ることを特徴とする薄膜トランジスタ
により達成される。これにより、側面が全体として傾斜
しているゲート電極上にゲート絶縁膜を形成するので、
ゲート絶縁膜の膜質がゲート電極の側面近傍で不連続に
なってしまうのを防止することができる。従って、信頼
性が高く、絶縁耐圧の高いゲート絶縁膜を形成すること
ができ、ひいては信頼性の高い薄膜トランジスタを提供
することができる。
成されたゲート電極と、前記ゲート電極上に形成された
ゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導
体層と、前記半導体層上に形成されたソース／ドレイン
電極とを有する薄膜トランジスタであって、前記ゲート
電極又はソース／ドレイン電極は、第１の導電膜と、前
記第１の導電膜上に形成された第２の導電膜と、前記第
２の導電膜上に形成された第３の導電膜とを有し、前記
第１の導電膜は、Ａｌ、Ｃｕ及びＡｇより選択された金
属又はこの金属を主成分とする合金より成り、側面が傾
斜しており、前記第２の導電膜は、Ｍｏ又はＭｏを主成
分とする合金に窒素を含ませた膜より成り、側面が傾斜
しており、前記第３の導電膜は、Ｍｏ又はＭｏを主成分
とする合金より成ることを特徴とする薄膜トランジスタ
により達成される。これにより、側面が全体として傾斜
しているゲート電極上にゲート絶縁膜を形成するので、
ゲート絶縁膜の膜質がゲート電極の側面近傍で不連続に
なってしまうのを防止することができる。従って、信頼
性が高く、絶縁耐圧の高いゲート絶縁膜を形成すること
ができ、ひいては信頼性の高い薄膜トランジスタを提供
することができる。
【００１６】また、上記目的は、基板上に形成されたゲ
ート電極と、前記ゲート電極上に形成されたゲート絶縁
膜と、前記ゲート絶縁膜上に形成された半導体層と、前
記半導体層上に形成されたソース／ドレイン電極とを有
する薄膜トランジスタであって、前記ゲート電極又はソ
ース／ドレイン電極は、第１の導電膜と、前記第１の導
電膜上に形成された第２の導電膜とを有し、前記第１の
導電膜は、Ａｌ、Ｃｕ及びＡｇより選択された金属又は
この金属を主成分とする合金より成り、側面が傾斜して
おり、前記第２の導電膜は、下層側がＭｏ又はＭｏを主
成分とする合金に窒素を含ませた膜より成り、上層側が
Ｍｏ又はＭｏを主成分とする合金より成り、下層側の側
面が傾斜していることを特徴とする薄膜トランジスタに
より達成される。これにより、側面が全体として傾斜し
ているゲート電極上にゲート絶縁膜を形成するので、ゲ
ート絶縁膜の膜質がゲート電極の側面近傍で不連続にな
ってしまうのを防止することができる。従って、信頼性
が高く、絶縁耐圧の高いゲート絶縁膜を形成することが
でき、ひいては信頼性の高い薄膜トランジスタを提供す
ることができる。
ート電極と、前記ゲート電極上に形成されたゲート絶縁
膜と、前記ゲート絶縁膜上に形成された半導体層と、前
記半導体層上に形成されたソース／ドレイン電極とを有
する薄膜トランジスタであって、前記ゲート電極又はソ
ース／ドレイン電極は、第１の導電膜と、前記第１の導
電膜上に形成された第２の導電膜とを有し、前記第１の
導電膜は、Ａｌ、Ｃｕ及びＡｇより選択された金属又は
この金属を主成分とする合金より成り、側面が傾斜して
おり、前記第２の導電膜は、下層側がＭｏ又はＭｏを主
成分とする合金に窒素を含ませた膜より成り、上層側が
Ｍｏ又はＭｏを主成分とする合金より成り、下層側の側
面が傾斜していることを特徴とする薄膜トランジスタに
より達成される。これにより、側面が全体として傾斜し
ているゲート電極上にゲート絶縁膜を形成するので、ゲ
ート絶縁膜の膜質がゲート電極の側面近傍で不連続にな
ってしまうのを防止することができる。従って、信頼性
が高く、絶縁耐圧の高いゲート絶縁膜を形成することが
でき、ひいては信頼性の高い薄膜トランジスタを提供す
ることができる。
【００１７】また、上記目的は、基板上にゲート電極を
形成する工程と、前記ゲート電極上にゲート絶縁膜を形
成する工程と、ゲート絶縁膜上に半導体層を形成する工
程と、前記半導体層上にソース／ドレイン電極を形成す
る工程とを有する薄膜トランジスタの製造方法であっ
て、前記ゲート電極を形成する工程又は前記ソース／ド
レイン電極を形成する工程は、Ａｌ、Ｃｕ及びＡｇより
選択された金属又はこの金属を主成分とする合金より成
る第１の導電膜を形成する工程と、Ｍｏ又はＭｏを主成
分とする合金に窒素を含ませた膜より成る第２の導電膜
を形成する工程と、Ｍｏ又はＭｏを主成分とする合金よ
り成る第３の導電膜を形成する工程と、前記第１の導電
膜に対するエッチング速度より速い速度で前記第２の導
電膜をエッチングし、前記第２の導電膜に対するエッチ
ング速度より速い速度で前記第３の導電膜をエッチング
することにより、前記第１の導電膜及び前記第２の導電
膜の側面を傾斜するように成形する工程とを有すること
を特徴とする薄膜トランジスタの製造方法により達成さ
れる。これにより、側面が全体として傾斜しているゲー
ト電極上にゲート絶縁膜を形成するので、ゲート絶縁膜
の膜質がゲート電極の側面近傍で不連続になってしまう
のを防止することができる。従って、信頼性が高く、絶
縁耐圧の高いゲート絶縁膜を形成することができ、ひい
ては信頼性の高い薄膜トランジスタを提供することがで
きる。
形成する工程と、前記ゲート電極上にゲート絶縁膜を形
成する工程と、ゲート絶縁膜上に半導体層を形成する工
程と、前記半導体層上にソース／ドレイン電極を形成す
る工程とを有する薄膜トランジスタの製造方法であっ
て、前記ゲート電極を形成する工程又は前記ソース／ド
レイン電極を形成する工程は、Ａｌ、Ｃｕ及びＡｇより
選択された金属又はこの金属を主成分とする合金より成
る第１の導電膜を形成する工程と、Ｍｏ又はＭｏを主成
分とする合金に窒素を含ませた膜より成る第２の導電膜
を形成する工程と、Ｍｏ又はＭｏを主成分とする合金よ
り成る第３の導電膜を形成する工程と、前記第１の導電
膜に対するエッチング速度より速い速度で前記第２の導
電膜をエッチングし、前記第２の導電膜に対するエッチ
ング速度より速い速度で前記第３の導電膜をエッチング
することにより、前記第１の導電膜及び前記第２の導電
膜の側面を傾斜するように成形する工程とを有すること
を特徴とする薄膜トランジスタの製造方法により達成さ
れる。これにより、側面が全体として傾斜しているゲー
ト電極上にゲート絶縁膜を形成するので、ゲート絶縁膜
の膜質がゲート電極の側面近傍で不連続になってしまう
のを防止することができる。従って、信頼性が高く、絶
縁耐圧の高いゲート絶縁膜を形成することができ、ひい
ては信頼性の高い薄膜トランジスタを提供することがで
きる。
【００１８】また、上記目的は、基板上にゲート電極を
形成する工程と、前記ゲート電極上にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜上に半導体層を形成す
る工程と、前記半導体層上にソース／ドレイン電極を形
成する工程とを有する薄膜トランジスタの製造方法であ
って、前記ゲート電極を形成する工程又は前記ソース／
ドレイン電極を形成する工程は、Ａｌ、Ｃｕ及びＡｇよ
り選択された金属又はこの金属を主成分とする合金より
成る第１の導電膜を形成する工程と、下層側がＭｏ又は
Ｍｏを主成分とする合金に窒素を含ませた膜より成り、
上層側がＭｏ又はＭｏを主成分とする合金より成る第２
の導電膜を形成する工程と、前記第１の導電膜に対する
エッチング速度より速い速度で前記第２の導電膜の下層
側をエッチングし、前記第２の導電膜の下層側に対する
エッチング速度より速い速度で前記第２の導電膜の上層
側をエッチングすることにより、前記第１の導電膜の側
面を傾斜するように成形するとともに、前記第２の導電
膜の下層側の側面をも傾斜するように成形する工程とを
有することを特徴とする薄膜トランジスタの製造方法に
より達成される。これにより、側面が全体として傾斜し
ているゲート電極上にゲート絶縁膜を形成するので、ゲ
ート絶縁膜の膜質がゲート電極の側面近傍で不連続にな
ってしまうのを防止することができる。従って、信頼性
が高く、絶縁耐圧の高いゲート絶縁膜を形成することが
でき、ひいては信頼性の高い薄膜トランジスタを提供す
ることができる。
形成する工程と、前記ゲート電極上にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜上に半導体層を形成す
る工程と、前記半導体層上にソース／ドレイン電極を形
成する工程とを有する薄膜トランジスタの製造方法であ
って、前記ゲート電極を形成する工程又は前記ソース／
ドレイン電極を形成する工程は、Ａｌ、Ｃｕ及びＡｇよ
り選択された金属又はこの金属を主成分とする合金より
成る第１の導電膜を形成する工程と、下層側がＭｏ又は
Ｍｏを主成分とする合金に窒素を含ませた膜より成り、
上層側がＭｏ又はＭｏを主成分とする合金より成る第２
の導電膜を形成する工程と、前記第１の導電膜に対する
エッチング速度より速い速度で前記第２の導電膜の下層
側をエッチングし、前記第２の導電膜の下層側に対する
エッチング速度より速い速度で前記第２の導電膜の上層
側をエッチングすることにより、前記第１の導電膜の側
面を傾斜するように成形するとともに、前記第２の導電
膜の下層側の側面をも傾斜するように成形する工程とを
有することを特徴とする薄膜トランジスタの製造方法に
より達成される。これにより、側面が全体として傾斜し
ているゲート電極上にゲート絶縁膜を形成するので、ゲ
ート絶縁膜の膜質がゲート電極の側面近傍で不連続にな
ってしまうのを防止することができる。従って、信頼性
が高く、絶縁耐圧の高いゲート絶縁膜を形成することが
でき、ひいては信頼性の高い薄膜トランジスタを提供す
ることができる。
【００１９】
【発明の実施の形態】本発明の一実施形態による薄膜ト
ランジスタ及びその製造方法を図１乃至１０を用いて説
明する。図１は、本実施形態による薄膜トランジスタを
示す断面図である。図２乃至図９は、本実施形態による
薄膜トランジスタの製造方法を示す断面図である。図１
０は、信頼性評価結果を示すグラフである。
ランジスタ及びその製造方法を図１乃至１０を用いて説
明する。図１は、本実施形態による薄膜トランジスタを
示す断面図である。図２乃至図９は、本実施形態による
薄膜トランジスタの製造方法を示す断面図である。図１
０は、信頼性評価結果を示すグラフである。
【００２０】（薄膜トランジスタ）図１に示すように、
ガラス基板１０上には、側面が傾斜するように成形され
た、膜厚１５０ｎｍのＡｌＮｄ（Ｎｄ：ネオジム）膜１
２が形成されている。ＡｌＮｄ膜１２上には、側面が傾
斜するように成形された、膜厚５０ｎｍの窒素を含むＭ
ｏ膜１４が形成されている。窒素を含むＭｏ膜１４上に
は、膜厚３０ｎｍのＭｏ膜１６が形成されている。
ガラス基板１０上には、側面が傾斜するように成形され
た、膜厚１５０ｎｍのＡｌＮｄ（Ｎｄ：ネオジム）膜１
２が形成されている。ＡｌＮｄ膜１２上には、側面が傾
斜するように成形された、膜厚５０ｎｍの窒素を含むＭ
ｏ膜１４が形成されている。窒素を含むＭｏ膜１４上に
は、膜厚３０ｎｍのＭｏ膜１６が形成されている。
【００２１】そして、これらＡｌＮｄ膜１２、窒素を含
むＭｏ膜１４及びＭｏ膜１６によりゲート電極１８が構
成されている。Ｍｏ膜１６の側面は必ずしも傾斜してい
ないが、ゲート電極１８全体の厚さに対してＭｏ膜１６
の厚さは薄いので、ゲート電極１８は全体として側面が
傾斜するように成形されている。
むＭｏ膜１４及びＭｏ膜１６によりゲート電極１８が構
成されている。Ｍｏ膜１６の側面は必ずしも傾斜してい
ないが、ゲート電極１８全体の厚さに対してＭｏ膜１６
の厚さは薄いので、ゲート電極１８は全体として側面が
傾斜するように成形されている。
【００２２】ゲート電極１８が形成されたガラス基板１
０上には、ゲート絶縁膜２０が形成されている。側面が
傾斜するように成形されたゲート電極１８上にゲート絶
縁膜２０が形成されているため、ゲート絶縁膜２０の膜
質は良質になっている。このため、ゲート絶縁膜２０
は、高い絶縁耐圧を確保することができる。
０上には、ゲート絶縁膜２０が形成されている。側面が
傾斜するように成形されたゲート電極１８上にゲート絶
縁膜２０が形成されているため、ゲート絶縁膜２０の膜
質は良質になっている。このため、ゲート絶縁膜２０
は、高い絶縁耐圧を確保することができる。
【００２３】ゲート絶縁膜２０上には、膜厚３０ｎｍの
アモルファスシリコン膜２２が形成されている。アモル
ファスシリコン膜２２上には、膜厚１２０ｎｍのＳｉＮ
より成るチャネル保護膜２４が形成されている。なお、
チャネル保護膜２４の側面は、傾斜するように成形され
ている。
アモルファスシリコン膜２２が形成されている。アモル
ファスシリコン膜２２上には、膜厚１２０ｎｍのＳｉＮ
より成るチャネル保護膜２４が形成されている。なお、
チャネル保護膜２４の側面は、傾斜するように成形され
ている。
【００２４】チャネル保護膜２４が形成されたアモルフ
ァスシリコン膜２２上には、膜厚３０ｎｍのｎ+−アモ
ルファスシリコン膜２６が形成されている。
ァスシリコン膜２２上には、膜厚３０ｎｍのｎ+−アモ
ルファスシリコン膜２６が形成されている。
【００２５】ｎ+−アモルファスシリコン膜２６上に
は、膜厚２０ｎｍのＴｉ膜２８が形成されている。
は、膜厚２０ｎｍのＴｉ膜２８が形成されている。
【００２６】Ｔｉ膜上には、側面が傾斜するように成形
された、膜厚１５０ｎｍのＡｌ膜３０が形成されてい
る。Ａｌ膜３０上には、側面が傾斜するように成形され
た、膜厚５０ｎｍの窒素を含むＭｏ膜３２が形成されて
いる。窒素を含むＭｏ膜３２上には、膜厚３０ｎｍのＭ
ｏ膜３４が形成されている。
された、膜厚１５０ｎｍのＡｌ膜３０が形成されてい
る。Ａｌ膜３０上には、側面が傾斜するように成形され
た、膜厚５０ｎｍの窒素を含むＭｏ膜３２が形成されて
いる。窒素を含むＭｏ膜３２上には、膜厚３０ｎｍのＭ
ｏ膜３４が形成されている。
【００２７】そして、これらＴｉ膜２８、Ａｌ膜３０、
窒素を含むＭｏ膜３２及びＭｏ膜３４により、ソース電
極３６ａ、ドレイン電極３６ｂが構成されている。Ｍｏ
膜３４の側面は必ずしも傾斜していないが、ソース／ド
レイン電極３６ａ、３６ｂ全体の厚さに対してＭｏ膜３
４の厚さは薄いので、ソース／ドレイン電極３６ａ、３
６ｂは全体として側面が傾斜するように成形されてい
る。
窒素を含むＭｏ膜３２及びＭｏ膜３４により、ソース電
極３６ａ、ドレイン電極３６ｂが構成されている。Ｍｏ
膜３４の側面は必ずしも傾斜していないが、ソース／ド
レイン電極３６ａ、３６ｂ全体の厚さに対してＭｏ膜３
４の厚さは薄いので、ソース／ドレイン電極３６ａ、３
６ｂは全体として側面が傾斜するように成形されてい
る。
【００２８】更に全面には、膜厚３３０ｎｍのＳｉＮよ
り成る保護膜３８が形成されている。側面が傾斜するよ
うに成形されたソース／ドレイン電極３６ａ、３６ｂ上
に保護膜３８が形成されているため、保護膜３８は良好
な膜質となっている。このため、保護膜３８は、高い絶
縁耐圧を確保することができる。
り成る保護膜３８が形成されている。側面が傾斜するよ
うに成形されたソース／ドレイン電極３６ａ、３６ｂ上
に保護膜３８が形成されているため、保護膜３８は良好
な膜質となっている。このため、保護膜３８は、高い絶
縁耐圧を確保することができる。
【００２９】保護膜３８には、ソース電極３６ａに達す
るコンタクトホール４０が形成されている。保護膜３８
上には、コンタクトホール４０を介してソース電極３６
ａに接続された膜厚７０ｎｍのＩＴＯ（Indium Tin Oxi
de）より成る画素電極４２が形成されている。
るコンタクトホール４０が形成されている。保護膜３８
上には、コンタクトホール４０を介してソース電極３６
ａに接続された膜厚７０ｎｍのＩＴＯ（Indium Tin Oxi
de）より成る画素電極４２が形成されている。
【００３０】こうして、本実施形態による薄膜トランジ
スタが構成されている。
スタが構成されている。
【００３１】（薄膜トランジスタの製造方法）次に、本
実施形態による薄膜トランジスタの製造方法を図２乃至
図９を用いて説明する。
実施形態による薄膜トランジスタの製造方法を図２乃至
図９を用いて説明する。
【００３２】まず、ガラス基板１０上の全面に、スパッ
タ法により、膜厚１５０ｎｍのＡｌＮｄ膜１２を形成す
る。ターゲットとしては、Ｎｄを含むＡｌ合金より成る
ターゲットを用いる。
タ法により、膜厚１５０ｎｍのＡｌＮｄ膜１２を形成す
る。ターゲットとしては、Ｎｄを含むＡｌ合金より成る
ターゲットを用いる。
【００３３】次に、全面に、Ｎ2ガスを用いた反応性ス
パッタリングにより、膜厚５０ｎｍの窒素を含むＭｏ膜
１４を形成する。ターゲットとしては、Ｍｏより成るタ
ーゲットを用いる。成膜条件は、ＡｒガスとＮ2ガスと
の流量比を、例えば９：１とする。窒素を含むＭｏ膜１
４中に含まれる窒素の量は、Ｍｏの量に対して、例えば
０．０１〜０．１とする。
パッタリングにより、膜厚５０ｎｍの窒素を含むＭｏ膜
１４を形成する。ターゲットとしては、Ｍｏより成るタ
ーゲットを用いる。成膜条件は、ＡｒガスとＮ2ガスと
の流量比を、例えば９：１とする。窒素を含むＭｏ膜１
４中に含まれる窒素の量は、Ｍｏの量に対して、例えば
０．０１〜０．１とする。
【００３４】次に、全面に、スパッタ法により、膜厚３
０ｎｍのＭｏ膜１６を形成する。こうして、ＡｌＮｄ膜
１２、窒素を含むＭｏ膜１４及びＭｏ膜１６により多層
膜１７が構成される（図２（ａ）参照）。
０ｎｍのＭｏ膜１６を形成する。こうして、ＡｌＮｄ膜
１２、窒素を含むＭｏ膜１４及びＭｏ膜１６により多層
膜１７が構成される（図２（ａ）参照）。
【００３５】次に、全面に、スピンコート法により、フ
ォトレジスト膜を形成する。次に、フォトリソグラフィ
技術を用い、フォトレジスト膜をパターニングする。こ
うして、ゲート電極１８をパターニングするためのフォ
トレジストマスク４４が形成される（図２（ｂ）参
照）。
ォトレジスト膜を形成する。次に、フォトリソグラフィ
技術を用い、フォトレジスト膜をパターニングする。こ
うして、ゲート電極１８をパターニングするためのフォ
トレジストマスク４４が形成される（図２（ｂ）参
照）。
【００３６】次に、フォトレジストマスク４４をマスク
として、ＡｌＮｄ膜１２、窒素を含むＭｏ膜１４及びＭ
ｏ膜１６を、一括してウエットエッチングする。エッチ
ング液としては、例えば、燐酸６７．３ｗｔ％、硝酸
５．２ｗｔ％、酢酸１０ｗｔ％を混合した水溶液を用い
る。このようなエッチング液を用いれば、Ｍｏ膜１６が
窒素を含むＭｏ膜１４より速いエッチングレートでエッ
チングされ、窒素を含むＭｏ膜１４がＡｌＮｄ膜１２よ
り速いエッチングレートでエッチングされる。このた
め、ＡｌＮｄ膜１２及び窒素を含むＭｏ膜１４の側面を
傾斜するように成形することができ、ひいては、全体と
して側面が傾斜するように成形されたゲート電極１８を
形成することができる（図２（ｃ）参照）。
として、ＡｌＮｄ膜１２、窒素を含むＭｏ膜１４及びＭ
ｏ膜１６を、一括してウエットエッチングする。エッチ
ング液としては、例えば、燐酸６７．３ｗｔ％、硝酸
５．２ｗｔ％、酢酸１０ｗｔ％を混合した水溶液を用い
る。このようなエッチング液を用いれば、Ｍｏ膜１６が
窒素を含むＭｏ膜１４より速いエッチングレートでエッ
チングされ、窒素を含むＭｏ膜１４がＡｌＮｄ膜１２よ
り速いエッチングレートでエッチングされる。このた
め、ＡｌＮｄ膜１２及び窒素を含むＭｏ膜１４の側面を
傾斜するように成形することができ、ひいては、全体と
して側面が傾斜するように成形されたゲート電極１８を
形成することができる（図２（ｃ）参照）。
【００３７】なお、Ｍｏ膜１６は、必ずしも側面は傾斜
していない。このため、Ｍｏ膜１６の膜厚を３０ｎｍを
超えて極端に厚くすると、ゲート電極１８全体の厚さに
占めるＭｏ膜１６の厚さの割合が大きくなり、側面が全
体として傾斜するゲート電極１８が得られなくなる。一
方、Ｍｏ膜１６の膜厚を５ｎｍより更に薄くした場合に
は、エッチング液がＭｏ膜１６に達しにくくなるため、
窒素を含むＭｏ膜１４やＡｌＮｄ膜１８の側面を傾斜す
ることができなくなる。このため、側面が全体として傾
斜するゲート電極１８が得られなくなる。従って、側面
が全体として傾斜するゲート電極１８を形成するために
は、Ｍｏ膜１６の膜厚は例えば５〜３０ｎｍ程度に設定
することが望ましい。
していない。このため、Ｍｏ膜１６の膜厚を３０ｎｍを
超えて極端に厚くすると、ゲート電極１８全体の厚さに
占めるＭｏ膜１６の厚さの割合が大きくなり、側面が全
体として傾斜するゲート電極１８が得られなくなる。一
方、Ｍｏ膜１６の膜厚を５ｎｍより更に薄くした場合に
は、エッチング液がＭｏ膜１６に達しにくくなるため、
窒素を含むＭｏ膜１４やＡｌＮｄ膜１８の側面を傾斜す
ることができなくなる。このため、側面が全体として傾
斜するゲート電極１８が得られなくなる。従って、側面
が全体として傾斜するゲート電極１８を形成するために
は、Ｍｏ膜１６の膜厚は例えば５〜３０ｎｍ程度に設定
することが望ましい。
【００３８】次に、レジスト剥離液により、フォトレジ
ストマスク４４を除去する（図２（ｄ）参照）。
ストマスク４４を除去する（図２（ｄ）参照）。
【００３９】次に、全面に、プラズマＣＶＤ（Plasma e
nhanced Chemical Vapor Deposition、プラズマ化学気
相成長）法により、膜厚３５０ｎｍのＳｉＮより成るゲ
ート絶縁膜２０を形成する。側面が全体として傾斜して
いるゲート電極１８上にゲート絶縁膜２０を形成するた
め、良好な膜質のゲート絶縁膜２０が形成される。この
ため、信頼性が高く、絶縁耐圧の高いゲート絶縁膜２０
を形成することができる。
nhanced Chemical Vapor Deposition、プラズマ化学気
相成長）法により、膜厚３５０ｎｍのＳｉＮより成るゲ
ート絶縁膜２０を形成する。側面が全体として傾斜して
いるゲート電極１８上にゲート絶縁膜２０を形成するた
め、良好な膜質のゲート絶縁膜２０が形成される。この
ため、信頼性が高く、絶縁耐圧の高いゲート絶縁膜２０
を形成することができる。
【００４０】次に、全面に、プラズマＣＶＤ法により、
膜厚３０ｎｍのアモルファスシリコン膜２２を形成す
る。
膜厚３０ｎｍのアモルファスシリコン膜２２を形成す
る。
【００４１】次に、全面に、プラズマＣＶＤ法により、
膜厚１２０ｎｍのＳｉＮより成るチャネル保護膜２４を
形成する（図３（ａ）参照）。
膜厚１２０ｎｍのＳｉＮより成るチャネル保護膜２４を
形成する（図３（ａ）参照）。
【００４２】次に、全面に、スピンコート法により、フ
ォトレジスト膜を形成する。この後、フォトリソグラフ
ィ技術を用いて、フォトレジスト膜をパターニングす
る。こうして、チャネル保護膜２４をパターニングする
ためのフォトレジストマスク４６が形成される（図３
（ｂ）参照）。
ォトレジスト膜を形成する。この後、フォトリソグラフ
ィ技術を用いて、フォトレジスト膜をパターニングす
る。こうして、チャネル保護膜２４をパターニングする
ためのフォトレジストマスク４６が形成される（図３
（ｂ）参照）。
【００４３】次に、フォトレジストマスク４６をマスク
として、ドライエッチング法により、チャネル保護膜２
４をエッチングする（図３（ｃ）参照）。
として、ドライエッチング法により、チャネル保護膜２
４をエッチングする（図３（ｃ）参照）。
【００４４】次に、レジスト剥離液により、フォトレジ
ストマスク４６を除去する（図４（ａ）参照）。
ストマスク４６を除去する（図４（ａ）参照）。
【００４５】次に、プラズマＣＶＤ法により、ｎ+−ア
モルファスシリコン膜２６を形成する。ドーパント不純
物としては、例えばリンを用いる。
モルファスシリコン膜２６を形成する。ドーパント不純
物としては、例えばリンを用いる。
【００４６】次に、スパッタ法により、膜厚２０ｎｍの
Ｔｉ膜２８を形成する。
Ｔｉ膜２８を形成する。
【００４７】次に、スパッタ法により、膜厚１５０ｎｍ
のＡｌ膜３０を形成する。ターゲットしては、Ａｌより
成るターゲットを用いる。
のＡｌ膜３０を形成する。ターゲットしては、Ａｌより
成るターゲットを用いる。
【００４８】次に、スパッタ法により、膜厚５０ｎｍの
窒素を含むＭｏ膜３２を形成する。成膜方法は、例え
ば、窒素を含むＭｏ膜１４の成膜方法と同様とする。
窒素を含むＭｏ膜３２を形成する。成膜方法は、例え
ば、窒素を含むＭｏ膜１４の成膜方法と同様とする。
【００４９】次に、スパッタ法により、膜厚３０ｎｍの
Ｍｏ膜３４を形成する。成膜方法は、例えば、Ｍｏ膜１
６の成膜方法と同様とする（図４（ｂ）参照）。
Ｍｏ膜３４を形成する。成膜方法は、例えば、Ｍｏ膜１
６の成膜方法と同様とする（図４（ｂ）参照）。
【００５０】次に、全面に、スピンコート法により、フ
ォトレジスト膜を形成する。この後、フォトリソグラフ
ィ技術を用いてフォトレジスト膜をパターニングする。
こうして、ソース／ドレイン電極３６ａ、３６ｂをパタ
ーニングするためのフォトレジストマスク４８が形成さ
れる（図４（ｃ）参照）。
ォトレジスト膜を形成する。この後、フォトリソグラフ
ィ技術を用いてフォトレジスト膜をパターニングする。
こうして、ソース／ドレイン電極３６ａ、３６ｂをパタ
ーニングするためのフォトレジストマスク４８が形成さ
れる（図４（ｃ）参照）。
【００５１】次に、フォトレジストマスク４８をマスク
として、Ｍｏ膜３４、窒素を含むＭｏ膜３２、及びＡｌ
膜３０を一括してエッチングする。エッチング液として
は、例えば、燐酸６７．３ｗｔ％、硝酸５．２ｗｔ％、
酢酸１０ｗｔ％を混合した水溶液を用いる。このような
エッチング液を用いれば、Ｍｏ膜３４が窒素を含むＭｏ
膜３２より速いエッチングレートでエッチングされ、窒
素を含むＭｏ膜３２がＡｌ膜３０より速いエッチングレ
ートでエッチングされる。これにより、Ａｌ膜３０及び
窒素を含むＭｏ膜３２の側面が傾斜するように成形され
る（図５（ａ）参照）。
として、Ｍｏ膜３４、窒素を含むＭｏ膜３２、及びＡｌ
膜３０を一括してエッチングする。エッチング液として
は、例えば、燐酸６７．３ｗｔ％、硝酸５．２ｗｔ％、
酢酸１０ｗｔ％を混合した水溶液を用いる。このような
エッチング液を用いれば、Ｍｏ膜３４が窒素を含むＭｏ
膜３２より速いエッチングレートでエッチングされ、窒
素を含むＭｏ膜３２がＡｌ膜３０より速いエッチングレ
ートでエッチングされる。これにより、Ａｌ膜３０及び
窒素を含むＭｏ膜３２の側面が傾斜するように成形され
る（図５（ａ）参照）。
【００５２】次に、Ａｌ膜３０をマスクとして、Ｔｉ膜
２８、ｎ+−アモルファスシリコン膜２６、アモルファ
スシリコン膜２２をエッチングする。こうして、側面が
全体として傾斜するように成形されたソース／ドレイン
電極３６ａ、３６ｂが構成される（図５（ｂ）参照）。
２８、ｎ+−アモルファスシリコン膜２６、アモルファ
スシリコン膜２２をエッチングする。こうして、側面が
全体として傾斜するように成形されたソース／ドレイン
電極３６ａ、３６ｂが構成される（図５（ｂ）参照）。
【００５３】次に、レジスト剥離液により、フォトレジ
ストマスク４８を除去する（図５（ｃ）参照）。
ストマスク４８を除去する（図５（ｃ）参照）。
【００５４】次に、プラズマＣＶＤ法により、膜厚３３
０ｎｍのＳｉＮより成る保護膜３８を形成する。側面が
全体として傾斜するように成形されたソース／ドレイン
電極３６ａ、３６ｂ上に保護膜３８を形成するため、良
好な膜質の保護膜３８を形成することができる。こうし
て、信頼性が高く、絶縁耐圧も高い保護膜３８を形成す
ることができる（図６（ａ）参照）。
０ｎｍのＳｉＮより成る保護膜３８を形成する。側面が
全体として傾斜するように成形されたソース／ドレイン
電極３６ａ、３６ｂ上に保護膜３８を形成するため、良
好な膜質の保護膜３８を形成することができる。こうし
て、信頼性が高く、絶縁耐圧も高い保護膜３８を形成す
ることができる（図６（ａ）参照）。
【００５５】次に、全面に、スピンコート法により、フ
ォトレジスト膜を形成する。この後、フォトリソグラフ
ィ技術を用いてフォトレジスト膜をパターニングするこ
とにより、開口部５０が形成されたフォトレジストマス
ク５２を形成する（図６（ｂ）参照）。
ォトレジスト膜を形成する。この後、フォトリソグラフ
ィ技術を用いてフォトレジスト膜をパターニングするこ
とにより、開口部５０が形成されたフォトレジストマス
ク５２を形成する（図６（ｂ）参照）。
【００５６】次に、フォトレジストマスク５２をマスク
として、保護膜３８をエッチングすることにより、ソー
ス電極３６ａに達するコンタクトホール４０を形成する
（図７（ａ）参照）。
として、保護膜３８をエッチングすることにより、ソー
ス電極３６ａに達するコンタクトホール４０を形成する
（図７（ａ）参照）。
【００５７】次に、レジスト剥離液により、フォトレジ
ストマスク５２を除去する（図７（ｂ）参照）。
ストマスク５２を除去する（図７（ｂ）参照）。
【００５８】次に、全面に、スパッタ法により、膜厚７
０ｎｍのＩＴＯ（Indium Tin Oxide）膜４１を形成する
（図８（ａ）参照）。
０ｎｍのＩＴＯ（Indium Tin Oxide）膜４１を形成する
（図８（ａ）参照）。
【００５９】次に、全面に、スピンコート法により、フ
ォトレジスト膜を形成する。次に、フォトリソグラフィ
技術を用いて、フォトレジスト膜をパターニングする。
こうして、画素電極４２を形成するためのフォトレジス
トマスク５４が形成される（図８（ｂ）参照）。
ォトレジスト膜を形成する。次に、フォトリソグラフィ
技術を用いて、フォトレジスト膜をパターニングする。
こうして、画素電極４２を形成するためのフォトレジス
トマスク５４が形成される（図８（ｂ）参照）。
【００６０】次に、フォトレジストマスク５４をマスク
として、ＩＴＯ膜４１をエッチングすることにより、Ｉ
ＴＯより成る画素電極４２を形成する（図９（ａ）参
照）。
として、ＩＴＯ膜４１をエッチングすることにより、Ｉ
ＴＯより成る画素電極４２を形成する（図９（ａ）参
照）。
【００６１】次に、レジスト剥離液により、フォトレジ
ストマスク５４を除去する（図９（ｂ）参照）。こうし
て、本実施形態による薄膜トランジスタが形成される。
ストマスク５４を除去する（図９（ｂ）参照）。こうし
て、本実施形態による薄膜トランジスタが形成される。
【００６２】（信頼性評価結果）次に、本実施形態によ
る薄膜トランジスタの信頼性評価結果を図１０を用いて
説明する。図１０は、９６０本のＴＥＧ（Test Element
Group）上に絶縁膜を形成し、この絶縁膜に電圧を印加
することにより絶縁故障本数を測定したものである。
る薄膜トランジスタの信頼性評価結果を図１０を用いて
説明する。図１０は、９６０本のＴＥＧ（Test Element
Group）上に絶縁膜を形成し、この絶縁膜に電圧を印加
することにより絶縁故障本数を測定したものである。
【００６３】実施例は、本実施形態による薄膜トランジ
スタの場合、即ちゲート電極をＭｏ／ＭｏＮ／ＡｌＮｄ
により構成した場合のものである。
スタの場合、即ちゲート電極をＭｏ／ＭｏＮ／ＡｌＮｄ
により構成した場合のものである。
【００６４】比較例１は、図１１及び図１２に示す従来
の薄膜トランジスタの場合、即ちゲート電極をＭｏ／Ａ
ｌＮｄにより構成した場合のものである。比較例２は、
ゲート電極をＭｏＮ／ＡｌＮｄにより構成した場合のも
のである。
の薄膜トランジスタの場合、即ちゲート電極をＭｏ／Ａ
ｌＮｄにより構成した場合のものである。比較例２は、
ゲート電極をＭｏＮ／ＡｌＮｄにより構成した場合のも
のである。
【００６５】図１０から分かるように、比較例１、比較
例２では、印加電圧を約１５０Ｖ以上にすると、絶縁故
障が発生する。
例２では、印加電圧を約１５０Ｖ以上にすると、絶縁故
障が発生する。
【００６６】これに対し、実施例では、印加電圧を２０
０Ｖにしても絶縁故障が発生していない。このことか
ら、本実施形態によれば、ＡｌＮｄのような低抵抗配線
を用いる場合であっても、信頼性が高く、絶縁耐圧の高
い絶縁膜を形成し得ることが分かる。
０Ｖにしても絶縁故障が発生していない。このことか
ら、本実施形態によれば、ＡｌＮｄのような低抵抗配線
を用いる場合であっても、信頼性が高く、絶縁耐圧の高
い絶縁膜を形成し得ることが分かる。
【００６７】このように本実施形態によれば、ＡｌＮｄ
膜と、ＡｌＮｄ膜より速いエッチングレートでエッチン
グされる窒素を含むＭｏ膜と、窒素を含むＭｏ膜より速
いエッチングレートでエッチングされるＭｏ膜とにより
ゲート電極を構成したので、側面が全体として傾斜する
ように成形されたゲート電極を形成することができる。
そして、このようなゲート電極上にゲート絶縁膜を形成
するので、ゲート絶縁膜の膜質がゲート電極の側面近傍
で不連続になってしまうのを防止することができる。従
って、本実施形態によれば、信頼性が高く、絶縁耐圧の
高いゲート絶縁膜を形成することができ、ひいては信頼
性の高い薄膜トランジスタを提供することができる。
膜と、ＡｌＮｄ膜より速いエッチングレートでエッチン
グされる窒素を含むＭｏ膜と、窒素を含むＭｏ膜より速
いエッチングレートでエッチングされるＭｏ膜とにより
ゲート電極を構成したので、側面が全体として傾斜する
ように成形されたゲート電極を形成することができる。
そして、このようなゲート電極上にゲート絶縁膜を形成
するので、ゲート絶縁膜の膜質がゲート電極の側面近傍
で不連続になってしまうのを防止することができる。従
って、本実施形態によれば、信頼性が高く、絶縁耐圧の
高いゲート絶縁膜を形成することができ、ひいては信頼
性の高い薄膜トランジスタを提供することができる。
【００６８】また、本実施形態によれば、ゲート電極の
みならずソース／ドレイン電極にもゲート電極と同様の
技術を適用したので、側面が全体として傾斜するように
成形されたソース／ドレイン電極を形成することができ
る。そして、このようなソース／ドレイン電極上に保護
膜を形成するので、保護膜の膜質がソース／ドレイン電
極の側面近傍で不連続になってしまうのを防止すること
ができる。従って、本実施形態によれば、保護膜の絶縁
耐圧を向上することができ、ひいては液晶表示装置の信
頼性の向上に資することができる。
みならずソース／ドレイン電極にもゲート電極と同様の
技術を適用したので、側面が全体として傾斜するように
成形されたソース／ドレイン電極を形成することができ
る。そして、このようなソース／ドレイン電極上に保護
膜を形成するので、保護膜の膜質がソース／ドレイン電
極の側面近傍で不連続になってしまうのを防止すること
ができる。従って、本実施形態によれば、保護膜の絶縁
耐圧を向上することができ、ひいては液晶表示装置の信
頼性の向上に資することができる。
【００６９】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。
限らず種々の変形が可能である。
【００７０】例えば、上記実施形態では、窒素を含むＭ
ｏ膜とＭｏ膜とを別個に成膜したが、窒素を含むＭｏ膜
とＭｏ膜とを連続的に成膜してもよい。即ち、上層側が
Ｍｏより成り、下層側が窒素を含むＭｏより成るような
膜を成膜してもよい。このような膜は、まず、Ａｒガス
とＮ2ガスの流量比を例えば９：１として、スパッタ法
により、窒素を含むＭｏ膜を成膜し、この後、スパッタ
を継続しながらＮ2ガスの供給を停止してＭｏ膜を成膜
することにより、形成することができる。
ｏ膜とＭｏ膜とを別個に成膜したが、窒素を含むＭｏ膜
とＭｏ膜とを連続的に成膜してもよい。即ち、上層側が
Ｍｏより成り、下層側が窒素を含むＭｏより成るような
膜を成膜してもよい。このような膜は、まず、Ａｒガス
とＮ2ガスの流量比を例えば９：１として、スパッタ法
により、窒素を含むＭｏ膜を成膜し、この後、スパッタ
を継続しながらＮ2ガスの供給を停止してＭｏ膜を成膜
することにより、形成することができる。
【００７１】また、上記実施形態では、ＡｌＮｄ膜の膜
厚を１５０ｎｍ、窒素を含むＭｏ膜の膜厚を５０ｎｍと
したが、膜厚はこれらに限定されるものではない。窒素
を含むＭｏ膜の膜厚が、ＡｌＮｄ膜の膜厚の例えば０．
３〜０．５倍程度になるように、ＡｌＮｄ膜の膜厚と窒
素を含むＭｏ膜の膜厚とを適宜設定してもよい。
厚を１５０ｎｍ、窒素を含むＭｏ膜の膜厚を５０ｎｍと
したが、膜厚はこれらに限定されるものではない。窒素
を含むＭｏ膜の膜厚が、ＡｌＮｄ膜の膜厚の例えば０．
３〜０．５倍程度になるように、ＡｌＮｄ膜の膜厚と窒
素を含むＭｏ膜の膜厚とを適宜設定してもよい。
【００７２】また、上記実施形態では、ゲート電極にＡ
ｌＮｄ膜１２を用いたが、ＡｌＮｄのみならず、Ａｌ膜
用いてもよい。また、Ｓｃ（スカンジウム）、Ｔａ、Ｚ
ｒ（ジルコニウム）、Ｙ（イットリウム）、Ｎｉ、Ｎｂ
（ネオビウム）、Ｂのうち、少なくとも１種以上の元素
を含むＡｌ合金を用いてもよい。
ｌＮｄ膜１２を用いたが、ＡｌＮｄのみならず、Ａｌ膜
用いてもよい。また、Ｓｃ（スカンジウム）、Ｔａ、Ｚ
ｒ（ジルコニウム）、Ｙ（イットリウム）、Ｎｉ、Ｎｂ
（ネオビウム）、Ｂのうち、少なくとも１種以上の元素
を含むＡｌ合金を用いてもよい。
【００７３】また、上記実施形態では、ソース／ドレイ
ン電極３６ａ、３６ｂにＡｌ膜３０を用いたが、Ａｌ膜
３０のみならず、ＡｌＮｄを用いてもよい。また、Ｓ
ｃ、Ｔａ、Ｚｒ、Ｙ、Ｎｉ、Ｎｂ、Ｂのうち、少なくと
も１種以上の元素を含むＡｌ合金を用いてもよい。
ン電極３６ａ、３６ｂにＡｌ膜３０を用いたが、Ａｌ膜
３０のみならず、ＡｌＮｄを用いてもよい。また、Ｓ
ｃ、Ｔａ、Ｚｒ、Ｙ、Ｎｉ、Ｎｂ、Ｂのうち、少なくと
も１種以上の元素を含むＡｌ合金を用いてもよい。
【００７４】また、上記実施形態では、ＡｌＮｄ膜１２
やＡｌ膜３０を用いたが、ＡｌＮｄやＡｌに限定される
ものではなく、ＣｕやＡｇ等を用いてもよい。また、Ｃ
ｕを主成分とする合金膜やＡｇを主成分とする合金膜等
を用いてもよい。
やＡｌ膜３０を用いたが、ＡｌＮｄやＡｌに限定される
ものではなく、ＣｕやＡｇ等を用いてもよい。また、Ｃ
ｕを主成分とする合金膜やＡｇを主成分とする合金膜等
を用いてもよい。
【００７５】また、上記実施形態では、Ｍｏ膜を用いた
が、Ｍｏに限定されるものではなく、Ｍｏを主成分とす
る合金、例えばＴａを含むＭｏ、又はＷ（タングステ
ン）を含むＭｏ等を用いてもよい。
が、Ｍｏに限定されるものではなく、Ｍｏを主成分とす
る合金、例えばＴａを含むＭｏ、又はＷ（タングステ
ン）を含むＭｏ等を用いてもよい。
【００７６】［付記］第１の発明は、基板上に形成され
たゲート電極と、前記ゲート電極上に形成されたゲート
絶縁膜と、前記ゲート絶縁膜上に形成された半導体層
と、前記半導体層上に形成されたソース／ドレイン電極
とを有する薄膜トランジスタであって、前記ゲート電極
又はソース／ドレイン電極は、第１の導電膜と、前記第
１の導電膜上に形成された第２の導電膜と、前記第２の
導電膜上に形成された第３の導電膜とを有し、前記第１
の導電膜は、Ａｌ、Ｃｕ及びＡｇより選択された金属又
はこの金属を主成分とする合金より成り、側面が傾斜し
ており、前記第２の導電膜は、Ｍｏ又はＭｏを主成分と
する合金に窒素を含ませた膜より成り、側面が傾斜して
おり、前記第３の導電膜は、Ｍｏ又はＭｏを主成分とす
る合金より成ることを特徴とする薄膜トランジスタであ
る。
たゲート電極と、前記ゲート電極上に形成されたゲート
絶縁膜と、前記ゲート絶縁膜上に形成された半導体層
と、前記半導体層上に形成されたソース／ドレイン電極
とを有する薄膜トランジスタであって、前記ゲート電極
又はソース／ドレイン電極は、第１の導電膜と、前記第
１の導電膜上に形成された第２の導電膜と、前記第２の
導電膜上に形成された第３の導電膜とを有し、前記第１
の導電膜は、Ａｌ、Ｃｕ及びＡｇより選択された金属又
はこの金属を主成分とする合金より成り、側面が傾斜し
ており、前記第２の導電膜は、Ｍｏ又はＭｏを主成分と
する合金に窒素を含ませた膜より成り、側面が傾斜して
おり、前記第３の導電膜は、Ｍｏ又はＭｏを主成分とす
る合金より成ることを特徴とする薄膜トランジスタであ
る。
【００７７】第２の発明は、第１の発明の薄膜トランジ
スタにおいて、前記第２の導電膜の膜厚は、前記第１の
導電膜の膜厚の０．３〜０．５倍であることを特徴とす
る薄膜トランジスタである。
スタにおいて、前記第２の導電膜の膜厚は、前記第１の
導電膜の膜厚の０．３〜０．５倍であることを特徴とす
る薄膜トランジスタである。
【００７８】第３の発明は、第１又は第２の発明の薄膜
トランジスタにおいて、前記第３の導電膜の膜厚は、５
〜３０ｎｍであることを特徴とする薄膜トランジスタで
ある。
トランジスタにおいて、前記第３の導電膜の膜厚は、５
〜３０ｎｍであることを特徴とする薄膜トランジスタで
ある。
【００７９】第４の発明は、基板上に形成されたゲート
電極と、前記ゲート電極上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成された半導体層と、前記
半導体層上に形成されたソース／ドレイン電極とを有す
る薄膜トランジスタであって、前記ゲート電極又はソー
ス／ドレイン電極は、第１の導電膜と、前記第１の導電
膜上に形成された第２の導電膜とを有し、前記第１の導
電膜は、Ａｌ、Ｃｕ及びＡｇより選択された金属又はこ
の金属を主成分とする合金より成り、側面が傾斜してお
り、前記第２の導電膜は、下層側がＭｏ又はＭｏを主成
分とする合金に窒素を含ませた膜より成り、上層側がＭ
ｏ又はＭｏを主成分とする合金より成り、下層側の側面
が傾斜していることを特徴とする薄膜トランジスタであ
る。
電極と、前記ゲート電極上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成された半導体層と、前記
半導体層上に形成されたソース／ドレイン電極とを有す
る薄膜トランジスタであって、前記ゲート電極又はソー
ス／ドレイン電極は、第１の導電膜と、前記第１の導電
膜上に形成された第２の導電膜とを有し、前記第１の導
電膜は、Ａｌ、Ｃｕ及びＡｇより選択された金属又はこ
の金属を主成分とする合金より成り、側面が傾斜してお
り、前記第２の導電膜は、下層側がＭｏ又はＭｏを主成
分とする合金に窒素を含ませた膜より成り、上層側がＭ
ｏ又はＭｏを主成分とする合金より成り、下層側の側面
が傾斜していることを特徴とする薄膜トランジスタであ
る。
【００８０】第５の発明は、第１乃至第４の発明のいず
れかの薄膜トランジスタにおいて、前記Ａｌを主成分と
する合金は、Ｎｄ、Ｓｃ、Ｔａ、Ｚｒ、Ｙ、Ｎｉ、Ｎｂ
又はＢを含むことを特徴とする薄膜トランジスタであ
る。
れかの薄膜トランジスタにおいて、前記Ａｌを主成分と
する合金は、Ｎｄ、Ｓｃ、Ｔａ、Ｚｒ、Ｙ、Ｎｉ、Ｎｂ
又はＢを含むことを特徴とする薄膜トランジスタであ
る。
【００８１】第６の発明は、基板上にゲート電極を形成
する工程と、前記ゲート電極上にゲート絶縁膜を形成す
る工程と、ゲート絶縁膜上に半導体層を形成する工程
と、前記半導体層上にソース／ドレイン電極を形成する
工程とを有する薄膜トランジスタの製造方法であって、
前記ゲート電極を形成する工程又は前記ソース／ドレイ
ン電極を形成する工程は、Ａｌ、Ｃｕ及びＡｇより選択
された金属又はこの金属を主成分とする合金より成る第
１の導電膜を形成する工程と、Ｍｏ又はＭｏを主成分と
する合金に窒素を含ませた膜より成る第２の導電膜を形
成する工程と、Ｍｏ又はＭｏを主成分とする合金より成
る第３の導電膜を形成する工程と、前記第１の導電膜に
対するエッチング速度より速い速度で前記第２の導電膜
をエッチングし、前記第２の導電膜に対するエッチング
速度より速い速度で前記第３の導電膜をエッチングする
ことにより、前記第１の導電膜及び前記第２の導電膜の
側面を傾斜するように成形する工程とを有することを特
徴とする薄膜トランジスタの製造方法である。
する工程と、前記ゲート電極上にゲート絶縁膜を形成す
る工程と、ゲート絶縁膜上に半導体層を形成する工程
と、前記半導体層上にソース／ドレイン電極を形成する
工程とを有する薄膜トランジスタの製造方法であって、
前記ゲート電極を形成する工程又は前記ソース／ドレイ
ン電極を形成する工程は、Ａｌ、Ｃｕ及びＡｇより選択
された金属又はこの金属を主成分とする合金より成る第
１の導電膜を形成する工程と、Ｍｏ又はＭｏを主成分と
する合金に窒素を含ませた膜より成る第２の導電膜を形
成する工程と、Ｍｏ又はＭｏを主成分とする合金より成
る第３の導電膜を形成する工程と、前記第１の導電膜に
対するエッチング速度より速い速度で前記第２の導電膜
をエッチングし、前記第２の導電膜に対するエッチング
速度より速い速度で前記第３の導電膜をエッチングする
ことにより、前記第１の導電膜及び前記第２の導電膜の
側面を傾斜するように成形する工程とを有することを特
徴とする薄膜トランジスタの製造方法である。
【００８２】第７の発明は、基板上にゲート電極を形成
する工程と、前記ゲート電極上にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上に半導体層を形成する工
程と、前記半導体層上にソース／ドレイン電極を形成す
る工程とを有する薄膜トランジスタの製造方法であっ
て、前記ゲート電極を形成する工程又は前記ソース／ド
レイン電極を形成する工程は、Ａｌ、Ｃｕ及びＡｇより
選択された金属又はこの金属を主成分とする合金より成
る第１の導電膜を形成する工程と、下層側がＭｏ又はＭ
ｏを主成分とする合金に窒素を含ませた膜より成り、上
層側がＭｏ又はＭｏを主成分とする合金より成る第２の
導電膜を形成する工程と、前記第１の導電膜に対するエ
ッチング速度より速い速度で前記第２の導電膜の下層側
をエッチングし、前記第２の導電膜の下層側に対するエ
ッチング速度より速い速度で前記第２の導電膜の上層側
をエッチングすることにより、前記第１の導電膜の側面
を傾斜するように成形するとともに、前記第２の導電膜
の下層側の側面をも傾斜するように成形する工程とを有
することを特徴とする薄膜トランジスタの製造方法であ
る。
する工程と、前記ゲート電極上にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上に半導体層を形成する工
程と、前記半導体層上にソース／ドレイン電極を形成す
る工程とを有する薄膜トランジスタの製造方法であっ
て、前記ゲート電極を形成する工程又は前記ソース／ド
レイン電極を形成する工程は、Ａｌ、Ｃｕ及びＡｇより
選択された金属又はこの金属を主成分とする合金より成
る第１の導電膜を形成する工程と、下層側がＭｏ又はＭ
ｏを主成分とする合金に窒素を含ませた膜より成り、上
層側がＭｏ又はＭｏを主成分とする合金より成る第２の
導電膜を形成する工程と、前記第１の導電膜に対するエ
ッチング速度より速い速度で前記第２の導電膜の下層側
をエッチングし、前記第２の導電膜の下層側に対するエ
ッチング速度より速い速度で前記第２の導電膜の上層側
をエッチングすることにより、前記第１の導電膜の側面
を傾斜するように成形するとともに、前記第２の導電膜
の下層側の側面をも傾斜するように成形する工程とを有
することを特徴とする薄膜トランジスタの製造方法であ
る。
【００８３】第８の発明は、第６又は第７の発明の薄膜
トランジスタの製造方法において、前記第２の導電膜を
形成する工程では、Ｍｏの量に対して０．０１〜０．１
の量の窒素を含ませることを特徴とする薄膜トランジス
タの製造方法である。
トランジスタの製造方法において、前記第２の導電膜を
形成する工程では、Ｍｏの量に対して０．０１〜０．１
の量の窒素を含ませることを特徴とする薄膜トランジス
タの製造方法である。
【００８４】
【発明の効果】以上の通り、本発明によれば、ＡｌＮｄ
膜と、ＡｌＮｄ膜より速いエッチングレートでエッチン
グされる窒素を含むＭｏ膜と、窒素を含むＭｏ膜より速
いエッチングレートでエッチングされるＭｏ膜とにより
ゲート電極を構成したので、側面が全体として傾斜する
ように成形されたゲート電極を形成することができる。
そして、このようなゲート電極上にゲート絶縁膜を形成
するので、ゲート絶縁膜の膜質がゲート電極の側面近傍
で不連続になってしまうのを防止することができる。従
って、本発明によれば、信頼性が高く、絶縁耐圧の高い
ゲート絶縁膜を形成することができ、ひいては信頼性の
高い薄膜トランジスタを提供することができる。
膜と、ＡｌＮｄ膜より速いエッチングレートでエッチン
グされる窒素を含むＭｏ膜と、窒素を含むＭｏ膜より速
いエッチングレートでエッチングされるＭｏ膜とにより
ゲート電極を構成したので、側面が全体として傾斜する
ように成形されたゲート電極を形成することができる。
そして、このようなゲート電極上にゲート絶縁膜を形成
するので、ゲート絶縁膜の膜質がゲート電極の側面近傍
で不連続になってしまうのを防止することができる。従
って、本発明によれば、信頼性が高く、絶縁耐圧の高い
ゲート絶縁膜を形成することができ、ひいては信頼性の
高い薄膜トランジスタを提供することができる。
【００８５】また、本発明によれば、ゲート電極のみな
らずソース／ドレイン電極にもゲート電極と同様の技術
を適用したので、側面が全体として傾斜するように成形
されたソース／ドレイン電極を形成することができる。
そして、このようなソース／ドレイン電極上に保護膜を
形成するので、保護膜の膜質がソース／ドレイン電極の
側面近傍で不連続になってしまうのを防止することがで
きる。従って、本発明によれば、保護膜の絶縁耐圧を向
上することができ、ひいては液晶表示装置の信頼性の向
上に資することができる。
らずソース／ドレイン電極にもゲート電極と同様の技術
を適用したので、側面が全体として傾斜するように成形
されたソース／ドレイン電極を形成することができる。
そして、このようなソース／ドレイン電極上に保護膜を
形成するので、保護膜の膜質がソース／ドレイン電極の
側面近傍で不連続になってしまうのを防止することがで
きる。従って、本発明によれば、保護膜の絶縁耐圧を向
上することができ、ひいては液晶表示装置の信頼性の向
上に資することができる。
【図１】本発明の一実施形態による薄膜トランジスタを
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態による薄膜トランジスタの
製造方法を示す断面図（その１）である。
製造方法を示す断面図（その１）である。
【図３】本発明の一実施形態による薄膜トランジスタの
製造方法を示す断面図（その２）である。
製造方法を示す断面図（その２）である。
【図４】本発明の一実施形態による薄膜トランジスタの
製造方法を示す断面図（その３）である。
製造方法を示す断面図（その３）である。
【図５】本発明の一実施形態による薄膜トランジスタの
製造方法を示す断面図（その４）である。
製造方法を示す断面図（その４）である。
【図６】本発明の一実施形態による薄膜トランジスタの
製造方法を示す断面図（その５）である。
製造方法を示す断面図（その５）である。
【図７】本発明の一実施形態による薄膜トランジスタの
製造方法を示す断面図（その６）である。
製造方法を示す断面図（その６）である。
【図８】本発明の一実施形態による薄膜トランジスタの
製造方法を示す断面図（その７）である。
製造方法を示す断面図（その７）である。
【図９】本発明の一実施形態による薄膜トランジスタの
製造方法を示す断面図（その８）である。
製造方法を示す断面図（その８）である。
【図１０】信頼性評価結果を示すグラフである。
【図１１】従来の液晶表示装置を示す平面図及び断面図
である。
である。
１０…ガラス基板 １２…ＡｌＮｄ膜 １４…窒素を含むＭｏ膜 １６…Ｍｏ膜 １７…多層膜 １８…ゲート電極 ２０…ゲート絶縁膜 ２２…アモルファスシリコン膜 ２４…チャネル保護膜 ２６…ｎ+−アモルファスシリコン膜 ２８…Ｔｉ膜 ３０…Ａｌ膜 ３２…窒素を含むＭｏ膜 ３４…Ｍｏ膜 ３６ａ…ソース電極 ３６ｂ…ドレイン電極 ３８…保護膜 ４０…コンタクトホール ４１…ＩＴＯ膜 ４２…画素電極 ４４…フォトレジストマスク ４６…フォトレジストマスク ４８…フォトレジストマスク ５０…開口部 ５２…フォトレジストマスク ５４…フォトレジストマスク １１０…ガラス基板 １１２…Ａｌ膜 １１６…Ｍｏ膜 １１８…ゲート電極 １１８ａ…ゲートバスライン １２０…ゲート絶縁膜 １２２…アモルファスシリコン膜 １２４…チャネル保護膜 １２６…ｎ+−アモルファスシリコン膜 １２８…Ｍｏ膜 １３０…Ａｌ膜 １３４…Ｍｏ膜 １３６ａ…ソース電極 １３６ｂ…ドレイン電極、データバスライン １３８…保護膜 １４０…コンタクトホール １４２…画素電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 喜田 哲也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 小森田 章 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 4M104 AA09 BB02 BB08 BB09 BB14 BB16 BB31 BB36 CC05 DD12 DD17 DD37 DD43 DD64 EE05 EE17 FF08 FF13 GG09 GG14 HH13 5F110 AA03 AA12 BB01 CC07 DD02 EE01 EE02 EE03 EE04 EE06 EE12 EE15 EE23 EE44 FF03 FF30 GG02 GG15 GG25 GG45 HK01 HK02 HK03 HK04 HK06 HK16 HK22 HK24 HK33 HK35 HL07 HL23 NN04 NN12 NN24 NN35 QQ05
Claims (4)
- 【請求項１】 基板上に形成されたゲート電極と、前記
ゲート電極上に形成されたゲート絶縁膜と、前記ゲート
絶縁膜上に形成された半導体層と、前記半導体層上に形
成されたソース／ドレイン電極とを有する薄膜トランジ
スタであって、 前記ゲート電極又はソース／ドレイン電極は、第１の導
電膜と、前記第１の導電膜上に形成された第２の導電膜
と、前記第２の導電膜上に形成された第３の導電膜とを
有し、 前記第１の導電膜は、Ａｌ、Ｃｕ及びＡｇより選択され
た金属又はこの金属を主成分とする合金より成り、側面
が傾斜しており、 前記第２の導電膜は、Ｍｏ又はＭｏを主成分とする合金
に窒素を含ませた膜より成り、側面が傾斜しており、 前記第３の導電膜は、Ｍｏ又はＭｏを主成分とする合金
より成ることを特徴とする薄膜トランジスタ。 - 【請求項２】 基板上に形成されたゲート電極と、前記
ゲート電極上に形成されたゲート絶縁膜と、前記ゲート
絶縁膜上に形成された半導体層と、前記半導体層上に形
成されたソース／ドレイン電極とを有する薄膜トランジ
スタであって、 前記ゲート電極又はソース／ドレイン電極は、第１の導
電膜と、前記第１の導電膜上に形成された第２の導電膜
とを有し、 前記第１の導電膜は、Ａｌ、Ｃｕ及びＡｇより選択され
た金属又はこの金属を主成分とする合金より成り、側面
が傾斜しており、 前記第２の導電膜は、下層側がＭｏ又はＭｏを主成分と
する合金に窒素を含ませた膜より成り、上層側がＭｏ又
はＭｏを主成分とする合金より成り、下層側の側面が傾
斜していることを特徴とする薄膜トランジスタ。 - 【請求項３】 基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、ゲ
ート絶縁膜上に半導体層を形成する工程と、前記半導体
層上にソース／ドレイン電極を形成する工程とを有する
薄膜トランジスタの製造方法であって、 前記ゲート電極を形成する工程又は前記ソース／ドレイ
ン電極を形成する工程は、 Ａｌ、Ｃｕ及びＡｇより選択された金属又はこの金属を
主成分とする合金より成る第１の導電膜を形成する工程
と、 Ｍｏ又はＭｏを主成分とする合金に窒素を含ませた膜よ
り成る第２の導電膜を形成する工程と、 Ｍｏ又はＭｏを主成分とする合金より成る第３の導電膜
を形成する工程と、 前記第１の導電膜に対するエッチング速度より速い速度
で前記第２の導電膜をエッチングし、前記第２の導電膜
に対するエッチング速度より速い速度で前記第３の導電
膜をエッチングすることにより、前記第１の導電膜及び
前記第２の導電膜の側面を傾斜するように成形する工程
とを有することを特徴とする薄膜トランジスタの製造方
法。 - 【請求項４】 基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上に半導体層を形成する工程と、前記半
導体層上にソース／ドレイン電極を形成する工程とを有
する薄膜トランジスタの製造方法であって、 前記ゲート電極を形成する工程又は前記ソース／ドレイ
ン電極を形成する工程は、 Ａｌ、Ｃｕ及びＡｇより選択された金属又はこの金属を
主成分とする合金より成る第１の導電膜を形成する工程
と、 下層側がＭｏ又はＭｏを主成分とする合金に窒素を含ま
せた膜より成り、上層側がＭｏ又はＭｏを主成分とする
合金より成る第２の導電膜を形成する工程と、 前記第１の導電膜に対するエッチング速度より速い速度
で前記第２の導電膜の下層側をエッチングし、前記第２
の導電膜の下層側に対するエッチング速度より速い速度
で前記第２の導電膜の上層側をエッチングすることによ
り、前記第１の導電膜の側面を傾斜するように成形する
とともに、前記第２の導電膜の下層側の側面をも傾斜す
るように成形する工程とを有することを特徴とする薄膜
トランジスタの製造方法。
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001242483A (ja) * | 2000-02-25 | 2001-09-07 | Hitachi Ltd | 液晶表示装置及びその配線構造 |
| JP2003036037A (ja) * | 2001-07-23 | 2003-02-07 | Pioneer Electronic Corp | 銀若しくは銀合金配線及びその形成方法並びに表示パネル基板 |
| JP2005513808A (ja) * | 2002-01-02 | 2005-05-12 | サムスン エレクトロニクス カンパニー リミテッド | 配線構造とこれを利用する薄膜トランジスタ基板及びその製造方法 |
| JP2005303150A (ja) * | 2004-04-14 | 2005-10-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、発光装置及びその作製方法、及び電子機器 |
| JP2006229216A (ja) * | 2005-02-15 | 2006-08-31 | Samsung Electronics Co Ltd | エッチング液組成物及び薄膜トランジスタ表示板の製造方法 |
| US7535520B2 (en) | 2005-11-07 | 2009-05-19 | Samsung Electronics, Co., Ltd. | Thin film transistor array panel for liquid crystal display |
| US7795690B2 (en) | 2005-05-24 | 2010-09-14 | Sharp Kabushiki Kaisha | Thin film transistor substrate and method of fabricating the same |
| US7820368B2 (en) | 2005-07-25 | 2010-10-26 | Samsung Electronics Co., Ltd. | Photoresist stripper composition and methods for forming wire structures and for fabricating thin film transistor substrate using composition |
| JP2016021470A (ja) * | 2014-07-14 | 2016-02-04 | 株式会社ジャパンディスプレイ | 表示装置 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720087B1 (ko) * | 2000-07-31 | 2007-05-18 | 삼성전자주식회사 | 표시 소자용 배선 및 이를 이용한 박막 트랜지스터 기판및 그 제조 방법 |
| KR100751185B1 (ko) * | 2000-08-08 | 2007-08-22 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
| TW490857B (en) * | 2001-02-05 | 2002-06-11 | Samsung Electronics Co Ltd | Thin film transistor array substrate for liquid crystal display and method of fabricating same |
| KR100685920B1 (ko) * | 2001-06-13 | 2007-02-23 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 제조방법 |
| JP2002373867A (ja) * | 2001-06-14 | 2002-12-26 | Idemitsu Kosan Co Ltd | 半導体素子用導電性薄膜、半導体素子及びそれらの製造方法 |
| KR100813005B1 (ko) * | 2001-12-12 | 2008-03-14 | 엘지.필립스 엘시디 주식회사 | 몰리브덴을 배리어층으로 가지는 구리/몰리브덴 배선의일괄식각방법 |
| US7521366B2 (en) * | 2001-12-12 | 2009-04-21 | Lg Display Co., Ltd. | Manufacturing method of electro line for liquid crystal display device |
| TW554539B (en) * | 2002-09-09 | 2003-09-21 | Chunghwa Picture Tubes Ltd | Thin film transistor source/drain structure and manufacturing method thereof |
| KR100883769B1 (ko) * | 2002-11-08 | 2009-02-18 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판 제조방법 |
| KR100997963B1 (ko) * | 2003-06-30 | 2010-12-02 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그의 제조 방법 |
| JP2005092122A (ja) * | 2003-09-19 | 2005-04-07 | Nec Corp | 薄膜トランジスタ基板及びその製造方法 |
| KR100623247B1 (ko) * | 2003-12-22 | 2006-09-18 | 삼성에스디아이 주식회사 | 평판표시장치 및 그의 제조방법 |
| KR101035928B1 (ko) * | 2004-06-25 | 2011-05-23 | 엘지디스플레이 주식회사 | 액정표시장치 및 이의 제조방법 |
| KR101199533B1 (ko) * | 2005-06-22 | 2012-11-09 | 삼성디스플레이 주식회사 | 식각액, 이를 이용하는 배선 형성 방법 및 박막 트랜지스터기판의 제조 방법 |
| EP1770788A3 (en) * | 2005-09-29 | 2011-09-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method thereof |
| CN100464396C (zh) * | 2005-10-31 | 2009-02-25 | 中华映管股份有限公司 | 薄膜晶体管的制作方法 |
| CN101512730A (zh) * | 2006-10-12 | 2009-08-19 | 株式会社爱发科 | 导电膜形成方法、薄膜晶体管、带有薄膜晶体管的面板以及薄膜晶体管的制造方法 |
| KR101365673B1 (ko) * | 2006-11-24 | 2014-02-21 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 기판 및이의 제조방법 |
| TWI360708B (en) * | 2007-12-17 | 2012-03-21 | Au Optronics Corp | Pixel structure, display panel, elecro-optical app |
| KR101499227B1 (ko) * | 2008-08-20 | 2015-03-06 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| TWI479574B (zh) * | 2009-03-16 | 2015-04-01 | Hannstar Display Corp | Ｔｆｔ陣列基板及其製造方法 |
| US8785241B2 (en) | 2010-07-16 | 2014-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR20120032904A (ko) * | 2010-09-29 | 2012-04-06 | 삼성모바일디스플레이주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| TWI600157B (zh) | 2012-11-16 | 2017-09-21 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| JP2016018948A (ja) * | 2014-07-10 | 2016-02-01 | セイコーエプソン株式会社 | 導電パターン形成方法、半導体装置、及び電子機器 |
| KR20160120891A (ko) | 2015-04-09 | 2016-10-19 | 삼성전자주식회사 | 반도체 장치 |
| CN104992949B (zh) * | 2015-06-04 | 2018-03-09 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示装置 |
| KR102052434B1 (ko) | 2017-12-11 | 2019-12-05 | 엘지디스플레이 주식회사 | 컨택 구조 및 이를 이용한 전계발광 표시장치 |
| CN109671623B (zh) * | 2018-12-21 | 2020-11-24 | 深圳市华星光电技术有限公司 | 栅极与薄膜晶体管的制造方法 |
| CN112838049B (zh) * | 2019-11-25 | 2023-03-28 | 深超光电（深圳）有限公司 | 导电结构的制备方法和薄膜晶体管阵列基板的制备方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04217370A (ja) * | 1990-12-19 | 1992-08-07 | Seikosha Co Ltd | 薄膜トランジスタのゲ−ト電極およびその製造方法 |
| JPH0764109A (ja) * | 1993-08-25 | 1995-03-10 | Toshiba Corp | 液晶表示装置 |
| JP3304272B2 (ja) * | 1996-05-09 | 2002-07-22 | シャープ株式会社 | アクティブマトリクス基板およびその構造欠陥処置方法 |
| JP3182351B2 (ja) * | 1996-10-29 | 2001-07-03 | 松下電器産業株式会社 | 薄膜トランジスタの製造方法 |
| JP3916334B2 (ja) * | 1999-01-13 | 2007-05-16 | シャープ株式会社 | 薄膜トランジスタ |
-
2000
- 2000-02-10 JP JP2000033151A patent/JP2001223365A/ja active Pending
- 2000-11-16 TW TW089124257A patent/TW474020B/zh not_active IP Right Cessation
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001242483A (ja) * | 2000-02-25 | 2001-09-07 | Hitachi Ltd | 液晶表示装置及びその配線構造 |
| JP2003036037A (ja) * | 2001-07-23 | 2003-02-07 | Pioneer Electronic Corp | 銀若しくは銀合金配線及びその形成方法並びに表示パネル基板 |
| JP4620298B2 (ja) * | 2001-07-23 | 2011-01-26 | パイオニア株式会社 | 銀若しくは銀合金配線及びその形成方法並びに表示パネル基板 |
| JP2005513808A (ja) * | 2002-01-02 | 2005-05-12 | サムスン エレクトロニクス カンパニー リミテッド | 配線構造とこれを利用する薄膜トランジスタ基板及びその製造方法 |
| US7396695B2 (en) | 2002-01-02 | 2008-07-08 | Samsung Electronics Co., Ltd. | Wire structure, a thin film transistor substrate of using the wire structure and a method of manufacturing the same |
| KR100980008B1 (ko) * | 2002-01-02 | 2010-09-03 | 삼성전자주식회사 | 배선 구조, 이를 이용하는 박막 트랜지스터 기판 및 그제조 방법 |
| JP4583797B2 (ja) * | 2004-04-14 | 2010-11-17 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2005303150A (ja) * | 2004-04-14 | 2005-10-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、発光装置及びその作製方法、及び電子機器 |
| JP2006229216A (ja) * | 2005-02-15 | 2006-08-31 | Samsung Electronics Co Ltd | エッチング液組成物及び薄膜トランジスタ表示板の製造方法 |
| US7795690B2 (en) | 2005-05-24 | 2010-09-14 | Sharp Kabushiki Kaisha | Thin film transistor substrate and method of fabricating the same |
| US7820368B2 (en) | 2005-07-25 | 2010-10-26 | Samsung Electronics Co., Ltd. | Photoresist stripper composition and methods for forming wire structures and for fabricating thin film transistor substrate using composition |
| US7535520B2 (en) | 2005-11-07 | 2009-05-19 | Samsung Electronics, Co., Ltd. | Thin film transistor array panel for liquid crystal display |
| JP2016021470A (ja) * | 2014-07-14 | 2016-02-04 | 株式会社ジャパンディスプレイ | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US6376861B1 (en) | 2002-04-23 |
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