KR20100019233A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents
박막 트랜지스터 기판 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR20100019233A KR20100019233A KR1020080078154A KR20080078154A KR20100019233A KR 20100019233 A KR20100019233 A KR 20100019233A KR 1020080078154 A KR1020080078154 A KR 1020080078154A KR 20080078154 A KR20080078154 A KR 20080078154A KR 20100019233 A KR20100019233 A KR 20100019233A
- Authority
- KR
- South Korea
- Prior art keywords
- etching
- layer
- alloy
- region
- thin film
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 51
- 239000010409 thin film Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000005530 etching Methods 0.000 claims abstract description 68
- 239000010408 film Substances 0.000 claims abstract description 50
- 230000004888 barrier function Effects 0.000 claims abstract description 40
- 239000004065 semiconductor Substances 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 38
- 239000007789 gas Substances 0.000 claims description 47
- 229920002120 photoresistant polymer Polymers 0.000 claims description 37
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 25
- 229910052731 fluorine Inorganic materials 0.000 claims description 25
- 239000011737 fluorine Substances 0.000 claims description 25
- 239000000460 chlorine Substances 0.000 claims description 20
- 229910000838 Al alloy Inorganic materials 0.000 claims description 19
- 238000001312 dry etching Methods 0.000 claims description 19
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 14
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 13
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 13
- 229910052801 chlorine Inorganic materials 0.000 claims description 13
- 229910052750 molybdenum Inorganic materials 0.000 claims description 13
- 239000011733 molybdenum Substances 0.000 claims description 13
- 239000010949 copper Substances 0.000 claims description 12
- -1 XeF 2 Inorganic materials 0.000 claims description 11
- 239000011651 chromium Substances 0.000 claims description 11
- 239000010936 titanium Substances 0.000 claims description 11
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 10
- 229910001182 Mo alloy Inorganic materials 0.000 claims description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 10
- 229910052804 chromium Inorganic materials 0.000 claims description 10
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 9
- 229910052802 copper Inorganic materials 0.000 claims description 9
- 229910052715 tantalum Inorganic materials 0.000 claims description 9
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 9
- 229910001069 Ti alloy Inorganic materials 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 229910000599 Cr alloy Inorganic materials 0.000 claims description 7
- 229910001362 Ta alloys Inorganic materials 0.000 claims description 7
- 239000000788 chromium alloy Substances 0.000 claims description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- 229910052684 Cerium Inorganic materials 0.000 claims description 6
- 229910052779 Neodymium Inorganic materials 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052746 lanthanum Inorganic materials 0.000 claims description 6
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 claims description 6
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 238000009832 plasma treatment Methods 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 147
- 238000003860 storage Methods 0.000 description 26
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 230000000052 comparative effect Effects 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 238000000089 atomic force micrograph Methods 0.000 description 8
- 239000004973 liquid crystal related substance Substances 0.000 description 7
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 150000002739 metals Chemical class 0.000 description 5
- 238000002161 passivation Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000004380 ashing Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000004630 atomic force microscopy Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 125000001309 chloro group Chemical group Cl* 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 239000012044 organic layer Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 125000001153 fluoro group Chemical group F* 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
Abstract
공정을 단순화하고 제조 원가를 절감할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법이 제공된다. 박막 트랜지스터 기판은, 절연 기판과, 상기 절연 기판 상에 제1 방향으로 뻗은 게이트 배선과, 상기 게이트 배선 상에 제2 방향으로 뻗고, 배리어 하부막 및 도전성 상부막으로 이루어진 데이터 배선과, 상기 데이터 배선 아래에 위치하여 채널부를 제외하고 상기 데이터 배선과 동일한 형상을 가지는 반도체 패턴을 포함한다. 여기서, 상기 데이터 배선의 상면의 조도 평균 제곱값은 3 nm이하인 포함한다.
박막 트랜지스터, 데이터 배선, 건식 식각
Description
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 공정을 단순화하고 제조 원가를 절감할 수 있는 박막 트랜지스터 기판 및 이의 배선의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 개의 기판에 각각 구비되어 있는 형태이다. 이 중에서도, 하나의 기판(박막 트랜지스터 기판)에는 복수의 화소 전극이 매트릭스(matrix) 형태로 배열되어 있고 다른 기판(공통 전극 기판)에는 하나의 공통 전극이 기판 전면을 덮고 있다. 이러한 액정 표시 장치에서 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어 진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 전압을 전달하는 데이터선(data line)을 기판 상에 형성한다.
종래 기술에 따른 액정 표시 장치의 경우, 게이트선 또는 데이터선과 같은 신호 전달선을 형성하기 위하여 3중막 구조를 적용하였다. 즉, 비저항(resistivity)이 낮은 제1 도전막을 가운데 두고, 제1 도전막의 하부에 배리어 특성을 가진 제2 도전막을 형성하고, 제1 도전막의 상부에 화소 전극과 접촉 특성이 좋은 제3 도전막을 적층한 구조가 적용되고 있다. 이와 같이 신호 전달선을 구성하는 층의 수가 증가할수록 제조 단가가 상승하고, 제조 시간도 증가하게 되는 문제점이 있다.
본 발명이 해결하고자 하는 과제는, 공정을 단순화하고 제조 원가를 절감할 수 있는 박막 트랜지스터 기판을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 이러한 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 절연 기판과, 상기 절연 기판 상에 제1 방향으로 뻗은 게이트 배선과, 상기 게이트 배선 상에 제2 방향으로 뻗고, 배리어 하부막 및 도전성 상부막으로 이루어 진 데이터 배선과, 상기 데이터 배선 아래에 위치하여 채널부를 제외하고 상기 데이터 배선과 동일한 형상을 가지는 반도체 패턴을 포함한다. 여기서, 상기 데이터 배선의 상면의 조도 평균 제곱값은 3 nm이하인 포함한다.
상기 도전성 상부막은 알루미늄 합금으로 이루어질 수 있다. 상기 도전성 상부막은 니켈, 구리, 붕소, 세륨, 란탄, 네오디뮴, 또는 이들의 조합이 첨가된 알루미늄 합금일 수 있다.
상기 배리어 하부막은 몰리브덴, 몰리브덴 합금, 티타늄, 티타늄 합금, 크롬, 크롬 합금, 탄탈륨, 또는 탄탈륨 합금으로 이루어질 수 있다.
상기 데이터 배선의 조도 평균값은 2 nm이하일 수 있다.
상기 소스 전극 및 상기 드레인 전극에 대하여 측방향으로 돌출된 상기 반도체 패턴의 돌출부는 1 um 이하일 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 절연 기판 상에 반도체층과, 배리어 하부막 및 도전성 상부막으로 이루어진 도전막을 형성하는 단계와, 상기 도전막 상에, 제1 영역과 상기 제1 영역 양측에 상기 제1 영역보다 두꺼운 제2 영역으로 이루어진 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각 마스크로 사용하여 상기 도전막 및 상기 반도체층을 식각하는 단계와, 상기 제1 영역의 상기 감광막 패턴을 제거하는 단계와, 상기 제1 영역 하부의 상기 도전성 상부막을 식각하는 단계와, 상기 제2 영역의 상기 감광막 패턴을 제거하는 단계와, 상기 도전성 상부막을 식각 마스크로 사용하여 상기 제1 영역 하부의 상기 배리어 하부막을 식각하는 단계를 포함한다.
상기 도전성 상부막은 알루미늄 합금으로 이루어질 수 있다. 상기 도전성 상부막은 니켈, 구리, 붕소, 세륨, 란탄, 네오디뮴, 또는 이들의 조합이 첨가된 알루미늄 합금일 수 있다.
상기 배리어 하부막은 몰리브덴, 몰리브덴 합금, 티타늄, 티타늄 합금, 크롬, 크롬 합금, 탄탈륨, 또는 탄탈륨 합금으로 이루어질 수 있다.
상기 제1 영역 하부의 상기 도전성 상부막을 제거하는 단계는 건식 식각을 이용할 수 있다. 상기 건식 식각은 염소 계열의 식각 가스를 이용할 수 있다. 상기 염소 계열의 식각 가스는 Cl2 또는 BCl3일 수 있다.
상기 제2 영역의 상기 감광막 패턴을 제거하는 단계는 산소 플라즈마를 이용할 수 있다.
상기 제1 영역 하부의 상기 배리어 하부막을 식각하는 단계는 불소 계열 가스와 산소가 혼합된 식각 가스를 이용할 수 있다. 상기 불소 계열 가스는 SF6, XeF2, BrF2, ClF2, 또는 이들의 조합으로 이루어질 수 있다.
상기 반도체층과 상기 배리어 하부막을 오믹 콘택층을 형성하는 단계와, 상기 제1 영역 하부의 상기 배리어 하부막을 식각한 후 상기 오믹 콘택층을 식각하는 단계를 더 포함할 수 있다. 상기 제1 영역 하부의 상기 배리어 하부막 및 상기 오믹 콘택층을 식각 하는 단계는 불소 계열의 식각 가스를 이용할 수 있다. 상기 불소 계열 가스는 SF6, XeF2, BrF2, ClF2, 또는 이들의 조합으로 이루어질 수 있다.
상기 배리어 하부막을 식각한 후, 불소 계열의 가스를 이용하여 플라즈마 처 리하는 단계를 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하 나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 대해 설명한다.
먼저 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 구조에 대해 설명한다. 도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 기판을 B-B' 선을 따라 절단한 단면도이다.
절연 기판(10) 위에 가로 방향으로 게이트선(22)이 형성되어 있고, 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26)이 형성되어 있다. 이러한 게이트선(22) 및 게이트 전극(26)을 게이트 배선이라고 한다.
또한 절연 기판(10) 위에는 화소 영역을 가로질러 게이트선(22)과 실질적으로 평행하게 가로 방향으로 뻗어 있는 스토리지선(28)이 형성되어 있고, 스토리지선(28)에 연결되어 넓은 너비를 가지는 스토리지 전극(27)이 형성되어 있다. 스토리지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터를 이룬다. 이러한 스토리지 전극(27) 및 스토리지선(28)을 스토리지 배선이라고 한다.
이와 같은 스토리지 배선(27, 28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴스가 충분할 경우 스토리지 배선(27, 28)이 형성되지 않을 수도 있다.
게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 26) 및 스토리지 배선(27, 28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 예를 들면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막, 또는 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
게이트 배선(22, 26) 및 스토리지 배선(27, 28)의 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 또는 다결정 규소 등의 반도체로 이루어진 반도체 패턴(42, 44)이 형성되어 있다. 반도체 패턴(42, 44)은 박막 트랜지스터의 채널부를 제외하고는 후술할 데이터 배선(62, 65, 66, 67)과 실질적으로 동일한 형상으로 패터닝되어 있다. 이는 반도체 패턴(42, 44)과 데이터 배선(62, 65, 66, 67)을 하나의 식각 마스크를 이용하여 패터닝하기 때문이며, 이에 대해서는 후에 자세히 설명하도록 한다.
반도체 패턴(42, 44)의 위에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 만들어진 오믹 콘택층(52, 55, 56)이 형성되어 있다. 이러한 오믹 콘택층(52, 55, 56)은 후술할 데이터 배선(62, 65, 66, 67)과 실질적으로 동일한 형상으로 패터닝되어 있다.
오믹 콘택층(52, 55, 56) 및 게이트 절연막(30) 위에는 데이터선(62) 및 드레인 전극(66)이 형성되어 있다. 데이터선(62)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의한다. 데이터선(62)으로부터 가지(branch) 형태로 분지되어 오믹 콘택층(55)의 상부까지 연장되어 있는 소스 전극(65)이 형성되어 있 다. 그리고 드레인 전극(66)은 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하도록 오믹 콘택층(56) 상부에 형성되어 있다. 드레인 전극(66)은 드레인 전극(66)으로부터 연장되어 스토리지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
이러한 데이터선(62), 소스 전극(65), 드레인 전극(66) 및 드레인 전극 확장부(67)를 데이터 배선이라고 한다.
데이터 배선(62, 65, 66, 67)은 배리어 하부막(621, 651, 662)과, 도전성 상부막(622, 652, 662)을 포함하는 이중막 구조를 가질 수 있다. 여기서, 배리어 하부막(621, 651, 662)은 몰리브덴, 몰리브덴 합금, 티타늄, 티타늄 합금, 크롬, 크롬 합금, 탄탈륨, 또는 탄탈륨 합금 등으로 이루어질 수 있다. 도전성 상부막(622, 652, 662)은 비저항(resistivity)이 낮고 화소 전극(82)과 접촉 특성이 좋은 알루미늄 합금으로 이루어질 수 있다. 알루미늄 합금은 니켈(Ni), 구리(Cu), 붕소(B), 세륨(Ce), 란탄(La), 및 네오디뮴(Nd) 등의 첨가 원소들로 이루어진 그룹에서 선택된 하나 이상의 첨가 원소가 알루미늄에 첨가된 합금을 말한다. 이러한 첨가 원소는 약 0.1 내지 20 at%의 농도를 가질 수 있다. 데이터 배선(62, 65, 66, 67)은 그 아래에 위치하는 오믹 콘택층(55, 56) 및 반도체 패턴(44)을 건식 식각으로 패터닝하기 위한 식각 마스크로 사용될 수 있다. 따라서, 데이터 배선(62, 65, 66, 67)의 상면은 건식 식각에 의해 조도(roughness)가 낮은 값을 가질 수 있다. 예를 들어, 데이터 배선(62, 65, 66, 67)의 상면에 대한 조도의 평균 제곱값(root mean square)은 약 3 nm 이하일 수 있다. 또한, 데이터 배선(62, 65, 66, 67)의 상면에 대한 조도의 평균값(average)는 약 2 nm 이하일 수 있다.
소스 전극(65)은 게이트 전극(26)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하도록 게이트 전극(26)과 적어도 일부분이 중첩된다.
드레인 전극 확장부(67)는 스토리지 전극(27)과 중첩되도록 형성되어, 스토리지 전극(27)과 게이트 절연막(30)을 사이에 두고 스토리지 커패시터를 형성한다. 스토리지 전극(27)을 형성하지 않을 경우 드레인 전극 확장부(27)를 형성하지 않을 수 있다.
오믹 콘택층(52, 55, 56)은 그 하부의 반도체 패턴(42, 44)과 그 상부의 데이터 배선(62, 65, 66, 67)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 65, 66, 67)과 실질적으로 동일한 형태를 가진다.
한편 반도체 패턴(42, 44)은 박막 트랜지스터의 채널부를 제외하면 데이터 배선(62, 65, 66, 67) 및 오믹 콘택층(52, 55, 56)과 실질적으로 동일한 모양을 하고 있다. 즉 박막 트랜지스터의 채널부에서 소스 전극(65)과 드레인 전극(66)이 서로 분리되어 있고 소스 전극(65) 하부의 오믹 콘택층(55)과 드레인 전극(66) 하부의 오믹 콘택층(56)도 서로 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(44)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널부를 형성한다.
데이터 배선(62, 65, 66, 67) 및 이에 의해 노출된 반도체 패턴(44) 상부에는 보호막(70)이 형성되어 있다. 보호막(70)은 질화규소 또는 산화규소 등으로 이 루어진 무기 물질, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성될 수 있다. 또한 보호막(70)은 유기막의 우수한 특성을 살리면서도 노출된 반도체 패턴(44)을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(70)에는 드레인 전극 확장부(67)를 드러내는 콘택홀(77)이 형성되어 있다.
보호막(70) 위에는 화소의 모양을 따라 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 콘택홀(77)을 통하여 드레인 전극 확장부(67)와 전기적으로 연결되어 있다. 여기서 화소 전극(82)은 ITO 또는 IZO 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.
이하, 도 3 내지 도 11을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명한다. 여기서, 도 3 내지 도 11은 도 1의 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 C-C' 선에 대한 공정 단면도들이다.
먼저, 도 1 및 도 3을 참조하면, 절연 기판(10) 위에 게이트 금속막(미도시)를 형성한 후, 이를 패터닝하여 게이트선(22), 게이트 전극(26) 및 스토리지 전극(27)을 형성한다. 여기서 게이트선(22), 게이트 전극(26) 및 스토리지 전극(27)은 알루미늄 또는 알루미늄 합금의 하부막과, 몰리브덴 또는 몰리브덴 합금의 상부막이 적층된 이중막 구조로 이루어져 있다. 상기 이중막 구조를 구성하는 하부막 및 상부막은 스퍼터링(sputtering) 등의 방법을 이용하여 증착될 수 있다. 그리고 게이트선(22), 게이트 전극(26) 및 스토리지 전극(27)을 패터닝할 때 습식 식각 또는 건식 식각을 이용할 수 있다. 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다. 또한 건식 식각의 경우, 염소 계열의 식각 가스, 예를 들어 Cl2, BCl3 등을 사용할 수 있다. 바람직하게는 습식 식각을 이용하여 게이트 금속막을 패터닝할 수 있다.
이어서, 절연 기판(10), 게이트 배선(22, 26) 및 스토리지 배선(27, 28)의 위에 게이트 절연막(30), 반도체층(40) 및 오믹 콘택층(50)을 예컨대, 화학 기상 증착법(Chemical Vapor Deposition)을 이용하여 연속 증착한다.
이어서, 오믹 콘택층(50) 위에 스퍼터링(sputtering) 등의 방법으로 데이터 도전막(60)을 형성한다. 데이터 도전막(60)은 몰리브덴, 몰리브덴 합금, 티타늄, 또는 티타늄 합금의 배리어 하부막(601)과, 알루미늄 합금의 도전성 상부막(602)을 포함하는 이중막 구조를 가질 수 있다. 예를 들어 알루미늄 합금은 니켈(Ni), 구리(Cu), 붕소(B), 세륨(Ce), 란탄(La), 및 네오디뮴(Nd) 등의 첨가 원소들로 이루어진 그룹에서 선택된 하나 이상의 첨가 원소가 알루미늄에 첨가된 합금을 말한다.
이어서, 데이터 도전막(60)의 상부에 감광막(110)을 도포한다.
도 1 및 도 4을 참조하면, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여, 감광막 패턴(112, 114)을 형성한다. 이때 감광막 패턴(112, 114)은 두께가 서로 다른 두 영역으로 이루어지며, 두께가 상대적으로 두꺼운 제2 영역(112)은 데이터 배선부(A), 즉 데이터 배선이 형성될 부분에 위치하고, 두께가 상대적으로 얇은 제1 영역(114)은 박막 트랜지스터의 채널부(C), 즉 소스 전극(도 2의 65)과 드레인 전극(도 2의 66) 사이에 위치한다. 그리고, 채널부(C)와 데이터 배선부(A)를 제외한 기타 부분(B)의 감광막은 모두 제거한다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 빛 투과량을 조절하기 위하여 주로 슬릿(slit), 격자 형태의 패턴, 또는 반투명막을 이용한 마스크를 사용할 수 있다. 또한 리플로우(reflow)가 가능한 물질로 이루어진 감광막을 이용하여 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 이러한 얇은 두께의 감광막 패턴(114)을 형성할 수도 있다.
도 1 및 도 5를 참조하면 감광막 패턴(112, 114)을 식각 마스크로 이용하여 데이터 도전막(60)에 대한 식각하여 도전막 패턴(64)를 형성한다. 이러한 식각은 습식 식각 또는 건식 식각을 이용할 수 있으며, 습식 식각의 경우 인산, 질산, 초산 등의 식각액을 사용할 수 있고, 건식 식각의 경우 염소 계열의 식각 가스, 예를 들어 Cl2, BCl3 등을 사용할 수 있다. 바람직하게는 습식 식각을 이용하여 데이터 도전막(60)을 패터닝할 수 있다. 이와 같이 데이터 도전막(60)을 패터닝하며 감광막 패턴(112, 114) 아래에 도전막 패턴(64)이 남는다. 도전막 패턴(64)은 배리어 하부막(641)과 도전성 상부막(642)으로 이루어져 있다.
이어서, 감광막 패턴(112, 114)를 식각 마스크로 이용하여 외부로 노출된 오믹 콘택층(50) 및 반도체층(40)을 건식 식각한다. 이 때 오믹 콘택층(50) 및 반도체층(40)은 동시에 식각되지만 게이트 절연막(30)은 식각되지 않는 것이 바람직하다. 예를 들어 불소 계열의 식각 가스 또는 염소 계열의 식각 가스를 사용할 수 있다. 여기서 불소 계열의 식각 가스로는 SF6, XeF2, BrF2, ClF2 등이 있고, 염소 계열의 식각 가스로는 HCl, Cl2 등이 있다.
도 1 및 도 6을 참조하면, 감광막 패턴(112, 114)을 전면 식각하여, 감광막 패턴(112, 114) 중 두께가 얇은 제1 영역(114)을 제거하고 하부의 데이터 도전막(60)을 노출시킨다. 이 경우 두께가 두꺼운 제2 영역(112)의 두께도 감소하게 된다. 이러한 전면 식각은 예를 들어 산소 플라즈마 등을 이용한 애싱(ashing) 공정을 이용할 수 있다. 한편, 이전의 오믹 콘택층(50) 및 반도체층(40)의 식각 단계에서 제1 영역(114)도 함께 제거되는 경우, 애싱 공정은 생략될 수 있다. 도면 부호 44는 반도체층(40)을 식각하여 형성된 반도체 패턴이다.
본 실시예에서는 감광막 패턴(112, 114)를 식각 마스크로 이용하여 오믹 콘택층(50) 및 반도체층(40)을 건식 식각한 후 감광막 패턴(112, 114)를 전면 식각하는 경우를 예로 들어 설명하였으나, 이 순서를 서로 바뀔 수 있다. 즉, 감광막 패턴(112, 114)을 전면 식각한 후, 남아있는 감광막 패턴(112)를 식각 마스크로 하여 오믹 콘택층(50) 및 반도체층(40)을 식각할 수도 있다.
도 1 및 도 7을 참조하면, 감광막의 제2 영역(112)을 식각 마스크로 이용하 여 도전막 패턴(64) 중 채널부에 해당하는 도전성 상부막(642)을 건식 식각한다. 이 때 식각 가스는 배리어 하부막(641)에 대하여 식각 선택비가 높은 염소 계열의 식각 가스, 예를 들어 Cl2, BCl3 등을 사용할 수 있다. 만약 도전성 상부막(642)을 습식 식각하는 경우, 이미 외부로 노출된 도전성 상부막(642)의 측부도 식각될 수 있기 때문에 데이터 배선(62, 65, 66, 67)이 과식각(over-etch)되어서 정밀한 미세 패턴을 구현하기 어려운 문제가 있다. 따라서 본 발명과 같이 건식 식각을 이용하여 도전성 상부막(642)을 패터닝하는 경우, 데이터 배선(62, 65, 66, 67)이 과식각되는 것을 방지할 수 있으므로 반도체 패턴(42, 44)의 측면 프로파일은 그 상부에 위치하는 데이터 배선(62, 65, 66, 67)의 측면 프로파일을 따라 정렬되도록 형성될 수 있다.
경우에 따라 상기 채널부에 해당하는 도전성 상부막(642)을 식각하기 전에, 도전성 상부막(642)에 형성된 자연 산화막을 제거하기 위한 플라즈마 처리를 수행할 수도 있다.
도 1 및 도 8을 참조하면, 도전막 패턴(64) 상부에 위치하는 감광막 패턴(112)를 제거한다. 감광막 패턴(112)를 제거하기 위해 예를 들어 산소 플라즈마 등을 이용한 애싱 공정을 이용할 수 있다. 앞서 도전성 상부막(642)을 건식 식각하는 동안, 도전성 상부막(642)을 구성하는 알루미늄 합금 중 첨가 원소들이 감광막 패턴(112)의 탄소 성분과 반응하여 절연 기판(10) 상에 잔류물로 남게 된다. 이러한 잔류물은 주로 데이터 배선(62, 65, 66, 67) 주변 또는 채널부에 남게 되는데, 데이터 배선(62, 65, 66, 67)의 단선 또는 전기 전도도의 감소와 같은 문제를 일으킨다. 따라서, 본 실시예에서는 도전성 상부막(642)을 건식 식각한 후 식각 마스크로 사용된 감광막 패턴(112)을 제거함으로써 잔류물이 생기는 것을 방지할 수 있다. 다만, 본 실시예에서는 감광막 패턴(112)이 완전히 제거되는 경우를 예로 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 적어도 도전막 패턴(64)의 측부와 인접한 부분에 위치하는 감광막 패턴(112)이 제거된다면 도전막 패턴(64) 상부에 소량이 남을 수도 있다.
도 1 및 도 9를 참조하면, 도전성 상부막(642)을 식각 마스크로 사용하여 노출된 배리어 하부막(641)을 건식 식각한다. 이 때, 식각 가스는 오믹 콘택층(50)에 대하여 식각 선택비가 높은 것이 바람직하다. 이러한 식각 가스는 불소 계열 가스와 산소를 혼합한 것이 바람직하다. 불소 계열 가스로는 SF6, XeF2, BrF2, ClF2, 또는 이들의 조합 등이 있다. 결과적으로 오믹 콘택층(50) 위에는 서로 분리된 소스 전극(65) 및 드레인 전극(66)이 형성된다. 여기서, 소스 전극(65)은 배리어 하부막(651)과 도전성 상부막(652)으로 구성되고, 드레인 전극(66)은 배리어 하부막(661)과 도전성 상부막(662)으로 이루어진다.
본 실시예에서는 감광막 패턴(112)를 제거한 후 채널부의 배리어 하부막(641)을 식각하므로, 배리어 하부막(641)을 식각하는 동안 상기 잔류물을 완전히 제거할 수 있고, 나아가 잔류물이 오믹 콘택층(50) 또는 반도체 패턴(44)과 반응하는 것을 방지할 수 있다. 또한, 도전성 상부막(642)은 배리어 하부막(641)을 위한, 감광막 패턴(112)은 도전성 상부막(642)을 위한 식각 마스크로 사용되므로, 감광막 패턴(112)이 도전성 상부막(642) 및 배리어 하부막(641) 모두를 위한 식각 마스크로 사용되는 경우와 비교하여 두께가 얇아질 수 있다. 예를 들어, 감광막 패턴(112)의 두께는 약 1.5um이하로 될 수 있다. 따라서, 감광막 패턴(112)의 패터닝하기 위한 사진 공정 및 감광막 패턴(112)을 제거하는 애싱 공정의 시간을 줄일 수 있다.
도 1 및 도 10을 참조하면, 도전성 상부막(642)을 식각 마스크로 사용하여 노출된 오믹 콘택층(50)을 건식 식각한다. 여기서 식각 가스로는 예를 들어 SF6, XeF2, BrF2, ClF2, 또는 이들의 조합 등의 불소 계열의 식각 가스가 사용될 수 있다. 이 때 채널부의 반도체 패턴(44)의 일부가 제거되어 두께가 작아질 수도 있다.
이상과 같이 도전성 상부막(642)를 식각 마스크로 이용하여 채널부에 해당하는 배리어 하부막(641) 및 오믹 콘택층(50)을 건식 식각할 때, 염소 계열의 식각 가스를 사용하지 않고 불소 계열의 식각 가스를 사용함으로써 알루미늄 합금으로 이루어진 도전성 상부막(642)이 부식되는 것을 방지할 수 있다. 즉, 염소 계열의 식각 가스를 이용하는 경우, 알루미늄 합금에 염소 기가 흡착하여 알루미늄 합금을 부식시킬 우려가 있으나, 본 발명과 같이 불소 계열의 식각 가스를 이용하는 경우 이러한 부식 문제를 방지할 수 있다.
이어서, 도 5에서 설명한 도전막 패턴(64) 형성 과정 중 염소 계열의 건식 식각 가스를 사용하는 경우, 알루미늄 합금으로 이루어진 도전성 상부막(652, 662) 의 부식을 방지하기 위하여 불소 계열의 가스를 이용하여 플라즈마 처리(plasma treatment)를 수행하는 것이 바람직하다. 여기서 불소 계열의 가스로는 CF4, SF6, CHF3 또는 이들의 조합이 있으며, O2, N2, He, Ar 또는 H2 등과 불소 계열의 가스를 혼합하여 플라즈마 처리에 사용할 수 있다. 예를 들어, 불소 계열의 가스로서 CHF3 및 O2가 혼합된 가스가 사용될 수 있다. 이와 같이 불소 계열의 가스를 이용한 플라즈마 처리에 의해 도전막 패턴(64)의 형성과정에서 도전성 상부막(652, 662)에 흡착된 염소 기를 불소 기로 치환함으로써 도전성 상부막(652, 662)의 부식을 방지할 수 있다.
도 1 및 도 11을 참조하면, 상기 결과물 상에 보호막(70)을 형성한다. 이어서, 보호막(70)을 사진 식각하여 드레인 전극 확장부(67)를 드러내는 콘택홀(77)을 형성한다.
마지막으로, 도 2에 도시한 바와 같이, 투명 도전체 또는 반사성 도전체를 증착하고 사진 식각하여 드레인 전극(66)과 연결된 화소 전극(82)을 형성한다.
본 실시예에서는 채널부에 위치하는 도전성 상부막(642) 및 배리어 하부막(641)을 건식 식각으로 패터닝하므로, 소스 전극(65) 및 드레인 전극(66)에 대하여 측방향으로 돌출된 반도체 패턴(44)의 돌출부가 약 1um 이하로 제한될 수 있다. 이와 같은 반도체 패턴(44)의 돌출부에 빛이 인가되는 경우 누설 전류가 발생될 수 있는데, 본 발명과 같이 반도체 패턴(44)의 크기가 줄어들 경우 누설 전류가 발생하는 것을 억제할 수 있다.
또한, 본 실시예에서는 감광막 패턴(112)를 제거한 후 도전성 상부막(642)를 식각 마스크로 사용하여 채널부에 해당하는 배리어 하부막(641) 및 오믹 콘택층(50)을 건식 식각하므로, 도전성 상부막(642)의 상면은 건식 식각에 의해 조도(roughness)가 낮은 값을 가질 수 있다. 다음의 표 1은 데이터 배선의 상면, 즉 도전성 상부막의 상면의 조도를 측정한 값들이다. 여기서, 실험예 1 내지 6는 본 발명의 일 실시예에 따라 제조된 데이터 배선의 상면의 조도를 측정한 경우이다. 비교 실험예 1 내지 6는 감광막 패턴(112)을 식각 마스크로 사용하여 채널부에 해당하는 도전성 상부막(642), 배리어 하부막(641), 및 오믹 콘택층(50)을 건식 식각한 후 감광막 패턴(112)을 제거한 경우에 데이터 배선의 상면의 조도를 측정한 경우이다.
| 샘플 | 조도 평균값 (nm) | 조도 평균 제곱값 (nm) |
| 실험예 1 | 1.86 | 2.36 |
| 실험예 2 | 1.92 | 2.41 |
| 실험예 3 | 1.85 | 2.33 |
| 실험예 4 | 1.97 | 2.48 |
| 실험예 5 | 1.90 | 2.41 |
| 실험예 6 | 1.95 | 2.48 |
| 비교 실험예 1 | 2.60 | 3.33 |
| 비교 실험예 2 | 2.56 | 3.22 |
| 비교 실험예 3 | 2.56 | 3.22 |
| 비교 실험예 4 | 2.52 | 3.16 |
| 비교 실험예 5 | 2.53 | 3.21 |
| 비교 실험예 6 | 2.46 | 3.13 |
표 1에 나타난 바와 같이, 본 발명의 일 실시예에 따라 제조된 데이터 배선의 경우 조도 평균값이 약 2 nm 이하이고, 조도 평균 제곱값이 약 3nm이하인 것을 알 수 있다.
도 12a 내지 도 13b는 데이터 배선의 표면을 원자력간 현미경(Atomic Force Microscopy, 이하 AFM)을 이용해 촬영한 이미지들이다. 구체적으로, 도 12a는 표 1 의 실험예 1 내지 3을 측정한 위치의 AFM 이미지이다. 도 12b는 표 1의 실험예 4 내지 6을 측정한 위치의 AFM 이미지이다. 도 13a는 표 1의 비교 실험예 1 내지 3을 측정한 위치의 AFM 이미지이다. 도 13b는 표 1의 비교 실험예 4 내지 6을 측정한 위치의 AFM 이미지이다.
도 12a 내지 도 13b를 참조하면, 본 발명의 일 실시예에 따라 제조된 데이터 배선의 표면이 상대적으로 고른 것을 알 수 있다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 상술한 실시예 외에도 절연 기판(10) 위에 컬러필터(미도시)를 형성하고, 컬러필터 위에 박막 트랜지스터 어레이를 형성하는 AOC(Array On Color filter) 구조에도 용이하게 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 2는 도 1의 박막 트랜지스터 기판을 B-B' 선을 따라 절단한 단면도이다.
도 3 내지 도 11은 도 1의 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 C-C' 선에 대한 공정 단면도들이다.
도 12a는 표 1의 실험예 1 내지 3을 측정한 위치의 AFM 이미지이다.
도 12b는 표 1의 실험예 4 내지 6을 측정한 위치의 AFM 이미지이다.
도 13a는 표 1의 비교 실험예 1 내지 3을 측정한 위치의 AFM 이미지이다.
도 13b는 표 1의 비교 실험예 4 내지 6을 측정한 위치의 AFM 이미지이다.
<도면의 주요부분에 대한 부호의 설명>
10: 절연 기판 22: 게이트선
26: 게이트 전극 27: 스토리지 전극
28: 스토리지선 30: 게이트 절연막
40: 반도체층 42, 44: 반도체 패턴
50, 52, 55, 56: 오믹 콘택층 60: 데이터 도전막
62: 데이터선 64: 도전막 패턴
65: 소스 전극 66: 드레인 전극
67: 드레인 전극 확장부 70: 보호막
77: 콘택홀 82: 화소 전극
110: 감광막 112, 114: 감광막 패턴
Claims (29)
- 절연 기판 상에 반도체층과, 배리어 하부막 및 도전성 상부막으로 이루어진 도전막을 형성하는 단계;상기 도전막 상에, 제1 영역과 상기 제1 영역 양측에 상기 제1 영역보다 두꺼운 제2 영역으로 이루어진 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각 마스크로 사용하여 상기 도전막 및 상기 반도체층을 식각하는 단계;상기 제1 영역의 상기 감광막 패턴을 제거하는 단계;상기 제1 영역 하부의 상기 도전성 상부막을 식각하는 단계;상기 제2 영역의 상기 감광막 패턴을 제거하는 단계; 및상기 도전성 상부막을 식각 마스크로 사용하여 상기 제1 영역 하부의 상기 배리어 하부막을 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제1 항에 있어서,상기 도전성 상부막은 알루미늄 합금으로 이루어진 박막 트랜지스터 기판의 제조 방법.
- 제2 항에 있어서,상기 도전성 상부막은 니켈, 구리, 붕소, 세륨, 란탄, 네오디뮴, 또는 이들 의 조합이 첨가된 알루미늄 합금인 박막 트랜지스터 기판의 제조 방법.
- 제3 항에 있어서,상기 배리어 하부막은 몰리브덴, 몰리브덴 합금, 티타늄, 티타늄 합금, 크롬, 크롬 합금, 탄탈륨, 또는 탄탈륨 합금으로 이루어진 박막 트랜지스터 기판의 제조 방법.
- 제4 항에 있어서,상기 제1 영역 하부의 상기 도전성 상부막을 제거하는 단계는 건식 식각을 이용하는 박막 트랜지스터 기판의 제조 방법.
- 제5 항에 있어서,상기 건식 식각은 염소 계열의 식각 가스를 이용하는 박막 트랜지스터 기판의 제조 방법.
- 제6 항에 있어서,상기 염소 계열의 식각 가스는 Cl2 또는 BCl3인 박막 트랜지스터 기판의 제조 방법.
- 제7 항에 있어서,상기 제1 영역 하부의 상기 배리어 하부막을 식각하는 단계는 불소 계열 가스와 산소가 혼합된 식각 가스를 이용하는 박막 트랜지스터 기판의 제조 방법.
- 제8 항에 있어서,상기 불소 계열 가스는 SF6, XeF2, BrF2, ClF2, 또는 이들의 조합으로 이루어진 박막 트랜지스터 기판의 제조 방법.
- 제1 항에 있어서,상기 배리어 하부막은 몰리브덴, 몰리브덴 합금, 티타늄, 티타늄 합금, 크롬, 크롬 합금, 탄탈륨, 또는 탄탈륨 합금으로 이루어진 박막 트랜지스터 기판의 제조 방법.
- 제1 항에 있어서,상기 제1 영역 하부의 상기 도전성 상부막을 제거하는 단계는 건식 식각을 이용하는 박막 트랜지스터 기판의 제조 방법.
- 제11 항에 있어서,상기 건식 식각은 염소 계열의 식각 가스를 이용하는 박막 트랜지스터 기판 의 제조 방법.
- 제12 항에 있어서,상기 염소 계열의 식각 가스는 Cl2 또는 BCl3인 박막 트랜지스터 기판의 제조 방법.
- 제1 항에 있어서,상기 제2 영역의 상기 감광막 패턴을 제거하는 단계는 산소 플라즈마를 이용하는 박막 트랜지스터 기판의 제조 방법.
- 제1 항에 있어서,상기 제1 영역 하부의 상기 배리어 하부막을 식각하는 단계는 불소 계열 가스와 산소가 혼합된 식각 가스를 이용하는 박막 트랜지스터 기판의 제조 방법.
- 제15 항에 있어서,상기 불소 계열 가스는 SF6, XeF2, BrF2, ClF2, 또는 이들의 조합으로 이루어진 박막 트랜지스터 기판의 제조 방법.
- 제1 항에 있어서,상기 반도체층과 상기 배리어 하부막을 오믹 콘택층을 형성하는 단계; 및상기 제1 영역 하부의 상기 배리어 하부막을 식각한 후 상기 오믹 콘택층을 식각하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제17 항에 있어서,상기 제1 영역 하부의 상기 배리어 하부막 및 상기 오믹 콘택층을 식각 하는 단계는 불소 계열의 식각 가스를 이용하는 박막 트랜지스터 기판의 제조 방법.
- 제18 항에 있어서,상기 불소 계열 가스는 SF6, XeF2, BrF2, ClF2, 또는 이들의 조합으로 이루어진 박막 트랜지스터 기판의 제조 방법.
- 제1 항에 있어서,상기 배리어 하부막을 식각한 후, 불소 계열의 가스를 이용하여 플라즈마 처리하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
- 절연 기판;상기 절연 기판 상에 제1 방향으로 뻗은 게이트 배선;상기 게이트 배선 상에 제2 방향으로 뻗고, 배리어 하부막 및 도전성 상부막 으로 이루어진 데이터 배선; 및상기 데이터 배선 아래에 위치하여 채널부를 제외하고 상기 데이터 배선과 동일한 형상을 가지는 반도체 패턴을 포함하되,상기 데이터 배선의 상면의 조도 평균 제곱값은 3 nm이하인 박막 트랜지스터 기판.
- 제21 항에 있어서,상기 도전성 상부막은 알루미늄 합금으로 이루어진 박막 트랜지스터 기판.
- 제22 항에 있어서,상기 도전성 상부막은 니켈, 구리, 붕소, 세륨, 란탄, 네오디뮴, 또는 이들의 조합이 첨가된 알루미늄 합금인 박막 트랜지스터 기판.
- 제23 항에 있어서,상기 배리어 하부막은 몰리브덴, 몰리브덴 합금, 티타늄, 티타늄 합금, 크롬, 크롬 합금, 탄탈륨, 또는 탄탈륨 합금으로 이루어진 박막 트랜지스터 기판.
- 제24 항에 있어서,상기 데이터 배선의 조도 평균값은 2 nm이하인 박막 트랜지스터 기판.
- 제25 항에 있어서,상기 소스 전극 및 상기 드레인 전극에 대하여 측방향으로 돌출된 상기 반도체 패턴의 돌출부는 1 um 이하인 박막 트랜지스터 기판.
- 제21 항에 있어서,상기 배리어 하부막은 몰리브덴, 몰리브덴 합금, 티타늄, 티타늄 합금, 크롬, 크롬 합금, 탄탈륨, 또는 탄탈륨 합금으로 이루어진 박막 트랜지스터 기판.
- 제21 항에 있어서,상기 데이터 배선의 조도 평균값은 2 nm이하인 박막 트랜지스터 기판.
- 제21 항에 있어서,상기 소스 전극 및 상기 드레인 전극에 대하여 측방향으로 돌출된 상기 반도체 패턴의 돌출부는 1 um 이하인 박막 트랜지스터 기판.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080078154A KR20100019233A (ko) | 2008-08-08 | 2008-08-08 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| US12/508,972 US20100032760A1 (en) | 2008-08-08 | 2009-07-24 | Thin-film transistor substrate and method of fabricating the same |
| CN200910162048A CN101645423A (zh) | 2008-08-08 | 2009-08-10 | 薄膜晶体管基板及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080078154A KR20100019233A (ko) | 2008-08-08 | 2008-08-08 | 박막 트랜지스터 기판 및 이의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100019233A true KR20100019233A (ko) | 2010-02-18 |
Family
ID=41652103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080078154A KR20100019233A (ko) | 2008-08-08 | 2008-08-08 | 박막 트랜지스터 기판 및 이의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20100032760A1 (ko) |
| KR (1) | KR20100019233A (ko) |
| CN (1) | CN101645423A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120012209A (ko) * | 2010-07-30 | 2012-02-09 | 삼성전자주식회사 | 박막 트랜지스터 표시판의 제조 방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011111507A1 (en) * | 2010-03-12 | 2011-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| TWI450398B (zh) * | 2011-12-30 | 2014-08-21 | Hon Hai Prec Ind Co Ltd | 薄膜電晶體 |
| US10566212B2 (en) | 2016-12-19 | 2020-02-18 | Lam Research Corporation | Designer atomic layer etching |
| KR102492733B1 (ko) | 2017-09-29 | 2023-01-27 | 삼성디스플레이 주식회사 | 구리 플라즈마 식각 방법 및 디스플레이 패널 제조 방법 |
| WO2021178399A1 (en) * | 2020-03-06 | 2021-09-10 | Lam Research Corporation | Atomic layer etching of molybdenum |
| CN114185209B (zh) * | 2022-02-17 | 2022-05-27 | 成都中电熊猫显示科技有限公司 | 阵列基板、显示面板和显示装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4221314B2 (ja) * | 2004-02-10 | 2009-02-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜トランジスタとそれを用いた液晶表示装置およびその薄膜トランジスタの製造方法 |
| KR20060069081A (ko) * | 2004-12-17 | 2006-06-21 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그의 제조 방법 |
| KR101316634B1 (ko) * | 2006-09-29 | 2013-10-15 | 삼성디스플레이 주식회사 | 금속 배선의 제조 방법 및 표시 기판의 제조 방법 |
-
2008
- 2008-08-08 KR KR1020080078154A patent/KR20100019233A/ko not_active Application Discontinuation
-
2009
- 2009-07-24 US US12/508,972 patent/US20100032760A1/en not_active Abandoned
- 2009-08-10 CN CN200910162048A patent/CN101645423A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120012209A (ko) * | 2010-07-30 | 2012-02-09 | 삼성전자주식회사 | 박막 트랜지스터 표시판의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101645423A (zh) | 2010-02-10 |
| US20100032760A1 (en) | 2010-02-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101199533B1 (ko) | 식각액, 이를 이용하는 배선 형성 방법 및 박막 트랜지스터기판의 제조 방법 | |
| KR101353269B1 (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| TWI532186B (zh) | 薄膜電晶體及其形成方法 | |
| US20080096332A1 (en) | Method of manufacturing a thin-film transistor substrate | |
| JP5691091B2 (ja) | 薄膜形成方法、表示板用金属配線、及びこれを含む薄膜トランジスタ表示板とその製造方法 | |
| KR20100019233A (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| KR20070053472A (ko) | 표시기판 및 이의 제조 방법 | |
| US9006742B2 (en) | Thin film transistor array panel | |
| KR20100005457A (ko) | 박막 트랜지스터 표시판 및 이의 제조 방법 | |
| KR20100021236A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| KR101300183B1 (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| TWI423394B (zh) | 製造薄膜電晶體基板之方法 | |
| KR20100070082A (ko) | 박막 트랜지스터 표시판 및 이의 제조 방법 | |
| KR101542914B1 (ko) | 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR20100075058A (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| JP2008103658A (ja) | 薄膜トランジスタ基板の製造方法 | |
| KR101085450B1 (ko) | 박막트랜지스터 기판과 그 제조방법 | |
| KR20140091401A (ko) | 액정표시장치용 어레이 기판 및 그 제조 방법 | |
| US20080188042A1 (en) | Method of manufacturing thin film transistor panel | |
| KR20070111879A (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| KR20080045961A (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| KR100930573B1 (ko) | 박막트랜지스터 제조 방법 및 이를 이용한 표시 장치제조방법 | |
| KR20080062198A (ko) | 박막 트랜지스터 기판의 제조 방법 | |
| KR20080051483A (ko) | 박막 트랜지스터 기판의 제조 방법 | |
| KR20080047166A (ko) | 박막 트랜지스터 기판의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |