KR101542914B1 - 박막 트랜지스터 기판 및 그의 제조 방법 - Google Patents

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Abstract

성능이 향상되며 공정 효율을 향상시킬 수 있는 구조의 박막 트랜지스터 기판 및 그의 제조 방법이 제공된다. 박막 트랜지스터 기판은, 절연 기판과, 절연 기판 상에 서로 절연되어 격자 형식으로 배열된 게이트선 및 데이터선과, 게이트선 및 데이터선과 스위칭 소자를 통하여 연결되는 화소 전극을 포함하되, 데이터선은 투명 전극으로 형성된 하부층 및 상기 하부층 상에 형성된 상부층을 포함한다.
박막 트랜지스터 기판, 데이터선, 리프트 오프

Description

박막 트랜지스터 기판 및 그의 제조 방법{Thin film transistor array substrate and method of fabricating the same}
본 발명은 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것으로서, 더욱 상세하게는 성능이 향상되며 공정 효율을 향상시킬 수 있는 구조의 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것이다.
현대 사회가 고도로 정보화 되어감에 따라 표시 장치는 대형화 및 박형화에 대한 시장의 요구에 직면하고 있으며, 종래의 CRT 장치로는 이러한 요구를 충분히 만족시키지 못함에 따라 PDP(Plasma Display Panel) 장치, PALC(Plasma Address Liquid Crystal display panel) 장치, LCD(Liquid Crystal Display) 장치, OLED(Organic Light Emitting Diode) 장치 등으로 대표되는 평판 표시 장치에 대한 수요가 폭발적으로 늘어나고 있다.
일반적으로 표시 장치는 박막 트랜지스터가 배열된 하부 기판, 이에 대향하는 상부 기판 및 양 표시판 사이에 개재된 액정층으로 구성되며, 액정층에 인가되는 전계의 세기를 조절하여 영상을 표시하는 장치이다. 이러한 표시 장치는 표시 패널을 구동하는 게이트 구동부와 데이터 구동부를 포함한다.
한편, 하부 기판은 박막 트랜지스터가 형성되어 있어, 박막 트랜지스터 기판이라고 하며, 이러한 박막 트랜지스터 기판은 다수의 박막 패턴을 패터닝하여 형성된다. 이와 같은 박막 패턴을 패터닝하는 공정은 통상 사진 식각 공정에 의해 수행되며, 포토레지스트 도포, 마스크 정렬, 노광, 베이크, 현상, 세정 등의 공정이 수반된다. 박막 트랜지스터 기판을 형성하기 위한 공정은 상기 공정들을 조합하여 다양한 방식으로 진행될 수 있다.
이와 같은 다양한 공정 중에서, 하나의 마스크로 반도체층과 데이터 배선을 동시에 식각하는 방식을 사용하는 경우, 데이터 배선 하부에는 반도체층이 남아있게 된다.
이와 같이, 데이터 배선 하부에 반도체층이 남아 있는 경우, 개구율이 감소하거나 반도체층의 도체화에 따른 영향으로 잔상이 발생하는 등의 문제점이 발생하게 됨에 따라, 데이터 배선 하부의 반도체층을 제거하면서 공정 효율을 높일 수 있는 구조 및 제조 방법이 필요하게 되었다.
본 발명이 이루고자 하는 과제는 성능이 향상되며 공정 효율을 향상시킬 수 있는 구조의 박막 트랜지스터 기판을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 과제는 성능이 향상되며 공정 효율을 향상시킬 수 있는 구조의 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 절연 기판과, 상기 절연 기판 상에 서로 절연되어 격자 형식으로 배열된 게이트선 및 데이터선과, 상기 게이트선 및 상기 데이터선과 스위칭 소자를 통하여 연결되는 화소 전극을 포함하되, 상기 데이터선은 투명 전극으로 형성된 하부층 및 상기 하부층 상에 형성된 상부층을 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스 터 기판의 제조 방법은, 절연 기판 상에 게이트선, 상기 게이트선 및 상기 게이트선의 끝단부가 확장되어 형성된 게이트선 확장부를 형성하는 단계와, 상기 게이트선 및 상기 게이트선 확장부 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 투명 전극층을 적층하고 상기 투명 전극층 상에 데이터 도전층을 형성하고, 상기 투명 전극층과 상기 데이터 도전층을 함께 패터닝하여, 상기 게이트선과 격자 형식으로 배열되는 데이터선을 형성하는 단계와, 상기 게이트선 및 상기 데이터선과 스위칭 소자를 통하여 연결되는 화소 전극을 형성하는 단계를 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
이하, 도 1 내지 도 2b를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 상세하게 설명한다. 도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 2a는 도 1의 박막 트랜지스터 기판을 IIa-IIa' 선으로 절단한 단면도이고, 도 2b는 도 1의 박막 트랜지스터 기판을 IIb-IIb' 선으로 절단한 단면도이다.
투명한 유리 등으로 이루어진 절연 기판(10) 상에는 게이트선(21), 게이트 패드(22) 및 게이트 전극(23)이 형성되어 있다.
게이트 전극(23)은 주로 가로 방향으로 연장되어 게이트 신호를 전달한다. 이러한 게이트 전극(23)은 절연 기판(10) 상에 다수개가 형성되며, 동일한 방향으로 서로 평행하게 배열된다. 각 게이트선(21)의 끝단에는 폭이 확장되어 있는 게이트 패드(22)가 형성되어 있다.
게이트 전극(23)은 게이트선(21)의 일부가 돌출되어 형성될 수 있으며, 하나의 게이트선(21)에 다수의 게이트 전극(23)이 연결될 수 있다. 이와 같은 게이트선(21), 게이트 패드(22) 및 게이트 전극(23)을 게이트 배선이라 칭한다.
게이트 배선(21, 22, 23)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다. 또한, 게이트 배선(21, 22, 23)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(21, 22, 23)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질과의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 구리(Cu) 상부막 및 몰리브덴-티타늄 하부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(21, 22, 23)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
게이트 절연막(30)은 질화 규소(SiNx) 등으로 이루어져, 게이트 패드(22)가 노출되는 콘택홀(32)을 제외한 게이트 배선(21, 22, 23) 상에 형성된다. 게이트 절연막(30)은 게이트 배선(21, 22, 23)과 후술하는 데이터선(71) 사이를 절연시키게 된다. 즉, 게이트 배선(21, 22, 23)과, 데이터선(71)이 중첩되는 영역에는 게이트 배선(21, 22, 23)과, 데이터선(71) 사이에 게이트 절연막(30)이 개재된다.
이와 같은 게이트 절연막(30)은 게이트 패드(22)의 콘택홀(32)과 같이 게이트 배선(21, 22, 23)과 직접 접촉을 하여 전기적으로 연결되어야 하는 부분을 제외하면, 절연 기판(10)의 전면에 적층된다.
게이트 절연막(30) 상에는 수소화 비정질 규소 등으로 이루어진 반도체층(41)과 실리사이드 또는 n형 분순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등으로 이루어진 저항성 접촉층(55, 56)이 형성되어 있다. 반도체층(41)은 박막 트랜지스터의 채널 영역을 형성한다. 채널 영역은 게이트 전극(23)과 중첩되어 있는 반도체층(41)에 의해 형성된다. 저항성 접촉층(55, 56)은 채널 영역을 제외하면 반도체층(41)과 실질적으로 동일한 패턴을 갖는다. 저항성 접촉층(55, 56)은 게이트 전극(23)과 중첩된 영역 상의 채널 영역을 사이에 두고 분리되어 형성된다. 이러한 저항성 접촉층(55, 56)은 반도체층(41) 상부에 형성된다.
한편, 반도체층(41)은 섬모양, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 본 실시예에서와 같이 섬모양으로 형성되어 게이트 전극(23) 상부에 배치될 수 있다.
반도체층(41) 및 저항성 접촉층(55, 56)의 상부에는 소스 전극(75) 및 드레인 전극(76)이 채널의 길이만큼 이격되어 배치되며, 반도체층(41)의 하부에는 게이트 전극(23)이 배치된다. 이와 같은 소스 전극(75), 드레인 전극(76), 게이트 전극(23) 및 반도체층(41)은 박막 트랜지스터를 형성하게 된다.
게이트 패드(22) 상에는 콘택홀(32)을 통하여 게이트 패드 확장부(72)가 형성된다. 게이트 패드 확장부(72)는 게이트 패드(22) 보다 넓게 형성될 수 있다. 이러한 게이트 패드 확장부(72)와 게이트 패드(22) 사이에는 투명 전극 등으로 형성된 연결 전극(63)이 형성될 수 있다. 연결 전극(63)은 게이트 절연막(30) 중 일부가 개구되어 형성된 콘택홀(32)을 통하여 게이트 패드 확장부(72)와 게이트 패드(22) 사이를 전기적으로 연결하게 된다.
게이트 패드 확장부(72)와 게이트 패드(22) 사이에는 게이트 패드 확장부(72)와 적어도 일부가 중첩하는 반도체 패턴(42)이 형성되어 있다. 반도체 패턴(42)은 반도체층(41) 및 저항성 접촉층(55, 56)과 함께 형성될 수 있다.
데이터선(71)은 주로 세로 방향으로 연장되어 게이트선(21)과 교차된다. 이러한 복수의 데이터선(71)과 복수의 게이트선(21)은 서로 격자형태로 배열되어 화소를 정의하게 된다.
각 화소는 게이트 전극(23), 소스 전극(75), 및 드레인 전극(76)을 삼단자로 갖는 박막 트랜지스터를 포함한다. 소스 전극(75)은 데이터선(71)의 일부가 돌출되어 형성될 수 있으며, 드레인 전극(76)은 채널 영역을 사이에 두고 소스 전극(75)과 분리되어 마주보고 배치된다. 이와 같은 박막 트랜지스터는 스위칭 소자로서, 게이트선(21), 데이터선(71) 및 화소 전극(62)을 연결하며, 게이트 신호에 따라 화소 전극(62)을 스위칭 하게 된다.
데이터선(71)은 상부층(73)과 하부층(64)으로 이루어진 복수층으로 형성될 수 있다. 하부층(64)은 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와 같은 투명 전극으로 형성될 수 있으며, 상부층(73)은 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 텅스텐(W), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다.
이와 같이 데이터선(71)의 하부층(64)을 투명 전극으로 형성함에 따라, 하부층(64)이 상부층(73) 보다 돌출되어 형성되더라도 화소의 개구율에 영향을 주지 않게 된다. 한편, 투명 전극으로 형성된 하부층(64)은 박막 트랜지스터에 영향을 주지 않게 되어, 데이터선의 하부층에 반도체 물질을 사용하는 구조에 비하여 잔상의 발생률이 현저하게 낮아지게 된다.
소스 전극(75), 드레인 전극(76) 및 게이트 패드 확장부(72)는 데이터선(71)의 상부층(73)과 동일한 재질로서, 동일한 공정으로 함께 형성될 수 있다.
한편, 드레인 전극(76)은 끝단이 화소 전극(62)과 연결된다. 이와 같은 드레인 전극(76)은 화소 전극(62)과 적어도 일부가 중첩될 수 있다.
화소 전극(62)은 ITO 또는 IZO와 같은 투명 전극으로 형성될 수 있으며, 게이트선(21) 및 데이터선(71)이 서로 격자 형태로 배열되어 형성되는 사각형 형상의 화소 영역과 중첩되도록 형성될 수 있다.
화소 전극(62)은 게이트 절연막(30) 상에 형성되며, 화소 전극(62) 중 적어 도 일부는 드레인 전극(76)과 접촉한다.
화소 전극(62)은 전단의 게이트선(21)에 일부가 중첩되어 스토리지 커패시터를 형성할 수 있다. 즉, 화소 전극(62)은 전단의 게이트선(21)과 중첩하는 돌출 전극(65)을 포함할 수 있다. 돌출 전극(65)은 화소 전극(62)과 같이 투명 전극으로 형성될 수 있으며, 전단의 게이트선(21')과 함께 스토리지 커패시터를 형성할 수 있다.
게이트 패드(22) 및 화소 전극(62)을 제외한 영역에 보호막(80)이 형성된다. 보호막(80)은 화소 전극(62) 및 게이트 패드(22)를 제외한 영역에 도포되어 구성 요소를 보호하게 된다. 이러한 보호막(80)은 화소 전극(62)의 적어도 일부를 노출할 수 있으며, 화소 전극(62) 전체를 노출하여야 하는 것은 아니다. 이와 같은 보호막(80)은 스퍼터(sputter)막을 이용하여 형성할 수 있다.
이하, 도 3a 내지 도 13을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 과정을 설명한다. 도 3a 및 도 3c는 도 1의 박막 트랜지스터 기판의 제조 과정을 설명하기 위한 공정 단계별 배치도이고, 도 4 내지 도 13은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 공정 단계별 단면도들이다.
먼저, 도 3a 및 도 4를 참조하면, 절연 기판(10) 상에 게이트선(21) 및 게이트 패드(22)를 형성한다. 구체적으로, 절연 기판(10) 상에 게이트 도전층을 스퍼터링 등의 방식을 이용하여 적층한 후, 이를 사진 식각하여 게이트선(21) 및 게이트 패드(22)를 형성한다.
다음으로, 도 5를 참조하면, 도 3a 및 도 4의 결과물 상에 게이트 절연막(30), 수소화 비정질 규소 등으로 이루어진 제1 비정질 규소층(40), 및 실리사이드 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등으로 이루어진 제2 비정질 규소층(50)을 차례로 적층한다. 게이트 절연막(30), 제1 비정질 규소층(40) 및 제2 비정질 규소층(50)의 적층은 예를 들어, 화학 기상 증착(Chemical Vapor Deposition; CVD)으로 이루어질 수 있다.
다음으로, 게이트 절연막(30), 제1 비정질 규소층(40), 제2 비정질 규소층(50) 상에 제1 포토레지스트 패턴(90)을 형성한다. 제1 포토레지스트 패턴(90)은 두께가 서로 다른 제1 영역(91)과 제2 영역(92)을 포함한다. 전면 슬릿 마스크(slit mask)를 사용하거나 하프톤 마스크(halftone mask)를 적용함으로써, 제1 영역(91)과 제2 영역(92)의 두께를 서로 다르게 형성할 수 있다. 제1 영역(91)은 반도체층(도 2a의 41참조) 및 반도체 패턴(도 2a의 42참조)가 형성되는 영역으로서, 제2 영역(92)에 비해 두껍게 형성할 수 있다.
한편, 게이트 패드(22)를 노출시키는 컨택홀(32)이 형성되는 부분은 제1 포토레지스트 패턴(90)를 형성하지 않는다.
이와 같은 제1 포토레지스트 패턴(90)을 식각 마스크로 하여 게이트 절연막(30), 제1 비정질 규소층(40) 및 제2 비정질 규소층(50)을 차례로 식각하여, 게이트 패드(22)가 노출되는 컨택홀(32)을 형성한다.
다음으로, 도 3b 및 도 6을 참조하면, 제1 포토레지스트 패턴(도 5의 90참조)을 에치백(etch back)하여 제1 포토레지스트 패턴(90)을 다운 사이징 시킨다. 즉, 제1 포토레지스트 패턴(90)를 애슁 공정 등을 이용하여 제1 포토레지스트 패턴(90)의 제2 영역(도 5의 92 참조)을 제거한다. 이때, 다운 사이징된 제1 포토레지스트 패턴(90')은 반도체층(41) 및 반도체 패턴(42) 상에만 잔류하게 된다.
다음으로, 다운 사이징된 제1 포토레지스트 패턴(90')을 식각 마스크로 사진 식각하여, 반도체층(41) 및 비정질 규소 패턴(51)을 형성한다. 구체적으로, 제1 비정질 규소층(도 5의 40 참조) 및 제2 비정질 규소층(도 5의 50 참조)은 각 화소의 게이트 전극(23) 상에 액티브층을 형성하는 영역과 게이트 패드(22)의 영역을 제외하고는 사진 식각하여 제거한다. 제1 비정질 규소층(40)은 식각되어 반도체층(41)을 형성하며, 제2 비정질 규소층(50)은 식각되어 비정질 규소 패턴(51)을 형성하게 된다.
제1 비정질 규소층 및 제2 비정질 규소층은 예를 들어 건식 식각으로 진행될 수 있으며, 반도체층(41) 및 비정질 규소 패턴(51)은 동시에 식각될 수 있으며, 때로는 각각 식각 될 수 있다.
다음으로 도 7을 참조하면, 도 6의 결과물 상에 투명 전극층(60)을 형성한다. 구체적으로 설명하면, 다운 사이징된 제1 포토레지스트 패턴(90')뿐만 아니라, 컨택홀(32)을 포함하는 모든 영역 상에 투명 전극층(60)이 적층된다.
다음으로 도 8을 참조하면, 리트프 오프법을 이용하여 다운 사이징된 제1 포토레지스트 패턴(도 7의 90' 참조)을 제거한다. 다운 사이징된 제1 포토레지스트 패턴(90')을 제거하는 방식은 예를 들어, 아민계, 글리콜계 등을 포함하는 포토레지스트 스트리퍼를 분사 방식 또는 딥 방식 등으로 다운 사이징된 제1 포토레지스 트 패턴(90')에 접촉시키면 포토레지스트 스트리퍼가 다운 사이징된 제1 포토레지스트 패턴(90')을 용해시켜 다운 사이징된 제1 포토레지스트 패턴(90')을 박리하며, 동시에 다운 사이징된 제1 포토레지스트 패턴(90') 상에 존재하는 투명 전극층(도 6의 60 참조)도 함께 제거한다. 여기서, 다운 사이징된 제1 포토레지스트 패턴(90') 및 상부의 투명 전극층(60)의 제거율은 포토레지스트 패턴과 포토레지스트 스트리퍼의 접촉 시간 및 접촉 면적에 관계된다.
다음으로 도 9를 참조하면, 도 8의 결과물 상에 스퍼터링 등을 이용하여 데이터 도전층(70)을 형성한다. 데이터 도전층(70)은 게이트 절연막(30), 반도체층(41) 및 비정질 규소 패턴(51)을 덮도록 절연 기판(10)에 전체적으로 적층한다.
다음으로 도 10을 참조하면, 데이터 도전층(70) 상에 제2 포토레지스트 패턴(95)을 형성한다. 제2 포토레지스트 패턴(95)은 제3 영역(96), 제4 영역(97) 및 제5 영역(98)을 포함한다. 제3 영역(96), 제4 영역(97) 및 제5 영역(98)은 서로 두께가 다르게 형성될 수 있다. 여기서, 제4 영역(97)은 채널부가 형성되는 영역으로서, 제3 영역(96) 사에에 형성될 수 있으며, 제3 영역(96) 보다 얇게 형성될 수 있다. 제5 영역(98)은 화소 전극(62)과 중첩되는 영역으로서, 화소 영역을 형성하는 부분이 된다. 이러한 제5 영역(98)은 제3 영역(96) 보다 얇게 형성될 수 있으며, 제4 영역(97)과 동일한 두께로 형성될 수 있다.
제3 영역(96)은 소스 전극(도 2a의 75 참조), 드레인 전극(도 2a의 76 참조), 데이터선(도 2a의 71 참조) 및 게이트 패드 확장부(도 2a의 72 참조)가 형성되는 영역 상에 형성될 수 있다.
다음으로 도 3c 및 도 11을 참조하면, 제2 포토레지스트 패턴(95)을 식각 마스크로 데이터 도전층 및 투명 전극층을 패터닝한다. 테이터 도전층 및 투명 도전층은 제2 포토레지스트 패턴(95)의 제3 영역(96), 제4 영역(97) 및 제5 영역(98)을 제외한 영역을 식각하여 제거한다. 이에 따라, 데이터 도전층 및 투명 전극층은 화소 영역, 박막 트랜지스터가 형성되는 영역 및 게이트 패드부가 형성되는 영역에만 잔류하게 된다.
다음으로 도 12를 참조하면, 제2 포토레지스트 패턴(도 11의 95 참조)을 에치백하여 다운 사이징시킨다. 즉, 제2 포토레지스트 패턴(95)을 애슁 공정 등을 이용하여 제1 포토 레지스트 패턴(95)의 제4 영역(97) 및 제5 영역(98)을 제거한다.
다음으로, 다운 사이징된 제2 포토레지스트 패턴(95')을 식각 마스크로 이용하여, 채널 영역 상의 데이터 도전층(도 10의 70 참조) 및 비정질 규소 패턴(도 10의 51 참조)을 제거하여 채널을 형성한다. 이때, 화소 전극(62) 상에 중첩되어 있는 데이터 도전층(70)을 함께 식각하여 화소 전극(62)을 노출시킨다.
다음으로 도 13을 참조하면, 도 12의 결과물 상에 보호막(80)을 적층한다. 보호막(80)의 구성 물질은 예를 들어, 산화 규소(SiOx), 산질화 규소(SiOxNy), 및 질화 규소(SiNx)일 수 있수 있으며, 저온 화학 기상 증착 방법이나 스퍼터링 방식 등을 이용하여 보호막(80)을 적층한다.
다음으로 도 2a를 참조하면, 보호막(80)을 식각하여 게이트 패드 확장부(72)를 노출시킨다.
이하, 도 14를 참조하여 본 발명의 다른 실시예에 따른 박막 트랜시스터 기 판을 상세히 설명한다. 도 14는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다. 설명의 편의상 상기 일 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 동일 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 상기 일 실시예에 따른 박막 트랜지스트의 변형 실시예이다. 박막 트랜지스터 기판은 화소 전극(62) 상의 보호막(80)이 제거된다.
화소 전극(62) 상의 보호막(80)이 제거될 경우, 실질적으로 화소 전극(62)에 인가되는 유효 전압을 증가시키는 역할을 하게 됨에 따라 낮은 전압으로 액정층(미도시)을 구동할 수 있게 된다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하면, 도 4 내지 도 12의 과정은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법과 사실상 동일하다.
도 13을 참조하면, 도 12의 결과물 상에 전체적으로 보호막(80)을 적층한다.
다음으로, 보호막(80)을 식각하여 게이트 패드 확장부(72)와 화소 전극(62)을 노출시킨다.
이하, 도 15 및 도 16을 참조하여 본 발명의 다른 실시예에 따른 박막 트랜시스터 기판을 상세히 설명한다. 도 15는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 16은 도 15의 박막 트랜지스터 기판을 XV-XV' 선으로 절단한 단면도이다. 설명의 편의상 상기 일 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 동일 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략 한다.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판은 게이트 패드(22) 상에 투명 전극으로 형성된 게이트 패드 확장부(163)를 포함한다. 이러한 게이트 패드 확장부(163)는 보호막(80) 사이로 노출되며, 게이트 패드(22)와 중첩되는 반도체 패턴이 제거되는 구조를 갖는다.
절연 기판(10) 상에는 게이트선(21), 게이트 패드(22) 및 게이트 전극(23)이 형성되어 있다.
게이트 패드(22) 상에는 게이트 패드 확장부(163)가 형성되어 있다. 게이트 패드 확장부(163)는 투명 전극으로 형성될 수 있으며, 화소 전극(62)과 동일한 물질로서, 화소 전극(62)과 동일한 공정으로 형성될 수 있다.
게이트 패드 확장부(163) 상에는 보호막(80)이 형성되어 있으며, 보호막(80)은 게이트 패드 확장부(163) 중 적어도 일부가 노출될 수 있도록 게이트 패드 확장부(163)의 상부가 제거되어 있다.
이하, 도 17 내지 도 21을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 과정을 설명한다. 도 17 내지 도 21은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 공정 단계별 단면도들이다.
먼저, 도 17을 참조하면, 절연 기판(10) 상에 게이트선(21) 및 게이트 패드(22)를 형성한다. 구체적으로, 절연 기판(10) 상에 게이트 도전층을 스퍼터링 등의 방식을 이용하여 적층한 후, 이를 사진 식각하여 게이트선(21) 및 게이트 패 드(22)를 형성한다.
다음으로, 게이트선(21) 및 게이트 패드(22) 상에 게이트 절연막(30), 수소화 비정질 규소 등으로 이루어진 제1 비정질 규소층(40), 및 실리사이드 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등으로 이루어진 제2 비정질 규소층(50)을 차례로 적층한다.
다음으로, 게이트 절연막(30), 제1 비정질 규소층(40), 제2 비정질 규소층(50) 상에 제1 포토레지스트 패턴(190)을 형성한다. 제1 포토레지스트 패턴(190)은 두께가 서로 다른 제1 영역(191)과 제2 영역(192)을 포함한다. 전면 슬릿 마스크(slit mask)를 사용하거나 하프톤 마스크(halftone mask)를 적용함으로써, 제1 영역(191)과 제2 영역(192)의 두께를 서로 다르게 형성할 수 있다. 제1 영역(191)은 반도체층(도 16의 41 참조)가 형성되는 영역으로서, 제2 영역(192)에 비해 두껍게 형성할 수 있다.
한편, 게이트 패드(22)를 노출시키는 컨택홀(32)이 형성되는 부분은 제1 포토레지스트 패턴(90)를 형성하지 않는다.
이와 같은 제1 포토레지스트 패턴(90)을 식각 마스크로 하여 게이트 절연막(30), 제1 비정질 규소층(40) 및 제2 비정질 규소층(50)을 차례로 식각하여, 게이트 패드(22)가 노출되는 컨택홀(32)을 형성한다.
다음으로, 도 18을 참조하면, 제1 포토레지스트 패턴(90)을 에치백(etch back)하여 제1 포토레지스트 패턴(도 17의 190 참조)을 다운 사이징 시킨다. 즉, 제1 포토레지스트 패턴(190)를 애슁 공정 등을 이용하여 제1 포토레지스트 패 턴(190)의 제2 영역(도 17의 192 참조)을 제거한다. 이때, 다운 사이징된 제1 포토레지스트 패턴(190')은 반도체층(41) 상에만 잔류하게 된다.
다음으로, 다운 사이징된 제1 포토레지스트 패턴(190)을 식각 마스크로 사진 식각하여, 반도체층(41) 및 비정질 규소 패턴(51)을 형성한다. 구체적으로, 제1 비정질 규소층(도 17의 50 참조) 및 제2 비정질 규소층(도 17의 60 참조)은 각 화소의 게이트 전극(23) 상에 액티브층을 형성하는 영역과 게이트 패드(22)의 영역을 제외하고는 사진 식각하여 제거한다. 제1 비정질 규소층(50)은 식각되어 반도체층(41)을 형성하며, 제2 비정질 규소층(60)은 식각되어 비정질 규소 패턴(51)을 형성하게 된다.
제1 비정질 규소층 및 제2 비정질 규소층은 예를 들어 건식 식각으로 진행될 수 있으며, 반도체층(41) 및 비정질 규소 패턴(51)은 동시에 식각될 수 있으며, 때로는 각각 식각 될 수 있다.
다음으로, 게이트 절연막(30) 및 다운 사이징된 제1 포토레지스트 패턴(190') 상에 투명 도전층(60)을 형성한다. 구체적으로 설명하면, 다운 사이징된 제1 포토레지스트 패턴(190')뿐만 아니라, 컨택홀(32)을 포함하는 모든 영역 상에 투명 전극층(60)이 적층된다.
다음으로 도 19를 참조하면, 리트프 오프법을 이용하여 다운 사이징된 제1 포토레지스트 패턴(190')을 제거한다.
다운 사이징된 제1 포토레지스트 패턴(190')이 제거됨에 따라, 반도체층(41) 상의 투명 도전층(60)은 제거되며, 반도체층(41)을 제외한 모든 영역에 투명 도전 층(60)은 잔류하게 된다.
남아 있는 투명 도전층(60) 및 반도체층(41) 상에 데이터 도전층(70)을 전체적으로 적층하고, 그 위에 제2 포토레지스트 패턴(195)을 형성한다.
제2 포토레지스트 패턴(195)은 데이터선(71), 화소 전극(62), 소스 전극(75), 드레인 전극(76) 및 게이트 패드 확장부(도 16의 163 참조)가 형성되는 영역 상에 형성되며, 반도체층(41) 상부의 채널 영역에는 제2 포토레지스트 패턴(195)이 제거된다.
다음으로 도 20을 참조하면, 제2 포토레지스트 패턴(195)을 식각 마스크로 데이터 도전층 및 투명 전극층을 패터닝한다. 테이터 도전층 및 투명 도전층은 제2 포토레지스트 패턴(195)을 제외한 영역을 식각하여 제거한다. 이에 따라, 채널 영역 상의 비정질 규소 패턴(도 19의 51 참조)을 패터닝하여 채널을 형성한다.
한편, 게이트 패드 확장부(72), 데이터선(71), 화소 전극(62), 소스 전극(75) 및 드레인 전극(76)을 형성하는 부분을 제외한 데이터 도전층 및 투명 전극층은 패터닝 되어 제거된다.
다음으로 도 21을 참조하면, 도 20의 결과물 상에 보호막(80)을 적층한다.
다음으로, 보호막(80) 상에 제3 포토레지스트 패턴(196)을 형성한다. 제3 포토레지스트 패턴(196)은 보호막(80)을 패터닝하기 위한 식각 마스크로서, 게이트 패드 확장부(163)와 화소 전극(62)과 중첩되는 영역을 제외한 전 영역에 형성된다.
다음으로 다시 도 16을 참조하면, 제3 포토레지스트 패턴(196)을 식각 마스크로 보호막(80)을 패터닝하여, 게이트 패드 확장부(163)와 화소 전극(62) 상의 보 호막(80)이 제거된 보호막(80)을 완성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 2a는 도 1의 박막 트랜지스터 기판을 IIa-IIa' 선으로 절단한 단면도이다.
도 2b는 도 1의 박막 트랜지스터 기판을 IIb-IIb' 선으로 절단한 단면도이다.
도 3a 및 도 3c는 도 1의 박막 트랜지스터 기판의 제조 과정을 설명하기 위한 공정 단계별 배치도이다.
도 4 내지 도 13은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 공정 단계별 단면도들이다.
도 14는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 15는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 16은 도 15의 박막 트랜지스터 기판을 XV-XV' 선으로 절단한 단면도이다.
도 17 내지 도 21은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 공정 단계별 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10: 절연 기판 21: 게이트선
22: 게이트 패드 23: 게이트 전극
30: 게이트 절연막 41: 반도체층
42: 반도체 패턴 62: 화소 전극
75: 소스 전극 76: 드레인 전극
80: 보호막

Claims (20)

  1. 절연 기판;
    상기 절연 기판 상에 서로 절연되어 격자 형식으로 배열된 게이트선 및 데이터선; 및
    상기 게이트선 및 상기 데이터선과 스위칭 소자를 통하여 연결되는 화소 전극을 포함하고,
    상기 스위칭 소자는, 상기 게이트선의 일부가 돌출되어 형성된 게이트 전극, 상기 데이터선의 일부가 돌출되어 형성된 소스 전극, 및 상기 화소 전극과 연결된 드레인 전극을 포함하는 박막 트랜지스터를 포함하며,
    상기 데이터선은 투명 전극으로 형성된 하부층 및 상기 하부층 상에 형성된 상부층을 포함하되, 상기 소스 전극은 상기 데이터선의 상부층의 일부가 돌출되어 형성된 박막트랜지스터 기판.
  2. 삭제
  3. 제1항에 있어서,
    상기 드레인 전극은 적어도 일부가 상기 화소 전극 상에 형성된 박막 트랜지스터 기판.
  4. 제1항에 있어서,
    상기 박막 트랜지스터 및 상기 화소 전극 상에 형성된 보호막을 더 포함하는 박막 트랜지스터 기판.
  5. 제4항에 있어서,
    상기 보호막은 상기 화소 전극의 적어도 일부를 노출하는 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 게이트 전극과 적어도 일부가 중첩된 반도체층을 더 포함하되, 상기 반도체층은 상기 데이터선과 중첩되지 않도록 형성된 박막 트랜지스터 기판.
  7. 제1항에 있어서,
    상기 게이트선 끝단부가 확장되어 형성된 게이트 패드;
    상기 게이트 패드 상에 형성된 게이트 패드 확장부; 및
    투명 전극으로 형성되어 상기 게이트 패드와 상기 게이트 패드 확장부를 연결하는 연결 전극을 더 포함하는 박막 트랜지스터 기판.
  8. 제7항에 있어서,
    상기 게이트 패드 확장부와 적어도 일부가 중첩하는 반도체 패턴을 더 포함 하는 박막 트랜지스터 기판.
  9. 절연 기판 상에 게이트선, 상기 게이트선 및 상기 게이트선의 끝단부가 확장되어 형성된 게이트선 확장부를 형성하는 단계;
    상기 게이트선 및 상기 게이트선 확장부 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 투명 전극층을 적층하고 상기 투명 전극층 상에 데이터 도전층을 형성하고, 상기 투명 전극층과 상기 데이터 도전층을 단일 식각 공정을 통해 함께 패터닝하여, 상기 게이트선과 격자 형식으로 배열되는 데이터선을 형성하는 단계; 및
    상기 게이트선 및 상기 데이터선과 스위칭 소자를 통하여 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  10. 제9항에 있어서,
    상기 게이트 절연막 상에 제1 반도체 물질층과 제2 반도체 물질층을 차례로 적층하고, 제2 반도체 물질층에 제1 포토레지스트를 형성하는 단계; 및
    상기 제1 포토레지스트를 식각 마스크로 상기 게이트 절연막, 상기 제1 반도체 물질층 및 상기 제2 반도체 물질층을 식각하여 상기 게이트선 확장부 중 적어도 일부가 노출하는 컨택홀을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  11. 제10항에 있어서,
    상기 스위칭 소자는 상기 게이트선의 일부가 돌출되어 형성된 게이트 전극, 상기 데이터선의 일부가 돌출되어 형성된 소스 전극, 및 상기 화소 전극과 연결된 드레인 전극을 포함하는 박막 트랜지스터를 포함하며,
    상기 제1 포토레지스트층을 에치백하고, 상기 제1 반도체 물질층 및 상기 제2 반도체 물질층을 식각하여 상기 게이트 전극과 적어도 일부가 중첩하는 반도체층 및 저항성 접촉층을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  12. 제11항에 있어서,
    상기 화소 전극을 형성하는 단계는 상기 게이트 절연막 및 상기 제1 포토레지스트층의 잔류물 상에 상기 투명 전극층을 적층하고, 상기 제1 포토레지스트층의 잔류물을 리프트 오프하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법.
  13. 제12항에 있어서,
    상기 데이터선을 형성하는 단계는 상기 투명 도전층 및 상기 저항성 접촉층상에 상기 데이터 도전층을 형성하고, 제2 포토레지스트층을 형성하여 상기 제2 포토레지스트층을 식각 마스크로 식각하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법.
  14. 제13항에 있어서,
    상기 제2 포토레지스트를 에치백하고 상기 화소 전극 상의 상기 데이터 도전층 중 적어도 일부를 제거하여 상기 화소 전극을 노출하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  15. 제11항에 있어서,
    상기 드레인 전극은 적어도 일부가 상기 화소 전극 상에 형성된 박막 트랜지스터 기판의 제조 방법.
  16. 제11항에 있어서,
    상기 박막 트랜지스터 및 상기 화소 전극 상에 형성된 보호막을 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  17. 제16항에 있어서,
    상기 보호막은 상기 화소 전극의 적어도 일부를 노출하는 박막 트랜지스터 기판의 제조 방법.
  18. 제11항에 있어서,
    상기 반도체층은 상기 데이터선과 중첩되지 않도록 형성된 박막 트랜지스터 기판의 제조 방법.
  19. 제9항에 있어서,
    상기 게이트선 끝단부가 확장되어 형성된 게이트 패드;
    상기 게이트 패드 상에 형성된 게이트 패드 확장부; 및
    투명 전극으로 형성되어 상기 게이트 패드와 상기 게이트 패드 확장부를 연결하는 연결 전극을 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  20. 제19항에 있어서,
    상기 게이트 패드 확장부와 적어도 일부가 중첩하는 반도체 패턴을 더 포함하는 박막 트랜지스터 기판의 제조 방법.
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