KR101484063B1 - 박막 트랜지스터 표시판 및 그의 제조 방법 - Google Patents

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Abstract

배선의 두께 편차에 따른 화질 저하를 방지하고 표시 품질을 극대화할 수 있는 박막 트랜지스터 표시판 및 그의 제조 방법이 제공된다. 박막 트랜지스터 표시판은, 절연 기판과, 상기 절연 기판 상에 서로 절연되어 격자 형식으로 배열된 게이트선 및 데이터선과, 상기 절연 기판 상에 상기 게이트선과 나란히 배치된 공통 배선과, 상기 게이트선 및 상기 공통 배선 상에 형성된 게이트 절연막과, 상기 공통 배선 상에 형성된 상기 게이트 절연막을 관통하여 형성된 콘택홀과, 상기 콘택홀을 통하여 상기 공통 배선과 연결되고, 서로 평행하게 배열된 복수의 공통 전극과, 상기 공통 전극과 평행하게 배열되며 복수의 화소 전극을 포함하되, 상기 공통 전극 및 상기 화소 전극의 두께는 상기 데이터선의 두께 보다 얇게 형성된다.
박막 트랜지스터 표시판, 리프트 오프, 보호막

Description

박막 트랜지스터 표시판 및 그의 제조 방법{Thin film transistor array panel and method of fabricating the same}
본 발명은 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것으로서, 더욱 상세하게는 배선의 두께 편차에 따른 화질 저하를 방지하고 표시 품질을 극대화할 수 있는 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것이다.
현대 사회가 고도로 정보화 되어감에 따라 표시 장치는 대형화 및 박형화에 대한 시장의 요구에 직면하고 있으며, 종래의 CRT 장치로는 이러한 요구를 충분히 만족시키지 못함에 따라 PDP(Plasma Display Panel) 장치, PALC(Plasma Address Liquid Crystal display panel) 장치, 표시 장치(Liquid Crystal Display: LCD) 장치, OLED(Organic Light Emitting Diode) 장치 등으로 대표되는 평판 표시 장치에 대한 수요가 폭발적으로 늘어나고 있다. 특히, 표시 장치는 화질이 선명하고 경량화, 박형화가 가능하여 각종 전자 기기에 널리 사용되고 있다.
액정 표시 장치(Liquid Crystal Display: LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display: FPD) 중 하나로서, 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전극에 전 압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하여 영상을 표시하는 장치이다.
각 표시판들은 절연 기판 상에 다수의 박막 패턴을 패터닝하여 형성된다. 이와 같은 박막 패턴을 패터닝하는 공정은 통상 사진 식각 공정에 의해 수행되며, 포토레지스트 도포, 마스크 정렬, 노광, 베이크, 현상, 세정 등의 공정이 수반된다. 각 공정은 전체적인 공정 시간 및 제품 원가에 영향을 준다. 따라서, 전체적인 공정의 수를 줄이면 전체적인 제품 원가를 낮추게 된다.
특히, 제품의 윈가를 낮추기 위해 마스크 공정을 줄이기 위한 노력이 계속되고 있다. 이와 같은 이유로 마스크 공정을 감소시키면서 각 구성 요소를 최적의 형상으로 형성하는 것이 필요하다.
본 발명이 이루고자 하는 과제는 배선의 두께 편차에 따른 화질 저하를 방지하고 표시 품질을 극대화할 수 있는 박막 트랜지스터 표시판을 제공하는 것이다.
본 발명이 이루고자 하는 다른 과제는 배선의 두께 편차에 따른 화질 저하를 방지하고 표시 품질을 극대화할 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은, 절연 기판과, 상기 절연 기판 상에 서로 절연되어 격자 형식으로 배열된 게이트선 및 데이터선과, 상기 절연 기판 상에 상기 게이트선과 나란히 배치된 공통 배선과, 상기 게이트선 및 상기 공통 배선 상에 형성된 게이트 절연막과, 상기 공통 배선 상에 형성된 상기 게이트 절연막을 관통하여 형성된 콘택홀과, 상기 콘택홀을 통하여 상기 공통 배선과 연결되고, 서로 평행하게 배열된 복수의 공통 전극과, 상기 공통 전극과 평행하게 배열되며 복수의 화소 전극을 포함하되, 상기 공통 전극 및 상기 화소 전극의 두께는 상기 데이터선의 두께 보다 얇게 형성된다.
상기 공통 전극 및 상기 화소 전극은 단일층으로 형성되며, 상기 데이터선은 복수층으로 형성될 수 있다.
상기 공통 전극 및 상기 화소 전극은 구리를 포함하며, 상기 데이터선은 구리(Cu) 및 몰리브덴(Mo) 중 적어도 하나를 포함하는 상부층과 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 텅스텐(W), 알루미늄(Al) 중 적어도 하나를 포함하는 하부층을 포함할 수 있다.
상기 공통 전극, 상기 화소 전극, 및 상기 하부층의 두께는 50nm 이하로 형성되며, 상기 상부층의 두께는 1500Å이상으로 형성될 수 있다.
상기 게이트선과 연결된 게이트 전극, 상기 데이터 선과 연결된 소스 전극 및 상기 화소 전극에 연결된 드레인 전극을 포함하는 박막 트랜지스터를 더 포함하되, 상기 드레인 전극의 두께는 상기 소스 전극의 두께 보다 얇게 형성될 수 있다.
상기 소스 전극은 단일층으로 형성되며, 상기 드레인 전극은 복수층으로 형성될 수 있다.
상기 드레인 전극 및 상기 연결 전극의 두께는 상기 소스 전극의 두께 보다 얇게 형성될 수 있다.
상기 공통 전극과 상기 화소 전극은 교대로 배치될 수 있다.
상기 화소 전극 및 상기 공통 전극 상에 형성된 제1 보호막을 더 포함할 수 있다.
상기 데이터선 및 상기 제1 보호막 상에 제2 보호막을 더 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 절연 기판 상에 게이트선 및 상기 게이트선에 나란히 배 치되는 공통 배선을 형성하는 단계와, 상기 게이트선 및 상기 공통 배선 상에 게이트 절연막을 형성하는 단계와, 상기 공통 배선 상에 형성된 상기 게이트 절연막을 관통하여 형성된 컨택홀을 형성하는 단계와, 상기 컨택홀을 통하여 상기 공통 배선과 연결되고 서로 평행하게 배열된 복수의 공통 전극, 상기 공통 전극과 평행하게 배열된 복수의 화소 전극, 및 상기 게이트선과 교차 배열되는 데이터선을 형성하되, 상기 공통 전극 및 상기 화소 전극의 두께는 상기 데이터선의 두께 보다 얇게 형성하는 단계를 포함한다.
상기 공통 전극 및 상기 화소 전극은 단일층으로 형성되며, 상기 데이터선은 복수층으로 형성될 수 있다.
상기 공통 전극 및 상기 화소 전극은 구리를 포함하며, 상기 데이터선은 구리(Cu) 및 몰리브덴(Mo) 중 적어도 하나를 포함하는 상부층과 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 텅스텐(W), 알루미늄(Al) 중 적어도 하나를 포함하는 하부층을 포함할 수 있다.
상기 게이트선과 연결된 게이트 전극, 상기 데이터 선과 연결된 소스 전극 및 상기 화소 전극에 연결된 드레인 전극을 포함하는 박막 트랜지스터를 더 포함하되, 상기 드레인 전극은 상기 소스 전극보다 얇게 형성될 수 있다.
상기 소스 전극은 단일층으로 형성되며, 상기 드레인 전극은 복수층으로 형성될 수 있다.
상기 공통 전극과 상기 화소 전극은 교대로 배치될 수 있다.
상기 데이터선, 상기 공통 전극 및 상기 화소 전극을 형성하는 단계는 상기 절연 기판 상에 제1 데이터 도전층 및 제2 데이터 도전층을 차례로 적층하고 슬릿 마스크 또는 하프톤 마스크를 이용하여 형성된 포토레지스트 패턴을 식각 마스크로 이용하여 식각할 수 있다.
상기 포토레지스트 패턴은 상기 데이터선이 형성되는 제1 영역 및 상기 공통 전극 및 상기 화소 전극이 형성되는 제2 영역을 포함하되, 상기 제2 영역은 상기 제1 영역 보다 얇게 형성될 수 있다.
상기 화소 전극 및 상기 공통 전극 상에 제1 보호막을 형성하는 단계를 더 포함할 수 있다.
상기 데이터선 및 상기 제1 보호막 상에 제2 보호막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하 나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
이하, 도 1 내지 도 2b를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판을 상세하게 설명한다. 도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2a는 도 1의 박막 트랜지스터 표시판을 IIa-IIa' 선으로 절단한 단면도이고, 도 2b는 도 1의 박막 트랜지스터 표시판을 IIb-IIb' 선으로 절단한 단면도이다.
투명한 유리 등으로 이루어진 절연 기판(10) 상에는 게이트선(22), 게이트 패드(24) 및 게이트 전극(23)이 형성되어 있다.
게이트 전극(23)은 주로 가로 방향으로 연장되어 게이트 신호를 전달한다. 이러한 게이트 전극(23)은 절연 기판(10) 상에 다수개가 형성되며, 동일한 방향으로 서로 평행하게 배열된다. 각 게이트선(22)의 끝단에는 폭이 확장되어 있는 게이트 패드(24)가 형성되어 있다.
게이트 전극(23)은 게이트선(22)의 일부가 돌출되어 형성될 수 있으며, 하나의 게이트선(22)에 다수의 게이트 전극(23)이 연결될 수 있다. 이와 같은 게이트선(22), 게이트 패드(24) 및 게이트 전극(23)을 게이트 배선이라 칭한다.
절연 기판(10) 상에는 게이트선(22)과 실질적으로 평행하게 연장된 공통 배선(25)이 형성되어 있다. 공통 배선(25)은 공통 전극(67)과 연결되며, 공통 전압을 공통 전극(67)에 제공한다.
게이트선(22) 사이에 화소 전극(66) 및 공통 전극(67)을 데이터선(62)에 평행하게 교대로 배치하여 화소 영역을 정의할 수 있다.
게이트 배선(22, 23, 24) 및 공통 배선(25)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다. 또한, 게이트 배선(22, 23, 24) 및 공통 배선(25)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 23, 24) 및 공통 배선(25)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질과의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 구리(Cu) 상부막 및 몰리브덴-티타늄 하부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 23, 24) 및 공통 배선(25)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
게이트 절연막(30)은 질화 규소(SiNx) 등으로 이루어져, 게이트 패드(24)와 콘택홀(45)을 제외한 게이트 배선(22, 23, 24) 및 공통 배선(25) 상에 형성된다. 게이트 절연막(30)은 게이트 배선(22, 23, 24) 및 공통 배선(25)과 후술하는 데이 터 배선(62, 63, 64) 사이를 절연시키게 된다. 즉, 게이트 배선(22, 23, 24) 및 공통 배선(25)과, 데이터 배선(62, 63, 64)이 중첩되는 영역에는 게이트 배선(22, 23, 24) 및 공통 배선(25)과, 데이터 배선(62, 63, 64) 사이에 게이트 절연막(30)이 개재된다.
이와 같은 게이트 절연막(30)은 게이트 패드(24) 또는 콘택홀(45)과 같이 게이트 배선(22, 23, 24) 또는 공통 배선(25)과 직접 접촉을 하여 전기적으로 연결되어야 하는 부분을 제외하면, 절연 기판(10)의 전면에 적층된다.
게이트 절연막(30) 상에는 수소화 비정질 규소 등으로 이루어진 반도체층(40)과 실리사이드 또는 n형 분순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등으로 이루어진 저항성 접촉층(55, 56)이 형성되어 있다. 반도체층(40)은 박막 트랜지스터의 채널 영역을 형성한다. 채널 영역은 게이트 전극(23)과 중첩되어 있는 반도체층(40)에 의해 형성된다. 저항성 접촉층(55, 56)은 채널 영역을 제외하면 반도체층(40)과 실질적으로 동일한 패턴을 갖는다. 저항성 접촉층(55, 56)은 게이트 전극(23)과 중첩된 영역 상의 채널 영역을 사이에 두고 분리되어 형성된다. 이러한 저항성 접촉층(55, 56)은 반도체층(40) 상부에 형성된다.
한편, 반도체층(40)은 섬모양, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 본 실시예에서와 같이 섬모양으로 형성될 수 있다.
반도체층(40) 및 저항성 접촉층(55, 56)의 상부에는 소스 전극(63) 및 드레인 전극(64)이 채널의 길이만큼 이격되어 배치되며, 반도체층(44)의 하부에는 게이트 전극(23)이 배치된다. 이와 같은 소스 전극(63), 드레인 전극(64), 게이트 전 극(23) 및 반도체층(44)은 박막 트랜지스터를 형성하게 된다.
데이터선(62)은 주로 세로 방향으로 연장되어 게이트선(22)과 교차된다. 이러한 복수의 데이터선(62)과 복수의 게이트선(22)은 서로 격자형태로 배열되어 화소를 정의하게 된다.
각 화소는 게이트 전극(23), 소스 전극(63), 및 드레인 전극(64)을 삼단자로 갖는 박막 트랜지스터를 포함한다. 소스 전극(63)은 데이터선(62)의 일부가 돌출되어 형성될 수 있으며, 드레인 전극(64)은 채널 영역을 사이에 두고 소스 전극(63)과 분리되어 마주보고 배치된다.
드레인 전극(64)은 연결 전극(65)을 통하여 화소 전극(66)과 연결된다. 연결 전극(65)은 화소 전극(66)의 끝단부를 서로 연결하게 되며, 게이트선(22)과 같은 방향으로 배열될 수 있다. 이러한 연결 전극(65)은 공통 배선(25)과 일부가 중첩되어 스토리지 커패시터를 형성할 수도 있다.
화소 전극(66)은 연결 전극(65)으로부터 데이터선(62)과 평행한 방향으로 연장된다. 이러한 화소 전극(66)은 화소마다 복수 개가 평행하게 배치될 수 있다. 화소 전극(66)은 교대로 배치되는 공통 전극(67)과 함께 화소 영역을 정의하게 된다. 화소 전극(66) 및 공통 전극(67)은 불투명 금속 배선으로 형성될 수 있어, 화소 전극(66)과 공통 전극(67) 사이의 공간이 빛을 투과시키는 영역이 될 수 있다.
한편, 화소 전극(66) 및 공통 전극(67)은 데이터선(62)과 나란한 방향으로 길게 형성된 직사각형 형상이 될 수 있다. 이와 같은 화소 전극(66) 및 공통 전극(67)은 개구율을 높이기 위해 데이터선(62)에 비해 배선의 폭을 좁게 형성할 수 있다.
화소 전극(66)의 끝단은 공통 배선(25)과 일부 중첩될 수 있다. 화소 전극(66)을 공통 배선(25)과 일부 중첩시킴으로써, 빛이 새는 것을 방지할 수 있다.
공통 전극(67)은 화소 전극(66)과 함께 전계를 형성하여 액정을 제어함으로써, 각 화소의 투과율을 조절하게 된다. 이와 같은 공통 전극(67)은 콘택홀(45)을 통하여 공통 배선(25)에 연결된다.
한편, 게이트 패드(24) 상에는 게이트 패드 확장부(68)가 형성된다. 즉, 게이트 패드(24) 상에 게이트 절연막(30), 반도체층(40) 및 저항성 접촉층(55, 56)이 모두 제거되어, 게이트 패드 확장부(68)가 게이트 패드(24)와 연결될 수 있다. 게이트 패드 확장부(68)은 게이트 패드(24) 보다 넓게 형성되어 게이트 드라이버 IC(미도시) 등과 연결이 용이하도록 할 수 있다.
데이터선(62), 소스 전극(63) 및 게이트 패드 확장부(68)는 동일한 공정에 의하여 동일한 재질로 형성될 수 있으며, 드레인 전극(64), 연결 전극(65), 화소 전극(66) 및 공통 전극(67)은 동일한 공정에 의하여 동일한 재질로 형성될 수 있다. 구체적으로 설명하면, 데이터선(62), 소스 전극(63) 및 게이트 패드 확장부(68)는 상부층(62a, 63a, 68a)과 하부층(62b, 63b, 68b)으로 이루어진 복수층으로 형성될 수 있으며, 드레인 전극(64), 연결 전극(65), 화소 전극(66) 및 공통 전극(67)은 단일층으로 형성될 수 있다. 드레인 전극(64), 연결 전극(65), 화소 전극(66), 및 공통 전극(67)는 데이터선(62), 소스 전극(63) 및 게이트 패드 확장부(68)의 하부층과 재질이 동일하며, 데이터선(62), 소스 전극(63) 및 게이트 패드 확장부(68)를 형성하기 위한 공정의 일부와 중첩된다. 한편, 드레인 전극(64), 연결 전극(65), 화소 전극(66) 및 공통 전극(67)의 두께는 데이터선(62), 소스 전극(63) 및 게이트 패드 확장부(68)의 두께 보다 더 얇게 형성될 수 있다.
특히, 화소 전극(66) 및 공통 전극(67)은 화소 영역에 형성되는 전극으로서, 화소 전극(66) 및 공통 전극(67)에 인접한 액정 분자의 거동에 영향을 주게 된다. 화소 전극(66) 및 공통 전극(67)의 두께가 두꺼울 경우, 화소 전극(66) 및 공통 전극(67)에 인접한 액정 분자는 전계의 형성과 무관하게 기울어질 수 있다. 그 결과, 화소 전극(66) 및 공통 전극(67) 주변에 빛의 누설이 발생하므로, 화소 전극(66) 및 공통 전극(67)의 두께가 액정 분자의 거동에 영향을 주지 않을 정도로 얇게 형성할 수 있다. 예를 들어, 화소 전극(66)과 공통 전극(67) 그리고 데이터선(62)의 하부층(62b)의 두께는 50nm 이하의 두께로 형성할 수 있으며, 데이터선(62)의 상부층(62a)은 주로 1500Å 이상의 두께로 형성할 수 있다.
데이터선(62), 소스 전극(63) 및 게이트 패드 확장부(68)는 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 텅스텐(W), 알루미늄(Al) 중 적어도 하나를 포함하는 하부층(62b, 63b, 68b)과 구리(Cu), 및 몰리브덴(Mo) 중 적어도 하나를 포함하는 상부층(62a, 63a, 68a)을 포함할 수 있다.
하부층(62b, 63b, 68b)은 저항성 접촉층(55, 56)과의 저항성 접촉 특성이 우수한 금속을 이용하며, 배선 재료가 반도체층(44)으로 확산되는 것을 방지할 수 있는 물질을 이용한다. 한편, 상부층(62a, 63a, 68a)은 전달되는 신호가 지연되는 것을 방지할 수 있도록 저저항의 특성을 갖는 금속을 사용한다.
드레인 전극(64), 연결 전극(65), 화소 전극(66), 및 공통 전극(67)은 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 텅스텐(W), 알루미늄(Al) 중 적어도 하나를 포함하는 단일층으로 형성될 수 있다. 이상에서 설명한 바와 같이, 각 배선을 복수층 구조로 형성하거나 단일층 구조로 형성함에 있어서, 서로 동일한 마스크 공정을 이용하여 공통적인 공정을 이용할 수 있다. 이에 관하여는 구체적으로 후술한다.
데이터선(62), 소스 전극(63) 및 게이트 패드 확장부(68)를 제외한 영역에 제1 보호막(71)을 적층한다. 이와 같은 제1 보호막(71)은 이중막 구조로 형성된 데이터선(62), 소스 전극(63) 및 게이트 패드 확장부(68)를 제외함 모든 구성 요소를 보호할 수 있으며, 후술할 포토레지스트 패턴(도 11a 및 도 11b의 211 참조)을 보호하기 위하여 저온 화학 기상 증착(low temperature chemical vapor deposition: LTCVD) 및 스퍼터(sputter)막을 이용하여 형성할 수 있다.
제1 보호막(71)의 구성 물질은 예를 들어, 산화 규소(SiOx), 산질화 규소(SiOxNy), 및 질화 규소(SiNx)일 수 있다.
이하, 도 3a 내지 도 11b를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 과정을 설명한다. 도 3a 및 도 3b는 도 1의 박막 트랜지스터 표시판의 제조 과정을 설명하기 위한 공정 단계별 배치도이고, 도 4a 내지 도 11b는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 설명하기 위한 공정 단계별 단면도들이다.
먼저, 도 3a, 도 4a 및 도 4b를 참조하면, 절연 기판(10) 상에 게이트 배선(22, 23, 24) 및 공통 배선(25)을 형성한다. 구체적으로, 절연 기판(10) 상에 게 이트 도전층을 스퍼터링 등의 방식을 이용하여 적층한 후, 이를 사진 식각하여 게이트선(22), 게이트 패드(24), 게이트 전극(23) 및 공통 배선(25)을 형성한다.
다음으로, 도 3b, 도 5a 및 도 5b를 참조하면, 도 3a, 도 4a 및 도 4b의 결과물 상에 게이트 절연층, 수소화 비정질 규소 등으로 이루어진 제1 비정질 규소층, 및 실리사이드 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등으로 이루어진 제2 비정질 규소층을 차례로 적층한다. 게이트 절연층, 제1 비정질 규소층 및 제2 비정질 규소층의 적층은 예를 들어, 화학 기상 증착(Chemical Vapor Deposition; CVD)으로 이루어질 수 있다.
다음으로, 게이트 절연층, 제1 비정질 규소층, 제2 비정질 규소층을 사진 식각하여, 게이트 절연막(30), 반도체층(40) 및 비정질 규소 패턴(50)을 형성한다. 구체적으로, 제1 비정질 규소층, 제2 비정질 규소층은 각 화소의 게이트 전극(23) 상에 액티브층을 형성하는 영역을 제외하고는 사진 식각하여 제거한다. 제1 비정질 규소층은 식각되어 반도체층(44)을 형성하며, 제2 비정질 규소층은 식각되어 비정질 규소 패턴(50)을 형성하게 된다.
제1 비정질 규소층 및 제2 비정질 규소층은 예를 들어 건식 식각으로 진행될 수 있으며, 반도체층(40) 및 비정질 규소 패턴(50)은 동시에 식각될 수 있으며, 때로는 각각 식각 될 수 있다.
다음으로, 게이트 절연막(30)은 공통 배선(25) 상에 형성된 콘택홀(45)과 게이트선(22) 끝단의 게이트 패드 콘택홀(46)을 사진 식각하여 형성한다.
게이트 절연층, 제1 비정질 규소층, 제2 비정질 규소층은 동일한 식각 마스 크를 이용하여 식각할 수 있다. 예를 들면, 전면 슬릿 마스크(slit mask)를 사용하거나 하프톤 마스크(halftone mask)를 적용함으로써, 동일한 식각 마스크를 이용하여 반도체층(44) 및 비정질 규소 패턴(50)과 게이트 절연막(30)을 차례로 형성할 수 있다.
제1 비정질 규소층 및 제2 비정질 규소층은 예를 들어 건식 식각으로 진행될 수 있으며, 반도체층(40) 및 비정질 규소 패턴(50)은 동시에 식각될 수 있으며, 각각 식각 될 수 있다.
다음으로, 도 6a 및 도 6b를 참조하면, 도 5a 및 도 5b의 공정에 의한 결과물 상에 스퍼터링 등을 이용하여 제1 데이터 도전층(60b) 및 제2 데이터 도전층(60a)을 차례로 적층한다. 제1 데이터 도전층(60b) 및 제2 데이터 도전층(60a)은 게이트 절연막(30), 반도체층(40) 및 비정질 규소 패턴(50)을 덮도록 절연 기판(10)에 전체적으로 적층한다.
제1 데이터 도전층(60b)은 주로 반도체층(44)과의 저항성 접촉 특성을 향상시키기 위해서 사용되는 것으로서, 50nm 이하의 두께로 형성할 수 있으며, 제2 데이터 도전층(60a)은 주로 저저항 배선의 목적으로 사용되기 때문에 1500Å 이상의 두께로 제1 데이터 도전층(60b)에 비해 상대적으로 두껍게 형성한다.
다음으로, 도 7a 및 도 7b를 참조하면, 제1 및 제2 데이터 도전층(60a, 60b) 상에 포토레지스트 패턴(201, 202)을 형성한다. 포토레지스트 패턴(201, 202)은 제1 영역(201) 및 제2 영역(202)으로 구분될 수 있으며, 제2 영역(202)을 제1 영역(201) 보다 얇게 형성할 수 있다.
제1 영역(201)은 도 2a 및 도 2b에 도시되어 있는 데이터선(62), 소스 전극(63) 및 게이트 패드 확장부(68)가 형성되는 영역이 되며, 제2 영역(202)은 드레인 전극(64), 연결 전극(65), 화소 전극(66), 및 공통 전극(67)이 형성되는 영역이 된다.
이때, 제1 영역(201) 및 제2 영역(202) 상의 포토레지스트 패턴(201, 202)의 두께 및 너비는 후속하는 식각 공정 및 애슁 공정에 의해 다운 사이징 되는 것을 감안하여 소정의 마진을 갖도록 형성한다. 이와 같이, 제1 영역(201) 및 제2 영역(202)을 서로 다른 두께를 갖도록 포토레지스트 패턴(201, 202)을 형성하는 방법은 슬릿 마스크 또는 하프톤 마스크를 이용하는 방법이 될 수 있다.
다음으로, 도 8a 및 도 8b를 참조하면, 포토레지스트 패턴(201, 202)을 식각 마스크로 이용하여 노출된 제1 데이터 도전층(60b) 및 제2 데이터 도전층(60a)을 식각한다. 제1 데이터 도전층(60b) 및 제2 데이터 도전층(60a)의 식각은 금속의 종류, 두께 등에 따라 다양한 방식으로 진행될 수 있지만, 예를 들어 습식 식각으로 진행될 수 있다. 포토레지스트 패턴(201, 202)을 식각 마스크로 이용하여 제1 데이터 도전층(60b) 및 제2 데이터 도전층(60a)을 식각한 결과, 상부층(62a, 63a, 68a)과 하부층(62b, 63b, 68b)으로 이루어진 데이터선(62), 소스 전극(63) 및 게이트 패드 확장부(68)가 형성된다.
한편, 데이터선(62), 소스 전극(63), 드레인 전극(64), 화소 전극(66) 및 공통 전극(67)은 상부에 상부층(62a, 63a, 64a, 66a, 67a)이 덮여 있다.
다음으로, 도 9a 내지 도 9b를 참조하면, 포토레지스트 패턴(201, 202)의 일 부를 제거하고 상부층(62a, 63a, 64a, 66a, 67a)이 덮인 데이터선(62), 소스 전극(63), 드레인 전극(64), 화소 전극(66) 및 공통 전극(67)을 노출한다. 즉, 포토레지스트 패턴(201, 202) 중 데이터선(62), 소스 전극(63), 드레인 전극(64), 화소 전극(66) 및 공통 전극(67) 상에 형성된 제2 영역(202)을 제거한다.
포토레지스트 패턴(201, 202)의 일부를 제거하는 방식으로는 O2를 이용하는 애슁 공정으로 진행될 수 있다. 포토레지스트 패턴(201, 202) 상에 전체적으로 애슁 공정을 수행하면 제1 영역(201)에 비해 상대적으로 얇은 제2 영역(202)은 완전히 제거되며, 나머지 제1 영역(201)의 두께 및 크기도 줄어들게 된다.
그 결과, 도 9a 및 도 9b에 도시된 다운 사이징된 포토레지스트 패턴(211)이 형성된다.
그 다음으로, 다운 사이징된 포토레지스트 패턴(211)을 식각 마스크로 이용하여 제2 비정질 규소 패턴(50)의 채널 영역을 제거하여 저항성 접촉층(55, 56)을 형성한다. 채널 영역 상의 제2 비정질 규소 패턴(50) 만을 제거함으로써, 반도체층(40)이 노출되도록 한다. 이때 노출된 반도체층(40)은 박막 트랜지스터의 채널을 형성하게 된다.
다음으로, 도 10a 및 도 10b를 참조하면, 다운 사이징된 포토레지스트 패턴(211)을 식각 마스크로 이용하여, 데이터선(62), 소스 전극(63), 드레인 전극(64), 화소 전극(66) 및 공통 전극(67)의 상부층(도 9a 및 도 9b의 64a, 66a, 및 67a 참조)을 제거한다.
그 결과, 데이터선(62), 소스 전극(63), 드레인 전극(64), 화소 전극(66) 및 공통 전극(67)은 단일층의 배선을 형성하게 된다.
다음으로, 도 11a 및 도 11b를 참조하면, 도 10a 및 도 10b에 따른 공정의 결과물의 전면에 보호막용 물질(70)을 적층한다. 보호막용 물질(70)의 구성 물질은 예를 들어, 산화 규소(SiOx), 산질화 규소(SiOxNy), 및 질화 규소(SiNx)일 수 있수 있으며, 포토레지스트 패턴(201, 202)을 보호하기 위하여 저온 화학 기상 증착 방법이나 스퍼터링 방식 등을 이용하여 보호막용 물질(70)을 적층한다. 이와 같은 보호막용 물질(70)의 일부는 다운 사이징된 포토레지스트 패턴(211) 상에 적층되며, 나머지는 포토레지스트 패턴(211)이 제거되어 노출된 구조물 상에 바로 적층된다.
이어서, 다시 도 2a 및 도 2b를 참조하면, 리프트 오프법을 이용하여 다운 사이징된 포토레지스트 패턴(211) 및 그 상부에 적층된 보호막용 물질(70)을 제거한다. 포토레지스트 패턴(211)을 제거하는 방식은 예를 들어, 아민계, 글리콜계 등을 포함하는 포토레지스트 스트리퍼를 분사 방식 또는 딥 방식 등으로 포토레지스트 패턴(211)에 접촉시키면 포토레지스트 스트리퍼가 포토레지스트 패턴(211)을 용해시켜 포토레지스트 패턴(211)을 박리하며, 동시에 포토레지스트 패턴(211) 상에 존재하는 보호막용 물질(70)도 함께 제거한다. 여기서, 포토레지스트 패턴(211) 및 상부의 보호막용 물질(70)의 제거율은 포토레지스트 패턴(211)과 포토레지스트 스트리퍼의 접촉 시간 및 접촉 면적에 관계된다.
포토레지스트 패턴(211) 및 보호막용 물질(70)을 제거한 결과, 데이터선(62), 소스 전극(63) 및 게이트 패드 확장부(68) 등을 제외한 영역을 덮는 제1 보호막(71)이 완성된다. 이때, 제1 보호막(71)은 데이터선(62)의 끝단에 형성된 데이터 패드(미도시)가 노출되도록 형성될 수 있다.
이하, 도 12를 참조하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 12는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 13a는 도 12의 박막 트랜지스터 표시판을 XIIIa-XIIIa' 선으로 절단한 단면도이고, 도 13b는 도 12의 박막 트랜지스터 표시판을 XIIIb-XIIIb' 선으로 절단한 단면도이다. 설명의 편의상 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 동일 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 게이트 패드(24) 및 데이터 패드(미도시)를 제외한 나머지 구조물 상에 제2 보호막(80)이 형성된다. 구체적으로, 데이터선(62)은 전극 자체가 외부로 노출되어 있어, 액정층 등의 영향으로 인해 전극의 특성에 영향을 받을 수 있으므로, 제2 보호막(80)을 이용하여 외부로 노출되어 있는 데이터선(62)을 피복하게 된다.
제2 보호막(80)은 데이터선(62) 및 각 구성 요소 상부에 적층되어 제1 보호막(71)과 함께 각 구성 요소를 보호하게 된다. 이러한 제2 보호막(80)은 외부 구성 요소와의 접촉을 요하는 게이트 패드(24)와 데이터 패드(미도시)가 중첩되는 일부 영역은 제거된다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 상기 도 4a 내지 도 11b를 참조하여 설명한 박막 트랜지스터의 제조 방법에 새로운 공정 이 추가된다. 즉, 상술한 박막 트랜지스터 표시판의 제조 방법에 의해 제조된 최종 완성물인 도 2a 및 도 2b의 박막 트랜지스터의 전면에 제2 보호막용 물질을 도포한다. 제2 보호막용 물질의 구성 물질은 예를 들어, 산화 규소(SiOx), 산질화 규소(SiOxNy), 및 질화 규소(SiNx)일 수 있수 있으며, 제1 보호막(71)을 보호하기 위하여 저온 화학 기상 증착 방법이나 스퍼터링 방식 등을 이용할 수 있다.
도 13a 및 도 13b를 참조하면, 도 2a 및 도 2b의 박막 트랜지스터 표시판의 전면에 제2 보호막용 물질을 도포한 후, 게이트 패드(24) 및 데이터 패드(미도시)가 노출되도록 제2 보호막용 물질을 식각 마스크를 이용하여 식각하여 제2 보호막(80)을 완성한다. 따라서, 제2 보호막(80)은 게이트 패드 개구부(86) 및 데이터 패드 개구부(미도시)를 제외한 모든 영역을 피막하게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2a는 도 1의 박막 트랜지스터 표시판을 IIa-IIa' 선으로 절단한 단면도이다.
도 2b는 도 1의 박막 트랜지스터 표시판을 IIb-IIb' 선으로 절단한 단면도이다.
도 3a 및 도 3b는 도 1의 박막 트랜지스터 표시판의 제조 과정을 설명하기 위한 공정 단계별 배치도이다.
도 4a 내지 도 11b는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 설명하기 위한 공정 단계별 단면도들이다.
도 12는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 13a는 도 12의 박막 트랜지스터 표시판을 XIIIa-XIIIa' 선으로 절단한 단면도이다.
도 13b는 도 12의 박막 트랜지스터 표시판을 XIIIb-XIIIb' 선으로 절단한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 절연 기판 22: 게이트선
23: 게이트 전극 24: 게이트 패드
25: 공통 배선 30: 게이트 절연막
44: 반도체층 45: 콘택홀
55, 56: 저항성 접촉층 62: 데이터선
63: 소스 전극 64: 드레인 전극
65: 연결 전극 66: 화소 전극
67: 공통 전극 68: 게이트 패드 확장부
71: 제1 보호막 80: 제2 보호막

Claims (20)

  1. 절연 기판;
    상기 절연 기판 상에 서로 절연되어 격자 형식으로 배열된 게이트선 및 데이터선;
    상기 절연 기판 상에 상기 게이트선과 나란히 배치된 공통 배선;
    상기 게이트선 및 상기 공통 배선 상에 형성된 게이트 절연막;
    상기 공통 배선 상에 형성된 상기 게이트 절연막을 관통하여 형성된 콘택홀;
    상기 콘택홀을 통하여 상기 공통 배선과 연결되고, 서로 평행하게 배열된 복수의 공통 전극;
    상기 공통 전극과 평행하게 배열된 복수의 화소 전극; 및
    상기 게이트선과 연결된 게이트 전극, 상기 데이터선과 연결된 소스 전극 및 상기 화소 전극에 연결된 드레인 전극을 포함하는 박막 트랜지스터; 를 포함하되,
    상기 공통 전극 및 상기 화소 전극의 두께는 상기 데이터선의 두께보다 얇게 형성되고,
    상기 드레인 전극의 두께는 상기 소스 전극의 두께보다 얇게 형성된 박막 트랜지스터 표시판.
  2. 제1항에 있어서,
    상기 공통 전극 및 상기 화소 전극은 단일층으로 형성되며, 상기 데이터선은 복수층으로 형성된 박막 트랜지스터 표시판.
  3. 제2항에 있어서,
    상기 공통 전극 및 상기 화소 전극은 구리를 포함하며, 상기 데이터선은 구 리(Cu) 및 몰리브덴(Mo) 중 적어도 하나를 포함하는 상부층과 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 텅스텐(W), 알루미늄(Al) 중 적어도 하나를 포함하는 하부층을 포함하는 박막 트랜지스터 표시판.
  4. 제3항에 있어서,
    상기 공통 전극, 상기 화소 전극, 및 상기 하부층의 두께는 50nm 이하로 형성되며, 상기 상부층의 두께는 1500Å 이상으로 형성되는 박막 트랜지스터 표시판.
  5. 삭제
  6. 제1항에 있어서,
    상기 소스 전극은 단일층으로 형성되며, 상기 드레인 전극은 복수층으로 형성된 박막 트랜지스터 표시판.
  7. 제1항에 있어서,
    상기 화소 전극과 상기 드레인 전극을 연결하는 연결 전극을 더 포함하되, 상기 드레인 전극 및 상기 연결 전극의 두께는 상기 소스 전극의 두께보다 얇게 형성된 박막 트랜지스터 표시판.
  8. 제1항에 있어서,
    상기 공통 전극과 상기 화소 전극은 교대로 배치되는 박막 트랜지스터 표시판.
  9. 제1항에 있어서,
    상기 화소 전극 및 상기 공통 전극 상에 형성된 제1 보호막을 더 포함하는 박막 트랜지스터 표시판.
  10. 제9항에 있어서,
    상기 데이터선 및 상기 제1 보호막 상에 형성된 제2 보호막을 더 포함하는 박막 트랜지스터 표시판.
  11. 절연 기판 상에 게이트선 및 상기 게이트선에 나란히 배치되는 공통 배선을 형성하는 단계;
    상기 게이트선 및 상기 공통 배선 상에 게이트 절연막을 형성하는 단계;
    상기 공통 배선 상에 형성된 상기 게이트 절연막을 관통하여 형성된 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통하여 상기 공통 배선과 연결되고 서로 평행하게 배열된 복수의 공통 전극, 상기 공통 전극과 평행하게 배열된 복수의 화소 전극, 및 상기 게이트선과 교차 배열되는 데이터선을 형성하되, 상기 공통 전극 및 상기 화소 전극의 두께를 상기 데이터선의 두께보다 얇게 형성하는 단계를 포함하고,
    상기 게이트선과 연결된 게이트 전극, 상기 데이터선과 연결된 소스 전극 및 상기 화소 전극에 연결된 드레인 전극을 포함하는 박막 트랜지스터를 더 포함하되, 상기 드레인 전극의 두께는 상기 소스 전극의 두께보다 얇게 형성된 박막 트랜지스터 표시판의 제조 방법.
  12. 제11항에 있어서,
    상기 공통 전극 및 상기 화소 전극은 단일층으로 형성되며, 상기 데이터선은 복수층으로 형성되는 박막 트랜지스터 표시판의 제조 방법.
  13. 제12항에 있어서,
    상기 공통 전극 및 상기 화소 전극은 구리를 포함하며, 상기 데이터선은 구리(Cu) 및 몰리브덴(Mo) 중 적어도 하나를 포함하는 상부층과 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 텅스텐(W), 알루미늄(Al) 중 적어도 하나를 포함하는 하부층을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  14. 삭제
  15. 제11항에 있어서,
    상기 소스 전극은 단일층으로 형성되며, 상기 드레인 전극은 복수층으로 형성되는 박막 트랜지스터 표시판의 제조 방법.
  16. 제11항에 있어서,
    상기 공통 전극과 상기 화소 전극은 교대로 배치되는 박막 트랜지스터 표시판의 제조 방법.
  17. 제11항에 있어서,
    상기 데이터선, 상기 공통 전극 및 상기 화소 전극을 형성하는 단계는 상기 절연 기판 상에 제1 데이터 도전층 및 제2 데이터 도전층을 차례로 적층하고 슬릿 마스크 또는 하프톤 마스크를 이용하여 형성된 포토레지스트 패턴을 식각 마스크로 이용하여 식각하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제17항에 있어서,
    상기 포토레지스트 패턴은 상기 데이터선이 형성되는 제1 영역 및 상기 공통 전극 및 상기 화소 전극이 형성되는 제2 영역을 포함하되, 상기 제2 영역은 상기 제1 영역 보다 얇게 형성된 박막 트랜지스터 표시판의 제조 방법.
  19. 제11항에 있어서,
    상기 화소 전극 및 상기 공통 전극 상에 제1 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  20. 제19항에 있어서,
    상기 데이터선 및 상기 제1 보호막 상에 제2 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
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