KR20060111753A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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KR20060111753A
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한경태
김장수
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삼성전자주식회사
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Abstract

본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 제1 절연막을 형성하는 단계, 상기 제1 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 데이터선 및 드레인 전극과 유지 축전기용 도전체를 형성하는 단계, 상기 데이터선, 드레인 전극 및 유지 축전기용 도전체 위에 제2 절연막을 증착하는 단계, 상기 제2 절연막 위에 제1 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 하여 상기 제2 절연막을 제거하여 상기 데이터선, 유지 축전기용 도전체의 일부와 상기 제1 절연막의 일부를 드러내는 단계, 상기 드러난 데이터선 및 유지 축전기용 도전체를 제거하여 상기 반도체층의 일부를 드러내는 단계, 상기 드러난 반도체층과 상기 드러난 상기 제1 절연막을 제거하여 상기 기판의 일부를 드러내는 단계, 투명 도전막을 증착하는 단계, 그리고 상기 제1 감광막 패턴을 제거하여 상기 드레인 전극과 상기 유지 축전기용 도전체와 연결되는 화소 전극을 형성하는 단계를 포함한다.
박막트랜지스터표시판, 마스크, 리프트오프, 언더컷, 식각

Description

박막 트랜지스터 표시판 및 그 제조 방법 {THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa' 선 및 IIb-IIb' 선을 따라 잘라 도시한 단면도이다.
도 3 및 도 6은 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다.
도 4a 및 도 4b는 각각 도 3의 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도이다.
도 5a 및 도 5b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도로서 도 4a 및 도 4b 다음 단계에서의 도면이다.
도 7a 및 도 7b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 잘라 도시한 단면도이다.
도 8a 및 도 8b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 잘라 도시한 단면도로서 도 7a 및 도 7b 다음 단계에서의 도 면이다.
도 9b 및 도 10b는 각각 도 8a 및 도 8b 다음 단계에서의 도면이다.
도 10a 및 도 10b는 각각 도 9a 및 도 9b 다음 단계에서의 도면이다.
도11a 및 도 11b는 각각 도 10a 및 도 10b 다음 단계에서의 도면이다.
도 12a 및 도 12b는 각각 도 11a 및 도 11b 다음 단계에서의 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 14a 및 도 14b는 각각 도 13의 박막 트랜지스터 표시판을 XIVa-XIVa' 선 및 XIVb-XIVb' 선선을 따라 잘라 도시한 단면도이다.
도 15, 도 18 및 도 24는 각각 도 13 내지 도 14b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다.
도 16a 및 도 16b는 각각 도 15의 박막 트랜지스터 표시판을 XVIa-XVIa' 선 및 XVIb-XVIb' 선을 따라 잘라 도시한 단면도이다.
도 17a 및 도 17b는 각각 도 15에 도시한 박막 트랜지스터 표시판을 XVIa-XVIa' 선 및 XVIb-XVIb' 선을 따라 잘라 도시한 단면도로서 도 16a 및 도 16b 다음 단계에서의 도면이다.
도 19a 및 도 19b는 각각 도 18의 박막 트랜지스터 표시판을 XVIIIIa-XVIIIIa' 선 및 XVIIIIb-XVIIIIb' 선을 따라 잘라 도시한 단면도이다.
도 20a 및 도 20b는 각각 도 19a 및 도 19b 다음 단계에서의 도면이다.
도 21a 및 도 21b는 각각 도 20a 및 도 20b 다음 단계에서의 도면이다.
도 22a 및 도 22b는 각각 도 21a 및 도 21b 다음 단계에서의 도면이다.
도23a 및 도 23b는 각각 도 22a 및 도 22b 다음 단계에서의 도면이다.
도 25a 및 도 25b는 각각 도 24의 박막 트랜지스터 표시판을 XXVa-XXVa' 선 및 XXVb-XXVb' 선을 따라 잘라 도시한 단면도이다.
도 26a 및 도 26b는 각각 도 25a 및 도 25b 다음 단계에서의 단면도이다.
도 27a 및 도 27b는 각각 도 1 및 도 13에 도시한 A1 및 A2 지점에서 생성되는 정전 용량을 도시한 것이다.
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
박막 트랜지스터 표시판(thin film transistor, TFT)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로 사용된다.
박막 트랜지스터 표시판은 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선이 형성되어 있고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터 및 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
박막 트랜지스터는 게이트선을 통하여 전달되는 게이트 신호에 따라 데이터 선을 통하여 화소 전극에 전달되는 데이터 신호를 제어하는 스위칭 소자로서, 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다.
그런데 이러한 박막 트랜지스터 표시판을 제조하기 위해서는 여러 번의 사진 식각 공정이 소요된다. 각 사진 식각 공정은 다수의 복잡한 세부 공정들을 포함하고 있어서 사진 식각 공정의 횟수가 박막 트랜지스터 표시판 제조 공정의 소요 시간과 비용을 좌우한다.
본 발명이 이루고자 하는 한 기술적 과제는 박막 트랜지스터 표시판의 제조 공정을 간소화하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 박막 트랜지스터의 불량률을 줄이는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 박막 트랜지스터 표시판의 개구율을 높이는 것이다.
이러한 기술적 과제를 해결하기 위한 본 발명의 특징에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 제1 절연막을 형성하는 단계, 상기 제1 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 데이터선 및 드레인 전극과 유지 축전기용 도전체를 형성하는 단계, 상기 데이터선 및 드레인 전극과 유지 축전기용 도전체 위에 제2 절연막을 증착하는 단계, 상기 제2 절연막 위에 제1 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 하여 상기 제2 절연막을 제거하여 데이터선 및 상기 유지 축전기용 도전체의 일부와 상기 제1 절연막의 일부를 드러내는 단계, 상기 드러난 데이터선 및 유지 축전기용 도전체를 제거하여 상기 반도체층의 일부를 드러내는 단계, 상기 드러난 반도체층과 상기 드러난 상기 제1 절연막을 제거하여 상기 기판의 일부를 드러내는 단계, 투명 도전막을 증착하는 단계, 그리고 상기 제1 감광막 패턴을 제거하여 상기 데이터선 및 드레인 전극과 상기 유지 축전기용 도전체와 연결되는 화소 전극을 형성하는 단계를 포함한다.
상기 기판의 일부를 드러내는 단계는 상기 드러난 반도체층 하부에 존재하는 상기 게이트 절연막의 일부를 제거하는 단계를 포함하는 것이 좋다.
상기 기판의 일부를 드러내는 단계는 상기 드러난 유지 축전기용 도전체를 제거하는 단계를 더 포함하는 것이 바람직하다.
상기 감광막 패턴은 차광 영역 및 투과 영역을 가지는 광마스크를 사용하여 형성할 수 있다.
상기 투명 도전막 중 상기 감광막 패턴 위에 위치한 부분은 상기 감광막 패턴을 제거할 때 리프트-오프 방식으로 제거되는 것이 좋다.
상기 화소 전극의 적어도 일부분이 상기 기판과 접할 수 있다.
본 발명의 다른 특징에 따른 박막 트랜지스터 표시판은, 기판 위에 형성되어 있고 확장부를 포함하는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있는 데이터선, 드레인 전극 및 유지 축전기용 도전체, 상기 데이터선, 드레인 전극 및 유지 축전기용 도전체 위에 형성되어 있는 보호막, 그리고 상기 드레인 전극과 상기 유지 축전기용 도전체에 연결되어 있는 화소 전극을 포함하고, 상기 유지 축전기용 도전체는 상기 확장부의 일부 위에만 형성되어 있다.
상기 화소 전극은 상기 드레인 전극과 상기 유지 축전기용 도전체의 측벽에 연결되어 있는 것이 바람직하다.
상기 화소 전극은 상기 기판의 일부에 형성되어 있는 것이 좋다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 첨부한 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 내지 도 2b를 참고로 하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa' 선 및 IIb'-IIb 선을 따라 잘라 도시한 단면도의 한 예이다.
도 1 내지 도 2b에 도시한 바와 같이, 투명한 유리 등으로 이루어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 주로 가로 방향으로 뻗어 있고 게이트 신호를 전달하며, 다른 층 또는 외부 장치와의 접속을 위하여 면적이 넓은 끝 부분(129)을 가지고 있다. 각 게이트선(121)의 일부는 아래로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다. 또한 각 게이트선(121)의 다른 일부는 위쪽 방향으로 돌출하여 복수의 확장부(projection)(127)를 이룬다.
게이트선(121)은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 및 구리(Cu)나 구리 합금 등 구리 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루어진 도전막을 포함한다. 그러나 게이트선(121)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다층막 구조를 가질 수도 있다. 이 경우 한 도전막은 게이트선(121)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속 또는 구리 계열 금속으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴, 티타늄, 탄탈륨 또는 이들의 합금 등으로 이루어진다. 비저항이 낮은 도전막이 상부에 오고 접촉 특성이 우수한 도전막이 하부에 오는 구조로는 크롬 하부막과 알루미늄-네오디뮴(Nd) 합금의 상부막을 들 수 있고, 그 반대인 예로는 알루미늄-네오디뮴 하부막과 몰리브덴 상부막을 들 수 있다.
게이트선(121)의 측면은 기판(110)의 표면에 대하여 경사져 있으며, 그 경사각은 약 30-80° 범위이다.
게이트선(121)위에 질화규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 및 섬형 반도체(151, 157)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(projection)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 섬형 반도체(157)는 선형 반도체(151)와는 분리되어 있으며 대략 직사각형 형상을 갖는다.
반도체(151, 157)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165, 167)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다. 섬형 접 촉 부재(167)는 주로 섬형 반도체(167) 위에 위치한다.
반도체(151, 157)와 저항성 접촉 부재(161, 165, 167)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 경사각은 30-80°이다.
저항성 접촉 부재(161, 165, 167) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175) 및 복수의 유지 축전기용 도전체(storage capacitor conductor)(177)가 형성되어 있다.
데이터 전압을 전달하는 데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 다른 층 또는 외부 장치와의 접속을 위하여 면적이 넓은 끝 부분(179)을 가지고 있다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 각 드레인 전극(175)은 다른 층과의 접속을 위하여 면적이 넓은 한 쪽 끝 부분과 선형인 다른 쪽 끝 부분을 가지고 있으며, 각 소스 전극(173)은 드레인 전극(175)의 다른 쪽 끝 부분을 일부 둘러싸도록 굽어 있다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
유지 축전기용 도전체(177)의 일부는 게이트선(121)의 확장부(127)와 중첩되어 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)는 크롬, 티타늄, 탄탈륨, 몰리브덴 따위의 내화성 금속(refractory metal) 또는 이들의 합금 으로 이루어질 수 있으며, 이들 또한 은 계열 금속 또는 알루미늄 계열 금속 따위로 이루어진 도전막과 크롬, 티타늄, 탄탈륨, 몰리브덴 및 이들의 합금 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)의 측면 역시 경사져 있으며, 경사각은 수평면에 대하여 약 30-80° 범위이다.
저항성 접촉 부재(161, 165, 167)는 그 하부의 반도체(151, 157)와 그 상부의 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
선형 반도체(151)는 데이터선(171)과 드레인 전극(175) 및 그 아래의 저항성 접촉 부재(161, 165)와 거의 동일한 모양을 가진다. 그러나 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있다. 섬형 반도체(157)는 유지 축전기용 도전체(177) 및 그 아래의 저항성 접촉 부재(167)와 거의 동일한 모양을 가진다.
게이트선(121), 데이터선(171), 유지 축전기용 도전체(177), 노출된 반도체(154) 부분 전체와 드레인 전극(175) 위에는 질화규소 따위의 무기물로 이루어지는 보호막(passivation layer)(180)이 형성되어 있다. 그러나 보호막(180)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질이나, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전 상수가 약 4.0 이하인 저유전율 절연 물질로 이루어질 수도 있으며, 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다.
보호막(180)은 데이터선(171)의 끝 부분(179)을 드러내는 복수의 접촉 구멍(contact hole)(182)과 대략 게이트선(121)과 데이터선(171)으로 둘러싸인 영역에 복수의 개구부(187)를 가지고 있다.
또한 게이트 절연막(140)과 함께 보호막(180)은 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)을 가지고 있다. 대략 게이트선(121)과 데이터선(171)으로 에워싸인 영역에서 복수의 개구부(187)는 기판(110)의 일부를 드러내고 있다.
복수의 개구부(187) 위에는 복수의 화소 전극(pixel electrode)(190)이 형성되어 있고, 접촉 구멍(181, 182)에는 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다. 화소 전극(190)과 접촉 보조 부재(81, 82)는 IZO, ITO 또는 a-ITO(비정질 ITO) 따위의 투명한 도전체 또는 반사성 금속으로 이루어진다. 이때, 화소 전극(190) 및 접촉 보조 부재(81, 82)의 경계는 보호막(180)의 경계와 실질적으로 일치한다.
화소 전극(190)은 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층의 액정 분자들을 재배열시킨다.
또한 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage capacitor)라 한다. 유지 축전기는 게이트선(121)과 유지 축전기용 도전체(177)의 중첩으로 만들어지고, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 확장부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 확장부(127)와 중첩되는 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다.
이와는 달리, 유지 축전기는 화소 전극(190)과 이에 인접한 다른 게이트선(121)[이를 전단 게이트선(previous gate line)이라 함]의 중첩으로 만들어질 수 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129)과 데이터선(171)의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
이때, 보호막(180) 하부에 형성되어 있는 드레인 전극(175) 및 유지 축전기용 도전체(177)는 보호막(180) 안쪽으로 들어가지 않고, 화소 전극(190)이나 접촉 보조 부재(82)와 접촉만 할 수 있으면 무관하다. 이때, 드레인 전극(175)과 화소 전극(190)과의 접촉 면적 범위 또는 유지 축전기용 도전체(177)와 화소 전극(190) 과의 접촉 면적 범위는 약 80 내지 120㎛2인 것이 좋고, 약 100㎛2인 것이 가장 바람직하다.
그러면, 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에서 대하여 도 3 내지 도 12b와 앞서의 도 1 내지 도 2b를 참고로 하여 상세히 설명한다.
도 3 및 도 6은 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다. 도 4a 및 도 4b는 각각 도 3의 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도이고, 도 5a 및 도 5b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도로서 도 4a 및 도 4b 다음 단계에서의 도면이다. 도 7a 및 도 7b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 잘라 도시한 단면도이고, 도 8a 및 도 8b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 잘라 도시한 단면도로서 도 7a 및 도 7b 다음 단계에서의 도면이다. 또한 도 9b 및 도 10b는 각각 도 8a 및 도 8b 다음 단계에서의 도면이고, 도 10a 및 도 10b는 각각 도 9a 및 도 9b 다음 단계에서의 도면이며, 도11a 및 도 11b는 각각 도 10a 및 도 10b 다음 단계에서의 도면이고, 도 12a 및 도 12b는 각각 도 11a 및 도 11b 다음 단계에서의 단면도이다.
먼저, 도 3 내지 4b에 도시한 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 금속 따위의 도전체층을 스퍼터링 따위의 방법으로 1,000 Å 내지 3,000 Å의 두께로 증착하고 사진 식각하여 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)을 형성한다.
다음, 도 5a 및 도 5b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)을 화학 기상 증착법(CVD) 등으로 연속하여 적층한다. 게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 약 250~400℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다. 이어 금속 따위의 도전체층(170)을 스퍼터링 등의 방법으로 소정의 두께로 증착한 다음 그 위에 감광막(70)을 1 μm 내지 2 μm의 두께로 도포한다.
그 후, 광마스크(도시하지 않음)를 통하여 감광막(70)에 빛을 조사한 후 현상한다. 현상된 감광막의 두께는 위치에 따라 다른데, 도 5a 및 5b에서 감광막(70)은 두께가 다른 제1 내지 제3 부분으로 이루어진다. 영역(A)(이하 배선 영역이라 함)에 위치한 제1 부분과 영역(B)(이하 채널 영역이라 함)에 위치한 제2 부분은 각각 도면 부호 72와 74로 나타내었고 영역(C)(이하 기타 영역이라 함)에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 제3 부분이 0의 두께를 가지고 있어 아래의 도전체층(170)이 드러나 있기 때문이다. 제1 부분(72)과 제2 부분(74)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(74)의 두께를 제1 부분(72)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투과 영역(light transmitting area)과 차광 영역(light blocking area)뿐 아니라 반투과 영역(translucent area)을 두는 것이 그 예이다. 반투과 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투과 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
적절한 공정 조건을 주면 감광막(72, 74)의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 도 6 내지 도 7b에 도시한 바와 같은 복수의 소스 전극(173)을 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175) 및 복수의 유지 축전기용 도전체(177)를 형성하고 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165, 167), 그리고 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151) 및 복수의 섬형 반도체(157)를 형성한다.
설명의 편의상, 배선 영역(A)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제1 부분이라 하고, 채널 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제2 부분이라 하고, 기타 영역(C)에 위치한 도전체층(170), 불순물 비정질 규 소층(160), 진성 비정질 규소층(150)의 부분을 제3 부분이라 하자.
이러한 구조를 형성하는 순서의 한 예는 다음과 같다.
(1) 기타 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분 제거,
(2) 채널 영역(B)에 위치한 감광막의 제2 부분(74) 제거,
(3) 채널 영역(B)에 위치한 도전체층(170) 및 불순물 비정질 규소층(160)의 제2 부분 제거, 그리고
(4) 배선 영역(A)에 위치한 감광막의 제1 부분(72) 제거.
이러한 순서의 다른 예는 다음과 같다.
(1) 기타 영역(C)에 위치한 도전체층(170)의 제3 부분 제거,
(2) 채널 영역(B)에 위치한 감광막의 제2 부분(74) 제거,
(3) 기타 영역(C)에 위치한 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분 제거,
(4) 채널 영역(B)에 위치한 도전체층(170)의 제2 부분 제거,
(5) 배선 영역(A)에 위치한 감광막의 제1 부분(72) 제거, 그리고
(6) 채널 영역(B)에 위치한 불순물 비정질 규소층(160)의 제2 부분 제거.
감광막의 제2 부분(74)을 제거할 때 감광막의 제1 부분(72)의 두께가 줄겠지만, 감광막의 제2 부분(74)의 두께가 감광막의 제1 부분(72)보다 얇기 때문에, 하부층이 제거되거나 식각되는 것을 방지하는 제1 부분(72)이 제거되지는 않는다.
적절한 식각 조건을 선택하면, 감광막의 제3 부분 아래의 불순물 비정질 규 소층(160) 및 진성 비정질 규소층(150) 부분과 감광막의 제2 부분(74)을 동시에 제거할 수 있다. 이와 유사하게, 감광막의 제2 부분(74) 아래의 불순물 비정질 규소층(160) 부분과 감광막의 제1 부분(72)을 동시에 제거할 수 있다.
도전체층(170)의 표면에 감광막 찌꺼기가 남아 있으면 애싱(ashing)을 통하여 제거한다.
이어 도 8a 및 도 8b에 도시한 바와 같이, 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177) 위에 보호막(180)을 적층한 다음, 그 위에 감광막(40)을 도포하고 그 위에 광마스크(50)를 정렬한다.
광마스크(50)는 투명한 기판(51)과 그 위의 불투명한 차광층(52)으로 이루어지며, 차광층(52)의 폭이 일정 폭 이상 없는 투과 영역(D)과 소정 폭 이상 차광층(52)이 있는 차광 영역(E)을 포함한다.
투과 영역(D)은 게이트선(121)의 끝 부분(129)과 데이터선(171)의 끝 부분(179) 및 대략 게이트선(121)과 데이터선(171)으로 둘러싸인 영역 및 유지 축전기용 도전체(177) 및 드레인 전극(175)의 일부 영역과 마주보며, 그 외의 부분은 차광 영역(E)과 마주본다.
이러한 광마스크(50)를 통하여 감광막(40)에 빛을 조사한 후 현상하면 도 9a 및 도 9b에 도시한 바와 같이, 차광 영역(E)에 대응하는 감광막 부분(42)만 남는다.
이때, 드레인 전극(175)의 단부와 게이트 전극(124) 간의 거리(도시하지 않음) 또는 유지 축전기용 도전체(177)의 단부와 게이트선의 확장부(127) 사이의 거리(a) 는 이후의 공정으로 게이트 절연막(140)에 언더컷이 발생할 경우, 언더컷된 게이트 절연막(140)의 단부가 게이트선(121)의 단부 뒤쪽에 위치하지 않을 정도이면 무관하다. 즉, 게이트 전극(124) 또는 게이트선의 확장부(127))보다 언더컷된 게이트 절연막(140)의 단부가 튀어나오면 되는데, 이때, 게이트 전극(124) 또는 게이트선의 확장부(127)와 드레인 전극(175) 및 유지 축전기용 도전체(177)의 공정 마진 등을 고려하여 약 6㎛이상 뻗어 있는 것이 바람직하다.
또한 남은 감광막(42)의 단부와 드레인 전극(175)의 단부 간의 거리(도시하지 않음) 또는 남은 감광막(42)의 단부와 유지 축전기용 도전체(177)의 단부간의 거리(b)는 외부에 노출된 보호막(180)이 제거된 후 남은 감광막(42) 부분 밖으로 드레인 전극(175)과 유지 축전기용 도전체(177)가 튀어나오는 부분만 존재하면 된다. 역시 드레인 전극(175) 및 유지 축전기용 도전체(177)의 공정 마진, 보호막(180)의 공정 마진 및 드레인 전극(175) 및 유지 축전기용 도전체(177)의 하부층에서 발생하는 언더컷 등을 고려하여 거리(b)는 약 7.5㎛이상 뻗어 있는 것이 바람직하다.
이어 도 10a 내지 도 10b에 도시한 바와 같이, 남은 감광막(42)을 식각 마스크로 하여 노출된 보호막(180) 부분을 제거하고 연속해서 드러난 게이트 절연막(140)을 식각하여, 대략 게이트선(121)과 데이터선(171)으로 에워싸인 영역에 개구부(187)를 형성한다. 이때 개구부(187)는 드레인 전극(175) 및 유지 축전기용 도전체(177)의 일부 영역에까지 형성된다.
또한 게이트선(121)의 끝 부분(129)을 드러내는 접촉 구멍(181)과 데이터선 (171)의 끝 부분(179)을 드러내는 접촉 구멍(182)을 형성한다.
이때, 감광막(42)이 식각되지 않은 조건으로 식각이 이루어지며, 각 층의 식각비(etch rate)가 서로 다르기 때문에, 도 10a 및 도 10b에 도시한 것과 같이 감광막(42)의 하부와 드레인 전극(175)과 유지 축전기용 도전체(177)의 하부에 언더컷이 발생한다. 이때 식각 속도는 보호막(180)＞드레인 전극(175) 및 유지 축전기용 도전체(177)＞반도체층(154,157) 및 저항성 접촉 부재(165, 167)＞게이트 절연막(140)의 순으로 이루어지는 것이 좋다.
다음, 도 11a 및 도 11b에 도시한 바와 같이, 하부층의 언더컷으로 인해 외부로 튀어나온 드레인 전극(175)(도시하지 않음) 또는 유지 축전기용 도전체(177) 부분을 식각하여 제거한다. 이때, 드레인 전극(175) 및 유지 축전기용 도전체(177) 하부의 반도체층이나 저항성 접촉 부재의 일부가 식각될 수도 있다.
이때, 건식 식각을 이용할 경우, 드레인 전극(175)과 유지 축전기용 도전체(177)의 식각 속도가 다른 층의 식각 속도에 비하여 상대적으로 빠른 Cl2/O2 계열을 이용한다.
또한 식각되는 속도가 건식 식각보다 상대적으로 빠른 습식 식각을 이용할 경우, 드레인 전극(175)과 유지 축전기용 도전체(177)의 식각 속도를 고려하여 식각 시간을 조정하거나 화학적 식각 방식을 이용하여, 드레인 전극(175)과 유지 축전기용 도전체(177)의 과도한 식각이 이루어지지 않도록 한다.
이어 도 12a 내지 도 12b에 도시한 바와 같이, IZO 또는 ITO 또는 a-ITO 막 을 스퍼터링으로 적층하여 투명 도전체막(90)을 형성한다. IZO의 경우 표적으로는 일본 이데미츠(Idemitsu)사의 IDIXO(indium x-metal oxide)라는 상품을 사용할 수 있고, In2O3 및 ZnO를 포함하며, 인듐과 아연의 총량에서 아연이 차지하는 함유량은 약 15-20 atomic% 범위인 것이 바람직하다. 또한, IZO의 스퍼터링 온도는 250℃ 이하인 것이 다른 도전체와의 접촉 저항을 최소화하기 위해 바람직하다.
이때, 투명 도전체막(90)은 남은 감광막 부분(42) 위에 위치하는 제1 부분(91)과 그 외의 곳에 위치하는 제2 부분(92)으로 이루어지는데 감광막 부분(42)의 두꺼운 두께로 인하여 감광막 부분(42)과 기타 부분의 단차가 심하여 투명 도전막(90)의 제1 부분(91)과 제2 부분(92)이 적어도 일부분 서로 분리되어 틈이 생기고 이에 따라 감광막 부분(42)의 측면이 적어도 일부분 노출된다.
이어 기판(110)을 감광막 용제에 담그면 용제는 남은 감광막(42)의 노출된 측면을 통하여 감광막(42)으로 침투하고 이에 따라 감광막 부분(42)이 제거된다. 이때, 감광막(42) 위에 위치하는 투명 도전막(90)의 제1 부분(91) 또한 감광막 부분(42)과 함께 떨어져 나가는 리프트-오프로 인해, 결국 투명 도전막(90)의 제2 부분(92)만이 남게 되며 이들은 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 이룬다(도 1과 도 2a 및 도 2b 참조). 이때, 드레인 전극(175) 및 유지 축전기용 도전체(177)와 화소 전극(190)이 접촉되는 면적은 가능하면 작은 것이 좋은데, 이는 화소 전극(190)의 접촉 면적의 증가로 게이트선(121)과 유지 축전기용 도전체(177)와 같은 다른 금속층 사이에 생성되는 정전 용량 등의 차이로 인한 화질 악화를 줄이기 위함이다. 이때, 드레인 전극(175)과 화소 전극(190)의 접촉 면적 또는 유지 축전기용 도전체(177)와 화소 전극(190)의 접촉 면적의 범위는 약 80 내지 120㎛2인 것이 좋고, 약 100㎛2인 것이 가장 바람직하다.
이와 같이, 본 실시예에서 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165) 및 반도체(151)를 하나의 사진 공정으로 형성하고, 화소 전극(190) 및 접촉 보조 부재(81, 82)를 형성하기 위한 별도의 사진 공정을 생략하여 전체 공정을 간소화한다.
드레인 전극(175) 또는 유지 축전기용 도전체(177)의 일부와 화소 전극(190)을 연결시킬 경우, 이들 하부에 발생하는 언더컷으로 인해 드레인 전극(175) 또는 유지 축전기용 도전체(177)와 화소 전극(190) 간의 연결이 끊어지는 현상을 방지하기 위해 슬릿 마스크를 이용하였지만, 본 발명에서는 슬릿 마스크를 이용하지 않고, 언더컷으로 인해 외부로 돌출된 드레인 전극(175) 또는 유지 축전기용 도전체(177)를 제거하므로 인더컷으로 인한 화소 전극(190)과의 연결 끊김을 방지하였다.
또한 슬릿 마스크를 이용함에 따라 실시되는 애싱 공정이 없기 때문에, 리프트 오프 공정을 위한 언더컷의 발생 정도를 줄여도 된다.
다음, 도 13 내지 도 14b를 참고로 하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 14a 및 도 14b는 각각 도 13의 박막 트랜지스터 표시판을 XIVa-XIVa' 선 및 XIVb-XIVb' 선선을 따라 잘라 도시한 단면도이다.
도 13 내지 도 14b에 도시한 바와 같이, 본 실시예에 따른 박막 트랜지스터 표시판의 층상 구조는 대개 도 1 내지 도 2b에 도시한 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조와 동일하다. 즉, 기판(110) 위에 게이트 전극(124)을 포함하는 복수의 게이트선(121)이 형성되어 있고, 그 위에 게이트 절연막(140), 돌출부(154)를 포함하는 복수의 선형 반도체(151), 돌출부(163)를 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165)가 차례로 형성되어 있다. 저항성 접촉 부재(161, 165) 위에는 소스 전극(173) 및 끝 부분(179)을 포함하는 복수의 데이터선(171) 및 끝 부분(177)을 가지는 복수의 드레인 전극(175)과 유지 축전기용 도전체(177)가 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. 보호막(180)에는 복수의 접촉 구멍(181, 182, 187)이 형성되어 있으며, 보호막(180) 위에는 복수의 화소 전극(190)이 형성되어 있고, 접촉 구멍(181, 182)에는 각각 복수의 접촉 보조 부재(81, 82)가 형성되어 있다.
그러나 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판과 달리, 본 실시예에 따른 박막 트랜지스터 표시판에서는 게이트선의 확장부(127) 근처에 위치하는 게이트 절연막(140)의 일부 두께가 다른 부분보다 얇고, 게이트선의 확장부(127)의 확장 영역과 유지 축전기용 도전체(177)의 영역 또한 줄어든다. 이로 인해, 게이트선의 확장부(127)와 중첩되는 유지 축전기용 도전체(177)의 면적이 줄어든다.
또한 화소 전극(190)의 형성 영역은 감소한 유지 축전기용 도전체(177)의 영역만큼 증가하고, 도 1 내지 도 2b를 참고로 하여 이미 설명한 것처럼, 게이트선 의 확장부(127)와 화소 전극(190) 사이에 유지 축전기가 형성된다. 이때, 게이트선의 확장부(127) 상부 부근에 형성된 유지 축전기용 도전체(177)가 일부 제거되고그 하부의 게이트 절연막(140)의 두께가 줄어든다.
이러한 두께 감소로 인해, 게이트선의 확장부(127)와 화소 전극(190) 사이에 형성되는 유지 축전기의 용량을 증가하므로, 이때 줄어드는 게이트선의 확장부(127)의 영역은 게이트선의 확장부(127)와 화소 전극(190) 사이의 줄어든 두께 감소로 인해 증가한 유지 용량에 기초하여 정해진다. 따라서 게이트선의 확장부(127) 영역이 줄어듦으로 화소의 개구율이 증가한다.
또한 드레인 전극(175)과 유지 축전기용 도전체(177)의 일부분만이 화소 전극(190)과 접촉하면 되므로, 화소 전극(190)은 드레인 전극(175)과 유지 축전기용 도전체(177)의 일부와 중첩되지 않고 측벽에 접촉되어 있다. 이로 인해, 드레인 전극(175)의 확장부의 면적을 줄일 수 있으므로, 줄어든 드레인 전극(175)의 면적만큼 화소의 개구율이 증가한다.
그러면, 도 13 내지 도 14b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 15 내지 도 25b와 앞서의 도 13 내지 도 14b를 참고로 하여 상세히 설명한다.
도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 14a 및 도 14b는 각각 도 13의 박막 트랜지스터 표시판을 XIVa-XIVa' 선 및 XIVb-XIVb' 선선을 따라 잘라 도시한 단면도이다. 도 15, 도 18 및 도 24는 각각 도 13 내지 도 14b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따 라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다. 도 16a 및 도 16b는 각각 도 15의 박막 트랜지스터 표시판을 XVIa-XVIa' 선 및 XVIb-XVIb' 선을 따라 잘라 도시한 단면도이며, 도 17a 및 도 17b는 각각 도 15에 도시한 박막 트랜지스터 표시판을 XVIa-XVIa' 선 및 XVIb-XVIb' 선을 따라 잘라 도시한 단면도로서 도 16a 및 도 16b 다음 단계에서의 도면이다. 또한 도 19a 및 도 19b는 각각 도 18의 박막 트랜지스터 표시판을 XVIIIIa-XVIIIIa' 선 및 XVIIIIb-XVIIIIb' 선을 따라 잘라 도시한 단면도이고, 도 20a 및 도 20b는 각각 도 19a 및 도 19b 다음 단계에서의 도면이다. 도 21a 및 도 21b는 각각 도 20a 및 도 20b 다음 단계에서의 도면이고, 도 22a 및 도 22b는 각각 도 21a 및 도 21b 다음 단계에서의 도면이고, 도23a 및 도 23b는 각각 도 22a 및 도 22b 다음 단계에서의 도면이며, 도 24a 및 도 24b는 각각 도 23a 및 도 23b 다음 단계에서의 단면도이다.
또한 도 25a 및 도 25b는 각각 도 24의 박막 트랜지스터 표시판을 XXVa-XXVa' 선 및 XXVb-XXVb' 선을 따라 잘라 도시한 단면도이고, 도 26a 및 도 26b는 각각 도 25a 및 도 25b 다음 단계에서의 단면도이다.
먼저, 도 3 내지 도 7b에 도시한 것과 같은 도 15 내지 도 19b에 도시한 것과 같이, 투명한 절연 기판(11) 위에 게이트 전극(124) 및 확장부(127)를 포함하는 게이트선(121), 게이트 절연막(140), 반도체(151, 157), 저항성 접촉 부재(161, 165, 167) 및 소스 전극(173)을 포함하는 데이터선(171) 및 드레인 전극(175)과 유지 축전기용 도전체(177)를 차례로 형성한다. 단, 이때 형성되는 게이트선의 확장부(127)의 영역은 도 3 내지 도 4b에 도시한 게이트선의 확장부(127)보다 작다.
다음, 도 8a 및 도 8b에 도시한 바와 같이, 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177) 위에 보호막(180)을 적층한 다음, 그 위에 감광막(40)을 도포하고 그 위에 광마스크(50)를 정렬한다.
이미 도 8a 및 도 8b를 참고로 하여 설명한 것처럼, 광마스크(50)는 투명한 기판(51)과 그 위의 불투명한 차광층(52)으로 이루어지며, 차광층(52)의 폭이 일정 폭 이상 없는 투과 영역(D)과 소정 폭 이상 차광층(52)이 있는 차광 영역(E)을 포함한다.
투과 영역(D)은 게이트선(121)의 끝 부분(129)과 데이터선(171)의 끝 부분(179) 및 대략 게이트선(121)과 데이터선(171)으로 둘러싸인 영역, 하부의 게이트선의 확장부(127)의 중첩되는 유지 축전기용 도전체(177)의 거의 대부분 영역과 마주보며, 그 외의 부분은 차광 영역(E)과 마주본다.
이러한 광마스크(50)를 통하여 감광막(40)에 빛을 조사한 후 현상하면 도 21a 및 도 21b에 도시한 바와 같이, 차광 영역(E)에 대응하는 감광막 부분(42)만 남는다.
이때, 드레인 전극(175)의 단부와 게이트 전극(124) 간의 거리 또는 유지 축전기용 도전체(177)의 단부와 게이트선의 확장부(127) 사이의 거리와 남은 감광막(42)의 단부와 드레인 전극(175)의 단부 간의 거리 또는 남은 감광막(42)의 단부와 유지 축전기용 도전체(177)의 단부간의 거리는 도 9a를 참고로 하여 설명한 것과 같다.
이어, 도 22a 내지 도 22b에 도시한 바와 같이, 남은 감광막(42)을 식각 마 스크로 하여 노출된 보호막(180) 부분을 제거하여 드레인 전극(175)의 측벽을 노출시키고, 노출된 보호막(180 위에 노출된 데이터선의 끝부분(179)과 유지 축전기용 도전체(177)를 건식 식각 방식 등을 이용하여 제거하여 대략 게이트선(121)과 데이터선(171)으로 에워싸인 영역의 개구부(187)의 상부 측벽과 접촉 구멍(182)의 상부 측벽을 형성한다. 이때, 남은 감광막(42) 하부의 보호막(180)에 언더컷이 발생한다.
또한 게이트선(121)의 끝 부분(129)의 보호막(180)을 제거하여 접촉 구멍(181)의 상부 측벽을 형성한다.
다음, 도 23a 및 도 23b에 도시한 바와 같이, 노출된 저항성 접촉 부재(161, 167)와 그 하부의 반도체(151, 157)를 차례로 제거한 후, 제거된 반도체(151, 157) 하부의 게이트 절연막(140)을 일부 제거한다. 또한, 저항성 접촉 부재(167)와 반도체(157)로 덮여있지 않은 개구부(187)의 게이트 절연막(140)이 제거되어 개구부(187)를 완성하고, 게이트선의 끝 부분(129)에 노출된 게이트 절연막(140)이 제거되어 접촉 구멍(181)을 완성한다.
이로 인해, 노출된 저항성 접촉 부재(161, 167)와 그 하부의 반도체(151, 157)로 덮여져 있던 게이트 절연막(140)의 두께가 줄어든다.
이미 설명한 것처럼, 이때, 감광막(42)이 식각되지 않은 조건으로 식각이 이루어지며, 각 층의 식각비(etch rate)가 서로 다르기 때문에, 도 23a 및 도 23b에 도시한 것과 같이 감광막(42)의 하부와 유지 축전기용 도전체(177)의 하부에 언더컷이 발생한다. 이때 식각 속도는 보호막(180)＞ 데이터선(179) 및 유지 축전기용 도전체(177)＞반도체(154,157) 및 저항성 접촉 부재(165, 167)＞게이트 절연막(140)의 순으로 이루어지는 것이 좋다.
다음, 도 24 내지 도 25b에 도시한 바와 같이, 하부층의 언더컷으로 인해 외부로 튀어나온 데이터선(171)과 유지 축전기용 도전체(177) 부분을 식각하여 제거한다. 이때, 데이터선(171) 및 유지 축전기용 도전체(177) 하부의 반도체층이나 저항성 접촉 부재의 일부가 식각될 수도 있다.
이미 설명한 것처럼, 건식 식각을 이용할 경우, 데이터선(171) 및 유지 축전기용 도전체(177)의 식각 속도가 다른 층의 식각 속도에 비하여 상대적으로 빠른 Cl2/O2 계열을 이용한다. 또한 식각되는 속도가 건식 식각보다 상대적으로 빠른 습식 식각을 이용할 경우, 데이터선(171) 및 유지 축전기용 도전체(177)의 식각 속도를 고려하여 식각 시간을 조정하거나 화학적 식각 방식을 이용하여, 데이터선(171) 및 유지 축전기용 도전체(177)의 과도한 식각이 이루어지지 않도록 한다.
이어, 도 12a 및 도 12b에 도시한 것과 동일하게, 도 26a 및 도 26b에 도시한 것처럼, IZO 또는 ITO 또는 a-ITO 막을 스퍼터링으로 적층하여, 남은 감광막 부분(42) 위에 위치하는 제1 부분(91)과 그 외의 곳에 위치하는 제2 부분(92)으로 이루어지는데 투명 도전체막(90)을 형성한다.
이어 기판(110)을 감광막 용제에 담그면 용제는 남은 감광막(42)의 노출된 측면을 통하여 감광막(42)으로 침투하고 이에 따라 감광막 부분(42)이 제거되어 투명 도전막(90)의 제1 부분(91)이 감광막 부분(42)과 함께 리프트-오프되어 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 이룬다(도 13과 도 14a 및 도 14b 참조).
이때, 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 화소 전극(190)은 측벽들이 서로 접촉되는 사이드 접촉(side contact)이 이루어진다.
또한 게이트선의 확장부(127) 위에 형성되어 있던 유지 축전기용 도전체(177)와 반도체(157)의 대부분이 제거되므로, 게이트 절연막(140)을 사이에 두고 게이트선의 확장부(127)와 화소 전극(190) 사이에 유지 축전기가 형성된다.
이때 생성되는 유지 축전기의 유지 용량은 유지 축전기가 형성되는 층간의 두께에 영향을 받게 되므로, 제거된 반도체층(157, 167)과 유지 축전기용 도전체(177)와 감소한 게이트 절연막(140)의 두께만큼 유지 축전기의 유지 용량이 증가한다. 이러한 유지 축전기의 유지 용량에 대하여 다음, 도 27a 및 도 27b를 참고로 하여 좀더 자세히 설명한다.
도 27a 및 도 27b는 각각 도 1 및 도 13에 도시한 A1 및 A2 지점에서 생성되는 정전 용량을 도시한 것이다.
먼저, 도 26a를 참고로 하여 도 1의 A1 지점에서 생성되는 유지 축전기(CST)의 총 유지 용량(CST)을 알아본다.
Figure 112005021508139-PAT00001
이고, 축전기의 용량(C)은
Figure 112005021508139-PAT00002
에 의해 구해진다.
여기서 Ca는 게이트선의 확장부(127)와 반도체층(157) 사이에 형성되는 유 지 용량이고, Cb는 반도체층(157)과 유지 축전기용 도전체(177) 사이에 형성되는 유지 용량이다. 또한 S는 게이트선의 확장부(127)와 유지 축전기용 도전체(177)의 중첩 면적이고, D는 유지 용량이 형성되는 금속막간의 두께로서, 도 26a의 경우, 게이트선의 확장부(127)와 유지 축전기용 도전체(177) 사이의 두께를 가리킨다.
따라서, 게이트 절연막(140)의 두께는 약 4500Å이고 반도체층(167, 157)의 두께는 2500Å이며, 게이트 절연막(140)의 유전율(ε)은 6.6
Figure 112005021508139-PAT00003
이고 반도체층(167, 157)의 유전율(ε)은 11이다.
따라서
Figure 112005021508139-PAT00005
즉,
Figure 112005021508139-PAT00006
이다.
반면에, 도 13의 A2 지점에서 생성되는 유지 축전기(CST)의 총 유지 용량(CST)은,
Figure 112005021508139-PAT00007
이고, 축전기의 용량(C)은
Figure 112005021508139-PAT00008
에 의해 구해진다. 여기서 S는 게이트선의 확장부(127)와 화소 전극(190)의 중첩 면적을 가리키고, D는 게이트선의 확장부(127)와 화소 전극(190) 사이의 두께를 가리킨다.
이때, A2 지점에서의 게이트 절연막(140)의 두께는 약 2500Å이고, 게이트 절연막(140)의 유전율은 6.6
Figure 112005021508139-PAT00009
이므로,
Figure 112005021508139-PAT00010
이다.
이와 같이, 유지 축전기(CST)가 형성되는 면적(S)이 동일할 때, 유지 축전기 (CST)가 형성되는 두 금속막의 두께(D)가 줄어들면, 형성되는 유지 축전기(CST)의 용량은 증가함을 알 수 있다.
이로 인해, 증가되는 유지 축전기(CST)의 용량만큼 게이트선의 확장부(127)의 영역이 줄어들므로, 그 만큼 화소 전극(190)의 개구부가 늘어난다.
또한, 유지 축전기용 도전체(177)와 그 하부의 반도체층(167, 157)을 제거하고, 이에 더하여 게이트 절연막(140)의 두께를 일부 감소시켰으므로 유지 축전기용 도전체(177) 부분의 단차를 많이 감소시켰다. 이로 인해, 단차로 인해 발생하는 빛샘 발생이 현저히 감소한다. 따라서 해당 부근에 빛샘 발생을 방지하기 위한 별도의 블랙 매트릭스를 형성하지 않아도 되므로 줄어든 블랙 매트릭스 형성 영역만큼 화소의 개구율이 증가한다.
더욱이, 화소 전극(190)이 드레인 전극(175) 및 유지 축전기용 도전체(177)와 일부가 중첩되지 않고 측벽이 접촉되므로, 드레인 전극(1750의 유지 축전기용 도전체의 면적을 작게 설계할 수 있으므로, 줄어든 면적만큼 역시 화소의 개구부가 늘어난다.
따라서 도 1에 도시한 박막 트랜지스터 표시판에서 화소의 개구율을 약 54%인 반면에 도 13에 도시한 박막 트랜지스터 표시판에서 화소의 개구율은 약 61%로 약 7% 개구율이 향상되었다.
이와 같이, 본 실시예에서 도 1 내지 도 12b를 참고로 하여 설명한 실시예의 효과뿐만 아니라 화소의 개구율이 증가하여 표시 장치의 휘도가 향상되고, 화질이 개선된다.
이상에서 설명한 바와 같이 본 발명에 따르면, 드레인 전극과 화소 전극을 연결하는 접촉구 및 화소 전극을 동시에 형성함으로써 화소 전극을 형성하기 위한 별도의 사진 식각 공정을 생략하여 전체 공정을 간소화할 수 있다. 따라서 박막 트랜지스터 표시판의 제조 시간과 비용을 절감할 수 있다.
별도의 슬릿 마스크를 이용하지 않고도 화소 전극과 드레인 전극 또는 유지 축전기용 도전체와의 접촉이 용이하게 이루어진다. 또한 슬릿 마스크를 이용할 때 발생하게 되는 감광막의 단차 차이로 인해 발생하게 되는 화소 전극과의 단선 불량이 없어지고, 또한 완전히 제거되지 않고 남아있는 감광막으로 인한 접촉 불량 또한 없어진다.
또한 유지 축전기를 위한 게이트선의 형성 영역이 줄어듦므로 화소의 개구율이 증가하여 표시 장치의 휘도가 향상되고, 화질이 개선된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (9)

  1. 기판 위에 게이트선을 형성하는 단계,
    상기 게이트선 위에 제1 절연막을 형성하는 단계,
    상기 제1 절연막 위에 반도체층을 형성하는 단계,
    상기 반도체층 위에 데이터선 및 드레인 전극과 유지 축전기용 도전체를 형성하는 단계,
    상기 데이터선 및 드레인 전극과 유지 축전기용 도전체 위에 제2 절연막을 증착하는 단계,
    상기 제2 절연막 위에 제1 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 제2 절연막을 제거하여 데이터선 및 상기 유지 축전기용 도전체의 일부와 상기 제1 절연막의 일부를 드러내는 단계,
    상기 드러난 데이터선 및 유지 축전기용 도전체를 제거하여 상기 반도체층의 일부를 드러내는 단계,
    상기 드러난 반도체층과 상기 드러난 상기 제1 절연막을 제거하여 상기 기판의 일부를 드러내는 단계,
    투명 도전막을 증착하는 단계, 그리고
    상기 제1 감광막 패턴을 제거하여 상기 데이터선 및 드레인 전극과 상기 유지 축전기용 도전체와 연결되는 화소 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 기판의 일부를 드러내는 단계는 상기 드러난 반도체층 하부에 존재하는 상기 게이트 절연막의 일부를 제거하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항 또는 제2항에서,
    상기 기판의 일부를 드러내는 단계는 상기 드러난 유지 축전기용 도전체를 제거하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제1항에서,
    상기 감광막 패턴은 차광 영역 및 투과 영역을 가지는 광마스크를 사용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 투명 도전막 중 상기 감광막 패턴 위에 위치한 부분은 상기 감광막 패턴을 제거할 때 리프트-오프 방식으로 제거되는 박막 트랜지스터 표시판의 제조 방법.
  6. 제1항에서,
    상기 화소 전극의 적어도 일부분이 상기 기판과 접하는 박막 트랜지스터 표시판의 제조 방법.
  7. 기판 위에 형성되어 있고 확장부를 포함하는 게이트선,
    상기 게이트선 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 반도체층,
    상기 반도체층 위에 형성되어 있는 데이터선, 드레인 전극 및 유지 축전기용 도전체,
    상기 데이터선, 드레인 전극 및 유지 축전기용 도전체 위에 형성되어 있는 보호막, 그리고
    상기 드레인 전극과 상기 유지 축전기용 도전체에 연결되어 있는 화소 전극
    을 포함하고,
    상기 유지 축전기용 도전체는 상기 확장부의 일부 위에만 형성되어 있는
    박막 트랜지스터 표시판.
  8. 제7항에서,
    상기 화소 전극은 상기 드레인 전극과 상기 유지 축전기용 도전체의 측벽에 연결되어 있는 박막 트랜지스터 표시판.
  9. 제7항에서,
    상기 화소 전극은 상기 기판의 일부에 형성되어 있는 박막 트랜지스터 표시판.
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