KR101197056B1 - 박막 트랜지스터 표시판 - Google Patents

박막 트랜지스터 표시판 Download PDF

Info

Publication number
KR101197056B1
KR101197056B1 KR1020050087669A KR20050087669A KR101197056B1 KR 101197056 B1 KR101197056 B1 KR 101197056B1 KR 1020050087669 A KR1020050087669 A KR 1020050087669A KR 20050087669 A KR20050087669 A KR 20050087669A KR 101197056 B1 KR101197056 B1 KR 101197056B1
Authority
KR
South Korea
Prior art keywords
electrode
drain electrode
semiconductor
gate
gate line
Prior art date
Application number
KR1020050087669A
Other languages
English (en)
Other versions
KR20060128601A (ko
Inventor
박민욱
김경욱
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to JP2006161629A priority Critical patent/JP4895102B2/ja
Priority to US11/449,960 priority patent/US20060278877A1/en
Priority to CN2006101285653A priority patent/CN1901209B/zh
Priority to TW095120656A priority patent/TWI445176B/zh
Publication of KR20060128601A publication Critical patent/KR20060128601A/ko
Priority to US13/535,553 priority patent/US8759833B2/en
Application granted granted Critical
Publication of KR101197056B1 publication Critical patent/KR101197056B1/ko
Priority to US14/274,248 priority patent/US20140246677A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Abstract

절연 기판 위에 형성되어 있으며 게이트 전극을 포함하는 게이트선, 상기 게이트선과 절연되어 교차하며 소스 전극을 포함하는 데이터선, 상기 소스 전극과 상기 게이트선 위에서 마주하고 있는 드레인 전극, 상기 데이터선의 하부에 형성되어 있으며 상기 드레인 전극 하부까지 연장된 돌출부를 가지는 반도체를 포함하고, 상기 반도체의 상기 데이터선을 벗어나서 상기 드레인 전극 쪽에 위치하는 부분은 상기 게이트 전극을 포함하는 게이트선이 점유하는 면적 내부에 위치하는 박막 트랜지스터 표시판을 마련한다.
박막트랜지스터, 사진식각, 누설전류, 반도체

Description

박막 트랜지스터 표시판{Thin film transistor array panel}
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 2 및 도 3은 각각 도 1의 II-II선 및 III-III선에 대한 단면도이고,
도 4는 도 1 내지 도 3으로 나타낸 박막 트랜지스터 표시판을 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 5A 및 도 5B는 각각 도 4에서 VA-VA 선 및 VB-VB 선에 대한 단면도이며,
도 6A 및 6B는 각각 도 4에서 VA-VA 선 및 VB-VB 선에 대한 단면도로서, 도 5A 및 도 5B 다음 단계에서의 단면도이고,
도 7는 도 6A 및 6B의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 8A 및 8B는 각각 도 7에서 VIIIA-VIIIA 선 및 VIIIB-VIIIB 선에 대한 단면도이며,
도 9A, 10A, 11A와 도 9B, 10B, 11B는 각각 도 7에서 VIIIA-VIIIA 선 및 VIIIB-VIIIB 선에 대한 단면도로서 도 8A 및 8B 다음 단계들을 공정 순서에 따라 도시한 것이고,
도 12A 및 도 12B는 도 11A 및 11B 다음 단계에서의 박막 트랜지스터 표시판의 단면도이고,
도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 14는 도 13의 박막 트랜지스터 표시판을 제조할 때 사용하는 광 마스크의 패턴도이고,
도 15는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 16은 도 15의 박막 트랜지스터 표시판을 제조할 때 사용하는 광 마스크의 패턴도이고,
도 17은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 18은 도 17의 XVIII-XVIII선에 대한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 절연 기판 124: 게이트 전극
131: 유지 전극선 140: 게이트 절연막
150: 진성 비정질 규소층 160: 불순물 비정질 규소층
170: 도전체층 173: 소스 전극
175: 드레인 전극 177: 유지 축전기용 도전체
180: 보호막 181, 182, 185: 접촉 구멍
190: 화소 전극 81, 82: 접촉 보조 부재
본 발명은 박막 트랜지스터 표시판에 관한 것이다.
박막 트랜지스터 표시판은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 게이트선과 화상 신호를 전달하는 데이터선이 형성되어 있고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트선을 덮어 절연하는 게이트 절연막 및 박막 트랜지스터와 데이터선을 덮어 절연하는 보호막 등을 포함하여 이루어져 있다. 박막 트랜지스터는 게이트선의 일부인 게이트 전극과 채널을 형성하는 반도체, 데이터선의 일부인 소스 전극과 드레인 전극 및 게이트 절연막과 보호막 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
이러한 박막 트랜지스터 표시판을 제조하는 데는 여러 번의 사진 식각 공정이 소요된다. 그런데 사진 식각 공정의 횟수가 많을수록 제조 공정이 복잡하고 제조 비용이 높다. 따라서 박막 트랜지스터 표시판의 제조에 소요되는 사진 식각 공정의 횟수를 줄이기 위한 노력이 경주되고 있다.
한편 박막 트랜지스터는 오프(off)시 전류(누설 전류)가 가능한 한 적은 것이 바람직하다. 그러나 소자 자체의 특성이나 외부의 요인으로 인하여 누설 전류가 발생하는데 특히 박막 트랜지스터를 이루는 반도체층이 빛을 받는 경우에는 광전자의 발생으로 누설 전류가 크게 증가한다.
본 발명의 목적은 이러한 문제점을 해결하여 박막 트랜지스터의 누설 전류를 감소시키는 것이다.
이러한 과제를 해결하기 위하여 본 발명에서는 박막 트랜지스터를 이루는 반도체를 게이트 금속으로 가린다.
구체적으로는 절연 기판, 상기 절연 기판 위에 형성되어 있으며 게이트 전극을 포함하는 게이트선, 상기 게이트선과 절연되어 교차하며 소스 전극을 포함하는 데이터선, 상기 소스 전극과 상기 게이트선 위에서 마주하고 있는 드레인 전극, 상기 데이터선의 하부에 형성되어 있으며 상기 드레인 전극 하부까지 연장된 돌출부를 가지는 반도체를 포함하고, 상기 반도체의 상기 데이터선을 벗어나서 상기 드레인 전극 쪽에 위치하는 부분은 상기 게이트 전극을 포함하는 게이트선이 점유하는 면적 내부에 위치하는 박막 트랜지스터 표시판을 마련한다.
본 발명의 한 실시예에 따르면, 상기 드레인 전극은 상기 반도체가 점유하는 면적 내부에 위치한다.
본 발명의 한 실시예에 따르면, 상기 반도체의 돌출부는 상기 게이트 전극 을 포함하는 게이트선이 점유하는 면적 내부에 위치한다.
본 발명의 한 실시예에 따르면, 상기 드레인 전극과 연결되어 있는 화소 전극을 더 포함하고, 상기 화소 전극은 상기 드레인 전극을 향하여 뻗은 가지부를 가지며 상기 가지부가 상기 드레인 전극과 연결되어 있다.
본 발명의 한 실시예에 따르면, 상기 화소 전극은 상기 가지부를 제외한 부분에서 상기 게이트선과 중첩하지 않는다.
본 발명의 한 실시예에 따르면, 상기 화소 전극은 상기 드레인 전극의 윗면 및 측면과 접촉하고 있고, 상기 화소 전극은 상기 반도체와도 접촉한다.
또는 절연 기판, 상기 절연 기판 위에 형성되어 있으며 게이트 전극을 포함하는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있으며 돌출부를 가지는 선형 반도체, 상기 선형 반도체 위에 형성되어 있으며 상기 게이트선과 교차하고 소스 전극을 포함하는 데이터선, 상기 선형 반도체의 돌출부 위에 형성되어 있는 드레인 전극, 상기 데이터선 및 드레인 전극 위에 형성되어 있으며 상기 드레인 전극을 노출하는 접촉구를 가지는 보호막, 상기 보호막 위에 형성되어 있으며 상기 접촉구를 통하여 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하고, 상기 선형 반도체의 상기 데이터선을 벗어나서 상기 드레인 전극 쪽에 위치하는 부분은 상기 게이트 전극을 포함하는 게이트선이 점유하는 면적 내부에 위치하는 박막 트랜지스터 표시판을 마련한다.
본 발명의 한 실시예에 따르면, 상기 드레인 전극은 상기 반도체가 점유하는 면적 내부에 위치한다.
본 발명의 한 실시예에 따르면, 상기 반도체의 돌출부는 상기 게이트 전극을 포함하는 게이트선이 점유하는 면적 내부에 위치한다.
본 발명의 한 실시예에 따르면, 상기 화소 전극은 상기 드레인 전극을 향하여 뻗은 가지부를 가지며 상기 가지부가 상기 드레인 전극과 연결되어 있고, 상기 화소 전극은 상기 가지부를 제외한 부분에서 상기 게이트선과 중첩하지 않는다.
본 발명의 한 실시예에 따르면, 상기 접촉구는 상기 드레인 전극과 상기 드레인 전극 주변의 상기 반도체를 노출하고, 상기 화소 전극은 상기 접촉구를 통하여 노출되어 있는 상기 드레인 전극의 윗면 및 측면과 접촉하고 있으며, 상기 접촉구를 통하여 노출되어 있는 상기 반도체와도 접촉한다.
본 발명의 한 실시예에 따르면, 상기 화소 전극은 가지부를 가지며 상기 가지부가 상기 드레인 전극 및 상기 반도체와 연결되어 있고, 상기 반도체의 상기 접촉구를 통하여 노출되어 있는 부분 중 일부만 상기 화소 전극으로 덮여 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2 및 도 3은 각각 도 1의 II-II선 및 III-III선에 대한 단면도이다.
도 1 내지 도 3에서 보는 바와 같이, 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조는 기판(110)위에 복수의 게이트 전극(124)과 외부 장치와의 접속을 위하여 폭이 확장되어 있는 확장부(129)를 포함하는 복수의 게이트선(121)이 형성되어 있고, 게이트선(121)과 전기적으로 분리된 복수의 유지 전극선(131)이 형성되어 있다.
게이트선(121)과 유지 전극선(131)은 물리적 성질이 다른 두 개의 막, 즉 하부막(121p, 131p)과 그 위의 상부막(121q, 131q)을 포함한다. 게이트선의 상부막(121q)은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진다. 이와는 달리, 하부막(121p)은 다른 물질, 특히 ITO 및 IZO와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금, 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등으로 이루어진다. 하부막(121p)과 상부막(121q)의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.
유지 전극선(131) 역시 게이트선(121)과 마찬가지로 하부막(131p)과 상부 막(131q)을 포함하고, 유지 전극선(131)은 공통 전압 따위의 미리 정해진 전압을 외부로부터인가 받는다. 화소 전극(190)과 게이트선(121)의 중첩으로 발생하는 유지 용량이 충분할 경우 유지 전극선(131)은 생략할 수 있다. 이 경우에는 후술하는 유지 축전기용 도전체(177)도 생략한다.
게이트선(121)과 유지 전극선(131)의 하부막(121p. 131p)과 상부막(121q, 131q)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30-80도이다.
게이트선(121) 위에는 질화규소 따위로 이루어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있으며, 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 분지의 형태로 뻗어 나와서 게이트 전극(124)을 덮는 복수의 돌출부(154)가 형성되어 있다. 또한 유지 전극선(131)의 일부를 덮는 선형 반도체(157)도 형성되어 있다.
여기서 선형 반도체(151)의 돌출부(154)는 게이트 전극(124)과 중첩하고 있으며, 절연 기판(110)의 면 중에서 게이트 전극(124)을 포함하는 게이트선(121)이 점유하는 면적의 안쪽에 놓이도록 형성되어 있다. 즉, 게이트 전극(124)을 포함하는 게이트선(121)의 테두리선이 둘러싸는 영역 내에 선형 반도체(151)의 돌출부(154)의 테두리가 놓인다. 따라서, 절연 기판(110)의 아래에서 보면 게이트 전극(124)과 게이트선(121)에 가려 돌출부(154)가 보이지 않는다.
반도체(151)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(161, 165, 167)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다. 한편 섬형 반도체(157) 위에는 섬형 접촉 부재(167)가 형성되어 있다.
반도체(151, 157)와 저항성 접촉 부재(161, 165, 167)의 측면 역시 경사져 있으며 경사각은 30-80도이다.
저항 접촉 부재(161, 165, 167) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(171)과 복수의 드레인 전극(175), 복수의 유지 축전기용 도전체(177)가 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압을 전달한다. 각 데이터선(171)은 외부 장치와의 접속을 위하여 폭이 확장되어 있는 확장부(179)를 포함한다. 데이터선(171)의 대부분은 표시 영역에 위치하지만, 데이터선(171)의 확장부(179)는 주변 영역에 위치한다.
각 데이터선(171)에서 드레인 전극(175)을 향하여 가지 모양으로 뻗은 복수의 가지가 소스 전극(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다.
여기서, 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177) 는 저항 접촉 부재(161, 165, 167)의 윗면에 완전히 올려 놓여 있다. 특히, 드레인 전극(175)은 선형 반도체(151)의 돌출부(154) 위에 완전히 올려 놓여 있는 섬형 저항성 접촉 부재(165)와 실질적으로 동일한 평면 모양을 가진다. 따라서 선형 반도체(151)의 돌출부(154)의 테두리선이 둘러싸는 영역 내에 드레인 전극(175)의 테두리가 놓이며 절연 기판(110)의 아래에서 보면 게이트 전극(124)과 게이트선(121)에 가려 드레인 전극(175)이 보이지 않는다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
유지 축전기용 도전체(177)는 유지 전극선(131)의 일부와 중첩되어 있으며, 섬형 반도체(157) 및 섬형 저항성 접촉 부재(167)의 위에 형성된다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)는 물리적 성질이 다른 두 개의 도전막, 즉 하부막(171p, 175p, 177p)과 그 위의 상부막(171q, 175q, 177q)을 포함한다. 상부막(171q, 175q, 177q)은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어 지고, 하부막(171p, 175p, 177p)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어 지는 것이 바람직하다. 이러한 조합의 좋은 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막을 들 수 있으며, 드레인 전극(175)의 상부막(175q) 및 데이터선(171) 끝 부분(179)의 상부막(179q) 일부가 제거되어 하 부막(179p, 175p)이 노출되어 있다. 그러나 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)는 앞서 언급한 여러 물질들로 만들어진 단일막 구조를 가질 수 있으며 이외에도 여러 가지 다양한 여러 가지 금속 또는 도전체로 만들어질 수 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)의 하부막(171p, 175p, 177p)과 상부막(171q, 175q, 177q)도 게이트선(121) 및 유지 전극선(131)과 마찬가지로 그 측면이 약 30-80도의 각도로 경사져 있다.
저항성 접촉 부재(161, 165, 167)는 그 하부의 반도체(151, 157)와 그 상부의 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)의 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 섬형 반도체(157)는 유지 축전기용 도전체(177)의 하부에 있는 저항성 접촉 부재(167)의 하부에 존재한다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체(151) 부분의 위에는 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 기상 증착(PECVD; plasma enhanced chemical vapor deposition)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전 상수 4.0 이하의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위로 이루어진 보호막(180)이 형성되어 있다.
보호막(180)에는 드레인 전극(175), 유지 축전기용 도전체(177) 및 데이터선(171)의 확장부(179)의 하부막(175p, 177p, 179p)를 각각 드러내는 복수의 접촉 구멍(185, 187, 182)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 확장부(129)의 하부막(129p)를 드러내는 복수의 접촉 구멍(181)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(190), 복수의 접촉 보조 부재(81, 82)가 형성되어 있다.
화소 전극(190)은 ITO 또는 IZO 등의 투명한 도전 물질로 이루어져 있다.
화소 전극(190)은 접촉 구멍(185, 187)을 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적, 전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 도전체(177)에 데이터 전압을 전달한다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압을 인가 받은 다른 표시판의 공통 전극과 함께 전기장을 생성함으로써 두 전극 사이의 액정층의 액정 분자들을 재배열한다.
또한 화소 전극(190)과 공통 전극은 축전기를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 "유지 축전기(storage electrode)"라 한다. 유지 축전기는 화소 전극(190)과 유지 전극선(131)의 중첩 등으로 만들어 지며, 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 함으로써 유지 용량을 증가시킨다.
화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선의 확장부(129) 및 데이터선의 확장부(179)와 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선 (171)의 각 확장부(129, 179)와 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것이다.
이러한 접촉 보조 부재(81, 82)도 ITO 또는 IZO 등의 투명 도전체로 형성되어 있다.
이상과 같이, 선형 반도체(151)의 돌출부(154)를 게이트 전극(124)과 게이트선(121)이 점유하는 영역의 내부에 놓이도록 형성하면 백라이트 광이 게이트 전극(124)과 게이트선(121)에 의하여 차단되고 돌출부(154)에 이르지 못한다. 따라서 박막 트랜지스터가 오프된 상태에서 광전자로 인한 누설 전류가 발생하는 것을 방지할 수 있다.
이 때, 선형 반도체(151)의 돌출부(154) 전체가 게이트 전극(124)을 포함하는 게이트선(121)이 점유하는 면적의 안쪽에 반드시 놓일 필요는 없으나, 적어도 소스 전극(173)을 포함하는 데이터선(171)과 드레인 전극(175)의 사이 부분인 채널부 반도체를 비롯하여 드레인 전극(175) 하부에 놓이는 반도체 및 그 주변의 반도체는 게이트 전극(124)을 포함하는 게이트선(121)이 점유하는 면적의 안쪽에 놓이도록 형성하는 것이 바람직하다. 즉, 데이터선(171)을 벗어나서 드레인 전극(175)쪽에 위치하는 반도체는 게이트 전극(124)을 포함하는 게이트선(121)이 점유하는 면적의 안쪽에 놓이도록 형성하는 것이 바람직하다.
그러면 도 1, 도 2 및 도 3에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 4 내지 도 12B 및 도 1, 도 2 및 도 3를 참고로 하여 상세히 설명한다.
도 4는 도 1 내지 도 3으로 나타낸 박막 트랜지스터 표시판을 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 5A 및 도 5B는 각각 도 4에서 VA-VA 선 및 VB-VB 선에 대한 단면도이며, 도 6A 및 6B는 각각 도 4에서 VA-VA 선 및 VB-VB 선에 대한 단면도로서, 도 5A 및 도 5B 다음 단계에서의 단면도이고, 도 7는 도 6A 및 6B의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 8A 및 8B는 각각 도 7에서 VIIIA-VIIIA 선 및 VIIIB-VIIIB 선에 대한 단면도이며, 도 9A, 10A, 11A와 도 9B, 10B, 11B는 각각 도 7에서 VIIIA-VIIIA 선 및 VIIIB-VIIIB 선에 대한 단면도로서 도 8A 및 8B 다음 단계들을 공정 순서에 따라 도시한 것이고, 도 12A 및 도 12B는 도 11A 및 11B 다음 단계에서의 박막 트랜지스터 표시판의 단면도이다.
먼저, 투명한 유리 따위로 만들어진 절연 기판(110)위에 두 층의 금속막, 즉 하부 금속막과 상부 금속막을 스퍼터링 따위로 차례로 적층한다. 상부 금속막은 Al-Nd 합금 등 알루미늄 계열 금속으로 이루어지며, 2,500Å 정도의 두께를 가지는 것이 바람직하다. Al-Nd 스퍼터링 표적은 2atm%의 Nd를 포함하는 것이 좋다.
도 4 및 도 5A, 5B에 도시한 바와 같이, 상부 금속막과 하부 금속막을 차례로 패터닝하여 복수의 게이트 전극(124)을 포함하는 게이트선(121)을 형성하며, 게이트선(121)과 전기적으로 분리된 복수의 유지 전극선(131)을 형성한다.
다음, 도 6A 및 6B에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절 연막(140), 진성 비정질 규소층, 불순물 비정질 규소층을 연속하여 적층하고, 이어 두 층의 금속막, 즉 하부막과 상부막을 스퍼터링 따위로 차례로 적층한 후 감광막(210)을 코팅한다. 그 후, 광마스크를 통하여 감광막(210)에 빛을 조사한 후 현상한다. 현상된 감광막의 두께는 도 8A 및 도 8B에 도시된 바와 같이 위치에 따라 다르게 형성한다. 이때, 감광막 패턴(212, 214) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(173)과 드레인 전극(175) 사이에 위치한 제1 부분(214)은 데이터선이 형성될 부분(A)에 위치한 제2 부분보다 두께가 작게 되도록 하며, 나머지 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(214)의 두께와 A 부분에 남아 있는 감광막(212)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(214)의 두께를 제2 부분(212)의 두께의 1/2 이하로 하는 것이 바람직하다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역과 차광 영역뿐 아니라 반투명 영역을 두는 것이 그 예이다. 반투명 영역에는 슬릿 패턴, 격자 패턴 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능보다 작은 것이 바람직하다. 다른 예로는 리플로우가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
이어 감광막 패턴(212, 214) 및 그 하부의 막들에 대한 식각을 진행한다. 이때, A영역에 있는 데이터선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체만 남아 있어야 하며, 나머지 부분(B)에는 게이트 절연막(140)이 드러나야 한다.
먼저, 도 9A 및 도 9B에 도시한 것처럼, 나머지 부분(B)의 노출되어 있는 도전체를 제거하여 그 하부의 저항성 접촉 부재(160)를 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체는 식각되고 감광막(212, 214)은 거의 식각되지 않는 조건 하에서 행하는 것이 좋다. 그러나 건식 식각의 경우 도전체만을 식각하고 감광막(212, 214)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(212, 214)도 함께 식각되는 조건 하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(214)의 두께를 두껍게 하여 이 과정에서 제1 부분(214)이 제거되어 하부의 도전체가 드러나는 일이 생기지 않도록 한다.
이렇게 하면, 도 9A 및 도 9B에 나타낸 것처럼, 채널부(C) 및 A영역의 도전체, 즉 소스/드레인용 도전체(178)와 유지 축전기용 도전체(177)만이 남고 기타 부분(B)의 도전체는 모두 제거되어 그 하부의 저항성 접촉 부재(160)가 드러난다. 이때 남은 도전체(178)는 소스 및 드레인 전극(173, 175)이 분리되지 않고 연결되어 있는 점이 도 1 내지 도 3과 다르다.
이어 도 10A 및 도 10B에 도시한 바와 같이, 기타 부분(B)의 노출된 저항성 접촉 부재(160) 및 그 하부의 반도체(150)를 감광막의 제1 부분(214)과 함께 건 식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막(212, 214)과 저항성 접촉 부재(160) 및 반도체(150)가 동시에 식각되며 게이트 절연막(140)은 식각되지 않는 조건 하에서 행하여야 하며, 특히 감광막(212, 214)과 반도체(150)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막(212, 214)과 반도체(150)에 대한 식각비가 동일한 경우 제1 부분(214)의 두께는 반도체(150)와 저항성 접촉 부재(160)의 두께를 합한 것과 같거나 그보다 작아야 한다.
이렇게 하면, 도 10A 및 도 10B에 나타낸 바와 같이, 채널부(C)의 제1 부분(214)이 제거되어 소스/드레인용 도전체(178)가 드러난다. 한편, A영역의 제2 부분(212) 역시 식각되므로 두께가 얇아 진다.
이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체(178) 표면에 남아 있는 감광막 찌꺼기를 제거한다.
다음, 도 11A 및 도 11B에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체(178) 및 그 하부의 저항성 접촉 부재(160)를 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체(178)와 저항성 접촉 부재(160) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체(178)에 대해서는 습식 식각으로, 저항성 접촉 부재(160)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우 소스/드레인용 도전체(178)와 저항성 접촉 부재(160)의 식각 선택비가 큰 조건 하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체의 두께를 조절하기가 쉽지 않기 때문이다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체(178)의 측면은 식각되지만, 건식 식각되는 저항성 접촉 부재(160)는 거의 식각되지 않으므로 계단 모양으로 만들어 진다. 저항성 접촉 부재(160) 및 반도체(150)를 식각할 때 사용하는 식각 기체의 예로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 반도체(150)를 남길 수 있다. 이때, 도 11B에 도시한 것처럼 반도체(154)의 일부가 제거되어 두께가 작아 질 수도 있으며 감광막 패턴의 제2 부분(212)이 식각되어 그 하부의 데이터선이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 소스 전극(173)과 드레인 전극(175)이 분리되면서 데이터선과 그 하부의 저항성 접촉 부재(160)가 완성된다.
마지막으로 A영역에 남아 있는 감광막 제2 부분(212)을 제거한다. 그러나, 제2 부분(212)의 제거는 채널부(C) 소스/드레인용 도전체(178)를 제거한 후 그 밑의 저항성 접촉 부재(160)를 제거하기 전에 이루어질 수도 있다.
앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다.
다음, 도 12A 및 도 12B에 도시한 바와 같이, 질화규소나 a-Si:C:O 막 또 는 a-Si:O:F 막을 화학 기상 증착(CVD)법에 의하여 성장시키거나 유기 절연막을 도포하여 보호막(180)을 형성한다.
이어, 보호막(180)을 게이트 절연막(140)과 함께 사진 식각하여 드레인 전극(175), 게이트선(121)의 확장부(125), 데이터선(171)의 확장부(179) 및 유지 축전기용 도전체(177) 각각을 드러내는 접촉 구멍(181, 182, 185, 187)을 형성한다.
마지막으로 도 1 내지 도 3에 도시한 바와 같이, IZO층과 ITO층을 증착하고 사진 식각하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 연결되는 화소 전극(190), 게이트선 및 데이터선의 확장부(129, 179)와 각각 연결되는 접촉 보조 부재(81, 82)를 형성한다.
도 1, 도 2 및 도 3에 도시된 본 발명의 실시예에서는 데이터 금속(171, 175, 177)과 그 하부의 접촉층 패턴(161, 165, 167) 및 반도체(151, 157)를 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(173)과 드레인 전극(175)을 분리함으로써 제조 공정을 단순화할 수 있다. 그런데 이러한 제조 방법을 사용할 경우 데이터 금속(171, 175, 177) 하부에는 항상 반도체(151, 157)가 존재한다. 한편, 반도체가 백라이트 등에 노출될 경우 누설 전류가 증가하여 박막 트랜지스터의 신뢰성이 저하되고 액정 표시 장치의 표시 품질이 저하된다. 이를 방지하기 위하여 본 발명의 실시예에서는 박막 트랜지스터를 이루는 반도체(151) 중 데이터선을 벗어나서 드레인 전극(175) 쪽에 위치하는 부분과 드레인 전극(175)이 게이트 전극(124)을 포함하는 게이트선(121)이 점유하는 면적 내부에 놓이도록 배치한다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한 다.
도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 14는 도 13의 박막 트랜지스터 표시판을 제조할 때 사용하는 광 마스크의 패턴도이다.
도 13의 박막 트랜지스터 표시판의 층상 구조는 도 1 내지 도 3에 도시한 박막 트랜지스터 표시판과 전체적으로 유사하다.
즉, 절연 기판(110) 위에 게이트선(121) 및 유지 전극선(도시하지 않음)형성되어 있고, 게이트선(121) 및 유지 전극선 위에 게이트 절연막(140)이 형성되어 있으며, 게이트 절연막(140) 위에 돌출부(154)를 포함하는 반도체 및 저항성 접촉층(도시하지 않음)이 형성되어 있다. 저항성 접촉층 위에는 소스 전극(173)을 포함하는 데이터선(171) 및 드레인 전극(175)이 형성되어 있고, 데이터선(171) 및 드레인 전극 위에는 보호막(도시하지 않음)이 형성되어 있다. 보호막은 드레인 전극(175)을 노출하는 접촉구(185)를 가지며, 보호막 위에는 접촉구(185)를 통하여 드레인 전극(175)과 연결되어 있는 화소 전극(190)이 형성되어 있다.
이 때, 도 13의 박막 트랜지스터 표시판에서는 도 1 내지 도 3의 박막 트랜지스터 표시판과는 달리 화소 전극(190)이 드레인 전극(175)을 향하여 뻗은 가지부(191)를 가지며 가지부(191)가 접촉구(185)를 통하여 드레인 전극(175)과 연결되어 있다. 가지부(191)를 제외한 화소 전극(190)의 다른 부분은 게이트 전극(124)과 중첩하지 않는다.
이는 화소 전극(190)과 게이트 전극(124) 사이에 형성되는 기생 정전 용량 을 줄여 킥백(kick back) 전압으로 인한 플리커(flicker) 현상을 방지하기 위한 것이다. 즉, 화소 전극(190)과 게이트 전극(124)이 중첩하는 면적이 넓은 경우, 이들 사이에 형성되는 기생 정전 용량이 커서 게이트 전압이 온 전압에서 오프 전압으로 떨어질 때 화소 전극 전압이 따라서 떨어지는 현상(킥백)이 심해지는데 이를 방지하기 위한 것이다.
도 14는 게이트 전극(124)을 포함하는 게이트선(121)이 형성되어 있는 절연 기판 위에 게이트 절연막, 반도체층, 저항성 접촉층 및 데이터 금속층을 차례로 증착하고, 데이터 금속층 위에 감광막을 도포한 상태에서 데이터 금속층, 저항성 접촉층 및 반도체층을 함께 패터닝하기 위한 감광막을 형성하는 공정에서 사용하는 광 마스크의 차광 패턴을 나타낸다.
도 14에 나타낸 바와 같이, 데이터선용 차광 패턴(710)과 드레인 전극용 차광 패턴(750)의 사이에 슬릿 패턴(751)이 배치되어 있다. 여기서, 드레인 전극용 차광 패턴(750)과 슬릿 패턴(751)은 게이트 전극(124)을 포함하는 게이트선(121)이 점유하는 면적 안쪽에 배치된다.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다.
도 15는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 16은 도 15의 박막 트랜지스터 표시판을 제조할 때 사용하는 광 마스크의 패턴도이다.
도 15의 박막 트랜지스터 표시판은 도 13에 도시한 박막 트랜지스터 표시 판과 전체적으로 유사한 구조를 가진다.
즉, 절연 기판(110) 위에 게이트선(121) 및 유지 전극선(도시하지 않음)형성되어 있고, 게이트선(121) 및 유지 전극선 위에 게이트 절연막(140)이 형성되어 있으며, 게이트 절연막(140) 위에 돌출부(154)를 포함하는 반도체 및 저항성 접촉층(도시하지 않음)이 형성되어 있다. 저항성 접촉층 위에는 데이터선(171) 및 드레인 전극(175)이 형성되어 있고, 데이터선(171) 및 드레인 전극(175) 위에는 보호막(도시하지 않음)이 형성되어 있다. 보호막은 드레인 전극(175)을 노출하는 접촉구(185)를 가지며, 보호막 위에는 접촉구(185)를 통하여 드레인 전극(175)과 연결되어 있는 화소 전극(190)이 형성되어 있다.
이 때, 도 15의 박막 트랜지스터 표시판에서는 도 13의 박막 트랜지스터 표시판과는 달리 데이터선(171)이 돌출되어 있는 소스 전극을 가지지 않고, 대신에 드레인 전극(175)이 돌출부를 내어 데이터선(171)과 마주하는 폭을 증가시키고 있다. 이를 통하여 박막 트랜지스터의 채널 폭을 충분히 확보한다.
도 16은 게이트 전극(124)을 포함하는 게이트선(121)이 형성되어 있는 절연 기판 위에 게이트 절연막, 반도체층, 저항성 접촉층 및 데이터 금속층을 차례로 증착하고, 데이터 금속층 위에 감광막을 도포한 상태에서 데이터 금속층, 저항성 접촉층 및 반도체층을 함께 패터닝하기 위한 감광막을 형성하는 공정에서 사용하는 광 마스크의 차광 패턴을 나타낸다.
도 16에 나타낸 바와 같이, 데이터선용 차광 패턴(710)과 드레인 전극용 차광 패턴(750)의 사이에 슬릿 패턴(751)이 배치되어 있다. 여기서, 드레인 전극 용 차광 패턴(750)과 슬릿 패턴(751)은 게이트 전극(124)을 포함하는 게이트선(121)이 점유하는 면적 안쪽에 배치된다.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다.
도 17은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 18은 도 17의 XVIII-XVIII선에 대한 단면도이다.
도 17 및 도 18에 도시된 박막 트랜지스터 표시판의 층상 구조는 도 1 내지 도 3에 도시한 박막 트랜지스터 표시판과 전체적으로 유사하다.
즉, 절연 기판(110) 위에 게이트 전극(124)을 포함하는 게이트선(121) 및 유지 전극선(도시하지 않음)형성되어 있고, 게이트선(121) 및 유지 전극선 위에 게이트 절연막(140)이 형성되어 있으며, 게이트 절연막(140) 위에 돌출부(154)를 포함하는 반도체 및 저항성 접촉층(165)이 형성되어 있다. 저항성 접촉층(165) 위에는 소스 전극(173a, 173b)을 포함하는 데이터선(171) 및 드레인 전극(175)이 형성되어 있고, 데이터선(171) 및 드레인 전극(175) 위에는 보호막(180)이 형성되어 있다. 보호막(180)은 드레인 전극(175)을 노출하는 접촉구(185)를 가지며, 보호막(180) 위에는 접촉구(185)를 통하여 드레인 전극(175)과 연결되어 있는 화소 전극(190)이 형성되어 있다.
이 때, 도 17 및 도 18의 박막 트랜지스터 표시판에서는 도 1 내지 도 3의 박막 트랜지스터 표시판과는 달리 화소 전극(190)이 드레인 전극(175)을 향하여 뻗은 가지부(191)를 가지며 가지부(191)가 접촉구(185)를 통하여 드레인 전극(175)과 연결되어 있다. 이는 화소 전극(190)과 게이트 전극(124) 사이에 형성되는 기생 정전 용량을 줄여 킥백(kick back) 전압으로 인한 플리커(flicker) 현상을 방지하기 위한 것이다.
또 소스 전극(173a, 173b)이 두 갈래로 뻗어 나와 있고, 두 소스 전극(173a, 173b) 사이에 드레인 전극(175)이 배치되어 있으며, 드레인 전극(175)은 길쭉한 막대 모양으로 형성되어 있다.
반도체의 돌출부(154)는 소스 전극(173a, 173b)과 드레인 전극(175)의 바깥쪽으로도 확장되어 있다. 따라서 드레인 전극(175) 주변으로 여유 면적을 가진다.
접촉구(185)는 드레인 전극(175)의 양 끝 중 데이터선(171)과 먼 쪽을 노출하고 있고, 드레인 전극(175)뿐만 아니라 드레인 전극(175) 주변의 반도체의 돌출부(154)를 함께 노출하고 있다. 따라서 화소 전극(190)의 가지부(191)는 드레인 전극(175)의 윗면은 물론 측면과도 접촉하고 있으며 노출된 반도체의 돌출부(154)와도 접촉하고 있다.
이와 같이, 화소 전극(190)의 가지부(191)가 드레인 전극(175)의 윗면은 물론 측면과도 접촉하면 화소 전극(190)과 드레인 전극(175) 사이의 전기적 접촉을 강화 할 수 있다. 이를 위해, 접촉구(185)를 드레인 전극(175)뿐만 아니라 드레인 전극(175) 주변까지 함께 노출하도록 형성해야 하는데, 이 때 드레인 전극(175) 주변에 반도체가 넓게 분포되어 있기 때문에 접촉구(185)가 노출하는 영역을 반도체 위로 제한할 수 있다. 반도체는 절연 물질로 이루어지는 보호막(180)과 식각 선택 성을 충분히 높게 할 수 있으므로 접촉구(185) 형성을 위하여 보호막(180)을 식각할 때 식각 차단층을 작용하여 그 하부의 게이트 절연막(140)이 손상되는 것을 방지할 수 있다.
여기서 반도체의 돌출부(154)는 앞서의 실시예와 마찬가지로 게이트 전극(124)과 중첩하고 있으며, 절연 기판(110)의 면 중에서 게이트 전극(124)을 포함하는 게이트선(121)이 점유하는 면적의 안쪽에 놓이도록 형성되어 있다. 즉, 게이트 전극(124)을 포함하는 게이트선(121)의 테두리선이 둘러싸는 영역 내에 반도체의 돌출부(154)의 테두리가 놓인다. 따라서, 절연 기판(110)의 아래에서 보면 게이트 전극(124)과 게이트선(121)에 가려 돌출부(154)가 보이지 않는다.
이 때, 반도체의 돌출부(154) 전체가 게이트 전극(124)을 포함하는 게이트선(121)이 점유하는 면적의 안쪽에 반드시 놓일 필요는 없으나, 적어도 소스 전극(173a, 173b)을 포함하는 데이터선(171)과 드레인 전극(175)의 사이 부분인 채널부 반도체를 비롯하여 드레인 전극(175) 하부에 놓이는 반도체 및 그 주변의 반도체는 게이트 전극(124)을 포함하는 게이트선(121)이 점유하는 면적의 안쪽에 놓이도록 형성하는 것이 바람직하다. 즉, 데이터선(171)을 벗어나서 드레인 전극(175)쪽에 위치하는 반도체는 게이트 전극(124)을 포함하는 게이트선(121)이 점유하는 면적의 안쪽에 놓이도록 형성하는 것이 바람직하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이, 본 발명의 실시예에 따르면 박막 트랜지스터를 이루는 반도체를 게이트 금속층이 가리도록 하여 백라이트 광이 반도체에 조사됨으로 인하여 발생하는 누설 전류를 방지할 수 있다.
또한, 화소 전극과 드레인 전극을 연결하기 위한 접촉구를 반도체 위에 넓게 형성함으로써 화소 전극과 드레인 전극의 연결을 강화할 수 있다.

Claims (18)

  1. 절연 기판,
    상기 절연 기판 위에 형성되어 있으며 게이트 전극을 포함하는 게이트선,
    상기 게이트선과 절연되어 교차하며 소스 전극을 포함하는 데이터선,
    상기 소스 전극과 상기 게이트선 위에서 마주하고 있는 드레인 전극,
    상기 데이터선의 하부에 형성되어 있으며 상기 드레인 전극 하부까지 연장된 돌출부를 가지는 반도체
    를 포함하고, 상기 반도체의 상기 데이터선을 벗어나서 상기 드레인 전극 쪽에 위치하는 부분은 상기 게이트 전극을 포함하는 게이트선이 점유하는 면적 내부에 위치하며, 상기 드레인 전극은 상기 반도체가 점유하는 면적 내부에 위치하는 박막 트랜지스터 표시판.
  2. 삭제
  3. 제1항에서,
    상기 반도체의 돌출부는 상기 게이트 전극을 포함하는 게이트선이 점유하는 면적 내부에 위치하는 박막 트랜지스터 표시판.
  4. 제1항에서,
    상기 드레인 전극과 연결되어 있는 화소 전극을 더 포함하는 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 화소 전극은 상기 드레인 전극을 향하여 뻗은 가지부를 가지며 상기 가지부가 상기 드레인 전극과 연결되어 있는 박막 트랜지스터 표시판.
  6. 제5항에서,
    상기 화소 전극은 상기 가지부를 제외한 부분에서 상기 게이트선과 중첩하지 않는 박막 트랜지스터 표시판.
  7. 제4항에서,
    상기 화소 전극은 상기 드레인 전극의 윗면 및 측면과 접촉하고 있는 박막 트랜지스터 표시판.
  8. 제7항에서,
    상기 화소 전극은 상기 반도체와도 접촉하는 박막 트랜지스터 표시판.
  9. 절연 기판,
    상기 절연 기판 위에 형성되어 있으며 게이트 전극을 포함하는 게이트선,
    상기 게이트선 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있으며 돌출부를 가지는 선형 반도체,
    상기 선형 반도체 위에 형성되어 있으며 상기 게이트선과 교차하고 소스 전극을 포함하는 데이터선,
    상기 선형 반도체의 돌출부 위에 형성되어 있는 드레인 전극,
    상기 데이터선 및 드레인 전극 위에 형성되어 있으며 상기 드레인 전극을 노출하는 접촉구를 가지는 보호막,
    상기 보호막 위에 형성되어 있으며 상기 접촉구를 통하여 상기 드레인 전극과 연결되어 있는 화소 전극
    을 포함하고, 상기 선형 반도체의 상기 데이터선을 벗어나서 상기 드레인 전극 쪽에 위치하는 부분은 상기 게이트 전극을 포함하는 게이트선이 점유하는 면적 내부에 위치하며, 상기 드레인 전극은 상기 반도체가 점유하는 면적 내부에 위치하는 박막 트랜지스터 표시판.
  10. 삭제
  11. 제9항에서,
    상기 반도체의 돌출부는 상기 게이트 전극을 포함하는 게이트선이 점유하 는 면적 내부에 위치하는 박막 트랜지스터 표시판.
  12. 제9항에서,
    상기 화소 전극은 상기 드레인 전극을 향하여 뻗은 가지부를 가지며 상기 가지부가 상기 드레인 전극과 연결되어 있는 박막 트랜지스터 표시판.
  13. 제12항에서,
    상기 화소 전극은 상기 가지부를 제외한 부분에서 상기 게이트선과 중첩하지 않는 박막 트랜지스터 표시판.
  14. 제9항에서,
    상기 접촉구는 상기 드레인 전극과 상기 드레인 전극 주변의 상기 반도체를 노출하는 박막 트랜지스터 표시판.
  15. 제14항에서,
    상기 화소 전극은 상기 접촉구를 통하여 노출되어 있는 상기 드레인 전극의 윗면 및 측면과 접촉하고 있는 박막 트랜지스터 표시판.
  16. 제15항에서,
    상기 화소 전극은 상기 접촉구를 통하여 노출되어 있는 상기 반도체와도 접촉하는 박막 트랜지스터 표시판.
  17. 제16항에서,
    상기 화소 전극은 가지부를 가지며 상기 가지부가 상기 드레인 전극 및 상기 반도체와 연결되어 있는 박막 트랜지스터 표시판.
  18. 제17항에서,
    상기 반도체의 상기 접촉구를 통하여 노출되어 있는 부분 중 일부만 상기 화소 전극으로 덮여 있는 박막 트랜지스터 표시판.
KR1020050087669A 2005-06-09 2005-09-21 박막 트랜지스터 표시판 KR101197056B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2006161629A JP4895102B2 (ja) 2005-06-09 2006-06-09 薄膜トランジスタ表示板
US11/449,960 US20060278877A1 (en) 2005-06-09 2006-06-09 Thin film transistor array panel and method of manufacturing the same
CN2006101285653A CN1901209B (zh) 2005-06-09 2006-06-09 薄膜晶体管阵列面板及其制造方法
TW095120656A TWI445176B (zh) 2005-06-09 2006-06-09 薄膜電晶體陣列面板及其製造方法
US13/535,553 US8759833B2 (en) 2005-06-09 2012-06-28 Thin film transistor array panel and method of manufacturing the same
US14/274,248 US20140246677A1 (en) 2005-06-09 2014-05-09 Thin film transistor array panel and method of manufacturing the same

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20050049341 2005-06-09
KR1020050049341 2005-06-09
KR20050083188 2005-09-07
KR1020050083188 2005-09-07

Publications (2)

Publication Number Publication Date
KR20060128601A KR20060128601A (ko) 2006-12-14
KR101197056B1 true KR101197056B1 (ko) 2012-11-06

Family

ID=37731236

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050087669A KR101197056B1 (ko) 2005-06-09 2005-09-21 박막 트랜지스터 표시판

Country Status (3)

Country Link
KR (1) KR101197056B1 (ko)
CN (1) CN1901209B (ko)
TW (1) TWI445176B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103792744A (zh) * 2014-01-23 2014-05-14 深圳市华星光电技术有限公司 存储电容、像素单元及存储电容的制造方法
KR102279711B1 (ko) * 2014-03-11 2021-07-21 삼성전자주식회사 반도체 장치의 레이아웃 방법, 포토 마스크 및 이를 이용하여 제조된 반도체 장치
US11957014B2 (en) * 2018-07-30 2024-04-09 Sharp Kabushiki Kaisha Display device with reduced occurrences of electrostatic discharge

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001264818A (ja) * 1999-12-24 2001-09-26 Matsushita Electric Ind Co Ltd 液晶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001264818A (ja) * 1999-12-24 2001-09-26 Matsushita Electric Ind Co Ltd 液晶装置

Also Published As

Publication number Publication date
TW200705675A (en) 2007-02-01
CN1901209A (zh) 2007-01-24
TWI445176B (zh) 2014-07-11
CN1901209B (zh) 2010-12-29
KR20060128601A (ko) 2006-12-14

Similar Documents

Publication Publication Date Title
JP4895102B2 (ja) 薄膜トランジスタ表示板
US7172913B2 (en) Thin film transistor array panel and manufacturing method thereof
US7435629B2 (en) Thin film transistor array panel and a manufacturing method thereof
US7422916B2 (en) Method of manufacturing thin film transistor panel
KR101219041B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR101090257B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20070039274A (ko) 박막 트랜지스터 표시판의 제조 방법
KR102285754B1 (ko) 박막 트랜지스터 어레이 기판 및 이의 제조방법
KR101197056B1 (ko) 박막 트랜지스터 표시판
KR100783702B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR101542914B1 (ko) 박막 트랜지스터 기판 및 그의 제조 방법
KR20080000788A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR101627726B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20060084020A (ko) 광마스크 및 이를 이용한 박막 트랜지스터 표시판의 제조방법
KR100796746B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR20010096804A (ko) 배선의 접촉 구조 및 그의 제조 방법과 이를 포함하는박막 트랜지스터 기판 및 그 제조 방법
KR100750919B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR20060088617A (ko) 박막 트랜지스터 기판 및 그 제조방법
KR20060023697A (ko) 박막트랜지스터 표시판 및 그 제조 방법
KR20060128521A (ko) 액정 표시 장치의 박막 트랜지스터 기판 및 그의 제조 방법
KR100878264B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR20060028517A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20050093881A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20070118405A (ko) 박막 트랜지스터 어레이 기판 및 이의 제조방법
KR20060111753A (ko) 박막 트랜지스터 표시판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150930

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170928

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181001

Year of fee payment: 7