KR20060084020A - 광마스크 및 이를 이용한 박막 트랜지스터 표시판의 제조방법 - Google Patents
광마스크 및 이를 이용한 박막 트랜지스터 표시판의 제조방법 Download PDFInfo
- Publication number
- KR20060084020A KR20060084020A KR1020050004272A KR20050004272A KR20060084020A KR 20060084020 A KR20060084020 A KR 20060084020A KR 1020050004272 A KR1020050004272 A KR 1020050004272A KR 20050004272 A KR20050004272 A KR 20050004272A KR 20060084020 A KR20060084020 A KR 20060084020A
- Authority
- KR
- South Korea
- Prior art keywords
- light blocking
- film
- photoresist
- photomask
- layer
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 230000003287 optical effect Effects 0.000 title claims description 5
- 230000000903 blocking effect Effects 0.000 claims abstract description 45
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 42
- 239000011159 matrix material Substances 0.000 claims abstract description 9
- 239000010408 film Substances 0.000 claims description 99
- 239000004020 conductor Substances 0.000 claims description 42
- 239000003990 capacitor Substances 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 30
- 238000003860 storage Methods 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 230000001678 irradiating effect Effects 0.000 claims description 2
- -1 photomask Polymers 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 85
- 229910021417 amorphous silicon Inorganic materials 0.000 description 23
- 238000002161 passivation Methods 0.000 description 13
- 239000012535 impurity Substances 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 229910045601 alloy Inorganic materials 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 239000011651 chromium Substances 0.000 description 6
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 5
- 229910052804 chromium Inorganic materials 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011733 molybdenum Substances 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 2
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000007937 lozenge Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/13—Active-matrix OLED [AMOLED] displays comprising photosensors that control luminance
Abstract
본 발명은 광마스크에 관한 것으로, 이 광마스크는 투과 영역과 반투과 영역을 포함하고, 상기 반투과 영역은 소정 면적을 갖고 소정 간격만큼 매트릭스 형태로 배열되어 있는 복수의 광차단부를 포함한다. 이때, 상기 복수의 광차단부 각각은 사각형 형상을 가진다. 상기 복수의 광차단부 각각의 면적은 가로 또는 세로 폭에 따라 정해진다.
박막트랜지스터표시판, 슬릿, 마스크, 언더컷, 감광막, 광마스크, 감광막두께
Description
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa' 선 및 IIb-IIb' 선을 따라 잘라 도시한 단면도이다.
도 3 및 도 6은 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다.
도 4a 및 도 4b는 각각 도 3의 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도이다.
도 5a 및 도 5b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도로서 도 4a 및 도 4b 다음 단계에서의 도면이다.
도 7a 및 도 7b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 잘라 도시한 단면도이다.
도 8a 및 도 8b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 잘라 도시한 단면도로서 도 7a 및 도 7b 다음 단계에서의 도면이다.
도 9a 및 도 9b는 각각 도 8a 및 도 8b 다음 단계에서의 도면이다.
도 10a 및 도 10b는 각각 도 9a 및 도 9b 다음 단계에서의 도면이다.
도 11a 및 도 11b는 각각 도 10a 및 도 10b 다음 단계에서의 도면이다.
도 12a 및 도 12b는 각각 도 11a 및 도 11b 다음 단계에서의 도면이다.
도 13은 본 발명의 실시예에 따른 광마스크의 반투과 영역에 대한 평면도이다.
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
박막 트랜지스터 표시판(thin film transistor, TFT)은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로 사용된다.
박막 트랜지스터 표시판은 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선이 형성되어 있고, 게이트선과 데이터선에 연결되어 있는 박막 트랜지스터 및 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
박막 트랜지스터는 게이트선을 통하여 전달되는 게이트 신호에 따라 데이터 선을 통하여 화소 전극에 전달되는 데이터 신호를 제어하는 스위칭 소자로서, 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다.
그런데 이러한 박막 트랜지스터 표시판을 제조하기 위해서는 여러 번의 사진 식각 공정이 소요된다. 각 사진 식각 공정은 복잡한 여러 세부 공정들을 포함하고 있어서 사진 식각 공정의 횟수가 박막 트랜지스터 표시판 제조 공정의 소요 시간과 비용을 좌우한다.
본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터 표시판의 제조 공정을 간소화하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 드레인 전극 아래에서 발생하는 언더컷을 방지하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 감광막의 두께를 일정하기 유지하는 것이다.
이러한 기술적 과제를 해결하기 위한 본 발명의 한 특징에 따른 광마스크는 투과 영역과 반투과 영역을 포함하고, 상기 반투과 영역은 소정 면적을 갖고 매트릭스 형태로 배열되어 있는 복수의 광차단부를 포함한다.
상기 복수의 차광부는 서로 다른 면적을 갖는 것이 바람직하다.
상기 복수의 차광부는 동일한 면적을 갖고 위치에 따라 형성 밀도가 상이한 것이 바람직하다.
상기 복수의 광차단부 각각은 다각형 형상을 가질 수 있고, 이때, 상기 복수의 광차단부 각각은 사각형, 삼각형 또는 마름모 형상을 가질 수 있다.
상기 복수의 광차단부 각각은 원형 또는 타원형 형상을 가질 수 있다.
복수의 광차단부는 매트릭스 형태로 배열될 수 있다.
상기 광마스크는 차광 영역을 더 포함할 수 있다.
본 발명의 다른 특징에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 제1 절연막을 형성하는 단계, 상기 제1 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 소스 전극을 포함하는 데이터선, 드레인 전극 및 유지 축전기용 도전체를 형성하는 단계, 제2 절연막을 적층하는 단계, 상기 제2 절연막 위에 감광막을 도포하고 상기 감광막 위에 광마스크를 정렬하는 단계, 상기 광마스크를 통하여 상기 감광막에 빛을 조사한 후 현상하여, 상기 제2 절연막 위에 제1 부분과 상기 제1 부분보다 두께가 얇은 제2 부분을 포함하는 감광막을 형성하는 단계, 상기 감광막 및 상기 제2 절연막을 식각하여 상기 상기 드레인 전극 및 유지 축전기용 도전체의 일부를 드러내는 한편 상기 감광막의 상기 제2 부분 아래의 상기 제2 절연막의 제1 부분을 남기는 단계, 도전막을 적층하는 단계, 그리고 상기 감광성 유기막의 제1 부분을 제거하여 상기 드레인 전극 및 유지 축전기용 도전체와 연결되는 화소 전극을 형성하는 단계를 포함하고, 상기 광마스크는 차광 영역, 반투과 영역 및 투과 영역을 포함하고, 상기 반투과 영역은 소정 면적을 갖고 매트릭스 형태로 배열되어 있는 복수의 광차단부를 포함한다.
상기 복수의 차광부는 서로 다른 면적은 갖는 것이 바람직하다.
상기 복수의 차광부는 동일한 면적을 갖고 위치에 따라 형성 밀도가 상이할수 있다.
상기 복수의 광차단부 각각은 다각형 형상을 가질 수 있고, 이때, 상기 복수의 광차단부 각각은 사각형 형상을 가지는 것이 좋다.
상기 복수의 광차단부 각각은 원형 또는 타원형 형상을 가질 수 있다.상기 감광막의 제2 부분은 상기 유지 축전기용 도전체의 가장자리 일부 위에 위치할 수 있다.
상기 제2 절연막의 제1 부분을 남기는 단계는 상기 데이터선의 일부를 드러내는 것이 좋다.
상기 제2 절연막의 제1 부분을 남기는 단계는 상기 제1 절연막을 식각하여 상기 게이트선의 일부를 드러내는 단계를 더 포함할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙 였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 첨부한 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 내지 도 2b를 참고로 하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa' 선 및 IIb-IIb' 선을 따라 잘라 도시한 단면도의 한 예이다.
도 1 내지 도 2b에 도시한 바와 같이, 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 주로 가로 방향으로 뻗어 있고 게이트 신호를 전달하며, 다른 층 또는 외부 장치와의 접속을 위하여 면적이 넓은 끝 부분(129)을 가지고 있다. 각 게이트선(121)의 일부는 아래로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다.
게이트선(121)은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 및 구리(Cu)나 구리 합금 등 구리 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루 어진 도전막을 포함한다. 그러나 게이트선(121)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다층막 구조를 가질 수도 있다. 이 경우 한 도전막은 게이트선(121)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속 또는 구리 계열 금속으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴, 티타늄, 탄탈륨 또는 이들의 합금 등으로 이루어진다. 비저항이 낮은 도전막이 상부에 오고 접촉 특성이 우수한 도전막이 하부에 오는 구조로는 크롬 하부막과 알루미늄-네오디뮴(Nd) 합금의 상부막을 들 수 있고, 그 반대인 예로는 알루미늄-네오디뮴 하부막과 몰리브덴 상부막을 들 수 있다.
게이트선(121)의 측면은 기판(110)의 표면에 대하여 경사져 있으며, 그 경사각은 약 30-80° 범위이다.
게이트선(121)위에 질화규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 및 섬형 반도체(151, 157)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(projection)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 섬형 반도체(157)는 선형 반도체(151)와는 분리되어 있으며 대략 직사각형 형상을 갖는다.
반도체(151, 157)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165, 167)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다. 섬형 접촉 부재(167)는 주로 섬형 반도체(167) 위에 위치한다.반도체(151, 157)와 저항성 접촉 부재(161, 165, 167)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 경사각은 30-80°이다.
저항성 접촉 부재(161, 165, 167) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175) 및 복수의 유지 축전기용 도전체(storage capacitor conductor)(177)가 형성되어 있다.
데이터 전압을 전달하는 데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 다른 층 또는 외부 장치와의 접속을 위하여 면적이 넓은 끝 부분(179)을 가지고 있다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 각 드레인 전극(175)은 다른 층과의 접속을 위하여 면적이 넓은 한 쪽 끝 부분(177)과 선형인 다른 쪽 끝 부분을 가지고 있으며, 각 소스 전극(173)은 드레인 전극(175)의 다른 쪽 끝 부분을 일부 둘러싸도록 굽어 있다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부 (154)에 형성된다.
유지 축전기용 도전체(177)는 게이트선(121)의 확장부(127)와 중첩되어 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)은 크롬, 티타늄, 탄탈륨, 몰리브덴 따위의 내화성 금속(refractory metal) 또는 이들의 합금으로 이루어질 수 있으며, 이들 또한 은 계열 금속 또는 알루미늄 계열 금속 따위로 이루어진 도전막과 크롬, 티타늄, 탄탈륨, 몰리브덴 및 이들의 합금 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)의 측면 역시 경사져 있으며, 경사각은 수평면에 대하여 약 30-80° 범위이다.
저항성 접촉 부재(161, 165, 167)는 그 하부의 반도체(151, 157)와 그 상부의 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
선형 반도체(151)는 데이터선(171)과 드레인 전극(175) 및 그 아래의 저항성 접촉 부재(161, 165)와 거의 동일한 모양을 가진다. 그러나 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있다. 섬형 반도체(157)는 유지 축전기용 도전체(177) 및 그 아래의 저항성 접촉 부재(167)와 거의 동일한 모양을 가진다.
게이트선(121), 데이터선(171), 유지 축전기용 도전체(177) 및 노출된 반도체(154) 부분 전체와 드레인 전극(175) 위에는 질화규소 따위의 무기물로 이루어진 보호막(passivation layer)(180)이 형성되어 있다. 그러나 보호막(180)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질이나, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전 상수가 약 4.0 이하인 저유전율 절연 물질로 이루어질 수도 있으며, 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다.
보호막(180)은 데이터선(171)의 끝 부분(179) 각각 드러내는 복수의 접촉 구멍(contact hole)(182)을 가지고 있다. 또한 게이트 절연막(140)과 함께 보호막(180)은 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)과 대략 게이트선(121)과 데이터선(171)으로 둘러싸인 영역에 복수의 개구부(187)를 가지고 있다. 개구부(187)는 기판(110)의 일부를 드러내고 있으며, 보호막(180) 중에서 유지 축전기용 도전체(177)의 가장자리 부근을 덮는 부분(M)은 다른 부분보다 두께가 얇을 수 있다.
개구부(187)와 유지 축전기용 도전체(177)의 가장자리 부근(H)에 형성된 보호막(180) 위에는 복수의 화소 전극(pixel electrode)(190)이 형성되어 있고, 접촉 구멍(181, 182)에는 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다. 화소 전극(190)과 접촉 보조 부재(81, 82)는 IZO, ITO 또는 a-ITO(비정질 ITO) 따위의 투명한 도전체 또는 반사성 금속으로 이루어진다. 유지 축전기용 도전체(177)의 가장자리 부근(H)에 형성된 보호막(180) 을 제외하고는 화소 전극(190)과 접촉 보조 부재(81, 82)의 경계는 보호막(180)의 경계와 실질적으로 일치한다.
화소 전극(190)은 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층의 액정 분자들을 재배열시킨다.
또한 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage capacitor)라 한다. 유지 축전기는 화소 전극(190)과 이에 인접한 다른 게이트선(121)[이를 전단 게이트선(previous gate line)이라 함]의 중첩으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘리기 위하여 게이트선(121)을 확장한 확장부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 확장부와 중첩하는 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선의 끝 부분(129) 및 데이터선의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선의 끝 부분(129) 및 데이터선의 끝 부분(179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
그러면, 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에서 대하여 도 3 내지 도 13과 앞서의 도 1 내지 도 2b를 참고로 하여 상세히 설명한다.
도 3 및 도 6은 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다. 도 4a 및 도 4b는 각각 도 3의 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도이다. 도 5a 및 도 5b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 Va-Va' 선 및 Vb-Vb' 선을 따라 잘라 도시한 단면도로서 도 4a 및 도 4b 다음 단계에서의 도면이다. 도 7a 및 도 7b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 잘라 도시한 단면도이다. 도 8a 및 도 8b는 각각 도 6의 박막 트랜지스터 표시판을 VIIIa-VIIIa' 선 및 VIIIb-VIIIb' 선을 따라 잘라 도시한 단면도로서 도 7a 및 도 7b 다음 단계에서의 도면이다. 또한 도 9a 및 도 9b는 각각 도 8a 및 도 8b 다음 단계에서의 도면이고, 도 10a 및 도 10b는 각각 도 9a 및 도 9b 다음 단계에서의 도면이며, 도 11a 및 도 11b는 각각 도 10a 및 도 10b 다음 단계에서의 도면이다. 도 12a 및 도 12b는 각각 도 11a 및 도 11b 다음 단계에서의 도면이다.도 13은 본 발명의 실시예에 따른 광마스크의 반투과 영역에 대한 평면도이다.
먼저, 도 3 내지 4b에 도시한 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 금속 따위의 도전체층을 스퍼터링 따위의 방법으로 1,000 Å 내지 3,000 Å의 두께로 증착하고 사진 식각하여 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)을 형성한다.
다음, 도 5a 및 도 5b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)을 화학 기상 증착법(CVD) 등으로 연속하여 적층한다. 이어 금속 따위의 도전체층(170)을 스퍼터링 등의 방법으로 소정의 두께로 증착한 다음 그 위에 감광막(40)을 1 μm 내지 2 μm의 두께로 도포한다.
그 후, 광마스크(도시하지 않음)를 통하여 감광막(40)에 빛을 조사한 후 현상한다. 현상된 감광막의 두께는 위치에 따라 다른데, 도 5a 및 도 5b에서 감광막(40)은 두께가 변하는 제1 내지 제3 부분으로 이루어진다. 영역(A)(이하 배선 영역이라 함)에 위치한 제1 부분과 영역(B)(이하 채널 영역이라 함)에 위치한 제2 부분은 각각 도면 부호 42와 44로 나타내었고 영역(C)(이하 기타 영역이라 함)에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 제3 부분이 0의 두께를 가지고 있어 아래의 도전체층(170)이 드러나 있기 때문이다. 제1 부분(42)과 제2 부분(44)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(44)의 두께를 제1 부분(42)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투과 영역(light transmitting area)과 차광 영역(light blocking area)뿐 아니라 반투과 영역(translucent area)을 두는 것이 그 예이다. 반투과 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투과 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
적절한 공정 조건을 주면 감광막(42, 44)의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 도 6 내지 도 7b에 도시한 바와 같은 복수의 소스 전극(173)을 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175) 및 복수의 유지 축전기용 도전체(177)를을 형성하고 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165, 167), 그리고 복수의 돌출부(154)및 복수의 섬형 반도체(157)를 포함하는 복수의 선형 반도체(151)를 형성한다.
설명의 편의상, 배선 영역(A)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제1 부분이라 하고, 채널 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제2 부분이라 하고, 기타 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제3 부분이라 하자.
이러한 구조를 형성하는 순서의 한 예는 다음과 같다.
(1) 기타 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분 제거,
(2) 채널 영역(B)에 위치한 감광막의 제2 부분(44) 제거,
(3) 채널 영역(B)에 위치한 도전체층(170) 및 불순물 비정질 규소층(160)의 제2 부분 제거, 그리고
(4) 배선 영역(A)에 위치한 감광막의 제1 부분(42) 제거.
이러한 순서의 다른 예는 다음과 같다.
(1) 기타 영역(C)에 위치한 도전체층(170)의 제3 부분 제거,
(2) 채널 영역(B)에 위치한 감광막의 제2 부분(44) 제거,
(3) 기타 영역(C)에 위치한 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분 제거,
(4) 채널 영역(B)에 위치한 도전체층(170)의 제2 부분 제거,
(5) 배선 영역(A)에 위치한 감광막의 제1 부분(42) 제거, 그리고
(6) 채널 영역(B)에 위치한 불순물 비정질 규소층(160)의 제2 부분 제거.
감광막의 제2 부분(44)을 제거할 때 감광막의 제1 부분(42)의 두께가 줄겠지만, 감광막의 제2 부분(44)의 두께가 감광막의 제1 부분(42)보다 얇기 때문에, 하부층이 제거되거나 식각되는 것을 방지하는 제1 부분(42)이 제거되지는 않는다.
적절한 식각 조건을 선택하면, 감광막의 제3 부분 아래의 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150) 부분과 감광막의 제2 부분(44)을 동시에 제거할 수 있다. 이와 유사하게, 감광막의 제2 부분(44) 아래의 불순물 비정질 규소층(160) 부분과 감광막의 제1 부분(42)을 동시에 제거할 수 있다.
도전체층(170)의 표면에 감광막 찌꺼기가 남아 있으면 애싱(ashing)을 통하 여 제거한다.
이어 도 8a 및 도 8b에 도시한 바와 같이, 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177) 위에 보호막(180)을 적층한 다음, 그 위에 감광막(60)을 도포하고 그 위에 광마스크(50)를 정렬한다. 이때 감광 (60)은 하부막인 보호막(180)의 단차에 무관하게 즉, 프로파일에 무관하게 표면이 거의 평탄하게 도포되므로, 위치에 따라 서로 다른 도포 두께를 갖는다.
광마스크(50)는 투명한 기판(51)과 그 위의 불투명한 차광층(52)으로 이루어지며, 차광층(52)의 폭이 일정 폭 이상 없는 투과 영역(D)과 소정 폭 이상 차광층(52)이 있는 차광 영역(E), 그리고 차광층(52)의 폭과 간격이 소정 값 이하이고 매트릭스 형태로 배열되어 있는 반투과 영역(F)을 포함한다.
반투과 영역(F)은 유지 축전기용 도전체(177)의 가장자리 일부(M)와 마주보고, 투과 영역(D)은 게이트선의 끝 부분(129)과 데이터선의 끝 부분(179), 대략 게이트선(121)과 드레인선(171)으로 둘러싸인 영역과 마주보며, 그 외의 부분은 차광 영역(E)과 마주본다.
도 13을 참고로 하여 이러한 광마스크(50)의 반투과 영역(F)에 대하여 좀더 상세히 설명한다.
도 13에 도시한 바와 같이, 광마스크(50)의 반투과 영역(F)은 가로 및 세로의 폭을 조정할 수 있는 사각형의 복수의 광차단부(55)를 포함하고 있다. 각 광차단부(55)의 가로×세로 폭과 서로 인접한 광차단부(55) 간의 간격, 배열 형태, 같은 면적을 갖는 광차단부(55)의 밀도 등은 조정할 수 있고, 이에 따라 반투과 영역 (F)에서의 광 투과량이 변한다. 이러한 광차단부(55)의 크기, 간격 및 배열 형태, 밀도 등을 적절히 조절하여 감광막(60)에 도달하는 빛의 양을 미세하게 조절하므로, 제거하기 원하는 감광막(60)의 두께에 따라 광차단부(55)를 설계하면 된다. 도 13에 도시한 광차단부(55)는 사각형이지만, 이에 한정하지 않고 원형, 타원형, 삼각형, 마름모꼴 등과 같이 다양한 형태를 가질 수 있음은 당연하다. 또한 도 13에서는 반투과 영역(F)에 광차단부(55)를 사각형 등으로 형성하였지만, 이와 반대로 광투과부를 사각형 등으로 형성할 수 있다.
이러한 광마스크(50)를 통하여 감광막(60)에 빛을 조사한 후 현상하면 도 9a 및 도 9b에 도시한 바와 같이, 두께가 두꺼운 제1 부분(62)과 얇은 제2 부분(64)이 남는다. 이때, 반투과 영역(F)에 의해 남게 되는 감광막 부분(64)은 이미 설명한 바와 같이 광마스크(50)의 투과 영역에 형성된 광차단부(55)의 크기, 간격 및 배열 형태에 기초한 미세한 광량 조절로 하부막(180)의 프로파일과 거의 유사한 프로파일을 갖게 된다.
이어 도 10a 및 도 10b 에 도시한 바와 같이, 남은 감광막 부분(62, 64)을 식각 마스크로 노출된 보호막(180) 부분을 식각하여, 유지 축전기용 도전체(177)의 일부를 드러내는 복수의 개구부(189)와 대략 게이트선(121)과 데이터선(171)으로 둘러싸인 영역 중에서 드레인 전극(175)의 일부와 게이트 절연막(140)의 일부를 드러내는 복수의 개구부(187)의 상부 측벽을 형성하고, 데이터선의 끝 부분(179)을 드러내는 접촉 구멍(182)을 형성한다. 또한 데이터선의 끝 부분을 드러내는 복수의 접촉 구멍(182)을 형성하고, 게이트선의 끝 부분(129)에서 게이트 절연막(140)을 드러내는 복수의 접촉 구멍(181)의 상부 측벽을 형성한다. 이때, 감광막 부분(62, 64)이 식각되지 않은 조건으로 식각을 수행하며 보호막(180)이 감광막(62, 64) 아래로 언더컷되도록 하는 것이 바람직하다. 또한 이때 보호막(180)이 완전히 제거되지 않고 남아 있을 수도 있으며, 반대로 게이트 절연막(140)도 어느 정도 두께까지 식각될 수 있다.
다음, 도 11a 및 도 11b에 도시한 것처럼, 애싱(ashing) 공정을 실시하여 얇은 감광막 부분(61)을 제거한다. 이때, 두꺼운 감광막 부분(62)의 두께가 줄어든다. 또한 얇은 감광막 부분(61) 하부의 보호막 부분(180), 즉 유지 축전기용 도전체(177) 가장자리 일부(M)의 보호막 부분(180)도 어느 정도 두께까지 줄어들 수 있다.
이어 도 12a 및 도 12b에 도시한 바와 같이, IZO 또는 ITO 또는 a-ITO 막을 스퍼터링으로 적층하여 투명 도전체막(90)을 형성한다. IZO의 경우 표적으로는 일본 이데미츠(Idemitsu)사의 IDIXO(indium x-metal oxide)라는 상품을 사용할 수 있고, In2O3 및 ZnO를 포함하며, 인듐과 아연의 총량에서 아연이 차지하는 함유량은 약 15-20 atomic% 범위인 것이 바람직하다. 또한, IZO의 스퍼터링 온도는 250℃ 이하인 것이 다른 도전체와의 접촉 저항을 최소화하기 위해 바람직하다.
이때, 투명 도전체막(90)은 남은 감광막 부분(62) 위에 위치하는 제1 부분(91)과 그 외의 곳에 위치하는 제2 부분(92)으로 이루어지는데 감광막 부분(62)의 두꺼운 두께로 인하여 감광막 부분(62)과 기타 부분의 단차가 심하고 이에 더하여 보호막(180)이 감광막(62, 64) 아래로 언더컷되므로 투명 도전체막(90)의 제1 부분(91)과 제2 부분(92)이 적어도 일부분 서로 분리되어 틈이 생기고 이에 따라 감광막 부분(62)의 측면이 적어도 일부분 노출된다.
이어 기판(110)을 감광막 용제에 담그면 용제는 남은 감광막(62)의 노출된 측면을 통하여 감광막(62)으로 침투하고 이에 따라 감광막 부분(62)이 제거된다. 이때, 감광막(62) 위에 위치하는 투명 도전체막(90)의 제1 부분(91) 또한 감광막 부분(62)과 함께 떨어져 나가므로, 결국 투명 도전체막(90)의 제2 부분(92)만이 남게 되며 이들은 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 이룬다(도 1과 도 2a 및 도 2b 참조).
이때, 유지 축전기용 도전체(177)의 가장자리 일부가 보호막(180)으로 덮여 있으므로 유지 축전기용 도전체(177) 하부에 언더컷이 생기지 않으므로 화소 전극(190)과 유지 축전기용 도전체(177) (177)의 연결이 끊어질 우려가 없다.
한편, 도 9a 내지 도 11b에 도시한 방법과는 달리, 달리 보호막(180), 감광막(61) 및 게이트 절연막(140)이 함께 식각되는 식각 조건을 선택하여 한번의 식각으로 이들 막들을 식각해도 된다. 이 경우, 식각은 게이트 절연막(140)이 모두 식각될 때까지 진행되며, 감광막(61) 부분의 두께를 적절히 선택하여 감광막(61) 부분 아래의 보호막(180) 부분이 조금이라도 남아 있도록 한다.
본 발명의 실시예에서는 언더컷으로 인한 유지 축전기용 도전체(177)와 화소 전극(190)의 단선을 방지하기 위해 유지 축전기용 도전체(177)의 가장자리 부근에 슬릿 마스크를 이용하였지만, 언더컷으로 인한 드레인 전극(175)와 화소 전극(190) 과의 단선을 방지하기 위해 드레인 전극(175)의 가장자리 부근에도 슬릿 마스크를 이용해도 된다.
이상에서 설명한 바와 같이 본 발명에 따르면 드레인 전극과 화소 전극을 연결하는 접촉 구멍 및 화소 전극을 동시에 형성함으로써 화소 전극을 형성하기 위한 별도의 사진 식각 공정을 생략하여 전체 공정을 간소화할 수 있다. 따라서 박막 트랜지스터 표시판의 제조 시간과 비용을 절감할 수 있다.
또한 게이트 절연막이 과식각되어 화소 전극과 유지 축전기용 도전체 또는 드레인 전극의 연결이 끊어지는 것을 방지하여 동작의 신뢰성이 높아진다. 더욱이, 슬릿 형태 대신 정해진 크기의 차광층이 정해진 간격으로 매트릭스 형태로 배열되어 있는 반투과 영역을 이용하여 감광막에 투과되는 광량을 미세 조정하므로, 하부막의 단차 차이로 인해 그 위에 도포되는 감광막의 두께가 다르더라고, 제거되는 감광막의 두께를 달리하여 일정한 두께의 감광막이 남게 된다. 이로 인해, 감광막의 두께 차이가 발생하지 않으므로 건식 식각 공정 등과 같은 후속 공정시 공정 마진이 증가한다. 또한 박막 트랜지스터 표시판의 제조 공정의 신뢰성이 향상된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (20)
- 투과 영역과 반투과 영역을 포함하고,상기 반투과 영역은 소정 면적을 갖고 매트릭스 형태로 배열되어 있는 복수의 광차단부를 포함하는광마스크.
- 제1항에서,상기 복수의 차광부는 서로 다른 면적을 갖는 광마스크.
- 제1항에서,상기 복수의 차광부는 동일한 면적을 갖고 위치에 따라 형성 밀도가 상이한 광마스크.
- 제2항 또는 제3항에서,상기 복수의 광차단부 각각은 다각형 형상을 가지는 광마스크.
- 제4항에서,상기 복수의 광차단부 각각은 사각형 형상을 가지는 광마스크.
- 제4항에서,상기 복수의 광차단부 각각은 삼각형 형상을 가지는 광마스크.
- 제4항에서,상기 복수의 광차단부 각각은 마름모 형상을 가지는 광마스크.
- 제2항 또는 제3항에서,상기 복수의 광차단부 각각은 원형 형상을 가지는 광마스크.
- 제2항 또는 제3항에서,상기 복수의 광차단부 각각은 타원형 형상을 가지는 광마스크.
- 제2항 또는 제3항에서,상기 복수의 광차단부는 매트릭스 형태로 배열되어 있는 광마스크.
- 제1항에서,상기 광마스크는 차광 영역을 더 포함하는 광마스크.
- 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,상기 게이트선 위에 제1 절연막을 형성하는 단계,상기 제1 절연막 위에 반도체층을 형성하는 단계,상기 반도체층 위에 소스 전극을 포함하는 데이터선, 드레인 전극 및 유지 축전기용 도전체를 형성하는 단계,제2 절연막을 적층하는 단계,상기 제2 절연막 위에 감광막을 도포하고 상기 감광막 위에 광마스크를 정렬하는 단계,상기 광마스크를 통하여 상기 감광막에 빛을 조사한 후 현상하여, 상기 제2 절연막 위에 제1 부분과 상기 제1 부분보다 두께가 얇은 제2 부분을 포함하는 감광막을 형성하는 단계,상기 감광막 및 상기 제2 절연막을 식각하여 상기 드레인 전극의 일부 및 상기 유지 축전기용 도전체의 일부를 드러내는 한편 상기 감광막의 상기 제2 부분 아래의 상기 제2 절연막의 제1 부분을 남기는 단계,도전막을 적층하는 단계, 그리고상기 감광막의 제1 부분을 제거하여 상기 드레인 전극 및 상기 유지축전기용 도전체와 연결되는 화소 전극을 형성하는 단계를 포함하고,상기 광마스크는 차광 영역, 반투과 영역 및 투과 영역을 포함하고,상기 반투과 영역은 소정 면적을 갖고 매트릭스 형태로 배열되어 있는 복수의 광차단부를 포함하는박막 트랜지스터 표시판의 제조 방법.
- 제12항에서,상기 복수의 차광부는 서로 다른 면적을 갖는 박막 트랜지스터 표시판의 제조 방법.
- 제12항에서,상기 복수의 차광부는 동일한 면적을 갖고 위치에 따라 형성 밀도가 상이한 박막 트랜지스터 표시판의 제조 방법.
- 제13항 또는 제14항에서,상기 복수의 광차단부 각각은 다각형 형상을 가지는 박막 트랜지스터 표시판의 제조 방법.
- 제15항에서,상기 복수의 광차단부 각각은 사각형 형상을 가지는 박막 트랜지스터 표시판의 제조 방법.
- 제13항 또는 제14항에서,상기 복수의 광차단부 각각은 원형 형상을 가지는 박막 트랜지스터 표시판의 제조 방법.
- 제16항에서,상기 감광막의 제2 부분은 상기 유지 축전기용 도전체의 가장자리 일부 위에 위치하는 박막 트랜지스터 표시판의 제조 방법.
- 제16항에서,상기 제2 절연막의 제1 부분을 남기는 단계는 상기 데이터선의 일부 드러내는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제19항에서,상기 제2 절연막의 제1 부분을 남기는 단계는 상기 제1 절연막을 식각하여 상기 게이트선의 일부를 드러내는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050004272A KR101090256B1 (ko) | 2005-01-17 | 2005-01-17 | 광마스크 및 이를 이용한 박막 트랜지스터 표시판의 제조방법 |
| TW094144180A TWI368327B (en) | 2005-01-17 | 2005-12-14 | Optical mask and manufacturing method of thin film transistor array panel using the optical mask |
| CN2005101320046A CN1808266B (zh) | 2005-01-17 | 2005-12-16 | 光掩模和采用该光掩模的薄膜晶体管阵列面板的制造方法 |
| US11/313,150 US7371592B2 (en) | 2005-01-17 | 2005-12-19 | Manufacturing method of thin film transistor array panel using an optical mask |
| JP2006009027A JP4898229B2 (ja) | 2005-01-17 | 2006-01-17 | 光マスク、及びそれを用いた薄膜トランジスタ表示パネルの製造方法 |
| US12/105,918 US20080199788A1 (en) | 2005-01-17 | 2008-04-18 | Manufacturing method of thin film transistor array panel using an optical mask |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050004272A KR101090256B1 (ko) | 2005-01-17 | 2005-01-17 | 광마스크 및 이를 이용한 박막 트랜지스터 표시판의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060084020A true KR20060084020A (ko) | 2006-07-21 |
| KR101090256B1 KR101090256B1 (ko) | 2011-12-06 |
Family
ID=36840229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050004272A KR101090256B1 (ko) | 2005-01-17 | 2005-01-17 | 광마스크 및 이를 이용한 박막 트랜지스터 표시판의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR101090256B1 (ko) |
| CN (1) | CN1808266B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104062843A (zh) * | 2014-07-18 | 2014-09-24 | 深圳市华星光电技术有限公司 | 一种掩膜板、阵列基板制作方法及阵列基板 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100922802B1 (ko) | 2006-12-29 | 2009-10-21 | 엘지디스플레이 주식회사 | Ｔｆｔ 어레이 기판 및 그 제조방법 |
| CN108761858B (zh) * | 2018-05-21 | 2020-11-27 | 南京中电熊猫液晶显示科技有限公司 | 一种掩膜版及液晶面板不良品再利用的方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335151B1 (en) * | 1999-06-18 | 2002-01-01 | International Business Machines Corporation | Micro-surface fabrication process |
| JP2003173015A (ja) * | 2001-09-28 | 2003-06-20 | Hoya Corp | グレートーンマスクの製造方法 |
| TW552467B (en) * | 2002-03-22 | 2003-09-11 | Ind Tech Res Inst | Manufacturing method of a diffusive direct reflector using gray-tone exposure |
-
2005
- 2005-01-17 KR KR1020050004272A patent/KR101090256B1/ko active IP Right Grant
- 2005-12-16 CN CN2005101320046A patent/CN1808266B/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104062843A (zh) * | 2014-07-18 | 2014-09-24 | 深圳市华星光电技术有限公司 | 一种掩膜板、阵列基板制作方法及阵列基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1808266B (zh) | 2010-10-06 |
| CN1808266A (zh) | 2006-07-26 |
| KR101090256B1 (ko) | 2011-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101112538B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| JP4888629B2 (ja) | 薄膜トランジスタ表示板の製造方法 | |
| KR101219041B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| JP4898229B2 (ja) | 光マスク、及びそれを用いた薄膜トランジスタ表示パネルの製造方法 | |
| KR101090257B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20070039274A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR20060016920A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR101090249B1 (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR20060083247A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR101209045B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR101090256B1 (ko) | 광마스크 및 이를 이용한 박막 트랜지스터 표시판의 제조방법 | |
| KR101160823B1 (ko) | 박막 트랜지스터 표시판과 그 제조 방법 | |
| KR20060089526A (ko) | 박막 트랜지스터 표시판과 그 제조 방법 | |
| KR101112550B1 (ko) | 광마스크 및 이를 이용한 박막 트랜지스터 표시판의 제조방법 | |
| KR101046925B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20060060334A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| KR100997969B1 (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| KR20060016925A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20060081164A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20070048412A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20060068304A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR20060070338A (ko) | 박막 트랜지스터 표시판 | |
| KR20060058967A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR20050093881A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR20070000637A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20141030 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20151030 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20171101 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20181101 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20191028 Year of fee payment: 9 |