KR20060068304A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 제1 절연막을 형성하는 단계, 상기 제1 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 저항성 접촉 부재를 형성하는 단계, 상기 저항성 접촉 부재 위에 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계, 상기 데이터선 및 드레인 전극 위에 제2 절연막을 증착하는 단계, 상기 제2 절연막 위에 제1 감광막을 형성하는 단계, 상기 제1 감광막 위에 제2 감광막을 형성하는 단계, 상기 제2 감광막 및 제1 감광막을 마스크로 하여 상기 보호막 및 상기 게이트 절연막을 식각함으로써 상기 드레인 전극의 적어도 일부를 드러내는 보호막을 형성하는 단계, 투명 도전막을 증착하는 단계, 그리고 상기 제2 감광막 및 상기 제1 감광막을 제거하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고, 상기 제1 감광막의 현상 속도는 상기 제2 감광막의 현상 속도와 다르다.
박막트랜지스터표시판, 슬릿, 마스크, 언더컷, 감광막, 현상속도, 측벽, 단차, 언더컷

Description

박막 트랜지스터 표시판의 제조 방법{MANUFACTURING METHOD OF THIN FILM TRNANSISTOR ARRAY PANEL}
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa' 선 및 IIb-IIb' 선을 따라 잘라 도시한 단면도이다.
도 3, 도 6 및 도 9는 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다.
도 4a 및 도 4b는 각각 도 3의 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도이다.
도 5a 및 도 5b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도로서 도 4a 및 도 4b 다음 단계에서의 도면이다.
도 7a 및 도 7b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 잘라 도시한 단면도이다.
도 8a 및 도 8b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 잘라 도시한 단면도로서 도 7a 및 도 7b 다음 단계에서의 도 면이다.
도 10a 및 도 10b는 각각 도 9에 도시한 박막 트랜지스터 표시판을 Xa-Xa' 선 및 Xb-Xb' 선을 따라 잘라 도시한 단면도이다.
도 11a 및 도 11b는 각각 도 9에 도시한 박막 트랜지스터 표시판을 Xa-Xa' 선 및 Xb-Xb' 선을 따라 잘라 도시한 단면도로서 도 10a 및 도 10b 다음 단계에서의 도면이다.
도 12 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 13a 및 도 13b는 각각 도 12의 박막 트랜지스터 표시판을 XIIIa-XIIIa' 선 및 XIIIb-XIIIb' 선을 따라 잘라 도시한 단면도이다.
도 14, 도 17 및 도 20은 각각 도 12 내지 도 13b에 도시한 박막 트랜지스터 표시판을 본 발명의 다른 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다.
도 15a 및 도 15b는 각각 도 14의 박막 트랜지스터 표시판을 XVa-XVa' 선 및 XVb-XVb' 선을 따라 잘라 도시한 단면도이다.
도 16a 및 도 16b는 각각 도 14에 도시한 박막 트랜지스터 표시판을 XVa-XVa' 선 및 XVb-XVb' 선을 따라 잘라 도시한 단면도로서 도 15a 및 도 15b 다음 단계에서의 도면이다.
도 18a 및 도 18b는 각각 도 17의 박막 트랜지스터 표시판을 XVIIIa-XVIIIa' 선 및 XVIIIb-XVIIIb' 선을 따라 잘라 도시한 단면도이다.
도 19a 및 도 19b는 각각 도 17의 박막 트랜지스터 표시판을 XVIIIa-XVIIIa' 선 및 XVIIIb-XVIIIb' 선을 따라 잘라 도시한 단면도로서 도 18a 및 도 18b 다음 단계에서의 도면이다.
도 21a 및 도 21b는 각각 도 20에 도시한 박막 트랜지스터 표시판을 XXIa-XXIa' 선 및 XXIb-XXIb' 선을 따라 잘라 도시한 단면도이다.
도 22a 및 도 22b는 각각 도 20에 도시한 박막 트랜지스터 표시판을 XXIa-XXIa' 선 및 XXIb-XXIb' 선을 따라 잘라 도시한 단면도로서 도 21a 및 도 21b 다음 단계에서의 도면이다.
도 23a 및 도 23b는 도 22a 및 도 22b 다음 단계에서의 도면이다.
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
박막 트랜지스터 표시판(thin film transistor, TFT)은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로 사용된다.
박막 트랜지스터 표시판은 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선이 형성되어 있고, 게이트선과 데이터선에 연결되어 있는 박막 트랜지스터 및 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
박막 트랜지스터는 게이트선을 통하여 전달되는 게이트 신호에 따라 데이터 선을 통하여 화소 전극에 전달되는 데이터 신호를 제어하는 스위칭 소자로서, 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다.
그런데 이러한 박막 트랜지스터 표시판을 제조하기 위해서는 여러 번의 사진 식각 공정이 소요된다. 각 사진 식각 공정은 복잡한 여러 세부 공정들을 포함하고 있어서 사진 식각 공정의 횟수가 박막 트랜지스터 표시판 제조 공정의 소요 시간과 비용을 좌우한다.
본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터 표시판의 제조 공정을 간소화하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 감광막에 언더컷을 발생시켜 투명 도전막의 리프트 오프를 용이하게 하는 것이다.
이러한 기술적 과제를 해결하기 위한 본 발명의 한 특징에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 제1 절연막을 형성하는 단계, 상기 제1 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 저항성 접촉 부재를 형성하는 단계, 상기 저항성 접촉 부재 위에 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계, 상기 데이터선 및 드레인 전극 위에 제2 절연막을 증착하는 단계, 상기 제2 절연막 위에 제1 감광막을 형성하는 단계, 상기 제1 감광막 위에 제2 감광막을 형성하는 단계, 상기 제2 감광막 및 제1 감광막을 마스크로 하여 상기 보호막 및 상기 게이트 절연막을 식각함으로써 상기 드레인 전극의 적어도 일부를 드러내는 보호막을 형성하는 단계, 투명 도전막을 증착하는 단계, 그리고 상기 제2 감광막 및 상기 제1 감광막을 제거하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고, 상기 제1 감광막의 현상 속도는 상기 제2 감광막의 현상 속도와 다르다.
이때, 상기 제1 감광막의 현상 속도가 상기 제2 감광막의 현상 속도보다 빠른 것이 좋다. 또한 상기 제1 감광막의 두께는 상기 제2 감광막의 두께보다 얇은 것이 바람직하다.
상기 보호막을 형성하는 단계는 상기 데이터선의 일부과 상기 게이트선의 일부를 드러낼 수 있다.
상기 제2 감광막 및 상기 제1 감광막은 차광 영역 및 투과 영역을 가지는 광마스크를 사용하여 형성하는 것이 바람직하다.
상기 보호막을 형성하는 단계는 상기 기판의 적어도 일부를 드러낼 수 있다.
이때, 상기 제2 감광막 및 상기 제1 감광막은 차광 영역, 반투과 영역 및 투과 영역을 가지는 광마스크를 사용하여 형성하는 것이 좋다.
상기 박막 트랜지스터 표시판의 제조 방법은 유지 전극선을 형성하는 단계를 더 포함하고, 상기 유지 전극선은 상기 게이트선과 같은 층에 위치할 수 있다.
상기 유지 전극선의 일부는 상기 드레인 전극의 일부와 중첩되어 있는 것이 바람직하다.
상기 반도체층 형성 단계와 상기 데이터선 및 상기 드레인 전극 형성 단계는 상기 게이트선 위에 게이트 절연막, 진성 비정질 규소층, 불순물 비정질 규소층, 데이터 도전층을 차례로 증착하는 단계, 상기 데이터 도전층 위에 위치에 따라 두께가 상이한 감광막을 형성하는 단계, 그리고 상기 감광막을 마스크로 하여 상기 데이터 도전층, 상기 불순물 비정질 규소층 및 상기 진성 비정질 규소층을 선택적으로 식각하여 상기 데이터선 및 상기 드레인 전극과 상기 저항성 접촉 부재를 형성하는 단계를 포함할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 첨부한 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 내지 도 2b를 참고로 하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa' 선 및 IIb-IIb' 선을 따라 잘라 도시한 단면도의 한 예이다.
도 1 내지 도 2b에 도시한 바와 같이, 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 주로 가로 방향으로 뻗어 있고 게이트 신호를 전달하며, 다른 층 또는 외부 장치와의 접속을 위하여 면적이 넓은 끝 부분을 가지고 있다. 각 게이트선(121)의 일부는 아래 위로로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다.
게이트선(121)은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 및 구리(Cu)나 구리 합금 등 구리 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루어진 도전막을 포함한다. 그러나 게이트선(121)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다층막 구조를 가질 수도 있다. 이 경우 한 도전막은 게이트선(121)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속 또는 구리 계열 금속으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴, 티타늄, 탄탈륨 또는 이들의 합금 등으로 이루어진다. 비저항이 낮은 도전막이 상부에 오고 접촉 특성이 우수한 도전막이 하부에 오는 구조로는 크롬 하부막과 알루미늄-네오디뮴(Nd) 합금의 상부막을 들 수 있고, 그 반대인 예로는 알루미늄-네오디뮴 하부막과 몰리브덴 상부막을 들 수 있다.
게이트선(121)의 측면은 기판(110)의 표면에 대하여 경사져 있으며, 그 경사각은 약 30-80° 범위이다.
게이트선(121)위에 질화규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(projection)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.
반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 경사각은 30-80°이다.
저항성 접촉 부재(161, 165) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터 전압을 전달하는 데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 다른 층 또는 외부 장치와의 접속을 위하여 면적이 넓은 끝 부분을 가지고 있다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 각 드레인 전극(175)은 다른 층과의 접속을 위하여 면적이 넓은 한 쪽 끝 부분(177)과 선형인 다른 쪽 끝 부분을 가지고 있으며, 각 소스 전극(173)은 드레인 전극(175)의 다른 쪽 끝 부분을 일부 둘러싸도록 굽어 있다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171) 및 드레인 전극(175)은 크롬, 티타늄, 탄탈륨, 몰리브덴 따위의 내화성 금속(refractory metal) 또는 이들의 합금으로 이루어질 수 있으며, 이들 또한 은 계열 금속 또는 알루미늄 계열 금속 따위로 이루어진 도전막과 크롬, 티타늄, 탄탈륨, 몰리브덴 및 이들의 합금 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수 있다.
데이터선(171)과 드레인 전극(175)의 측면 역시 경사져 있으며, 경사각은 수평면에 대하여 약 30-80° 범위이다.
저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선 (171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
선형 반도체(151)는 데이터선(171)과 드레인 전극(175) 및 그 아래의 저항성 접촉 부재(161, 165)와 거의 동일한 모양을 가진다. 그러나 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있다.
게이트선(121), 데이터선(171) 및 노출된 반도체(154) 부분 전체와 드레인 전극(175) 위에는 질화규소 따위의 무기물로 이루어진 보호막(passivation layer)(180)이 형성되어 있다. 그러나 보호막(180)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질이나, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전 상수가 약 4.0 이하인 저유전율 절연 물질로 이루어질 수도 있으며, 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다.
보호막(180)은 데이터선(171)의 끝 부분을 드러내는 복수의 접촉 구멍(contact hole)(182)을 가지고 있다. 또한 게이트 절연막(140)과 함께 보호막(180)은 게이트선(121)의 끝 부분을 드러내는 복수의 접촉 구멍(181)과 대략 게이트선(121)과 데이터선(171)으로 둘러싸인 영역에 복수의 개구부(187)를 가지고 있다.
개구부(187)는 드레인 전극(175)의 일부를 드러내고 있으며 개구부(187)의 게이트 절연막(140) 부분 또한 제거되어 기판(110)을 드러내고 있다. 따라서 데이 터선(171)과 드레인 전극(175)의 하부를 제외하면, 게이트 절연막(140)은 보호막(180)과 실질적으로 동일한 평면 모양을 가진다.
보호막(180)의 개구부(187)에는 IZO, ITO 또는 a-ITO(비정질 ITO) 따위의 투명한 도전체 또는 반사성 금속으로 이루어진 복수의 화소 전극(pixel electrode)(190)이 형성되어 있고, 접촉 구멍(181, 182)에는 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다. 이때, 화소 전극(190)과 접촉 보조 부재(81, 82)의 경계는 보호막 (180)의 경계와 실질적으로 일치한다.
화소 전극(190)은 개구부(187)를 통하여 노출된 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층의 액정 분자들을 재배열시킨다.
또한 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage capacitor)라 한다. 유지 축전기는 화소 전극(190)과 이에 인접한 다른 게이트선(121)[이를 전단 게이트선(previous gate line)이라 함]이나 별도로 형성된 유지 전극 등의 중첩 등으로 만들어진다. 유지 전극은 게이트선(121)과 동일한 층으로 만들어지며 게이트선(121)과 분리되어 공통 전압 등의 전압을 인가 받는다. 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위해서 중첩 부분의 면적을 크게 하거나 화소 전극(190)과 연결되고 전단 게이트선 또는 유지 전극과 중첩되는 도전체를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 할 수 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분 및 데이터선(171)의 끝 부분과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121)의 끝 부분 및 데이터선(171)의 끝 부분과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
그러면, 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에서 대하여 도 3 내지 도 11b와 앞서의 도 1 내지 도 2b를 참고로 하여 상세히 설명한다.
도 3, 도 6 및 도 9는 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고, 도 4a 및 도 4b는 각각 도 3의 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도이다. 도 5a 및 도 5b는 각각 도 3에 도시한 박막 트랜지스터 표시판을 IVa-IVa' 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도로서 도 4a 및 도 4b 다음 단계에서의 도면이며, 도 7a 및 도 7b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 잘라 도시한 단면도이다. 또한, 도 8a 및 도 8b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa' 선 및 VIIb-VIIb' 선을 따라 잘라 도시한 단 면도로서 도 7a 및 도 7b 다음 단계에서의 도면이고, 도 10a 및 도 10b는 각각 도 9에 도시한 박막 트랜지스터 표시판을 Xa-Xa' 선 및 Xb-Xb' 선을 따라 잘라 도시한 단면도이다. 또한 도 11a 및 도 11b는 각각 도 9에 도시한 박막 트랜지스터 표시판을 Xa-Xa' 선 및 Xb-Xb' 선을 따라 잘라 도시한 단면도로서 도 10a 및 도 10b 다음 단계에서의 도면이다.
먼저, 도 3 내지 4b에 도시한 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 금속 따위의 도전체층을 스퍼터링 따위의 방법으로 1,000 Å 내지 3,000 Å의 두께로 증착하고 사진 식각하여 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)을 형성한다.
다음, 도 5a 및 도 5b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)을 화학 기상 증착법(CVD) 등으로 연속하여 적층한다. 게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 약 250~400℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다. 이어 금속 따위의 도전체층(170)을 스퍼터링 등의 방법으로 소정의 두께로 증착한 다음 그 위에 감광막(70)을 1 μm 내지 2 μm의 두께로 도포한다.
그 후, 광마스크(도시하지 않음)를 통하여 감광막(70)에 빛을 조사한 후 현상한다. 현상된 감광막의 두께는 위치에 따라 다른데, 도 5a 및 도 5b에서 감광막(70)은 두께가 점점 작아지는 제1 내지 제3 부분으로 이루어진다. 영역(A)(이하 배선 영역이라 함)에 위치한 제1 부분과 영역(B)(이하 채널 영역이라 함)에 위치한 제2 부분은 각각 도면 부호 72와 74로 나타내었고 영역(C)(이하 기타 영역이라 함) 에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 제3 부분이 0의 두께를 가지고 있어 아래의 도전체층(170)이 드러나 있기 때문이다. 제1 부분(72)과 제2 부분(74)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(74)의 두께를 제1 부분(72)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투과 영역(light transmitting area)과 차광 영역(light blocking area)뿐 아니라 반투과 영역(translucent area)을 두는 것이 그 예이다. 반투과 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투과 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
적절한 공정 조건을 주면 감광막(72, 74)의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 도 6 내지 도 7b에 도시한 바와 같은 복수의 소스 전극(173)을 포함하는 복수의 데이터선(171) 및 확장부(177)를 포함하는 복수의 드레인 전극(175)을 형성하고 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부 재(165), 그리고 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151)를 형성한다.
설명의 편의상, 배선 영역(A)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제1 부분이라 하고, 채널 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제2 부분이라 하고, 기타 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제3 부분이라 하자.
이러한 구조를 형성하는 순서의 한 예는 다음과 같다.
(1) 기타 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분 제거,
(2) 채널 영역(B)에 위치한 감광막의 제2 부분(74) 제거,
(3) 채널 영역(B)에 위치한 도전체층(170) 및 불순물 비정질 규소층(160)의 제2 부분 제거, 그리고
(4) 배선 영역(A)에 위치한 감광막의 제1 부분(72) 제거.
이러한 순서의 다른 예는 다음과 같다.
(1) 기타 영역(C)에 위치한 도전체층(170)의 제3 부분 제거,
(2) 채널 영역(B)에 위치한 감광막의 제2 부분(74) 제거,
(3) 기타 영역(C)에 위치한 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분 제거,
(4) 채널 영역(B)에 위치한 도전체층(170)의 제2 부분 제거,
(5) 배선 영역(A)에 위치한 감광막의 제1 부분(72) 제거, 그리고
(6) 채널 영역(B)에 위치한 불순물 비정질 규소층(160)의 제2 부분 제거.
감광막의 제2 부분(74)을 제거할 때 감광막의 제1 부분(72)의 두께가 줄겠지만, 감광막의 제2 부분(74)의 두께가 감광막의 제1 부분(72)보다 얇기 때문에, 하부층이 제거되거나 식각되는 것을 방지하는 제1 부분(72)이 제거되지는 않는다.
적절한 식각 조건을 선택하면, 감광막의 제3 부분 아래의 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150) 부분과 감광막의 제2 부분(74)을 동시에 제거할 수 있다. 이와 유사하게, 감광막의 제2 부분(74) 아래의 불순물 비정질 규소층(160) 부분과 감광막의 제1 부분(72)을 동시에 제거할 수 있다.
도전체층(170)의 표면에 감광막 찌꺼기가 남아 있으면 애싱(ashing)을 통하여 제거한다.
이어 도 8a 및 도 8b에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175) 위에 보호막(180)을 적층한 다음, 그 위에 하부 감광막(40p)과 상부 감광막(40q)을 차례로 도포하고 그 위에 광마스크(50)를 정렬한다. 이때, 하부 감광막(40p)의 현상 속도와 상부 감광막(40q)의 현상 속도를 서로 다르다. 즉, 하부 감광막(40p)의 현상 속도가 상부 감광막(40q)의 현상 속도보다 빠르다.
광마스크(50)는 투명한 기판(51)과 그 위의 불투명한 차광층(52)으로 이루어지며, 차광층(52)의 폭이 일정 폭 이상 없는 투과 영역(C)과 소정 폭 이상 차광층(52)이 있는 차광 영역(A)을 포함한다.
투과 영역(C)은 게이트선(121)과 데이터선(171)으로 둘러싸인 영역과 게이트 선(121)의 끝 부분 및 데이터선(171)의 끝 부분(171과 마주보며 그 외의 부분은 차광 영역(A)과 마주본다. 도 8a 및 도 8b에서 빗금친 부분은 투과 영역(C)과 마주보고 있어 빛에 노출되는 부분이고 나머지 부분은 차광 영역(A)과 마주하여 빛에 노출되지 않는 부분을 나타낸다.
이러한 광마스크(50)를 통하여 감광막(40p, 40q)에 빛을 조사한 후 현상하면, 도 9 내지 도 10b에 도시한 바와 같이, 빛에 노출되지 않은 감광막 부분(41p, 41q)이 남는다.
이미 설명한 바와 같이, 하부 감광막(40p)의 현상 속도가 상부 감광막(40q)의 현상 속도보다 빠르기 때문에, 상부 감광막 부분(41q) 아래의 하부 감광막 부분(41p)이 언더컷되어 상부 감광막 부분(41q) 안쪽으로 들어가게 된다.
남은 감광막 부분(41p, 41q)을 식각 마스크로 보호막(180)을 식각하여 드레인 전극(175)의 일부를 드러내는 개구부(187) 및 데이터선(171)의 끝 부분을 드러내는 접촉 구멍(181, 182)을 가지는 보호막(180)을 형성한다. 다음, 드러난 게이트 절연막(140) 부분을 식각하여 접촉 구멍(181)을 형성하고 기판(110)의 일부를 드러낸다.
이어 도 11a 및 도 11b에 도시한 바와 같이, IZO, ITO 또는 a-ITO막을 스퍼터링 따위로 적층하여 투명 도전막(90)을 형성한다. IZO의 경우 표적으로는 일본 이데미츠(Idemitsu)사의 IDIXO(indium x-metal oxide)라는 상품을 사용할 수 있고, In2O3 및 ZnO를 포함하며, 인듐과 아연의 총량에서 아연이 차지하는 함유량은 약 15-20 atomic% 범위인 것이 바람직하다. 또한, IZO의 스퍼터링 온도는 250℃ 이하인 것이 다른 도전체와의 접촉 저항을 최소화하기 위해 바람직하다.
이때, 투명 도전막(90)은 보호막(180) 위에 위치하는 제1 부분(91)과 그 외의 곳에 위치하는 제2 부분(92)으로 이루어지는데 감광막 부분(41p, 41q)과 기타 부분의 단차가 심하고, 이에 더하여 상부 감광막 부분(41q) 하부에 발생하는 언더컷으로 인하여 투명 도전막(90)의 제1 부분(91)과 제2 부분(92)이 서로 적어도 일부분에서 쉽게 분리되어 틈이 생기고 이에 따라 감광막 부분(41p, 41q)의 측면이 적어도 일부분 노출된다.
이어 기판(110)을 감광막 용제에 담그면 용제는 남은 감광막 부분(41p, 41q)의 노출된 측면을 통하여 감광막 부분(41p, 41q)으로 침투하고 이에 따라 감광막 부분(41p, 41q)이 제거된다. 이때, 남은 감광막 부분(41q) 위에 위치하는 투명 도전막(90)의 제1 부분(91) 또한 리프트-오프(lift-off) 방식으로 감광막 부분(41q)과 함께 떨어져 나가므로, 결국 투명 도전막(90)의 제2 부분(92)만이 남게 되며 이들은 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 이룬다(도1 내지 도2b 참조).
이처럼, 본 실시예에서는 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165) 및 반도체(151)를 하나의 사진 공정으로 형성하고, 화소 전극(190) 및 접촉 보조 부재(82)를 형성하기 위한 별도의 사진 공정을 생략하여 전체 공정을 간소화한다.
또한, 서로 현상 속도가 상이한 하부 감광막(40p)과 상부 감광막(40q)인 두 개의 감광막을 이용하여 상부 감광막(40q) 하부에 언더컷을 유발하므로, 투명 도전막(90)의 제1 부분(91)과 제2 부분(92)의 끊김이 더욱 용이해지고, 이를 위해 감광막 하부에 언더컷을 유발하기 위한 별도의 식각 공정이 불필요하다.
다음 도 12 내지 도 23b를 참고로 하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 12 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 13a 및 도 13b는 각각 도 12의 박막 트랜지스터 표시판을 XIIIa-XIIIa' 선 및 XIIIb-XIIIb' 선을 따라 잘라 도시한 단면도이다. 도 14, 도 17 및 도 20은 각각 도 12 내지 도 13b에 도시한 박막 트랜지스터 표시판을 본 발명의 다른 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다. 도 15a 및 도 15b는 각각 도 14의 박막 트랜지스터 표시판을 XVa-XVa' 선 및 XVb-XVb' 선을 따라 잘라 도시한 단면도이고, 도 16a 및 도 16b는 각각 도 14에 도시한 박막 트랜지스터 표시판을 XVa-XVa' 선 및 XVb-XVb' 선을 따라 잘라 도시한 단면도로서 도 15a 및 도 15b 다음 단계에서의 도면이다. 또한 도 18a 및 도 18b는 각각 도 17의 박막 트랜지스터 표시판을 XVIIIa-XVIIIa' 선 및 XVIIIb-XVIIIb' 선을 따라 잘라 도시한 단면도이고, 도 19a 및 도 19b는 각각 도 17의 박막 트랜지스터 표시판을 XVIIIa-XVIIIa' 선 및 XVIIIb-XVIIIb' 선을 따라 잘라 도시한 단면도로서 도 18a 및 도 18b 다음 단계에서의 도면이다. 도 21a 및 도 21b는 각각 도 20에 도시한 박막 트랜지스터 표시판을 XXIa-XXIa' 선 및 XXIb-XXIb' 선을 따라 잘라 도시한 단면도이고, 도 22a 및 도 22b는 각각 도 20에 도시한 박막 트랜지스터 표시판을 XXIa-XXIa' 선 및 XXIb-XXIb' 선을 따라 잘라 도시한 단면도로서 도 21a 및 도 21b 다음 단계에서의 도면이며, 도 23a 및 도 23b는 도 22a 및 도 22b 다음 단계에서의 도면이다.
도 12 내지 도 13b를 참고로 하면, 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판의 층상 구조와 거의 동일하다. 즉, 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)이 기판(110) 위에 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151), 복수의 돌출부(163)를 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165)가 차례로 형성되어 있다. 복수의 소스 전극(173)을 가지는 복수의 데이터선(171)과 복수의 드레인 전극(175)이 저항성 접촉 부재(161, 165) 위에 형성되어 있고, 보호막(180)이 그 위에 형성되어 있다. 보호막(180)에는 복수의 접촉 구멍(181, 182)이 형성되어 있으며, 접촉 구멍(181, 182)에는 각각 화소 전극(190) 및 접촉 보조 부재(81, 82)가 형성되어 있다.
그러나 도 1 내지 도 2b의 박막 트랜지스터 표시판과는 달리, 기판(110) 위에는 게이트선(121)과 동일한 층으로 이루어진 유지 전극선(131)이 형성되어 있으며, 이 유지 전극선(131)은 폭이 아래 위로 확장되어 있고 화소 전극(190)과 중첩하는 확장부(137)를 가지고 있다. 드레인 전극(175) 확장부(177)의 일부는 게이트 절연막(140)을 사이에 두고 유지 전극선(131)과 중첩되어 있고, 보호막(180)에는 또한 화소 전극(190)과 드레인 전극(175)의 확장부(177)를 연결하기 위한 접촉 구멍(185)이 형성되어 있다. 또한 화소 전극(190)의 일부는 게이트선(121)의 일부 및 데이터선(171)의 일부와 중첩되어 있다.
또한 화소 전극(190) 아래에는 보호막(180)과 게이트 절연막(140)이 형성되어 있고, 접촉 구멍(181, 182, 185)에 형성된 접촉 보조부재(81, 82)의 일부는 보호막(180) 위에 형성되어 있다.
이러한 박막 트랜지스터 표시판을 제조하는 방법은 도 1 내지 도 11b에 도시한 것과 일부 유사하다. 즉, 복수의 소스 전극(173)을 포함하는 복수의 데이터선(171) 및 확장부(177)를 포함하는 복수의 드레인 전극(175)을 형성하고 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165), 그리고 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151)를 형성하는 제조 방법인 도 12 내지 도 18은 도 1 내지 도 7b와 같다.
다음, 도 19a 및 도 19b에 도시한 바와 같이, 보호막(180) 위에 하부 감광막(40p)과 상부 감광막(40q)을 차례로 형성한 그 위에 광마스크(50)를 정렬한다. 이때 광마스크(50)는 이미 설명한 바와 같이 차광 영역(A)과 투과 영역(C) 이외에 차광층(52)의 폭 또는 간격이 소정 값 이하인 슬릿형 반투과 영역(B)을 포함한다.
이 반투과 영역(C)은 접촉 구멍(185)을 제외한 화소 영역 및 접촉 구멍(81, 82) 주변과 마주본다. 이미 설명한 바와 같이, 하부 감광막(40p)의 현상 속도는 상부 감광막(40q)의 현상 속도보다 빠르다. 또한 상부 감광막(40q)의 두께는 하부 감광막(40p)의 두께보다 훨씬 두껍다.
다음, 도 20 내지 도 21b에 도시한 바와 같이, 이러한 광마스크(50)를 통하여 감광막(40p, 40q)에 빛을 조사한 후 현상하면, 접촉 구멍(185, 181, 182)이 형 성되는 부분의 상부 감광막(40q)과 하부 감광막(40p) 모두, 접촉 구멍(181, 182) 주변의 상부 감광막(40q) 일부 및 화소 영역의 상부 감광막(40q) 일부가 없어진다. 도 19a 및 도 19b에서 빗금친 부분은 광마스크(50)가 빛에 노출될 때 없어지는 부분을 나타낸다. 다음, 남은 감광막(41p, 41q, 42q)을 마스크로 하여 노출된 보호막(180) 부분 및 게이트 절연막(140) 부분을 제거하여 접촉 구멍(181, 182, 185)을 완성한다.
이미 설명한 바와 같이, 하부 감광막(40p)의 현상 속도가 상부 감광막(40q)의 현상 속도보다 빠르기 때문에, 남아 있는 상부 감광막(41q, 42q) 아래에 언더컷이 발생하여 접촉 구멍(181, 182, 185)의 측벽에 단차가 발생한다.
이어 도 22a 및 도 22b에 도시한 바와 같이, 남은 감광막 부분(41p, 41q, 42q)에 애싱 공정을 실시한다. 이때, 애싱 공정은 남은 감광막 부분(41p, 41q, 42q) 중 하부 감광막 부분(41p)과 상부 감광막 부분 일부(41q)가 제거될 때까지 행해진다. 결국 차광 영역(A)과 마주하고 있는 하부 감광막 부분(41p)과 상부 감광막 일부 부분(42q)이 남게 된다.
이에 도 23a 및 도 23b에 도시한 바와 같이, 남은 감광막 부분(41p, 41q)과 노출된 보호막(180) 및 일부 게이트선(121)과 데이터선(171) 그리고 노출된 드레인 전극(175) 위에 IZO 또는 ITO막을 스퍼터링으로 적층하여 투명 도전막(90)을 형성한 후, 감광막 부분(41p, 41q)을 리프트 오프 방식으로 제거한다(도 12 내지 도 13b).
이처럼, 본 실시예에서는 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165) 및 반도체(151)를 하나의 사진 공정으로 형성하고, 화소 전극(190) 및 접촉 보조 부재(82)를 형성하기 위한 별도의 사진 공정을 생략하여 전체 공정을 간소화한다.
또한, 서로 현상 속도가 상이한 하부 감광막(40p)과 상부 감광막(40q)인 두 개의 감광막을 이용하여 상부 감광막(40q) 하부에 언더컷을 유발하므로, 투명 도전막(90)의 제1 부분(91)과 제2 부분(92)의 끊김이 더욱 용이해지고, 이를 위해 감광막 하부에 언더컷을 유발하기 위한 별도의 식각 공정이 불필요하다.
이상에서 설명한 바와 같이 본 발명에 따르면 드레인 전극과 화소 전극을 연결하는 접촉구 및 화소 전극을 동시에 형성함으로써 화소 전극을 형성하기 위한 별도의 사진 식각 공정을 생략하여 전체 공정을 간소화할 수 있다. 따라서 박막 트랜지스터 표시판의 제조 시간과 비용이 줄어든다.
또한 현상 속도가 서로 다른 하부 감광막과 상부 감광막을 차례로 적층하여 이용하므로, 리프트 오프 되는 투명 도전막 부분과 남게 되는 투명 도전막 부분의 끊김을 용이하게 한다. 더욱이, 감광막 아래에 별도의 언더컷을 유발하기 위한 별도의 식각 공정 등이 필요 없으므로, 제조 시간과 제조 비용이 줄어든다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (11)

  1. 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선 위에 제1 절연막을 형성하는 단계,
    상기 제1 절연막 위에 반도체층을 형성하는 단계,
    상기 반도체층 위에 저항성 접촉 부재를 형성하는 단계,
    상기 저항성 접촉 부재 위에 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계,
    상기 데이터선 및 드레인 전극 위에 제2 절연막을 증착하는 단계,
    상기 제2 절연막 위에 제1 감광막을 형성하는 단계,
    상기 제1 감광막 위에 제2 감광막을 형성하는 단계,
    상기 제2 감광막 및 제1 감광막을 마스크로 하여 상기 보호막 및 상기 게이트 절연막을 식각함으로써 상기 드레인 전극의 적어도 일부를 드러내는 보호막을 형성하는 단계,
    투명 도전막을 증착하는 단계, 그리고
    상기 제2 감광막 및 상기 제1 감광막을 제거하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계
    를 포함하고,
    상기 제1 감광막의 현상 속도는 상기 제2 감광막의 현상 속도와 다른
    박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 제1 감광막의 현상 속도가 상기 제2 감광막의 현상 속도보다 빠른 박막 트랜지스터 표시판의 제조 방법.
  3. 제2항에서,
    상기 제1 감광막의 두께는 상기 제2 감광막의 두께보다 얇은 박막 트랜지스터 표시판의 제조 방법.
  4. 제3항에서,
    상기 보호막을 형성하는 단계는 상기 데이터선의 일부를 드러내는 박막 트랜지스터 표시판의 제조 방법.
  5. 제3항에서,
    상기 보호막을 형성하는 단계는 상기 게이트선의 일부를 드러내는 박막 트랜지스터 표시판의 제조 방법.
  6. 제1항에서,
    상기 제2 감광막 및 상기 제1 감광막은 차광 영역 및 투과 영역을 가지는 광마스크를 사용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제1항에서,
    상기 보호막을 형성하는 단계는 상기 기판의 적어도 일부를 드러내는 박막 트랜지스터 표시판의 제조 방법.
  8. 제7항에서,
    상기 제2 감광막 및 상기 제1 감광막은 차광 영역, 반투과 영역 및 투과 영역을 가지는 광마스크를 사용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제1항에서,
    유지 전극선을 형성하는 단계를 더 포함하고,
    상기 유지 전극선은 상기 게이트선과 같은 층에 위치하는
    박막 트랜지스터 표시판의 제조 방법.
  10. 제9항에서,
    상기 유지 전극선의 일부는 상기 드레인 전극의 일부와 중첩되어 있는 박막 트랜지스터 표시판의 제조 방법.
  11. 제1항에서,
    상기 반도체층 형성 단계와 상기 데이터선 및 상기 드레인 전극 형성 단계 는,
    상기 게이트선 위에 게이트 절연막, 진성 비정질 규소층, 불순물 비정질 규소층, 데이터 도전층을 차례로 증착하는 단계,
    상기 데이터 도전층 위에 위치에 따라 두께가 상이한 감광막을 형성하는 단계, 그리고
    상기 감광막을 마스크로 하여 상기 데이터 도전층, 상기 불순물 비정질 규소층 및 상기 진성 비정질 규소층을 선택적으로 식각하여 상기 데이터선 및 상기 드레인 전극과 상기 저항성 접촉 부재를 형성하는 단계
    를 포함하는
    박막 트랜지스터 표시판의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20200091446A (ko) * 2017-12-05 2020-07-30 선전 차이나 스타 옵토일렉트로닉스 세미컨덕터 디스플레이 테크놀로지 컴퍼니 리미티드 Ｔｆｔ 어레이 기판의 제조 방법 및 디스플레이 장치의 제조 방법

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JP2021501473A (ja) * 2017-12-05 2021-01-14 深▲せん▼市華星光電半導体顕示技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｉｓｐｌａｙ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ． Ｔｆｔアレイ基板の製造方法及びディスプレイ装置の製造方法

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