JP4895102B2 - 薄膜トランジスタ表示板 - Google Patents
薄膜トランジスタ表示板 Download PDFInfo
- Publication number
- JP4895102B2 JP4895102B2 JP2006161629A JP2006161629A JP4895102B2 JP 4895102 B2 JP4895102 B2 JP 4895102B2 JP 2006161629 A JP2006161629 A JP 2006161629A JP 2006161629 A JP2006161629 A JP 2006161629A JP 4895102 B2 JP4895102 B2 JP 4895102B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- drain electrode
- gate
- semiconductor
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000010409 thin film Substances 0.000 title claims description 71
- 239000010408 film Substances 0.000 claims description 130
- 239000004065 semiconductor Substances 0.000 claims description 97
- 230000001681 protective effect Effects 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 25
- 239000004020 conductor Substances 0.000 description 54
- 238000003860 storage Methods 0.000 description 43
- 229910021417 amorphous silicon Inorganic materials 0.000 description 41
- 229910052751 metal Inorganic materials 0.000 description 28
- 239000002184 metal Substances 0.000 description 28
- 238000000034 method Methods 0.000 description 27
- 239000003990 capacitor Substances 0.000 description 25
- 238000005530 etching Methods 0.000 description 18
- 239000012535 impurity Substances 0.000 description 16
- 239000004973 liquid crystal related substance Substances 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 12
- 238000001312 dry etching Methods 0.000 description 9
- 238000001259 photo etching Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000011651 chromium Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001182 Mo alloy Inorganic materials 0.000 description 1
- 229910000583 Nd alloy Inorganic materials 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005477 sputtering target Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
Description
薄膜トランジスタ表示板は、通常、絶縁基板と、その上に形成された、走査信号を伝達するゲート線及び画像信号を伝達するデータ線と、ゲート線及びデータ線と連結されている薄膜トランジスタと、薄膜トランジスタと連結されている画素電極と、ゲート線を覆って絶縁するゲート絶縁膜と、薄膜トランジスタ及びデータ線を覆って絶縁する保護膜などを含んで構成される。
薄膜トランジスタは、ゲート線の一部であるゲート電極、チャンネルを形成する半導体、データ線の一部であるソース電極及びドレイン電極、及びゲート絶縁膜及び保護膜などからなる。
薄膜トランジスタは、ゲート線を通じて伝達される走査信号によって、データ線を通じて伝達される画像信号を画素電極に伝達または遮断するスイッチング素子である。
ところが、フォトエッチング工程の回数が多いほど、製造工程が複雑で、製造費用が高い。
したがって、薄膜トランジスタ表示板の製造に必要なフォトエッチング工程の回数を減少させるための努力が行われている。
一方、薄膜トランジスタはターンオフ(off)された時に電流(漏洩電流)ができるだけ少ないのが好ましい。
しかし、素子そのものの特性や外部の要因によって漏洩電流が発生し、特に、本発明が対象とする液晶表示装置や有機EL表示装置の場合のように、薄膜トランジスタを構成する半導体層がバックライト光などの光を受ける場合には、光電子の発生によって漏洩電流が大きく増加し、回路の誤動作、即ち、表示装置としての誤表示に至る場合がある。
板は、絶縁基板、前記絶縁基板上に形成されていて、ゲート電極を含むゲート線、前記ゲート線上に形成されているゲート絶縁膜、前記ゲート絶縁膜上に形成されていて、突出部
を含む線状半導体、前記線状半導体上に形成されて前記ゲート線と交差して、ソース電極
を含むデータ線、前記線状半導体の突出部上に形成されているドレイン電極、前記データ
線及びドレイン電極上に形成されていて、前記ドレイン電極を露出する接触孔が形成され
ている保護膜、前記保護膜上に形成されていて、前記接触孔を通じて前記ドレイン電極と
連結されている画素電極を有し、前記線状半導体の前記データ線から離れて前記ドレイン
電極側に位置する部分は、前記ゲート電極を含むゲート線が占有する領域の内部に位置し、前記ドレイン電極は、前記半導体が占有する領域の内部に位置することを特徴とする。
しかし、本発明は多様な相違した形態に実現でき、ここで説明する実施例に限定されない。
明細書全体を通して類似した部分については、同一の図面符号を付けた。
層、膜、領域、板などの部分が他の部分の“上”にあるとする時、これは他の部分の“直接の上”にある場合だけでなく、その中間に他の部分がある場合も意味する。
反対に、ある部分が他の部分の“直接の上”にあるとする時、これはその中間に他の部分がない場合を意味する。
図1は本発明の第1の実施例による薄膜トランジスタ表示板の配置図であり、図2及び図3は各々図1のII−II線及びIII−III線による断面図である。
ゲート線の上部膜121qは、ゲート信号の遅延や電圧の降下を抑制できるように、比抵抗の低い金属、例えばアルミニウム(Al)やアルミニウム合金などのアルミニウム系金属からなる。
これとは異なって、下部膜121pは、他の物質、特にITO及びIZOとの物理的、化学的、電気的接触特性が優れている物質、例えばモリブデン(Mo)、モリブデン合金、クロム(Cr)、タンタル(Ta)、チタニウム(Ti)などからなる。
下部膜121p及び上部膜121qの組合わせの例としては、クロムの下部膜及びアルミニウム−ネオジム(Nd)合金の上部膜がある。
画素電極190及びゲート線121の重畳によって発生する保持容量が十分である場合には、維持電極線131は省略することができる。
この場合には、後述するストレージキャパシタ用導電体177も省略することができる。
ゲート絶縁膜140は、実際には、ゲート線121の直接の上及び維持電極線131の直接の上を含む絶縁基板110上に全面的に形成されている。
また、維持電極線131の一部を覆う島型半導体157も形成されている。
即ち、ゲート電極124を含むゲート線121の輪郭線が囲む領域内に線状半導体151の突出部154が位置する。
したがって、絶縁基板110の下から見れば、線状半導体151の突出部154はゲート電極124及びゲート線121に遮られて見えない。
線状抵抗性接触部材161は、さらに突出部163を含み、突出部163及び島型抵抗性接触部材165は対をなして線状半導体151の突出部154上に位置する。
一方、島型半導体157上には、島型抵抗性接触部材167が形成されている。
データ線171のほとんどは表示領域に位置するが、データ線171の拡張部179は周辺領域に位置する。
一対のソース電極173及びドレイン電極175は、互いに分離されていて、ゲート電極124に対して互いに反対側に位置する。
特に、ドレイン電極175は、線状半導体151の突出部154上に重畳して置かれている島型抵抗性接触部材165と実質的に同一の平面形状を有する。
したがって、線状半導体151の突出部154の輪郭線が囲む領域内にドレイン電極175が位置して、絶縁基板110の下から見れば、ドレイン電極175はゲート電極124及びゲート線121に遮られて見えない。
上部膜171q、173q、175q、177q、179q、は、信号の遅延や電圧の降下を抑制することができるように、比抵抗の低い金属、例えばアルミニウム系金属、銀系金属、銅系金属などからなり、下部膜171p、173p、175p、177p、179pは、モリブデン、クロム、タンタル、及びチタニウムなどの高融点金属(refractory metal)、またはこれらの合金からなるのが好ましい。
これらの組合わせの好ましい例としては、クロムまたはモリブデン(合金)の下部膜及びアルミニウム(合金)の上部膜があり、ドレイン電極175の上部膜175q及びデータ線171の拡張部179の上部膜179qの一部が除去されて、下部膜179p、175pが露出している。
しかし、データ線171、ドレイン電極175、及びストレージキャパシタ用導電体177は、前記のような多様な物質からなる単一膜により形成することができ、その他にも多様な金属または導電物質から形成することができる。
線状半導体151は、その突出部154の、ソース電極173及びドレイン電極175の間の部分(チャンネル部)をはじめとして、データ線171、その突出部173、及びドレイン電極175のいずれにも覆われずに露出した部分を含む。
一方、島型半導体157は、ストレージキャパシタ用導電体177の下部にある抵抗性接触部材167の下部に位置する。
また、保護膜180及びゲート絶縁膜140には、ゲート線121の拡張部129の下部膜129pを露出する複数の接触孔181が形成されている。
ストレージキャパシタは、画素電極190及び維持電極線131の重畳などによって構成され、画素電極190に連結されたストレージキャパシタ用導電体177を保護膜180の下に位置させて、維持電極線131との距離を短縮することによって、保持容量を増加させる。
接触補助部材81、82は、ゲート線121及びデータ線171の各拡張部129、179と外部装置との接続性を補完して、これらを保護する役割を果たす。
したがって、薄膜トランジスタがターンオフされた状態で光電子による漏洩電流が発生するのを防止することができる。
即ち、データ線171から離れてドレイン電極175側に位置する半導体は、ゲート電極124を含むゲート線121が占有する領域の内側に位置するように形成するのが好ましい。
図5及び図6は各々図4のVA−VA線及びVB−VB線による第1段階での断面図である。
図7及び図8は、各々図4のVA−VA線及びVB−VB線による、第2段階での断面図である。
図10及び図11は、各々図4のVA−VA線及びVB−VB線による、第3段階での断面図である。
図9は、第4段階での薄膜トランジスタ表示板の配置図であり、
図12及び図13、図14及び図15、図16及び図17は、各々、図9のVIIIA−VIIIA線及びVIIIB−VIIIB線による、第4、第5、第6段階での断面図である。
図18及び図19は、各々、図9のVIIIA−VIIIA線及びVIIIB−VIIIB線による、第7段階での断面図である。
上部金属膜は、Al−Nd合金などのアルミニウム系金属からなって、2,500Å程度の厚さであるのが好ましい。
Al−Ndスパッタリング標的は2atm%のNdを含むのが好ましい。
次に第3段階では、フォトマスクを介して感光膜210に光を照射した後で現像する。
現像された感光膜の厚さは、図10及び図11に示すように、位置によって異なるように形成する。
具体的には、感光膜パターン212、214のうちで薄膜トランジスタのチャンネル部(C)、即ちソース電極173及びドレイン電極175の間に位置する第1部分214は、データ線171、ソース電極173、ドレイン電極175、ストレージキャパシタ用導電体177、及び拡張部179が形成されるべき部分(A)に位置する第2部分より厚さを薄くして、残りの部分(B)の感光膜は全て除去する。
この時、チャンネル部(C)に残っている感光膜214の厚さと、部分(A)に残っている感光膜212の厚さの比は、後述するエッチング工程での工程条件によって異なるべきであり、第1部分214の厚さを第2部分212の厚さの1/2以下とするのが好ましい。
半透明領域には、スリットパターン、格子パターン、透過率が中間であるか、または厚さが中間である薄膜が形成される。
スリットパターンを適用する時には、スリットの幅やスリットの間隔がフォトエッチング工程に使用される露光器の分解能より小さいのが好ましい。
他の例としては、リフローが可能な感光膜を適用することができる。
即ち、透明領域及び遮光領域のみが形成されている通常のマスクにリフローが可能な感光膜パターンを形成した後、リフローさせて感光膜が残留しない領域に流れるようにすることによって、薄い部分を形成する。
この結果第6段階では、上記図10、図11において、部分(A)に位置する導電体層(データ金属層)及びその下部の膜はそのまま残っていて、チャンネル部(C)には真性非晶質シリコン層(半導体)だけが残っていなければならず、残りの部分(B)ではゲート絶縁膜140が露出しなければならない。
この過程では、乾式エッチング方法または湿式エッチング方法を全て適用することができ、この時、導電体はエッチングされて感光膜212、214はほとんどエッチングされない条件下で行うのが好ましい。
しかし、乾式エッチング方法の場合、導電体のみがエッチングされて感光膜212、214はエッチングされない条件を見つけるのが難しいので、感光膜パターン212、214も共にエッチングされる条件下で行うこともできる。
この場合には、湿式エッチング方法の場合より第1部分214の厚さを十分厚くして、この過程で第1部分214が完全に除去されて下部の導電体が露出することがないようにする。
この時、残った導電体178は、ソース電極173及びドレイン電極175が分離されないで連結されている点が、図1乃至図3と異なる。
この時、エッチングは、感光膜212、214、不純物非晶質シリコン層(抵抗性接触層)160、及び真性非晶質シリコン層(半導体)150が同時にエッチングされてゲート絶縁膜140はエッチングされない条件下で行うべきで、特に、感光膜212、214及び真性非晶質シリコン層(半導体)150に対するエッチング比がほぼ同一な条件で行うのが好ましい。
例えば、SF6及びHClの混合気体や、SF6及びO2の混合気体を使用すると、ほぼ同一な厚さに二つの膜をエッチングすることができる。
感光膜212、214及び真性非晶質シリコン層(半導体)150に対するエッチング比が同一である場合には、第1部分214の厚さは真性非晶質シリコン層(半導体)150及び不純物非晶質シリコン層(抵抗性接触層)160の厚さの和と同一であるか、それより小さくすべきである。
一方、(A)部分である第2部分212もエッチングされるので、厚さが薄くなる。
この時、エッチングは、ソース/ドレイン用導電体178及び抵抗性接触部材168の両方に対して乾式エッチング方法だけで行うことができ、ソース/ドレイン用導電体178に対しては湿式エッチング方法で、抵抗性接触部材168に対しては乾式エッチング方法で行うこともできる。
前者の場合、ソース/ドレイン用導電体178及び抵抗性接触部材168のエッチング選択比が大きい条件下でエッチングを行うのが好ましく、これは、エッチング選択比が大きくない場合には、エッチング終点を見つけるのが難しく、チャンネル部(C)に残る真性非晶質シリコン層(半導体)の厚さを調節するのが容易でないからである。
湿式エッチング方法及び乾式エッチング方法を交互に行う後者の場合には、湿式エッチングされるソース/ドレイン用導電体178の側面はエッチングされるが、乾式エッチングされる抵抗性接触部材168はほとんどエッチングされないので、階段形状に形成される。
ソース/ドレイン用導電体178及び抵抗性接触部材168をエッチングする時に使用するエッチング気体の例としては、CF4及びHClの混合気体やCF4及びO2の混合気体があり、CF4及びO2を使用すると、均一な厚さに線状半導体151の突出部154を残すことができる。
この時、図17に示したように、線状半導体151の突出部154の一部が除去されて厚さが薄くなることもあり、感光膜パターンの第2部分212がエッチングされてその下部の導電体層(データ金属層)が露出することのないように、感光膜パターンが十分厚いのが好ましいのはもちろんである。
しかし、第2部分212の除去は、チャンネル部(C)のソース/ドレイン用導電体178を除去した後に、その下の抵抗性接触部材168を除去する前に行われることもできる。
後者の場合には、一種類のエッチング方法のみを適用するので、工程が比較的簡便であるが、適切なエッチング条件を見つけるのが難しい。
反面、前者の場合には、エッチング条件を見つけるのは比較的やさしいが、工程が後者に比べて面倒である。
ところが、このような製造方法を適用する場合、導電体層(データ金属層)170から形成された部材171、173、175、177、179の下部には常に、真性非晶質シリコン層(半導体)150から形成された部材151、154、157が位置する。
一般に、真性非晶質シリコン層(半導体)がバックライトなどに曝露される場合、漏洩電流が増加して、薄膜トランジスタの信頼性が低下し、液晶表示装置の表示品質が低下する。
これに対して本実施例では、薄膜トランジスタを構成する真性非晶質シリコン層(半導体)151のうちのデータ線から離れてドレイン電極175側に位置する部分及びドレイン電極175が、ゲート電極124を含むゲート線121が占有する領域の内部に位置するように配置する。
図20は本発明の第2の実施例による薄膜トランジスタ表示板の配置図であり、図21は図20の薄膜トランジスタ表示板を製造する時に使用するフォトマスクのパターン図である。
部材163、161、165上には各々、ソース電極173、データ線171、及びドレイン電極175が形成され、それらの上には、保護膜(図示せず)が形成されている。
保護膜には、ドレイン電極175を露出する接触孔185が形成され、保護膜上には、接触孔185を通じてドレイン電極175と連結されている画素電極190が形成されている。
枝部191を除く画素電極190の他の部分は、ゲート電極124と重畳しない。
即ち、画素電極190及びゲート電極124が重畳する面積が広い場合、これらの間に形成される寄生静電容量が大きいので、ゲート電圧がオン電圧からオフ電圧に下がる時に、画素電極電圧も共に下がる現象(キックバック)が著しくなるので、これを防止するためである。
ここで、ドレイン電極用遮光パターン750及びスリットパターン751は、ゲート電極124を含むゲート線121が占有する領域の内側に配置される。
スリットパターン751は、上記実施例1の第3段階(図11)に触れたスリットパターンの第1の具体例であり、これにより、チャンネル部(C)に残す感光膜214の厚さを部分(A)(ソース電極173、ドレイン電極175に対応する領域)の感光膜212の厚さより薄くすることができる。
即ち、本スリットパターン751は、本実施例では上記のように、枝部191を備えた画素電極190(図20)と組み合わせて説明したが、この組み合わせに必ずしも限定されるものではない。
図22は本発明の第3の実施例による薄膜トランジスタ表示板の配置図であり、図23は図22の薄膜トランジスタ表示板を製造する時に使用するフォトマスクのパターン図である。
不純物非晶質シリコン層(抵抗性接触層)上には、データ線171及びドレイン電極175が形成され、データ線171及びドレイン電極175上には、保護膜(図示せず)が形成されている。
保護膜には、ドレイン電極175を露出する接触孔185が形成され、保護膜上には、接触孔185を通じてドレイン電極175に連結されている画素電極190が形成されている。
これにより、薄膜トランジスタのチャンネルの幅を十分に確保する。
ここで、ドレイン電極用遮光パターン750及びスリットパターン751は、ゲート電極124を含むゲート線121が占有する領域の内側に配置される。
図23のスリットパターン751は、上記実施例1の第3段階(図11)に触れたスリットパターンの第2の具体例であり、これにより、チャンネル部(C)に残す感光膜214の厚さを部分(A)(ソース電極173、ドレイン電極175に対応する領域)の感光膜212の厚さより薄くすることができる。
即ち、本スリットパターン751は、本実施例でも上記のように、枝部191を備えた画素電極190(図22)と組み合わせて説明したが、この組み合わせに必ずしも限定されるものではない。
図24は本発明の第4の実施例による薄膜トランジスタ表示板の配置図であり、図25は図24のXVIII−XVIII線による断面図である。
島型抵抗性接触部材165上には、ソース電極173a、173bを含むデータ線171及びドレイン電極175が形成されていて、データ線171及びドレイン電極175上には、保護膜180が形成されている。
保護膜180には、ドレイン電極175を露出する接触孔185が形成され、保護膜180上には、接触孔185を通じてドレイン電極175と連結されている画素電極190が形成されている。
これは、画素電極190及びゲート電極124の間に形成される寄生静電容量を減少させて、キックバック(kick back)電圧によるフリッカー(flicker)現象を防止するためである。
また、ソース電極173a、173bが二股状にのびていて、二つのソース電極173a、173bの間にドレイン電極175が配置されていて、ドレイン電極175は長細い棒形状に形成されている。
したがって、ドレイン電極175周辺に余裕の面積がある。
したがって、画素電極190の枝部191は、ドレイン電極175の上面はもちろん、側面とも接触するだけでなく、露出した、線状半導体151の突出部154とも接触している。
その際、接触孔185をドレイン電極175だけでなく、ドレイン電極175周辺まで共に露出するように形成しなければならないが、ドレイン電極175が真性非晶質シリコン層(半導体)に囲まれているので、接触孔185が露出する領域をドレイン電極と真性非晶質シリコン層(半導体)上に制限することができる。
真性非晶質シリコン層(半導体)は、絶縁物質からなる保護膜180とのエッチング選択性を十分に高くすることができるので、接触孔185の形成のために保護膜180をエッチングする時に、エッチング遮断層として作用させ、その下部のゲート絶縁膜140が損傷するのを防止することができる。
即ち、ゲート電極124を含むゲート線121の輪郭線が囲む領域内に線状半導体151の突出部154が位置する。
したがって、絶縁基板110の下から見れば、線状半導体151の突出部154はゲート電極124及びゲート線121に遮られて見えない。
即ち、データ線171から離れてドレイン電極175側に位置する真性非晶質シリコン層(半導体)は、ゲート電極124を含むゲート線121が占有する領域の内側に位置するように形成するのが好ましい。
110 絶縁基板
121 ゲート線
121p、124p、131p 下部膜
121q、124q、131q 上部膜
124 ゲート電極
129 拡張部
131 維持電極線
140 ゲート絶縁膜
150 真性非晶質シリコン層(半導体)
151 線状半導体
154 突出部
157 島型半導体
160 不純物非晶質シリコン層(抵抗性接触層)
161 線状抵抗性接触部材
163 突出部
165、167 島型抵抗性接触部材
168 (ソース/ドレイン用導電体の下の)抵抗性接触部材
170 導電体層(データ金属層)
170p、171p、173p、175p、177p、179p 上部膜
170q、171q、173q、175q、177q、179q 下部膜
171 データ線
173、173a、173b ソース電極
175 ドレイン電極
177 ストレージキャパシタ用導電体
178 ソース/ドレイン用導電体
179 拡張部
180 保護膜
181、182、185、187 接触孔
190 画素電極
191 (画素電極の)枝部
210 感光膜
212、214 感光膜パターン(第1部分、第2部分)
Claims (7)
- 絶縁基板、
前記絶縁基板上に形成されていて、ゲート電極を含むゲート線、
前記ゲート線と絶縁されて交差する、ソース電極を含むデータ線、
前記ソース電極と、前記ゲート線上で対向しているドレイン電極、
前記データ線下に形成されていて、前記ドレイン電極下まで延長された突出部を含む半
導体を有し、
前記半導体の前記データ線から離れて前記ドレイン電極側に位置する部分は、前記ゲー
ト電極を含むゲート線が占有する領域の内部に位置し、
前記ドレイン電極は、前記半導体が占有する領域の内部に位置することを特徴とする薄膜トランジスタ表示板。 - 前記半導体の突出部は、前記ゲート電極を含むゲート線が占有する領域の内部に位置することを特徴とする請求項1に記載の薄膜トランジスタ表示板。
- 前記ドレイン電極と連結されている画素電極をさらに含むことを特徴とする請求項1に
記載の薄膜トランジスタ表示板。 - 絶縁基板、
前記絶縁基板上に形成されていて、ゲート電極を含むゲート線、
前記ゲート線上に形成されているゲート絶縁膜、
前記ゲート絶縁膜上に形成されていて、突出部を含む線状半導体、
前記線状半導体上に形成されて前記ゲート線と交差する、ソース電極を含むデータ線、
前記線状半導体の突出部上に形成されているドレイン電極、
前記データ線及びドレイン電極上に形成されていて、前記ドレイン電極を露出する接触
孔が形成されている保護膜、
前記保護膜上に形成されていて、前記接触孔を通じて前記ドレイン電極と連結されている画素電極を有し、
前記線状半導体の前記データ線から離れて前記ドレイン電極側に位置する部分は、前記
ゲート電極を含むゲート線が占有する領域の内部に位置し、
前記ドレイン電極は、前記半導体が占有する領域の内部に位置することを特徴とする薄膜トランジスタ表示板。 - 前記半導体の突出部は、前記ゲート電極を含むゲート線が占有する領域の内部に位置す
ることを特徴とする請求項4に記載の薄膜トランジスタ表示板。 - 前記画素電極は、前記ドレイン電極に向かってのびた枝部を含み、前記枝部は、前記ド
レイン電極と連結されていることを特徴とする請求項4に記載の薄膜トランジスタ表示板。 - 前記接触孔は、前記ドレイン電極及び前記ドレイン電極周辺の前記半導体を露出することを特徴とする請求項4に記載の薄膜トランジスタ表示板。
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2005-0049341 | 2005-06-09 | ||
KR20050049341 | 2005-06-09 | ||
KR20050083188 | 2005-09-07 | ||
KR10-2005-0083188 | 2005-09-07 | ||
KR1020050087669A KR101197056B1 (ko) | 2005-06-09 | 2005-09-21 | 박막 트랜지스터 표시판 |
KR10-2005-0087669 | 2005-09-21 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2006343755A JP2006343755A (ja) | 2006-12-21 |
JP2006343755A5 JP2006343755A5 (ja) | 2009-07-23 |
JP4895102B2 true JP4895102B2 (ja) | 2012-03-14 |
Family
ID=37523357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006161629A Active JP4895102B2 (ja) | 2005-06-09 | 2006-06-09 | 薄膜トランジスタ表示板 |
Country Status (2)
Country | Link |
---|---|
US (3) | US20060278877A1 (ja) |
JP (1) | JP4895102B2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100831235B1 (ko) * | 2002-06-07 | 2008-05-22 | 삼성전자주식회사 | 박막 트랜지스터 기판 |
JP4895102B2 (ja) * | 2005-06-09 | 2012-03-14 | 三星電子株式会社 | 薄膜トランジスタ表示板 |
TWI275184B (en) * | 2006-05-18 | 2007-03-01 | Au Optronics Corp | Thin film transistor and fabrication method thereof |
US8786793B2 (en) * | 2007-07-27 | 2014-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
US8133773B2 (en) * | 2007-10-17 | 2012-03-13 | Au Optronics Corporation | Apparatus and method for reducing photo leakage current for TFT LCD |
JP5432445B2 (ja) * | 2007-11-30 | 2014-03-05 | 三菱電機株式会社 | 薄膜トランジスタの製造方法,及び薄膜トランジスタ製造用のフォトマスク |
CN102269900B (zh) * | 2010-06-03 | 2013-04-24 | 北京京东方光电科技有限公司 | Tft阵列基板及其制造方法 |
KR101764902B1 (ko) * | 2010-12-06 | 2017-08-14 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조방법 |
TWI487120B (zh) * | 2011-08-16 | 2015-06-01 | 群創光電股份有限公司 | 薄膜電晶體基板與其所組成之顯示裝置 |
CN102779783B (zh) * | 2012-06-04 | 2014-09-17 | 北京京东方光电科技有限公司 | 一种像素结构及其制造方法、显示装置 |
CN103792744A (zh) * | 2014-01-23 | 2014-05-14 | 深圳市华星光电技术有限公司 | 存储电容、像素单元及存储电容的制造方法 |
KR102261760B1 (ko) * | 2014-07-29 | 2021-06-07 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
JP2016111040A (ja) * | 2014-12-02 | 2016-06-20 | 株式会社ジャパンディスプレイ | 半導体装置 |
TWI534682B (zh) * | 2015-03-24 | 2016-05-21 | 群創光電股份有限公司 | 顯示面板 |
CN108417581B (zh) * | 2018-03-01 | 2021-09-28 | 厦门天马微电子有限公司 | 阵列基板、显示面板和显示装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08234236A (ja) * | 1995-02-28 | 1996-09-13 | Hitachi Ltd | 液晶表示基板の製造方法 |
CN1195243C (zh) * | 1999-09-30 | 2005-03-30 | 三星电子株式会社 | 用于液晶显示器的薄膜晶体管阵列屏板及其制造方法 |
JP2001264818A (ja) * | 1999-12-24 | 2001-09-26 | Matsushita Electric Ind Co Ltd | 液晶装置 |
KR20020083249A (ko) * | 2001-04-26 | 2002-11-02 | 삼성전자 주식회사 | 배선의 접촉 구조 및 그의 제조 방법과 이를 포함하는박막 트랜지스터 기판 및 그 제조 방법 |
KR100870522B1 (ko) | 2002-09-17 | 2008-11-26 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
KR100878241B1 (ko) * | 2002-09-27 | 2009-01-13 | 삼성전자주식회사 | 다중 도메인 액정 표시 장치용 박막 트랜지스터 기판 |
JP4895102B2 (ja) * | 2005-06-09 | 2012-03-14 | 三星電子株式会社 | 薄膜トランジスタ表示板 |
-
2006
- 2006-06-09 JP JP2006161629A patent/JP4895102B2/ja active Active
- 2006-06-09 US US11/449,960 patent/US20060278877A1/en not_active Abandoned
-
2012
- 2012-06-28 US US13/535,553 patent/US8759833B2/en active Active
-
2014
- 2014-05-09 US US14/274,248 patent/US20140246677A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20060278877A1 (en) | 2006-12-14 |
JP2006343755A (ja) | 2006-12-21 |
US20140246677A1 (en) | 2014-09-04 |
US8759833B2 (en) | 2014-06-24 |
US20120267630A1 (en) | 2012-10-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4895102B2 (ja) | 薄膜トランジスタ表示板 | |
JP4888629B2 (ja) | 薄膜トランジスタ表示板の製造方法 | |
KR101484063B1 (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
US7638375B2 (en) | Method of manufacturing thin film transistor substrate | |
JP2006201781A (ja) | 薄膜トランジスタ表示板及び薄膜トランジスタ表示板の製造方法 | |
JP2006108612A (ja) | 薄膜トランジスタ表示板の製造方法 | |
US8405082B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
KR101219041B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
JP4632617B2 (ja) | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 | |
KR101570482B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
JP2006201789A (ja) | 薄膜トランジスタ表示板及びその製造方法 | |
KR100783702B1 (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
JP4373919B2 (ja) | 薄膜トランジスタアレイ基板及びその製造方法 | |
KR100580398B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 | |
KR101542914B1 (ko) | 박막 트랜지스터 기판 및 그의 제조 방법 | |
KR20080000788A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
KR101197056B1 (ko) | 박막 트랜지스터 표시판 | |
KR100767357B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 | |
KR20060084020A (ko) | 광마스크 및 이를 이용한 박막 트랜지스터 표시판의 제조방법 | |
KR100796746B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 | |
KR100750919B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 | |
KR100878263B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 | |
KR20050093881A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
KR20060111753A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
KR20080027582A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090608 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090608 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100603 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110809 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111109 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111206 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111214 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4895102 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150106 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150106 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150106 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |