JP2006201789A - 薄膜トランジスタ表示板及びその製造方法 - Google Patents

薄膜トランジスタ表示板及びその製造方法 Download PDF

Info

Publication number
JP2006201789A
JP2006201789A JP2006011942A JP2006011942A JP2006201789A JP 2006201789 A JP2006201789 A JP 2006201789A JP 2006011942 A JP2006011942 A JP 2006011942A JP 2006011942 A JP2006011942 A JP 2006011942A JP 2006201789 A JP2006201789 A JP 2006201789A
Authority
JP
Japan
Prior art keywords
drain electrode
film
insulating film
forming
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006011942A
Other languages
English (en)
Inventor
Shoshu Kin
彰 洙 金
Joo-Han Kim
周 漢 金
Hee-Hwan Choi
熙 煥 崔
Kyoung-Tai Han
京 泰 韓
Shushin Kim
洙 眞 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2006201789A publication Critical patent/JP2006201789A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F24—HEATING; RANGES; VENTILATING
    • F24C—DOMESTIC STOVES OR RANGES ; DETAILS OF DOMESTIC STOVES OR RANGES, OF GENERAL APPLICATION
    • F24C15/00—Details
    • F24C15/14—Spillage trays or grooves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14692—Thin film technologies, e.g. amorphous, poly, micro- or nanocrystalline silicon
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Electromagnetism (AREA)
  • Combustion & Propulsion (AREA)
  • Mechanical Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

【課題】本発明は、薄膜トランジスタ表示板の製造工程を簡素化し、薄膜トランジスタの不良率を減らす。
【解決手段】薄膜トランジスタ表示板の製造方法は、基板上にゲート線を形成する段階、ゲート線上に第１絶縁膜を形成する段階、第１絶縁膜上に半導体層を形成する段階、半導体層上にデータ線及びドレーン電極を形成する段階、データ線及びドレーン電極上に第２絶縁膜を蒸着する段階、第２絶縁膜上に感光膜を形成する段階、感光膜をマスクとして第２絶縁膜と第１絶縁膜をエッチングすることによってドレーン電極の少なくとも一部と基板の少なくとも一部を露出する段階、露出されたドレーン電極の一部を除去する段階、導電膜を蒸着する段階、そして感光膜を除去してドレーン電極と連結される画素電極を形成する段階を含む。
【選択図】図１

Description

本発明は薄膜トランジスタ表示板及びその製造方法に関する。
薄膜トランジスタ表示板は、液晶表示装置や有機ＥＬ表示装置等で各画素を独立的に駆動するための回路基板として用いられる。
薄膜トランジスタ表示板には、ゲート信号を伝達するゲート線とデータ信号を伝達するデータ線が形成されており、ゲート線及びデータ線と連結されている薄膜トランジスタ及び薄膜トランジスタと連結されている画素電極などを含んでいる。
薄膜トランジスタは、ゲート線を通して伝達されるゲート信号によって、データ線を通して画素電極に伝達されるデータ信号を制御するスイッチング素子であり、ゲート線に連結されているゲート電極と、チャンネルを形成する半導体層と、データ線に連結されているソース電極と、半導体層を中心にソース電極と対向するドレーン電極と、などによって構成される。
しかし、このような薄膜トランジスタ表示板を製造するためには数回にわたる写真エッチング工程が必要である。各写真エッチング工程は、複数の複雑な細部工程を含み、写真エッチング工程の回数が薄膜トランジスタ表示板製造工程の所要時間と費用に関係する。
本発明の目的は、薄膜トランジスタ表示板の製造工程を簡素化することである。
本発明の他の目的は、薄膜トランジスタの不良率を減らすことである。
このような技術的課題を解決するための本願第１発明の特徴による薄膜トランジスタ表示板の製造方法は、基板上にゲート線を形成する段階、前記ゲート線上に第１絶縁膜を形成する段階、前記第１絶縁膜上に半導体層を形成する段階、前記半導体層上にデータ線及びドレーン電極を形成する段階、前記データ線及びドレーン電極上に第２絶縁膜を蒸着する段階、前記第２絶縁膜上に感光膜を形成する段階、前記感光膜をマスクとして前記第２絶縁膜と前記第１絶縁膜をエッチングすることによって前記ドレーン電極の少なくとも一部と前記基板の少なくとも一部を露出させる段階、前記露出させたドレーン電極の一部を除去する段階、導電膜を蒸着する段階、そして前記感光膜を除去して前記ドレーン電極と連結される画素電極を形成する段階を含む。
ここで、第１絶縁膜はゲート絶縁膜であり、第２絶縁膜は保護膜である。第２絶縁膜上に感光膜を形成し、感光膜をマスクとしてドレーン電極の一部及び基板の一部を露出させる。そして、マスクとして用いた感光膜をそのままにして、その上部に導電膜を形成する。よって、導電膜は、感光膜の上部と、露出されたドレーン電極及び基板上に形成される。このとき、このとき、露出されたドレーン電極及び基板と導電膜とは、電気的に接続されるように形成される。その後、感光膜を除去することで、感光膜の上部の導電膜を除去し、画素電極を形成する。このように、同じ感光膜を用いて、ドレーン電極と画素電極を連結する接触孔及び画素電極を同時に形成することによって、画素電極を形成するための別途の写真エッチング工程を省略して全体工程を簡素化することができる。従って、薄膜トランジスタ表示板の製造時間と費用を節減することができる。
感光膜をマスクとするエッチングの際に、ドレーン電極下部の第１絶縁膜がエッチングされることで、ドレーン電極下部においてアンダーカットが生じる。そのため、感光膜をマスクとするエッチング後に、露出されたドレーン電極の一部を除去するエッチングを行うことで、アンダーカットを除去する。これにより、アンダーカットにより画素電極とドレーン電極との連結が切れることを防止することができる。また、アンダーカットを生じさせた後で、露出したドレーン電極を除去することで、第１絶縁膜の端部とドレーン電極の端部とが一致、またはなだらかに傾斜するように形成される。よって、画素電極とドレーン電極との断線を防止し、薄膜トランジスタ表示板の不良率を減少させることができる。
また、別途のスリットマスクを利用によりアンダーカットを防止するのではなく、アンダーカットにより露出されたドレーン電極を除去する工程によりアンダーカットを防止する。よって、スリットマスクを利用する時に発生する感光膜の段差によって発生する画素電極との断線不良がなくなり、また、スリットマスクを用いることにより完全に除去されずに残っている感光膜による接触不良もなくなる。
発明２は、発明１において、前記感光膜のパターンは、遮光領域及び透過領域を有する光マスクを使用して形成することが好ましい。
発明３は、発明１において、前記ドレーン電極の除去段階は、乾式エッチングによって除去することができ、
発明４は、発明３において、Ｃｌ2／Ｏ2系のガスを利用することができる。
Ｃｌ2／Ｏ2系の乾式エッチングを利用する場合、ドレーン電極のエッチング速度が他の層のエッチング速度に比べて相対的に速い。よって、ドレーン電極の下部の第１絶縁膜が除去されてアンダーカットが生じる。露出されたドレーン電極の一部を除去して第１絶縁膜の端部とドレーン電極の端部とを一致、またはなだらかに傾斜するように形成する。よって、画素電極とドレーン電極との断線を防止することができる。
発明５は、発明１において、前記ドレーン電極の除去段階は、湿式エッチングによって除去できる。
乾式エッチングよりエッチングを早く行うことができる。
発明６は、発明１において、前記露出させたドレーン電極の長さは少なくとも７．５μｍであることが望ましい。
発明７は、発明１において、前記ゲート線と前記ドレーン電極の間の距離は少なくとも６μｍであることが望ましい。
発明８は、発明１において、前記露出されたドレーン電極の面積範囲は８０乃至１２０μｍ2であることが好ましい。
発明９は、発明１において、前記第２絶縁膜及び第１絶縁膜をエッチングする段階では、前記第２絶縁膜と前記第１絶縁膜にアンダーカットを生じさせることができる。
発明１０は、発明１において、データ線及びドレーン電極を形成する段階は、前記ゲート電極の一部分と重なっている維持蓄電器用導電体を形成する段階を含むことができる。
発明１１は、発明１において、前記導電膜のうち前記感光膜上に位置した部分をリフト−オフする段階をさらに含むことができる。
発明１２は、発明１において、前記画素電極の少なくとも一部分が前記基板と接することができる。
発明１３は、発明１において、前記第２絶縁膜及び第１絶縁膜をエッチングする段落は、前記データ線の端部を露出させる第１接触孔を形成し、前記第１接触孔を通して前記データ線の端部と連結されている第１接触補助部材を形成する段階を含むことができる。
発明１４は、発明１３において、前記第２絶縁膜及び第１絶縁膜をエッチングする段階は、前記第１絶縁膜と共に前記ゲート線の端部を露出させる第２接触孔を形成し、前記第２接触孔を通して前記ゲート線の端部と連結されている第２接触補助部材を形成する段階をさらに含むことができる。
発明１５は、発明１４において、前記第１及び第２接触補助部材と共に前記画素電極を形成する段階をさらに含むことが望ましい。
発明１６は、発明１において、前記半導体層、前記データ線及び前記ドレーン電極は一つのエッチング工程で形成されるのが好ましい。
本願台１７発明の他の特徴による薄膜トランジスタ表示板は、基板上に形成されているゲート線、前記ゲート線上に形成されているゲート絶縁膜、前記ゲート絶縁膜上に形成されている半導体層、前記半導体層上に形成されているデータ線、ドレーン電極及び維持蓄電器用導電体、前記データ線、ドレーン電極及び維持蓄電器用導電体上に形成されている保護膜、そして前記保護膜により覆われていないドレーン電極の一部に連結されており、前記ゲート線に隣接した一部は前記保護膜が形成されていない前記維持蓄電器用導電体と連結されている画素電極を含む。
発明１８は、発明１７において、前記ゲート線は、前記維持蓄電器用導電体の一部と重なっている拡張部を含み、前記画素電極の一部は前記ゲート線の拡張部に隣接するのが望ましい。
発明１９は、発明１７において、前記画素電極と連結されているドレーン電極または前記維持蓄電器用導電体の面積範囲は、８０乃至１２０μｍ2であるのが好ましい。
発明２０は、発明１７において、前記画素電極は前記基板の一部に形成されているのが望ましい。
本発明を用いることで、トランジスタ表示板の製造工程を簡素化し、かつ薄膜トランジスタの不良率を減らすことができる。
以下、添付図を参照して本発明の実施例について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は多様な形態に実現でき、ここで説明する実施例に限定されることはない。
図では多数の層または領域を明確に示すために厚さを拡大して示し、明細書全体にわたって類似する部分については同一図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるとする時、これは他の部分の“直上”にある場合だけでなく、その中間に他の部分がある場合も含む。また、ある部分が他の部分の“直上”にあるとする時には中間に他の部分がないことを意味する。
本発明の実施例による薄膜トランジスタ表示板及びその製造方法について添付図を参照して詳細に説明する。
図１乃至図２ｂを参照して本発明の一つの実施例による薄膜トランジスタ表示板について詳細に説明する。
図１は、本発明の一つの実施例による薄膜トランジスタ表示板の配置図であり、図２ａ及び図２ｂは、各々図１の薄膜トランジスタ表示板をＩＩａ−ＩＩａ´線、ＩＩｂ−ＩＩｂ´線で切断した断面図の一例である。
図１乃至図２ｂに示したように、透明ガラスなどで構成される絶縁基板１１０上に複数のゲート線１２１が形成されている。
ゲート線１２１は、図１中、主に横方向に延在してゲート信号を伝達し、他の層または外部装置との接続のために面積が広い端部１２９を有している。各ゲート線１２１の一部は、図１中、下に突出して複数のゲート電極１２４を形成する。また、各ゲート線１２１の他の一部は図１中、上側方向に突出して複数の拡張部１２７を構成する。
ゲート線１２１は、銀（Ａｇ）または銀合金などの銀系金属、アルミニウム（Ａｌ）またはアルミニウム合金などのアルミニウム系金属及び銅（Ｃｕ）または銅合金などの銅系金属、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）及びこれらの合金などで構成される導電膜を含む。しかし、ゲート線１２１は、物理的性質が異なる二つの導電膜（図示せず）を含む多層膜構造を有することもできる。この場合、一つの導電膜はゲート線１２１の信号遅延や電圧降下を軽減できるよう、低い比抵抗の金属、例えば、アルミニウム系金属、銀系金属または銅系金属で構成される。これとは異なって、他の導電膜は他の物質、特にＩＴＯ（インジウム錫酸化物）やＩＺＯ（インジウム亜鉛酸化物）との接触特性に優れた物質、例えばクロム、モリブデン、チタン、タンタルまたはこれらの合金などで構成される。比抵抗が低い導電膜が上部に位置し、接触特性に優れた導電膜が下部に位置する構造としては、クロム下部膜とアルミニウム−ネオジム（Ｎｄ）合金の上部膜からなる構造があり、その反対例としてはアルミニウム−ネオジム下部膜とモリブデン上部膜との組み合わせがある。
ゲート線１２１の断面は図２、図４のように下が広い台形であって、その側面は、基板１１０の表面に対して傾いており、その傾斜角は約３０−８０゜の範囲である。このように側面が傾斜しているとその上部の膜を平坦化し易く、また上部の配線の断線を防止することができる。
ゲート線１２１上に窒化ケイ素（ＳｉＮｘ）などで構成されるゲート絶縁膜１４０が形成されている。
ゲート絶縁膜１４０上には、水素化非晶質シリコンなどで構成される複数の線状または島状の半導体１５１、１５４、１５７が形成されている。線状半導体１５１は主に縦方向に延在して、これから複数の突出部１５４がゲート電極１２４に向かって延在している。島状半導体１５７は線状半導体１５１とは分離されていてほぼ長方形である。
半導体１５１、１５４、１５７の上部には、シリサイドまたはｎ型不純物が高濃度にドーピングされているｎ+水素化非晶質シリコンなどの物質で形成された複数の線状または島状抵抗性接触部材１６１、１６３、１６５、１６７が形成されている。線状接触部材１６１は、複数の突出部１６３を有し、この突出部１６３と島状接触部材１６５は対をなして、半導体１５１の突出部１５４の上に位置する。島状接触部材１６７は主に島状半導体１６７上に位置する。
半導体１５１、１５７と抵抗性接触部材１６１、１６５、１６７の側面も基板１１０の表面に対して傾いており傾斜角は３０−８０゜である。
抵抗性接触部材１６１、１６５、１６７及びゲート絶縁膜１４０上には、複数のデータ線１７１と複数のドレーン電極１７５及び複数の維持蓄電器用導電体１７７が形成されている。
データ電圧を伝達するデータ線１７１は、主に縦方向に延在して、ゲート線１２１と交差して他の層または外部装置との接続のために面積が広い端部１７９を有している。各データ線１７１でドレーン電極１７５に向かって延在した複数の分岐がソース電極１７３を形成する。各ドレーン電極１７５は、他の層との接続のために面積が広い一方の端部と線状である他側の端部を有しており、各ソース電極１７３は、ドレーン電極１７５の他側端部を一部囲むように曲がっている。ゲート電極１２４、ソース電極１７３及びドレーン電極１７５は、半導体１５１の突出部１５４と共に薄膜トランジスタを形成し、薄膜トランジスタのチャンネルはソース電極１７３とドレーン電極１７５の間の突出部１５４に形成される。
維持蓄電器用導電体１７７の一部は、ゲート線１２１の拡張部１２７と重なっている。
データ線１７１、ドレーン電極１７５及び維持蓄電器用導電体１７７は、クロム、チタン、タンタル、モリブデンなどの高融点金属またはこれらの合金で構成されることができ、また、銀系金属またはアルミニウム系金属などで構成される導電膜とクロム、チタン、タンタル、モリブデン及びこれらの合金などで構成される他の導電膜を含む多層膜構造を有することができる。
データ線１７１、ドレーン電極１７５及び維持蓄電器用導電体１７７の側面も傾いており、傾斜角は水平面に対して約３０〜８０゜の範囲である。
抵抗性接触部材１６１、１６５、１６７は、その下部の半導体１５１、１５７とその上部のデータ線１７１、ドレーン電極１７５及び維持蓄電器用導電体１７７の間にだけ存在し接触抵抗を低くする役割を果たす。
線状半導体１５１の主要部は、その上の抵抗性接触部材１６１、１６５またはデータ線１７１、ドレーン電極１７５とほとんど同一形状を有する。しかし、ソース電極１７３とドレーン電極１７５の間のように、データ線１７１またはドレーン電極１７５に覆われず露出された部分を有している。島状半導体１５７は、その上の抵抗性接触部材１６７及び維持蓄電器用導電体１７７とほとんど同一形状を有する。
ゲート線１２１、データ線１７１、維持蓄電器用導電体１７７、露出された半導体１５４部全体及びドレーン電極１７５の上には、窒化ケイ素などの無機物で構成される保護膜１８０が形成されている。しかし、保護膜１８０は、平坦化特性が優れていて感光性を有する有機物質またはプラズマ化学気相蒸着（ＰＥＣＶＤ）で形成されるａ−Ｓｉ:Ｃ:Ｏ、ａ−Ｓｉ:Ｏ:Ｆなど誘電常数が約４以下である低誘電率絶縁物質で構成でき、下部無機膜と上部有機膜からなる二重膜構造を有することもできる。
保護膜１８０は、データ線１７１の端部１７９を露出させる複数の接触孔１８２と、ゲート線１２１とデータ線１７１で殆ど囲まれた領域に複数の開口部１８７を有している。
また、ゲート絶縁膜１４０と共に保護膜１８０は、ゲート線１２１の端部１２９を露出する複数の接触孔１８１を有している。ゲート線１２１とデータ線１７１で殆ど囲まれた領域で複数の開口部１８７は基板１１０の一部を露出している。
複数の開口部１８７上には複数の画素電極１９０が形成されており、接触孔１８１、１８２には複数の接触補助部材８１、８２が形成されている。画素電極１９０と接触補助部材８１、８２はＩＺＯ、ＩＴＯまたはａ−ＩＴＯ（非晶質ＩＴＯ）などの透明な導電体または反射性金属で構成される。この時、画素電極１９０及び接触補助部材８１、８２の境界は保護膜１８０の境界と実質的に一致する。
画素電極１９０はドレーン電極１７５と物理的／電気的に連結されてドレーン電極１７５からデータ電圧が印加される。
データ電圧が印加された画素電極１９０は、共通電圧が印加される他の表示板（図示せず）の共通電極（図示せず）と共に電場を生成することによって、二つの電極の間の液晶層の液晶分子を再配列させる。
また、画素電極１９０と共通電極は、液晶キャパシタを構成して薄膜トランジスタが遮断された後にも印加された電圧を維持するが、電圧維持能力を強化するために液晶キャパシタと並列連結された他のキャパシタを備えていて、これを維持蓄電器という。維持蓄電器は画素電極１９０と、これに隣接し約1フィールド期間の安定なバイアスを印加されたばかりの前段ゲート線１２１との重なりによって形成され、維持蓄電器の静電容量、つまり、保持容量を増やすためにゲート線１２１を拡張した拡張部１２７をおいて重なり面積を増やす一方、画素電極１９０と連結されて拡張部１２７と重なる維持蓄電器用導電体１７７を保護膜１８０の下において両方の距離を近づける。
接触補助部材８１、８２は、接触孔１８１、１８２を通してゲート線１２１の端部１２９とデータ線１７１の端部１７９と各々連結される。接触補助部材８１、８２はゲート線１２１の端部１２９及びデータ線１７１の端部１７９と外部装置からの接続線との接着性を補って、これらを保護する役割を果たすもので、必須ではなく、これらの適用の有無は選択的である。
この時、保護膜１８０の下部に形成されているドレーン電極１７５及び維持蓄電器用導電体１７７は、保護膜１８０内側に入らず、画素電極１９０または接触補助部材８２と接触するだけでよい。この時、ドレーン電極１７５と画素電極１９０との接触面積範囲または維持蓄電器用導電体１７７と画素電極１９０との接触面積範囲は、約８０乃至１２０μｍ2であることが好ましく、約１００μｍ2であることが最も好ましい。
以下、図１乃至図２ｂに示した薄膜トランジスタ表示板を本発明の一つの実施例によって製造する方法でついて、図３乃至図１２ｂと前出の図１乃至図２ｂを参照して詳細に説明する。
図３及び図６は、各々図１乃至図２ｂに示した薄膜トランジスタ表示板を本発明の一実施例によって製造する方法の中間段階の配置図であり、工程順に並べた図である。
図４ａと図４ｂは、各々図３に示す薄膜トランジスタ表示板のＩＶａ−ＩＶａ´線、ＩＶｂ−ＩＶｂ´線による断面図であり、図５ａ及び図５ｂは、各々図３に示した薄膜トランジスタ表示板のＩＶａ−ＩＶａ´線、ＩＶｂ−ＩＶｂ´線及びＩＶｂ´−ＩＶｂ"線による断面図であって、図４ａ及び図４ｂの次の段階を示す図である。図７ａ及び図７ｂは、各々図６に示す薄膜トランジスタ表示板のＶＩＩａ−ＶＩＩａ´線、ＶＩＩｂ−ＶＩＩｂ´線による断面図であり、図８ａ及び図８ｂは各々図６に示す薄膜トランジスタ表示板のＶＩＩａ−ＶＩＩａ´線、ＶＩＩｂ−ＶＩＩｂ´線による断面図として図７ａ及び図７ｂの次の段階を示す図である。また、図９ａ及び図９ｂは、各々図８ａ及び図８ｂの次の段階の図であり、図１０ａ及び図１０ｂは、各々図９ａ及び図９ｂの次の段階を示す図であり、図１１ａ及び図１１ｂは各々図１０ａ及び図１０ｂの次の段階を示す図であり、図１２ａ及び図１２ｂは各々図１１ａ及び図１１ｂの次の段階を示す断面図である。
まず、図３乃至４ｂに示したように、透明なガラスなどで形成された絶縁基板１１０上に金属などの導電体層をスパッタリングなどの方法で１、０００Å乃至３、０００Åの厚さに蒸着して写真エッチングして複数のゲート電極１２４を含む複数のゲート線１２１を形成する。
次に、図５ａ及び図５ｂに示したように、ゲート絶縁膜１４０、真性非晶質シリコン層１５０、不純物導入非晶質シリコン層１６０を化学気相蒸着法（ＣＶＤ）などで連続して積層する。ゲート絶縁膜１４０の材料としては窒化ケイ素が好ましく、積層温度は約２５０〜４００℃、厚さは２、０００〜５、０００Å程度であるのが好ましい。次に金属などの導電体層１７０をスパッタリングなどの方法で所定の厚さに蒸着した後、その上に感光膜７０を１μｍ乃至２μｍの厚さに塗布する。
その後、光マスク（図示せず）を通して感光膜７０に光を照射した後現像する。現像された感光膜の厚さは位置によって異なり、図５ａ及び５ｂで感光膜７０は厚さが異なる第１乃至第３部分で構成される。領域（Ａ）（以下、配線領域）に位置した第１部分と領域（Ｂ）（以下、チャンネル領域）に位置した第２部分は、各々符号４２と４４に示して領域（Ｃ）（以下、その他領域）に位置した第３部分に対する符号は付けなかったが、これは第３部分が０の厚さを有して下の導電体層１７０が露出されているためである。第１部分４２と第２部分４４の厚さの比は後続工程の工程条件によって異なるようにし、第２部分４４の厚さを第１部分４２の厚さの１／２以下にするのが好ましく、例えば、４、０００Å以下であるのが好ましい。
このように、位置によって感光膜の厚さを別々に形成する方法としては様々な方法があるが、例えば、露光マスクに透過領域と遮光領域だけではなく半透過領域を設ける方法がある。半透過領域にはスリットパターン、格子パターンまたは透過率が中間または厚さが中間である薄膜が備わる。スリットパターンを使用する時には、スリットの幅やスリットの間の間隔が写真工程に使用する露光器の分解能より小さい方が好ましい。他の例としてはリフロー可能な感光膜を使用することである。つまり、透過領域と遮光領域のみを有する通常のマスクにリフロー可能な感光膜を形成した後、リフローさせて感光膜が残留しない領域に残留感光膜の一部が流れるようにすることによって、平均して薄い部分を形成する。
適切な工程条件を与えると、感光膜４２、４４の厚さの差により下部層を選択的にエッチングすることができる。従って、一連のエッチング段階を通して図６乃至図７ｂに示したような複数のソース電極１７３を含む複数のデータ線１７１、複数のドレーン電極１７５及び複数の維持蓄電器用導電体１７７を形成し、複数の突出部１６３を各々含む複数の線状抵抗性接触部材１６１及び複数の島状抵抗性接触部材１６５、１６７、そして複数の突出部１５４を含む複数の線状半導体１５１及び複数の島状半導体１５７を形成する。
説明のため、配線領域（Ａ）に位置した導電体層１７０、不純物導入非晶質シリコン層１６０、真性非晶質シリコン層１５０の部分を第１部分とし、チャンネル領域（Ｂ）に位置した導電体層１７０、不純物導入非晶質シリコン層１６０、真性非晶質シリコン層１５０の部分を第２部分とし、その他領域（Ｃ）に位置した導電体層１７０、不純物導入非晶質シリコン層１６０、真性非晶質シリコン層１５０の部分を第３部分とする。
このような構造を形成する順序の一例は次の通りである。
（１）その他領域（Ｃ）に位置した導電体層１７０、不純物非晶質シリコン層１６０及び真性非晶質シリコン層１５０の第３部分除去、
（２）チャンネル領域（Ｂ）に位置した感光膜の第２部分７４除去、
（３）チャンネル領域（Ｂ）に位置した導電体層１７０及び不純物導入非晶質シリコン層１６０の第２部分除去、そして
（４）配線領域（Ａ）に位置した感光膜の第１部分７２除去。
このような順序の他の例は次の通りである。
（１）その他領域（Ｃ）に位置した導電体層１７０の第３部分除去、
（２）チャンネル領域（Ｂ）に位置した感光膜の第２部分７４除去、
（３）その他領域（Ｃ）に位置した不純物導入非晶質シリコン層１６０及び真性非晶質シリコン層１５０の第３部分除去、
（４）チャンネル領域（Ｂ）に位置した導電体層１７０の第２部分除去、
（５）配線領域（Ａ）に位置した感光膜の第１部分７２除去、そして
（６）チャンネル領域（Ｂ）に位置した不純物非晶質シリコン層１６０の第２部分除去。
ここで、感光膜の第２部分４４を除去する時、感光膜の第１部分４２の厚さが減るが、感光膜の第２部分４４の厚さが感光膜の第１部分４２より薄いため、下部層が除去されたりエッチングされることを防止する第１部分４２が除去されない。
適切なエッチング条件を選択すると、感光膜の第３部分の下の不純物導入非晶質シリコン層１６０及び真性非晶質シリコン層１５０部分と感光膜の第２部分４４を同時に除去することができる。これと同様に、感光膜の第２部分４４の下の不純物導入非晶質シリコン層１６０部分と感光膜の第１部分４２を同時に除去することができる。
導電体層１７０の表面に感光膜クズが残るとアッシング（灰化処理）により除去する。
図８ａ及び図８ｂに示したように、データ線１７１、ドレーン電極１７５及び維持蓄電器用導電体１７７上に保護膜１８０を積層した後、その上に感光膜５０を塗布してさらにその上に光マスク６０を整列（位置合わせ）する。
光マスク６０は、透明な基板６１とその上の不透明な遮光層６２で構成され、遮光層６２の幅が一定の幅以上にならない透過領域（Ｄ）と所定幅以上の遮光層６２がある遮光領域（Ｅ）を含む。
透過領域（Ｄ）は、ゲート線１２１の端部１２９とデータ線１７１の端部１７９及びゲート線１２１とデータ線１７１で殆ど囲まれた領域及び維持蓄電器用導電体１７７及びドレーン電極１７５の一部領域と対向して、その他の部分は遮光領域（Ｅ）と対向する。
このような光マスク６０を通して感光膜５０に光を照射した後に現像すると、図９ａ及び図９ｂに示したように、遮光領域（Ｅ）に対応する感光膜部分５２だけが残る。
この時、ドレーン電極１７５の端部とゲート電極１２４との間の距離（図示せず）、または維持蓄電器用導電体１７７の端部とゲート線の拡張部１２７との間の距離（ａ）は、以降の工程でゲート絶縁膜１４０にアンダーカット（レジスト層下側の空洞化）が発生する場合、アンダーカットされたゲート絶縁膜１４０の端部がゲート線１２１の端部の後側に位置しない程度で良い。つまり、アンダーカットされたゲート絶縁膜１４０の端部がゲート電極１２４またはゲート線の拡張部１２７から突出すると良いが、この時、ゲート電極１２４またはゲート線の拡張部１２７とドレーン電極１７５及び維持蓄電器用導電体１７７の工程マージンなどを考慮して約６μｍ以上延長されるのが好ましい。
また、残った感光膜５２の端部とドレーン電極１７５の端部間の距離（図示せず）または残った感光膜５２の端部と維持蓄電器用導電体１７７の端部間の距離（ｂ）は、外部に露出された保護膜１８０が除去された後、残った感光膜５２部分の外側にドレーン電極１７５と維持蓄電器用導電体１７７が突出する部分だけ存在すればよい。またドレーン電極１７５及び維持蓄電器用導電体１７７の工程マージン、保護膜１８０の工程マージン及びドレーン電極１７５及び維持蓄電器用導電体１７７の下部層で発生するアンダーカットなどを考慮して、距離（ｂ）は約７．５μｍ以上延長されるのが好ましい。
図１０ａ乃至図１０ｂに示したように、残った感光膜５２エッチングマスクとして露出された保護膜１８０部分を除去して、連続して露出されたゲート絶縁膜１４０をエッチングして、ゲート線１２１とデータ線１７１でほとんど囲まれた領域に開口部１８７を形成する。この時開口部１８７はドレーン電極１７５及び維持蓄電器用導電体１７７の一部領域にまで形成される。
また、ゲート線１２１の端部１２９を露出させる接触孔１８１とデータ線１７１の端部１７９を露出させる接触孔１８２を形成する。
この時、感光膜５２をエッチングしない条件で各層のエッチングが行われ、各層のエッチング速度が互いに異なるため、また通常は湿式など高速の等方性エッチングを利用するので、図１０ａ及び図１０ｂに示したように感光膜５２の下部とドレーン電極１７５及び維持蓄電器用導電体１７７の下部にアンダーカットが生じる。この時、各層のエッチング速度は（保護膜１８０＞ドレーン電極１７５）及び（維持蓄電器用導電体１７７＞半導体層１５４、１５７）及び（抵抗性接触部材１６５、１６７＞ゲート絶縁膜１４０）の順になる、つまり除去される上層のエッチング速度が残留する下層のエッチング速度より十分に速いことが好ましい。
図１１ａ及び図１１ｂに示したように、下部層のアンダーカットにより外部に突出したドレーン電極１７５（図示せず）または維持蓄電器用導電体１７７部分をエッチングして除去する。この時、ドレーン電極１７５及び維持蓄電器用導電体１７７下部の半導体層や抵抗性接触部材の一部がエッチングされることもある。
この時、乾式エッチングを利用する場合、ドレーン電極１７５と維持蓄電器用導電体１７７のエッチング速度が他の層のエッチング速度に比べて相対的に速いＣｌ2／Ｏ2系を利用する。
また、エッチングされる速度が乾式エッチングより相対的に速い湿式エッチングを利用する場合、ドレーン電極１７５と維持蓄電器用導電体１７７のエッチング速度を考慮してエッチング時間を調整したり化学的エッチング方式を利用して、ドレーン電極１７５と維持蓄電器用導電体１７７の過度なエッチングが行われないようにする。
図１２ａ乃至図１２ｂに示したように、ＩＺＯまたはＩＴＯまたはａ−ＩＴＯ膜をスパッタリングによって積層して透明導電体膜９０を形成する。ＩＺＯの場合、標的（原料物質）としては日本の出光興産グループで製造するＩＤＩＸＯ（出光インジウム・Ｘメタル酸化物）という商品を使用することができ、Ｉｎ2Ｏ3及びＺｎＯを含み、インジウムと亜鉛の総量で亜鉛が占める含有量は約１５〜２０ａｔｏｍｉｃ％範囲であるのが好ましい。また、ＩＺＯのスパッタリング温度は２５０℃以下であることが他の導電体との接触抵抗を最少化するために好ましい。
この時、透明導電体膜９０は残った感光膜部分５２の上に位置する第１部分９１と接触孔底部に位置する第２部分９２で構成されるが、感光膜部分５２の膜厚が厚いことによって感光膜部分５２とその他部分との段差状況が厳しくなるため、また内壁の傾斜状況も影響して、透明導電膜９０の第１部分９１と第２部分９２が少なくとも一部分が互いに切断分離されて隙間が生じ、そのために電気的接続が不十分になる他、感光膜部分５２の側面が少なくとも一部分露出される。
基板１１０を感光膜溶剤に浸漬すると、溶剤は残った感光膜５２の露出された側面を通して感光膜５２に浸透し、そのために感光膜部分５２が除去される。この時、感光膜５２の上に位置する透明導電膜９０の第１部分９１は、感光膜部分５２と一緒に脱落するリフト−オフ作用によって、結局透明導電膜９０の第２部分９２だけが残り、これらは複数の画素電極１９０と複数の接触補助部材８１、８２を構成する（図１と図２ａ及び図２ｂ参照）。この時、ドレーン電極１７５及び維持蓄電器用導電体１７７と画素電極１９０が接触する面積は可能な限り小さい方が良いが、これは画素電極１９０の接触面積の増加でゲート線１２１と維持蓄電器用導電体１７７のような他の金属層の間に生成される静電容量などの差による画質悪化を減らすためである。この時、ドレーン電極１７５と画素電極１９０の接触面積または維持蓄電器用導電体１７７と画素電極１９０の接触面積の範囲は、約８０乃至１２０μｍ2であるのが好ましく、約１００μｍ2であるのが最も好ましい。
このように、本実施例でデータ線１７１及びドレーン電極１７５とその下部の抵抗性接触部材１６１、１６５及び半導体１５１を一つの写真工程で形成し、画素電極１９０及び接触補助部材８１、８２を形成するための別途の写真工程を省略して全体工程を簡素化する。つまり、保護膜上に感光膜を形成し、感光膜をマスクとしてドレーン電極の一部及び基板の一部を露出させる。そして、マスクとして用いた感光膜をそのままにして、その上部に画素電極となる導電膜を形成する。よって、導電膜は、感光膜の上部と、露出されたドレーン電極及び基板上に形成される。このとき、このとき、露出されたドレーン電極及び基板と導電膜とは、電気的に接続されるように形成される。その後、感光膜を除去することで、感光膜の上部の導電膜を除去し、画素電極を形成する。このように、同じ感光膜を用いて、ドレーン電極と画素電極を連結する接触孔及び画素電極を同時に形成することによって、画素電極を形成するための別途の写真エッチング工程を省略して全体工程を簡素化することができる。従って、薄膜トランジスタ表示板の製造時間と費用を節減することができる。
また、感光膜をマスクとするエッチングの際に、ドレーン電極下部のゲート絶縁膜がエッチングされることで、ドレーン電極下部においてアンダーカットが生じる。そのため、感光膜をマスクとするエッチング後に、露出されたドレーン電極の一部を除去するエッチングを行うことで、アンダーカットを除去する。これにより、アンダーカットにより画素電極とドレーン電極との連結が切れることを防止することができる。また、アンダーカットを生じさせた後で、露出したドレーン電極を除去することで、第１絶縁膜の端部とドレーン電極の端部とが一致、またはなだらかに傾斜するように形成される。よって、画素電極とドレーン電極との断線を防止し、薄膜トランジスタ表示板の不良率を減少させることができる。
ドレーン電極１７５または維持蓄電器用導電体１７７の一部と画素電極１９０を連結させる場合、これらの下部で発生するアンダーカットによりドレーン電極１７５または維持蓄電器用導電体１７７と画素電極１９０との間の連結が切れる現象を防止するためにスリットマスクを利用可能である。しかし、本発明ではスリットマスクを利用せず、アンダーカットにより外部に突出したドレーン電極１７５または維持蓄電器用導電体１７７を除去することで、アンダーカットによる画素電極１９０との連結が切れることを防止した。
また、スリットマスクを利用することによって実施されるアッシング工程がないため、リフト−オフ工程のためのアンダーカットの発生程度を減らすこともできる。
以上で本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されることはなく、請求範囲で定義している本発明の基本概念を利用した当業者のいろいろな変形及び改良形態も本発明の権利範囲に属する。
本発明の一つの実施例による薄膜トランジスタ表示板の配置図である。 図１の薄膜トランジスタ表示板のＩＩａ−ＩＩａ´線による断面図である。 図１の薄膜トランジスタ表示板のＩＩｂ−ＩＩｂ´による断面図である。 図１乃至図２ｂに示した薄膜トランジスタ表示板を本発明の一つの実施例によって製造する方法の中間段階での配置図であり、工程順に並べた図である。 図３の薄膜トランジスタ表示板のＩＶａ−ＩＶａ´線による断面図である。 図３の薄膜トランジスタ表示板のＩＶｂ−ＩＶｂ´線 による断面図である。 図３に示した薄膜トランジスタ表示板のＩＶａ−ＩＶａ´線による断面図で、図４ａの次の段階を示す図である。 図３に示した薄膜トランジスタ表示板のＩＶｂ−ＩＶｂ´線 による断面図で、図４ｂの次の段階を示す図である。 図１乃至図２ｂに示した薄膜トランジスタ表示板を本発明の一つの実施例によって製造する方法の中間段階での配置図であり、工程順に並べた図である。 図６の薄膜トランジスタ表示板のＩＩａ−ＶＩＩａ´線による断面図である。 図６の薄膜トランジスタ表示板のＶＩＩｂ−ＶＩＩｂ´線による断面図である。 図６の薄膜トランジスタ表示板のＶＩＩａ−ＶＩＩａ´線による断面図で、図７ａの次の段階を示す図である。 各々図６の薄膜トランジスタ表示板のＶＩＩｂ−ＶＩＩｂ´線による断面図で、図７ｂの次の段階を示す図である。 図８ａの次の段階を示す図である。 図８ｂの次の段階を示す図である。 図９ａの次の段階を示す図である。 図９ｂの次の段階を示す図である。 図１０ａの次の段階を示す図である。 図１０ｂの次の段階を示す図である。 図１１ａの次の段階を示す断面図である。 図１１ｂの次の段階を示す断面図である。
符号の説明
１２１ ゲート線
１２４ ゲート電極
１４０ ゲート絶縁膜
１５１、１５７ 半導体層
１６１、１６３、１６５、１６７ 抵抗性接触部材
１７１ データ線
１７５ ドレーン電極
１７７ 維持蓄電器用導電体
１８０ 保護膜
１８１、１８２ 接触孔
１８７ 開口部
１９０ 画素電極
８１、８２ 接触補助部材

Claims (20)

  1. 基板上にゲート線を形成する段階、
    前記ゲート線上に第１絶縁膜を形成する段階、
    前記第１絶縁膜上に半導体層を形成する段階、
    前記半導体層上にデータ線及びドレーン電極を形成する段階、
    前記データ線及びドレーン電極上に第２絶縁膜を蒸着する段階、
    前記第２絶縁膜上に感光膜を形成する段階、
    前記感光膜をマスクとして前記第２絶縁膜と前記第１絶縁膜をエッチングすることによって、前記ドレーン電極の少なくとも一部と前記基板の少なくとも一部を露出させる段階、
    前記露出させたドレーン電極の一部を除去する段階、
    導電膜を蒸着する段階、そして
    前記感光膜を除去して前記ドレーン電極と連結される画素電極を形成する段階
    を含む薄膜トランジスタ表示板の製造方法。
  2. 前記感光膜は、遮光領域及び透過領域を有する光マスクを使用して形成することを特徴とする請求項１に記載の薄膜トランジスタ表示板の製造方法。
  3. 前記ドレーン電極の除去段階は、乾式エッチングによって除去されることを特徴とする請求項１に記載の薄膜トランジスタ表示板の製造方法。
  4. 前記ドレーン電極の除去段階は、Ｃｌ2／Ｏ2系のガスを利用することを特徴とする請求項３に記載の薄膜トランジスタ表示板の製造方法。
  5. 前記ドレーン電極の除去段階は、湿式エッチングによって除去されることを特徴とする請求項１に記載の薄膜トランジスタ表示板の製造方法。
  6. 前記露出させたドレーン電極の長さは少なくとも７．５μｍであることを特徴とする請求項１に記載の薄膜トランジスタ表示板の製造方法。
  7. 前記ゲート線と前記ドレーン電極の間の距離は少なくとも６μｍであることを特徴とする請求項１に記載の薄膜トランジスタ表示板の製造方法。
  8. 前記露出されたドレーン電極の面積範囲は８０乃至１２０μｍ2であることを特徴とする請求項１に記載の薄膜トランジスタ表示板の製造方法。
  9. 前記第２絶縁膜及び第１絶縁膜をエッチングする段階は、前記第２絶縁膜と前記第１絶縁膜にアンダーカットを生じさせることを特徴とする請求項１に記載の薄膜トランジスタ表示板の製造方法。
  10. データ線及びドレーン電極を形成する段階は、前記ゲート電極の一部分と重なっている維持蓄電器用導電体を形成する段階を含むことを特徴とする請求項１に記載の薄膜トランジスタ表示板の製造方法。
  11. 前記導電膜のうち前記感光膜上に位置した部分をリフト−オフする段階をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ表示板の製造方法。
  12. 前記画素電極の少なくとも一部分が前記基板と接することを特徴とする請求項１に記載の薄膜トランジスタ表示板の製造方法。
  13. 前記第２絶縁膜及び第１絶縁膜をエッチングする段階は、前記データ線の端部を露出させる第１接触孔を形成し、前記第１接触孔を通して前記データ線の端部と連結されている第１接触補助部材を形成する段階を含むことを特徴とする請求項１に記載の薄膜トランジスタ表示板の製造方法。
  14. 前記第２絶縁膜及び第１絶縁膜をエッチングする段階は、前記第１絶縁膜と共に前記ゲート線の端部を露出させる第２接触孔を形成し、前記第２接触孔を通して前記ゲート線の端部と連結されている第２接触補助部材を形成する段階をさらに含むことを特徴とする請求項１３に記載の薄膜トランジスタ表示板の製造方法。
  15. 前記第１及び第２接触補助部材と共に前記画素電極を形成する段階をさらに含むことを特徴とする請求項１４に記載の薄膜トランジスタ表示板の製造方法。
  16. 前記半導体層、前記データ線及び前記ドレーン電極は一つのエッチング工程によって形成されることを特徴とする請求項１に記載の薄膜トランジスタ表示板の製造方法。
  17. 基板上に形成されているゲート線、
    前記ゲート線上に形成されているゲート絶縁膜、
    前記ゲート絶縁膜上に形成されている半導体層、
    前記半導体層上に形成されているデータ線、ドレーン電極及び維持蓄電器用導電体、
    前記データ線、ドレーン電極及び維持蓄電器用導電体上に形成されている保護膜、そして前記保護膜により覆われていないドレーン電極の一部に連結され、前記ゲート線に隣接した一部は前記保護膜が形成されていない前記維持蓄電器用導電体と連結されている画素電極
    を含むことを特徴とする薄膜トランジスタ表示板。
  18. 前記ゲート線は、前記維持蓄電器用導電体の一部と重なっている拡張部を含み、
    前記画素電極の一部は前記ゲート線の拡張部に隣接することを特徴とする請求項１７に記載の薄膜トランジスタ表示板。
  19. 前記画素電極と連結されているドレーン電極または前記維持蓄電器用導電体の面積範囲は、８０乃至１２０μｍ2であることを特徴とする請求項１７に記載の薄膜トランジスタ表示板。
  20. 前記画素電極は、前記基板の一部に形成されていることを特徴とする請求項１７に記載の薄膜トランジスタ表示板。
JP2006011942A 2005-01-20 2006-01-20 薄膜トランジスタ表示板及びその製造方法 Pending JP2006201789A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050005306A KR101090257B1 (ko) 2005-01-20 2005-01-20 박막 트랜지스터 표시판 및 그 제조 방법

Publications (1)

Publication Number Publication Date
JP2006201789A true JP2006201789A (ja) 2006-08-03

Family

ID=36684447

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006011942A Pending JP2006201789A (ja) 2005-01-20 2006-01-20 薄膜トランジスタ表示板及びその製造方法

Country Status (5)

Country Link
US (1) US7501297B2 (ja)
JP (1) JP2006201789A (ja)
KR (1) KR101090257B1 (ja)
CN (1) CN1822352A (ja)
TW (1) TW200631183A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018523140A (ja) * 2015-07-17 2018-08-16 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． アレイ基板の製造方法、アレイ基板および表示装置
JP2021501473A (ja) * 2017-12-05 2021-01-14 深▲せん▼市華星光電半導体顕示技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｉｓｐｌａｙ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ． Ｔｆｔアレイ基板の製造方法及びディスプレイ装置の製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101058122B1 (ko) * 2004-09-08 2011-08-24 삼성전자주식회사 어레이 기판과, 그의 제조 방법 및 그를 구비한 액정 패널
US20090268999A1 (en) * 2006-05-16 2009-10-29 Gigoptix, Inc. Low loss optical polymer and devices made therefrom
TWI374544B (en) * 2006-11-13 2012-10-11 Au Optronics Corp Thin film transistor array substrates and fbricating method thereof
KR101041144B1 (ko) * 2009-08-13 2011-06-13 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치
TWI420663B (zh) * 2010-07-29 2013-12-21 Au Optronics Corp 有機發光裝置之畫素結構
CN101930994B (zh) * 2010-08-12 2012-07-25 友达光电股份有限公司 有机发光装置的像素结构
KR102024158B1 (ko) 2011-12-23 2019-09-24 삼성디스플레이 주식회사 표시 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960042173A (ko) 1995-05-16 1996-12-21 구자홍 박막트랜지스터-액정표시장치 제조방법
KR100528883B1 (ko) 1998-06-13 2006-02-28 엘지.필립스 엘시디 주식회사 액정표시장치의 제조방법
KR100333180B1 (ko) 1998-06-30 2003-06-19 주식회사 현대 디스플레이 테크놀로지 Tft-lcd제조방법
KR100635943B1 (ko) 1999-11-04 2006-10-18 삼성전자주식회사 박막 트랜지스터 기판 및 그의 제조 방법
KR100603839B1 (ko) 2000-02-18 2006-07-24 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
KR100679518B1 (ko) * 2000-07-13 2007-02-07 엘지.필립스 엘시디 주식회사 액정표장치용 어레이기판과 그 제조방법
KR100443538B1 (ko) 2001-08-20 2004-08-09 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR100436181B1 (ko) 2002-04-16 2004-06-12 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
JP2004212933A (ja) 2002-12-31 2004-07-29 Lg Phillips Lcd Co Ltd 液晶表示装置及びアレイ基板の製造方法
KR101054819B1 (ko) * 2003-06-24 2011-08-05 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018523140A (ja) * 2015-07-17 2018-08-16 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． アレイ基板の製造方法、アレイ基板および表示装置
JP2021501473A (ja) * 2017-12-05 2021-01-14 深▲せん▼市華星光電半導体顕示技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｉｓｐｌａｙ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ． Ｔｆｔアレイ基板の製造方法及びディスプレイ装置の製造方法

Also Published As

Publication number Publication date
US20060160282A1 (en) 2006-07-20
US7501297B2 (en) 2009-03-10
CN1822352A (zh) 2006-08-23
KR101090257B1 (ko) 2011-12-06
KR20060084590A (ko) 2006-07-25
TW200631183A (en) 2006-09-01

Similar Documents

Publication Publication Date Title
JP5106762B2 (ja) 薄膜トランジスタ表示板及びその製造方法
JP5153999B2 (ja) 薄膜トランジスタ表示板の製造方法
JP4888629B2 (ja) 薄膜トランジスタ表示板の製造方法
JP2006072355A (ja) 薄膜トランジスタ表示板及びその製造方法
JP2006201789A (ja) 薄膜トランジスタ表示板及びその製造方法
JP4898229B2 (ja) 光マスク、及びそれを用いた薄膜トランジスタ表示パネルの製造方法
KR101219041B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
JP2007108746A (ja) 薄膜トランジスタ表示板の製造方法
KR101209045B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20060083247A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
JP2007142411A (ja) 薄膜トランジスタ表示板及びその製造方法
KR101090256B1 (ko) 광마스크 및 이를 이용한 박막 트랜지스터 표시판의 제조방법
JP5229775B2 (ja) 液晶表示装置の製造方法
US10128274B2 (en) Thin film transistor array panel and a method for manufacturing the same
KR20060089526A (ko) 박막 트랜지스터 표시판과 그 제조 방법
KR101046925B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20060060334A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR20060068304A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060084021A (ko) 광마스크 및 이를 이용한 박막 트랜지스터 표시판의 제조방법
KR20070000637A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20050093881A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060081164A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20060111753A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20060016925A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20070014336A (ko) 박막 트랜지스터 표시판 및 그 제조 방법