JP4373919B2 - 薄膜トランジスタアレイ基板及びその製造方法 - Google Patents

薄膜トランジスタアレイ基板及びその製造方法 Download PDF

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Description

本発明は、薄膜トランジスタアレイ基板及びその製造方法に関するものである。
液晶表示装置は、現在最も広く使用されている平板表示装置のうちの一つであって、電極が形成されている二枚の基板と、その間に挿入されている液晶層、及び両基板の外側に付着されている偏光板を含み、電極に電圧を印加して液晶層の液晶分子を再配列させることによって、透過する光の量を調節する表示装置である。
液晶表示装置の中でも現在主に用いられているのは、両基板に電極が各々形成されており、電極に印加される電圧をスイッチングする薄膜トランジスタを有している液晶表示装置であり、薄膜トランジスタは両基板のうちの一つに形成されるのが一般的である。
液晶表示装置で信号遅延を防止するために映像信号を伝達するゲート配線又はデータ配線は、低抵抗を有するアルミニウム（Al）又はアルミニウム合金（Al ａlloy）などのような低抵抗物質を用いるのが一般的であり、データ配線はケイ素層と接するため、耐火性に優れたクロムなどを追加して多層膜に形成して用いる。
このような液晶表示装置を製造する方法において、薄膜トランジスタが形成されている基板はマスクを利用した写真エッチング工程によって製造するのが一般的であり、生産費用を減少させるためにはマスクの数を減らすのが好ましい。このために、一つのマスクを利用した写真エッチング工程により、互いに異なるパターンを有する二つの層をパターニングして薄膜トランジスタアレイ基板を完成する技術が開発されている。
しかしながら、このような薄膜トランジスタアレイ基板の製造工程では、配線を形成するために多層の導電膜をパターニングする際、多層の導電膜のうちの一つの導電膜のパターンがエッチングされないことがあるため、配線のパターニングが難しいという問題点が発生する。
本発明が目的とする技術的課題は、配線が多層の導電膜であっても容易にパターニングできる薄膜トランジスタアレイ基板及びその製造方法を提供することにある。
本発明による薄膜トランジスタアレイ基板及びその製造方法では、データ配線に連結されており、湿式エッチング時に下部膜が広い面積でエッチング液に露出されるようにエッチング補助層を形成する。
より詳しくは、基板上にゲート線及びゲート電極を含むゲート配線を形成し、ゲート配線を覆うゲート絶縁膜を形成する。次に、ゲート絶縁膜の上部に半導体パターン及びエッチング補助用パターンを形成した後、半導体パターン及びエッチング補助用パターンの上部にソース／ドレイン用導電体パターンとエッチング補助層を各々形成する。次に、エッチング補助層を除去しながら、ソース／ドレイン用導電体パターンからソース電極とドレイン電極を分離して、ソース及びドレイン電極とデータ線を含むデータ配線とを形成し、ドレイン電極に連結される画素電極を形成する。
この時、ソース及びドレイン電極の分離は、感光膜パターンを利用した写真エッチング工程によって行われ、感光膜パターンは、エッチング補助部に位置し、第１厚さを有する第１部分と、第１厚さより厚い厚さを有する第２部分、及び第１及び第２部分を除いた部分に位置し、第１厚さより薄い第３部分を含む。
写真エッチング工程に用いられるマスクは、光が一部だけ透過できる第１部分と、光が完全に透過できる第２の部分、及び光が完全に透過できない第３部分を含み、感光膜パターンは陽性感光膜であり、マスクの第１、第２、第３の部分は、露光過程で前記感光膜パターンの第１、第２、第３部分に各々対応するように整列されるのが好ましい。
データ配線と半導体パターンとの間に接触層パターンを形成する段階をさらに含み、データ配線、接触層パターン、半導体パターン、及びエッチング補助用パターンを一つのマスクを使用して形成するのが好ましい。この時、ゲート絶縁膜、半導体パターン、接触層パターン、及びデータ配線の形成段階では、まず、ゲート絶縁膜、半導体層、接触層、及び導電層を蒸着した後、導電層上に感光膜を塗布する。次に、感光膜をマスクを通して露光現像して、第２部分がデータ配線の上部に位置するように前記感光膜パターンを形成する。次に、第３部分の下の導電層と、その導電層下部の接触層及び半導体層と、第１部分と、その第１部分下の導電層及び接触層と、そして、第２部分の一部の厚さをエッチングして、導電層、接触層、半導体層から各々形成されたデータ配線、接触層パターン、半導体パターンを形成した後、感光膜パターンを除去する。
より詳しくは、第３部分の下の導電層を湿式又は乾式エッチングして、ソース／ドレイン用導電体パターン及びエッチング補助層を形成し、第３部分の下の接触層及びその下の半導体層をエッチングして、第１及び第２部分の下に半導体パターン及びエッチング補助用パターンを完成する。次に、ソース／ドレイン用導電体パターン及びエッチング補助層とをエッチングして除去することにより、データ配線と接触層パターンを完成する。
データ配線は、クロム又はモリブデンもしくはモリブデン合金の下部膜とアルミニウム又はアルミニウム合金の上部膜とで形成するのが好ましく、上部膜と下部膜は湿式エッチングでパターニングするのが好ましい。
以下、添付した図面を参照して、本発明の実施例について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は多様な相違した形態に実現でき、ここで説明する実施例に限定されない。
図面において、いろいろな層及び領域を明確に表現するために厚さを拡大して示した。明細書全体を通じて類似な部分については同一な図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上にある”とすれば、これは他の部分の“真上にある”場合だけでなく、その中間に他の部分がある場合も含む。反対に、ある部分が他の部分の“真上にある”とすれば、中間に他の部分がないことを意味する。
以下では、本発明の実施例による配線、これを含む薄膜トランジスタアレイ基板及びその製造方法について、図面を参照して詳細に説明する。
本発明の実施例による薄膜トランジスタアレイ基板及びその製造方法では、半導体層とデータ配線を一つの感光膜パターンを利用した写真エッチング工程で形成し、これについて図面を参照して詳細に説明する。
まず、図１乃至図４を参照して、本発明の実施例による液晶表示装置用薄膜トランジスタアレイ基板の構造について詳細に説明する。
図１は、本発明の第１実施例による液晶表示装置用薄膜トランジスタ基板の配置図であり、図２乃至図４は、図１に示した薄膜トランジスタアレイ基板のＩＩ−ＩＩ´、ＩＩＩ−ＩＩＩ´及びＩＶ−ＩＶ´線による各々の断面図である。
絶縁基板１１０上には、モリブデンもしくはモリブデン合金又はクロムなどのように他の物質と優れた接触特性を有する導電物質からなる下部膜と、低い比抵抗を有する銀もしくは銀合金、又はアルミニウムもしくはアルミニウム合金などからなる上部膜２０２とを含むゲート配線、維持配線、及び第１静電気保護用配線（first ESD protection wire）が形成されている。
ゲート配線は、横方向に延びているゲート線１２１、ゲート線１２１の一側に連結され、外部からのゲート信号の印加を受けてゲート線１２１に伝達するゲートパッド１２５、及びゲート線１２１に連結されている薄膜トランジスタのゲート電極１２３を含む。維持配線は、ゲート線１２１と並行しており、上板の共通電極に入力される共通電極電圧などの電圧を外部から印加される維持電極線１３１、及び維持電極線１３１に連結されている維持電極１３３を含む。維持電極１３３は、後述する画素電極１９０に連結されたドレイン電極１７５と重なって画素の電荷保存能力を向上させるストレージキャパシタをなし、後述する画素電極１９０とゲート線１２１との重畳で発生する保持容量が十分である場合は形成しないこともある。
第１静電気保護用配線は、ゲート線１２１の対向側でゲートパッド１２５に連結されている静電気保護用連結線１２４、及び複数のゲート線１２１を静電気保護用連結線１２４を通して共通に連結するゲート短絡線１２８を含む。この時、ゲート配線１２１、１２３、１２５、維持配線１３１、１３３、及び第１静電気保護用配線１２４、１２８は、３０〜７０゜程度の傾斜角を有するテーパ構造を有する。
この時、ゲート配線１２１、１２３、１２５、維持配線１３１、１３３、及び第１静電気保護用配線１２４、１２８は、低抵抗を有する導電物質の単一膜にのみ形成されることができる。
ゲート配線１２１、１２５、１２３、第１静電気保護用配線１２４、１２８、及び維持配線１３１、１３３上には窒化ケイ素（ＳｉＮx）などからなるゲート絶縁膜１４０が形成されて、ゲート配線１２１、１２５、１２３と第１静電気保護用配線１２４、１２８、及び維持配線１３１、１３３を覆っている。
ゲート絶縁膜１４０上には、多結晶シリコン又は非晶質シリコンなどからなる半導体パターン１５２とエッチング補助用パターン１５８が形成されており、半導体パターン１５２上には、リン（Ｐ）などのｎ型又はｐ型不純物で高濃度にドーピングされている非晶質シリコンなどからなる抵抗性接触層（ohmic contact layer）パターン又は中間層パターン１６３、１６５が形成されている。この時、エッチング補助用パターン１５８は、半導体パターン１５２と同一な層で連結されて画素領域の外部に位置する。
抵抗性接触層パターン１６３、１６５上には、モリブデンもしくはモリブデン合金又はクロムなどのように他の物質と優れた接触特性を有し、耐火性に優れた導電物質からなる下部膜と、低い比抵抗を有する銀もしくは銀合金、又はアルミニウムもしくはアルミニウム合金などからなる上部膜とを含むデータ配線、及び第２静電気保護用配線が形成されている。データ配線は、縦方向に形成され、ゲート線と交差して画素領域を定義するデータ線１７１、データ線１７１の一方の端部に連結されて外部からの画像信号の印加を受けるデータパッド１７９、及びデータ線１７１に連結されている薄膜トランジスタのソース電極１７３からなるデータ線部を含む。また、データ線部１７１、１７９、１７３と分離されており、ゲート電極１２３又は半導体パターン１５２のうちの薄膜トランジスタのチャンネル部（Ｃ）に対してソース電極１７３の反対側に位置し、維持電極１３３の上部まで延びている薄膜トランジスタのドレイン電極１７５を含む。維持配線１３１、１３３を形成しない場合、ドレイン電極１７５が画素領域の中央部まで延長されないこともあり、ドレイン電極１７５と分離されており、維持電極１３３と重なるストレージキャパシタ用導電体パターン１７７を別途に形成することもできる。
第２静電気保護用配線は、データ線１１１の対向側でデータパッド１７９に連結されている静電気保護用連結線１７４、及び複数のデータ線１７１を静電気保護用連結線１７４を通して共通で連結するデータ短絡線１７８を含む。この時、データ配線１７１、１７３、１７５、１７９及び第２静電気保護用配線１７４、１７８は、３０〜８０゜程度の傾斜角を有するテーパ構造を有することができ、抵抗性接触層パターン１６３、１６５とその下部の半導体パターン１５２、及びエッチング補助用パターン１５８もまた同様である。
抵抗性接触層パターン１６３、１６５は、その下部の半導体パターン１５２とその上部のデータ配線１７１、１７３、１７５、１７９の接触抵抗を低くする役割を果たし、データ配線１７１、１７３、１７５、１７９及び第２静電気保護用配線１７４、１７８と完全に同一な形態を有する。つまり、抵抗性接触層パターン１６３、１６５は、データ配線１７１、１７３、１７９と実質的に同一の形状である複数のデータ配線接触１６３と、ドレイン電極１７３と実質的に同一形状である複数のドレイン電極接触１６３とを含む。
データ線抵抗性接触層パターン１６３はデータ線部１７１、１７９、１７３と同一であり、ドレイン電極用抵抗性接触層パターン１６３はドレイン電極１７３と同一である。
一方、半導体パターン１５２は、薄膜トランジスタのチャンネル部（Ｃ）を除けば、データ配線１７１、１７３、１７５、１７９、第２静電気保護用配線１７４、１７８、及び抵抗性接触層パターン１６３、１６５と同一な模様をしている。具体的には、薄膜トランジスタのチャンネル部（Ｃ）でデータ線部１７１、１７９、１７３、特にソース電極１７３とドレイン電極１７５とが分離されており、データ線抵抗性接触層１６３とドレイン電極用抵抗性接触層パターン１６５も分離されているが、薄膜トランジスタ用半導体パターン１５２はここで切れずに連結されて、薄膜トランジスタのチャンネルを生成する。
データ配線１７１、１７３、１７５、１７９、第２静電気保護用配線１７４、１７８、及びこれらが覆わない半導体パターン１５２、及びエッチング補助用パターン１５８の上部には、平坦化特性が優れており、感光性を有する有機物質、又はａ−Ｓｉ：Ｃ：Ｏ：Ｈなどを含む低誘電率絶縁物質の絶縁膜を含む保護膜１８０が形成されている。ここで、保護膜１８０は窒化ケイ素からなる絶縁膜をさらに含むことができ、このような場合、絶縁膜は有機絶縁膜の下部に位置して半導体パターン１５２を直接覆うのが好ましい。また、ゲートパッド１２５及びデータパッド１７９が位置するパッド部（Ｐ）より有機絶縁物質は完全に除去するのが好ましいが、このような構造は、パッド部に、ゲートパッド１２５及びデータパッド１７９の上部に走査信号及び映像信号を各々伝達するために、薄膜トランジスタ基板の上部にゲート駆動集積回路及びデータ駆動集積回路を直接実装するＣＯＧ方式の液晶表示装置に適用する場合に有利である。
保護膜１８０は、データパッド１７９及びドレイン電極１７５を露出する接触孔１８９、１８５を有しており、また、ゲート絶縁膜１４０と共にゲートパッド１２５を露出する接触孔１８２を有している。また、保護膜１８０には、第１静電気保護用配線１２４、１２８及び第２静電気保護用配線１７４、１７８を露出する接触孔１８４及び１８６が形成されている。接触孔１８２、１８５、１８４、１８６、１８９では上部膜２０２、７０２が除去されて、他の物質と接触特性に優れた導電物質からなる下部膜２０１、７０１が露出されている。
保護膜１８０上には薄膜トランジスタから画像信号を受け、上板の電極と共に電場を生成する画素電極１９０が形成されている。画素電極１９０は、ＩＺＯ又はＩＴＯなどの透明な導電物質からなっており、接触孔１８５を介してドレイン電極１７５と物理的・電気的に連結されて画像信号の伝達を受ける。画素電極１９０はまた、隣接するゲート線１２１及びデータ線１７１と重なって開口率を高めているが、重ならないこともある。
一方、ゲートパッド１２５及びデータパッド１７９上には、接触孔１８２、１８９を介して各々これらに連結される補助ゲートパッド９２及び補助データパッド９７が形成されており、これらはパッド１２５、１７９と外部回路装置との接着性を補完し、パッドを保護する役割を果たすものであって必須なものではなく、これらを適用するか否かは選択的である。
また、保護膜１８０の上部には、接触孔１８４、１８６を介して第１及び第２静電気保護用配線１２４、１２８、１７４、１７８に連結されている静電気保護用連結パターン９６が形成されている。
それでは、図１乃至図４の構造を有する液晶表示装置用薄膜トランジスタアレイ基板を製造する方法について、図１乃至図４と図５Ａ乃至図１２Ｄを参照して詳細に説明する。
まず、図５Ａ乃至５Ｄに図示したように、絶縁基板１１０の上部に、モリブデンもしくはモリブデン合金又はクロムなどの下部膜２０１と、アルミニウム又はアルミニウム合金などの上部膜２０２とを順に積層し、マスクを利用した写真エッチング工程で上部膜２０２と下部膜２０１を共にパターニングして、ゲート線１２１、ゲート電極１２３、及びゲートパッド１２５を含むゲート配線と、ゲート短絡線１２８及び静電気保護用連結線１２４を含む第１静電気保護用配線と、維持電極線１３１及び維持電極１３３を含む維持配線とをテーパ構造に形成する。
次に、図６Ａ乃至６Ｃに図示したように、窒化ケイ素からなるゲート絶縁膜１４０、ドーピングされない非晶質シリコンの半導体層１５０、ドーピングされた非晶質シリコンの中間層１６０を化学気相蒸着法によって各々１,５００Å乃至５,０００Å、５００Å乃至２,０００Å、３００Å乃至６００Åの厚さで連続蒸着する。次に、モリブデンもしくはモリブデン合金又はクロムなどの下部膜７０１と、上部膜２０２とを順に積層した後、その上に感光膜２１０を１μm乃至２μmの厚さで塗布する。
その後、マスクを通して感光膜２１０に光を照射した後、現像して、図７Ｂ乃至図７Ｄに示したように感光膜パターン２１２、２１４を形成する。この時、感光膜パターン２１２、２１４のうち、薄膜トランジスタのチャンネル部（Ｃ）とエッチング補助部（Ｃ´）、つまり、ソース電極１７３とドレイン電極１７５との間と、データ短絡線１７８が形成される部分に隣接するように位置した第１部分２１４は、配線部（Ａ）、つまり、データ配線１７１、１７３、１７５、１７７、１７９及び第２静電気保護用配線１７４、１７８が形成される部分に位置した第２部分２１２より厚さが薄くなるようにし、その他の部分（Ｂ）の感光膜は全て除去する。この時、チャンネル部（Ｃ）とエッチング補助部（Ｃ´）に残っている感光膜２１４の厚さと配線部（Ａ）に残っている感光膜２１２の厚さの比は、後述するエッチング工程での工程条件によって異なるようにするが、第１部分２１４の厚さを第２部分２１２の厚さの１/２以下とするのが好ましく、例えば、４,０００Å以下であるのがよい。この時、エッチング補助部（Ｃ´）の感光膜の厚さをチャンネル部（Ｃ）と同一に残す理由は、チャンネル部（Ｃ）より導電体層１７０を除去して半導体層１５０を露出しなければならないが、下部膜７０１を容易にエッチングするためであり、これについては後で具体的に説明することとする。
このように、位置によって感光膜の厚さを別にする方法には多様なものがあるが、チャンネル部（Ｃ）とエッチング補助部（Ｃ´）の光透過量を調節するために、主にスリット（slit）や格子形態のパターンを形成したり半透明膜を使用する。
この時、スリットの間に位置したパターンの線幅やパターンの間の間隔、つまり、スリットの幅は、露光時に使用する露光器の分解能より小さいのが好ましく、半透明膜を利用する場合には、マスクの製作時に透過率を調節するために、異なる透過率を有する薄膜を利用したり厚さが異なる薄膜を利用することができる。
このようなマスクを通して感光膜２１０に光を照射すれば、光に直接露出される部分では高分子らが完全に分解され、スリットパターンや半透明膜が形成されている部分では、光の照射量が少ないために高分子は完全には分解されない状態であり、遮光膜で覆われた部分では高分子がほとんど分解されない。次に、感光膜を現像すると、高分子が分解されない部分だけが残り、光が少なく照射された中央部分には、光に全く照射されない部分より薄い厚さの感光膜を残すことができる。この時、露光時間を長くすると全ての分子が分解されてしまうので、注意しなければならない。
このような薄い厚さの感光膜２１２及び２１４の第１部分２１４は、リフローが可能な物質からなる感光膜１００を利用し、光が完全に透過できる部分と完全に透過できない部分とに分けられた通常のマスクで露光した後、現像し、リフローさせて、感光膜が残留しない部分に感光膜の一部を流れるようにすることによって形成することもできる。
次に、感光膜パターン２１４及びその下部の膜、つまり、導電体層１７０、中間層１６０、及び半導体層１５０に対するエッチングを行う。この時、配線部（Ａ）には、データ配線と第２静電気保護用配線及びその下部の膜がそのまま残り、チャンネル部（Ｃ）には半導体層だけが残り、残りの部分（Ｂ）には、前記３個層１７０、１６０、１５０が全て除去されてゲート絶縁膜１４０が露出されなければならない。
まず、図８Ａ乃至図８Ｃに示したように、その他の部分（Ｂ）の露出されている導電体層１７０を除去してその下部の中間層１６０を露出させる。この過程では乾式エッチング又は湿式エッチング方法を全て用いることができ、この時、導電体層１７０はエッチングされ、感光膜パターン２１２、２１４はほとんどエッチングされない条件下で行うのが良い。しかし、乾式エッチングの場合、導電体層１７０のみをエッチングし、感光膜パターン２１２、２１４はエッチングされない条件を探すのは難しいため、感光膜パターン２１２、２１４も共にエッチングされる条件下で行うことができる。この場合には、湿式エッチングの場合より第１部分２１４の厚さを厚くして、この過程で第１部分２１４が除去されて下部の導電体層１７０が露出されることが発生しないようにする。
このようにすれば、図８Ａ乃至図８Ｃに示したように、チャンネル部（Ｃ）、エッチング補助部（Ｃ´）、及びデータ配線部（Ａ）のエッチング補助層１７８’とソース／ドレイン用導電体パターン６４だけが残り、その他の部分（Ｂ）の導電体層１７０は全て除去されて、その下部の中間層１６０が露出される。この時、残ったソース／ドレイン用導電体パターン１７６は、ソース及びドレイン電極１７３、１７５が分離されずに連結されている点を除けば、データ配線１７１、１７３、１７５、１７９及び第２静電気保護用配線１７４、１７８の形態と同一である。また、乾式エッチングを使用した場合、感光膜パターン２１２、２１４もある程度の厚さでエッチングされる。
次に、図９Ａ乃至図９Ｃに示したように、その他の部分（Ｂ）の露出された中間層１６０及びその下部の半導体層１５０を、感光膜パターン２１２及び２１４の第１部分２１４と共に乾式エッチング方法で同時に除去する。この時のエッチングは、感光膜パターン２１２、２１４と中間層１６０及び半導体層１５０（半導体層と中間層はエッチング選択性がほとんど無い）が同時にエッチングされ、ゲート絶縁膜１４０はエッチングされない条件下で行わなければならない。特に、感光膜パターン２１２、２１４と半導体層１５０に対するエッチング比がほとんど同一な条件でエッチングするのが好ましい。例えば、感光膜パターン２１２、２１４と半導体層１５０は、ＳＦ6とＨＣｌの混合気体や、ＳＦ6とＯ2の混合気体を用いれば、ほとんど同一な厚さで二つの膜をエッチングすることができる。感光膜パターン２１２、２１４と半導体層１５０に対するエッチング比が同一な場合、第１部分２１４の厚さは半導体層１５０と中間層１６０の厚さを合せたものと同一であるか、又はそれより小さくなければならない。
このようにすれば、図９Ａ乃至図９Ｃに示したように、チャンネル部（Ｃ）及びエッチング補助部（Ｃ´）の第１部分２１４が除去されてソース／ドレイン用導電体パターン１７６とエッチング補助層１７８’が露出され、その他の部分（Ｂ）の中間層１６０及び半導体層１５０が除去されて、その下部のゲート絶縁膜１４０が露出される。一方、配線部（Ａ）の第２部分２１２もまたエッチングされるので、厚さが薄くなる。また、この段階で、半導体パターン１５２とエッチング補助層１７８’下部のエッチング補助用パターン１５８が完成される。図面符号１６８は、ソース／ドレイン用導電体パターン１７６とエッチング補助層１７８’下部の中間層パターンを指す。
次に、アッシング（ashing）又はエッチ・バック（etch back）によって、チャンネル部（Ｃ）及びエッチング補助部（Ｃ´）のソース／ドレイン用導電体パターン１７６の表面に残っている感光膜クズを除去する。
その後、ソース／ドレイン用導電体パターン１７６及びその下部のソース／ドレイン用中間層パターン１６８を除去してチャンネル部（Ｃ）の半導体パターン１５２を露出するために、まず、ソース及びドレイン電極も図１０Ａ乃至図１０Ｃに示したように、感光膜パターンをエッチングマスクとしてチャンネル部（Ｃ）及びエッチング補助層（Ｃ´）で上部膜７０２を除去する。
次に、ソース／ドレイン用導電体パターン１７６の下部膜７０１及びデータ短絡線１７８の下部膜７０１が露出される。この時、クロムの下部膜７０１は湿式エッチングでエッチングするが、湿式エッチング時にエッチング液を含み、クロムの下部膜７０１とアルミニウム又はアルミニウム合金の上部膜７０２はガルバニ電池（galvanic cell）をなす。しかしながら、エッチング液に対して露出された下部膜７０１の面積が上部膜７０２の面積の３倍以下となる場合には、クロムの下部膜７０１は完全に除去されず、下部膜７０１が残留して薄膜トランジスタの特性が低下する。これを防止するために本発明では、ソース／ドレイン用導電体パターン１７６に連結されており、湿式エッチング時、エッチング液に対して露出された下部膜７０１の面積を広く確保できるように、エッチング補助部（Ｃ´）にエッチング補助層１７８’を追加的に残した。この時、エッチング補助層１７８’の追加により、上部膜７０２をエッチングした後のエッチング液に露出された下部膜７０１の面積は、上部膜７０２の面積に対して７倍以上、さらに好ましくは１０倍以上であるのが好ましい。
一方、図１０Ａ乃至図１０Ｃのように、上部膜７０２をエッチングした後にアッシング工程を追加的に実施する場合には、エッチング液に露出された下部膜７０１の面積は上部膜７０２の面積に対して３倍以上だけあってもクロムの下部膜７０１はエッチングされる。これは、アッシング工程を進行した後には上部膜７０２の表面にアルミニウム又はアルミニウム合金酸化膜が形成されて、ガルバニ電池で上部膜７０２がアノード役割を果たせないからである。
次に、露出されたソース／ドレイン用中間層パターン１６８をエッチングして除去する。この時、エッチングは、ソース／ドレイン用導電体パターン１７６とソース／ドレイン抵抗性接触層パターン１６８の全てに対して乾式エッチングだけで進行することもできる。ソース／ドレイン用導電体パターン１７６は湿式エッチングで、ソース／ドレイン抵抗性接触層パターン１６８は乾式エッチングで行うこともできる。前者の場合、ソース／ドレイン用導電体パターン１７６とソース／ドレイン抵抗性接触層パターン１６８のエッチング選択比が大きい条件下でエッチングを行うのが好ましい。これは、エッチング選択比が小さいとエッチング終点を探すのが難しく、チャンネル部（Ｃ）に残る半導体パターン１５２の厚さを調節するのが容易ではないからである。ソース／ドレイン抵抗性接触層パターン１６８をエッチングする際に使用するエッチング気体の例としては、前で言及したＣＦ4とＨＣｌの混合気体や、ＣＦ4とＯ2の混合気体が挙げられ、ＣＦ4とＯ2を用いれば、均一な厚さで半導体パターン１５２を残すことができる。この時、図１１Ｂに示したように、半導体パターン１５２とエッチング補助用パターン１５８の一部が除去されて厚さが薄くなることもあり、感光膜パターン２１２，２１４の第２部分２１２もこの時にある程度の厚さでエッチングされる。この時のエッチングは、ゲート絶縁膜１４０がエッチングされない条件で行わなければならず、第２部分２１２がエッチングされてその下部のデータ配線１７１、１７３、１７５、１７９及び第２静電気保護用配線１７４、１７８が露出されないように、感光膜パターン２１２，２１４が厚いのが好ましいのはもちろんである。
このようにすれば、ソース電極１７３とドレイン電極１７５とが分離されながら、データ配線１７１、１７３、１７５、１７９及び第２静電気保護用配線１７４、１７８とその下部の抵抗性接触層パターン１６３、１６５が完成される。
最後に、配線部（Ａ）に残っている感光膜２１２，２１４の第２部分２１２を除去する。しかし、第２部分２１２の除去は、チャンネル部（Ｃ）及びエッチング補助部（Ｃ´）のソース／ドレイン用導電体パターン１７６及びエッチング補助層１７８’を除去した後、その下のソース／ドレイン抵抗性接触層パターン１６８を除去する前に行われることもでき、ソース／ドレイン用導電体パターン１７６及びエッチング補助層１７８の上部膜７０２を除去した後に行われることもできる。
このようにしてデータ配線１７１、１７３、１７５、１７９及び第２静電気保護用配線１７４、１７８を形成した後、図１２Ａ乃至図１２Ｄに示したように窒化ケイ素を積層したり、又は平坦化特性が優れており、感光性を有する有機物質を基板１１０の上部にコーティングしたり、ＰＥＣＶＤ（plasma enhanced chemical vapor deposition）方法でａ−Ｓｉ：Ｃ：Ｏ膜又はａ−Ｓｉ：Ｏ：Ｆ膜などの低誘電率ＣＶＤ膜を蒸着して保護膜１８０を形成する。次に、マスクを利用して保護膜１８０をゲート絶縁膜１４０と共にエッチングして、ゲートパッド１２５、データパッド１７９、及びドレイン電極１７５を各々露出する接触孔１８２、１８９、１８５を形成する。次に、アルミニウムエッチング液を利用したアルミニウム全面エッチング工程により、接触孔１８２、１８５、１８４、１８６、１８９を介して露出されたアルミニウム又はアルミニウム合金の上部膜２０２、７０２を除去する。
次に、図１乃至図４に示したように、５００Å乃至１,０００Å厚さのＩＺＯ又はＩＴＯを蒸着し、マスクを使用してエッチングして、ドレイン電極１７５に連結された画素電極１９０、ゲートパッド１２５に連結された補助ゲートパッド９２、及びデータパッド１７９に連結された補助データパッド９７を形成しゲート短絡線１２８とデータ短絡線１７８とを連結する静電気保護用連結パターン９６を形成する。
このような本発明の実施例では、データ配線１７１、１７３、１７５、１７９とその下部の抵抗性接触層パターン１６３、１６５及び半導体パターン１５２を一つのマスクを利用して形成する。この過程でソース電極１７３とドレイン電極１７５とが分離されて、本発明の第２実施形態に示すように製造工程を単純化することができる。
本発明の実施例による液晶表示装置用薄膜トランジスタアレイ基板の配置図である。 図１に示した薄膜トランジスタアレイ基板のＩＩ−ＩＩ´線による断面図である。 図１に示した薄膜トランジスタアレイ基板のＩＩＩ−ＩＩＩ´線による断面図である。 図１に示した薄膜トランジスタアレイ基板のＩＶ−ＩＶ´線による断面図である。 本発明の実施例によって製造する始め段階での薄膜トランジスタアレイ基板の配置図である。 図５ＡのＶｂ−Ｖｂ´線による断面図である 図５ＡのＶｃ−Ｖｃ´線による断面図である。 図５ＡのＶｄ−Ｖｄ´線による断面図である。 図５Ｂの次の段階の断面図である。 図５Ｃの次の段階の断面図である。 図５Ｄの次の段階の断面図である。 図６Ａ、図６Ｂ、及び図６Ｃの次の段階での薄膜トランジスタアレイ基板の配置図である。 図７ＡのＶＩＩｂ−ＶＩＩｂ´線による断面図である。 図７ＡのＶＩＩｃ−ＶＩＩｃ´線による断面図である。 図７ＡのＶＩＩｄ−ＶＩＩｄ´線による断面図である。 図７Ｂの次の段階を工程順序に従って示したものである。 図７Ｃの次の段階を工程順序に従って示したものである。 図７Ｄの次の段階を工程順序に従って示したものである。 図８Ｂの次の段階を工程順序に従って示したものである。 図８Ｃの次の段階を工程順序に従って示したものである。 図８Ｄの次の段階を工程順序に従って示したものである。 図９Ｂの次の段階を工程順序に従って示したものである。 図９Ｃの次の段階を工程順序に従って示したものである。 図９Ｄの次の段階を工程順序に従って示したものである。 図１０Ｂの次の段階を工程順序に従って示したものである。 図１０Ｃの次の段階を工程順序に従って示したものである。 図１０Ｄの次の段階を工程順序に従って示したものである。 図１１Ａ乃至図１１Ｃの次の段階での薄膜トランジスタアレイ基板の配置図。 図１２ＡのＸＩＩｂ−ＸＩＩｂ´線による断面図である。 図１２ＡのＸＩＩｃ−ＸＩＩｃ´線による断面図である。 図１２ＡのＸＩＩｄ−ＸＩＩｄ´線による断面図である。
９２ 補助ゲートパッド
９６ 静電気保護用連結パターン
９７ 補助データパッド
１１０ 絶縁基板
１１１ データ線
１２１ ゲート線
１２３ ゲート電極
１２５ ゲートパッド
１３３ 維持電極
１４０ ゲート絶縁膜
１５０ 半導体層
１５２ 半導体パターン
１５８ エッチング補助用パターン
１６０ 中間層
１６３ 抵抗性接触層パターン
１６５ 中間層パターン
１６８ ソース／ドレイン抵抗性接触層パターン
１７０ 導電体層
１７３ ソース電極
１７４ 静電気保護用連結線
１７５ ドレイン電極
１７８ データ短絡線
１７８’ エッチング補助層
１７９ データパッド
１８０ 保護膜
１８２、１８４、１８５、１８６、１８９ 接触孔
１９０ 画素電極
２０１、７０１ 下部膜
２０２、７０２ 上部膜
２１２、２１４ 感光膜パターン

Claims (4)

  1. 基板上にゲート線及びゲート電極を含むゲート配線を形成する段階と、
    前記基板及び前記ゲート配線上にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜の上部に半導体層、クロム、モリブデン又はモリブデン合金からなる下部膜及び銀、銀合金、アルミニウム又はアルミニウム合金からなる上部膜を順次形成する段階と、
    前記下部膜及び上部膜をパターニングすることにより、ソース／ドレイン用導電体パターン及びエッチング補助層を形成する段階と、
    前記半導体層をパターニングすることにより、半導体パターン及びエッチング補助用パターンを形成する段階と、
    湿式エッチングで前記エッチング補助層を除去しながら前記ソース／ドレイン用導電体パターンの一部をエッチングして、ソース電極及びドレイン電極を含むデータ配線を形成する段階と、及び
    前記ドレイン電極に連結される画素電極を形成する段階とを含み、
    前記湿式エッチングは、前記下部膜と前記上部膜とでガルバニ電池をなすエッチング液を用いて行われ、前記エッチング液に対して露出された前記下部膜の面積が前記上部膜の面積の３倍より大きくなるように前記エッチング補助層及び前記エッチング補助用パターンを形成することを特徴とする薄膜トランジスタアレイ基板の製造方法。
  2. 前記ソース／ドレイン用導電体パターン及びエッチング補助層を形成する段階、及び、前記半導体パターン及びエッチング補助用パターンを形成する段階は、第１感光膜パターンを利用したエッチング工程によって行われ、
    前記第１感光膜パターンは、第１厚さを有する第１部分と、前記第１厚さより厚い第２部分からなり、前記第１部分は、薄膜トランジスタのチャネル部及び前記エッチング補助層に対応し、前記第２部分は、前記ソース電極及びドレイン電極を含むデータ配線に対応し、
    前記ソース電極及びドレイン電極を含むデータ配線を形成する段階は、前記第１感光膜パターンをアッシング又はエッチ・バックすることによって、前記第１部分を除去し、前記第２部分を残した第２感光膜パターンを利用したエッチング工程によって行われる請求項１に記載の薄膜トランジスタ基板の製造方法。
  3. 前記第１感光膜パターンを利用したエッチング工程に用いられるマスクは、光が一部だけ透過できる第１部分と、光が完全にブロックされる第２部分、及び光が完全に透過できる第３部分とを含み、
    前記第１感光膜パターンは陽性感光膜であり、前記マスクの第１、第２部分は、露光過程で前記第１感光膜パターンの第１、第２部分に各々対応するように整列される請求項２に記載の薄膜トランジスタ基板の製造方法。
  4. 前記半導体層と下部膜との間に接触層を形成する段階と、
    前記接触層をパターニングすることにより、前記半導体パターンと前記ソース電極及びドレイン電極を含むデータ配線の間に接触層パターンを形成する段階とをさらに含み、
    前記第１感光膜パターン及び前記第２感光膜パターンを利用したエッチング工程によって前記接触層パターンを形成する請求項２に記載の薄膜トランジスタ基板の製造方法。
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