JP4662700B2 - 薄膜トランジスタアレイ基板及びその製造方法 - Google Patents

薄膜トランジスタアレイ基板及びその製造方法 Download PDF

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Description

本発明は薄膜トランジスタアレイ基板及びその製造方法に係り、より詳しくは、製造工程中に発生する静電気を防止するための静電気保護素子を有する薄膜トランジスタアレイ基板及びその製造方法に関するものである。
液晶表示装置は現在最も広く用いられている平板表示装置のうちの一つであって、電極が形成されている二枚の基板、その間に挿入されている液晶層、及び二つの基板の外側に付着されている偏光板からなり、電極に電圧を印加して液晶層の液晶分子を再配列させることによって透過する光の量を調節する表示装置である。
このような液晶表示装置を製造するためには、対向する二枚の絶縁基板には同時に複数の液晶表示装置用液晶セルが形成される。ここで、各々の液晶セルは、画像が表示される複数の画素からなり、走査信号又は映像信号を伝達するための配線、映像信号を制御するための薄膜トランジスタ、映像信号が伝達される画素電極、及び赤、緑、青のカラーフィルターなどが配置されている画面表示部と、外部から電気的信号が伝達されるパッドが形成されているパッド部と、製造工程中に発生する静電気によって画面表示部に形成されている薄膜トランジスタのような駆動素子が破壊されるのを防止するための静電気保護素子が形成されている周辺部とを含む。
この時、静電気保護素子は、液晶表示装置の製造工程中に画素不良を検査することができる構造に配線を形成し、以後の製造工程で発生する静電気をより容易に放電させることができると同時に、画面表示部の配線を形成する時に別途の追加工程なしで製作することができるのが好ましい。
本発明が目的とする技術的課題は、製造工程中に発生する静電気をより容易に放電させることができる薄膜トランジスタアレイ基板を提供することにある。
本発明の他の技術的課題は、追加工程なしで静電気保護素子を製作することができる薄膜トランジスタアレイ基板の製造方法を提供することにある。
本発明による薄膜トランジスタアレイ基板には、複数の信号線とこれらを共通して連結する短絡線（shorting bar）との間に、線抵抗が急激に変わる抵抗段差部が形成されている。
より詳細には、本発明による薄膜トランジスタアレイ基板は、ゲート線とゲート線に連結されているゲート電極とを含むゲート配線が絶縁基板の上に形成されており、ゲート絶縁膜がゲート配線を覆っている。ゲート絶縁膜の上部には半導体層が形成されており、半導体層の上部には、ゲート線と交差するデータ線、データ線に連結されているソース電極、及びゲート電極を中心にソース電極と対向するドレーン電極を含むデータ配線が形成されている。また、基板の上部には、ゲート線又はデータ線に各々連結されており、互いに異なる線抵抗を有する抵抗段差部を有する抵抗段差用配線が形成されており、ドレーン電極に連結されている画素電極が形成されている。
この時、抵抗段差用配線は、下部膜及び下部膜より低い比抵抗を有する上部膜を含み、上部膜の一部が除去されているのが好ましい。
データ配線と画素電極との間に保護膜が形成されており、前記保護膜は、抵抗段差用配線の下部膜を露出する第１接触孔を有するのが好ましい。
ゲート配線は、ゲート線の一端に連結されているゲートパッドを含み、データ配線は、データ線の一端に連結されているデータパッドを含み、保護膜は、ゲートパッド及びデータパッドを露出する第２及び第３接触孔を有し、画素電極と同一層には、第２及び第３接触孔を介してゲートパッド及びデータパッドに連結されている補助ゲートパッド及び補助データパッドがさらに形成され、第１接触孔を介して下部膜に接している抵抗段差用導電膜がさらに形成されるのが好ましい。
このような本発明による薄膜トランジスタアレイ基板の製造方法においては、まず、基板の上に第１下部膜及び第１下部膜より低い比抵抗を有する第１上部膜を積層してパターニングし、ゲート線及びゲート電極を含むゲート配線と、第１抵抗段差用連結線及びゲート短絡線を含む第１静電気保護用配線とを形成する。次に、基板の上にゲート絶縁膜を積層し、ゲート絶縁膜の上部に半導体層を形成した後、第２下部膜及び第２下部膜より低い比抵抗を有する第２上部膜を積層してパターニングし、データ線、ソース電極及びドレーン電極を含むデータ配線と、第２抵抗段差用連結線及びデータ短絡線を含む第２静電気保護用配線とを形成する。次に、第１及び第２抵抗段差用連結線の上部膜の一部を除去して、ドレーン電極に連結される画素電極を形成する。
下部膜は、クロム、モリブデン又はモリブデン合金で形成し、上部膜はアルミニウム又はアルミニウム合金で形成するのが好ましい。
また、上部膜を除去するためには、データ配線と画素電極との間に保護膜を形成してパターニングし、第１及び第２抵抗段差用連結線を露出する接触孔を形成した後、接触孔を介して露出された上部膜をエッチングするのが好ましい。上部膜はアルミニウムエッチング液を用いたアルミニウム全面エッチング工程で除去する。
本発明では、静電気保護用配線を用いることで製造工程中に発生する静電気を容易に放電させることができ、このような静電気保護用配線を追加工程なしで薄膜トランジスタの製造工程で形成することができる。
添付した図面を参考にして、本発明の実施例について、本発明の属する技術分野で通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は多様な形態で実現でき、ここで説明する実施例に限定されない。
図面では、層及び領域を明確に表現するために、厚さを拡大して示している。明細書全体を通して類似した部分については同じ図面符号を付している。層、膜、領域、板などの部分が他の部分の“上にある”とする場合には、その部分の直ぐ上にある場合だけでなく、その中間にまた他の部分がある場合も意味する。反対に、ある部分が他の部分の“真上にある”とする場合には、その中間に何もないことを意味する。
以下、本発明の実施例による配線、これを含む薄膜トランジスタアレイ基板、及びその製造方法について、図面を参考にして詳細に説明する。
本発明の実施例による液晶表示装置用薄膜トランジスタアレイ基板について詳細に説明する。
まず、図１を参照して、本発明の実施例による液晶表示装置用薄膜トランジスタアレイ基板の構造について説明する。
図１は、本発明の実施例による薄膜トランジスタアレイ基板の構造を概略的に示した配置図である。
図１のように、本発明の実施例による薄膜トランジスタアレイ基板１００には、画像が表示される複数の画素がマトリックス形態に配列されている。薄膜トランジスタアレイ基板１００は、画面表示部（Ａ）と、ゲート及びデータパッド部（Ｐ）と、抵抗段差部（Ｇ）と、を含む。
画面表示部（Ａ）には、走査信号又はゲート信号を伝達するゲート配線２００；データ信号又は映像信号を伝達するデータ配線７００；各々の画素に形成されており、透明な導電物質又は反射度を有する導電物質からなる画素電極；ゲート配線２００及びデータ配線７００に電気的に連結されており、ゲート配線２００の走査信号によりデータ配線７００を経由して画素電極に伝達される映像信号を制御する薄膜トランジスタ；などが配置されている。
ゲート及びデータパッド部（Ｐ）は、外部からの走査信号又は映像信号をゲート配線２００又はデータ配線７００に伝達するゲートパッド及びデータパッドが集まって形成されている。
抵抗段差部（Ｇ）は、製造工程中に発生する静電気を放電させて画面表示部に形成されている薄膜トランジスタのような素子が破壊されるのを防止するために、複数のゲート配線２００及びデータ配線７００に各々連結されている。
複数のゲート配線２００及びデータ配線７００は、ゲート及びデータパッド部（Ｐ）及び抵抗段差部（Ｇ）を経由してゲート短絡線１２８及びデータ短絡線１７８に連結されている。抵抗段差部（Ｇ）、ゲート短絡線１２８、及びデータ短絡線１７８は、静電気保護素子に属する。ここで、抵抗段差部（Ｇ）は、少なくとも二つ以上であり、低い線抵抗を有する部分と高い線抵抗を有する部分とを含む配線からなっている。製造工程中に静電気が発生する場合、静電気はゲート短絡線１２８及びデータ短絡線１７８を通じて複数のゲート配線２００及びデータ配線７００へ拡散するようになる。しかし、ゲート配線２００及びデータ配線７００に流れる前に、抵抗段差部（Ｇ）で線抵抗の差が急激に変わることにより、スパーク放電（spark discharge）が発生して静電気は放電される。
次に、このような本発明の実施例による薄膜トランジスタアレイ基板における画面表示部、抵抗段差部及びパッド部について、図面を参照して具体的に説明する。
まず、図２〜図４を参考にして本発明の第１実施例による液晶表示装置用薄膜トランジスタアレイ基板の構造について詳細に説明する。
図２は、本発明の第１実施例による液晶表示装置用薄膜トランジスタアレイ基板の配置図である。図３及び図４は、図２に示した薄膜トランジスタアレイ基板をＩＩＩ−ＩＩＩ’及びＶ−Ｖ’線に沿って切断して示した各々の断面図である。
絶縁基板１１０の上には、高い比抵抗を有するモリブデン、モリブデン合金又はクロムなどからなる下部膜２０１、及び下部膜２０１より低い比抵抗を有する銀、銀合金、アルミニウム又はアルミニウム合金などからなる上部膜２０２を含むゲート配線と、第１静電気保護用配線とがテーパ構造に形成されている。ゲート配線は、画面表示部（Ａ）から横方向に伸びているゲート線１２１；ゲート線１２１の端に連結されてパッド部（Ｐ）に位置し、外部からのゲート信号の印加を受けてゲート線１２１に伝達するゲートパッド１２５；及びゲート線１２１；に連結されている。ゲート配線は、画面表示部（Ａ）に位置する薄膜トランジスタのゲート電極１２３を含む。また、ゲート配線は、以後に形成される画素電極１９０に連結される維持蓄電器用導電体パターン１７７と重なって、画素の電荷保存能力を向上させる維持蓄電器を構成する。第１静電気保護用配線は、抵抗段差部（Ｇ）に形成されており、ゲート線１２１の対向側でゲートパッド１２５に連結されている抵抗段差用連結線１２４、及び複数のゲート線１２１を抵抗段差用連結線１２４により共通して連結するゲート短絡線１２８を含む。この時、ゲート配線１２１、１２３、１２５及び第１静電気保護用配線１２４、１２８は、３０〜７０゜程度の傾斜角を有するテーパ構造に形成されている。
基板１１０の上には、窒化ケイ素（ＳｉＮx）などからなるゲート絶縁膜１４０がゲート配線１２１、１２５、１２３及び第１静電気保護用配線１２４、１２８を覆っている。
ゲート電極１２５のゲート絶縁膜１４０の上部には、非晶質シリコンなどの半導体からなる半導体層１５０が形成されている。半導体層１５０の上部には、シリサイド又はｎ型不純物が高濃度にドーピングされているｎ＋の水素化非晶質シリコンなどの物質で作られた抵抗接触層１６３、１６５が各々形成されている。
抵抗接触層１６３、１６５又はゲート絶縁膜１４０の上には、高い比抵抗を有するモリブデン、モリブデン合金又はクロムなどからなる下部膜７０１、及び下部膜７０１より低い比抵抗を有する銀、銀合金、アルミニウム又はアルミニウム合金などからなる上部膜７０２を含むデータ配線と、第２静電気保護用配線とが形成されている。データ配線は、画面表示部（Ａ）から縦方向に伸び、ゲート線１２１と交差して画素領域を定義するデータ線１７１；データ線１７１に連結されて抵抗接触層１６３の上部まで伸びているソース電極１７３；データ線１７１の一端に連結されてパッド部（Ｐ）に位置し、外部からの画像信号の印加を受けるデータパッド１７９；ソース電極１７３と分離されており、ゲート電極１２３に対してソース電極１７３の反対側抵抗接触層１６５の上部に形成されているドレーン電極１７５；を含む。また、データ配線は、保持容量を向上させるためにゲート線１２１と重なっており、以後に形成される画素電極１９０に電気的に連結される維持蓄電器用導電体パターン１７７を含む。第２静電気保護用配線は、抵抗段差部（Ｇ）に形成されており、データ線１１１の対向側でデータパッド１７９に連結されている抵抗段差用連結線１７４、及び複数のデータ線１７１を抵抗段差用連結線１７４により共通して連結するデータ短絡線１７８を含む。
データ配線１７１、１７３、１７５、１７７、１７９、第２静電気保護用配線１７４、１７８、及びこれらが覆わない半導体層１５０の上部には、平坦化特性が優れており、感光性を有する有機物質又はａ−Ｓｉ：Ｃ：Ｏ：Ｈなどを含む低誘電率絶縁物質の絶縁膜を含む保護膜１８０が形成されている。ここで、保護膜１８０は、窒化ケイ素からなる絶縁膜をさらに含むことができ、このような場合に、絶縁膜は、有機絶縁膜の下部に位置して半導体層１５０を直接覆うのが好ましい。また、有機絶縁物質は、ゲートパッド１２５及びデータパッド１７９が位置するパッド部（Ｐ）から完全に除去するのが好ましいが、このような構造は、ゲートパッド１２５及びデータパッド１７９の上部に走査信号及び映像信号を各々伝達するために、薄膜トランジスタアレイ基板の上部にゲート駆動集積回路及びデータ駆動集積回路を直接実装するＣＯＧ（chip on glass）方式の液晶表示装置に適用する際に特に有利である。
保護膜１８０には、ドレーン電極１７５、維持蓄電器用導電体パターン１７７、及びデータパッド１７９を各々露出する接触孔１８５、１８７、１８９が形成されており、ゲート絶縁膜１４０と共にゲートパッド１２５を露出する接触孔１８２が形成されている。また、保護膜１８０には、抵抗段差用連結線１２４、１７４を露出する接触孔１８４、１８６が少なくとも二つ以上形成されている。この時、接触孔１８４、１８６は、抵抗段差用連結線１２４、１７４の境界線を露出するのが好ましいが、そうでないこともある。ここで、接触孔１８４、１８６を介して露出された抵抗段差用連結線１２４、１７４では、低い比抵抗を有する上部膜２０２、７０２が除去され、接触孔１８４、１８６を介して露出された部分は抵抗段差用連結線１２４、１７４の他の部分より高い線抵抗を有するようになる。したがって、製造工程中に静電気が発生する場合に、静電気はゲート短絡線１２８及びデータ短絡線１７８を通じて複数のゲート配線２００及びデータ配線７００へ拡散するようになるが、ゲート配線２００及びデータ配線７００に流れる前に、接触孔１８４、１８６を介して除去された上部膜２０２、７０２の境界で線抵抗の急激な変化が起こることにより、スパーク放電（spark discharge）が発生して静電気は放電される。ここで、製造工程中のスパーク放電によって下部膜２０１、７０１が断線することもある。
保護膜１８０の上部には、接触孔１８５を介してドレーン電極１７５と電気的に連結されており、画面表示部（Ａ）の画素領域に位置し、透明な導電物質のＩＺＯ（indium zinc oxide）又はＩＴＯ（indium tin oxide）などからなる画素電極１９０が形成されている。また、保護膜１８０の上には、接触孔１８２、１８９を介して各々ゲートパッド１２５及びデータパッド１７９に連結されている補助ゲートパッド９２及び補助データパッド９７がパッド部（Ｐ）に形成されている。ここで、補助ゲート及びデータパッド９２、９７は、ゲート及びデータパッド１２５、１７９を保護するためのものであり、必須のものではない。また、保護膜１８０の上には、接触孔１８４、１８６を介して抵抗段差用連結線１２４、１７４に接する抵抗段差用導電膜９４、９６が形成されている。
このような本発明の第１実施例による薄膜トランジスタアレイ基板は、低い比抵抗を有する配線を含んでいるので、大画面の液晶表示装置の動作特性を向上させることができ、第１及び第２静電気保護用配線を用いて製造工程中に発生する静電気を容易に放電させることができる効果がある。
以下、図５ａ〜図８ｃ及び図２〜図４を参照して、本発明の実施例による薄膜トランジスタアレイ基板の製造方法について具体的に説明する。
まず、図５ａ〜図５ｃに示したように、ガラス基板１１０の上部に、モリブデン、モリブデン合金又はクロムなどからなる下部膜２０１、及び下部膜２０１より低い比抵抗を有するアルミニウム又はアルミニウム合金などからなる上部膜２０２を順に積層し、マスクを用いた写真エッチング工程で上部膜２０２及び下部膜２０１を共にパターニングして、ゲート線１２１、ゲート電極１２３、及びゲートパッド１２５を含むゲート配線と、ゲート短絡線１２８及び抵抗段差用連結線１４を含む第１静電気保護用配線とをテーパ構造に形成する。
次に、図６ａ〜図６ｃに示したように、窒化ケイ素からなるゲート絶縁膜１４０、非晶質シリコンからなる半導体層１５０、ドーピングされた非晶質シリコン層１６０の３層の膜を連続して積層し、マスクを用いたパターニング工程で半導体層１５０及びドーピングされた非晶質シリコン層１６０をパターニングして、ゲート電極１２５と対向するゲート絶縁膜１４０の上部に半導体層１５０及び抵抗接触層１６０を形成する。
次に、図７ａ〜図７ｂに示したように、モリブデン、モリブデン合金又はクロムなどからなる下部膜７０１、及び下部膜７０１より低い比抵抗を有するアルミニウム又はアルミニウム合金などからなる上部膜７０２を順に積層し、マスクを用いた写真エッチング工程で上部膜７０２及び下部膜７０１を共にパターニングして、ゲート線１２１と交差するデータ線１７１、データ線１７１に連結されてゲート電極１２３の上部まで伸びているソース電極１７３、データ線１７１が一端に連結されているデータパッド１７９、ソース電極１７３と分離されており、ゲート電極１２３を中心にソース電極１７３と対向するドレーン電極１７５、及び維持蓄電器用導電体パターン１７７を含むデータ配線と、データ短絡線１７８及び抵抗段差用連結線１７４を含む第２静電気保護用配線とをテーパ構造に形成する。
次に、データ配線１７１、１７３、１７５、１７７、１７９で覆われないドーピングされた非晶質シリコン層パターン１６０をエッチングして、ゲート電極１２３を中心に両側に分離させる一方で、両側のドーピングされた非晶質シリコン層１６３、１６５の間の半導体層パターン１５０を露出させる。次に、露出された半導体層１５０の表面を安定化させるために酸素プラズマを実施するのが好ましい。
次に、図８ａ〜図８ｃに示したように、窒化ケイ素を積層したり、平坦化特性が優れており、感光性を有する有機物質を基板１１０の上部にコーティングしたり、ＰＥＣＶＤ（plasma enhanced chemical vapor deposition）方法で、ａ−Ｓｉ：Ｃ：Ｏ膜又はａ−Ｓｉ：Ｏ：Ｆ膜などの低誘電率ＣＶＤ膜を蒸着して保護膜１８０を形成する。次に、マスクを用いた写真エッチング工程でゲート絶縁膜１４０と共にパターニングして、ゲートパッド１２５、ドレーン電極１７５、データパッド１７９、及び維持蓄電器用導電体パターン１７７を露出する接触孔１８２、１８５、１８９、１８７と、第１及び第２静電気保護用配線の抵抗段差用連結線１７４、１２４を露出する接触孔１８４、１８６とを一つ以上形成する。次に、アルミニウムエッチング液を用いたアルミニウム全面エッチング工程で、接触孔１８２、１８５、１８９、１８７、１７４、１２４を介して露出された上部膜２０２、７０２を除去する。このように接触部で接触孔１８２、１８５、１８９、１８７を介して露出されたゲートパッド１２５、ドレーン電極１７５、データパッド１７９、及び維持蓄電器用導電体パターン１７７の上部膜２０２、７０２を除去する際に、抵抗段差用連結線１７４、１２４を露出する接触孔１８４、１８６を介して露出された上部膜２０２、７０２を除去することにより、追加工程なしで抵抗段差用連結線１７４、１２４に線抵抗が異なる二つの部分を形成することができる。
次に、図２〜図４に示したように、透明導電物質を蒸着してマスクを用いた写真エッチング工程でパターニングし、接触孔１８７、１８５を介してドレーン電極１７５及び維持蓄電器用導電体パターン１７７の下部膜７０１に連結される画素電極１９０と、接触孔１８２、１８９を介してゲートパッド１２５及びデータパッド１７９の下部膜２０１、７０１に各々連結される補助ゲートパッド９２及び補助データパッド９７とを各々形成する。また、接触孔１８４、１８６を介して露出された抵抗段差用連結線１７４、１２４の下部膜２０１、７０１に連結される抵抗段差用導電膜９４、９６を形成する。
以後の製造工程で、第１及び第２静電気保護用配線１２４、１２８、１７４、１７８は、ゲート配線及びデータ配線の断線及び短絡又は画素の結合を検査する際に電気的信号を印加するための配線として用いられる。また、以後の製造工程中に発生する静電気で画面表示部の薄膜トランジスタが損傷するのを防止するための静電気保護素子としても用いられ、放電時に第１及び第２静電気保護用配線１２４、１２８、１７４、１７８のうちの上部膜２０２、７０２が除去された部分で断線が発生することがある。ここで、薄膜トランジスタアレイ基板とこれに対向する対向基板とを結合して液晶表示装置を完成した後には、ゲート配線及びデータ配線から第１及び第２静電気保護用配線１２４、１２８、１７４、１７８を電気的に分離する。
前記では、半導体層及びデータ配線を互いに異なるマスクを用いた写真エッチング工程で形成する製造方法に本発明の実施例を適用して説明したが、本発明の実施例は、製造費用を最小化するために、半導体層及びデータ配線を一つの感光膜パターンを用いた写真エッチング工程で形成する液晶表示装置用薄膜トランジスタアレイ基板の製造方法にも同一に適用することができる。これについて、図面を参照して詳細に説明する。
まず、図９〜図１２を参考にして、本発明の第２実施例による液晶表示装置用薄膜トランジスタアレイ基板の単位画素の構造について詳細に説明する。
図９は、本発明の第２実施例による液晶表示装置用薄膜トランジスタアレイ基板の配置図であり、図１０〜図１２は、各々図９に示した薄膜トランジスタアレイ基板をＸ−Ｘ’線、ＸＩ−ＸＩ’線及びＸＩＩ−ＸＩＩ’線に沿って切断して示した断面図である。
まず、絶縁基板１１０の上に、第１実施例と同一に、下部膜２０１及び下部膜より低い比抵抗を有する上部膜２０２を含み、ゲート線１２１、ゲートパッド１２５、及びゲート電極１２３を含むゲート配線と、ゲート短絡線１２８及び抵抗段差用連結線１２４を含む第１静電気保護用配線とがテーパ構造に形成されている。そして、基板１１０の上部には、ゲート線１２１と平行であり、上板の共通電極に入力される共通電極電圧などの電圧が外部から印加される維持電極線１３１、及び維持電極線１３１に連結されている維持電極１３３を含む維持配線が形成されている。維持電極１３３は、後述する画素電極１９０に連結された維持蓄電器用導電体パターン１７７と重なって画素の電荷保存能力を向上させる維持蓄電器をなすが、後述する画素電極１９０とゲート線１２１とが重なって発生する保持容量が十分である場合には形成しないこともある。この時、ゲート配線１２１、１２３、１２５、維持配線１３１、１３３、及び第１静電気保護用配線１２４、１２８は、３０〜７０゜程度の傾斜角を有するテーパ構造を有する。
ゲート配線１２１、１２５、１２３、第１静電気保護用配線１２４、１２８、及び維持配線１３１、１３３の上には窒化ケイ素（ＳｉＮx）などからなるゲート絶縁膜１４０が形成されて、ゲート配線１２１、１２５、１２３、第１静電気保護用配線１２４、１２８、及び維持配線１３１、１３３を覆っている。
ゲート絶縁膜１４０の上には多結晶シリコン又は非晶質シリコンなどからなる半導体パターン１５２、１５７が形成されている。半導体パターン１５２、１５７の上には、リン（Ｐ）などのｎ型又はｐ型不純物で高濃度にドーピングされている非晶質シリコンなどからなる抵抗性接触層（ohmic contact layer）パターン又は中間層パターン１６３、１６５、１６７が形成されている。
抵抗性接触層パターン１６３、１６５、１６７の上には、第１実施例と同一に、下部膜７０１及び下部膜７０１より低い比抵抗を有する上部膜７０２を含むデータ配線と、第２静電気保護用配線とがテーパ構造に形成されている。データ配線は、縦方向に形成されているデータ線１７１；データ線１７１の一端に連結されて外部からの画像信号の印加を受けるデータパッド１７９；及びデータ線１７１の分枝である薄膜トランジスタのソース電極１７３からなるデータ線部；データ線部１７１、１７９、１７３と分離されており、ゲート電極１２３又は薄膜トランジスタのチャンネル部（Ｃ）に対してソース電極１７３の反対側に位置する薄膜トランジスタのドレーン電極１７５；維持電極１３３の上に位置している維持蓄電器用導電体パターン１７７；を含む。維持配線１３１、１３３を形成しない場合には、維持蓄電器用導電体パターン１７７もまた形成しない。ここでは、維持蓄電器用導電体パターン１７７がドレーン電極１７５に連結されているが、そうでないこともある。第２静電気保護用配線は、抵抗段差部（Ｇ）に形成されており、データ線１１１の対向側でデータパッド１７９に連結されている抵抗段差用連結線１７４；及び複数のデータ線１７１を抵抗段差用連結線１７８により共通して連結するデータ短絡線１７８；を含む。この時、データ配線１７１、１７３、１７５、１７７、１７９及び第２静電気保護用配線１７４、１７８は、３０〜８０゜程度の傾斜角を有するテーパ構造を有し、接触層パターン１６３、１６５、１６７はその下部の半導体パターン１５２、１５７と同様である。
接触層パターン１６３、１６５、１６７は、その下部の半導体パターン１５２、１５７とその上部のデータ配線１７１、１７３、１７５、１７７、１７９との接触抵抗を低くする役割を果たし、データ配線１７１、１７３、１７５、１７７、１７９及び第２静電気保護用配線１７４、１７８と完全に同一な形態を有する。つまり、データ線部中間層パターン１６３は、データ線部１７１、１７９、１７３と同一であり、ドレーン電極用中間層パターン１６３は、ドレーン電極１７３と同一であり、維持蓄電器用中間層パターン１６７は、維持蓄電器用導電体パターン１７７と同一である。
一方、半導体パターン１５２、１５７は、薄膜トランジスタのチャンネル部（Ｃ）を除けば、データ配線１７１、１７３、１７５、１７７、１７９、第２静電気保護用配線１７４、１７８、及び抵抗性接触層パターン１６３、１６５、１６７と同一な模様をしている。具体的には、維持蓄電器用半導体パターン１５７、維持蓄電器用導電体パターン１７７、及び維持蓄電器用接触層パターン１６７は同一な模様であるが、薄膜トランジスタ用半導体パターン１５２は、データ配線及び接触層パターンの他の部分と多少異なる。つまり、薄膜トランジスタのチャンネル部（Ｃ）で、データ線部１７１、１７９、１７３、特にソース電極１７３とドレーン電極１７５とが分離されており、データ線部中間層１６３とドレーン電極用接触層パターン１６５とも分離されているが、薄膜トランジスタ用半導体パターン１５２は、ここで切れずに連結されて、薄膜トランジスタのチャンネルを生成する。
データ配線１７１、１７３、１７５、１７７、１７９及びデータ配線で覆われない半導体層１５２の上部には、窒化ケイ素又は酸化ケイ素からなる絶縁膜、低い誘電率を有する有機物質からなる有機絶縁膜又は低誘電率ＣＶＤ膜を含む保護膜１８０が形成されている。
保護膜１８０は、データパッド１７９及び維持蓄電器用導電体パターン１７７を露出する接触孔１８９、１８７；ゲート絶縁膜１４０と共にゲートパッド１２５を露出する接触孔１８２；第１及び第２静電気保護用配線１２４、１２８、１７４、１７８の抵抗段差用連結線１２４、１７４を露出する接触孔１８４、１８６；を有している。第１実施例と同一に、接触孔１８４、１８６、１８７、１８９では、上部膜２０２、７０２が除去されて下部膜２０１、７０１が露出されている。
保護膜１８０の上には、薄膜トランジスタから画像信号を受けて上板の電極と共に電場を生成する画素電極１９０が形成されている。画素電極１９０は、ＩＺＯ又はＩＴＯなどの透明な導電物質からなっており、接触孔１８７を介してドレーン電極１７５に連結されている維持蓄電器用導電体パターン１７７に物理的・電気的に連結されて画像信号の伝達を受ける。画素電極１９０はまた、隣接するゲート線１２１及びデータ線１７１と重なって開口率を高めているが、重ならないこともある。画素電極１９０は、接触孔１８７を介して維持蓄電器用導電体パターン１７７にも連結されて、導電体パターン１７７に画像信号を伝達する。一方、ゲートパッド１２５及びデータパッド１７９の上には、接触孔１８２、１８９を介して各々これらに連結される補助ゲートパッド９２及び補助データパッド９７が形成されている。これらは、ゲートパッド１２５、データパッド１７９と外部回路装置との接着性を補完してゲートパッド１２５、データパッド１７９を保護する役割を果たすが、必須なものではなく、これらを形成するか否かは選択的である。また、保護膜１８０の上には、接触孔１８４、１８６を介して抵抗段差用連結線１２４、１７４に接する抵抗段差用導電膜９４、９６が形成されている。
以下、図９〜図１２の構造を有する液晶表示装置用薄膜トランジスタアレイ基板を製造する方法について、図９〜図１２及び図１３ａ〜図１９ｄを参照して詳細に説明する。
まず、図１３ａ〜１３ｄに示したように、第１実施例と同一に、下部膜７０１及び下部膜７０１より低い比抵抗を有する上部膜７０２を順に積層する。マスクを用いた写真エッチング工程でパターニングして、ゲート線１２１、ゲートパッド１２５、及びゲート電極１２３を含むゲート配線と、維持電極線１３１及び維持電極１３３を含む維持配線と、ゲート短絡線１２８及び抵抗段差用連結線１２４を含む第１静電気保護用配線と、をテーパ構造に形成する。
次に、図１４ａ〜１４ｃに示したように、窒化ケイ素からなるゲート絶縁膜１４０、ドーピングされない非晶質シリコンの半導体層１５０、ドーピングされた非晶質シリコンの中間層１６０を、化学気相蒸着法を用い、各々１，５００Å〜５，０００Å、５００Å〜２，０００Å、３００Å〜６００Åの厚さに連続蒸着する。次に、第１実施例と同一に、下部膜７０１及び下部膜７０１より低い比抵抗を有する上部膜７０２を含む導電体層１７０を、スパッタリングなどの方法で、１，５００Å〜３，０００Åの厚さに蒸着する。その後、その上に感光膜２１０を１μｍ〜２μｍの厚さに塗布する。
その後、マスクを通して感光膜２１０に光を照射した後で現像して、図１５ｂ〜１５ｄに示したように感光膜パターン２１２、２１４を形成する。この時、感光膜パターン２１２、２１４の中で、薄膜トランジスタのチャンネル部（Ｃ）、つまりソース電極１７３とドレーン電極１７５との間に位置した第１部分２１４は、配線部（Ａ）、つまりデータ配線１７１、１７３、１７５、１７７、１７９及び第２静電気保護用配線１７４、１７８が形成される部分に位置した第２部分２１２より厚さが薄くなるようにし、その他の部分（Ｂ）の感光膜は全て除去する。チャンネル部（Ｃ）に残っている感光膜２１４の厚さとデータ配線部（Ａ）に残っている感光膜２１２の厚さとの比は、後述するエッチング工程での工程条件に応じて異なるようにするが、第１部分２１４の厚さを第２部分２１２の厚さの１/２以下とするのが好ましく、例えば４，０００Å以下であるのが好ましい。
このように、位置によって感光膜の厚さを異にする方法にはいろいろなものがあり得るが、Ａ領域の光透過量を調節するためには、主にスリット（slit）や格子形態のパターンを形成したり半透明膜を用いる。
この時、スリットの間に位置したパターンの線幅やパターンの間の間隔、つまりスリットの幅は、露光時に用いる露光器の分解能より小さいのが好ましい。半透明膜を用いる場合には、マスクを製作する時に透過率を調節するために異なる透過率を有する薄膜を用いたり厚さが異なる薄膜を用いることができる。
このようなマスクを通して感光膜に光を照射すると、光に直接露出される部分では高分子が完全に分解され、スリットパターンや半透明膜が形成されている部分では光の照射量が少ないために高分子は完全には分解されず、遮光膜で覆われない部分では高分子がほとんど分解されない。次に感光膜を現像すると、高分子の分子が分解されていない部分だけが残り、光が少なく照射された中央部分では、光に全く照射されていない部分より薄い厚さの感光膜が残る。この時、露光時間を長くすると全ての分子が分解されてしまうので、注意しなければならない。
このような薄い厚さの感光膜２１４は、リフローが可能な物質からなる感光膜を用いて、光が完全に透過できる部分と完全に透過できない部分とに分けられた通常のマスクで露光した後で、現像してリフローさせ、感光膜が残留しない部分に感光膜の一部が流れるようにすることによって形成することもできる。
次に、感光膜パターン２１４及びその下部の膜、つまり導電体層１７０、中間層１６０、及び半導体層１５０に対するエッチングを行う。この時、配線部（Ａ）にはデータ配線、第２静電気保護用配線、及びその下部の膜がそのまま残っており、チャンネル部（Ｃ）には半導体層だけが残り、その他の部分（Ｂ）では前記の３個層１７０、１６０、１５０が全て除去されてゲート絶縁膜１４０が露出されなければならない。
まず、図１６ａ〜１６ｃに示したように、その他の部分（Ｂ）の露出されている導電体層１７０を除去してその下部の中間層１６０を露出させる。この過程では乾式エッチング又は湿式エッチング方法を全て用いることができ、この時、導電体層１７０はエッチングされて、感光膜パターン２１２、２１４はほとんどエッチングされない条件下で行うのが好ましい。しかし、乾式エッチングの場合は、導電体層１７０だけがエッチングされて、感光膜パターン２１２、２１４はエッチングされない条件を探すのは難しいので、感光膜パターン２１２、２１４も共にエッチングされる条件下で行うことができる。この場合には、湿式エッチングの場合より第１部分２１４の厚さを厚くして、この過程で第１部分２１４が除去されて下部の導電体層１７０が露出されないようにする。
このようにすれば図１６ａ〜図１６ｃに示したように、チャンネル部（Ｃ）及びデータ配線部（Ａ）の導電体層１７６と維持蓄電器用導電体パターン１７７とだけが残り、その他の部分（Ｂ）の導電体層１７０は全て除去されて、その下部の中間層１６０が露出される。この時に残った導電体パターン１７６、１７７は、ソース及びドレーン電極１７３、１７５が分離されずに連結されている点を除けば、データ配線１７１、１７７、１７３、１７５、１７９及び第２静電気保護用配線１７４、１７８の形態と同一である。また、乾式エッチングを用いた場合には、感光膜パターン２１２、２１４もある程度の厚さにエッチングされる。
次に、図１７ａ〜１７ｃに示したように、その他の部分（Ｂ）の露出された中間層１６０及びその下部の半導体層１５０を、感光膜の第１部分２１４と共に乾式エッチング方法で同時に除去する。この時のエッチングは、感光膜パターン２１２、２１４、中間層１６０、及び半導体層１５０（半導体層及び中間層はエッチング選択性がほとんどない）が同時にエッチングされ、ゲート絶縁膜１４０はエッチングされない条件下で行うべきである。とりわけ、感光膜パターン２１２、２１４及び半導体層１５０に対するエッチング比がほとんど同一な条件でエッチングするのが好ましい。例えば、ＳＦ６とＨＣｌの混合気体や、ＳＦ６とＯ２の混合気体を用いれば、ほとんど同一な厚さに二つの膜をエッチングすることができる。感光膜パターン２１２、２１４及び半導体層１５０に対するエッチング比が同一である場合、第１部分２１４の厚さは、半導体層１５０と中間層１６０との厚さの和と同一であるか、又はそれより小さくなければならない。
このようにすれば、図１７ａ〜１７ｃに示したように、チャンネル部（Ｃ）の第１部分２１４が除去されてソース/ドレーン用導電体パターン１７６が露出され、その他の部分（Ｂ）の中間層１６０及び半導体層１５０が除去されて、その下部のゲート絶縁膜１４０が露出される。一方、データ配線部（Ａ）の第２部分２１２もまたエッチングされるので、厚さが薄くなる。また、この段階で半導体パターン１５２、１５７が完成される。図面符号１６８及び１６７は、各々ソース/ドレーン用導電体パターン１７６の下部の中間層パターン及び維持蓄電器用導電体パターン１７７の下部の中間層パターンを指す。
次に、アッシング（ashing）によって、チャンネル部（Ｃ）のソース/ドレーン用導電体パターン１７８の表面に残っている感光膜クズを除去する。
次に、図１８ａ〜１８ｂに示したように、チャンネル部（Ｃ）のソース/ドレーン用導電体パターン１７６及びその下部のソース/ドレーン用中間層パターン１６８を、エッチングして除去する。この時、エッチングは、ソース/ドレーン用導電体パターン１７６及び中間層パターン１６８の全てに対して乾式エッチングだけで行うことができる。あるいは、ソース/ドレーン用導電体パターン１７６に対しては湿式エッチングで行い、中間層パターン１６８に対しては乾式エッチングで行うこともできる。前者の場合、ソース/ドレーン用導電体パターン１７６及び中間層パターン１６８のエッチング選択比が大きい条件下でエッチングを行うのが好ましいが、これは、エッチング選択比が大きくない場合にはエッチング終点を探すのが難しく、チャンネル部（Ｃ）に残る半導体パターン１５２の厚さを調節するのが容易でないためである。中間層パターン１６８及び半導体パターン１５２をエッチングする時に用いるエッチング気体の例としては、前記で言及したＣＦ４とＨＣｌとの混合気体やＣＦ4とＯ2との混合気体があり、ＣＦ4とＯ2との混合気体を用いれば均一な厚さに半導体パターン１５２を残すことができる。この時、図１８ｂに示したように、半導体パターン１５２の一部が除去されて厚さが薄くなることがあり、感光膜パターンの第２部分２１２もある程度の厚さにエッチングされる。エッチングは、ゲート絶縁膜１４０がエッチングされない条件下で行うべきである。第２部分２１２がエッチングされて、その下部のデータ配線１７１、１７３、１７５、１７７、１７９及び第２静電気保護用配線１７４、１７８が露出されないように、感光膜パターンが厚いのが好ましい。
このようにすれば、ソース電極１７３とドレーン電極１７５とが分離されてデータ配線１７１、１７３、１７５、１７７、１７９及び第２静電気保護用配線１７４、１７８とその下部の接触層パターン１６３、１６５、１６７とが完成される。
最後に、配線部（Ａ）に残っている感光膜第２部分２１２を除去する。しかし、第２部分２１２の除去は、チャンネル部（Ｃ）ソース/ドレーン用導電体パターン１７６を除去した後、その下の中間層パターン１６８を除去する前に行ってもよい。
前述したように、湿式エッチングと乾式エッチングとを交互に行うか、乾式エッチングだけを用いることができる。後者の場合には、一種類のエッチングだけを用いるので工程が比較的簡便であるが、適当なエッチング条件を探すのが難しい。反面、前者の場合には、エッチング条件を探すのは比較的易しいが、工程が後者に比べて複雑になる。
このようにして、データ配線１７１、１７３、１７５、１７７、１７９及び第２静電気保護用配線１７４、１７８を形成した後、図１９ａ〜１９ｄに示したように、第１実施例と同一な絶縁物質を積層して保護膜１８０を形成し、マスクを用いて保護膜１８０をゲート絶縁膜１４０と共にエッチングし、ゲートパッド１２５、データパッド１７９及び維持蓄電器用導電体パターン１７７を各々露出する接触孔１８２、１８９、１８７、及び少なくとも一つ以上の抵抗段差用連結線１２４、１７４を露出する接触孔１８４、１８６を形成する。次に、アルミニウムエッチング液を用いたアルミニウム全面エッチング工程により、接触孔１８４、１８６、１８７、１８９を介して露出されたアルミニウム又はアルミニウム合金の上部膜２０２、７０２を除去する。
次に、図９〜図１２に示したように、５００Å〜１，０００Åの厚さにＩＺＯ又はＩＴＯを蒸着し、マスクを用いてエッチングして、ドレーン電極１７５及び維持蓄電器用導電体パターン１７７に連結された画素電極１９０、ゲートパッド１２５に連結された補助ゲートパッド９２、及びデータパッド１７９に連結された補助データパッド９７を形成し、接触孔１８４、１８６を介して抵抗段差用連結線１２４、１７４の下部膜２０１、７０１接する抵抗段差用導電膜９４、９６を形成する。
このような本発明の第２実施例では、第１実施例による効果だけでなく、データ配線１７１、１７３、１７５、１７７、１７９、その下部の接触層パターン１６３、１６５、１６７、及び半導体パターン１５２、１５７を一つのマスクを用いて形成して、この過程でソース電極１７３とドレーン電極１７５とを分離するので、製造工程を単純化することができる。
以上で、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義している本発明の基本概念を用いた当業者のいろいろな変形及び改良形態もまた本発明の権利範囲に属する。
本発明の実施例による液晶表示装置用薄膜トランジスタアレイ基板の構造を概略的に示した配置図である。 本発明の第１実施例による液晶表示装置用薄膜トランジスタアレイ基板の構造を具体的に示した配置図である。 図２のＩＩＩ−ＩＩＩ’線による断面図である。 図２のＩＶ−ＩＶ’線による断面図である。 本発明の実施例によって液晶表示装置用薄膜トランジスタアレイ基板を製造する中間過程での薄膜トランジスタアレイ基板の配置図である。 図５ａのＶｂ−Ｖｂ’線による断面図である。 図５ａのＶｃ−Ｖｃ’線による断面図である。 本発明の実施例によって液晶表示装置用薄膜トランジスタアレイ基板を製造する中間過程での薄膜トランジスタアレイ基板の配置図である。 図６ａのＶＩｂ−ＶＩｂ’線による断面図であって、図５ｂの次の段階を示した図面である。 図６ａのＶＩｃ−ＶＩｃ’線による断面図であって、図５ｃの次の段階を示した図面である。 本発明の実施例によって液晶表示装置用薄膜トランジスタアレイ基板を製造する中間過程での薄膜トランジスタアレイ基板の配置図である。 図７ａのＶＩＩｂ−ＶＩＩｂ’線による断面図であって、図６ｂの次の段階を示した図面である。 図７ａのＶＩＩｃ−ＶＩＩｃ’線による断面図であって、図６ｃの次の段階を示した図面である。 本発明の実施例によって液晶表示装置用薄膜トランジスタアレイ基板を製造する中間過程での薄膜トランジスタアレイ基板の配置図である。 図８ａのＶＩＩＩｂ−ＶＩＩＩｂ’線による断面図であって、図７ｂの次の段階を示した図面である。 図８ａのＶＩＩＩｃ−ＶＩＩＩｃ’線による断面図であって、図７ｃの次の段階を示した図面である。 本発明の第２実施例による液晶表示装置用薄膜トランジスタアレイ基板の配置図である。 図９に示した薄膜トランジスタアレイ基板を、Ｘ−Ｘ’線に沿って切断して示した断面図である。 図９に示した薄膜トランジスタアレイ基板を、ＸＩ−ＸＩ’線に沿って切断して示した断面図である。 図９に示した薄膜トランジスタアレイ基板を、ＸＩＩ−ＸＩＩ’線に沿って切断して示した断面図である。 本発明の第２実施例によって薄膜トランジスタアレイ基板を製造する最初の段階での薄膜トランジスタアレイ基板の配置図である。 図１３ａのＸＩＩＩｂ−ＸＩＩＩｂ’線による断面図である。 図１３ａのＸＩＩＩｃ−ＸＩＩＩｃ’線による断面図である。 図１３ａのＸＩＩＩｄ−ＸＩＩＩｄ’線による断面図である。 図１３ａのＸＩＩＩｂ−ＸＩＩＩｂ’線による断面図であって、図１３ｂの次の段階を示した図面である。 図１３ａのＸＩＩＩｃ−ＸＩＩＩｃ’線による断面図であって、図１３ｃの次の段階を示した図面である。 図１３ａのＸＩＩＩｄ−ＸＩＩＩｄ’線による断面図であって、図１３ｄの次の段階を示した図面である。 図１４ａ、図１４ｂ及び図１４ｃの次の段階での薄膜トランジスタアレイ基板の配置図である。 図１５ａのＸＶｂ−ＸＶｂ’線による断面図である。 図１５ａのＸＶｃ−ＸＶｃ’線による断面図である。 図１５ａのＸＶｄ−ＸＶｄ’線による断面図である。 図１５ａのＸＶｂ−ＸＶｂ’線による断面図であって、図１５ｂの次の段階を工程順序にしたがって示した図面である。 図１５ａのＸＶｃ−ＸＶｃ’線による断面図であって、図１５ｃの次の段階を工程順序にしたがって示した図面である。 図１５ａのＸＶｄ−ＸＶｄ’線による断面図であって、図１５ｄの次の段階を工程順序にしたがって示した図面である。 各々図１５ａのＸＶｂ−ＸＶｂ’線による断面図であって、図１５ｂの次の段階を工程順序にしたがって示した図面である。 各々図１５ａのＸＶｃ−ＸＶｃ’線による断面図であって、図１５ｃの次の段階を工程順序にしたがって示した図面である。 図１５ａのＸＶｄ−ＸＶｄ’線による断面図であって、図１５ｄの次の段階を工程順序にしたがって示した図面である。 各々図１５ａのＸＶｂ−ＸＶｂ’線による断面図であって、図１５ｂの次の段階を工程順序にしたがって示した図面である。 図１５ａのＸＶｃ−ＸＶｃ’線による断面図であって、図１５ｃの次の段階を工程順序にしたがって示した図面である。 図１５ａのＸＶｄ−ＸＶｄ’線による断面図であって、図１５ｄの次の段階を工程順序にしたがって示した図面である。 図１８ａ及び図１８ｂの次の段階での薄膜トランジスタアレイ基板の配置図である。 図１９ａのＸＩＸｂ−ＸＩＸｂ’線による断面図である。 図１９ａのＸＩＸｃ−ＸＩＸｃ’線による断面図である。 図１９ａのＸＩＸｄ−ＸＩＸｄ’線による断面図である。
符号の説明
９２ 補助ゲートパッド
９４、９６、１２４、１７４ 抵抗段差用連結線
９７ 補助データパッド
１００ 薄膜トランジスタアレイ基板
１１０ 絶縁基板
１２１ ゲート線
１２３ ゲート電極
１２５ ゲートパッド
１２８ ゲート短絡線
１３１ 維持電極線
１３３ 維持電極
１４０ ゲート絶縁膜
１５０ 半導体層
１５２ 半導体パターン
１６０ 非晶質シリコン層
１６８ 中間層パターン
１７０ 導電体層
１７１ データ線
１７３ ソース電極
１７５ ドレーン電極
１７７ 維持蓄電器用導電体パターン
１７８ データ短絡線
１７９ データパッド
１８０ 保護膜
１８２、１８４、１８５、１８６、１８７、１８９ 接触孔
１９０ 画素電極
２００ ゲート配線
２０１、７０１ 下部膜
２０２、７０２ 上部膜
２１２、２１４ 感光膜
７００ データ配線

Claims (13)

  1. 絶縁基板と、
    前記絶縁基板の上に形成されている、ゲート線及び前記ゲート線に連結されているゲート電極を含むゲート配線、前記ゲート線と連結される第１抵抗段差用連結線及びゲート短絡線を含む第１静電気保護用配線と、
    前記ゲート配線を覆うゲート絶縁膜と、
    前記ゲート絶縁膜の上部に形成されている半導体層と、
    前記半導体層の上部に形成されている、前記ゲート線と交差するデータ線、前記データ線に連結されるソース電極を含むデータ配線、ドレーン電極、前記データ線と連結される第２抵抗段差用連結線及びデータ短絡線を含む第２静電気保護用配線と、
    前記ドレーン電極に連結されている画素電極とを含み、
    前記第１及び第２抵抗段差用連結線の上部膜の一部が除去されている
    薄膜トランジスタアレイ基板。
  2. 前記第１及び第２抵抗段差用連結線は、下部膜及び前記下部膜より低い比抵抗を有する上部膜を含む、請求項１に記載の薄膜トランジスタアレイ基板。
  3. 前記データ配線と前記画素電極との間に形成されている保護膜をさらに含む、請求項２に記載の薄膜トランジスタアレイ基板。
  4. 前記保護膜は、前記第１及び第２抵抗段差用連結線の一部を露出する第１及び第２接触孔を有し、前記第１及び第２接触口を介して露出された前記上部膜の一部が除去されている、請求項３に記載の薄膜トランジスタアレイ基板。
  5. 前記ゲート配線は、前記ゲート線の一端に連結されているゲートパッドを含み、前記データ配線は、前記データ線の一端に連結されているデータパッドを含み、
    前記保護膜は、前記ゲートパッド及び前記データパッドを露出する第３及び第４接触孔を有し、
    前記画素電極と同一層に形成されており、前記第３及び第４接触孔を介して前記ゲートパッド及び前記データパッドに連結されている補助ゲートパッド及び補助データパッドをさらに含む、請求項４に記載の薄膜トランジスタアレイ基板。
  6. 前記画素電極と同一層に形成されており、前記第１及び第２接触孔を介して前記下部膜に接している第１及び第２抵抗段差用導電膜をさらに含む、請求項４に記載の薄膜トランジスタアレイ基板。
  7. 前記半導体層と前記データ配線との間に形成されており、高濃度不純物がドーピングされている抵抗性接触層をさらに含む、請求項１に記載の薄膜トランジスタアレイ基板。
  8. 前記ソース電極と前記ドレーン電極との間のチャンネル部を除いた前記半導体層は、前記データ配線と同一なパターンを有する、請求項１に記載の薄膜トランジスタアレイ基板。
  9. 基板の上に第１下部膜及び前記第１下部膜より低い比抵抗を有する第１上部膜を積層してパターニングし、ゲート線及び前記ゲート線に連結されているゲート電極を含むゲート配線、前記ゲート配線に連結されている第１抵抗段差用連結線及びゲート短絡線を含む第１静電気保護用配線とを形成する段階と、
    前記ゲート配線の上にゲート絶縁膜を積層する段階と、
    前記ゲート絶縁膜の上部に半導体層を形成する段階と、
    第２下部膜及び前記第２下部膜より低い比抵抗を有する第２上部膜を積層してパターニングし、データ線及び前記データ線に連結するソース電極を含むデータ配線、前記ドレーン電極、前記データ線に連結する第２抵抗段差用連結線及びデータ短絡線を含む第２静電気保護用配線とを形成する段階と、
    前記第１及び第２抵抗段差用連結線の上部膜の一部を除去する段階と、
    前記ドレーン電極に連結される画素電極を形成する段階と、
    を含む薄膜トランジスタアレイ基板の製造方法。
  10. 前記下部膜はクロム、モリブデン又はモリブデン合金で形成し、前記上部膜はアルミニウム又はアルミニウム合金で形成する、請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
  11. 前記データ配線と前記画素電極との間に保護膜を形成する段階をさらに含む、請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
  12. 前記上部膜の一部を除去する段階は、
    前記保護膜をパターニングして前記第１及び第２抵抗段差用連結線を露出する第１及び第２接触孔を形成する段階と、
    前記第１及び第２接触孔を介して露出された前記上部膜をエッチングする段階と、
    を含む、請求項１１に記載の薄膜トランジスタアレイ基板の製造方法。
  13. 前記上部膜をエッチングする段階は、アルミニウムエッチング液を用いたアルミニウム全面エッチング工程で実施する、請求項１２に記載の薄膜トランジスタアレイ基板の製造方法。
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