KR20010011324A - 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 - Google Patents
액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 Download PDFInfo
- Publication number
- KR20010011324A KR20010011324A KR1019990030632A KR19990030632A KR20010011324A KR 20010011324 A KR20010011324 A KR 20010011324A KR 1019990030632 A KR1019990030632 A KR 1019990030632A KR 19990030632 A KR19990030632 A KR 19990030632A KR 20010011324 A KR20010011324 A KR 20010011324A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- pattern
- photoresist
- film
- pad
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 43
- 239000000758 substrate Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 19
- 239000010408 film Substances 0.000 claims abstract description 117
- 239000004065 semiconductor Substances 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 claims abstract description 41
- 238000005530 etching Methods 0.000 claims abstract description 32
- 230000001681 protective effect Effects 0.000 claims abstract description 29
- 238000000206 photolithography Methods 0.000 claims abstract description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 86
- 238000002161 passivation Methods 0.000 claims description 21
- 239000004020 conductor Substances 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 8
- 230000035945 sensitivity Effects 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims 2
- 238000001259 photo etching Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 114
- 239000003990 capacitor Substances 0.000 description 23
- 238000003860 storage Methods 0.000 description 18
- 238000001312 dry etching Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 238000002834 transmittance Methods 0.000 description 5
- 229910000838 Al alloy Inorganic materials 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 206010034972 Photosensitivity reaction Diseases 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- MGRWKWACZDFZJT-UHFFFAOYSA-N molybdenum tungsten Chemical compound [Mo].[W] MGRWKWACZDFZJT-UHFFFAOYSA-N 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000036211 photosensitivity Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 206010012735 Diarrhoea Diseases 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 208000017983 photosensitivity disease Diseases 0.000 description 1
- 231100000434 photosensitization Toxicity 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13458—Terminal pads
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13625—Patterning using multi-mask exposure
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Optics & Photonics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
마스크 수를 줄이는 액정 표시 장치의 제조 방법. 기판 위에 게이트선 및 게이트 전극과 게이트 패드를 포함하는 게이트 배선을 형성하고, 게이트 절연막, 반도체층, 중간층 및 도전체층을 연속 증착한 다음 도전체층과 중간층을 패터닝하여 데이터선 및 소스/드레인 전극과 데이터 패드를 포함하는 데이터 배선과 그 하부의 중간층 패턴을 형성한다. 보호막을 증착한 후 그 위에 양성의 감광막을 이중으로 도포한다. 이때, 하부 감광막은 상부 감광막보다 감광도가 낮거나 상부 및 하부 감광막은 서로 단른 파장을 가지는 빛에 대하여 반응 또는 분해되는 것을 사용한다. 이어 부분적으로 다른 투과율을 가지는 마스크를 통하여 감광막에 빛을 조사한 후 현상하여 게이트 패드 및 데이터 패드 상부는 두께가 없으며, 화소부에서는 드레인 전극의 일부를 제외한 제1 부분보다 제1 부분을 제외한 제2 부분의 두께가 얇은 감광막 패턴을 형성한다. 이어 상부 감광막 패턴으로 가리지 않는 하부 감광막과 보호막을 식각하여 데이터 패드를 드러내고, 하부 감광막 패턴을 식각 마스크로 사용하여 게이트 패드 및 드레인 전극을 드러내면서 화소부에서는 보호막과 그 하부의 반도체층을 제거하고 마지막으로 드레인 전극에 전기적으로 연결되는 화소 전극을 형성한다.
Description
본 발명은 박막의 사진 식각 방법 및 이를 이용한 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치는 두 장의 기판으로 이루어지며, 이 기판 중 하나 또는 양쪽 모두에 전기장을 발생시키는 두 종류의 전극이 형성되어 이들 전극에 인가되는 전압을 조절함으로써 화상을 표시하는 장치이다.
두 장의 기판 중에서 액정 표시 장치용 박막트랜지스터 기판은 본 발명자의 대한민국 특허출원 제95-189호에서와 같이, 기판 위에 형성되어 있는 박막 트랜지스터와 이에 의하여 제어되는 화소 전극을 기본 구조로 한다.
이 특허출원에서와 같이 박막 트랜지스터 기판은 여러 층에 걸친 박막의 성막 및 사진 식각 공정을 통하여 제조하며, 사진 식각 회수가 그 제조 공정의 숫자를 대표한다. 따라서, 얼마나 적은 수의 사진 식각 공정을 통하여 얼마나 안정된 소자를 형성하는지가, 앞의 제95-189호에서도 나타난 바와 같이, 제조 원가를 결정하는 중요한 요소이다.
그런데, 실제로 액정 표시장치의 기판을 완성하기 위하여서는 각각의 박막 트랜지스터에 전기적인 신호를 전달하기 위한 배선들이 필요하고 각 배선들을 외부의 구동 회로에 전기적으로 접속시키기 위한 패드가 반드시 필요하기 때문에, 패드를 포함한 제조 공정을 제시하여야 한다. 그러나, 특허출원 제95-189호는 박막 트랜지스터만을 제조하는 공정에 대해서 기재하고 있다.
또 다른 종래 기술로서, A TFT Manufactured by 4 Masks Process with New Photolithography (Chang Wook Han 등, Proceedings of The 18th International Display Research Conference Asia Display 98, p. 1109-1112, 1998. 9.28-10.1)(이하 "아시아 디스플레이"라 함)에 4 장의 마스크를 이용하여 박막 트랜지스터를 제조하는 방법이 기재되어 있다. 그러나, 여기에서도 패드에 대한 언급이 없다. 한편, 화소에 인가된 전압을 오랫동안 보존하기 위하여 유지 축전기를 형성하는 경우가 일반적이며, 유지 축전기는 게이트 전극 및 게이트선과 동일한 층으로 만들어진 유지 용량 전극과 보호막 위에 형성된 화소 전극을 중첩시켜 만든다. 그런데, 여기에서 유지 용량 전극은 게이트 절연막, 반도체층 및 보호막으로 덮여 있으며, 화소 전극은 하부의 게이트 절연막 없이 직접 기판 위에 형성되어 있기 때문에, 화소 전극을 유지 용량 전극과 중첩시키기 위해서는 화소 전극을 기판 바로 위에서부터 게이트 절연막, 반도체층 및 보호막으로 이루어진 삼층막 위에 바로 올려야 하기 때문에 단차가 심해져 단선이 생길 우려가 있다.
한편, 제95-189호에 나타난 바와 같이, 종래의 일반적인 사진 식각 공정은 감광막을 두 부분, 즉 빛에 조사되는 부분과 그렇지 아니한 부분으로 나누어 노광시킨 후 현상함으로써, 감광막이 아예 없거나 일정한 두께로 존재하며, 이에 따라 식각 깊이도 일정하다. 그러나, "아시아 디스플레이"에는 특정 부분에만 그리드(grid)가 있는 마스크를 써서 양의 감광막을 노광함으로써, 그리드 부분으로 조사되는 빛이 양을 줄여 다른 부분보다 두께가 작은 부분이 있는 감광막 패턴을 형성하는 기술이 기재되어 있다. 이러한 상태에서 식각을 하면 감광막 하부막들의 식각 깊이가 달라지게 되는 것이다.
이와 같이, 제95-189호의 경우에 사용한 종래의 식각 공정은 하나의 사진 식각 공정에서 식각 깊이를 조절할 수 없는 문제점이 있고, 아시아 디스플레이의 경우에는 그리드 마스크로서 처리할 수 있는 영역이 한정되어 있어 광범위한 영역을 처리할 수 없거나, 설사 할 수 있다 하더라도 전체적으로 균일한 식각 깊이를 갖도록 처리하는 데는 어려움이 있다.
또한, 미국특허 제4,231,811호, 제5,618,643호, 제4,415,262호 및 일본국 특허공개공보 소화61-181130호 등에도 그리드 광마스크를 이용하여 노광하거나, 광마스크의 차단층 두께를 조절하여 투과율을 다르게 함으로써 형성된 감광막의 두께 차를 이용하는 이온 주입 및 박막 식각 방법 등이 공지되어 있으나 이들 또한 동일한 문제점을 가지고 있다.
본 발명이 이루고자 하는 기술적 과제는 박막의 새로운 사진 식각 방법을 제시하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 액정 표시 장치용 박막 트랜지스터 기판의 제조 공정을 단순화하여 제조 원가를 낮추고 수율도 높이는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 넓은 면적을 서로 다른 깊이로 식각하면서도 하나의 식각 깊이에 대해서는 균일한 식각 깊이를 갖도록 하여 재현성을 가지는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,
도 2 및 도 3은 도 1에 도시한 박막 트랜지스터 기판을 II-II' 선 및 III-III'선을 따라 잘라 도시한 단면도이고,
도 4a는 본 발명의 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 4b 및 4c는 각각 도 4a에서 Ⅳb-Ⅳb' 선 및 Ⅳc-Ⅳc' 선을 따라 잘라 도시한 단면도이며,
도 5a는 본 발명의 실시예에 따라 제조하는 두 번째 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 5b 및 5c는 각각 도 5a에서 Vb-Vb' 선 및 Vc-Vc' 선을 따라 잘라 도시한 단면도이며,
도 6a는 본 발명의 실시예에 따라 제조하는 세 번째 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 6b 및 6c는 각각 도 6a에서 VIb-VIb' 선 및 VIc-VIc' 선을 따라 잘라 도시한 단면도이며,
도 7a 내지 도 9b는 도 6a에서 VIb-VIb' 선 및 VIc-VIc' 선을 따라 잘라 도시한 단면도로서, 세 번째 단계의 제조 방법을 상세하게 도시한 도면이다.
본 발명은 위와 같은 과제를 해결하기 위하여, 게이트 패드를 드러내는 접촉창을 최소한 하나 이상의 다른 박막과 함께 패터닝하여 게이트 절연막 패턴을 형성하며, 패터닝 공정에서는 감광도가 다르거나 다른 파장대에서 분해되는 이중의 감광을 포함하는 감광막 패턴을 식각 마스크로 사용한다.
본 발명에 따르며, 기판 위에 게이트선 및 게이트 전극과 게이트 패드를 포함하는 게이트 배선을 형성하고, 게이트 배선 위에 게이트 절연막 패턴을 형성하고, 그 위에 반도체층 패턴을 형성한 다음, 접촉층 패턴을 형성하고, 접촉층 패턴 위에 데이터선과 소스 및 드레인 전극과 데이터 패드를 포함하는 데이터 배선을 형성한다. 다음, 채널 보호막 패턴을 드레인 전극과 연결되는 화소 전극을 형성한다. 이때 게이트 절연막 패턴 형성은 서로 다른 모양을 가지는 하부 및 상부 감광막으로 이루어진 감광막 패턴 마스크를 이용한 사진 식각 공정으로 이루어지며, 사진 식각 공정에서 게이트 절연막 패턴은 반도체층 패턴, 접촉층 패턴 및 채널 보호막 패턴 중 적어도 어느 하나와 함께 형성한다.
이때, 감광막 패턴은 양성 감광막을 이용하며, 하부 감광막은 상부 감광막보다 저감도를 가질 수 있으며, 하부 감광막과 상부 감광막은 서로 다른 파장의 빛을 통하여 분해되는 것이 바람직하다.
적어도 감광막 패턴은 하부 감광막과 상부 감광막으로 이루어진 제1 부분과 하부 감광막만으로 이루어진 제2 부분과 상부 및 하부 감광막이 모두 제거되어 있는 제3 부분을 포함하는 하는 것이 바람직하며, 사진 식각 공정에서 게이트 패드 상부에는 제3 부분이 위치하며, 드레인 전극 및 데이터 패드 상부에는 제2 또는 제3 부분이 위치하며, 게이트선과 데이터선으로 정의되는 화소에는 제2 부분이 위치하도록 형성하는 것이 바람직하다.
본 발명의 실시예에 따른 제조 방법에서는, 기판 위에 게이트선 및 게이트 전극과 게이트 패드를 포함하는 게이트 배선을 형성하고 게이트 배선 위에 게이트 절연막, 반도체층, 접촉층, 도전체층을 연속하여 증착한다. 도전체층과 접촉층을 사진 식각하여 데이터선과 소스 및 드레인 전극과 데이터 패드를 포함하는 데이터 배선 및 그 하부의 접촉층 패턴을 형성한다. 이어, 보호 절연막을 적층하고 보호 절연막 위에 하부 감광막과 상부 감광막을 차례로 도포한 후 노광하여 상부 및 하부 감광막으로 이루어진 제1 부분과 하부 감광막만으로 이루어진 제2 부분과 상부 및 하부 감광막이 모두 제거되어 있는 제3 부분을 포함하는 감광막 패턴을 형성한다. 이어, 감광막 패턴을 식각 마스크로 이용한 한 번의 식각 공정을 통하여 보호 절연막, 반도체층 및 게이트 절연막을 패터닝하여 보호막 패턴, 반도체층 패턴 및 게이트 절연막 패턴을 형성한다. 이어, 드레인 전극에 전기적으로 연결되는 화소 전극을 형성한다.
이때, 제3 부분은 상기 게이트 패드 상부에 정렬되며, 감광막 패턴을 마스크로 보호 절연막, 그 하부의 반도체층 및 게이트 절연막을 식각하여 게이트 패드를 드러내는 제1 접촉 구멍을 형성한다. 또한, 제3 또는 제2 부분은 데이터 패드의 상부에 정렬되며, 데이터 패드 위의 보호 절연막을 제거하여 데이터 패드를 드러내는 제2 접촉 구멍을 형성한다. 또한, 제3 또는 제2 부분은 드레인 전극의 상부에 정렬되며, 드레인 전극 위의 보호 절연막을 제거하여 드레인 전극을 드러내는 제3 접촉 구멍을 형성한다. 또한, 제2 부분은 게이트선과 데이터선으로 정의되는 화소부에 정렬되며, 화소부의 보호 절연막 및 그 하부의 반도체층을 제거한다.
또한, 화소 전극을 형성할 때, 제1 및 제2 접촉창을 통하여 게이트 패드 및 데이터 패드와 각각 연결되는 보조 게이트 패드 및 보조 데이터 패드를 형성할 수도 있다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다.
본 실시예는 이러한 목적을 달성하기 위하여, 게이트 패드를 드러내는 접촉 구멍을 게이트 절연막 패턴을 할 때, 저감도 감광막과 고감도 감광막으로 이루어진 이중의 감광막 패턴을 이용하여 다른 하나 혹은 복수의 박막과 동시에 패터닝한다.
먼저, 도 1 내지 도 3을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다.
도 1 내지 도 3은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조를 도시한 배치도이고, 도 2 및 도 3은 도 1에서 II-II' 선과 III-III' 선을 따라 잘라 도시한 단면도이다.
먼저, 절연 기판(10) 위에 알루미늄(Al) 또는 알루미늄 합금(Al alloy), 몰리브덴(Mo) 또는 몰리브덴-텅스텐(MoW) 합금, 크롬(Cr), 탄탈륨(Ta) 등의 금속 또는 도전체로 만들어진 게이트 배선이 형성되어 있다. 게이트 배선은 가로 방향으로 뻗어 있는 주사 신호선 또는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가 받아 게이트선(22)으로 전달하는 게이트 패드(24) 및 게이트선(22)의 일부인 박막 트랜지스터의 게이트 전극(26)을 포함한다.
게이트 배선(22, 24, 26)은 단일층으로 형성될 수도 있지만, 이중층이나 삼중층으로 형성될 수도 있다. 이중층 이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하며, Cr/Al(또는 Al 합금)의 이중층 또는 Al/Mo의 이중층이 그 예이다.
게이트 배선(22, 24, 26) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26)을 덮고 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다.
접촉층 패턴(55, 56, 58) 위에는 Mo 또는 MoW 합금, Cr, Al 또는 Al 합금, Ta 따위의 도전 물질로 이루어진 데이터 배선이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가 받는 데이터 패드(64), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부를 포함하며, 또한 데이터선부(62, 64, 65)와 분리되어 있으며 게이트 전극(26)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 게이트선(22)의 위에 위치하여 중첩되어 있는 유지 축전기용 도전체 패턴(68)도 포함한다. 유지 축전기용 도전체 패턴(68)은 후술할 화소 전극(82)과 연결되어 유지 축전기를 이룬다. 그러나, 화소 전극(82)과 게이트선(22)의 중첩만으로도 충분한 크기의 유지 용량을 얻을 수 있으면 유지 축전기용 도전체 패턴(68)을 형성하지 않을 수도 있다.
데이터 배선(62, 64, 65, 66, 68)도 게이트 배선(22, 24, 26)과 마찬가지로 단일층으로 형성될 수도 있지만, 이중층이나 삼중층으로 형성될 수도 있다. 물론, 이중층 이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다.
접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 64, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(68)과 동일하다.
한편, 반도체 패턴(42, 48)은 데이터 배선(62, 64, 65, 66, 68) 및 접촉층 패턴(55, 56, 57)과 유사한 모양을 하고 있다. 구체적으로는, 유지 축전기용 반도체 패턴(48)은 유지 축전기용 도전체 패턴(68) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 다르다. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 64, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다. 한편, 반도체 패턴(42)은 주변부로도 연장되어 주변부 전체에 걸쳐 형성되어 있다.
데이터선부(62, 64, 65) 및 드레인 전극(66)과 반도체 패턴(42)은 보호막(70)으로 덮여 있으며, 보호막(70)은 드레인 전극(66) 및 데이터 패드(64)를 드러내는 접촉창(71, 73)을 가지고 있다. 보호막(70)은 또한 게이트 절연막(30) 및 반도체 패턴(42)과 함께 게이트 패드(24)를 드러내는 접촉창(72)을 가지고 있으며, 게이트선(22) 중에서 데이터선(62)과 중복되는 부분을 제외한 나머지 부분은 덮고 있지 않다. 보호막(70)은 질화규소나 아크릴계 따위의 유기 절연 물질로 이루어질 수 있으며, 반도체 패턴(42) 중에서 적어도 소스 전극(65)과 드레인 전극(66) 사이에 위치하는 채널 부분을 덮어 보호하는 역할을 한다.
게이트선(22) 및 데이터선(62)으로 둘러싸인 영역의 게이트 절연막(30) 위에는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 접촉창(71)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하며, ITO(indium tin oxide) 따위의 투명한 도전 물질로 만들어진다. 화소 전극(82)은 또한 유지 축전기용 도전체 패턴(68) 위로도 연장되어 물리적, 전기적으로 연결되어 있으며 이에 따라 유지 축전기용 도전체 패턴(68)과 그 하부의 게이트선(22)과 유지 축전기를 이룬다. 한편, 게이트 패드(24) 및 데이터 패드(64) 위에는 접촉창(72, 73)을 통하여 각각 이들과 연결되는 보조 게이트 패드(84) 및 보조 데이터 패드(86)가 형성되어 있으며, 이들은 패드(24, 64)와 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
여기에서는 화소 전극(82)의 재료의 예로 투명한 ITO를 들었으나, 반사형 액정 표시 장치의 경우 불투명한 도전 물질을 사용하여도 무방하다.
그러면, 본 발명의 실시예에 따른 액정 표시 장치용 기판의 제조 방법에 대하여 도 4a 내지 도 9b와 앞서의 도 1 내지 도 3을 참고로 하여 상세히 설명한다.
먼저, 도 4a 내지 4c에 도시한 바와 같이, 금속 따위의 도전체층을 스퍼터링 따위의 방법으로 1,000 Å 내지 3,000 Å의 두께로 증착하고 첫째 마스크를 이용하여 건식 또는 습식 식각하여, 기판(10) 위에 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 게이트 배선을 형성한다.
다음, 도 5a 및 5c에 도시한 바와 같이, 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 1,500 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 이어 금속 따위의 도전체층(60)을 스퍼터링 등의 방법으로 1,500 Å 내지 3,000 Å의 두께로 증착한다. 이어, 제2 마스크를 사용하여 도전체층(60) 및 그 아래의 중간층(50)을 패터닝하여 데이터선(62), 데이터 패드(64), 소스 전극(65) 등 데이터선부와 그 하부의 데이터선부 중간층 패턴(55), 드레인 전극(66)과 그 하부의 드레인 전극용 도전체 패턴(56) 및 유지 축전기용 도전체 패턴(68)과 그 하부의 유지 축전기용 중간층 패턴(58)을 형성한다.
도 6a 내지 도 6c에 도시한 바와 같이 질화규소를 CVD 방법으로 증착하거나 유기 절연 물질을 스핀 코팅하여 3,000 Å 이상의 두께를 가지는 보호막(70)을 형성한 후 제3 마스크를 사용하여 보호막(70)과 반도체층(40) 및 게이트 절연막(30)을 패터닝하여 접촉창(71, 72, 73)을 포함하는 이들의 패턴을 형성한다. 이때, 접촉창(71, 72, 73)을 형성하기 위해서는 게이트 패드(24) 위의 보호막(70), 반도체층(40) 및 게이트 절연막(30)을 제거하지만[데이터 패드(64) 위의 보호막(70)도 제거] 게이트선(22)과 데이터선(62)으로 정의되는 화소부에서는 보호막(70)과 반도체층(40)만을 제거하여[드레인 전극(66) 위의 보호막(70)도 제거] 필요한 부분에만 채널이 형성되도록 반도체층 패턴을 형성해야 한다. 이를 위하여 부분에 따라 두께가 다른 감광막 패턴을 형성하고 이를 식각 마스크로 하여 하부의 막들을 식각해야 한다. 이에 대하여 상세하게 설명하기로 한다.
먼저, 도 7a 및 도 7b에서 보는 바와 같이, 보호막(70) 위에 감광막(PR), 바람직하게는 양성의 감광막을 5,000 Å 내지 30,000 Å의 두께로 도포한 후, 적어도 세 영역(A, B, C)의 투과율이 다른 광마스크(300)를 통하여 노광한다. 여기서, C 영역의 투과율은 B 영역의 투과율에 대하여 20 % 내지 60 % 정도의 범위에 있도록 하는 것이 바람직하다. 이때, 감광막(PR)은 조사되는 빛에 대하여 쉽게 반응하지 않는 저감도를 가지거나 특정한 파장(λ1)을 가지는 빛에 대해서만 분해 또는 반응하는 하부 감광막(PR1)과 조사되는 빛에 대하여 쉽게 반응하는 고감도를 가지거나 λ1과 다른 파장(λ2)을 가지는 빛에 대하여 분해 또는 반응하는 상부 감광막(PR2)으로 형성한다. 그러면, B 영역에 대응하는 부분에서는 하부 및 상부 감광막(PR)이 모두 분해되고, C 영역에 대응하는 부분에서는 상부 감광막(PR2)만이 분해되도록 감광막 패턴을 형성할 수 있다. 도 7a 및 도 7b에서 감광막(PR) 중에 빛금친 부분은 감광막이 완전히 분해된 부분을 나타낸 것이다.
이러한 방법으로 감광막(PR)을 노광한 후, 현상하면 도 8a 및 도 8b에서와 같은 감광막 패턴(PR)이 만들어진다. 즉, 게이트 패드(24) 및 데이터 패드(64) 일부 위인 B 부분에는 감광막이 형성되어 있지 않고, 드레인 전극(66) 일부 위 및 화소부인 C 부분에는 하부 감광막(PR1)으로만 이루어진 감광막 패턴(PR)이 형성되어 있으며, A 부분에는 하부 및 상부 감광막(PR1, PR2)으로 이루어진 감광막 패턴(PR)이 형성되어 있다.
이때, 감광막 패턴(PR)을 하부 및 상부 감광막(PR1, PR2)의 이중 구조로 형성하는 경우에는 두 감광막(PR1, PR2)이 서로 감도가 다르거나 서로 다른 파장을 가지는 빛에 대해서만 반응하기 때문에 C 부분에서 하부 감광막(PR1)만을 용이하게 남길 수 있어, C 부분의 감광막 패턴(PR)의 두께를 균일하게 형성할 수 있다.
여기서, 하부 감광막(PR1)의 두께는 건식 식각의 공정 조건에 따라 결정되어야 하므로, 이러한 공정 조건에 따라 마스크의 투과율을 조절하는 펠리클, 분해능보다 작은 미세 패턴의 구조 또는 노광 시간 등을 조절하여야 한다.
또한, 드레인 전극(66) 및 데이터 패드(64) 상부에는 보호막(70)만을 제거하면 되므로 드레인 전극(66) 상부의 C 부분은 B 부분과 같이 감광막을 모두 제거할 수 있으며, 데이터 패드(64) 상부의 B 부분은 C 부분과 같이 하부 감광막(PR1)만을 남길 수 있다.
이어, 건식 식각 방법으로 감광막 패턴(PR) 및 그 하부의 막들, 즉 보호막(70), 반도체층(40) 및 게이트 절연막(30)에 대한 식각을 진행한다.
이때, 앞서 언급한 것처럼, 감광막 패턴(PR) 중 A 부분은 완전히 제거되지 않고 남아 있어야 하고, B 부분 하부의 보호막(70), 반도체층(40) 및 게이트 절연막(30)이 제거되어야 하고, C 부분 하부에서는 보호막(70)과 반도체층(40)만을 제거하고 게이트 절연막(30)은 제거되지 않아야 하며, C 부분 하부의 드레인 전극(66) 상부에는 보호막(70)만 제거되어야 한다.
우선, 도 9a 및 도 9b에서 보는 바와 같이, A 부분의 감광막 패턴(PR=PR2)을 식각 마스크로 하여 C 부분의 하부 감광막(PR1)을 제거하고, B 부분의 하부막(70, 40, 30)들을 식각한다.
이때, C 부분에서는 도면에서 보는 바와 같이 하부 감광막(PR1)만을 제거할 수도 있지만, 그 하부의 보호막(70) 일부도 식각될 수 있다. 또한, B 부분에서는 데이터 패드(64)를 드러내는 접촉 구멍(74)을 형성하고 게이트 패드 상부(24) 상부의 보호막(70), 반도체층(40) 및 게이트 절연막(30) 일부를 식각하였지만, 보호막(70)의 일부만을 식각할 수도 있으며, 게이트 패드(24)를 드러내는 접촉 구멍(72)을 완성할 수도 있다. 또한, 건식 식각을 이용하는 경우에는 A 부분의 상부 감광막(PR2)도 식각되며, 상부 감광막(PR2)의 일부도 식각될 수 있다. 만약, A 부분에 상부 감광막(PR2)과 C 부분에 하부 감광막(PR1)이 잔류하는 경우에 애싱 공정을 통하여 각각 제거하는 것이 바람직하며, 건식 식각 기체는 SF6+N2또는 SF6+HCl 둥을 사용하며, 애싱 공정에서 감광막을 제거하는 기체로는 N6+O2또는 Ar+O2등을 사용하는 것이 바람직하다.
이어, 도 6b 및 도 6c에서 보는 바와 같이, A 부분의 감광막 패턴(PR1=PR)을 식각 마스크를 사용하여 C 부분에서는 드러난 보호막(70)을 식각하면서 B 부분에서는 게이트 패드(24) 상부의 게이트 절연막(30)을 식각하여 접촉 구멍(72)을 완성하고 드레인 전극을 드러내는 접촉 구멍(71)도 함께 형성한다. 또한, C 부분에서 반도체층(40)을 식각하여 게이트 절연막(30)을 드러낸 다음, 감광막(PR1=PR)을 제거한다.
이때, 식각 공정은 보호막(70)과 반도체층(40)과 게이트 절연막(30)의 식각 선택비가 거의 없는 식각 조건을 선택하여 한번의 식각 공정으로 진행할 수 있다. 공정을 간단하지만, C 부분에서 일부는 게이트 절연막(30)이 식각되고 일부는 반도체층(40)이 잔류할 수 있다. 이를 해결하기 위해서는, 우선 반도체층(40)과 보호막(70)에 대한 식각 선택비가 우수한 조건을 선택하여 감광막 패턴(PR)을 마스크로 드러난 보호막(70) 및 게이트 절연막(30)을 제거하여 유지 축전기가 형성되는 부분 및 화소부에서 반도체층(40)을 드러내는 동시에 드레인 전극(66) 및 게이트 패드(24)를 드러내는 접촉 구멍(71, 72)을 완성한다. 반도체층(40)과 보호막(70)에 대한 식각 선택비가 우수한 조건을 만들기 위하여 O2또는 CF4를 다량으로 포함시키는 것이 바람직하며. 건식 식각 기체로는 SF6+N2, SF6+O2, CF4+O2, CF4+CHF3+O2등을 사용하는 것이 바람직하다. 다음, 비정질 규소층만을 식각하는 조건을 선택하여 노출된 반도체층(40)을 식각하여 반도체 패턴(42, 48)을 완성한다. 이때 비정질 규소층을 식각하는 기체로는 Cl2+O2또는 SF6+HCl+O2+Ar 등을 사용하는 것이 바람직하다.
따라서, 한 번의 마스크 공정과 건식 식각 방법을 통하여 화소부에서는 보호막(70)과 반도체층(40)만을 제거하여 접촉 구멍(71)과 반도체 패턴(42, 48)을 형성하고, 게이트 패드(24) 및 데이터 패드(64) 상부에서는 보호막(70), 반도체층(40) 및 게이트 절연막(30)을 모두 제거하여 접촉 구멍(72, 74)을 형성할 수 있다. 또한, 이러한 사진 식각 공정에서 감광막(PR)을 감광도가 다르거나, 다른 파장을 가지는 빛에 대하여 반응하는 이중 구조의 감광막(PR1, PR2)을 형성함으로써 C 부분의 감광막 두께를 균일하게 형성할 수 있으며, 공정의 재현성을 가지는 확보할 수 있다.
마지막으로, 남아 있는 A 부분의 감광막 패턴을 제거하고, 도 1 내지 도 3에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 ITO층을 증착하고 제4 마스크를 사용하여 식각하여 화소 전극(82), 보조 게이트 패드(84) 및 보조 데이터 패드(86)를 형성한다.
앞에서 도면을 첨부하여 설명한 실시예에서는 대부분의 화소 전극(82)에 대응하는 부분에 C 부분의 감광막 패턴이 정렬되도록 하여 그 하부에 게이트 절연막(30)이 남도록 형성하였지만, B 부분의 감광막 패턴이 정렬되도록 하여 대부분의 화소 전극(82) 하부에 게이트 절연막(30)의 일부 또는 전부를 제거할 수도 있다.
이와 같이 본 실시예에서는 게이트 패드(24)를 드러내는 접촉 구멍(72)을 보호막 패턴(70) 및 반도체 패턴(42, 48)과 함께 하나의 마스크를 사용하여 형성하는 경우를 설명하고 있으나 접촉 구멍(72)은 이외에 다른 막을 패터닝할 때 함께 형성할 수도 있으며 이는 당업자로서 당연히 생각할 수 있는 범주에 있다. 특히 본 발명은 건식 식각 방법으로 식각되는 박막의 패터닝에 특히 유효한 방법이다.
또한, 본 실시예에서는 넓은 면 모양의 화소 전극이 있는 경우를 예를 들고 있으나, 화소 전극이 줄 모양으로 만들어질 수도 있으며, 화소 전극과 함께 액정 분자들을 구동하는 공통 전극이 화소 전극과 동일한 기판에 형성될 수도 있다.
이상에서와 같이 본 발명은 박막의 새로운 사진 식각 방법을 통하여 액정 표시 장치용 박막 트랜지스터 기판의 제조 공정 수를 줄이고, 공정을 단순화하여 제조 원가를 낮추고 수율도 높여준다. 또한, 이중 구조의 감광막 패턴을 식각 마스크로 사용함으로써 넓은 면적을 서로 다른 깊이로 식각하면서도 하나의 식각 깊이에 대해서는 균일한 식각 깊이를 가질 수 있고, 재현성을 가지는 공정을 진행할 수 있다.
Claims (12)
- 기판 위에 게이트선 및 게이트 전극과 게이트 패드를 포함하는 게이트 배선을 형성하는 단계,상기 게이트 배선 위에 게이트 절연막 패턴을 형성하는 단계,상기 게이트 절연막 패턴 위에 반도체층 패턴을 형성하는 단계,상기 반도체층 패턴 위에 접촉층 패턴을 형성하는 단계,상기 접촉층 패턴 위에 데이터선과 소스 및 드레인 전극과 데이터 패드를 포함하는 데이터 배선을 형성하는 단계,채널 보호막 패턴을 형성하는 단계, 그리고상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하며,상기 게이트 절연막 패턴 형성 단계는 서로 다른 모양을 가지는 하부 및 상부 감광막으로 이루어진 감광막 패턴 마스크를 이용한 사진 식각 공정으로 이루어지며,상기 사진 식각 공정에서 상기 게이트 절연막 패턴은 상기 반도체층 패턴, 상기 접촉층 패턴 및 상기 채널 보호막 패턴 중 적어도 어느 하나와 함께 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 감광막 패턴은 양성 감광막을 이용하여 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 하부 감광막은 상기 상부 감광막보다 저감도를 가지는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 하부 감광막과 상기 상부 감광막은 서로 다른 파장의 빛을 통하여 분해되는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 감광막 패턴은 상기 하부 감광막과 상기 상부 감광막으로 이루어진 제1 부분과 상기 하부 감광막만으로 이루어진 제2 부분과 상부 및 하부 감광막이 모두 제거되어 있는 제3 부분을 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제5항에서,적어도 상기 사진 식각 공정에서 상기 게이트 패드 상부에는 상기 제3 부분이 위치하며, 상기 드레인 전극 및 상기 데이터 패드 상부에는 상기 제2 또는 제3 부분이 위치하며, 상기 게이트선과 상기 데이터선으로 정의되는 화소에는 상기 제2 부분이 위치하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 기판 위에 게이트선 및 게이트 전극과 게이트 패드를 포함하는 게이트 배선을 형성하는 단계,상기 게이트 배선 위에 게이트 절연막, 반도체층, 접촉층, 도전체층을 연속하여 증착하는 단계,상기 도전체층과 접촉층을 사진 식각하여 데이터선과 소스 및 드레인 전극과 데이터 패드를 포함하는 데이터 배선 및 그 하부의 접촉층 패턴을 형성하는 단계,보호 절연막을 증착하는 단계,상기 보호 절연막 위에 하부 감광막과 상부 감광막을 차례로 도포하는 단계,광마스크를 이용하여 상기 상부 및 하부 감광막을 노광하는 단계,상기 상부 및 하부 감광막을 현상하여 상기 상부 및 하부 감광막으로 이루어진 제1 부분과 상기 하부 감광막만으로 이루어진 제2 부부과 상기 상부 및 하부 감광막이 모두 제거되어 있는 제3 부분을 포함하는 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 식각 마스크로 이용한 한 번의 식각 공정을 통하여 상기 보호 절연막, 상기 반도체층 및 상기 게이트 절연막을 패터닝하여 보호막 패턴, 반도체층 패턴 및 게이트 절연막 패턴을 형성하는 패터닝 단계,상기 드레인 전극에 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제7항에서,상기 패터닝 단계에서 상기 제3 부분은 상기 게이트 패드 상부에 정렬되며, 상기 감광막 패턴을 마스크로 상기 보호 절연막, 그 하부의 상기 반도체층 및 상기 게이트 절연막을 식각하여 상기 게이트 패드를 드러내는 제1 접촉 구멍을 형성하는 액정 표시 장치용 박막 트랜지스터 기판.
- 제7항에서,상기 패터닝 단계에서 상기 제3 또는 제2 부분은 상기 데이터 패드의 상부에 정렬되며,상기 데이터 패드 위의 상기 보호 절연막을 제거하여 상기 데이터 패드를 드러내는 제2 접촉 구멍을 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제7항에서,상기 패터닝 단계에서 상기 제3 또는 제2 부분은 상기 드레인 전극의 상부에 정렬되며,상기 드레인 전극 위의 상기 보호 절연막을 제거하여 상기 드레인 전극을 드러내는 제3 접촉 구멍을 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제7항에서,상기 패터닝 단계에서 상기 제3 또는 제2 부분은 상기 게이트선과 상기 데이터선으로 정의되는 화소부에 정렬되며,상기 화소부의 상기 보호 절연막 및 그 하부의 상기 반도체층을 제거하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제7항에서,상기 화소 전극 형성 단계에서, 상기 게이트 패드 및 상기 데이터 패드와 각각 연결되는 보조 게이트 패드 및 보조 데이터 패드를 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990030632A KR100720085B1 (ko) | 1999-07-27 | 1999-07-27 | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990030632A KR100720085B1 (ko) | 1999-07-27 | 1999-07-27 | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010011324A true KR20010011324A (ko) | 2001-02-15 |
| KR100720085B1 KR100720085B1 (ko) | 2007-05-18 |
Family
ID=19605029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990030632A KR100720085B1 (ko) | 1999-07-27 | 1999-07-27 | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100720085B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469007B1 (ko) * | 2001-06-08 | 2005-02-02 | 우 옵트로닉스 코포레이션 | 박막 트랜지스터 형성방법 |
| KR100714139B1 (ko) * | 2002-02-25 | 2007-05-02 | 어드밴스트 디스플레이 인코포레이티드 | 액정표시장치 및 그 제조방법 |
| KR101396108B1 (ko) * | 2007-12-29 | 2014-05-28 | 엘지디스플레이 주식회사 | 액정표시장치의 배향막과 그 광 배향방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10268321A (ja) * | 1997-03-24 | 1998-10-09 | Toshiba Corp | 電極基板の製造方法 |
| KR100288150B1 (ko) * | 1997-11-27 | 2001-05-02 | 구본준 | 액정표시장치의 제조방법 |
| KR100595416B1 (ko) * | 1998-09-11 | 2006-09-18 | 엘지.필립스 엘시디 주식회사 | 회절노광을 이용한 액정 표시 장치 제조 방법 |
| KR100590750B1 (ko) * | 1999-03-08 | 2006-06-15 | 삼성전자주식회사 | 액정표시장치용박막트랜지스터기판의제조방법 |
-
1999
- 1999-07-27 KR KR1019990030632A patent/KR100720085B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469007B1 (ko) * | 2001-06-08 | 2005-02-02 | 우 옵트로닉스 코포레이션 | 박막 트랜지스터 형성방법 |
| KR100714139B1 (ko) * | 2002-02-25 | 2007-05-02 | 어드밴스트 디스플레이 인코포레이티드 | 액정표시장치 및 그 제조방법 |
| KR101396108B1 (ko) * | 2007-12-29 | 2014-05-28 | 엘지디스플레이 주식회사 | 액정표시장치의 배향막과 그 광 배향방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100720085B1 (ko) | 2007-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000180898A (ja) | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 | |
| JP2000164584A (ja) | 薄膜の写真エッチング方法及びこれを用いた液晶表示装置用薄膜トランジスタ基板の製造方法 | |
| KR20000033047A (ko) | 박막트랜지스터의제조방법 | |
| US6274400B1 (en) | Tri-layer process for forming TFT matrix of LCD with reduced masking steps | |
| KR100309925B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판과 그 제조 방법 및 이에 사용되는 광마스크 | |
| KR100543042B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 | |
| JP4373919B2 (ja) | 薄膜トランジスタアレイ基板及びその製造方法 | |
| KR100623982B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 | |
| KR100601168B1 (ko) | 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR100560969B1 (ko) | 액정표시장치용광마스크의제조방법 | |
| US7550767B2 (en) | Liquid crystal display device and fabricating method thereof | |
| KR100720085B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 | |
| KR100508034B1 (ko) | 박막의 사진 식각 방법 및 이를 이용한 액정 표시 장치용 박막트랜지스터 기판의 제조 방법 | |
| KR100560974B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그제조 방법 | |
| KR100333978B1 (ko) | 액정표시장치용박막트랜지스터기판의제조방법 | |
| KR100623981B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR100623975B1 (ko) | 박막의 사진 식각 방법 및 이를 이용한 액정 표시 장치용 박막트랜지스터 기판의 제조 방법 | |
| KR100283519B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 | |
| US6387740B1 (en) | Tri-layer process for forming TFT matrix of LCD with reduced masking steps | |
| KR100315921B1 (ko) | 액정표시장치용박막트랜지스터기판의제조방법 | |
| KR20010045360A (ko) | 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR100330097B1 (ko) | 액정표시장치용박막트랜지스터기판및그제조방법 | |
| KR100686236B1 (ko) | 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR100796747B1 (ko) | 박막 트랜지스터 어레이 기판의 제조 방법 | |
| KR100590755B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| G170 | Publication of correction | ||
| FPAY | Annual fee payment |
Payment date: 20120416 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |