JP2000180898A - 液晶表示装置用薄膜トランジスタ基板及びその製造方法 - Google Patents
液晶表示装置用薄膜トランジスタ基板及びその製造方法Info
- Publication number
- JP2000180898A JP2000180898A JP11353680A JP35368099A JP2000180898A JP 2000180898 A JP2000180898 A JP 2000180898A JP 11353680 A JP11353680 A JP 11353680A JP 35368099 A JP35368099 A JP 35368099A JP 2000180898 A JP2000180898 A JP 2000180898A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- pattern
- gate
- semiconductor layer
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 59
- 239000000758 substrate Substances 0.000 title claims description 139
- 239000010409 thin film Substances 0.000 title claims description 114
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 71
- 239000004065 semiconductor Substances 0.000 claims abstract description 166
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 47
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 47
- 230000001681 protective effect Effects 0.000 claims abstract description 32
- 239000011651 chromium Substances 0.000 claims abstract description 24
- 229910052804 chromium Inorganic materials 0.000 claims abstract description 21
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims abstract description 20
- 238000000059 patterning Methods 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 514
- 239000010408 film Substances 0.000 claims description 266
- 238000000034 method Methods 0.000 claims description 95
- 238000002834 transmittance Methods 0.000 claims description 51
- 239000004020 conductor Substances 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 32
- 229910052751 metal Inorganic materials 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 30
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 27
- 230000003287 optical effect Effects 0.000 claims description 25
- 229910052782 aluminium Inorganic materials 0.000 claims description 19
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 16
- 229910000838 Al alloy Inorganic materials 0.000 claims description 13
- 238000001259 photo etching Methods 0.000 claims description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 229910001182 Mo alloy Inorganic materials 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 239000011241 protective layer Substances 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000004380 ashing Methods 0.000 claims 1
- 230000001105 regulatory effect Effects 0.000 claims 1
- MGRWKWACZDFZJT-UHFFFAOYSA-N molybdenum tungsten Chemical compound [Mo].[W] MGRWKWACZDFZJT-UHFFFAOYSA-N 0.000 abstract description 7
- 229910001080 W alloy Inorganic materials 0.000 abstract description 5
- 230000002093 peripheral effect Effects 0.000 description 31
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 229910052750 molybdenum Inorganic materials 0.000 description 10
- 239000011733 molybdenum Substances 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 9
- 239000002356 single layer Substances 0.000 description 7
- 229910045601 alloy Inorganic materials 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- 238000002161 passivation Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 229910000583 Nd alloy Inorganic materials 0.000 description 2
- 229910052779 Neodymium Inorganic materials 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000967 As alloy Inorganic materials 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13458—Terminal pads
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Optics & Photonics (AREA)
- Chemical & Material Sciences (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 液晶表示装置用薄膜トランジスタ基板の製造
費用を減少させ、漏洩電流を防止する。 【解決手段】 絶縁基板上にゲート配線を形成する段階
と；ゲート配線を覆うゲート絶縁膜パターン、その上の
半導体層パターン及び接触層パターンを含む三重層を形
成する段階と；下部導電層及び上部導電層の二重層から
なる導電体パターンを形成する段階と；導電体パターン
で覆われない接触層パターンをエッチングする段階と；
保護膜を形成する段階と；保護膜で覆われない導電体パ
ターンの上部導電層をエッチングする段階と；を含む。
費用を減少させ、漏洩電流を防止する。 【解決手段】 絶縁基板上にゲート配線を形成する段階
と；ゲート配線を覆うゲート絶縁膜パターン、その上の
半導体層パターン及び接触層パターンを含む三重層を形
成する段階と；下部導電層及び上部導電層の二重層から
なる導電体パターンを形成する段階と；導電体パターン
で覆われない接触層パターンをエッチングする段階と；
保護膜を形成する段階と；保護膜で覆われない導電体パ
ターンの上部導電層をエッチングする段階と；を含む。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置用薄膜
トランジスタ基板及びその製造方法に関する。
トランジスタ基板及びその製造方法に関する。
【０００２】
【従来の技術】液晶表示装置は、現在最も広く使用され
ている平板表示装置の１つである。液晶表示装置は、電
極が形成されている２枚の基板とその間に挿入されてい
る液晶層とからなる。液晶表示装置では、電極に電圧を
印加して液晶層の液晶分子を再配列させることにより透
過する光の量を調節する。
ている平板表示装置の１つである。液晶表示装置は、電
極が形成されている２枚の基板とその間に挿入されてい
る液晶層とからなる。液晶表示装置では、電極に電圧を
印加して液晶層の液晶分子を再配列させることにより透
過する光の量を調節する。
【０００３】液晶表示装置のうち現在主に使用されてい
るものは、２枚の基板に電極がそれぞれ形成されてお
り、電極に印加される電圧をスイッチングする薄膜トラ
ンジスタを有している。この薄膜トランジスタは、２枚
の基板のうちの１つに形成されるのが普通である。
るものは、２枚の基板に電極がそれぞれ形成されてお
り、電極に印加される電圧をスイッチングする薄膜トラ
ンジスタを有している。この薄膜トランジスタは、２枚
の基板のうちの１つに形成されるのが普通である。
【０００４】一般に、薄膜トランジスタが形成されてい
る基板は、マスクを利用した写真エッチング工程を通し
て製造される。この時、生産費用を節減するためにはマ
スクの数を減少させるのが好ましく、現在は通常５枚ま
たは６枚のマスクが使用されている。
る基板は、マスクを利用した写真エッチング工程を通し
て製造される。この時、生産費用を節減するためにはマ
スクの数を減少させるのが好ましく、現在は通常５枚ま
たは６枚のマスクが使用されている。
【０００５】
【発明が解決しようとする課題】従来の技術の一例とし
て、グリッド形態のパターンが形成されたマスクを含む
４枚のマスクを利用して薄膜トランジスタを製造する方
法が開示されている（Chang Wook Hanなど、Proceeding
s of The 18th International Display ResearchConfer
ence Asia Display 98、p. 1109〜1112、1998. 9.28〜1
0.1；以下、“アジアディスプレイ”と称する）に記載
されている。しかし、ここではパッドを始めとした薄膜
トランジスタ基板全体に対する工程に関する言及がない
ので、薄膜トランジスタ基板全体をどのような方法で何
枚のマスクを使用して製造するのかがわからない。
て、グリッド形態のパターンが形成されたマスクを含む
４枚のマスクを利用して薄膜トランジスタを製造する方
法が開示されている（Chang Wook Hanなど、Proceeding
s of The 18th International Display ResearchConfer
ence Asia Display 98、p. 1109〜1112、1998. 9.28〜1
0.1；以下、“アジアディスプレイ”と称する）に記載
されている。しかし、ここではパッドを始めとした薄膜
トランジスタ基板全体に対する工程に関する言及がない
ので、薄膜トランジスタ基板全体をどのような方法で何
枚のマスクを使用して製造するのかがわからない。
【０００６】また、一般に、画素に印加された電圧を長
時間保存するために維持蓄電器を形成する。維持蓄電器
は、ゲート電極及びゲート線と同一層に形成された維持
容量電極と、保護膜の上に形成された画素電極とを重畳
して形成する。しかし、維持容量電極は、ゲート絶縁
膜、半導体層及び保護膜で覆われており、画素電極は下
部のゲート絶縁膜無しで直接基板の上に形成されてい
る。そのため、画素電極を維持容量電極と重畳させるた
めには、ゲート絶縁膜、半導体層及び保護膜からなる三
層膜上に画素電極を基板上から形成しなければならな
い。これによって段差が激しくなって断線が発生するお
それがある。また、グリッドマスクで処理可能な領域が
限定されているため、広範囲な領域を処理することがで
きなかったり、たとえ可能であるとしても全体的に均一
なエッチングの深さを有するように処理することは困難
である。
時間保存するために維持蓄電器を形成する。維持蓄電器
は、ゲート電極及びゲート線と同一層に形成された維持
容量電極と、保護膜の上に形成された画素電極とを重畳
して形成する。しかし、維持容量電極は、ゲート絶縁
膜、半導体層及び保護膜で覆われており、画素電極は下
部のゲート絶縁膜無しで直接基板の上に形成されてい
る。そのため、画素電極を維持容量電極と重畳させるた
めには、ゲート絶縁膜、半導体層及び保護膜からなる三
層膜上に画素電極を基板上から形成しなければならな
い。これによって段差が激しくなって断線が発生するお
それがある。また、グリッドマスクで処理可能な領域が
限定されているため、広範囲な領域を処理することがで
きなかったり、たとえ可能であるとしても全体的に均一
なエッチングの深さを有するように処理することは困難
である。
【０００７】また、グリッド光マスクを利用して露光し
たり、光マスクの遮断層の厚さを調節して透過率を異に
することによって形成された感光膜の厚さの差を用いる
イオン注入及び薄膜エッチング方法などが、米国特許第
４，２３１，８１１号、第５，６１８，６４３号、第
４，４１５，２６２号及び特開昭６１−１８１１３０号
などに開示されている。しかし、これらも前述と同様の
問題点を有している。
たり、光マスクの遮断層の厚さを調節して透過率を異に
することによって形成された感光膜の厚さの差を用いる
イオン注入及び薄膜エッチング方法などが、米国特許第
４，２３１，８１１号、第５，６１８，６４３号、第
４，４１５，２６２号及び特開昭６１−１８１１３０号
などに開示されている。しかし、これらも前述と同様の
問題点を有している。
【０００８】本発明は前記問題点を解決するためのもの
であって、その目的は液晶表示装置用薄膜トランジスタ
基板を製造する新たな方法を提供し、液晶表示装置用薄
膜トランジスタ基板の製造費用を減少させ、液晶表示装
置用薄膜トランジスタ基板の漏洩電流を防止することに
ある。
であって、その目的は液晶表示装置用薄膜トランジスタ
基板を製造する新たな方法を提供し、液晶表示装置用薄
膜トランジスタ基板の製造費用を減少させ、液晶表示装
置用薄膜トランジスタ基板の漏洩電流を防止することに
ある。
【０００９】
【課題を解決するための手段】前記課題を達成するため
に、本発明では、ゲートパッドを露出させる接触孔を有
するゲート絶縁膜パターンを半導体層パターン及び接触
層パターンと共にパターニングして形成し、画素電極と
データ配線とを含む二重導電層パターンを形成し、二重
導電層パターンで覆われない接触層を除去する。次い
で、保護膜パターンを形成し、保護膜で覆われない二重
導電層パターンの上部膜をエッチングする。
に、本発明では、ゲートパッドを露出させる接触孔を有
するゲート絶縁膜パターンを半導体層パターン及び接触
層パターンと共にパターニングして形成し、画素電極と
データ配線とを含む二重導電層パターンを形成し、二重
導電層パターンで覆われない接触層を除去する。次い
で、保護膜パターンを形成し、保護膜で覆われない二重
導電層パターンの上部膜をエッチングする。
【００１０】このような本発明による薄膜トランジスタ
基板の製造方法は、第１写真エッチング工程で絶縁基板
上にゲート配線を形成し、第２写真エッチング工程で前
記ゲート配線を覆うゲート絶縁膜パターン、その上の半
導体層パターン及び接触層パターンを含む三重層を形成
する。次いで、第３写真エッチング工程で下部導電層及
び上部導電層の二重層からなる導電体パターンを形成
し、前記導電体パターンで覆われない前記接触層パター
ンをエッチングする。次いで、第４写真エッチング工程
で保護膜を形成し、前記保護膜で覆われない前記導電体
パターンの上部導電層をエッチングする。
基板の製造方法は、第１写真エッチング工程で絶縁基板
上にゲート配線を形成し、第２写真エッチング工程で前
記ゲート配線を覆うゲート絶縁膜パターン、その上の半
導体層パターン及び接触層パターンを含む三重層を形成
する。次いで、第３写真エッチング工程で下部導電層及
び上部導電層の二重層からなる導電体パターンを形成
し、前記導電体パターンで覆われない前記接触層パター
ンをエッチングする。次いで、第４写真エッチング工程
で保護膜を形成し、前記保護膜で覆われない前記導電体
パターンの上部導電層をエッチングする。
【００１１】ここで、接触層パターンはシリサイド、微
細結晶化された珪素またはドーピングされた珪素から形
成することができる。
細結晶化された珪素またはドーピングされた珪素から形
成することができる。
【００１２】この時、ゲート絶縁膜パターン、半導体層
パターン及び接触層パターンは同一形態に形成すること
ができる。
パターン及び接触層パターンは同一形態に形成すること
ができる。
【００１３】１つの方法としては、ゲート絶縁膜及び半
導体層を連続して積層し、半導体層の上にシリサイドが
形成可能な金属層を積層して半導体層の上にシリサイド
からなる接触層を形成し、金属層を除去する。次いで、
第２写真エッチング工程で接触層、半導体層及びゲート
絶縁膜をパターニングしてゲート絶縁膜パターン、半導
体層パターン及び接触層パターンを形成する。
導体層を連続して積層し、半導体層の上にシリサイドが
形成可能な金属層を積層して半導体層の上にシリサイド
からなる接触層を形成し、金属層を除去する。次いで、
第２写真エッチング工程で接触層、半導体層及びゲート
絶縁膜をパターニングしてゲート絶縁膜パターン、半導
体層パターン及び接触層パターンを形成する。
【００１４】他の方法としては、まず、ゲート絶縁膜及
び半導体層を連続して積層し、第２写真エッチング工程
で半導体層及びゲート絶縁膜をパターニングしてゲート
絶縁膜パターン及び半導体層パターンを形成する。次い
で、半導体層パターンの上にシリサイドが形成可能な金
属層を積層して半導体層パターンの上にシリサイドから
なる接触層パターンを形成し、金属層を除去する。ここ
で、ゲート配線は、アルミニウムまたはアルミニウム合
金からなる下部膜とモリブデンまたはモリブデン合金か
らなる上部膜とから形成することができ、金属層はクロ
ムから形成することができ、また、クロムからなる下部
膜とアルミニウムまたはアルミニウム合金からなる上部
膜とから形成することができ、金属層はモリブデン合金
から形成することができる。
び半導体層を連続して積層し、第２写真エッチング工程
で半導体層及びゲート絶縁膜をパターニングしてゲート
絶縁膜パターン及び半導体層パターンを形成する。次い
で、半導体層パターンの上にシリサイドが形成可能な金
属層を積層して半導体層パターンの上にシリサイドから
なる接触層パターンを形成し、金属層を除去する。ここ
で、ゲート配線は、アルミニウムまたはアルミニウム合
金からなる下部膜とモリブデンまたはモリブデン合金か
らなる上部膜とから形成することができ、金属層はクロ
ムから形成することができ、また、クロムからなる下部
膜とアルミニウムまたはアルミニウム合金からなる上部
膜とから形成することができ、金属層はモリブデン合金
から形成することができる。
【００１５】また、その他の方法としては、ゲート絶縁
膜及び半導体層を連続して積層し、半導体層の上にドー
ピングされたアモルファスシリコンからなる接触層を形
成する。次いで、接触層を微細結晶化し、第２写真エッ
チング工程で接触層、半導体層及びゲート絶縁膜をパタ
ーニングしてゲート絶縁膜パターン、半導体層パターン
及び接触層パターンを形成する。
膜及び半導体層を連続して積層し、半導体層の上にドー
ピングされたアモルファスシリコンからなる接触層を形
成する。次いで、接触層を微細結晶化し、第２写真エッ
チング工程で接触層、半導体層及びゲート絶縁膜をパタ
ーニングしてゲート絶縁膜パターン、半導体層パターン
及び接触層パターンを形成する。
【００１６】また、ゲート絶縁膜パターン、半導体層パ
ターン及び接触層パターンは互いに異なる形態に形成す
ることができる。
ターン及び接触層パターンは互いに異なる形態に形成す
ることができる。
【００１７】このような方法では、ゲート絶縁膜、半導
体層、接触層を順に形成し、接触層の上部に感光膜を塗
布する。次いで、感光膜を露光して現像することで、少
なくとも第１部分と、第１部分より厚い第２部分と、第
２部分より厚い第３部分とを有する感光膜パターンを形
成する。次いで、第１部分の下の接触層、半導体層及び
ゲート絶縁膜をエッチングしてゲート絶縁膜パターンを
形成し、第２部分の下の接触層及び半導体層をエッチン
グして接触層パターン及び半導体層パターンを形成す
る。
体層、接触層を順に形成し、接触層の上部に感光膜を塗
布する。次いで、感光膜を露光して現像することで、少
なくとも第１部分と、第１部分より厚い第２部分と、第
２部分より厚い第３部分とを有する感光膜パターンを形
成する。次いで、第１部分の下の接触層、半導体層及び
ゲート絶縁膜をエッチングしてゲート絶縁膜パターンを
形成し、第２部分の下の接触層及び半導体層をエッチン
グして接触層パターン及び半導体層パターンを形成す
る。
【００１８】このような感光膜パターンは第１ないし第
３部分にそれぞれ対応する第１ないし第３領域を有して
おり、第１ないし第３領域の透過率がそれぞれ異なる１
つの光マスクを通じた露光工程によって形成され、陽性
感光膜を使用するのが好ましく、第２領域の透過率は第
１領域より小さく第３領域より大きいのが好ましい。
３部分にそれぞれ対応する第１ないし第３領域を有して
おり、第１ないし第３領域の透過率がそれぞれ異なる１
つの光マスクを通じた露光工程によって形成され、陽性
感光膜を使用するのが好ましく、第２領域の透過率は第
１領域より小さく第３領域より大きいのが好ましい。
【００１９】光マスクはマスク基板及び少なくとも１つ
以上のマスク層を有し、第２領域と第３領域との透過率
の差はマスク層を光透過率が互いに異なる物質で形成す
ることによって調節することができ、マスク層の厚さを
変更することによって調節することもできる。
以上のマスク層を有し、第２領域と第３領域との透過率
の差はマスク層を光透過率が互いに異なる物質で形成す
ることによって調節することができ、マスク層の厚さを
変更することによって調節することもできる。
【００２０】また、光マスクには露光に使用される露光
器の分解能以下の大きさを有するスリットまたは格子形
態の微細パターンが形成されていて透過率を調節するこ
とができ、光マスクは第１ないし第３領域のうちの少な
くとも１つ以上の領域を有する少なくとも２つ以上のマ
スクを含むことができる。
器の分解能以下の大きさを有するスリットまたは格子形
態の微細パターンが形成されていて透過率を調節するこ
とができ、光マスクは第１ないし第３領域のうちの少な
くとも１つ以上の領域を有する少なくとも２つ以上のマ
スクを含むことができる。
【００２１】このような本発明による薄膜トランジスタ
基板の製造方法では下部導電層を透明な導電物質から形
成するのが好ましい。
基板の製造方法では下部導電層を透明な導電物質から形
成するのが好ましい。
【００２２】ゲート配線はゲート線と、ゲート線の一部
であるゲート電極と、ゲート線の端に連結されていて外
部からの走査信号の印加を受けるゲートパッドとを含
み、導電体パターンはデータ配線及び画素電極を含み、
三重層及び保護膜はそれぞれ前記ゲートパッドを外部と
電気的に連結する接触孔及び第１開口部をそれぞれ有し
ている。
であるゲート電極と、ゲート線の端に連結されていて外
部からの走査信号の印加を受けるゲートパッドとを含
み、導電体パターンはデータ配線及び画素電極を含み、
三重層及び保護膜はそれぞれ前記ゲートパッドを外部と
電気的に連結する接触孔及び第１開口部をそれぞれ有し
ている。
【００２３】また、導電体パターンは接触孔を通してゲ
ートパッドと接触する補助ゲートパッドをさらに含み、
補助ゲートパッドの下部導電層は第１開口部を通して露
出されている。
ートパッドと接触する補助ゲートパッドをさらに含み、
補助ゲートパッドの下部導電層は第１開口部を通して露
出されている。
【００２４】ここで、接触層パターンは互いに分離され
た２つの部分を含み、データ配線はゲート線と交差する
データ線と、データ線と連結されていて接触層パターン
の１つの部分の上に形成されているソース電極と、ソー
ス電極の対向側に位置する接触層パターンの他の部分の
上に形成されていてソース電極と分離されているドレー
ン電極と、データ線の端に連結されていて外部からの画
像信号の印加を受けるデータパッドとを含む。画素電極
はドレーン電極と連結されており、保護膜は画素電極の
下部導電層を露出させる第２開口部とデータパッドの下
部導電層を露出させる第３開口部とを有している。
た２つの部分を含み、データ配線はゲート線と交差する
データ線と、データ線と連結されていて接触層パターン
の１つの部分の上に形成されているソース電極と、ソー
ス電極の対向側に位置する接触層パターンの他の部分の
上に形成されていてソース電極と分離されているドレー
ン電極と、データ線の端に連結されていて外部からの画
像信号の印加を受けるデータパッドとを含む。画素電極
はドレーン電極と連結されており、保護膜は画素電極の
下部導電層を露出させる第２開口部とデータパッドの下
部導電層を露出させる第３開口部とを有している。
【００２５】この時、データ線の間のゲート線の上部の
前記ゲート絶縁膜を露出させる第４開口部を有するのが
好ましく、保護膜で覆われない半導体層パターンを除去
する段階をさらに含む。
前記ゲート絶縁膜を露出させる第４開口部を有するのが
好ましく、保護膜で覆われない半導体層パターンを除去
する段階をさらに含む。
【００２６】本発明による薄膜トランジスタ基板の他の
製造方法は、第１写真エッチング工程で基板の上にゲー
ト線とゲート電極とゲートパッドとを含むゲート配線を
形成する。次いで、ゲート配線の上にゲート絶縁膜、半
導体層及び接触層を順に積層し、第２写真エッチング工
程で接触層及び半導体層をゲート絶縁膜と共にエッチン
グしてゲートパッドを露出させる接触孔を有するゲート
絶縁膜パターンと半導体層パターンと接触層パターンと
を形成する。次いで、基板の上に下部導電層及び上部導
電層からなる導電体層を形成し、第３写真エッチング工
程で導電体層をパターニングしてデータ線とソース及び
ドレーン電極とデータパッドを含むデータ配線と、ドレ
ーン電極と連結されている画素電極パターンと、接触孔
を通してゲートパッドと連結される補助ゲートパッドと
を含む導電体パターンを形成する。次いで、基板の上部
に保護膜を積層し、第４写真エッチング工程で保護膜を
エッチングして補助ゲートパッド、データパッド、画素
電極を露出させる第１ないし第３開口部を有する保護膜
パターンを形成し、第１ないし第３開口部を通じて露出
された上部導電層を除去する。
製造方法は、第１写真エッチング工程で基板の上にゲー
ト線とゲート電極とゲートパッドとを含むゲート配線を
形成する。次いで、ゲート配線の上にゲート絶縁膜、半
導体層及び接触層を順に積層し、第２写真エッチング工
程で接触層及び半導体層をゲート絶縁膜と共にエッチン
グしてゲートパッドを露出させる接触孔を有するゲート
絶縁膜パターンと半導体層パターンと接触層パターンと
を形成する。次いで、基板の上に下部導電層及び上部導
電層からなる導電体層を形成し、第３写真エッチング工
程で導電体層をパターニングしてデータ線とソース及び
ドレーン電極とデータパッドを含むデータ配線と、ドレ
ーン電極と連結されている画素電極パターンと、接触孔
を通してゲートパッドと連結される補助ゲートパッドと
を含む導電体パターンを形成する。次いで、基板の上部
に保護膜を積層し、第４写真エッチング工程で保護膜を
エッチングして補助ゲートパッド、データパッド、画素
電極を露出させる第１ないし第３開口部を有する保護膜
パターンを形成し、第１ないし第３開口部を通じて露出
された上部導電層を除去する。
【００２７】ここで、第３開口部は画素電極パターンよ
り大きく形成するのが好ましく、接触層はシリサイドま
たは微細結晶化された珪素またはアモルファスシリコン
から形成するのが好ましい。
り大きく形成するのが好ましく、接触層はシリサイドま
たは微細結晶化された珪素またはアモルファスシリコン
から形成するのが好ましい。
【００２８】ここで、ゲート絶縁膜パターン、半導体層
パターン、接触層パターンは互いに異なる形態に形成す
ることもできる。
パターン、接触層パターンは互いに異なる形態に形成す
ることもできる。
【００２９】また、本発明による薄膜トランジスタ基板
の他の製造方法は、基板の上にゲート線とゲート電極と
ゲートパッドとを含むゲート配線を形成し、ゲート配線
の上にゲート絶縁膜パターンを形成し、ゲート絶縁膜パ
ターンの上に半導体層パターン及び接触層パターンを順
に形成し、データ線とソース及びドレーン電極とデータ
パッドを含むデータ配線を形成する。次いで、保護膜パ
ターンを形成し、ドレーン電極と連結される画素電極を
形成する。この時、ゲート絶縁膜パターンは部分に応じ
て厚さが異なる１つの感光膜パターンを利用して接触層
パターン及び半導体層パターンと共にエッチングして形
成する。
の他の製造方法は、基板の上にゲート線とゲート電極と
ゲートパッドとを含むゲート配線を形成し、ゲート配線
の上にゲート絶縁膜パターンを形成し、ゲート絶縁膜パ
ターンの上に半導体層パターン及び接触層パターンを順
に形成し、データ線とソース及びドレーン電極とデータ
パッドを含むデータ配線を形成する。次いで、保護膜パ
ターンを形成し、ドレーン電極と連結される画素電極を
形成する。この時、ゲート絶縁膜パターンは部分に応じ
て厚さが異なる１つの感光膜パターンを利用して接触層
パターン及び半導体層パターンと共にエッチングして形
成する。
【００３０】このような感光膜パターンは、第１部分
と、第１部分より厚い第２部分と、第１部分より厚く第
２部分より薄い第３部分とを含む。
と、第１部分より厚い第２部分と、第１部分より厚く第
２部分より薄い第３部分とを含む。
【００３１】また、感光膜パターンは光マスクを利用し
た露光工程によって形成され、光マスクは透過率が互い
に異なる第１部分に対応する第１領域と、第２部分に対
応する第２領域と、第３部分に対応する第３領域とを含
む。
た露光工程によって形成され、光マスクは透過率が互い
に異なる第１部分に対応する第１領域と、第２部分に対
応する第２領域と、第３部分に対応する第３領域とを含
む。
【００３２】また、感光膜パターンは陽性感光膜を使用
するのが好ましく、第３領域の透過率は第１領域より小
さく第２領域より大きいのが好ましい。
するのが好ましく、第３領域の透過率は第１領域より小
さく第２領域より大きいのが好ましい。
【００３３】また、光マスクはマスク基板及び少なくと
も１つの調節膜を含み、透過率が異なるように調節する
ために透過率が互いに異なる調節膜を形成することがで
き、調節膜の厚さを調節することもできる。
も１つの調節膜を含み、透過率が異なるように調節する
ために透過率が互いに異なる調節膜を形成することがで
き、調節膜の厚さを調節することもできる。
【００３４】また、本発明の実施形態例による薄膜トラ
ンジスタ基板の他の製造方法は、基板の上にゲート線と
ゲート電極とゲートパッドとを含むゲート配線と、共通
電極線及び共通電極を含む共通電極配線とを形成する。
次いで、ゲート配線及び共通電極配線の上にゲート絶縁
膜、半導体層、接触層を連続して蒸着し、接触層の上に
感光膜を塗布し、露光及び現像工程を通して部分に応じ
て厚さの異なる感光膜パターンを形成する。次いで、感
光膜パターンを利用して接触層及びその下部の半導体層
をパターニングして一次接触層パターン及び半導体層パ
ターンを形成すると共にゲートパッドを露出させる接触
孔を形成する。次いで、導電体層を積層し、導電体層及
びその下部の一次接触層パターンを写真エッチングして
データ線、ソース及びドレーン電極、画素電極、データ
パッドを含むデータ配線及びその下部の二次接触層パタ
ーンを形成する。次いで、保護絶縁膜を積層してパター
ニングしてゲートパッド及びデータパッドを露出させ
る。
ンジスタ基板の他の製造方法は、基板の上にゲート線と
ゲート電極とゲートパッドとを含むゲート配線と、共通
電極線及び共通電極を含む共通電極配線とを形成する。
次いで、ゲート配線及び共通電極配線の上にゲート絶縁
膜、半導体層、接触層を連続して蒸着し、接触層の上に
感光膜を塗布し、露光及び現像工程を通して部分に応じ
て厚さの異なる感光膜パターンを形成する。次いで、感
光膜パターンを利用して接触層及びその下部の半導体層
をパターニングして一次接触層パターン及び半導体層パ
ターンを形成すると共にゲートパッドを露出させる接触
孔を形成する。次いで、導電体層を積層し、導電体層及
びその下部の一次接触層パターンを写真エッチングして
データ線、ソース及びドレーン電極、画素電極、データ
パッドを含むデータ配線及びその下部の二次接触層パタ
ーンを形成する。次いで、保護絶縁膜を積層してパター
ニングしてゲートパッド及びデータパッドを露出させ
る。
【００３５】本発明の実施形態例による薄膜トランジス
タ基板には、絶縁基板の上にゲート線、ゲート線と連結
されているゲート電極、ゲート線の端に連結されている
ゲートパッドを含むゲート配線が形成されており、ゲー
トパッドを露出させる接触孔を有しているゲート絶縁膜
で覆われている。ゲート絶縁膜の上に半導体層が形成さ
れており、半導体層の上には上部層及び下部層の二重層
から形成されていてゲート線と交差するデータ線と、ゲ
ート電極に隣接するソース電極と、データ線の一端に連
結されていて主に下部層からなるデータパッドと、デー
タ線及びソース電極と分離されていてゲート電極に対し
てソース電極の反対側に位置するドレーン電極とを含む
導電体パターンが形成されている。データ配線と同一な
層には接触孔を通してゲートパッドを覆っていて主に下
部層からなる補助ゲートパッドと、ドレーン電極と連結
されていて主に下部層からなる画素電極とが形成されて
いる。導電体パターン、半導体層、ゲート絶縁膜及び基
板の上には画素電極を露出させる第１開口部と、隣接す
るデータ線の間のゲート線の上部のゲート絶縁膜を露出
させる第２開口部と、補助ゲートパッドを露出させる第
３開口部と、データパッドを露出させる第４開口部とを
有している保護膜が形成されている。この時、上部層は
下部層と保護膜との間のみに形成されており、隣接した
２つのデータ線の下部の半導体層は互いに分離されてい
る。
タ基板には、絶縁基板の上にゲート線、ゲート線と連結
されているゲート電極、ゲート線の端に連結されている
ゲートパッドを含むゲート配線が形成されており、ゲー
トパッドを露出させる接触孔を有しているゲート絶縁膜
で覆われている。ゲート絶縁膜の上に半導体層が形成さ
れており、半導体層の上には上部層及び下部層の二重層
から形成されていてゲート線と交差するデータ線と、ゲ
ート電極に隣接するソース電極と、データ線の一端に連
結されていて主に下部層からなるデータパッドと、デー
タ線及びソース電極と分離されていてゲート電極に対し
てソース電極の反対側に位置するドレーン電極とを含む
導電体パターンが形成されている。データ配線と同一な
層には接触孔を通してゲートパッドを覆っていて主に下
部層からなる補助ゲートパッドと、ドレーン電極と連結
されていて主に下部層からなる画素電極とが形成されて
いる。導電体パターン、半導体層、ゲート絶縁膜及び基
板の上には画素電極を露出させる第１開口部と、隣接す
るデータ線の間のゲート線の上部のゲート絶縁膜を露出
させる第２開口部と、補助ゲートパッドを露出させる第
３開口部と、データパッドを露出させる第４開口部とを
有している保護膜が形成されている。この時、上部層は
下部層と保護膜との間のみに形成されており、隣接した
２つのデータ線の下部の半導体層は互いに分離されてい
る。
【００３６】この時、半導体層の境界はゲート絶縁膜と
保護膜とが重畳する部分と一致し、下部層は透明な導電
物質からなる。
保護膜とが重畳する部分と一致し、下部層は透明な導電
物質からなる。
【００３７】ここで、半導体層と下部層との間に形成さ
れていて、半導体層と下部層との間の接触抵抗を減少さ
せるためにシリサイドまたは微細結晶化されドーピング
されたアモルファスシリコンからなる接触層をさらに含
むことができ、接触層の境界は半導体層と導電体パター
ンとが重畳する部分と一致する。
れていて、半導体層と下部層との間の接触抵抗を減少さ
せるためにシリサイドまたは微細結晶化されドーピング
されたアモルファスシリコンからなる接触層をさらに含
むことができ、接触層の境界は半導体層と導電体パター
ンとが重畳する部分と一致する。
【００３８】
【発明の実施の形態】以下、本発明の液晶表示装置及び
その製造方法について、実施形態例を挙げ、添付図面に
基づいて詳しく説明する。
その製造方法について、実施形態例を挙げ、添付図面に
基づいて詳しく説明する。
【００３９】本発明の実施形態例に係る液晶表示装置用
薄膜トランジスタ基板及びその製造方法では、ゲートパ
ッドを露出させる接触孔を有するゲート絶縁膜パターン
を半導体層パターン及び接触層パターンと共にエッチン
グして形成し、データ配線及び画素電極を含む二重導電
層パターンを形成し、二重導電層パターンで覆われない
接触層を除去する。次いで保護膜を形成し、保護膜で覆
われない二重導電層パターンの上部膜をエッチングす
る。
薄膜トランジスタ基板及びその製造方法では、ゲートパ
ッドを露出させる接触孔を有するゲート絶縁膜パターン
を半導体層パターン及び接触層パターンと共にエッチン
グして形成し、データ配線及び画素電極を含む二重導電
層パターンを形成し、二重導電層パターンで覆われない
接触層を除去する。次いで保護膜を形成し、保護膜で覆
われない二重導電層パターンの上部膜をエッチングす
る。
【００４０】まず、図１〜５に基づいて、本発明の実施
形態例に係る薄膜トランジスタ基板の構造について詳し
く説明する。
形態例に係る薄膜トランジスタ基板の構造について詳し
く説明する。
【００４１】図１は、多数の液晶表示装置用パネル領域
が形成された絶縁基板を示している。図１では、１つの
ガラス基板１０に４つの液晶表示装置用パネル領域１１
０、１２０、１３０、１４０が形成されている。形成さ
れるパネルが薄膜トランジスタパネルである場合、パネ
ル領域１１０、１２０、１３０、１４０は、多数の画素
からなる画面表示部１１１、１２１、１３１、１４１及
び周辺部１１２、１２２、１３２、１４２を含む。画面
表示部１１１、１２１、１３１、１４１には、主に薄膜
トランジスタ、配線及び画素電極などが行列の形態に反
復して配置されている。周辺部１１２、１２２、１３
２、１４２には、駆動素子と連結される要素、即ちパッ
ドとその他の静電気保護回路などが配置される。
が形成された絶縁基板を示している。図１では、１つの
ガラス基板１０に４つの液晶表示装置用パネル領域１１
０、１２０、１３０、１４０が形成されている。形成さ
れるパネルが薄膜トランジスタパネルである場合、パネ
ル領域１１０、１２０、１３０、１４０は、多数の画素
からなる画面表示部１１１、１２１、１３１、１４１及
び周辺部１１２、１２２、１３２、１４２を含む。画面
表示部１１１、１２１、１３１、１４１には、主に薄膜
トランジスタ、配線及び画素電極などが行列の形態に反
復して配置されている。周辺部１１２、１２２、１３
２、１４２には、駆動素子と連結される要素、即ちパッ
ドとその他の静電気保護回路などが配置される。
【００４２】一般に、このような液晶表示装置の形成に
は、ステッパー露光器を使用する。ステッパー露光器を
使用する場合には、画面表示部１１１、１２１、１３
１、１４１及び周辺部１１２、１２２、１３２、１４２
をさらに多数の区域に区分し、区域別に同一マスクまた
は異なる光マスクを使用して薄膜の上にコーティングさ
れた感光膜を露光する。その後、基板全体を現像して感
光膜パターンを形成し、下部の薄膜をエッチングするこ
とによって特定の薄膜パターンを形成する。このような
薄膜パターンを反復して形成することにより、液晶表示
装置用薄膜トランジスタ基板が完成される。
は、ステッパー露光器を使用する。ステッパー露光器を
使用する場合には、画面表示部１１１、１２１、１３
１、１４１及び周辺部１１２、１２２、１３２、１４２
をさらに多数の区域に区分し、区域別に同一マスクまた
は異なる光マスクを使用して薄膜の上にコーティングさ
れた感光膜を露光する。その後、基板全体を現像して感
光膜パターンを形成し、下部の薄膜をエッチングするこ
とによって特定の薄膜パターンを形成する。このような
薄膜パターンを反復して形成することにより、液晶表示
装置用薄膜トランジスタ基板が完成される。
【００４３】ただし、ステッパー露光器を使用せずに１
回で露光することもできる。また、１つの絶縁基板に１
つの液晶表示パネルのみを形成することもできる。
回で露光することもできる。また、１つの絶縁基板に１
つの液晶表示パネルのみを形成することもできる。
【００４４】図２は、図１の１つのパネル領域に形成さ
れた液晶表示装置用薄膜トランジスタ基板の構成を概略
的に示した図である。
れた液晶表示装置用薄膜トランジスタ基板の構成を概略
的に示した図である。
【００４５】図２に示すように、一点鎖線１で囲まれた
画面表示部には、多数の薄膜トランジスタ３と、それぞ
れの薄膜トランジスタ３に電気的に連結されている画素
電極６３と、ゲート線２２及びデータ線７２を含む配線
などが形成されている。画面表示部の外側周辺部には、
ゲート線２２の端に連結されたゲートパッド２４と、デ
ータ線７２の端に連結されたデータパッド７４とが配置
されている。静電気放電による素子破壊を防止するため
に、ゲート線２２及びデータ線７２をそれぞれ電気的に
連結して等電位に形成するためのゲート線ショートバー
４及びデータ線ショートバー５が配置されている。ゲー
ト線ショートバー４及びデータ線ショートバー５は、シ
ョートバー連結部６を通して電気的に連結されている。
このショートバー４、５は後に除去される。これらを除
去する時に基板を切断する線が鎖線２である。ゲート線
ショートバー４及びデータ線ショートバー５と絶縁膜
（図示しない）を間においているショートバー連結部６
とを連結するために、接触孔７が絶縁膜に形成されてい
る。
画面表示部には、多数の薄膜トランジスタ３と、それぞ
れの薄膜トランジスタ３に電気的に連結されている画素
電極６３と、ゲート線２２及びデータ線７２を含む配線
などが形成されている。画面表示部の外側周辺部には、
ゲート線２２の端に連結されたゲートパッド２４と、デ
ータ線７２の端に連結されたデータパッド７４とが配置
されている。静電気放電による素子破壊を防止するため
に、ゲート線２２及びデータ線７２をそれぞれ電気的に
連結して等電位に形成するためのゲート線ショートバー
４及びデータ線ショートバー５が配置されている。ゲー
ト線ショートバー４及びデータ線ショートバー５は、シ
ョートバー連結部６を通して電気的に連結されている。
このショートバー４、５は後に除去される。これらを除
去する時に基板を切断する線が鎖線２である。ゲート線
ショートバー４及びデータ線ショートバー５と絶縁膜
（図示しない）を間においているショートバー連結部６
とを連結するために、接触孔７が絶縁膜に形成されてい
る。
【００４６】まず、図３〜５に基づいて、本発明の第１
実施形態例に係る液晶表示装置用薄膜トランジスタ基板
の構造について詳しく説明する。
実施形態例に係る液晶表示装置用薄膜トランジスタ基板
の構造について詳しく説明する。
【００４７】図３は、画面表示部の薄膜トランジスタと
画素電極及び配線と周辺部のパッドとを拡大して示した
配置図である。、図４は、図３に示した薄膜トランジス
タ基板をＩＶ−ＩＶ線方向から見た断面図である。図５
は、図３に示した薄膜トランジスタ基板をＶ−Ｖ線方向
から見た断面図である。
画素電極及び配線と周辺部のパッドとを拡大して示した
配置図である。、図４は、図３に示した薄膜トランジス
タ基板をＩＶ−ＩＶ線方向から見た断面図である。図５
は、図３に示した薄膜トランジスタ基板をＶ−Ｖ線方向
から見た断面図である。
【００４８】まず、図３に示すように、絶縁基板１０の
上にアルミニウムまたはアルミニウム合金などの金属か
らなるゲート配線が形成されている。ゲート配線は、図
中横方向に伸びているゲート線２２とゲートパッド２４
とゲート電極２６とを含む。ゲートパッド２４は、ゲー
ト線２２の端に連結されていて、外部から印加される走
査信号をゲート線２２に伝達する。ゲート電極２６は、
ゲート線２２の一部である薄膜トランジスタを含んでい
る。
上にアルミニウムまたはアルミニウム合金などの金属か
らなるゲート配線が形成されている。ゲート配線は、図
中横方向に伸びているゲート線２２とゲートパッド２４
とゲート電極２６とを含む。ゲートパッド２４は、ゲー
ト線２２の端に連結されていて、外部から印加される走
査信号をゲート線２２に伝達する。ゲート電極２６は、
ゲート線２２の一部である薄膜トランジスタを含んでい
る。
【００４９】ゲート配線２２、２４、２６は、単一層か
ら形成できるが、二重層または三重層から形成してもよ
い。単一層から形成する場合には、例えばアルミニウム
（Ａｌ）またはアルミニウム（Ａｌ）−ネオジム（Ｎ
ｄ）合金で約１，０００Åないし３，０００Åの厚さを
有するように形成する。二重層から形成する場合には、
例えば下部層を抵抗が小さいアルミニウム（Ａｌ）−ネ
オジム（Ｎｄ）合金で約１，０００〜２，０００Åの厚
さを有するように形成し、上部層を他の物質との接触特
性が良好なモリブデン（Ｍｏ）−タングステン（Ｗ）合
金で約５００〜１，０００Åの厚さを有するように形成
する。勿論、クロム、モリブデンまたはモリブデン合金
などを、単一膜またはアルミニウム膜やアルミニウム合
金膜との二重膜として用いてもよい。
ら形成できるが、二重層または三重層から形成してもよ
い。単一層から形成する場合には、例えばアルミニウム
（Ａｌ）またはアルミニウム（Ａｌ）−ネオジム（Ｎ
ｄ）合金で約１，０００Åないし３，０００Åの厚さを
有するように形成する。二重層から形成する場合には、
例えば下部層を抵抗が小さいアルミニウム（Ａｌ）−ネ
オジム（Ｎｄ）合金で約１，０００〜２，０００Åの厚
さを有するように形成し、上部層を他の物質との接触特
性が良好なモリブデン（Ｍｏ）−タングステン（Ｗ）合
金で約５００〜１，０００Åの厚さを有するように形成
する。勿論、クロム、モリブデンまたはモリブデン合金
などを、単一膜またはアルミニウム膜やアルミニウム合
金膜との二重膜として用いてもよい。
【００５０】図４に示すように、ゲート配線２２、２
４、２６の上には、窒化珪素（ＳｉＮ X）などからなる
２，５００〜５，０００Åの厚さを有するゲート絶縁膜
パターン３０が形成されている。
４、２６の上には、窒化珪素（ＳｉＮ X）などからなる
２，５００〜５，０００Åの厚さを有するゲート絶縁膜
パターン３０が形成されている。
【００５１】ゲート絶縁膜パターン３０の上には、水素
化（hydrogenated）アモルファスシリコンなどの半導体
からなる半導体層パターン４２、４７が１，０００〜
２，０００Åの厚さに形成される（図４参照）。図３に
示すように、半導体層パターン４２、４７は、互いに分
離された多数の第１部分４２及び第２部分４７に分けら
れる。第１部分４２は、ゲート電極２６の付近に位置
し、薄膜トランジスタのチャンネル層の役割を果たす。
多数の第２部分４７は、ゲート線２２の上部に位置し、
互いに孤立している。図４に示すように、ゲートパッド
２４に隣接する第２部分４７は、ゲートパッド２４部分
まで延長されている。
化（hydrogenated）アモルファスシリコンなどの半導体
からなる半導体層パターン４２、４７が１，０００〜
２，０００Åの厚さに形成される（図４参照）。図３に
示すように、半導体層パターン４２、４７は、互いに分
離された多数の第１部分４２及び第２部分４７に分けら
れる。第１部分４２は、ゲート電極２６の付近に位置
し、薄膜トランジスタのチャンネル層の役割を果たす。
多数の第２部分４７は、ゲート線２２の上部に位置し、
互いに孤立している。図４に示すように、ゲートパッド
２４に隣接する第２部分４７は、ゲートパッド２４部分
まで延長されている。
【００５２】図４に示すように、半導体層パターン４
２、４７の上には、単一膜または侍従膜から形成された
十数Åないし数十Åの厚さを有する接触層パターン５
５、５６、５７、５８が形成されている。単一膜は、例
えばモリブデンまたはクロムなどのシリサイドまたは微
細結晶化されてドーピングされたアモルファスシリコン
からなる。二重膜は、例えば微細結晶化されてドーピン
グされたアモルファスシリコン膜及びその上のシリサイ
ド層からなる。接触層パターン５５、５６、５７、５８
は、互いに分離された４つの部分に分けることができ
る。そのうちの２つの部分５５、５６は、ゲート電極２
６に隣接してゲート電極２６に対して互いに対向してい
る。他の１つの部分５８は、ゲートパッド２４の周縁に
位置している。他の１つの部分５７は、半導体層４７と
後述する画素電極またはデータ線とが重畳する部分に位
置している。
２、４７の上には、単一膜または侍従膜から形成された
十数Åないし数十Åの厚さを有する接触層パターン５
５、５６、５７、５８が形成されている。単一膜は、例
えばモリブデンまたはクロムなどのシリサイドまたは微
細結晶化されてドーピングされたアモルファスシリコン
からなる。二重膜は、例えば微細結晶化されてドーピン
グされたアモルファスシリコン膜及びその上のシリサイ
ド層からなる。接触層パターン５５、５６、５７、５８
は、互いに分離された４つの部分に分けることができ
る。そのうちの２つの部分５５、５６は、ゲート電極２
６に隣接してゲート電極２６に対して互いに対向してい
る。他の１つの部分５８は、ゲートパッド２４の周縁に
位置している。他の１つの部分５７は、半導体層４７と
後述する画素電極またはデータ線とが重畳する部分に位
置している。
【００５３】一方、ゲートパッド２４の上に形成された
ゲート絶縁膜パターン３０、半導体層パターン４７、接
触層パターン５８はゲートパッド２４を露出させる接触
孔８２を有している。
ゲート絶縁膜パターン３０、半導体層パターン４７、接
触層パターン５８はゲートパッド２４を露出させる接触
孔８２を有している。
【００５４】接触層パターン５５、５６、５７、５８及
び基板１０の上には、下部導電体層６２、６３、６４、
６５、６６、６７と、上部導電体層７２、７４、７５、
７６、７７との二重膜からなる導体パターンが形成され
ている（図４参照）。下部導電体層は、主にＩＴＯ（in
dium tin oxide）またはＩＺＯ（indium zinc oxide）
などの透明導電物質からなる３００〜１，０００Åの厚
さの層である。上部導電体層は、モリブデン−タングス
テン合金またはクロムなどの導電物質からなる１，００
０〜３，５００Åの厚さの層である。
び基板１０の上には、下部導電体層６２、６３、６４、
６５、６６、６７と、上部導電体層７２、７４、７５、
７６、７７との二重膜からなる導体パターンが形成され
ている（図４参照）。下部導電体層は、主にＩＴＯ（in
dium tin oxide）またはＩＺＯ（indium zinc oxide）
などの透明導電物質からなる３００〜１，０００Åの厚
さの層である。上部導電体層は、モリブデン−タングス
テン合金またはクロムなどの導電物質からなる１，００
０〜３，５００Åの厚さの層である。
【００５５】データ配線は、縦方向に形成されているデ
ータ線６２、７２と、データ線６２、７２の端に連結さ
れて外部からの画像信号の印加を受けるデータパッド６
４、７４と、データ線６２、７２の一部として接触層の
一部分５５の上に形成されているソース電極６５、７５
とからなる。ここで、データパッド６４、７４は周縁部
以外の大部分が下部導電層６４のみからなっている。ゲ
ート線２２及びデータ線６２、７２に囲まれた画素領域
には画素電極６３が形成されている。接触層の一部分５
６の上にはドレーン電極６６、７６が形成されている。
ここで、画素電極６３は、周縁部の一部以外の大部分が
下部導電層６３のみからなっている。画素電極は下部導
電層６３のみからなることもできる。一方、図５に示す
ように、画素電極６３と、縦方向の上側に位置したゲー
ト線２２とは、ゲート絶縁膜３０を挟んで重畳し、維持
蓄電器を形成する。ゲートパッドパターン６７、７７
は、ゲートパッド２４の上に形成されており、接触孔８
２を通してゲートパッド２４を覆ってゲートパッド２４
と外部との電気的接触を補完する役割を果たす（図４参
照）。また、ゲートパッドパターン６７、７７も、周縁
部の一部以外の大部分が下部導電層６７からなってい
る。
ータ線６２、７２と、データ線６２、７２の端に連結さ
れて外部からの画像信号の印加を受けるデータパッド６
４、７４と、データ線６２、７２の一部として接触層の
一部分５５の上に形成されているソース電極６５、７５
とからなる。ここで、データパッド６４、７４は周縁部
以外の大部分が下部導電層６４のみからなっている。ゲ
ート線２２及びデータ線６２、７２に囲まれた画素領域
には画素電極６３が形成されている。接触層の一部分５
６の上にはドレーン電極６６、７６が形成されている。
ここで、画素電極６３は、周縁部の一部以外の大部分が
下部導電層６３のみからなっている。画素電極は下部導
電層６３のみからなることもできる。一方、図５に示す
ように、画素電極６３と、縦方向の上側に位置したゲー
ト線２２とは、ゲート絶縁膜３０を挟んで重畳し、維持
蓄電器を形成する。ゲートパッドパターン６７、７７
は、ゲートパッド２４の上に形成されており、接触孔８
２を通してゲートパッド２４を覆ってゲートパッド２４
と外部との電気的接触を補完する役割を果たす（図４参
照）。また、ゲートパッドパターン６７、７７も、周縁
部の一部以外の大部分が下部導電層６７からなってい
る。
【００５６】ここでは下部導電体層として透明な導電物
質を使用したが、反射型液晶表示装置の場合には不透明
な導電物質を使用しても差支えない。
質を使用したが、反射型液晶表示装置の場合には不透明
な導電物質を使用しても差支えない。
【００５７】図３において、接触層パターン５５、５
６、５７、５８は、半導体層パターン４２、４７と下部
導電体層６２、６３、６４、６５、６６、６７とが重畳
する部分でその間に形成されており、半導体層パターン
４２、４７と下部導電体層６２、６３、６４、６５、６
６、６７との接触抵抗を減少させる役割を果たす。
６、５７、５８は、半導体層パターン４２、４７と下部
導電体層６２、６３、６４、６５、６６、６７とが重畳
する部分でその間に形成されており、半導体層パターン
４２、４７と下部導電体層６２、６３、６４、６５、６
６、６７との接触抵抗を減少させる役割を果たす。
【００５８】最後に、このような構造の全面に、窒化珪
素などからなる保護膜８０が１，５００〜４，０００Å
の厚さで形成されている。保護膜８０及び上部導電体層
７２、７４、７５、７６、７７には、開口部８１、８
２、８３と、ゲート絶縁膜３０を露出させる２つの開口
部８４、８５とが形成されている。開口部８１、８２、
８３は、下部導電体層の画素電極６３とゲートパッドパ
ターン６７とデータパッド６４とをそれぞれ露出させ
る。開口部８４、８５は、半導体層を２つの部分４２、
４７に分離する役割を果たす。これにより、特に本実施
形態例のように画素電極６３が前段ゲート線と重畳する
前段ゲート方式の場合、図１及び３に示すように、ゲー
ト線２２をゲートとし、データ線６２、７２をソースと
し、画素電極６３をドレーンとする寄生トランジスタの
発生を防止する。このように半導体層を２つの部分に分
離することは前段ゲート方式のみにおいて必要なことで
はない。即ち、半導体層はゲート電圧が印加される場
合、チャンネルを形成するため、隣接する２つのデータ
線が半導体層を通して連結されている場合には２つのデ
ータ線の間に信号の干渉が発生する。従って、このよう
に隣接する２つのデータ線間の半導体層を分離する必要
がある。また、開口部８１の大きさを画素電極６３の大
きさより大きく形成すると、前述したように、画素電極
６３を下部導電層のみで形成することが可能である。
素などからなる保護膜８０が１，５００〜４，０００Å
の厚さで形成されている。保護膜８０及び上部導電体層
７２、７４、７５、７６、７７には、開口部８１、８
２、８３と、ゲート絶縁膜３０を露出させる２つの開口
部８４、８５とが形成されている。開口部８１、８２、
８３は、下部導電体層の画素電極６３とゲートパッドパ
ターン６７とデータパッド６４とをそれぞれ露出させ
る。開口部８４、８５は、半導体層を２つの部分４２、
４７に分離する役割を果たす。これにより、特に本実施
形態例のように画素電極６３が前段ゲート線と重畳する
前段ゲート方式の場合、図１及び３に示すように、ゲー
ト線２２をゲートとし、データ線６２、７２をソースと
し、画素電極６３をドレーンとする寄生トランジスタの
発生を防止する。このように半導体層を２つの部分に分
離することは前段ゲート方式のみにおいて必要なことで
はない。即ち、半導体層はゲート電圧が印加される場
合、チャンネルを形成するため、隣接する２つのデータ
線が半導体層を通して連結されている場合には２つのデ
ータ線の間に信号の干渉が発生する。従って、このよう
に隣接する２つのデータ線間の半導体層を分離する必要
がある。また、開口部８１の大きさを画素電極６３の大
きさより大きく形成すると、前述したように、画素電極
６３を下部導電層のみで形成することが可能である。
【００５９】次いで、このような構造の液晶表示装置用
薄膜トランジスタ基板の製造方法について、図３〜１１
に基づいて詳しく説明する。
薄膜トランジスタ基板の製造方法について、図３〜１１
に基づいて詳しく説明する。
【００６０】図６、８、１０は、本発明の実施形態例に
よって製造する中間過程での薄膜トランジスタ基板の配
置図であって、製造順序に沿って順に示したものであ
る。図７（Ａ）、（ｂ）は、図６のＶＩＢ−ＶＩＢ’及
びＶＩＣ−ＶＩＣ’方向から見た断面図である。図９
（Ａ）、（Ｂ）は、図８のＶＩＩＢ−ＶＩＩＢ’及びＶ
ＩＩＣ−ＶＩＩＣ’方向から見た断面図である。図１１
（Ａ）、（Ｂ）は、図１０のＶＩＩＩＢ−ＶＩＩＩＢ’
及びＶＩＩＩＣ−ＶＩＩＩＣ’方向から見た断面図であ
る。
よって製造する中間過程での薄膜トランジスタ基板の配
置図であって、製造順序に沿って順に示したものであ
る。図７（Ａ）、（ｂ）は、図６のＶＩＢ−ＶＩＢ’及
びＶＩＣ−ＶＩＣ’方向から見た断面図である。図９
（Ａ）、（Ｂ）は、図８のＶＩＩＢ−ＶＩＩＢ’及びＶ
ＩＩＣ−ＶＩＩＣ’方向から見た断面図である。図１１
（Ａ）、（Ｂ）は、図１０のＶＩＩＩＢ−ＶＩＩＩＢ’
及びＶＩＩＩＣ−ＶＩＩＩＣ’方向から見た断面図であ
る。
【００６１】まず、図６〜７に示すように、第１マスク
を利用し、ゲート線２２とゲート電極２６とゲートパッ
ド２４とを含むゲート配線を基板１０の上に横方向に形
成する。前述したように、ゲート配線２２、２４、２６
はアルミニウム−ネオジム合金膜及びモリブデン−タン
グステン合金膜の二重層から形成することができ、この
場合には乾式エッチングを利用するのが好ましい。それ
以外にも、クロム（Ｃｒ）膜／アルミニウム−ネオジム
合金膜の二重膜から形成することができ、この場合には
湿式エッチングを利用する。
を利用し、ゲート線２２とゲート電極２６とゲートパッ
ド２４とを含むゲート配線を基板１０の上に横方向に形
成する。前述したように、ゲート配線２２、２４、２６
はアルミニウム−ネオジム合金膜及びモリブデン−タン
グステン合金膜の二重層から形成することができ、この
場合には乾式エッチングを利用するのが好ましい。それ
以外にも、クロム（Ｃｒ）膜／アルミニウム−ネオジム
合金膜の二重膜から形成することができ、この場合には
湿式エッチングを利用する。
【００６２】その次に、図８〜９に示すように、ゲート
絶縁膜３０及び半導体層４０を化学気相蒸着法を利用し
て連続蒸着する。次いで、クロムまたはモリブデンなど
シリサイドを形成し得る耐火性金属からなる金属層（図
示しない）を半導体層４０の上に積層し、半導体層４０
とその上の金属層との間にシリサイド層５０を形成す
る。その後、シリサイド層５０の上の金属層を除去す
る。第２マスクを利用してシリサイド層５０と半導体層
４０とゲート絶縁膜３０とからなる３重層を、プラズマ
エッチング方法により同一形態に一度にパターニングす
る。この時、半導体層４０のエッチング速度がゲート絶
縁膜３０のエッチング速度より十分に速くなるようにし
（例えば、３：１）、傾斜が緩やかになるようにする。
形成されたパターンは、図８に示すように、横方向にゲ
ート配線２２、２４、２６に沿って形成されてゲート配
線２２、２４、２６を完全に覆う。さらに、ゲートパッ
ド２４を露出させる接触孔３１も３重層に形成する。
絶縁膜３０及び半導体層４０を化学気相蒸着法を利用し
て連続蒸着する。次いで、クロムまたはモリブデンなど
シリサイドを形成し得る耐火性金属からなる金属層（図
示しない）を半導体層４０の上に積層し、半導体層４０
とその上の金属層との間にシリサイド層５０を形成す
る。その後、シリサイド層５０の上の金属層を除去す
る。第２マスクを利用してシリサイド層５０と半導体層
４０とゲート絶縁膜３０とからなる３重層を、プラズマ
エッチング方法により同一形態に一度にパターニングす
る。この時、半導体層４０のエッチング速度がゲート絶
縁膜３０のエッチング速度より十分に速くなるようにし
（例えば、３：１）、傾斜が緩やかになるようにする。
形成されたパターンは、図８に示すように、横方向にゲ
ート配線２２、２４、２６に沿って形成されてゲート配
線２２、２４、２６を完全に覆う。さらに、ゲートパッ
ド２４を露出させる接触孔３１も３重層に形成する。
【００６３】ここで、順序を変えることもできる。例え
ば、まず半導体層４０及びゲート絶縁膜３０をパターニ
ングしてから耐火性金属層を蒸着し、シリサイド層５０
を形成してから、再び残っている金属層を除去する順序
で工程を進めることもできる。この場合には、金属層が
接触孔３１を通してゲートパッド２４の直ぐ上にも形成
されるため、ゲート配線をどのような物質から形成する
かに応じてゲートパッド２４の構造が異なり得る。例え
ば、ゲート配線２２、２４、２６を二重膜に形成し、下
部膜はクロムから形成し、上部膜はアルミニウムまたは
アルミニウム合金から形成し、金属層としてモリブデン
を使用する。この場合、モリブデンはアルミニウムエッ
チング液でエッチングされるため、シリサイド層５０を
形成してからアルミニウムエッチング液で金属層をエッ
チングすると、アルミニウムからなるゲートパッド２４
の上部膜が共にエッチングされて下部膜が露出される。
下部膜がクロム膜であるため、ＩＴＯとの接触特性が優
れている。他の例としては、ゲート配線２２、２４、２
６の下部膜をアルミニウムまたはアルミニウム合金から
形成し、上部膜はモリブデンから形成する場合をあげる
ことができる。この場合、金属層としてクロムを使用す
ると、金属層が除去される時にもゲートパッド２４の上
部膜はエッチングされずに残っているため、この場合に
もＩＴＯとの接触特性が優れる。
ば、まず半導体層４０及びゲート絶縁膜３０をパターニ
ングしてから耐火性金属層を蒸着し、シリサイド層５０
を形成してから、再び残っている金属層を除去する順序
で工程を進めることもできる。この場合には、金属層が
接触孔３１を通してゲートパッド２４の直ぐ上にも形成
されるため、ゲート配線をどのような物質から形成する
かに応じてゲートパッド２４の構造が異なり得る。例え
ば、ゲート配線２２、２４、２６を二重膜に形成し、下
部膜はクロムから形成し、上部膜はアルミニウムまたは
アルミニウム合金から形成し、金属層としてモリブデン
を使用する。この場合、モリブデンはアルミニウムエッ
チング液でエッチングされるため、シリサイド層５０を
形成してからアルミニウムエッチング液で金属層をエッ
チングすると、アルミニウムからなるゲートパッド２４
の上部膜が共にエッチングされて下部膜が露出される。
下部膜がクロム膜であるため、ＩＴＯとの接触特性が優
れている。他の例としては、ゲート配線２２、２４、２
６の下部膜をアルミニウムまたはアルミニウム合金から
形成し、上部膜はモリブデンから形成する場合をあげる
ことができる。この場合、金属層としてクロムを使用す
ると、金属層が除去される時にもゲートパッド２４の上
部膜はエッチングされずに残っているため、この場合に
もＩＴＯとの接触特性が優れる。
【００６４】また、シリサイド層５０の代わりに、微細
結晶化されたアモルファスシリコン層を使用することも
できる。即ち、ゲート絶縁膜３０と半導体層４０と微細
結晶化されたｎ型アモルファスシリコン層を積層し、こ
の三重膜をパターニングする。
結晶化されたアモルファスシリコン層を使用することも
できる。即ち、ゲート絶縁膜３０と半導体層４０と微細
結晶化されたｎ型アモルファスシリコン層を積層し、こ
の三重膜をパターニングする。
【００６５】ドーピングされたアモルファスシリコン層
とシリサイド層とは、共に接触層として用いられる。
とシリサイド層とは、共に接触層として用いられる。
【００６６】次いで、図１０〜１１に示すように、ＩＴ
Ｏ膜とモリブデン−タングステン合金膜またはクロム膜
とを連続して積層する。積層された膜を第３マスクを利
用してパターニングし、二重膜からなるデータ線６２、
７２、データパッド６４、７４、ソース電極６５、７
５、ドレーン電極６６、７６、画素電極６３、７３及び
ゲートパッドパターン６７、７７を形成する。なお、分
離された多数の接触層５５、５６、５７、５８は、シリ
サイド層５０のうち二重膜で覆われない部分を除去して
形成される。
Ｏ膜とモリブデン−タングステン合金膜またはクロム膜
とを連続して積層する。積層された膜を第３マスクを利
用してパターニングし、二重膜からなるデータ線６２、
７２、データパッド６４、７４、ソース電極６５、７
５、ドレーン電極６６、７６、画素電極６３、７３及び
ゲートパッドパターン６７、７７を形成する。なお、分
離された多数の接触層５５、５６、５７、５８は、シリ
サイド層５０のうち二重膜で覆われない部分を除去して
形成される。
【００６７】最後に、図３〜５に示すように、窒化珪素
からなる保護膜８０を積層し、第４マスクを利用して乾
式エッチング方法でパターニングして開口部８１、８
２、８３、８４、８５を形成する。さらに、開口部８
１、８２、８３、８４、８５の下に露出された画素電極
６３、７３、ゲートパッドパターン６７、７７、データ
パッド６４、７４の上部膜及び半導体層をエッチングす
る。これによって、画素電極６３、７３、ゲートパッド
パターン６７、７７及びデータパッド６４、７４は、大
部分が下部膜６３、６７、６４のみから形成され、半導
体層は２つの部分４２、４７に分離される。この時、保
護膜８０及び半導体層のエッチングは、乾式エッチング
を利用すると連続して行うことができる。エッチング気
体としては、窒化珪素対アモルファスシリコンの比が約
１０：１である塩素（Ｃｌ2）／酸素（Ｏ2） 気体を使
用することができる。
からなる保護膜８０を積層し、第４マスクを利用して乾
式エッチング方法でパターニングして開口部８１、８
２、８３、８４、８５を形成する。さらに、開口部８
１、８２、８３、８４、８５の下に露出された画素電極
６３、７３、ゲートパッドパターン６７、７７、データ
パッド６４、７４の上部膜及び半導体層をエッチングす
る。これによって、画素電極６３、７３、ゲートパッド
パターン６７、７７及びデータパッド６４、７４は、大
部分が下部膜６３、６７、６４のみから形成され、半導
体層は２つの部分４２、４７に分離される。この時、保
護膜８０及び半導体層のエッチングは、乾式エッチング
を利用すると連続して行うことができる。エッチング気
体としては、窒化珪素対アモルファスシリコンの比が約
１０：１である塩素（Ｃｌ2）／酸素（Ｏ2） 気体を使
用することができる。
【００６８】このような薄膜トランジスタ基板はこれ以
外にも多様に変形された形態及び方法で製造することが
でき、変形された構造を有することもできる。
外にも多様に変形された形態及び方法で製造することが
でき、変形された構造を有することもできる。
【００６９】その一例として図１２に、本発明の第２実
施形態例に係る薄膜トランジスタ基板を示す。図１２に
示すように、画素電極６３がスリット形態の開口部６８
を有している。これは視野角の拡張のための構成であ
る。具体的には、開口部６８の周縁部で電場がゆがんで
発生するフリンジフィールドを利用して１つの画素領域
内に液晶分子の平均長軸方向が異なる多数の微細領域を
形成することによって、視野角を拡張する。このような
開口部は、１つの画素電極６３内に多数形成可能であ
る。
施形態例に係る薄膜トランジスタ基板を示す。図１２に
示すように、画素電極６３がスリット形態の開口部６８
を有している。これは視野角の拡張のための構成であ
る。具体的には、開口部６８の周縁部で電場がゆがんで
発生するフリンジフィールドを利用して１つの画素領域
内に液晶分子の平均長軸方向が異なる多数の微細領域を
形成することによって、視野角を拡張する。このような
開口部は、１つの画素電極６３内に多数形成可能であ
る。
【００７０】本発明によると、４枚のマスクを利用して
液晶表示装置用薄膜トランジスタ基板を製造すると共に
ゲートパッドを保護することができ、液晶表示装置の漏
洩電流を効果的に防止することができる。
液晶表示装置用薄膜トランジスタ基板を製造すると共に
ゲートパッドを保護することができ、液晶表示装置の漏
洩電流を効果的に防止することができる。
【００７１】次いで、三重層をエッチングする写真エッ
チング工程で透過率を部分的に異なるように調節し得る
マスクを使用して液晶表示装置用薄膜トランジスタ基板
を製造する方法において、マスク数を減少させる方法に
ついて詳しく説明する。この場合、前記の実施形態例と
異なり、ゲート絶縁膜パターンと半導体層パターンと接
触層パターンとが互いに異なる形態に形成される。
チング工程で透過率を部分的に異なるように調節し得る
マスクを使用して液晶表示装置用薄膜トランジスタ基板
を製造する方法において、マスク数を減少させる方法に
ついて詳しく説明する。この場合、前記の実施形態例と
異なり、ゲート絶縁膜パターンと半導体層パターンと接
触層パターンとが互いに異なる形態に形成される。
【００７２】本実施形態例では、ゲートパッドを露出さ
せる接触孔をゲート絶縁膜に形成するときに、ゲート絶
縁膜を半導体層及びその上の接触層と共にパターニング
する。このパターニングにより、画面表示部では半導体
層及び接触層のみが除去されてゲート絶縁膜が残り、ゲ
ートパッド部ではゲート絶縁膜が完全に除去される。
せる接触孔をゲート絶縁膜に形成するときに、ゲート絶
縁膜を半導体層及びその上の接触層と共にパターニング
する。このパターニングにより、画面表示部では半導体
層及び接触層のみが除去されてゲート絶縁膜が残り、ゲ
ートパッド部ではゲート絶縁膜が完全に除去される。
【００７３】図１３〜１５は、本発明の第３実施形態例
に係る液晶表示装置用薄膜トランジスタを示した図面で
ある。図１３は配置図を示す。図１４及び図１５は、そ
れぞれ図１３のＸＩ−ＸＩ’線方向及びＸＩＩ−ＸＩ
Ｉ’線方向から見た断面図である。
に係る液晶表示装置用薄膜トランジスタを示した図面で
ある。図１３は配置図を示す。図１４及び図１５は、そ
れぞれ図１３のＸＩ−ＸＩ’線方向及びＸＩＩ−ＸＩ
Ｉ’線方向から見た断面図である。
【００７４】図１４に示すように、アルミニウムまたは
アルミニウム合金、モリブデンまたはモリブデン−タン
グステン合金、クロム、タンタル などの金属または導
電体からなるゲート配線が、絶縁基板１０の上に形成さ
れている。ゲート配線は、横方向に伸びている走査信号
線またはゲート線２２と、ゲートパッド２４と、薄膜ト
ランジスタのゲート電極２６とを含む。ゲートパッド２
４は、ゲート線２２の端に連結されていて外部から走査
信号の印加を受けてゲート線２２に伝達する。薄膜トラ
ンジスタのゲート電極２６は、ゲート線２２の一部であ
る。
アルミニウム合金、モリブデンまたはモリブデン−タン
グステン合金、クロム、タンタル などの金属または導
電体からなるゲート配線が、絶縁基板１０の上に形成さ
れている。ゲート配線は、横方向に伸びている走査信号
線またはゲート線２２と、ゲートパッド２４と、薄膜ト
ランジスタのゲート電極２６とを含む。ゲートパッド２
４は、ゲート線２２の端に連結されていて外部から走査
信号の印加を受けてゲート線２２に伝達する。薄膜トラ
ンジスタのゲート電極２６は、ゲート線２２の一部であ
る。
【００７５】ゲート配線２２、２４、２６は、単一層か
ら形成されてもよいし、二重層または三重層から形成さ
れてもよい。二重層以上に形成する場合には、１つの層
は抵抗が小さな物質から形成し、他の層は他の物質との
接触特性が良好な物質から形成するのが好ましい。例え
ば、Ｃｒ／Ａｌ（またはＡｌ合金）の二重層またはＡｌ
／Ｍｏの二重層が挙げられる。
ら形成されてもよいし、二重層または三重層から形成さ
れてもよい。二重層以上に形成する場合には、１つの層
は抵抗が小さな物質から形成し、他の層は他の物質との
接触特性が良好な物質から形成するのが好ましい。例え
ば、Ｃｒ／Ａｌ（またはＡｌ合金）の二重層またはＡｌ
／Ｍｏの二重層が挙げられる。
【００７６】ゲート配線２２、２４、２６の上には、窒
化珪素（ＳｉＮｘ）などからなるゲート絶縁膜３０が形
成され、ゲート配線２２、２４、２６を覆っている。
化珪素（ＳｉＮｘ）などからなるゲート絶縁膜３０が形
成され、ゲート配線２２、２４、２６を覆っている。
【００７７】ゲート絶縁膜３０の上には水素化アモルフ
ァスシリコンなどの半導体からなる半導体層パターン４
２、４８が形成されている。半導体層パターン４２、４
８の上には、シリサイドなどからなる接触層パターンま
たは中間層パターン５５、５６、５７、５９が形成され
ている。
ァスシリコンなどの半導体からなる半導体層パターン４
２、４８が形成されている。半導体層パターン４２、４
８の上には、シリサイドなどからなる接触層パターンま
たは中間層パターン５５、５６、５７、５９が形成され
ている。
【００７８】一方、半導体層パターン４２、４８及び接
触層パターン５５、５６、５７、５９は、画面表示部の
内部ではゲート電極２６の上部などゲート配線２２、２
４、２６と後述するデータ配線とが交差する部分に形成
されており、周辺部では全体にわたって形成されてい
る。ただし、ゲートパッド２４の上の接触層パターン５
７、半導体層パターン４８及びゲート絶縁膜３０には、
ゲートパッド２４を露出させる接触孔８２が形成されて
いる。
触層パターン５５、５６、５７、５９は、画面表示部の
内部ではゲート電極２６の上部などゲート配線２２、２
４、２６と後述するデータ配線とが交差する部分に形成
されており、周辺部では全体にわたって形成されてい
る。ただし、ゲートパッド２４の上の接触層パターン５
７、半導体層パターン４８及びゲート絶縁膜３０には、
ゲートパッド２４を露出させる接触孔８２が形成されて
いる。
【００７９】接触層パターン５５、５６、５７、５９の
上には、ＩＴＯ（indium tin oxide） のような透明ま
たは不透明な導電物質からなる第１データ層パターン６
２、６３、６４、６５、６６、６７が形成されている。
その上には、ＭｏまたはＭｏＷ合金、Ｃｒ、Ａｌまたは
Ａｌ合金、Ｔａなどの導電物質からなる第２データ層パ
ターン７２、７４、７５、７６、７７からなるデータ配
線が形成されている。データ配線は、データ線６２、７
２と、データパッド６４、７４と、データ線部とを含
む。 データ線６２、７２は縦方向に形成されてい
る。データパッド６４、７４は、データ線６２、７２の
一端に連結され、外部からの画像信号の印加を受ける。
データ線部は、データ線６２、７２の一部である薄膜ト
ランジスタのソース電極６５、７５からなる。また、デ
ータ配線は、薄膜トランジスタのドレーン電極６６、７
６と、画素電極６３と、補助ゲートパッド６７、７７と
を含む。ドレーン電極６６、７６は、データ線部と分離
されていて、ゲート電極２６に対してソース電極６５、
７５の反対側に位置する。画素電極６３はドレーン電極
６６、７６と連結されている。補助ゲートパッド６７、
７７は、接触孔８２を通してゲートパッド２４の直ぐ上
に形成され、ゲートパッド２４を覆う。ここで、データ
線６２、７２、ソース電極６５、７５、ドレーン電極６
６、７６は二重層から形成されている。補助ゲートパッ
ド６７、７７及びデータパッド６４、７４は、一部が二
重層から形成され、残りは第１データ層パターン６７、
６４の単一層から形成されている。画素電極６３は、第
１データ層パターン６７、６４の単一層から形成されて
いる。
上には、ＩＴＯ（indium tin oxide） のような透明ま
たは不透明な導電物質からなる第１データ層パターン６
２、６３、６４、６５、６６、６７が形成されている。
その上には、ＭｏまたはＭｏＷ合金、Ｃｒ、Ａｌまたは
Ａｌ合金、Ｔａなどの導電物質からなる第２データ層パ
ターン７２、７４、７５、７６、７７からなるデータ配
線が形成されている。データ配線は、データ線６２、７
２と、データパッド６４、７４と、データ線部とを含
む。 データ線６２、７２は縦方向に形成されてい
る。データパッド６４、７４は、データ線６２、７２の
一端に連結され、外部からの画像信号の印加を受ける。
データ線部は、データ線６２、７２の一部である薄膜ト
ランジスタのソース電極６５、７５からなる。また、デ
ータ配線は、薄膜トランジスタのドレーン電極６６、７
６と、画素電極６３と、補助ゲートパッド６７、７７と
を含む。ドレーン電極６６、７６は、データ線部と分離
されていて、ゲート電極２６に対してソース電極６５、
７５の反対側に位置する。画素電極６３はドレーン電極
６６、７６と連結されている。補助ゲートパッド６７、
７７は、接触孔８２を通してゲートパッド２４の直ぐ上
に形成され、ゲートパッド２４を覆う。ここで、データ
線６２、７２、ソース電極６５、７５、ドレーン電極６
６、７６は二重層から形成されている。補助ゲートパッ
ド６７、７７及びデータパッド６４、７４は、一部が二
重層から形成され、残りは第１データ層パターン６７、
６４の単一層から形成されている。画素電極６３は、第
１データ層パターン６７、６４の単一層から形成されて
いる。
【００８０】一方、画素電極６３とゲート線２２とは、
重畳して維持畜電器を形成する。
重畳して維持畜電器を形成する。
【００８１】第２データ層パターン７２、７４、７５、
７６、７７は、ゲート配線２２、２４、２６と同様に単
一層から形成しても、二重層または三重層から形成して
もよい。勿論、二重層以上に形成する場合には、１つの
層を抵抗が小さな物質から形成し、他の層を他の物質と
の接触特性が良好な物質から形成するのが好ましい。
７６、７７は、ゲート配線２２、２４、２６と同様に単
一層から形成しても、二重層または三重層から形成して
もよい。勿論、二重層以上に形成する場合には、１つの
層を抵抗が小さな物質から形成し、他の層を他の物質と
の接触特性が良好な物質から形成するのが好ましい。
【００８２】接触層パターン５５、５６、５７、５９
は、その下部の半導体層パターン４２、４８と、その上
部の第１データ層パターン６２、６３、６４、６５、６
６、６７との接触抵抗を減少させる役割を果たす。接触
層パターンは、半導体層パターン４２、４８と第１デー
タ層パターン６２、６３、６４、６５、６６、６７との
間にのみ存在する。
は、その下部の半導体層パターン４２、４８と、その上
部の第１データ層パターン６２、６３、６４、６５、６
６、６７との接触抵抗を減少させる役割を果たす。接触
層パターンは、半導体層パターン４２、４８と第１デー
タ層パターン６２、６３、６４、６５、６６、６７との
間にのみ存在する。
【００８３】第２データ層パターン７２、７４、７５、
７６、７７及びデータ配線で覆われない半導体層パター
ン４２、４８は、保護膜８０で覆われている。保護膜８
０は、半導体層パターン４２のうちの少なくともソース
電極７５とドレーン電極７６との間に位置するチャンネ
ル部分を覆って保護する役割を果たす。保護膜８０は、
窒化珪素またはアクリル系などの有機絶縁物質から形成
可能である。
７６、７７及びデータ配線で覆われない半導体層パター
ン４２、４８は、保護膜８０で覆われている。保護膜８
０は、半導体層パターン４２のうちの少なくともソース
電極７５とドレーン電極７６との間に位置するチャンネ
ル部分を覆って保護する役割を果たす。保護膜８０は、
窒化珪素またはアクリル系などの有機絶縁物質から形成
可能である。
【００８４】ここでは、画素電極６３の材料の例として
透明なＩＴＯをあげたが、反射型液晶表示装置の場合に
は不透明な導電物質を使用しても差支えない。
透明なＩＴＯをあげたが、反射型液晶表示装置の場合に
は不透明な導電物質を使用しても差支えない。
【００８５】次いで、本発明の実施形態例に係る液晶表
示装置用基板の製造方法について、図１６〜２９及び前
述の図１３〜１５に基づいて詳しく説明する。
示装置用基板の製造方法について、図１６〜２９及び前
述の図１３〜１５に基づいて詳しく説明する。
【００８６】まず、図１６〜１８に示すように、金属な
どの導電体層をスパッタリングなどの方法で１，０００
〜３，０００Åの厚さに蒸着する。蒸着膜を、第１マス
クを利用して乾式または湿式エッチングし、基板１０の
上にゲート線２２、ゲートパッド２４及びゲート電極２
６を含むゲート配線を形成する。
どの導電体層をスパッタリングなどの方法で１，０００
〜３，０００Åの厚さに蒸着する。蒸着膜を、第１マス
クを利用して乾式または湿式エッチングし、基板１０の
上にゲート線２２、ゲートパッド２４及びゲート電極２
６を含むゲート配線を形成する。
【００８７】次いで、図１９〜２１に示すように、ゲー
ト絶縁膜３０及び半導体層４０を、化学気相蒸着法を用
いてそれぞれ１，５００〜５，０００Å、５００〜１，
５００Åの厚さに連続して蒸着する。次いで、半導体層
４０と反応してシリサイドを形成することができる物
質、例えばクロムなどの耐火性金属をスパッタリングな
どの方法で蒸着し、半導体層４０の上に３００〜６００
Åの厚さのシリサイド層５０を形成する。その後、残っ
た金属層を除去する。第２マスクを用いてシリサイド層
５０と半導体層４０とゲート絶縁膜３０とをパターニン
グし、半導体層パターン４２、４８とその上のシリサイ
ドパターン５２、５８及び接触孔３１図２５、２６参照
を形成する。この時、図２０に示す周辺部Ｐでは、ゲー
トパッド２４の上のシリサイド層５０、半導体層４０及
びゲート絶縁膜３０を除去するが、画面表示部Ｄでは半
導体層パターン４２、４８及びその上部のシリサイドパ
ターン５２、５８以外の部分では半導体層４０及びシリ
サイド層５０のみを除去してゲート絶縁膜３０は除去さ
れないようにする。このようにするために、部分に応じ
て厚さが異なる感光膜パターンを形成し、これをエッチ
ングマスクとして下部の膜を乾式エッチングする。これ
を図２０〜２６に基づいて詳しく説明する。
ト絶縁膜３０及び半導体層４０を、化学気相蒸着法を用
いてそれぞれ１，５００〜５，０００Å、５００〜１，
５００Åの厚さに連続して蒸着する。次いで、半導体層
４０と反応してシリサイドを形成することができる物
質、例えばクロムなどの耐火性金属をスパッタリングな
どの方法で蒸着し、半導体層４０の上に３００〜６００
Åの厚さのシリサイド層５０を形成する。その後、残っ
た金属層を除去する。第２マスクを用いてシリサイド層
５０と半導体層４０とゲート絶縁膜３０とをパターニン
グし、半導体層パターン４２、４８とその上のシリサイ
ドパターン５２、５８及び接触孔３１図２５、２６参照
を形成する。この時、図２０に示す周辺部Ｐでは、ゲー
トパッド２４の上のシリサイド層５０、半導体層４０及
びゲート絶縁膜３０を除去するが、画面表示部Ｄでは半
導体層パターン４２、４８及びその上部のシリサイドパ
ターン５２、５８以外の部分では半導体層４０及びシリ
サイド層５０のみを除去してゲート絶縁膜３０は除去さ
れないようにする。このようにするために、部分に応じ
て厚さが異なる感光膜パターンを形成し、これをエッチ
ングマスクとして下部の膜を乾式エッチングする。これ
を図２０〜２６に基づいて詳しく説明する。
【００８８】まず、シリサイド層５０の上に感光膜Ｐ
Ｒ、好ましくは陽性の感光膜を５，０００〜３０，００
０Åの厚さに塗布する。その後、第２マスク３００、４
１０、４２０を通して感光膜を露光する。露光後の感光
膜ＰＲの状態は、図２０及び２１に示すように画面表示
部Ｄと周辺部Ｐとで異なる。即ち、画面表示部Ｄの感光
膜ＰＲのうち露光された部分Ｃは、表面から一定の深さ
までだけが光に反応して高分子が分解され、その下には
高分子がそのまま残っている。周辺部Ｐの感光膜ＰＲは
これと異なり、露光された部分Ｂは下部まで全て光に反
応して高分子が分解された状態になる。ここで、画面表
示部Ｄや周辺部Ｐの露光される部分Ｃ，Ｂはシリサイド
層５０が除去される部分である。
Ｒ、好ましくは陽性の感光膜を５，０００〜３０，００
０Åの厚さに塗布する。その後、第２マスク３００、４
１０、４２０を通して感光膜を露光する。露光後の感光
膜ＰＲの状態は、図２０及び２１に示すように画面表示
部Ｄと周辺部Ｐとで異なる。即ち、画面表示部Ｄの感光
膜ＰＲのうち露光された部分Ｃは、表面から一定の深さ
までだけが光に反応して高分子が分解され、その下には
高分子がそのまま残っている。周辺部Ｐの感光膜ＰＲは
これと異なり、露光された部分Ｂは下部まで全て光に反
応して高分子が分解された状態になる。ここで、画面表
示部Ｄや周辺部Ｐの露光される部分Ｃ，Ｂはシリサイド
層５０が除去される部分である。
【００８９】このためには、画面表示部Ｄに使用するマ
スク３００と周辺部Ｐに使用するマスク４１０、４２０
との構造を変更すればよい。ここでは３つの方法を提示
する。
スク３００と周辺部Ｐに使用するマスク４１０、４２０
との構造を変更すればよい。ここでは３つの方法を提示
する。
【００９０】図２２（Ａ）及び（Ｂ）に示すように、マ
スク３００、４００は通常、基板３１０、４１０と、そ
の上のクロムなどからなる不透明なパターン層３２０、
４２０と、パターン層３２０、４２０及び露出された基
板３１０、４１０を覆っているペリクル３３０、４３０
とからなる。このマスクにおいて、例えば画面表示部Ｄ
に使用されるマスク３００のペリクル３３０の光透過率
が、周辺部Ｐに使用されるマスク４００のペリクル４３
０の光透過率より低くなるように形成する。例えば、ペ
リクル３３０の透過率がペリクル４３０の透過率の１０
〜８０％、好ましくは２０〜６０％程度の範囲であるよ
うにする。
スク３００、４００は通常、基板３１０、４１０と、そ
の上のクロムなどからなる不透明なパターン層３２０、
４２０と、パターン層３２０、４２０及び露出された基
板３１０、４１０を覆っているペリクル３３０、４３０
とからなる。このマスクにおいて、例えば画面表示部Ｄ
に使用されるマスク３００のペリクル３３０の光透過率
が、周辺部Ｐに使用されるマスク４００のペリクル４３
０の光透過率より低くなるように形成する。例えば、ペ
リクル３３０の透過率がペリクル４３０の透過率の１０
〜８０％、好ましくは２０〜６０％程度の範囲であるよ
うにする。
【００９１】別の方法として、図２３（Ａ）及び（Ｂ）
に示すように、画面表示部Ｄのマスク３００には全面に
わたってクロム層３５０を約１００〜３００Åの厚さで
形成して透過率を低下させる。一方、周辺部Ｐのマスク
４００にはこのようなクロム層を形成しない。このよう
なマスク３００，４００を用いる場合、画面表示部Ｄ用
マスク３００のペリクル３４０と、周辺部Ｐ用マスク４
００のペリクル４３０とで、透過率を同一にすることが
出来る。
に示すように、画面表示部Ｄのマスク３００には全面に
わたってクロム層３５０を約１００〜３００Åの厚さで
形成して透過率を低下させる。一方、周辺部Ｐのマスク
４００にはこのようなクロム層を形成しない。このよう
なマスク３００，４００を用いる場合、画面表示部Ｄ用
マスク３００のペリクル３４０と、周辺部Ｐ用マスク４
００のペリクル４３０とで、透過率を同一にすることが
出来る。
【００９２】ここで、前記２つの方法を混用して使用す
ることができるのは勿論である。
ることができるのは勿論である。
【００９３】前記２つの例はステッパーを使用した分割
露光の場合に適用し得るものであって、画面表示部Ｄと
周辺部Ｐとが異なるマスクを使用して露光されるため可
能なものである。このように分割露光する場合には、そ
の他にも画面表示部Ｄと周辺部Ｐとの露光時間を異にす
ることによって厚さを調節することもできる。
露光の場合に適用し得るものであって、画面表示部Ｄと
周辺部Ｐとが異なるマスクを使用して露光されるため可
能なものである。このように分割露光する場合には、そ
の他にも画面表示部Ｄと周辺部Ｐとの露光時間を異にす
ることによって厚さを調節することもできる。
【００９４】しかし、画面表示部Ｄと周辺部Ｐとを分割
露光せずに１つのマスクを使用して露光することもでき
る。この場合に適用され得るマスクの構造を、図２４に
基づいて詳しく説明する。
露光せずに１つのマスクを使用して露光することもでき
る。この場合に適用され得るマスクの構造を、図２４に
基づいて詳しく説明する。
【００９５】図２４に示すように、マスク５００の基板
５１０の上には透過率調節膜５５０が形成されている。
透過率調節膜５５０の上には、パターン層５２０が形成
されている。透過率調節膜５５０は、画面表示部Ｄでは
パターン層５２０の下部だけでなく全面にわたって形成
されているが、周辺部Ｐではパターン層５５０の下部の
みに形成されている。結局、基板５１０の上には高さが
異なる２つ以上のパターンが形成されている。
５１０の上には透過率調節膜５５０が形成されている。
透過率調節膜５５０の上には、パターン層５２０が形成
されている。透過率調節膜５５０は、画面表示部Ｄでは
パターン層５２０の下部だけでなく全面にわたって形成
されているが、周辺部Ｐではパターン層５５０の下部の
みに形成されている。結局、基板５１０の上には高さが
異なる２つ以上のパターンが形成されている。
【００９６】勿論、周辺部Ｐに透過率調節膜を形成する
こともできる。この場合、周辺部Ｐの透過率調節膜の透
過率は画面表示部Ｄの透過率調節膜５５０の透過率より
高い透過率を有しなければならない。
こともできる。この場合、周辺部Ｐの透過率調節膜の透
過率は画面表示部Ｄの透過率調節膜５５０の透過率より
高い透過率を有しなければならない。
【００９７】このような透過率調節膜５５０を有する光
マスク５００の製造は、以下のようにして行われる。ま
ず、透過率調節膜５５０と、この透過率調節膜５５０と
エッチング比が異なるパターン層５２０とを、基板５０
０の上に連続して積層する。全面にわたって感光膜（図
示しない）を塗布して露光及び現像してから感光膜をエ
ッチングマスクとしてパターン層５２０をエッチングす
る。残っている感光膜を除去し、再び周辺部Ｐの接触孔
に対応する位置の透過率調節膜を露出させる新たな感光
膜パターン（図示しない）を形成する。その後、新たな
感光膜パターンをエッチングマスクとして透過率調節膜
５５０をエッチングし、光マスク５００を完成する。
マスク５００の製造は、以下のようにして行われる。ま
ず、透過率調節膜５５０と、この透過率調節膜５５０と
エッチング比が異なるパターン層５２０とを、基板５０
０の上に連続して積層する。全面にわたって感光膜（図
示しない）を塗布して露光及び現像してから感光膜をエ
ッチングマスクとしてパターン層５２０をエッチングす
る。残っている感光膜を除去し、再び周辺部Ｐの接触孔
に対応する位置の透過率調節膜を露出させる新たな感光
膜パターン（図示しない）を形成する。その後、新たな
感光膜パターンをエッチングマスクとして透過率調節膜
５５０をエッチングし、光マスク５００を完成する。
【００９８】このような方法以外にも、露光器の分解能
より小さな大きさのスリットまたは格子形態の微細パタ
ーンを有するマスクを使用して透過率を調節することも
できる。
より小さな大きさのスリットまたは格子形態の微細パタ
ーンを有するマスクを使用して透過率を調節することも
できる。
【００９９】結局、１つのマスクを利用する場合には、
画面表示部Ｄと周辺部Ｐとを区分する必要がなく、接触
孔３１に対応する第１領域と、半導体パターン４２、４
８に対応する第２領域と、第１及び第２領域を除いた第
３領域との透過率を異なるように調節することができる
マスクを利用すれば良い。これによって、図２０に示す
ように、微小な第１部分Ｂと、第１の厚さを有する第２
部分Ａと、第１の厚さより薄い第２の厚さを有する第３
部分Ｃとを有する感光膜ＰＲを形成することができる。
画面表示部Ｄと周辺部Ｐとを区分する必要がなく、接触
孔３１に対応する第１領域と、半導体パターン４２、４
８に対応する第２領域と、第１及び第２領域を除いた第
３領域との透過率を異なるように調節することができる
マスクを利用すれば良い。これによって、図２０に示す
ように、微小な第１部分Ｂと、第１の厚さを有する第２
部分Ａと、第１の厚さより薄い第２の厚さを有する第３
部分Ｃとを有する感光膜ＰＲを形成することができる。
【０１００】しかし、感光膜ＰＲのうち、下部の反射率
が高い金属層、即ち、ゲート配線２２、２４、２６が位
置する部分は、反射された光によって露光時に他の部分
より光の照射量が多くなるおそれがある。これを防止す
るために、下部からの反射光を遮断する層を形成したり
着色された感光膜ＰＲを使用することができる。
が高い金属層、即ち、ゲート配線２２、２４、２６が位
置する部分は、反射された光によって露光時に他の部分
より光の照射量が多くなるおそれがある。これを防止す
るために、下部からの反射光を遮断する層を形成したり
着色された感光膜ＰＲを使用することができる。
【０１０１】このような方法で感光膜ＰＲを露光してか
ら現像すると、図１９及び２０に示すように、厚さが異
なる感光膜パターンＰＲが形成される。即ち、ゲートパ
ッド２４の一部の上には感光膜が形成されておらず、ゲ
ートパッド２４以外の全ての周辺部Ｐ及び画面表示部Ｄ
の半導体層パターンが形成される部分のシリサイド層５
０の上部には厚い感光膜Ａが形成されており、画面表示
部Ｄの他の部分には薄い感光膜Ｂが形成されている。
ら現像すると、図１９及び２０に示すように、厚さが異
なる感光膜パターンＰＲが形成される。即ち、ゲートパ
ッド２４の一部の上には感光膜が形成されておらず、ゲ
ートパッド２４以外の全ての周辺部Ｐ及び画面表示部Ｄ
の半導体層パターンが形成される部分のシリサイド層５
０の上部には厚い感光膜Ａが形成されており、画面表示
部Ｄの他の部分には薄い感光膜Ｂが形成されている。
【０１０２】この時、感光膜ＰＲの薄い部分の厚さは、
最初の厚さの約１／４〜１／７程度、即ち３５０〜１
０，０００Å程度、より好ましくは１，０００〜６，０
００Åになる。例えば、感光膜ＰＲの最初の厚さを２
５，０００〜３０，０００Åとし、画面表示部Ｄの透過
率を３０％として、薄い感光膜の厚さが３，０００〜
５，０００Åになるようにすることができる。しかし、
残す厚さは乾式エッチングの工程条件によって決定され
なければならないので、このような工程条件によってマ
スクのペリクル、残留クロム層の厚さ、透過率調節膜の
透過率または露光時間などを調節しなければならない。
最初の厚さの約１／４〜１／７程度、即ち３５０〜１
０，０００Å程度、より好ましくは１，０００〜６，０
００Åになる。例えば、感光膜ＰＲの最初の厚さを２
５，０００〜３０，０００Åとし、画面表示部Ｄの透過
率を３０％として、薄い感光膜の厚さが３，０００〜
５，０００Åになるようにすることができる。しかし、
残す厚さは乾式エッチングの工程条件によって決定され
なければならないので、このような工程条件によってマ
スクのペリクル、残留クロム層の厚さ、透過率調節膜の
透過率または露光時間などを調節しなければならない。
【０１０３】このような薄い厚さの感光膜は通常の方法
で感光膜を露光、現像した後でリフローを通じて形成す
ることもできる。
で感光膜を露光、現像した後でリフローを通じて形成す
ることもできる。
【０１０４】次いで、乾式エッチング方法で感光膜パタ
ーンＰＲ及びその下部の膜、即ち、シリサイド層５０、
半導体層４０、ゲート絶縁膜３０に対するエッチングを
進める。
ーンＰＲ及びその下部の膜、即ち、シリサイド層５０、
半導体層４０、ゲート絶縁膜３０に対するエッチングを
進める。
【０１０５】この時、前述したように、感光膜パターン
ＰＲのうちのＡ部分は完全に除去されずに残っていなけ
ればならず、Ｂ部分の下部のシリサイド層５０、半導体
層４０、ゲート絶縁膜３０は除去されなければならず、
Ｃ部分の下部においてはシリサイド層５０及び半導体層
のみを除去してゲート絶縁膜３０は除去されないように
する。
ＰＲのうちのＡ部分は完全に除去されずに残っていなけ
ればならず、Ｂ部分の下部のシリサイド層５０、半導体
層４０、ゲート絶縁膜３０は除去されなければならず、
Ｃ部分の下部においてはシリサイド層５０及び半導体層
のみを除去してゲート絶縁膜３０は除去されないように
する。
【０１０６】このためには、感光膜パターンＰＲとその
下部の膜とを同時にエッチングすることができる乾式エ
ッチング方法を使用するのが好ましい。即ち、乾式エッ
チング方法を使用すると、図２５及び２６に示すよう
に、感光膜が存在しないＢ部分の下部のシリサイド層５
０、半導体層４０、ゲート絶縁膜３０の３層と、Ｃ部分
の薄い感光膜、シリサイド層５０、半導体層４０の３つ
の層とを同時にエッチングすることができる。この時、
感光膜パターンＰＲのＡ部分もある程度の厚さまでエッ
チングされる。
下部の膜とを同時にエッチングすることができる乾式エ
ッチング方法を使用するのが好ましい。即ち、乾式エッ
チング方法を使用すると、図２５及び２６に示すよう
に、感光膜が存在しないＢ部分の下部のシリサイド層５
０、半導体層４０、ゲート絶縁膜３０の３層と、Ｃ部分
の薄い感光膜、シリサイド層５０、半導体層４０の３つ
の層とを同時にエッチングすることができる。この時、
感光膜パターンＰＲのＡ部分もある程度の厚さまでエッ
チングされる。
【０１０７】従って、一回のマスク工程及び乾式エッチ
ング方法を通して、画面表示部Ｄではシリサイド層５０
及び半導体層４０のみを除去してシリサイド層パターン
５２、５８及び半導体層パターン４２、４８を形成し、
周辺部Ｐではシリサイド層５０、半導体層４０及びゲー
ト絶縁膜３０を全て除去して接触孔３１を形成すること
ができる。
ング方法を通して、画面表示部Ｄではシリサイド層５０
及び半導体層４０のみを除去してシリサイド層パターン
５２、５８及び半導体層パターン４２、４８を形成し、
周辺部Ｐではシリサイド層５０、半導体層４０及びゲー
ト絶縁膜３０を全て除去して接触孔３１を形成すること
ができる。
【０１０８】次いで、残っているＡ部分の感光膜パター
ンを除去し、厚さ４００〜５００ÅのＩＴＯ層及び厚さ
１，５００〜３，０００Åの導電体層を、スパッタリン
グなどの方法で蒸着する。次いで、第３マスクを使用し
て導電体層、ＩＴＯ層及びその下のシリサイドパターン
５２、５８をパターニングし、図２７〜２９に示す構造
のデータ配線及びその下部の接触層パターン５５、５
６、５７、５９を形成する。この時、データ配線はまだ
完成していない状態であるので、２つの層が同一形態を
有している。
ンを除去し、厚さ４００〜５００ÅのＩＴＯ層及び厚さ
１，５００〜３，０００Åの導電体層を、スパッタリン
グなどの方法で蒸着する。次いで、第３マスクを使用し
て導電体層、ＩＴＯ層及びその下のシリサイドパターン
５２、５８をパターニングし、図２７〜２９に示す構造
のデータ配線及びその下部の接触層パターン５５、５
６、５７、５９を形成する。この時、データ配線はまだ
完成していない状態であるので、２つの層が同一形態を
有している。
【０１０９】次いで、図１３〜１５に示すように、窒化
珪素をＣＶＤ方法で蒸着するか有機絶縁物質をスピンコ
ーティングして厚さ３，０００Å以上の保護膜８０を積
層した後、第４マスクを利用してパターニングする。こ
の時、保護膜８０は画素電極６３、補助ゲートパッド６
７及びデータパッド６４の上部層、即ち、第２データ層
パターン７３、７７、７４の一部が露出されるようにパ
ターニングされなければならない。
珪素をＣＶＤ方法で蒸着するか有機絶縁物質をスピンコ
ーティングして厚さ３，０００Å以上の保護膜８０を積
層した後、第４マスクを利用してパターニングする。こ
の時、保護膜８０は画素電極６３、補助ゲートパッド６
７及びデータパッド６４の上部層、即ち、第２データ層
パターン７３、７７、７４の一部が露出されるようにパ
ターニングされなければならない。
【０１１０】最後に、第２データ層パターン７３、７
７、７４のうちの露出された部分を除去して薄膜トラン
ジスタ基板を完成する。
７、７４のうちの露出された部分を除去して薄膜トラン
ジスタ基板を完成する。
【０１１１】ここでも、画素電極６３を露出させる開口
部を、図３に示すように形成することができる。このと
き、画素電極の周縁は開口部により露出され、開口部を
通して露出されたゲート絶縁膜パターン３０をエッチン
グする工程を追加することができる。
部を、図３に示すように形成することができる。このと
き、画素電極の周縁は開口部により露出され、開口部を
通して露出されたゲート絶縁膜パターン３０をエッチン
グする工程を追加することができる。
【０１１２】このように、本実施形態例では、ゲートパ
ッド２４を露出させる接触層３１を半導体層パターン４
２、４８及びその上のシリサイドパターン５２、５８と
共に１つのマスクを使用して形成することによってマス
ク数を減少させる。
ッド２４を露出させる接触層３１を半導体層パターン４
２、４８及びその上のシリサイドパターン５２、５８と
共に１つのマスクを使用して形成することによってマス
ク数を減少させる。
【０１１３】一方、前記実施形態例では薄膜トランジス
タ基板に画素電極のみが備えられている場合を例として
あげたが、このような方法は画素電極及び共通電極が薄
膜トランジスタ基板に全て備えられている場合にも適用
され得る。
タ基板に画素電極のみが備えられている場合を例として
あげたが、このような方法は画素電極及び共通電極が薄
膜トランジスタ基板に全て備えられている場合にも適用
され得る。
【０１１４】このような場合が以下に説明しようとする
本発明の第４実施形態例に示されている。これを図３０
〜４１に基づいて詳しく説明する。
本発明の第４実施形態例に示されている。これを図３０
〜４１に基づいて詳しく説明する。
【０１１５】図３０は、本発明の第４実施形態例に係る
液晶表示装置用薄膜トランジスタ基板の配置図である。
図３１及び３２は、図３０のＸＸＩ−ＸＸＩ’線及びＸ
ＸＩＩ−ＸＸＩＩ’線に沿って切断した場合の断面図で
ある。
液晶表示装置用薄膜トランジスタ基板の配置図である。
図３１及び３２は、図３０のＸＸＩ−ＸＸＩ’線及びＸ
ＸＩＩ−ＸＸＩＩ’線に沿って切断した場合の断面図で
ある。
【０１１６】絶縁基板１０の上に、アルミニウム（Ａ
ｌ）またはアルミニウム合金（Ａｌ alloy）、モリブデ
ン（Ｍｏ）またはモリブデン−タングステン（ＭｏＷ）
合金、クロム（Ｃｒ）、タンタル（Ｔａ）などの金属ま
たは導電体からなるゲート配線が形成されている。ゲー
ト配線は、横方向に伸びている走査信号線またはゲート
線２２、ゲート線２２の端に連結され外部から印加され
る走査信号をゲート線２２に伝達するゲートパッド２４
及びゲート線２２の一部である薄膜トランジスタのゲー
ト電極２６を含む。
ｌ）またはアルミニウム合金（Ａｌ alloy）、モリブデ
ン（Ｍｏ）またはモリブデン−タングステン（ＭｏＷ）
合金、クロム（Ｃｒ）、タンタル（Ｔａ）などの金属ま
たは導電体からなるゲート配線が形成されている。ゲー
ト配線は、横方向に伸びている走査信号線またはゲート
線２２、ゲート線２２の端に連結され外部から印加され
る走査信号をゲート線２２に伝達するゲートパッド２４
及びゲート線２２の一部である薄膜トランジスタのゲー
ト電極２６を含む。
【０１１７】基板１０の上にはゲート配線と同一な物質
からなる共通電極配線が形成されている。共通電極配線
は、ゲート線２２と平行に横方向に伸びている共通電極
線２７と共通電極線２７の縦方向分枝である共通電極２
８とを含む。図示してはいないが、共通電極線２７の端
に形成され、印加される共通電極信号を共通電極線２７
に伝達する共通電極線パッドもゲートパッド２４とほぼ
同一な形態に形成されている。
からなる共通電極配線が形成されている。共通電極配線
は、ゲート線２２と平行に横方向に伸びている共通電極
線２７と共通電極線２７の縦方向分枝である共通電極２
８とを含む。図示してはいないが、共通電極線２７の端
に形成され、印加される共通電極信号を共通電極線２７
に伝達する共通電極線パッドもゲートパッド２４とほぼ
同一な形態に形成されている。
【０１１８】ゲート配線２２、２４、２６及び共通電極
配線２７、２８ の上には、窒化珪素（ＳｉＮX）などか
らなるゲート絶縁膜３０が形成され、ゲート配線２２、
２４、２６及び共通電極配線２７、２８を覆っている。
配線２７、２８ の上には、窒化珪素（ＳｉＮX）などか
らなるゲート絶縁膜３０が形成され、ゲート配線２２、
２４、２６及び共通電極配線２７、２８を覆っている。
【０１１９】ゲート絶縁膜３０の上には水素化アモルフ
ァスシリコンなどの半導体からなる半導体層パターン４
２、４４、４８が形成されている。半導体層パターン４
２、４４、４８の上にはリン（Ｐ）などのｎ形不純物で
ドーピングされた水素化アモルファスシリコンやシリサ
イドなどからなる接触層パターン５４、５５、５６、５
９が形成されている。
ァスシリコンなどの半導体からなる半導体層パターン４
２、４４、４８が形成されている。半導体層パターン４
２、４４、４８の上にはリン（Ｐ）などのｎ形不純物で
ドーピングされた水素化アモルファスシリコンやシリサ
イドなどからなる接触層パターン５４、５５、５６、５
９が形成されている。
【０１２０】一方、半導体層パターン４２、４４、４８
は、画面表示部の内部では、ゲート電極２６の上部など
ゲート配線２２、２４、２６及び共通電極配線２７、２
８と後述するデータ配線とが交差する部分に形成されて
いる。また、周辺部では全体にわたって形成されてい
る。ただ、半導体層パターン４８及びゲート絶縁膜３０
にはゲート電極２６を露出させる接触孔３１が形成され
ている。
は、画面表示部の内部では、ゲート電極２６の上部など
ゲート配線２２、２４、２６及び共通電極配線２７、２
８と後述するデータ配線とが交差する部分に形成されて
いる。また、周辺部では全体にわたって形成されてい
る。ただ、半導体層パターン４８及びゲート絶縁膜３０
にはゲート電極２６を露出させる接触孔３１が形成され
ている。
【０１２１】接触層パターン５４、５５、５６、５９の
上には、ＭｏまたはＭｏＷ合金、Ｃｒ、ＡｌまたはＡｌ
合金、Ｔａなどの導電物質からなるデータ配線７２、７
４、７５、７６、７７、７８、７９が形成されている。
データ配線は、まず、縦方向に形成されているデータ線
７２と、データ線７２の一端に連結されて外部から画像
信号の印加を受けるデータパッド７４と、データ線７２
の一部である薄膜トランジスタのソース電極７５とから
なるデータ線部とを含む。さらに、データ配線は、デー
タ線部７２、７４、７５と分離されていて、ゲート電極
２６に対してソース電極７５の反対側に位置する薄膜ト
ランジスタのドレーン電極７６を含む。また、データ配
線は、ドレーン電極７６と連結されていて、共通電極線
２７と平行な横方向の画素電極線７９と、画素電極線７
９に連結されていて共通電極２８と平行な画素電極７８
とを含む。画素電極７８と共通電極２８とは交互に配置
されて電場を形成する。
上には、ＭｏまたはＭｏＷ合金、Ｃｒ、ＡｌまたはＡｌ
合金、Ｔａなどの導電物質からなるデータ配線７２、７
４、７５、７６、７７、７８、７９が形成されている。
データ配線は、まず、縦方向に形成されているデータ線
７２と、データ線７２の一端に連結されて外部から画像
信号の印加を受けるデータパッド７４と、データ線７２
の一部である薄膜トランジスタのソース電極７５とから
なるデータ線部とを含む。さらに、データ配線は、デー
タ線部７２、７４、７５と分離されていて、ゲート電極
２６に対してソース電極７５の反対側に位置する薄膜ト
ランジスタのドレーン電極７６を含む。また、データ配
線は、ドレーン電極７６と連結されていて、共通電極線
２７と平行な横方向の画素電極線７９と、画素電極線７
９に連結されていて共通電極２８と平行な画素電極７８
とを含む。画素電極７８と共通電極２８とは交互に配置
されて電場を形成する。
【０１２２】一方、画素電極７８は共通電極線２７と重
畳して維持畜電器を形成可能である。
畳して維持畜電器を形成可能である。
【０１２３】データ配線７２、７４、７５、７６、７
７、７８、７９もゲート配線２２、２４、２６及び共通
電極配線２７、２８と同様に単一層から形成可能である
が、二重層または三重層から形成してもよい。勿論、二
重層以上に形成する場合には一層は抵抗の小さな物質か
ら形成し、他の層は他の物質との接触特性が良好な物質
から形成するのが好ましい。
７、７８、７９もゲート配線２２、２４、２６及び共通
電極配線２７、２８と同様に単一層から形成可能である
が、二重層または三重層から形成してもよい。勿論、二
重層以上に形成する場合には一層は抵抗の小さな物質か
ら形成し、他の層は他の物質との接触特性が良好な物質
から形成するのが好ましい。
【０１２４】接触層パターン５４、５５、５６、５９
は、その下部の半導体層パターン４２、４４、４８とそ
の上部のデータ配線７２、７４、７５、７６、７７、７
８、７９との接触抵抗を低下させる役割を果たす。この
接触層パターンは、半導体層パターン４２、４４、４８
とデータ配線７２、７４、７５、７６、７７、７８、７
９との間にのみ存在する。
は、その下部の半導体層パターン４２、４４、４８とそ
の上部のデータ配線７２、７４、７５、７６、７７、７
８、７９との接触抵抗を低下させる役割を果たす。この
接触層パターンは、半導体層パターン４２、４４、４８
とデータ配線７２、７４、７５、７６、７７、７８、７
９との間にのみ存在する。
【０１２５】データ配線７２、７４、７５、７６、７
７、７８、７９及びデータ配線で覆われない半導体層パ
ターン４２、４４、４８は、保護膜８０で覆われてお
り、ゲートパッド２４及びデータパッド７４を露出させ
る接触孔８２、８３を有している。保護膜８０は、半導
体層パターン４２のうちの少なくともソース電極７５と
ドレーン電極７６との間に位置するチャンネル部分を覆
って保護する役割を果たし、窒化珪素またはアクリル系
などの有機絶縁物質から形成可能である。
７、７８、７９及びデータ配線で覆われない半導体層パ
ターン４２、４４、４８は、保護膜８０で覆われてお
り、ゲートパッド２４及びデータパッド７４を露出させ
る接触孔８２、８３を有している。保護膜８０は、半導
体層パターン４２のうちの少なくともソース電極７５と
ドレーン電極７６との間に位置するチャンネル部分を覆
って保護する役割を果たし、窒化珪素またはアクリル系
などの有機絶縁物質から形成可能である。
【０１２６】次いで、本発明の実施形態例に係る液晶表
示装置用基板の製造方法について、図３３〜４１及び前
述の図３０〜３２に基づいて詳しく説明する。
示装置用基板の製造方法について、図３３〜４１及び前
述の図３０〜３２に基づいて詳しく説明する。
【０１２７】まず、図３３〜３５に示すように、金属な
どの導電体層をスパッタリングなどの方法で厚さ１，０
００〜３，０００Åに蒸着し、第１マスクを利用して乾
式または湿式エッチングする。これにより、基板１０の
上にゲート線２２、ゲートパッド２４及びゲート電極２
６を含むゲート配線と、共通電極線２７、共通電極線パ
ッド（図示しない）及び共通電極２８を含む共通電極配
線とを形成する。
どの導電体層をスパッタリングなどの方法で厚さ１，０
００〜３，０００Åに蒸着し、第１マスクを利用して乾
式または湿式エッチングする。これにより、基板１０の
上にゲート線２２、ゲートパッド２４及びゲート電極２
６を含むゲート配線と、共通電極線２７、共通電極線パ
ッド（図示しない）及び共通電極２８を含む共通電極配
線とを形成する。
【０１２８】次いで、図３６及び３７に示すように、ゲ
ート絶縁膜３０、アモルファスシリコン層４０及びドー
ピングされたアモルファスシリコン層５０を、化学気相
蒸着法を利用してそれぞれ厚さ１，５００Å〜５，００
０Å、５００Å〜１，５００Å、３００Å〜６００Åに
連続して蒸着する。第２マスクを使用してドーピングさ
れたアモルファスシリコン層５０、アモルファスシリコ
ン層４０及びゲート絶縁膜３０をパターニングし、半導
体層パターン４２、４４、４８とその上のドーピングさ
れたアモルファスシリコン層パターン５２、５４、５８
と接触孔３１とを形成する。この時、周辺部Ｐでは、ゲ
ートパッド２４の上のドーピングされたアモルファスシ
リコン層５０、アモルファスシリコン層４０及びゲート
絶縁膜３０を除去し、画面表示部Ｄでは半導体層パター
ン４２、４４、４８及びその上部のドーピングされたア
モルファスシリコン層パターン５２、５４、５８以外の
部分から半導体層４０及びドーピングされたアモルファ
スシリコン層５０のみを除去し、ゲート絶縁膜３０は除
去されないようにしなければならない。
ート絶縁膜３０、アモルファスシリコン層４０及びドー
ピングされたアモルファスシリコン層５０を、化学気相
蒸着法を利用してそれぞれ厚さ１，５００Å〜５，００
０Å、５００Å〜１，５００Å、３００Å〜６００Åに
連続して蒸着する。第２マスクを使用してドーピングさ
れたアモルファスシリコン層５０、アモルファスシリコ
ン層４０及びゲート絶縁膜３０をパターニングし、半導
体層パターン４２、４４、４８とその上のドーピングさ
れたアモルファスシリコン層パターン５２、５４、５８
と接触孔３１とを形成する。この時、周辺部Ｐでは、ゲ
ートパッド２４の上のドーピングされたアモルファスシ
リコン層５０、アモルファスシリコン層４０及びゲート
絶縁膜３０を除去し、画面表示部Ｄでは半導体層パター
ン４２、４４、４８及びその上部のドーピングされたア
モルファスシリコン層パターン５２、５４、５８以外の
部分から半導体層４０及びドーピングされたアモルファ
スシリコン層５０のみを除去し、ゲート絶縁膜３０は除
去されないようにしなければならない。
【０１２９】これに使用される方法は第３実施形態例と
同一である。即ち、部分に応じて厚さが異なる感光膜パ
ターンを形成し、これをエッチングマスクとして下部の
膜を乾式エッチングする。このような感光膜パターンを
形成するときには、部分に応じて光透過率が異なるマス
クを使用する。
同一である。即ち、部分に応じて厚さが異なる感光膜パ
ターンを形成し、これをエッチングマスクとして下部の
膜を乾式エッチングする。このような感光膜パターンを
形成するときには、部分に応じて光透過率が異なるマス
クを使用する。
【０１３０】次いで、金属などの導電体層をスパッタリ
ングなどの方法で厚さ１、５００〜３，０００Åに蒸着
する。次いで、第３マスクを使用して導電体層及びその
下のドーピングされたアモルファスシリコン層パターン
５２、５４、５８をパターニングし、図３９〜４１に示
す構造のデータ配線７２、７４、７５、７６、７７、７
８、７９及びその下部の接触層パターン５４、５５、５
６、５９を形成する。
ングなどの方法で厚さ１、５００〜３，０００Åに蒸着
する。次いで、第３マスクを使用して導電体層及びその
下のドーピングされたアモルファスシリコン層パターン
５２、５４、５８をパターニングし、図３９〜４１に示
す構造のデータ配線７２、７４、７５、７６、７７、７
８、７９及びその下部の接触層パターン５４、５５、５
６、５９を形成する。
【０１３１】最後に、図３０〜３２に示すように、窒化
珪素をＣＶＤ方法で蒸着するか有機絶縁物質をスピンコ
ーティングすることにより、厚さ３，０００Å以上の保
護膜８０を積層する。その後、第４マスクを利用してパ
ターニングして、ゲートパッド２４、共通電極線パッド
及びデータパッド７４を露出させる接触孔８２、８３を
形成することによって薄膜トランジスタ基板を完成す
る。
珪素をＣＶＤ方法で蒸着するか有機絶縁物質をスピンコ
ーティングすることにより、厚さ３，０００Å以上の保
護膜８０を積層する。その後、第４マスクを利用してパ
ターニングして、ゲートパッド２４、共通電極線パッド
及びデータパッド７４を露出させる接触孔８２、８３を
形成することによって薄膜トランジスタ基板を完成す
る。
【０１３２】勿論、第１実施形態例のような製造方法で
も、部分的に透過率を異なるように調節することができ
るマスクを利用すると、接触孔３１以外の部分にゲート
絶縁膜３０を残し、薄膜トランジスタの半導体パターン
４２のみを残すことができる。
も、部分的に透過率を異なるように調節することができ
るマスクを利用すると、接触孔３１以外の部分にゲート
絶縁膜３０を残し、薄膜トランジスタの半導体パターン
４２のみを残すことができる。
【０１３３】このように、本実施形態例では、ゲートパ
ッド２４を露出させる接触孔３１を半導体層パターン４
２、４４、４８及びその上のドーピングされたアモルフ
ァスシリコン層パターン５２、５４、５８と共に１つの
マスクを使用して形成することによって、マスク数を減
少させる。
ッド２４を露出させる接触孔３１を半導体層パターン４
２、４４、４８及びその上のドーピングされたアモルフ
ァスシリコン層パターン５２、５４、５８と共に１つの
マスクを使用して形成することによって、マスク数を減
少させる。
【０１３４】
【発明の効果】以上のように、本発明は薄膜の新たな写
真エッチング方法を通して液晶表示装置用薄膜トランジ
スタ基板の製造工程数を減少させ、工程を単純化して製
造原価を低くすると共に収率を向上させる。また、広い
面積を互いに異なる深さにエッチングすると共に、１つ
のエッチングの深さに対しては均一なエッチングの深さ
を有することができるようにする。
真エッチング方法を通して液晶表示装置用薄膜トランジ
スタ基板の製造工程数を減少させ、工程を単純化して製
造原価を低くすると共に収率を向上させる。また、広い
面積を互いに異なる深さにエッチングすると共に、１つ
のエッチングの深さに対しては均一なエッチングの深さ
を有することができるようにする。
【図面の簡単な説明】
【図１】本発明の実施形態例によって液晶表示装置用薄
膜トランジスタ基板を製造するための基板の領域を区分
して示した図面である。
膜トランジスタ基板を製造するための基板の領域を区分
して示した図面である。
【図２】本発明の実施形態例によって１つの液晶表示装
置用薄膜トランジスタ基板に形成された素子及び配線を
概略的に示した配置図である。
置用薄膜トランジスタ基板に形成された素子及び配線を
概略的に示した配置図である。
【図３】本発明の第１実施形態例に係る液晶表示装置用
薄膜トランジスタ基板であって、図２の１つの画素及び
パッドを中心にして拡大した図面である。
薄膜トランジスタ基板であって、図２の１つの画素及び
パッドを中心にして拡大した図面である。
【図４】図３に示した薄膜トランジスタ基板のＩＶ−Ｉ
Ｖ線の断面図である。
Ｖ線の断面図である。
【図５】図３に示した薄膜トランジスタ基板のＶ−Ｖ線
の断面図である。
の断面図である。
【図６】本発明の実施形態例によって製造する中間過程
での薄膜トランジスタ基板の配置図であって、製造順序
に従って順に示した図面である。
での薄膜トランジスタ基板の配置図であって、製造順序
に従って順に示した図面である。
【図７】（Ａ） 図６のＶＩＢ−ＶＩＢ線に沿った断面
図である。 （Ｂ） 図６のＶＩＣ−ＶＩＣ線に沿った断面図であ
る。
図である。 （Ｂ） 図６のＶＩＣ−ＶＩＣ線に沿った断面図であ
る。
【図８】本発明の実施形態例によって製造する中間過程
での薄膜トランジスタ基板の配置図であって、製造順序
に従って順に示した図面である。
での薄膜トランジスタ基板の配置図であって、製造順序
に従って順に示した図面である。
【図９】（Ａ） 図８のＶＩＩＢ−ＶＩＩＢ線に沿った
断面図である。 （Ｂ） 図８のＶＩＩＣ−ＶＩＩＣ線に沿った断面図で
ある。
断面図である。 （Ｂ） 図８のＶＩＩＣ−ＶＩＩＣ線に沿った断面図で
ある。
【図１０】本発明の実施形態例によって製造する中間過
程での薄膜トランジスタ基板の配置図であって、製造順
序に従って順に示した図面である。
程での薄膜トランジスタ基板の配置図であって、製造順
序に従って順に示した図面である。
【図１１】（Ａ） 図１０のＶＩＩＩＢ−ＶＩＩＩＢ線
に沿った断面図である。 （Ｂ） 図１０のＶＩＩＩＣ−ＶＩＩＩＣ線に沿った断
面図である。
に沿った断面図である。 （Ｂ） 図１０のＶＩＩＩＣ−ＶＩＩＩＣ線に沿った断
面図である。
【図１２】本発明の第２実施形態例に係る液晶表示装置
用薄膜トランジスタ基板の配置図である。
用薄膜トランジスタ基板の配置図である。
【図１３】本発明の第３実施形態例に係る液晶表示装置
用薄膜トランジスタ基板の配置図である。
用薄膜トランジスタ基板の配置図である。
【図１４】図１３に示した薄膜トランジスタ基板のＸＩ
−ＸＩ’線に沿った断面図である。
−ＸＩ’線に沿った断面図である。
【図１５】図１３に示した薄膜トランジスタ基板のＸＩ
Ｉ−ＸＩＩ’線に沿った断面図である。
Ｉ−ＸＩＩ’線に沿った断面図である。
【図１６】本発明の実施形態例によって製造する第１段
階での薄膜トランジスタ基板の配置図である。
階での薄膜トランジスタ基板の配置図である。
【図１７】図１６のＸＩＩＩＢ−ＸＩＩＩＢ’線に沿っ
た断面図である。
た断面図である。
【図１８】図１６のＸＩＩＩＣ−ＸＩＩＩＣ’線に沿っ
た断面図である。
た断面図である。
【図１９】図１６〜１８の次の段階での薄膜トランジス
タ基板の配置図である。
タ基板の配置図である。
【図２０】図１９のＸＩＶＢ−ＸＩＶＢ’線に沿った断
面図である。
面図である。
【図２１】図１９のＸＩＶＣ−ＸＩＶＣ’線に沿った断
面図である。
面図である。
【図２２】（Ａ），（Ｂ） 図１９〜２１の段階で使用
される光マスクの構造を示した断面図である。
される光マスクの構造を示した断面図である。
【図２３】（Ａ），（Ｂ） 図１９〜２１の段階で使用
される光マスクの構造を示した断面図である。
される光マスクの構造を示した断面図である。
【図２４】図１９〜２１の段階で使用される光マスクの
構造を示した断面図である。
構造を示した断面図である。
【図２５】図１９のＸＩＶＢ−ＸＩＶＢ’線に沿った断
面図であって、図２０及び２１の次の段階での断面図で
ある。
面図であって、図２０及び２１の次の段階での断面図で
ある。
【図２６】図１９のＸＩＶＣ−ＸＩＶＣ’線に沿った断
面図であって、図２０及び２１の次の段階での断面図で
ある。
面図であって、図２０及び２１の次の段階での断面図で
ある。
【図２７】図２５〜２６の次の段階での薄膜トランジス
タ基板の配置図である。
タ基板の配置図である。
【図２８】図２７のＸＩＸＢ−ＸＩＸＢ’線に沿った断
面図である。
面図である。
【図２９】図２７のＸＩＸＣ−ＸＩＸＣ’線に沿った断
面図である。
面図である。
【図３０】本発明の第４実施形態例に係る液晶表示装置
用薄膜トランジスタ基板の配置図である。
用薄膜トランジスタ基板の配置図である。
【図３１】図３０に示した薄膜トランジスタ基板のＸＸ
Ｉ−ＸＸＩ’線に沿った断面図である。
Ｉ−ＸＸＩ’線に沿った断面図である。
【図３２】図３０に示した薄膜トランジスタ基板のＸＸ
ＩＩ−ＸＸＩＩ’線に沿った断面図である。
ＩＩ−ＸＸＩＩ’線に沿った断面図である。
【図３３】本発明の実施形態例によって製造する第１段
階での薄膜トランジスタ基板の配置図である。
階での薄膜トランジスタ基板の配置図である。
【図３４】図３３のＸＸＩＩＩＢ−ＸＸＩＩＩＢ’線に
沿った断面図である。
沿った断面図である。
【図３５】図３３のＸＸＩＩＩＣ−ＸＸＩＩＩＣ’線に
沿った断面図である。
沿った断面図である。
【図３６】図３３〜３５の次の段階での薄膜トランジス
タ基板の配置図である。
タ基板の配置図である。
【図３７】図３６のＸＸＩＶＢ−ＸＸＩＶＢ’線に沿っ
た断面図である。
た断面図である。
【図３８】図３６のＸＸＩＶＣ−ＸＸＩＶＣ’線に沿っ
た断面図である。
た断面図である。
【図３９】図３６〜３８の次の段階での薄膜トランジス
タ基板の配置図である。
タ基板の配置図である。
【図４０】図３６のＸＸＶＢ−ＸＸＶＢ’線に沿った断
面図である。
面図である。
【図４１】図３６のＸＸＶＣ−ＸＸＶＣ’線に沿った断
面図である。
面図である。
３ 薄膜トランジスタ ４ ゲート線ショートバー ５ データ線ショートバー ６ ショートバー連結部 ７ 接触孔 １０ 基板 ２２ ゲート線 ２４ ゲートパッド ２６ ゲート電極 ３０ ゲート絶縁膜 ３１ 接触孔 ４２、４７ 半導体層パターン ５５、５６、５７、５８ 接触層パターン ６３ 画素電極 ６２、７２ データ線 ６４、７４ データパッド ６５、７５ ソース電極 ６７、７７ ゲートパッドパターン ８４、８５ 開口部 １１０、１２０、１３０、１４０ パネル領域 １１１、１２１、１３１、１４１ 画面表示部 １１２、１２２、１３２、１４２ 周辺部
Claims (49)
- 【請求項１】絶縁基板上にゲート配線を形成する段階
と、 前記ゲート配線を覆うゲート絶縁膜パターン、ゲート絶
縁膜パターンの上の半導体層パターン及び接触層パター
ンを含む三重層を形成する段階と、 下部導電層及び上部導電層の二重層からなる導電体パタ
ーンを形成する段階と、 前記導電体パターンで覆われない接触層パターンを除去
する段階と、 保護膜を形成する段階と、 保護膜で覆われない導電体パターンの上部導電層を除去
する段階と、 を含む液晶表示装置用薄膜トランジスタ基板の製造方
法。 - 【請求項２】前記接触層パターンはシリサイドから形成
される、請求項１に記載の液晶表示装置用薄膜トランジ
スタ基板の製造方法。 - 【請求項３】前記接触層パターンは微細結晶化された珪
素からなる、請求項１に記載の液晶表示装置用薄膜トラ
ンジスタ基板の製造方法。 - 【請求項４】前記三重層を形成する段階において、ゲー
ト絶縁膜パターン、半導体層パターン及び接触層パター
ンを同一形態に形成する、請求項１に記載の液晶表示装
置用薄膜トランジスタ基板の製造方法。 - 【請求項５】前記三重層を形成する段階は、 ゲート絶縁膜及び半導体層を連続して積層する段階と、 シリサイドを形成可能な金属層を半導体層の上に積層
し、半導体層の上にシリサイドからなる接触層を形成す
る段階と、 前記金属層を除去する段階と、 前記接触層、前記半導体層及び前記ゲート絶縁膜をパタ
ーニングし、前記ゲート絶縁膜パターン、半導体層パタ
ーン及び接触層パターンを形成する段階と、 を含む請求項４に記載の液晶表示装置用薄膜トランジス
タ基板の製造方法。 - 【請求項６】前記三重層を形成する段階は、 ゲート絶縁膜及び半導体層を連続して積層する段階と、 前記半導体層及びゲート絶縁膜をパターニングし、前記
ゲート絶縁膜パターン及び半導体層パターンを形成する
段階と、 シリサイドを形成可能な金属層を前記半導体層パターン
上に積層し、半導体層パターンの上にシリサイドからな
る接触層パターンを形成する段階と、 前記金属層を除去する段階と、 を含む、請求項４に記載の液晶表示装置用薄膜トランジ
スタ基板の製造方法。 - 【請求項７】前記ゲート配線を、下部膜及び下部膜上の
上部膜から形成する、請求項６に記載の液晶表示装置用
薄膜トランジスタ基板の製造方法。 - 【請求項８】前記ゲート配線の下部膜をアルミニウムま
たはアルミニウム合金から形成し、上部膜をモリブデン
合金から形成し、前記金属層をクロムから形成する、請
求項７に記載の液晶表示装置用薄膜トランジスタ基板の
製造方法。 - 【請求項９】前記ゲート配線の下部膜をクロムから形成
し、上部膜をアルミニウムまたはアルミニウム合金から
形成し、前記金属層をモリブデン合金から形成する、請
求項７に記載の液晶表示装置用薄膜トランジスタ基板の
製造方法。 - 【請求項１０】前記三重層を形成する段階は、 ゲート絶縁膜及び半導体層を連続して積層する段階と、 ドーピングされたアモルファスシリコンからなる接触層
を前記半導体層の上に形成する段階と、 前記接触層を微細結晶化する段階と、 前記接触層、半導体層及びゲート絶縁膜をパターニング
し、前記ゲート絶縁膜パターン、半導体層パターン及び
接触層パターンを形成する段階と、 を含む、請求項４に記載の液晶表示装置用薄膜トランジ
スタ基板の製造方法。 - 【請求項１１】前記三重層を形成する段階において、前
記ゲート絶縁膜パターン、半導体層パターン及び接触層
パターンは互いに異なる形態に形成される、請求項１に
記載の液晶表示装置用薄膜トランジスタ基板の製造方
法。 - 【請求項１２】前記三重層を形成する段階は、 ゲート絶縁膜、半導体層、接触層を順に形成する段階
と、 前記接触層の上部に感光膜を塗布する段階と、 前記感光膜を露光して現像し、少なくとも第１部分と、
前記第１部分より厚い第２部分と、第２部分より厚い第
３部分とを有する感光膜パターンを形成する段階と、 前記第１部分の下に位置する前記接触層、半導体層及び
前記ゲート絶縁膜をエッチングし、前記ゲート絶縁膜パ
ターンを形成する段階と、 前記第２部分の下に位置する前記接触層及び半導体層を
エッチングし、前記接触層パターン及び半導体層パター
ンを形成する段階と、 を含む請求項１１に記載の液晶表示装置用薄膜トランジ
スタ基板の製造方法。 - 【請求項１３】前記感光膜パターンは前記第１ないし第
３部分にそれぞれ対応する第１ないし第３領域を有して
おり、前記第１ないし第３部分は、前記第１ないし第３
領域の透過率がそれぞれ異なる１つの光マスクを通じた
露光によって形成される、請求項１２に記載の液晶表示
装置用薄膜トランジスタ基板の製造方法。 - 【請求項１４】前記感光膜は陽性感光膜であり、前記第
２領域の透過率は第１領域より小さく第３領域より大き
い、請求項１３に記載の液晶表示装置用薄膜トランジス
タ基板の製造方法。 - 【請求項１５】前記光マスクはマスク基板と少なくとも
１つのマスク層とを有し、前記第２領域と第３領域との
透過率の差は、光透過率が互いに異なる物質から前記マ
スク層を形成することによって調節されている、請求項
１４に記載の液晶表示装置用薄膜トランジスタ基板の製
造方法。 - 【請求項１６】前記光マスクはマスク基板と少なくとも
１つのマスク層とを有し、前記第２領域と前記第３領域
との光透過率の差は、前記マスク層の厚さを変更するこ
とによって調節されている、請求項１４に記載の液晶表
示装置用薄膜トランジスタ基板の製造方法。 - 【請求項１７】前記光マスクには、露光に使用される露
光器の分解能以下の大きさを有するスリットまたは格子
形態の微細パターンが形成されている、請求項１４に記
載の液晶表示装置用薄膜トランジスタ基板の製造方法。 - 【請求項１８】前記光マスクは、第１ないし第３領域の
うちの少なくとも１つの領域を有する、少なくとも２つ
のマスク基板を含む、請求項１３に記載の液晶表示装置
用薄膜トランジスタ基板の製造方法。 - 【請求項１９】前記下部導電層は透明な導電物質からな
る、請求項１に記載の液晶表示装置用薄膜トランジスタ
基板の製造方法。 - 【請求項２０】前記ゲート配線は、ゲート線と、ゲート
線の一部であるゲート電極と、ゲート線の端に連結され
ていて外部からの走査信号の印加を受けるゲートパッド
とを含み、 前記導電体パターンは、データ配線及び画素電極を含
み、 前記三重層及び前記保護膜は、それぞれ前記ゲートパッ
ドを外部と電気的に連結する接触孔及び第１開口部をそ
れぞれ有している、請求項１に記載の液晶表示装置用薄
膜トランジスタ基板の製造方法。 - 【請求項２１】前記導電体パターンは、前記接触孔を通
して前記ゲートパッドと接触する補助ゲートパッドをさ
らに含み、 前記第１開口部は前記補助ゲートパッドの下部導電層を
露出させる、請求項２０に記載の液晶表示装置用薄膜ト
ランジスタ基板の製造方法。 - 【請求項２２】前記接触層パターンは互いに分離された
２つの部分を含み、 前記データ配線は、前記ゲート線と交差するデータ線
と、前記データ線と連結されていて前記接触層パターン
上に形成されているソース電極と、前記ソース電極の対
向側に位置する前記接触層パターン上に形成されていて
前記ソース電極と分離されているドレーン電極と、前記
データ線の端に連結されていて外部からの画像信号の印
加を受けるデータパッドとを含み、 前記画素電極は前記ドレーン電極と連結されており、 前記保護膜は、前記画素電極の下部導電層を露出させる
第２開口部と、前記データパッドの下部導電層を露出さ
せる第３開口部とを有している、 請求項２１に記載の液晶表示装置用薄膜トランジスタ基
板の製造方法。 - 【請求項２３】前記保護膜は、隣接する前記データ線間
の前記ゲート線の上部に位置するゲート絶縁膜を露出さ
せる第４開口部を有しており、 保護膜で覆われない半導体層パターンを除去する段階を
さらに含む、請求項２２に記載の液晶表示装置用薄膜ト
ランジスタ基板の製造方法。 - 【請求項２４】前記画素電極は、隣接するゲート線と重
畳しており、前記画素電極と前記ゲート線との間に介さ
れている半導体層パターンは孤立している、請求項２３
に記載の液晶表示装置用薄膜トランジスタ基板の製造方
法。 - 【請求項２５】基板の上にゲート線とゲート電極とゲー
トパッドとを含むゲート配線を形成する段階と、 前記ゲート配線の上にゲート絶縁膜、半導体層及び接触
層を順に積層する段階と、 前記接触層及び前記半導体層を前記ゲート絶縁膜と共に
エッチングし、前記ゲートパッドを露出させる接触孔を
有するゲート絶縁膜パターンと半導体層パターン及び接
触層パターンとを形成する段階と、 前記基板の上に下部導電層及び上部導電層からなる導電
体層を形成する段階と、 前記導電体層をパターニングし、データ線とソース電極
及びドレーン電極とデータパッドとを含むデータ配線
と、前記ドレーン電極と連結されている画素電極と、前
記接触孔を通して前記ゲートパッドと連結される補助ゲ
ートパッドとを形成する段階と、 露出された前記接触層をエッチングする段階と、 前記基板の上部に保護膜を積層する段階と、 前記保護膜をエッチングし、前記補助ゲートパッドと、
前記データパッドと、前記画素電極を露出させる第１な
いし第３開口部とを有する保護膜パターンを形成する段
階と、 前記保護膜で覆われない上部導電層を除去する段階と、
を含む液晶表示装置用薄膜トランジスタ基板の製造方
法。 - 【請求項２６】前記第３開口部を前記画素電極より大き
く形成し、前記第３開口部を通して露出された前記ゲー
ト絶縁膜パターンをエッチングする段階をさらに含む、
請求項２５に記載の液晶表示装置用薄膜トランジスタ基
板の製造方法。 - 【請求項２７】前記接触層をシリサイドまたは微細結晶
化された珪素またはアモルファスシリコンから形成す
る、請求項２５に記載の液晶表示装置用薄膜トランジス
タ基板の製造方法。 - 【請求項２８】前記ゲート絶縁膜パターン、前記半導体
層パターン及び前記接触層パターンを、互いに異なる形
態に形成する、請求項２５に記載の液晶表示装置用薄膜
トランジスタ基板の製造方法。 - 【請求項２９】前記ゲート絶縁膜パターン、半導体層パ
ターン、接触層パターンを形成する段階は、 前記接触層の上部に感光膜を塗布する段階と、 前記感光膜を露光して現像し、少なくとも第１部分と、
前記第１部分より厚い第２部分と、前記第２部分より厚
い第３部分とを有する感光膜パターンを形成する段階
と、 前記第１部分の下の前記接触層、半導体層及びゲート絶
縁膜をエッチングしてゲート絶縁膜パターンを形成する
段階と、 前記第２部分の下の前記接触層及び半導体層をエッチン
グし、前記接触層パターン及び半導体層パターンを形成
する段階と、 を含む請求項２８に記載の液晶表示装置用薄膜トランジ
スタ基板の製造方法。 - 【請求項３０】前記感光膜パターンは前記第１ないし第
３部分にそれぞれ対応する第１ないし第３領域を有して
おり、第１ないし第３部分は前記第１ないし第３領域で
の光透過率が異なる光マスクを通した露光によって形成
される、請求項２８に記載の液晶表示装置用薄膜トラン
ジスタ基板の製造方法。 - 【請求項３１】前記光マスクはマスク基板と少なくとも
１つのマスク層とを有し、前記第２領域と前記第３領域
との光透過率の差は、前記マスク層を光透過率が互いに
異なる物質から形成することによって調節されている、
請求項３０に記載の液晶表示装置用薄膜トランジスタ基
板の製造方法。 - 【請求項３２】前記光マスクはマスク基板と少なくとも
１つのマスク層とを有し、前記第２領域と前記第３領域
との光透過率の差は前記マスク層の厚さを変更すること
によって調節されている、請求項３０に記載の液晶表示
装置用薄膜トランジスタ基板の製造方法。 - 【請求項３３】前記光マスクには露光に使用される露光
器の分解能以下の大きさを有するスリットまたは格子形
態の微細パターンが形成されている、請求項３０に記載
の液晶表示装置用薄膜トランジスタ基板の製造方法。 - 【請求項３４】前記光マスクは前記第１ないし第３領域
のうち少なくとも１つの領域を有するマスクを少なくと
も２つ含む、請求項３０に記載の液晶表示装置用薄膜ト
ランジスタ基板の製造方法。 - 【請求項３５】前記第１及び第２部分は前記接触孔及び
前記半導体層パターンの上部に形成される、請求項２９
に記載の液晶表示装置用薄膜トランジスタ基板の製造方
法。 - 【請求項３６】前記ゲート絶縁膜パターン、半導体層パ
ターン及び接触層パターンを形成する段階は、 前記接触層の上部に感光膜を塗布する段階と、 前記感光膜を露光して現像し、少なくとも第１部分と、
前記第１部分より厚い第２部分と、前記第２部分より厚
い第３部分とを有する感光膜パターンを形成する段階
と、 前記第１部分の下の前記接触層、前記半導体層及び前記
ゲート絶縁膜をエッチングする段階と、 アッシング（ashing）工程を通して前記第２部分の前記
感光膜パターンを除去する段階と、 前記第３部分の前記感光膜パターンをエッチングマスク
として利用し、前記接触層及び前記半導体層をエッチン
グする段階と、 を含む請求項２８に記載の液晶表示装置用薄膜トランジ
スタ基板の製造方法。 - 【請求項３７】ゲート線とゲート電極とゲートパッドと
を含むゲート配線を基板上に形成する段階と、 前記ゲート配線の上にゲート絶縁膜パターンを形成する
段階と、 前記ゲート絶縁膜パターン上に半導体層パターンを形成
する段階と、 前記半導体層パターン上に接触層パターンを形成する段
階と、 データ線とソース電極とドレーン電極とデータパッドと
を含むデータ配線を形成する段階と、 保護膜パターンを形成する段階と、 前記ドレーン電極と連結される画素電極を形成する段階
とを含み、 部分に応じて厚さが異なる１つの感光膜パターンを用い
て前記接触層パターン及び前記半導体層パターンと共に
エッチングし、前記ゲート絶縁膜パターンを形成する液
晶表示装置用薄膜トランジスタ基板の製造方法。 - 【請求項３８】前記感光膜パターンは、第１部分と、前
記第１部分より厚い第２部分と、前記第１部分より厚く
前記第２部分より薄い第３部分とを含む、請求項３７に
記載の液晶表示装置用薄膜トランジスタ基板の製造方
法。 - 【請求項３９】前記感光膜パターンは光マスクを用いた
露光工程によって形成され、 前記光マスクは、前記第１部分に対応する第１領域と、
前記第２部分に対応する第２領域と、前記第３部分に対
応する第３領域とを含み、 前記第１ないし第３領域の光透過率は互いに異なる、請
求項３８に記載の液晶表示装置用薄膜トランジスタ基板
の製造方法。 - 【請求項４０】前記感光膜パターンは陽性感光膜からな
り、前記第３領域の光透過率は、第１領域より小さく第
２領域より大きい、請求項３９に記載の液晶表示装置用
薄膜トランジスタ基板の製造方法。 - 【請求項４１】前記光マスクは、マスク基板と少なくと
も１つのマスク層とを有し、 前記第１領域と前記第３領域との光透過率の差は、前記
マスク層を光透過率が互いに異なる物質から形成するこ
とによって調節されている、請求項４０に記載の液晶表
示装置用薄膜トランジスタ基板の製造方法。 - 【請求項４２】前記光マスクはマスク基板と少なくとも
１つのマスク層とを有し、 前記第１領域と前記第３領域との光透過率の差は、前記
マスク層の厚さを変更することによって調節されてい
る、請求項４０に記載の液晶表示装置用薄膜トランジス
タ基板の製造方法。 - 【請求項４３】前記光マスクには露光に使用される露光
器光源の分解能以下の大きさを有するスリットまたは格
子形態の微細パターンが形成されている、請求項４０に
記載の液晶表示装置用薄膜トランジスタ基板の製造方
法。 - 【請求項４４】ゲート線とゲート電極とゲートパッドと
を含むゲート配線と共通電極線及び共通電極を含む共通
電極配線とを、基板上に形成する段階と、 前記ゲート配線及び共通電極配線の上にゲート絶縁膜、
半導体層及び接触層を連続して蒸着する段階と、 前記接触層の上に感光膜を塗布する段階と、 前記感光膜を露光及び現像して部分に応じて厚さが異な
る感光膜パターンを形成する段階と、 前記感光膜パターンを利用して前記接触層及びその下部
の前記半導体層をパターニングし、一次接触層パターン
及び半導体層パターンを形成すると共に前記ゲートパッ
ドを露出させる接触孔を形成する段階と、 導電体層を積層する段階と、 前記導電体層及び導電体層の下部の前記一次接触層パタ
ーンを写真エッチングし、データ線、ソース電極、ドレ
ーン電極、画素電極及びデータパッドを含むデータ配線
とデータ配線の下部の二次接触層パターンとを形成する
段階と、 保護絶縁膜を積層する段階と、 前記保護絶縁膜をパターニングし、前記ゲートパッド及
び前記データパッドを露出させる段階と、 を含む液晶表示装置用薄膜トランジスタ基板の製造方
法。 - 【請求項４５】絶縁基板と、 前記基板の上に形成されているゲート線と、前記ゲート
線と連結されているゲート電極と、前記ゲート線の端に
連結されているゲートパッドとを含むゲート配線と、 前記ゲート配線を覆っていて前記ゲートパッドを露出さ
せる接触孔を有しているゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されている半導体層と、 前記半導体層の上に上部層及び下部層の二重層から形成
されていて前記ゲート線と交差するデータ線と、前記ゲ
ート電極に隣接するソース電極と、前記データ線の一端
に連結されていて主に前記下部層からなるデータパッド
と、前記データ線及びソース電極と分離されていて前記
ゲート電極に対して前記ソース電極の反対側に位置する
ドレーン電極とを含むデータ配線と、 前記接触孔を通して前記ゲートパッドを覆い、主に前記
下部層からなる補助ゲートパッドと、 前記ドレーン電極と連結されており、主に前記下部層か
らなる画素電極と、 前記データ配線、半導体層、ゲート絶縁膜及び基板の上
に形成されており、前記画素電極を露出させる第１開口
部と、隣接する前記データ線の間のゲート絶縁膜を露出
させる第２開口部と、前記補助ゲートパッドを露出させ
る第３開口部と、前記データパッドを露出させる第４開
口部とを有している保護膜とを含み、 前記上部層は前記下部層と前記保護膜との間にのみ形成
されており、隣接した２つの前記データ線の下部の前記
半導体層は互いに分離されている液晶表示装置用薄膜ト
ランジスタ基板。 - 【請求項４６】前記半導体層の境界は前記ゲート絶縁膜
と前記保護膜とが重畳する部分と一致する、請求項４５
に記載の液晶表示装置用薄膜トランジスタ基板。 - 【請求項４７】前記下部層は透明な導電物質からなる、
請求項４６に記載の液晶表示装置用薄膜トランジスタ基
板。 - 【請求項４８】前記半導体層と前記下部層との間に形成
されており、前記半導体層と前記下部層との間の接触抵
抗を減少させるために、シリサイドまたは微細結晶化さ
れてドーピングされたアモルファスシリコンからなる接
触層をさらに含む、請求項４７に記載の液晶表示装置用
薄膜トランジスタ基板。 - 【請求項４９】前記接触層の境界は前記半導体層と前記
データ配線とが重畳する部分と一致する、請求項４８に
記載の液晶表示装置用薄膜トランジスタ基板。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980054583A KR100315914B1 (ko) | 1998-12-12 | 1998-12-12 | 4장의마스크를이용한액정표시장치용박막트랜지스터기판의제조방법및액정표시장치용박막트랜지스터기판 |
| KR1998P54583 | 1998-12-12 | ||
| KR10-1998-0063913A KR100333978B1 (ko) | 1998-12-28 | 1998-12-28 | 액정표시장치용박막트랜지스터기판의제조방법 |
| KR1998P63913 | 1998-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000180898A true JP2000180898A (ja) | 2000-06-30 |
| JP4801828B2 JP4801828B2 (ja) | 2011-10-26 |
Family
ID=26634431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35368099A Expired - Lifetime JP4801828B2 (ja) | 1998-12-12 | 1999-12-13 | 液晶表示装置用薄膜トランジスタ基板の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6531392B2 (ja) |
| JP (1) | JP4801828B2 (ja) |
| CN (1) | CN1165970C (ja) |
| TW (1) | TW413949B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246607A (ja) * | 2001-02-05 | 2002-08-30 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板及びその製造方法 |
| JP2004038176A (ja) * | 2002-07-05 | 2004-02-05 | Samsung Electronics Co Ltd | 電界発光パネルとこれを有する電界発光装置 |
| US6950165B2 (en) * | 2002-03-29 | 2005-09-27 | Nec Lcd Technologies, Ltd. | In-plane switching mode liquid crystal display device |
| KR100750872B1 (ko) * | 2001-01-18 | 2007-08-22 | 엘지.필립스 엘시디 주식회사 | 액정표장치용 어레이기판과 그 제조방법 |
| KR100766494B1 (ko) * | 2001-03-02 | 2007-10-15 | 삼성전자주식회사 | 다결정 실리콘 박막 트랜지스터 액정표시장치 및 그 제조방법 |
| JP2007304554A (ja) * | 2006-05-12 | 2007-11-22 | Lg Phillips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| KR100920483B1 (ko) * | 2007-07-20 | 2009-10-08 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 및 그 제조방법 |
Families Citing this family (95)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1139837C (zh) * | 1998-10-01 | 2004-02-25 | 三星电子株式会社 | 液晶显示器用薄膜晶体管阵列基板及其制造方法 |
| TW413844B (en) | 1998-11-26 | 2000-12-01 | Samsung Electronics Co Ltd | Manufacturing methods of thin film transistor array panels for liquid crystal displays and photolithography method of thin films |
| US6524876B1 (en) * | 1999-04-08 | 2003-02-25 | Samsung Electronics Co., Ltd. | Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same |
| US6759281B1 (en) * | 1999-04-26 | 2004-07-06 | Samsung Electronics Co., Ltd. | Method of making a display switch having a contact hole through a passivation layer and a color filter |
| US6885064B2 (en) * | 2000-01-07 | 2005-04-26 | Samsung Electronics Co., Ltd. | Contact structure of wiring and a method for manufacturing the same |
| JP4118484B2 (ja) | 2000-03-06 | 2008-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2001257350A (ja) * | 2000-03-08 | 2001-09-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4700160B2 (ja) | 2000-03-13 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4118485B2 (ja) * | 2000-03-13 | 2008-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6838696B2 (en) * | 2000-03-15 | 2005-01-04 | Advanced Display Inc. | Liquid crystal display |
| JP4683688B2 (ja) | 2000-03-16 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| JP4393662B2 (ja) | 2000-03-17 | 2010-01-06 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| US6900084B1 (en) | 2000-05-09 | 2005-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a display device |
| KR100751185B1 (ko) * | 2000-08-08 | 2007-08-22 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
| JP4342711B2 (ja) * | 2000-09-20 | 2009-10-14 | 株式会社日立製作所 | 液晶表示装置の製造方法 |
| KR100759965B1 (ko) * | 2000-10-27 | 2007-09-18 | 삼성전자주식회사 | 액정 표시 장치 |
| US6620655B2 (en) * | 2000-11-01 | 2003-09-16 | Lg.Phillips Lcd Co., Ltd. | Array substrate for transflective LCD device and method of fabricating the same |
| TW466773B (en) * | 2000-12-15 | 2001-12-01 | Acer Display Tech Inc | Manufacturing method of thin film transistor liquid crystal display |
| KR20020052562A (ko) * | 2000-12-26 | 2002-07-04 | 구본준, 론 위라하디락사 | 횡전계방식 액정표시장치 및 그 제조방법 |
| KR100606963B1 (ko) * | 2000-12-27 | 2006-08-01 | 엘지.필립스 엘시디 주식회사 | 액정 디스플레이 패널 및 그의 제조방법 |
| KR100777596B1 (ko) * | 2000-12-30 | 2007-11-16 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| US7071037B2 (en) * | 2001-03-06 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR100799464B1 (ko) * | 2001-03-21 | 2008-02-01 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| US6888586B2 (en) * | 2001-06-05 | 2005-05-03 | Lg. Philips Lcd Co., Ltd. | Array substrate for liquid crystal display and method for fabricating the same |
| KR100813019B1 (ko) * | 2001-10-19 | 2008-03-13 | 삼성전자주식회사 | 표시기판 및 이를 갖는 액정표시장치 |
| KR100829785B1 (ko) * | 2001-12-11 | 2008-05-16 | 엘지디스플레이 주식회사 | 횡전계형 액정표시장치 |
| JP4302347B2 (ja) * | 2001-12-18 | 2009-07-22 | シャープ株式会社 | 薄膜トランジスタ基板及びその製造方法 |
| US6885028B2 (en) * | 2002-03-25 | 2005-04-26 | Sharp Kabushiki Kaisha | Transistor array and active-matrix substrate |
| TWI270919B (en) * | 2002-04-15 | 2007-01-11 | Semiconductor Energy Lab | Display device and method of fabricating the same |
| TW535296B (en) * | 2002-05-31 | 2003-06-01 | Chunghwa Picture Tubes Ltd | Method for producing thin film transistor |
| KR20030094452A (ko) * | 2002-06-04 | 2003-12-12 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 어레이 기판 |
| CN1267780C (zh) | 2002-11-11 | 2006-08-02 | Lg.飞利浦Lcd有限公司 | 用于液晶显示器的阵列基板及其制造方法 |
| US20040197964A1 (en) * | 2003-04-01 | 2004-10-07 | Yu-Chou Lee | Method for fabricating thin film transistor for liquid crystal display device |
| KR100560401B1 (ko) * | 2003-11-04 | 2006-03-14 | 엘지.필립스 엘시디 주식회사 | 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 |
| US6972819B2 (en) * | 2003-04-17 | 2005-12-06 | Hannstar Display Corporation | Method of manufacturing IPS-LCD using 4-mask process |
| TWI225705B (en) * | 2003-05-02 | 2004-12-21 | Toppoly Optoelectronics Corp | Electrostatic discharge protection device and manufacturing method thereof |
| JP4103830B2 (ja) * | 2003-05-16 | 2008-06-18 | セイコーエプソン株式会社 | パターンの形成方法及びパターン形成装置、デバイスの製造方法、アクティブマトリクス基板の製造方法 |
| JP2005012179A (ja) | 2003-05-16 | 2005-01-13 | Seiko Epson Corp | 薄膜パターン形成方法、デバイスとその製造方法及び電気光学装置並びに電子機器、アクティブマトリクス基板の製造方法 |
| TW586223B (en) * | 2003-06-26 | 2004-05-01 | Au Optronics Corp | Thin film transistor array panel and fabricating method thereof |
| AU2003255127A1 (en) * | 2003-08-21 | 2005-03-10 | Quanta Display Inc. | Thin film transistor array substrate and its manufacturing method |
| US7760317B2 (en) * | 2003-10-14 | 2010-07-20 | Lg Display Co., Ltd. | Thin film transistor array substrate and fabricating method thereof, liquid crystal display using the same and fabricating method thereof, and method of inspecting liquid crystal display |
| KR100558714B1 (ko) * | 2003-10-14 | 2006-03-10 | 엘지.필립스 엘시디 주식회사 | 액정표시패널 및 그 제조 방법 |
| KR100556701B1 (ko) * | 2003-10-14 | 2006-03-07 | 엘지.필립스 엘시디 주식회사 | 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 |
| KR100560399B1 (ko) * | 2003-11-04 | 2006-03-14 | 엘지.필립스 엘시디 주식회사 | 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 |
| TWI234043B (en) * | 2003-11-26 | 2005-06-11 | Hannstar Display Corp | Method of manufacturing liquid crystal display |
| EP1566838A3 (en) * | 2004-02-20 | 2010-09-01 | LG Electronics, Inc. | Organic electro-luminescence display device and fabricating method thereof |
| KR101087398B1 (ko) * | 2004-06-30 | 2011-11-25 | 엘지디스플레이 주식회사 | 액정표시장치의 패드 구조 및 그 제조방법 |
| CN1296762C (zh) * | 2004-07-22 | 2007-01-24 | 友达光电股份有限公司 | 显示面板及其制造方法 |
| KR101074389B1 (ko) | 2004-11-05 | 2011-10-17 | 엘지디스플레이 주식회사 | 박막 식각 방법 및 이를 이용한 액정표시장치의 제조방법 |
| US7033870B1 (en) * | 2004-11-29 | 2006-04-25 | International Business Machines Corporation | Semiconductor transistors with reduced gate-source/drain capacitances |
| KR101085132B1 (ko) * | 2004-12-24 | 2011-11-18 | 엘지디스플레이 주식회사 | 수평 전계 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101107245B1 (ko) * | 2004-12-24 | 2012-01-25 | 엘지디스플레이 주식회사 | 수평 전계 박막 트랜지스터 기판 및 그 제조 방법 |
| KR100726090B1 (ko) * | 2004-12-30 | 2007-06-08 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| KR100654569B1 (ko) * | 2004-12-30 | 2006-12-05 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| KR101167304B1 (ko) * | 2004-12-31 | 2012-07-19 | 엘지디스플레이 주식회사 | 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조 방법 |
| KR101107251B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 폴리 박막 트랜지스터 기판 및 그 제조 방법 |
| CN100371814C (zh) * | 2005-01-26 | 2008-02-27 | 广辉电子股份有限公司 | 薄膜晶体管液晶显示器的像素电极接触点的制造方法 |
| KR101085451B1 (ko) * | 2005-02-11 | 2011-11-21 | 삼성전자주식회사 | 표시장치용 박막트랜지스터 기판과 그 제조방법 |
| JP4805587B2 (ja) * | 2005-02-24 | 2011-11-02 | エーユー オプトロニクス コーポレイション | 液晶表示装置とその製造方法 |
| TWI268615B (en) | 2005-04-08 | 2006-12-11 | Au Optronics Corp | Methods for fabricating array substrate and thin film transistor array substrate |
| CN100399134C (zh) * | 2005-04-22 | 2008-07-02 | 友达光电股份有限公司 | 阵列基板与薄膜晶体管阵列面板的制造方法 |
| TWI261360B (en) * | 2005-08-17 | 2006-09-01 | Au Optronics Corp | A method of manufacturing a thin film transistor matrix substrate |
| KR100643404B1 (ko) * | 2005-09-22 | 2006-11-10 | 삼성전자주식회사 | 디스플레이장치 및 그 제조방법 |
| JP5234301B2 (ja) * | 2005-10-03 | 2013-07-10 | Ｎｌｔテクノロジー株式会社 | 薄膜トランジスタ、薄膜トランジスタアレイ基板、液晶表示装置およびそれらの製造方法 |
| KR101209057B1 (ko) | 2005-10-28 | 2012-12-06 | 삼성디스플레이 주식회사 | 표시 장치 및 그의 제조 방법 |
| KR101222952B1 (ko) * | 2005-11-18 | 2013-01-17 | 엘지디스플레이 주식회사 | Ｔｆｔ 어레이 기판 및 그 제조방법 |
| CN100444007C (zh) * | 2005-12-29 | 2008-12-17 | 友达光电股份有限公司 | 薄膜晶体管矩阵基板制造方法 |
| KR101226661B1 (ko) * | 2006-01-26 | 2013-01-25 | 삼성디스플레이 주식회사 | 표시 기판의 제조 방법 |
| US7952099B2 (en) * | 2006-04-21 | 2011-05-31 | Beijing Boe Optoelectronics Technology Co., Ltd. | Thin film transistor liquid crystal display array substrate |
| KR101226594B1 (ko) * | 2006-05-15 | 2013-01-28 | 삼성디스플레이 주식회사 | 어레이 기판의 제조방법 및 이를 이용한 표시패널의제조방법 |
| CN100483232C (zh) * | 2006-05-23 | 2009-04-29 | 北京京东方光电科技有限公司 | 一种tft lcd阵列基板结构及其制造方法 |
| JP4187757B2 (ja) * | 2006-06-22 | 2008-11-26 | 日東電工株式会社 | 配線回路基板 |
| US7633101B2 (en) * | 2006-07-11 | 2009-12-15 | Dsm Solutions, Inc. | Oxide isolated metal silicon-gate JFET |
| US8592262B2 (en) * | 2006-11-16 | 2013-11-26 | Au Optronics Corporation | Residue isolation process in TFT LCD fabrication |
| KR100978264B1 (ko) | 2006-12-26 | 2010-08-26 | 엘지디스플레이 주식회사 | 반사투과형 액정표시장치 및 그 제조방법 |
| KR101393636B1 (ko) * | 2007-07-24 | 2014-05-09 | 삼성디스플레이 주식회사 | 유기 박막 트랜지스터 표시판 및 그 제조방법 |
| KR101473839B1 (ko) * | 2007-10-17 | 2014-12-18 | 엘지디스플레이 주식회사 | 횡전계방식 액정표시장치 및 그 제조방법 |
| TWI360886B (en) * | 2007-10-30 | 2012-03-21 | Chunghwa Picture Tubes Ltd | A method for manufacturing a flat panel display |
| CN101504499B (zh) * | 2008-02-04 | 2011-08-31 | 北京京东方光电科技有限公司 | Tft-lcd的数据线引线区的结构及其制作方法 |
| TWI339410B (en) * | 2008-07-09 | 2011-03-21 | Au Optronics Corp | Mask and fabricating method of a polysilicon layer using the same |
| KR101682078B1 (ko) * | 2010-07-30 | 2016-12-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판의 제조 방법 |
| CN102097370B (zh) * | 2010-12-10 | 2013-06-05 | 华映视讯（吴江）有限公司 | 精密图案的制程方法 |
| KR101782872B1 (ko) * | 2010-12-15 | 2017-09-29 | 삼성디스플레이 주식회사 | 표시 기판 및 이의 제조 방법 |
| CN102096534A (zh) * | 2010-12-31 | 2011-06-15 | 晟光科技股份有限公司 | 一种电容触摸屏电极制作方法 |
| KR101960796B1 (ko) * | 2012-03-08 | 2019-07-16 | 삼성디스플레이 주식회사 | 박막 트랜지스터의 제조 방법, 표시 기판의 제조 방법 및 표시 기판 |
| US9140614B2 (en) * | 2012-11-12 | 2015-09-22 | Paul Lecat | Conductive cloth sensor |
| CN103022031B (zh) * | 2012-11-21 | 2015-03-04 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
| CN103325840B (zh) * | 2013-04-15 | 2016-05-18 | 北京大学深圳研究生院 | 薄膜晶体管及其制作方法 |
| TWI676279B (zh) * | 2013-10-04 | 2019-11-01 | 新力股份有限公司 | 半導體裝置及固體攝像元件 |
| CN103676377B (zh) * | 2013-12-10 | 2016-02-10 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示装置 |
| TWI551926B (zh) * | 2014-01-27 | 2016-10-01 | 友達光電股份有限公司 | 畫素結構 |
| CN103839950B (zh) * | 2014-02-12 | 2017-04-19 | 南京中电熊猫液晶显示科技有限公司 | Tft‑lcd阵列基板及其制造方法 |
| US9753590B2 (en) * | 2014-06-13 | 2017-09-05 | Lg Display Co., Ltd. | Display device integrated with touch screen panel and method of fabricating the same |
| JP6667215B2 (ja) * | 2014-07-24 | 2020-03-18 | キヤノン株式会社 | Ｘ線遮蔽格子、構造体、トールボット干渉計、ｘ線遮蔽格子の製造方法 |
| CN111524859B (zh) * | 2020-04-23 | 2022-04-26 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板及其制造方法、显示装置 |
Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61141478A (ja) * | 1984-12-14 | 1986-06-28 | 株式会社東芝 | アクテイブマトリツクス型表示装置用表示電極アレイとその製造方法 |
| JPS62285464A (ja) * | 1986-06-03 | 1987-12-11 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| JPH0359540A (ja) * | 1989-07-28 | 1991-03-14 | Hitachi Ltd | 液晶表示装置の製造方法 |
| JPH03122620A (ja) * | 1989-10-05 | 1991-05-24 | Sharp Corp | 表示電極基板 |
| JPH0643487A (ja) * | 1992-07-24 | 1994-02-18 | Fujitsu Ltd | 液晶表示装置及びその製造方法 |
| JPH06194688A (ja) * | 1992-10-09 | 1994-07-15 | Fujitsu Ltd | 薄膜トランジスタマトリクス装置及びその製造方法 |
| JPH06317814A (ja) * | 1993-03-12 | 1994-11-15 | Toshiba Corp | 液晶表示装置 |
| JPH07162006A (ja) * | 1993-12-09 | 1995-06-23 | Hitachi Ltd | 薄膜半導体装置及びその製造方法 |
| JPH0850308A (ja) * | 1994-06-03 | 1996-02-20 | Furontetsuku:Kk | 電気光学素子の製造方法 |
| JPH08262493A (ja) * | 1995-03-27 | 1996-10-11 | Toshiba Corp | 液晶表示装置およびその製造方法 |
| JPH09107106A (ja) * | 1995-10-12 | 1997-04-22 | Toshiba Corp | 薄膜トランジスタ |
| JPH09120083A (ja) * | 1995-08-19 | 1997-05-06 | Lg Electron Inc | 液晶表示装置および液晶表示装置の製造方法 |
| JPH09127707A (ja) * | 1995-10-30 | 1997-05-16 | Casio Comput Co Ltd | レジストパターンの形成方法 |
| JPH10163174A (ja) * | 1996-11-29 | 1998-06-19 | Sharp Corp | 薄膜のパターニング方法 |
| JPH10313118A (ja) * | 1997-05-13 | 1998-11-24 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4231811A (en) * | 1979-09-13 | 1980-11-04 | Intel Corporation | Variable thickness self-aligned photoresist process |
| JPS57121226A (en) | 1981-01-21 | 1982-07-28 | Hitachi Ltd | Photo mask |
| JPS61181130A (ja) | 1985-02-06 | 1986-08-13 | Fujitsu Ltd | パタ−ン形成方法 |
| NL194848C (nl) * | 1992-06-01 | 2003-04-03 | Samsung Electronics Co Ltd | Vloeibaar-kristalindicatorinrichting. |
| KR950010858B1 (ko) * | 1992-10-20 | 1995-09-25 | 현대전자산업주식회사 | 반도체 소자의 금속콘택 형성방법 |
| US5821622A (en) * | 1993-03-12 | 1998-10-13 | Kabushiki Kaisha Toshiba | Liquid crystal display device |
| JPH07199150A (ja) * | 1993-12-28 | 1995-08-04 | Canon Inc | 液晶表示装置 |
| JPH0926603A (ja) * | 1995-05-08 | 1997-01-28 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US5835177A (en) * | 1995-10-05 | 1998-11-10 | Kabushiki Kaisha Toshiba | Array substrate with bus lines takeout/terminal sections having multiple conductive layers |
| KR0171980B1 (ko) | 1995-11-20 | 1999-03-20 | 김주용 | 액정 표시 소자의 제조방법 |
| US5618643A (en) | 1995-12-15 | 1997-04-08 | Intel Corporation | Embedded phase shifting mask with improved relative attenuated film transmission |
| US5895266A (en) * | 1996-02-26 | 1999-04-20 | Applied Materials, Inc. | Titanium nitride barrier layers |
| US5986729A (en) * | 1996-07-10 | 1999-11-16 | Matsushita Electric Industrial Co., Ltd. | Liquid crystal display device and method of manufacturing the same |
| TWI236556B (en) * | 1996-10-16 | 2005-07-21 | Seiko Epson Corp | Substrate for a liquid crystal equipment, liquid crystal equipment and projection type display equipment |
| JP3513371B2 (ja) * | 1996-10-18 | 2004-03-31 | キヤノン株式会社 | マトリクス基板と液晶装置とこれらを用いた表示装置 |
| US6133977A (en) * | 1997-10-21 | 2000-10-17 | Samsung Electronics Co., Ltd. | Liquid crystal displays having common electrode overlap with one or more data lines |
| US6372535B1 (en) * | 1998-02-02 | 2002-04-16 | Samsung Electronics Co., Ltd. | Manufacturing method of a thin film transistor |
| TW413844B (en) * | 1998-11-26 | 2000-12-01 | Samsung Electronics Co Ltd | Manufacturing methods of thin film transistor array panels for liquid crystal displays and photolithography method of thin films |
| US6287899B1 (en) * | 1998-12-31 | 2001-09-11 | Samsung Electronics Co., Ltd. | Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same |
| US6258715B1 (en) * | 1999-01-11 | 2001-07-10 | Taiwan Semiconductor Manufacturing Company | Process for low-k dielectric with dummy plugs |
| US6403980B1 (en) * | 1999-11-05 | 2002-06-11 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for liquid crystal display |
-
1999
- 1999-05-26 TW TW088108643A patent/TW413949B/zh not_active IP Right Cessation
- 1999-10-15 US US09/418,476 patent/US6531392B2/en not_active Expired - Lifetime
- 1999-11-18 CN CNB991248171A patent/CN1165970C/zh not_active Expired - Lifetime
- 1999-12-13 JP JP35368099A patent/JP4801828B2/ja not_active Expired - Lifetime
-
2002
- 2002-11-06 US US10/288,440 patent/US6649934B2/en not_active Expired - Lifetime
Patent Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61141478A (ja) * | 1984-12-14 | 1986-06-28 | 株式会社東芝 | アクテイブマトリツクス型表示装置用表示電極アレイとその製造方法 |
| JPS62285464A (ja) * | 1986-06-03 | 1987-12-11 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| JPH0359540A (ja) * | 1989-07-28 | 1991-03-14 | Hitachi Ltd | 液晶表示装置の製造方法 |
| JPH03122620A (ja) * | 1989-10-05 | 1991-05-24 | Sharp Corp | 表示電極基板 |
| JPH0643487A (ja) * | 1992-07-24 | 1994-02-18 | Fujitsu Ltd | 液晶表示装置及びその製造方法 |
| JPH06194688A (ja) * | 1992-10-09 | 1994-07-15 | Fujitsu Ltd | 薄膜トランジスタマトリクス装置及びその製造方法 |
| JPH06317814A (ja) * | 1993-03-12 | 1994-11-15 | Toshiba Corp | 液晶表示装置 |
| JPH07162006A (ja) * | 1993-12-09 | 1995-06-23 | Hitachi Ltd | 薄膜半導体装置及びその製造方法 |
| JPH0850308A (ja) * | 1994-06-03 | 1996-02-20 | Furontetsuku:Kk | 電気光学素子の製造方法 |
| JPH08262493A (ja) * | 1995-03-27 | 1996-10-11 | Toshiba Corp | 液晶表示装置およびその製造方法 |
| JPH09120083A (ja) * | 1995-08-19 | 1997-05-06 | Lg Electron Inc | 液晶表示装置および液晶表示装置の製造方法 |
| JPH09107106A (ja) * | 1995-10-12 | 1997-04-22 | Toshiba Corp | 薄膜トランジスタ |
| JPH09127707A (ja) * | 1995-10-30 | 1997-05-16 | Casio Comput Co Ltd | レジストパターンの形成方法 |
| JPH10163174A (ja) * | 1996-11-29 | 1998-06-19 | Sharp Corp | 薄膜のパターニング方法 |
| JPH10313118A (ja) * | 1997-05-13 | 1998-11-24 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100750872B1 (ko) * | 2001-01-18 | 2007-08-22 | 엘지.필립스 엘시디 주식회사 | 액정표장치용 어레이기판과 그 제조방법 |
| US7995182B2 (en) | 2001-01-18 | 2011-08-09 | Lg Display Co., Ltd. | Array substrate for a liquid crystal display device and method of manufacturing the same |
| JP2002246607A (ja) * | 2001-02-05 | 2002-08-30 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板及びその製造方法 |
| KR100766494B1 (ko) * | 2001-03-02 | 2007-10-15 | 삼성전자주식회사 | 다결정 실리콘 박막 트랜지스터 액정표시장치 및 그 제조방법 |
| US6950165B2 (en) * | 2002-03-29 | 2005-09-27 | Nec Lcd Technologies, Ltd. | In-plane switching mode liquid crystal display device |
| JP4554899B2 (ja) * | 2002-07-05 | 2010-09-29 | 三星電子株式会社 | 電界発光パネルとこれを有する電界発光装置 |
| JP2004038176A (ja) * | 2002-07-05 | 2004-02-05 | Samsung Electronics Co Ltd | 電界発光パネルとこれを有する電界発光装置 |
| JP4680879B2 (ja) * | 2006-05-12 | 2011-05-11 | エルジー ディスプレイ カンパニー リミテッド | 液晶表示装置及びその製造方法 |
| US7876390B2 (en) | 2006-05-12 | 2011-01-25 | Lg Display Co., Ltd. | Liquid crystal display fabrication method |
| JP2007304554A (ja) * | 2006-05-12 | 2007-11-22 | Lg Phillips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| US8325317B2 (en) | 2006-05-12 | 2012-12-04 | Lg Display Co., Ltd. | Liquid crystal display fabrication method |
| KR100920483B1 (ko) * | 2007-07-20 | 2009-10-08 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 및 그 제조방법 |
| JP2011170387A (ja) * | 2007-07-20 | 2011-09-01 | Lg Display Co Ltd | 液晶表示装置用アレイ基板及びその製造方法 |
| US8045078B2 (en) | 2007-07-20 | 2011-10-25 | Lg Display Co., Ltd. | Array substrate for liquid crystal display device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1165970C (zh) | 2004-09-08 |
| JP4801828B2 (ja) | 2011-10-26 |
| CN1257304A (zh) | 2000-06-21 |
| US6531392B2 (en) | 2003-03-11 |
| US20030090604A1 (en) | 2003-05-15 |
| TW413949B (en) | 2000-12-01 |
| US20020130324A1 (en) | 2002-09-19 |
| US6649934B2 (en) | 2003-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4801828B2 (ja) | 液晶表示装置用薄膜トランジスタ基板の製造方法 | |
| JP4761600B2 (ja) | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 | |
| JP4624161B2 (ja) | 薄膜トランジスター基板及びその製造方法 | |
| JP4883878B2 (ja) | 配線の接触構造及びその製造方法とこれを含む薄膜トランジスタ基板及びその製造方法 | |
| JP4373789B2 (ja) | 配線構造とこれを利用する薄膜トランジスタ基板及びその製造方法 | |
| JP2000164584A (ja) | 薄膜の写真エッチング方法及びこれを用いた液晶表示装置用薄膜トランジスタ基板の製造方法 | |
| KR100372306B1 (ko) | 박막트랜지스터의제조방법 | |
| JP2001324727A (ja) | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 | |
| KR100312757B1 (ko) | 박막 트랜지스터 기판의 제조 방법 및 박막의 사진 식각 방법 | |
| KR100601168B1 (ko) | 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR20010010117A (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 | |
| KR100333978B1 (ko) | 액정표시장치용박막트랜지스터기판의제조방법 | |
| KR100623975B1 (ko) | 박막의 사진 식각 방법 및 이를 이용한 액정 표시 장치용 박막트랜지스터 기판의 제조 방법 | |
| KR100333979B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR100315921B1 (ko) | 액정표시장치용박막트랜지스터기판의제조방법 | |
| KR100686236B1 (ko) | 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR100590755B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR20010045360A (ko) | 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR100670050B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR100601177B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR20030020514A (ko) | 표시 장치의 제조 방법 및 이를 포함하는 액정 표시장치용 박막 트랜지스터 기판의 제조 방법 | |
| KR20020072882A (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 | |
| KR20030033133A (ko) | 배선의 접촉부 형성 방법, 박막 트랜지스터 기판 및 그제조 방법 | |
| KR20000056477A (ko) | 박막의사진식각방법및이를이용한액정표시장치용박막트랜지스터기판의제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060628 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060901 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091006 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091228 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100316 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100716 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100824 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100827 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101026 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110120 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110308 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110608 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110712 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110808 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140812 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4801828 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140812 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140812 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |