JPH07162006A

JPH07162006A - 薄膜半導体装置及びその製造方法

Info

Publication number: JPH07162006A
Application number: JP30923793A
Authority: JP
Inventors: Kazuhiro Ogawa; 和宏小川; Takeshi Tanaka; 武田中; Kikuo Ono; 記久雄小野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-12-09
Filing date: 1993-12-09
Publication date: 1995-06-23

Abstract

(57)【要約】【目的】非晶質シリコン（ａ−Ｓｉ）層の薄膜化を達
成し、電界効果移動度を向上させることが可能な薄膜半
導体装置、即ち、ＴＦＴを提供する。【構成】絶縁基板１上に、順次、ゲート電極２、ゲー
ト絶縁膜３、シリコン層、ソース・ドレイン電極８が配
置されてなる逆スタガ構造の薄膜半導体装置において、
シリコン層は、同一平面上に配置形成された真性シリコ
ン層４と高濃度不純物シリコン層５とからなり、ソース
・ドレイン電極８は、一部の真性シリコン層４上及び高
濃度不純物シリコン層５上に形成されたシリサイド層
６、一部の真性シリコン層４上に形成のシリサイド層６
上に配置された第１の導電膜７をそれぞれ介して、シリ
サイド層６上及び第１の導電膜７上にそれぞれ配置形成
された第２の導電膜８から構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜半導体装置及びそ
の製造方法に係り、特に、電界効果移動度及び製造工程
のスループットをそれぞれ向上させ、アクティブマトリ
クス液晶表示装置におけるスイッチング用薄膜トランジ
スタに用いて好適な薄膜半導体装置及びその製造方法に
関する。

【０００２】

【従来の技術】一般に、アクティブマトリクス液晶表示
装置においては、液晶ディスプレイの各画素を選択する
ためにスイッチング用薄膜トランジスタ（以下、これを
ＴＦＴという）を備えている。このＴＦＴには、逆スタ
ガ構造、正スタガ構造、コプレーナ構造等のものがあっ
て、その中でも逆スタガ構造のものが最も広く用いられ
ているが、この逆スタガ構造のものにも、様々なバリエ
ーションがある。

【０００３】図７は、かかる既知の逆スタガ構造のＴＦ
Ｔの構成の１例を示す横断面図である。

【０００４】図７において、１００はガラス基板、１０
１はゲート電極、１０２はゲート電極１０１の表面層、
１０３はゲート絶縁膜、１０４は非晶質シリコン（ａ−
Ｓｉ）層、１０５はｎ型非晶質シリコン（ｎ＋−Ｓｉ）
層、１０６はソース・ドレイン電極である。

【０００５】このＴＦＴは、以下に述べるようにして製
造される。まず、ガラス基板１００上にモリブデン（Ｍ
ｏ）とタンタル（Ｔａ）の合金を成膜させ、その後、こ
の成膜をパターンニングしてゲート電極１０１を形成さ
せる。次いで、このパターニングしたゲート電極１０１
の表面を陽極化成して表面層１０２を形成し、その上に
酸化シリコン（ＳｉＯ_X）を成膜してゲート絶縁膜１０
３を形成する。次に、このゲート絶縁膜１０３上に非晶
質シリコン（ａ−Ｓｉ）層１０４を形成し、それに続い
て、その非晶質シリコン（ａ−Ｓｉ）層１０４上にｎ型
非晶質シリコン（ｎ＋−Ｓｉ）層１０５を成膜する。そ
の後、ＴＦＴを形成させる部分を島状に加工し、この島
状の部分の上側にアルミニウム（Ａｌ）とモリブデン
（Ｍｏ）の２層からなるソース・ドレイン電極１０６を
形成し、チャネル上部に当たるｎ型非晶質シリコン（ｎ
＋−Ｓｉ）層１０５をドライエッチングによって除去
し、ＴＦＴを完成させるものである。

【０００６】また、図８は、同じ既知の逆スタガ構造の
ＴＦＴの構成の他の例を示す横断面図である。

【０００７】図８において、１１０はガラス基板、１１
１はゲート電極、１１２はゲート絶縁膜、１１３は非晶
質シリコン（ａ−Ｓｉ）層、１１４はｎ型非晶質シリコ
ン（ｎ＋−Ｓｉ）層、１１５はシリサイド層、１１６は
ソース・ドレイン電極、１１７は頂部絶縁層である。

【０００８】このＴＦＴは、以下に述べるようにして製
造される。まず、ガラス基板１１０上に１０４上の所定
の箇所にゲート電極１１１を形成し、そのゲート電極１
１１上及びガラス基板１１０上に酸化シリコン（ＳｉＯ
_X）からなるゲート絶縁膜１１２、窒化シリコン（Ｓｉ
Ｎ_X）層、非晶質シリコン（ａ−Ｓｉ）層１１３、窒化
シリコン（ＳｉＮ_X）層を連続して成膜する。次いで、
上側の窒化シリコン（ＳｉＮ_X）層をエッチングして頂
部絶縁層１１７を形成し、この頂部絶縁層１１７をマス
クとしてイオンドーピング法によりリンをドーピング
し、ｎ型非晶質シリコン（ｎ＋−Ｓｉ）層１１４を形成
する。続いて、それらの上にモリブデン（Ｍｏ）層を成
膜し、その後、このモリブデン（Ｍｏ）層及び非晶質シ
リコン（ａ−Ｓｉ）層１１３やｎ型非晶質シリコン（ｎ
＋−Ｓｉ）層１１４を島状に加工し、この島状の部分を
熱処理する。次いで、モリブデン（Ｍｏ）層を除去し、
モリブデン（Ｍｏ）とアルミニウム（Ａｌ）の２層から
なるソース・ドレイン電極１１６を形成し、ＴＦＴを完
成させるものである。

【０００９】この製造プロセスにおいては、上側の窒化
シリコン（ＳｉＮ_X）層のパターニング時におけるホト
リソグラフィーを、ガラス基板１１０の裏面から行なう
ことにより、ゲート電極１１１とソース・ドレイン電極
１１６をセルフアラインで形成している点に特徴があ
る。

【００１０】ここにおいて、アクティブマトリクス型基
板を有する液晶ディスプレイ（ＬＣＤ）を製造する場合
を考えると、アクティブマトリクス型基板を得る際のホ
トリソグラフィー工程の数は、前記製造工程におけるス
ループットやその製造コストに大きく反映するようにな
る。例えば、図７及び図８に図示の既知の逆スタガ構造
のＴＦＴを前記液晶ディスプレイ（ＬＣＤ）に用いたと
すれば、前記アクティブマトリクス型基板を完成させる
までに都合７回のホトリソグラフィー工程を必要とす
る。

【００１１】

【発明が解決しようとする課題】ところで、前記図７に
図示された逆スタガ構造のＴＦＴの製造プロセスにおい
ては、ソース・ドレイン電極１０６を形成した後に、チ
ャネル上部に当たるｎ型非晶質シリコン（ｎ＋−Ｓｉ）
層１０５をドライエッチングによって除去するようにし
ている。この場合、シリコン（Ｓｉ）をドライエッチン
グする際のガスとしては、通常、ＣＦ₄、ＣＣｌＦ₃、
ＳＦ₆等が用いられるが、非晶質シリコン（ｎ＋−Ｓ
ｉ）層１０５とその下地になる非晶質シリコン（ａ−Ｓ
ｉ）層１０４との間には、ドライエッチングに際して何
等選択性がないので、前記ドライエッチングを行う際
に、非晶質シリコン（ｎ＋−Ｓｉ）層１０５とともに非
晶質シリコン（ａ−Ｓｉ）層１０４もエッチングされ
る。このため、前記非晶質シリコン（ｎ＋−Ｓｉ）層１
０５のドライエッチング時には、そのプロセス裕度を考
慮し、非晶質シリコン（ａ−Ｓｉ）層１０４の膜厚を２
００ｎｍ以上に設定して、非晶質シリコン（ａ−Ｓｉ）
層１０４も１００ｎｍ程度エッチングしている。

【００１２】一般に、ＴＦＴは、その電界効果移動度等
の電気的特性から見て、非晶質シリコン（ａ−Ｓｉ）層
１０４は薄い方が望ましく、製造時のスループットにお
いても、非晶質シリコン（ａ−Ｓｉ）層１０４は薄膜化
は好ましいことである。しかるに、前記図７に図示され
た逆スタガ構造のＴＦＴにおいては、前述のような理由
によって非晶質シリコン（ａ−Ｓｉ）層１０４の薄膜化
は極めて困難であるという問題がある。

【００１３】これに対して、レーザアニール法を用い、
非晶質シリコン（ａ−Ｓｉ）層１０４を多結晶化するこ
とにより、ＴＦＴの駆動能力を増大させ、画素を形成し
ている基板と同一基板上に駆動用回路を内蔵したり、画
素選択用のＴＦＴの寸法を小さくする手段も提案されて
いるが、これらの手段は、非晶質シリコン（ａ−Ｓｉ）
層１０４の厚さが厚いために、レーザアニールによって
十分に結晶化することができない。

【００１４】また、図８に図示された逆スタガ構造のＴ
ＦＴは、図９に図示された逆スタガ構造のＴＦＴと比べ
て、非晶質シリコン（ｎ＋−Ｓｉ）層１１４のドライエ
ッチングプロセスが不要になるため、非晶質シリコン
（ａ−Ｓｉ）層１１３の薄膜化は達成できる。しかる
に、図８に図示された逆スタガ構造のＴＦＴは、イオン
ドーピング時にマスクとして用いる頂部絶縁層１１７の
パターニングにホトリソグラフィー工程を用いる必要が
あって、製造工程数及び製造コストが増加するという新
たな問題がある。その上に、非晶質シリコン（ａ−Ｓ
ｉ）層１１３上にある頂部絶縁層１１７を選択エッチン
グすることは困難であり、通常、フッ化水素（ＨＦ）水
溶液によるウエットエッチングが用いられる。この場
合、フッ化水素（ＨＦ）水溶液を用いたとすれば、頂部
絶縁層１１７の選択エッチング特性は十分確保すること
ができるが、その際にガラス基板１１０も同様にエッチ
ングされ、ガラス基板１１０の表面荒れを起こすという
問題がある。

【００１５】そして、いずれの逆スタガ構造のＴＦＴを
製造する場合においても、都合７回のホトリソグラフィ
ー工程が必要であり、工程数の短縮を実現することは困
難であるという問題を有しているものである。

【００１６】本発明は、かかる問題点を除去するもので
あって、その１つの目的は、非晶質シリコン（ａ−Ｓ
ｉ）層の薄膜化を達成し、電界効果移動度を向上させる
ことが可能な薄膜半導体装置を提供することにある。

【００１７】また、本発明の他の目的は、製造工程のス
ループットを向上させ、製造時のホトリソグラフィー工
程を低減させることが可能な薄膜半導体装置の製造方法
を提供することにある。

【００１８】

【課題を解決するための手段】前記１つの目的の達成の
ために、本発明は、絶縁基板上に、順次、ゲート電極、
ゲート絶縁膜、シリコン層、ソース・ドレイン電極が配
置されてなる逆スタガ構造の薄膜半導体装置において、
前記シリコン層は、同一平面上に配置形成された真性シ
リコン層と高濃度不純物シリコン層とからなり、前記ソ
ース・ドレイン電極は、前記一部の真性シリコン層上及
び前記高濃度不純物シリコン層上に形成されたシリサイ
ド層、前記一部の真性シリコン層上に形成の前記シリサ
イド層上に配置された第１の導電膜をそれぞれ介して、
前記シリサイド層上及び前記第１の導電膜上にそれぞれ
配置形成された第２の導電膜からなっている第１の手段
を備える。

【００１９】また、前記他の目的を達成するために、本
発明は、以下に述べるような製造工程からなる第２の手
段を備える。

【００２０】１．絶縁基板上の所定箇所にゲート電極を
形成する工程、２．前記絶縁基板上及び前記ゲート電極
上にゲート絶縁膜を堆積する工程、３．前記ゲート絶縁
膜上に真性シリコン層を堆積する工程、４．前記真性シ
リコン層上に第１の導電膜を堆積する工程、５．前記ゲ
ート絶縁膜、真性シリコン層、第１の導電膜をそれぞれ
島状に加工する工程、６．シリサイド層を形成するため
の熱処理工程、７．前記第１の導電膜を後退エッチング
する工程、８．イオンドーピング法により前記真性シリ
コン中に不純物を打ち込み、高濃度不純物シリコン層を
形成する工程、９．ソース・ドレイン電極（第２の導電
膜）を形成する工程、１０．前記第１の導電膜及び前記
ソース・ドレイン電極に被覆されていない部分の高濃度
不純物シリコン層を選択除去する工程、１１．前記ソー
ス・ドレイン電極に被覆されていない部分の前記第１の
導電膜及び前記シリサイド層を除去する工程、１２．全
面に保護膜を形成する工程。

【００２１】

【作用】前記第１の手段によれば、真性シリコン層と高
濃度不純物シリコン層とを同一平面上に配置形成するよ
うにしたので、高濃度不純物シリコン層と真性シリコン
層とを選択エッチングする必要がなくなり、真性シリコ
ン層を十分に薄膜化させることが可能になる。そして、
真性シリコン層が十分に薄膜化されたために、レーザア
ニール法を用いて、非晶質シリコン層を結晶化すること
が容易になり、高い電界効果移動度特性を持ったＴＦＴ
を形成することができ、同時に、シリサイド層を介して
ソース・ドレイン電極と高濃度不純物シリコン層または
真性シリコン層との接合ができるので、ソース・ドレイ
ン電極の形成材料に関係なく良好な接触特性が得られ
る。

【００２２】また、このＴＦＴを用いて液晶表示装置を
構成する場合に、表示部に配置のＴＦＴと、駆動回路部
に配置のＴＦＴとを同一基板上に形成したとき、少なく
とも駆動回路部は多結晶シリコンＴＦＴにする必要があ
るが、駆動回路部に配置のＴＦＴのみにレーザ照射を行
って、非晶質シリコン層を結晶化させるようにすれば、
駆動回路部に配置のＴＦＴを選択的に多結晶シリコンＴ
ＦＴにすることができ、優れた回路特性を示す駆動用回
路内蔵型の液晶表示装置を得ることができる。

【００２３】前記第２の手段によれば、第２の導電膜が
真性シリコン層を自己整合的に形成させるためのマスク
として機能するので、既知のＴＦＴの製造プロセスと比
較してホトリソグラフィー工程を減少させること可能に
なり、製造工程のスループットを向上させることができ
る。

【００２４】また、このＴＦＴを用いた液晶ディスプレ
イ（ＬＣＤ）を製造する場合に、ゲート絶縁膜と、真性
シリコン層及び高濃度不純物層とが同一平面パターン上
にあるので、このＴＦＴを用いたアクティブマトリクス
型基板を完成させるまでに５回のホトリソグラフィー工
程を経るだけで製造することができ、既知のこの種の製
造プロセスに比べて２回のホトリソグラフィー工程を削
減させることができる。さらに、ソース・ドレイン電極
にＩＴＯ膜を用い、画素電極にもＩＴＯ膜を用いれば、
４回のホトリソグラフィー工程を経るだけで製造するこ
とができるようになり、製造時のスループットが向上
し、かつ、製造コストを削減することができる。

【００２５】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。

【００２６】図１は、本発明に係わる薄膜半導体装置の
一実施例を示す構成図であって、（ａ）はその縦断面図
であり、（ｂ）はその平面概要図である。

【００２７】図１（ａ）、（ｂ）において、１はガラス
基板、２はゲート電極（Ｇ）となる第１の導電膜、３は
ゲート絶縁膜、４は真性シリコン層、５は高濃度不純物
シリコン層、６はシリサイド層、７は第２の導電膜、８
はドレイン電極（Ｄ）及びソース電極（Ｓ）となる第３
の導電膜である。

【００２８】そして、ガラス基板１上の所定の箇所に第
１の導電膜２が配置形成され、第１の導電膜２上及び第
１の導電膜２の周辺のガラス基板１上にゲート絶縁膜３
が堆積形成される。第１の導電膜２上の所定箇所にゲー
ト絶縁膜３を介して真性シリコン層４が堆積形成され、
この真性シリコン層４と同一平面上に同じくゲート絶縁
膜３を介して高濃度不純物シリコン層５が堆積形成され
る。また、高濃度不純物シリコン層５上及びそれに連な
る一部の真性シリコン層４上にそれぞれシリサイド層６
が堆積形成され、前記一部の真性シリコン層４上に堆積
形成されたシリサイド層６上に第２の導電膜７が堆積形
成される。真性シリコン層４の露出部分を間にして、一
方のシリサイド層６及びそれに連なるガラス基板１上に
ドレイン電極（Ｄ）となる第３の導電膜８が堆積形成さ
れ、他方のシリサイド層６及びそれに連なるガラス基板
１上にソース電極（Ｓ）となる第３の導電膜８が堆積形
成され、薄膜トランジスタ（ＴＦＴ）が構成されてい
る。

【００２９】前記構成において、ゲ−ト電極（Ｇ）とな
る第１の導電膜２にソース電極（Ｓ）の印加電位に比べ
て正のバイアス電位を印加すると、ソ−ス電極（Ｓ）と
ドレイン電極（Ｄ）間にある真性シリコン層４のチャネ
ル抵抗が小さくなり、第１の導電膜２にソース電極
（Ｓ）の印加電位に等しいバイアス電位（ゼロバイアス
電位）を印加すると、前記真性シリコン層４のチャネル
抵抗を大きくなり、それによってソ−ス電極（Ｓ）とド
レイン電極（Ｄ）間の導通、非導通が制御される。

【００３０】次に、図２（ａ）乃至（ｄ）及び図３
（ａ）乃至（ｃ）は、本実施例によるＴＦＴの製造プロ
セスを示す工程図である。

【００３１】図２（ａ）乃至（ｄ）及び図３（ａ）乃至
（ｃ）において、９は外部保護膜であり、その他、図１
に示された構成要素と同じ構成要素には同じ符号を付け
ている。

【００３２】そして、本実施例によるＴＦＴは、次のよ
うな工程を経て製造される。

【００３３】始めに、図２（ａ）に示すように、ガラス
基板１を用意し、このガラス基板１上にスパッタ法を用
いて、室温の基板温度で厚さ１２００Åのクローム（Ｃ
ｒ）膜を堆積し、その後、ホトエッチング工程によって
所定パターンのゲート電極（Ｇ）となる第１の導電膜２
を形成する。

【００３４】次に、図２（ｂ）に示すように、第１の導
電膜２及びガラス基板１上に、プラズマＣＶＤ法を用い
て、３００℃の基板温度で厚さ３５００Åのゲート絶縁
膜３となる窒化シリコン（ＳｉＮ）膜を形成し、それに
連続して、窒化シリコン（ＳｉＮ）膜上に、２７０℃の
基板温度で厚さ４００Åの非晶質シリコン（ａ−Ｓｉ）
層を形成し、さらに、非晶質シリコン（ａ−Ｓｉ）層上
に、スパッタ法を用いて、１６０℃の基板温度で厚さ６
００Åの第２の導電層７となるモリブデン（Ｍｏ）膜を
形成する。なお、窒化シリコン（ＳｉＮ）膜及び非晶質
シリコン（ａ−Ｓｉ）層の連続形成に引き続いて、非晶
質シリコン（ａ−Ｓｉ）に対するレーザアニールを行
い、非晶質シリコン（ａ−Ｓｉ）を結晶化させるように
してもよい。

【００３５】続いて、図２（ｃ）に示すように、ゲート
電極（Ｇ）上及びその周辺を覆うようにモリブデン（Ｍ
ｏ）膜上にレジスト（Ｒ）を塗布し、窒化シリコン（Ｓ
ｉＮ）膜、非晶質シリコン（ａ−Ｓｉ）層、モリブデン
（Ｍｏ）膜を島状にエッチングし、その後、温度２５０
℃で３０分間熱処理する。この熱処理により、非晶質シ
リコン（ａ−Ｓｉ）層とモリブデン（Ｍｏ）膜との接合
部分がシリサイド化され、シリサイド層６が形成され
る。なお、この熱処理は、窒化シリコン（ＳｉＮ）膜、
非晶質シリコン（ａ−Ｓｉ）層、モリブデン（Ｍｏ）膜
を島状にエッチングする前に行なってもよい。

【００３６】次いで、図２（ｄ）に示すように、再度、
モリブデン（Ｍｏ）膜をエッチング液に浸し、モリブデ
ン（Ｍｏ）膜をゲート電極（Ｇ）の幅より狭くなるよう
にサイドエッチングする。その後、モリブデン（Ｍｏ）
膜上のレジスト（Ｒ）を除去し、残留したモリブデン
（Ｍｏ）膜をマスクとして、イオンドーピング法により
非晶質シリコン（ａ−Ｓｉ）層内に不純物となる燐
（Ｐ）を打ち込み、高濃度不純物シリコン層５を形成す
る。この際のイオンドーピングは、非質量分離型の装置
を用い、ＰＨ₃のガス、１０ｋＶの加速電圧、１×１０
¹⁵／ｃｍ² のドーズ量で行った。

【００３７】続いて、図３（ａ）に示すように、シリサ
イド層６、モリブデン（Ｍｏ）膜、露出したガラス基板
１上に、２２０℃の基板温度で厚さ１４００Åのソース
・ドレイン電極となる第３の導電膜８（ＩＴＯ膜）を堆
積する。その後、このＩＴＯ膜をソース・ドレイン電極
のパターンに加工し、ドライエッチング法を用いて、Ｉ
ＴＯ膜及びモリブデン（Ｍｏ）膜が配置されている部分
以外の高濃度不純物シリコン層５を除去する。

【００３８】次いで、図３（ｂ）に示すように、ＩＴＯ
膜をマスクとし、モリブデン（Ｍｏ）膜をエッチングす
る。このエッチングにより、モリブデン（Ｍｏ）膜にお
いて、ＩＴＯ膜とオーバーラップしていない部分が除去
される。

【００３９】次に、図３（ｃ）に示すように、ドライエ
ッチング法を用いて、ソース・ドレイン電極間にあるシ
リサイド層６を除去し、その後に、プラズマＣＶＤ法を
用いて、上側全体に外部保護膜９となる窒化シリコン
（ＳｉＮ）膜を形成し、ＴＦＴが完成されるものであ
る。

【００４０】なお、前記製造工程において、各部の構成
材料、各部の寸法、処理手段等については、それぞれ好
適なものの一例を挙げたものであるが、本発明の製造方
法は、そのような好適な例のものに限られず、実質的な
特性や機能に変わりがない限り、適宜、変更できること
は勿論である。以下、その変更例について、列挙する。

【００４１】第１の導電膜２については、ゲートスパッ
タ法を用いて形成したクローム（Ｃｒ）膜を用いた例に
ついて述べたが、第１の導電膜７には、クローム（Ｃ
ｒ）の他に、アルミニウム（Ａｌ）、タンタル（Ｔ
ａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはＩ
ＴＯ等の材料を用いることができる。

【００４２】第２の導電膜７については、モリブデン
（Ｍｏ）膜を用いた例について述べたが、第２の導電膜
７には、モリブデン（Ｍｏ）の他にチタン（Ｔｉ）やタ
ンタル（Ｔａ）等の材料を用いることができる。

【００４３】ゲート絶縁膜３となる窒化シリコン（Ｓｉ
Ｎ）膜については、プラズマＣＶＤ法を用いて形成する
場合、その膜厚を３５００Åとすることについて述べた
が、実際上、その膜厚は１５００乃至４０００Åの範囲
に選ぶことができ、ゲート絶縁膜３の材料も、窒化シリ
コン（ＳｉＮ）の他に、２酸化シリコン（ＳｉＯ₂）、
水酸化シリコン（ＳｉＯＨ）または第１の導電膜２の陽
極酸化膜と窒化シリコン（ＳｉＮ）との積層膜、２酸化
シリコン（ＳｉＯ₂）と窒化シリコン（ＳｉＮ）との積
層膜等の材料を用いることができる。

【００４４】真性シリコン層４については、プラズマＣ
ＶＤ法を用いて、厚さ４００Åの非晶質シリコン（ａ−
Ｓｉ）層を形成することについて述べたが、その厚さは
２００乃至２５００Åの範囲に選ぶことができる。ま
た、非晶質シリコン（ａ−Ｓｉ）層の形成も、レーザア
ニールあるいは熱アニールによる多結晶シリコン（ｐ−
Ｓｉ）への変換手段を用いることができ、その他に、低
圧ＣＶＤ（ＬＰ−ＣＶＤ）法やスパッタ法等、他の成膜
方法により形成するようにしてもよい。

【００４５】高濃度不純物シリコン層５については、真
性シリコン層４に第２の導電膜７をマスクとして燐
（Ｐ）やボロン（Ｂ）等をドーピングして形成する際
に、燐（Ｐ）等のＶ族原子をドーピングした場合はｎ型
のＴＦＴに、ボロン（Ｂ）等のIII族原子をドーピング
した場合はｐ型のＴＦＴになる。このドーピング方法と
しては、非質量分離型のイオンドーピング法やプラズマ
ドーピング法が適している。

【００４６】シリサイド層６については、真性シリコン
層４上に第２の導電膜７を形成した後の熱処理により形
成されるものであることは前述のとおりであるが、この
シリサイド層６は、配線として使用されるものではな
く、単に、真性シリコン層４または高濃度不純物シリコ
ン層５と第３の導電膜８との間の接触抵抗を低減するも
のであるから、ごく薄いもので足り、前記熱処理も、約
２００℃程度の温度で行えばよい。なお、この熱処理温
度は、非晶質シリコン（ａ−Ｓｉ）層の成膜温度より高
くすると、非晶質シリコン（ａ−Ｓｉ）の膜質が劣化す
る恐れがあるので、２００℃から非晶質シリコン（ａ−
Ｓｉ）層の形成温度に至るまでの範囲内に設定すること
が好ましい。

【００４７】第２の導電膜７については、非晶質シリコ
ン（ａ−Ｓｉ）に燐（Ｐ）やボロン（Ｂ）等の不純物を
ドーピングする際のマスクとして用いる他に、高濃度不
純物シリコン層５と第３の導電膜８との接触部分に形成
されるシリサイド層６の母材としても機能する。

【００４８】第３の導電膜８については、その間に与え
られるバイアス電位の極性により決められるもので、こ
こでは、特に、ソース電極（Ｓ）とドレイン電極（Ｄ）
の区別はしていない。

【００４９】外部保護膜９については、プラズマＣＶＤ
法を用いて、窒化シリコン（ＳｉＮ）層を形成させる他
に、２酸化シリコン（ＳｉＯ₂）や他の有機膜を用いる
こともできる。

【００５０】この他に、第１の導電膜２、第２の導電膜
７、第３の導電膜８の材料の選定については、製造プロ
セス上から見て、以下の条件を満たすことが望ましい。

【００５１】第１に、ホトリソグラフィー工程をできる
だけ減らすために、真性シリコン層４内のチャネル上に
ある第２の導電膜７のエッチングを、第３の導電膜８を
マスクとして自己整合的に行なう場合には、第３の導電
膜８の少なくとも一部が露出した状態になる。このた
め、第２の導電膜７と第３の導電膜８とは、選択的にエ
ッチング可能になる材料を選ぶことが望ましい。

【００５２】第２に、シリサイド層６は、第２の導電膜
７を堆積した後に、熱処理することにより容易に形成す
ることができるが、ソース・ドレイン電極を形成するた
めに真性シリコン層４内のチャネル上にあるシリサイド
層６を除去しなければならない。この場合、エッチング
裕度を考慮すれば、シリサイド層６は、その下地である
真性シリコン層４に対して選択的に除去できることが望
ましい。

【００５３】一般に、シリサイド層６は、ＨＦ（フッ化
水素）＋ＨＮＯ₃（硝酸）の混合液でエッチングするこ
とができるが、そのエッチング液は、真性シリコン層４
のエッチングも行うので、前記エッチング時にチャネル
部分もエッチング除去されてしまう危険性がある。そこ
で、前記混合液以外のエッチング液を用いてエッチング
できることが望ましく、そのためのシリサイドとして
は、ＨＦ（フッ化水素）によってエッチング可能な、チ
タン（Ｔｉ）シリサイドやタンタル（Ｔａ）シリサイド
がある。モリブデン（Ｍｏ）シリサイドは、容易に酸化
できるため、チャネル上のシリサイド層６を除去する代
わりに、酸化させる手段も有効になる。

【００５４】第３に、シリサイド層６は、第２の導電膜
７の堆積後の熱処理により形成されることは前述のとお
りであるが、非晶質シリコン（ａ−Ｓｉ）層の堆積温度
以下でシリサイド化する材料を第２の導電膜７に用いる
ことが望ましい。これは非晶質シリコン（ａ−Ｓｉ）層
の堆積温度以上の加熱を行った場合、非晶質シリコン
（ａ−Ｓｉ）層内の水素離脱等により、非晶質シリコン
（ａ−Ｓｉ）層の膜質劣化が発生する恐れがあるからで
ある。

【００５５】第４に、第２の導電膜７及び第３の導電膜
８をエッチングする際に、ゲート端子部等を含め、第１
の導電膜２の一部が露出している場合があるので、各導
電膜２、７、８はそれぞれ選択的にエッチングできる特
性のものが望ましい。

【００５６】以上のような条件を満たす材料の組合せと
しては、例えば、第１の導電膜２にクローム（Ｃｒ）
を、第２の導電膜７にチタン（Ｔｉ）あるいはモリブデ
ン（Ｍｏ）を、第３の導電膜８にＩＴＯを用いることが
考えられる。

【００５７】続く、図４は、図１に図示されたＴＦＴを
組み込んだ液晶ディスプレイ（ＬＣＤ）の構成の一例を
示す断面構成図であって、前記構成における１画素形成
部分を示すものである。

【００５８】図４において、１０は第１の配向膜、１１
は第２の配向膜、１２は対向ＩＴＯ膜、１３はカラーフ
ィルタ素子、１４は遮光用ブラックマトリクス、１５は
対向基板、１６は第１の偏向板、１７は第２の偏向板、
１８は液晶であり、その他、図１及び図３に示された構
成要素と同じ構成要素には同じ符号を付けている。

【００５９】そして、アクティブマトリクス基板となる
ガラス基板１には、一方の表面に、図１に図示されたＴ
ＦＴや画素電極が配置形成されて、それらの上部に第１
の配向膜１０が配置形成され、他方の表面に、第１の偏
向板１６が貼付けられている。また、対向基板１５に
は、一方の表面に、遮光用ブラックマトリクス１４、カ
ラーフィルタ素子１３、ＩＴＯ対向電極１２、第２の配
向膜１１が順次で形成され、他方の表面に、第２の偏向
板１７が貼付けられている。さらに、アクティブマトリ
クス基板と対向基板１５との間には、液晶１８が封入さ
れている。

【００６０】前記構成による本例の液晶ディスプレイ
（ＬＣＤ）の動作は、既知の液晶ディスプレイ（ＬＣ
Ｄ）の動作と実質的に同じであるので、本例の液晶ディ
スプレイ（ＬＣＤ）についての動作説明は、省略する。

【００６１】本例の液晶ディスプレイ（ＬＣＤ）は、既
知の液晶ディスプレイ（ＬＣＤ）と比較して、ＴＦＴの
非晶質シリコン（ａ−Ｓｉ）層を薄くでき、その上に、
４回のホトリソグラフィー工程を経るだけでＴＦＴが製
造できるために、製造時のスループットが早くなり、製
造コストを低減することができる。

【００６２】次いで、図５は、図１に図示されたＴＦＴ
を画素駆動用回路に用いたアクティブマトリクス基板の
構成の一例を示す概要構成図である。

【００６３】図５において、１９は表示部、２０は駆動
回路部、２１は走査側ＩＣ、２２は信号側ＩＣ、２３は
ＴＦＴ、２４は走査ライン（ゲートライン）、２５は信
号ライン、２６は保持容量である。

【００６４】そして、表示部１９の走査ライン２４の導
出側に走査側ＩＣ２１が配置され、表示部１９の信号ラ
イン２５の導出側に駆動回路部２０を介して信号側ＩＣ
２２が配置される。また、回路駆動部２０は、各信号ラ
イン２５の一端に図示のようにそれぞれＴＦＴ２３及び
付加容量２６が接続されている。一方のＴＦＴ２３は、
クロック信号φ１によって駆動され、他方のＴＦＴ２３
は、クロック信号φ２によって駆動され、クロック信号
φ１が論理「１」の状態のとき、クロック信号φ２が論
理「０」の状態になり、逆に、クロック信号φ２が論理
「１」の状態のとき、クロック信号φ１が論理「０」の
状態となるもので、本例は、それぞれの引出線の数を既
知のものに比べて半分にするようにしたものである。

【００６５】本例においては、回路駆動部２０に配置さ
れるＴＦＴ２３のチャネル部分は、レーザアニールによ
って形成した多結晶シリコン（ｐーＳｉ）を用いてお
り、表示部１９に配置されるＴＦＴ２３は、非晶質シリ
コン（ａーＳｉ）を用いている。なお、表示部１９に配
置されるＴＦＴ２３のチャネルも、レーザアニールによ
り結晶化するようにしてもよい。

【００６６】ここで、このアクティブマトリクス基板の
製造工程の一例について述べると、次のとおりである。

【００６７】始めに、スパッタ法を用いて、ガラス基板
１上に厚さ１２００Åのクローム（Ｃｒ）膜を堆積し、
その後、ゲート電極２及び走査ライン２４をパターン加
工する。続いて、プラズマＣＶＤ法を用いて、ゲート電
極２及び走査ライン２４上等に、厚さ３５００Åの窒化
シリコン（ＳｉＮ）膜及び厚さ４００Åの非晶質シリコ
ン（ａ−Ｓｉ）層を連続成膜する。次いで、駆動回路部
２０を形成する部分だけに、２２０ｍＪ／ｃｍ² の照射
エネルギーで局所的にＸｅＣｌエキシマレーザを照射
し、非晶質シリコン（ａーＳｉ）層を結晶化させる。レ
ーザ照射後に、スパッタ法を用いて、厚さ６００Åのモ
リブデン（Ｍｏ）膜を成膜させ、その後、ＴＦＴを形成
する部分及び信号ライン２５を形成する部分に、モリブ
デン（Ｍｏ）膜、非晶質シリコン（ａ−Ｓｉ）層、窒化
シリコン（ＳｉＮ）膜が残るようにエッチング加工を行
う。このとき、駆動回路部２０は、図６（ａ）に示すよ
うに、モリブデン（Ｍｏ）膜、非晶質シリコン（ｐ−Ｓ
ｉ）層、窒化シリコン（ＳｉＮ）膜となる。次いで、エ
ッチングを行った後、温度２５０℃で３０分の熱処理を
行い、モリブデン（Ｍｏ）膜、非晶質シリコン層との界
面にシリサイド層６を形成する。続いて、モリブデン
（Ｍｏ）膜を後退エッチングし、このエッチングで残留
したモリブデン（Ｍｏ）膜をマスクとして、イオンドー
ピング法により燐（Ｐ）を打ち込み、高濃度不純物シリ
コン層５を形成する。次いで、スパッタ法を用いて、厚
さ１４００ÅのＩＴＯ層を堆積し、その後、ソース・ド
レイン電極及び信号ライン２５をパターン加工する。続
いて、パターン加工したソース・ドレイン電極、信号ラ
イン２４、モリブデン（Ｍｏ）膜の存在領域以外の非晶
質シリコン（ａ−Ｓｉ）層をドライエッチング法で除去
し、その後、ＩＴＯ層をマスクとしてモリブデン（Ｍ
ｏ）膜のエッチングを行い、このエッチングにより、モ
リブデン（Ｍｏ）膜の中で、ＩＴＯ膜とオーバーラップ
していない部分を除去する。続いて、ドライエッチング
法を用いて、ソース・ドレイン電極間のシリサイド層６
を除去し、その後、プラズマＣＶＤ法を用いて、窒化シ
リコン（ＳｉＮ）膜を形成し、図６（ｂ）に示すよう
に、ＴＦＴを完成させる。

【００６８】このようなアクティブマトリクス基板を用
いて液晶ディスプレイ（ＬＣＤ）を構成すれば、逆スタ
ガ構造のＴＦＴにおいて、非晶質シリコン（ａ−Ｓｉ）
層の膜厚が厚かったために困難であったレーザアニール
による結晶化が可能になり、性能の優れた駆動回路内蔵
型液晶表示装置を得ることができる。

【００６９】

【発明の効果】以上述べたように、本発明による薄膜半
導体装置によれば、真性シリコン層４と高濃度不純物シ
リコン層５とを同一平面上に配置形成するようにしたの
で、高濃度不純物シリコン層５と真性シリコン層４とを
選択エッチングする必要がなくなり、真性シリコン層４
を十分に薄膜化させることが可能になる。そして、真性
シリコン層４が十分に薄膜化されたことにより、レーザ
アニール法を用いて、非晶質シリコン層を結晶化させて
製造することが容易になり、高い電界効果移動度特性を
持ったＴＦＴを形成することができるという効果があ
る。

【００７０】その上に、本発明による薄膜半導体装置に
よれば、シリサイド層６を介してソース・ドレイン電極
８と高濃度不純物シリコン層５または真性シリコン層４
との接合が可能になるので、ソース・ドレイン電極８の
形成材料に関係なく良好な接触特性が得られるという効
果もある。

【００７１】また、本発明による薄膜半導体装置の製造
方法によれば、既知のこの種の薄膜半導体装置の製造時
に行われていた非晶質シリコン（ａ−Ｓｉ）層の上側に
ある非晶質シリコン（ｎ＋−Ｓｉ）層のドライエッチン
グ工程が不要になるため、非晶質シリコン（ａ−Ｓｉ）
層、即ち、真性シリコン層４の薄膜化が可能になり、レ
ーザアニールによる結晶化プロセスの適用が可能になっ
て、製造工程のスループットを向上させることができる
という効果がある。

【００７２】さらに、本発明による薄膜半導体装置を液
晶ディスプレイにおいてＴＦＴとして用いれば、最低４
回のホトリソグラフィー工程を経るだけでアクティブマ
トリクス基板を製造することができるという効果もあ
る。

【図面の簡単な説明】

【図１】本発明に係わる薄膜半導体装置の一実施例を示
す構成図である。

【図２】本実施例によるＴＦＴの製造プロセスの前半部
を示す工程図である。

【図３】本実施例によるＴＦＴの製造プロセスの前半部
を示す工程図である。

【図４】図１に図示されたＴＦＴを組み込んだ液晶ディ
スプレイ（ＬＣＤ）の構成の一例を示す断面構成図であ
る。

【図５】図１に図示されたＴＦＴを画素駆動用回路に用
いたアクティブマトリクス基板の構成の一例を示す概要
構成図である。

【図６】図５に図示されたアクティブマトリクス基板に
用いられるＴＦＴの製造プロセスを示す工程図である。

【図７】既知の逆スタガ構造のＴＦＴの構成の１例を示
す縦断面図である。

【図８】既知の逆スタガ構造のＴＦＴの構成の他の例を
示す縦断面図である。

【符号の説明】

１ガラス基板２ゲート電極（Ｇ）となる第１の導電膜３ゲート絶縁膜４真性シリコン層５高濃度不純物シリコン層６シリサイド層７第２の導電膜８ドレイン電極（Ｄ）及びソース電極（Ｓ）となる第
３の導電膜９外部保護膜１０第１の配向膜１１第２の配向膜１２対向ＩＴＯ膜１３カラーフィルタ素子１４遮光用ブラックマトリクス１５対向基板１６第１の偏向板１７第２の偏向板１８液晶１９表示部２０駆動回路部２１走査側ＩＣ２２信号側ＩＣ２３ＴＦＴ２４走査ライン（ゲートライン）２５信号ライン２６保持容量

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/316 Ｍ 7352−4Ｍ 21/318 Ｍ 7352−4Ｍ 29/40 Ａ 8826−4Ｍ

Claims

【特許請求の範囲】

【請求項１】絶縁基板上に、順次、ゲート電極、ゲー
ト絶縁膜、シリコン層、ソース・ドレイン電極が配置さ
れてなる逆スタガ構造の薄膜半導体装置において、前記
シリコン層は、同一平面上に配置形成された真性シリコ
ン層と高濃度不純物シリコン層とからなり、前記ソース
・ドレイン電極は、前記一部の真性シリコン層上及び前
記高濃度不純物シリコン層上に形成されたシリサイド
層、前記一部の真性シリコン層上に形成の前記シリサイ
ド層上に配置された第１の導電膜をそれぞれ介して、前
記シリサイド層上及び前記第１の導電膜上にそれぞれ配
置形成された第２の導電膜で構成されていることを特徴
とする薄膜半導体装置。
【請求項２】前記第１の導電膜と前記第２の導電膜
（前記ソース・ドレイン電極）とは、エッチングレート
の異なる異種材料で構成されていることを特徴とする請
求項１に記載の薄膜半導体装置。
【請求項３】前記ゲート電極と前記第１の導電膜と
は、エッチングレートの異なる異種材料で構成されてい
ることを特徴とする請求項１に記載の薄膜半導体装置。
【請求項４】前記第１の導電膜は、モリブデン（Ｍ
ｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、クローム
（Ｃｒ）、タングステン（Ｗ）の中の１つの材料で構成
されていることを特徴とする請求項１乃至３のいずれか
に記載の薄膜半導体装置。
【請求項５】前記薄膜半導体装置は、アクティブマト
リクス型液晶表示装置における各画素を選択するための
スイッチング用薄膜トランジスタであることを特徴とす
る請求項１乃至４のいずれかに記載の薄膜半導体装置。
【請求項６】前記スイッチング用薄膜トランジスタ
は、前記ソース・ドレイン電極がＩＴＯで構成されてい
ることを特徴とする請求項５に記載の薄膜半導体装置。
【請求項７】以下の各工程を経て製造されることを特
徴とする薄膜半導体装置の製造方法。１．絶縁基板上の所定箇所にゲート電極を形成する工
程、２．前記絶縁基板上及び前記ゲート電極上にゲート絶縁
膜を堆積する工程、３．前記ゲート絶縁膜上に非結晶シリコン層を堆積する
工程、４．前記非結晶シリコン層上に第１の導電膜を堆積する
工程、５．前記ゲート絶縁膜、非結晶シリコン層、第１の導電
膜をそれぞれ島状に加工する工程、６．シリサイド層を形成するための熱処理工程、７．前記第１の導電膜を後退エッチングする工程、８．イオンドーピング法により前記非結晶シリコン中に
不純物を打ち込み、高濃度不純物シリコン層を形成する
工程、９．ソース・ドレイン電極（第２の導電膜）を形成する
工程、１０．前記第１の導電膜及び前記ソース・ドレイン電極
に被覆されていない部分の高濃度不純物シリコン層を選
択除去する工程、１１．前記ソース・ドレイン電極に被覆されていない部
分の前記第１の導電膜及び前記シリサイド層を除去する
工程、１２．全面に保護膜を形成する工程。
【請求項８】前記３．の工程の後に、成膜された前記
非結晶シリコン層をレーザ照射によって多結晶化する工
程を有することを特徴とする請求項７に記載の薄膜半導
体装置の製造方法。