JP2776820B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に、薄膜
トランジスタ（TFT）を用いた液晶ディスプレイの製造
に適用して好適なものである。
トランジスタ（TFT）を用いた液晶ディスプレイの製造
に適用して好適なものである。
本発明は、絶縁性基板上に能動層、ゲート絶縁膜及び
ゲート電極をこの順に積層した第１の薄膜トランジスタ
と、ゲート電極、ゲート絶縁膜及び能動層をこの順に積
層した第２の薄膜トランジスタとを有する半導体装置の
製造方法において、上記第１の薄膜トランジスタの能動
層と上記第２の薄膜トランジスタのゲート電極とを同一
の半導体膜のみをパターンニングすることにより形成す
るようにしている。これによって、半導体装置の製造工
程の簡略化を図ることができる。
ゲート電極をこの順に積層した第１の薄膜トランジスタ
と、ゲート電極、ゲート絶縁膜及び能動層をこの順に積
層した第２の薄膜トランジスタとを有する半導体装置の
製造方法において、上記第１の薄膜トランジスタの能動
層と上記第２の薄膜トランジスタのゲート電極とを同一
の半導体膜のみをパターンニングすることにより形成す
るようにしている。これによって、半導体装置の製造工
程の簡略化を図ることができる。
従来、アクティブマトリクス方式の液晶ディスプレイ
の画素スイッチング素子としては、特性の均一性が優れ
ていること、オフ時の抵抗が高いこと等の理由により、
水素化アモルファスSi（ａ−Si:H）を用いたTFT、すな
わちａ−Si:H TFTが使用されている。しかし、このａ
−Si:H TFTは、キャリアの移動度が小さい、ｐチャネ
ル型TFTの形成が困難であること等の理由によりインバ
ータの形成が困難である。このため、液晶ディスプレイ
の周辺走査回路は、ａ−Si:H TFTが形成されているガ
ラス基板とは別の単結晶Si基板を用いて形成し、ワイヤ
ーボンディング等により画素部と接続せざるを得ず、高
集積化、信頼性、コスト等の点で不利である。
の画素スイッチング素子としては、特性の均一性が優れ
ていること、オフ時の抵抗が高いこと等の理由により、
水素化アモルファスSi（ａ−Si:H）を用いたTFT、すな
わちａ−Si:H TFTが使用されている。しかし、このａ
−Si:H TFTは、キャリアの移動度が小さい、ｐチャネ
ル型TFTの形成が困難であること等の理由によりインバ
ータの形成が困難である。このため、液晶ディスプレイ
の周辺走査回路は、ａ−Si:H TFTが形成されているガ
ラス基板とは別の単結晶Si基板を用いて形成し、ワイヤ
ーボンディング等により画素部と接続せざるを得ず、高
集積化、信頼性、コスト等の点で不利である。
この問題を解決するためには、同一のガラス基板上に
超薄膜多結晶Si膜を用いた高性能の多結晶Si TFTをａ
−Si:H TFTとともにモノリシックに形成し、この多結
晶Si TFTにより走査回路をモノリシックに形成するこ
とが有利である。
超薄膜多結晶Si膜を用いた高性能の多結晶Si TFTをａ
−Si:H TFTとともにモノリシックに形成し、この多結
晶Si TFTにより走査回路をモノリシックに形成するこ
とが有利である。
なお、本発明に関連する先行技術文献としては、絶縁
膜上に形成された単結晶半導体膜の両面にゲート電極と
ソース領域及びドレイン領域との上下関係が互いに逆の
MOSトランジスタをそれぞれ形成してインバータ等を形
成する技術に関する特開昭59−82745号公報が挙げられ
る。
膜上に形成された単結晶半導体膜の両面にゲート電極と
ソース領域及びドレイン領域との上下関係が互いに逆の
MOSトランジスタをそれぞれ形成してインバータ等を形
成する技術に関する特開昭59−82745号公報が挙げられ
る。
上述のように多結晶Si TFTをａ−Si:H TFTとともに
同一基板上に形成する場合には、ａ−Si:H TFTの製造
プロセスと多結晶Si TFTの製造プロセスとが全く異な
るため、製造工程が複雑になり、必然的に工程数が多く
なってしまうという問題があった。
同一基板上に形成する場合には、ａ−Si:H TFTの製造
プロセスと多結晶Si TFTの製造プロセスとが全く異な
るため、製造工程が複雑になり、必然的に工程数が多く
なってしまうという問題があった。
従って本発明の目的は、液晶ディスプレイ等の半導体
装置の製造工程の簡略化を図ることができる半導体装置
の製造方法を提供することにある。
装置の製造工程の簡略化を図ることができる半導体装置
の製造方法を提供することにある。
本発明は、絶縁性基板（１）上に能動層（２）、ゲー
ト絶縁膜（６）及びゲート電極（７）をこの順に積層し
た第１の薄膜トランジスタ（Q1）と、ゲート電極
（３）、ゲート絶縁膜（10）及び能動層（11）をこの順
に積層した第２の薄膜トランジスタ（Q2）とを有する半
導体装置の製造方法において、上記第１の薄膜トランジ
スタ（Q1）の能動層（２）と上記第２の薄膜トランジス
タ（Q2）のゲート電極（３）とを同一の半導体膜のみを
パターンニングすることにより形成するようにした半導
体装置の製造方法である。
ト絶縁膜（６）及びゲート電極（７）をこの順に積層し
た第１の薄膜トランジスタ（Q1）と、ゲート電極
（３）、ゲート絶縁膜（10）及び能動層（11）をこの順
に積層した第２の薄膜トランジスタ（Q2）とを有する半
導体装置の製造方法において、上記第１の薄膜トランジ
スタ（Q1）の能動層（２）と上記第２の薄膜トランジス
タ（Q2）のゲート電極（３）とを同一の半導体膜のみを
パターンニングすることにより形成するようにした半導
体装置の製造方法である。
上記した手段によれば、第１の薄膜トランジスタの能
動層と第２の薄膜トランジスタのゲート電極とを別々に
形成する場合に比べて製造工程数が少なくなり、従って
この分だけ半導体装置の製造工程の簡略化を図ることが
できる。
動層と第２の薄膜トランジスタのゲート電極とを別々に
形成する場合に比べて製造工程数が少なくなり、従って
この分だけ半導体装置の製造工程の簡略化を図ることが
できる。
以下、本発明の一実施例について図面を参照しながら
説明する。この実施例は、走査回路に多結晶Si TFTを
用い、画素スイッチング素子としてａ−Si:H TFTを用
いたアクティブマトリクス方式の液晶ディスプレイの製
造に本発明を適用した実施例である。
説明する。この実施例は、走査回路に多結晶Si TFTを
用い、画素スイッチング素子としてａ−Si:H TFTを用
いたアクティブマトリクス方式の液晶ディスプレイの製
造に本発明を適用した実施例である。
本実施例においては、第１図に示すように、まず例え
ば透明なガラス基板１の全面に例えば低圧CVD法により
例えば超薄膜の多結晶Si膜を形成し、この多結晶Si膜の
みをエッチングにより所定形状にパターンニングするこ
とにより、後述の多結晶Si TFTQ1の能動層２及び後述
のａ−Si:H TFTQ2のゲート電極３を形成する。この
後、このゲート電極３にイオン注入等により不純物をド
ープして低抵抗化する。なお、上記多結晶Si膜を形成
後、この多結晶Si膜にSi等をイオン注入することにより
アモルファス化し、その後アニールを行って固相成長さ
せることによりあらかじめ結晶粒を大きくしておいても
よい。
ば透明なガラス基板１の全面に例えば低圧CVD法により
例えば超薄膜の多結晶Si膜を形成し、この多結晶Si膜の
みをエッチングにより所定形状にパターンニングするこ
とにより、後述の多結晶Si TFTQ1の能動層２及び後述
のａ−Si:H TFTQ2のゲート電極３を形成する。この
後、このゲート電極３にイオン注入等により不純物をド
ープして低抵抗化する。なお、上記多結晶Si膜を形成
後、この多結晶Si膜にSi等をイオン注入することにより
アモルファス化し、その後アニールを行って固相成長さ
せることによりあらかじめ結晶粒を大きくしておいても
よい。
次に第２図に示すように、例えばSiO2膜のような絶縁
膜４及び例えば多結晶Si膜５をそれぞれ例えば低圧CVD
法により全面に順次形成する。
膜４及び例えば多結晶Si膜５をそれぞれ例えば低圧CVD
法により全面に順次形成する。
次に、上記多結晶Si膜５及び絶縁膜４をエッチングに
より所定形状にパターンニングして、第３図に示すよう
にゲート絶縁膜６及びゲート電極７を形成する。次に、
これらのゲート電極７及びゲート絶縁膜６をマスクとし
て上記能動層２にｎ型不純物をイオン注入することによ
り、このゲート電極７に対して自己整合的に例えばn+型
のソース領域８及びドレイン領域９を形成する。この
後、例えば600℃程度の温度でアニールを行うことによ
り注入不純物の電気的活性化を行う。
より所定形状にパターンニングして、第３図に示すよう
にゲート絶縁膜６及びゲート電極７を形成する。次に、
これらのゲート電極７及びゲート絶縁膜６をマスクとし
て上記能動層２にｎ型不純物をイオン注入することによ
り、このゲート電極７に対して自己整合的に例えばn+型
のソース領域８及びドレイン領域９を形成する。この
後、例えば600℃程度の温度でアニールを行うことによ
り注入不純物の電気的活性化を行う。
次に第４図に示すように、例えばSiO2膜のような絶縁
膜10を例えば低圧CVD法により全面に形成した後、この
絶縁膜10の上に例えば真性（ｉ型）のａ−Si:H膜を例え
ばプラズマCVD法により全面に形成し、このａ−Si:H膜
をエッチングにより所定形状にパターンニングすること
によりｉ型ａ−Si:H膜から成る能動層11を形成する。こ
の場合、上記絶縁膜10は、後述の多結晶Si TFTQ1のパ
ッシベーション膜とａ−Si:H TFTQ2のゲート絶縁膜と
を兼用する。次に、全面に例えばn+型のａ−Si:H膜を形
成し、このn+型のａ−Si:H膜をエッチングにより所定形
状にパターンニングすることによりソース領域12及びド
レイン領域13を形成する。この後、アルミニウム等の金
属配線の形成、液晶の配向膜の形成、液晶の封入等の通
常の工程を経て、目的とする液晶ディスプレイを完成さ
せる。
膜10を例えば低圧CVD法により全面に形成した後、この
絶縁膜10の上に例えば真性（ｉ型）のａ−Si:H膜を例え
ばプラズマCVD法により全面に形成し、このａ−Si:H膜
をエッチングにより所定形状にパターンニングすること
によりｉ型ａ−Si:H膜から成る能動層11を形成する。こ
の場合、上記絶縁膜10は、後述の多結晶Si TFTQ1のパ
ッシベーション膜とａ−Si:H TFTQ2のゲート絶縁膜と
を兼用する。次に、全面に例えばn+型のａ−Si:H膜を形
成し、このn+型のａ−Si:H膜をエッチングにより所定形
状にパターンニングすることによりソース領域12及びド
レイン領域13を形成する。この後、アルミニウム等の金
属配線の形成、液晶の配向膜の形成、液晶の封入等の通
常の工程を経て、目的とする液晶ディスプレイを完成さ
せる。
第４図に示すように、本実施例においては、ゲート電
極７、ソース領域８及びドレイン領域９によりｎチャネ
ル型の多結晶Si TFTQ1が構成され、ゲート電極３、ソ
ース領域12及びドレイン領域13によりｎチャネル型のａ
−Si:H TFTQ2が構成されている。この場合、このａ−S
i:H TFTQ2は、ガラス基板１側にゲート電極３が設けら
れ、このゲート電極３の上側に能動層11が設けられてい
る、いわゆるスタッガード（staggered）構造となって
いる。
極７、ソース領域８及びドレイン領域９によりｎチャネ
ル型の多結晶Si TFTQ1が構成され、ゲート電極３、ソ
ース領域12及びドレイン領域13によりｎチャネル型のａ
−Si:H TFTQ2が構成されている。この場合、このａ−S
i:H TFTQ2は、ガラス基板１側にゲート電極３が設けら
れ、このゲート電極３の上側に能動層11が設けられてい
る、いわゆるスタッガード（staggered）構造となって
いる。
本実施例によれば、上述のようにガラス基板１上に多
結晶Si膜を形成し、この多結晶Si膜のみをパターンニン
グすることにより多結晶Si TFTQ1の能動層２とａ−Si:
H TFTQ2のゲート電極３とを形成しているので、これら
の能動層２及びゲート電極３を一つの工程で同時に形成
することができる。このため、これらの能動層２及びゲ
ート電極３を別々に形成する場合に比べて製造工程数が
少なくなり、従ってこの分だけ液晶ディスプレイの製造
工程の簡略化を図ることができる。
結晶Si膜を形成し、この多結晶Si膜のみをパターンニン
グすることにより多結晶Si TFTQ1の能動層２とａ−Si:
H TFTQ2のゲート電極３とを形成しているので、これら
の能動層２及びゲート電極３を一つの工程で同時に形成
することができる。このため、これらの能動層２及びゲ
ート電極３を別々に形成する場合に比べて製造工程数が
少なくなり、従ってこの分だけ液晶ディスプレイの製造
工程の簡略化を図ることができる。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
例えば、絶縁膜４、10としては例えばSi3N4膜を用い
ることが可能であり、さらにSi3N4膜とSiO2膜との積層
膜等を用いることも可能である。また、例えば第２図に
示す多結晶Si膜５の代わりに例えばｉ型ａ−Si:H膜を形
成し、このｉ型ａ−Si:H膜をパターンニングすることに
より多結晶Si TFTQ1のゲート電極とａ−Si:H TFTQ2の
能動層とを同時に形成することも可能である。この場
合、多結晶Si TFTQ1のゲート電極となる部分には、レ
ーザードーピング技術等を用いてあらかじめ不純物をド
ープすることにより低抵抗化しておくことが可能であ
る。
ることが可能であり、さらにSi3N4膜とSiO2膜との積層
膜等を用いることも可能である。また、例えば第２図に
示す多結晶Si膜５の代わりに例えばｉ型ａ−Si:H膜を形
成し、このｉ型ａ−Si:H膜をパターンニングすることに
より多結晶Si TFTQ1のゲート電極とａ−Si:H TFTQ2の
能動層とを同時に形成することも可能である。この場
合、多結晶Si TFTQ1のゲート電極となる部分には、レ
ーザードーピング技術等を用いてあらかじめ不純物をド
ープすることにより低抵抗化しておくことが可能であ
る。
また、ｎチャネル型の多結晶Si TFTQ1の他にｐチャ
ネル型の多結晶Si TFTを形成してCMOSインバータを形
成する場合にも本発明を適用することができる。さら
に、ゲート電極３の低抵抗化のために行うイオン注入
は、多結晶Si TFTQ1のソース領域８及びドレイン領域
９を形成するためのｎ型不純物のイオン注入と兼用して
もよく、ｐチャネル型の多結晶Si TFTも形成する場合
にはそのソース領域及びドレイン領域を形成するための
ｐ型不純物のイオン注入と兼用してもよい。注入不純物
としてｎ型不純物を用いるかｐ型不純物を用いるかは、
ａ−Si:H TFTQ2のしきい値電圧の設定値に応じて決め
ればよい。
ネル型の多結晶Si TFTを形成してCMOSインバータを形
成する場合にも本発明を適用することができる。さら
に、ゲート電極３の低抵抗化のために行うイオン注入
は、多結晶Si TFTQ1のソース領域８及びドレイン領域
９を形成するためのｎ型不純物のイオン注入と兼用して
もよく、ｐチャネル型の多結晶Si TFTも形成する場合
にはそのソース領域及びドレイン領域を形成するための
ｐ型不純物のイオン注入と兼用してもよい。注入不純物
としてｎ型不純物を用いるかｐ型不純物を用いるかは、
ａ−Si:H TFTQ2のしきい値電圧の設定値に応じて決め
ればよい。
さらに、上述の実施例においては、本発明を液晶ディ
スプレイの製造に適用した場合について説明したが、本
発明は、その他の半導体装置の製造に適用することも可
能である。
スプレイの製造に適用した場合について説明したが、本
発明は、その他の半導体装置の製造に適用することも可
能である。
本発明によれば、第１の薄膜トランジスタの能動層と
第２の薄膜トランジスタのゲート電極とを同一の半導体
膜のみをパターンニングすることにより形成するように
しているので、これらの能動層及びゲート電極を別々に
形成する場合に比べて製造工程数が少なくなり、従って
この分だけ半導体装置の製造工程の簡略化を図ることが
できる。
第２の薄膜トランジスタのゲート電極とを同一の半導体
膜のみをパターンニングすることにより形成するように
しているので、これらの能動層及びゲート電極を別々に
形成する場合に比べて製造工程数が少なくなり、従って
この分だけ半導体装置の製造工程の簡略化を図ることが
できる。
第１図〜第４図は本発明の一実施例による液晶ディスプ
レイの製造方法を工程順に説明するための断面図であ
る。 図面における主要な符号の説明 1:ガラス基板、２、11:能動層、３、7:ゲート電極、
８、12:ソース領域、９、13:ドレイン領域、Q1:多結晶S
i TFT（第１の薄膜トランジスタ）、Q2:a−Si:H TFT
（第２の薄膜トランジスタ）。
レイの製造方法を工程順に説明するための断面図であ
る。 図面における主要な符号の説明 1:ガラス基板、２、11:能動層、３、7:ゲート電極、
８、12:ソース領域、９、13:ドレイン領域、Q1:多結晶S
i TFT（第１の薄膜トランジスタ）、Q2:a−Si:H TFT
（第２の薄膜トランジスタ）。
Claims (1)
- 【請求項１】絶縁性基板上に能動層、ゲート絶縁膜及び
ゲート電極をこの順に積層した第１の薄膜トランジスタ
と、ゲート電極、ゲート絶縁膜及び能動層をこの順に積
層した第２の薄膜トランジスタとを有する半導体装置の
製造方法において、 上記第１の薄膜トランジスタの上記能動層と上記第２の
薄膜トランジスタの上記ゲート電極とを同一の半導体膜
のみをパターンニングすることにより形成するようにし
たことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1647888A JP2776820B2 (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1647888A JP2776820B2 (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01192173A JPH01192173A (ja) | 1989-08-02 |
| JP2776820B2 true JP2776820B2 (ja) | 1998-07-16 |
Family
ID=11917389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1647888A Expired - Fee Related JP2776820B2 (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776820B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07135324A (ja) * | 1993-11-05 | 1995-05-23 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体集積回路 |
| TW299897U (en) * | 1993-11-05 | 1997-03-01 | Semiconductor Energy Lab | A semiconductor integrated circuit |
| US8354674B2 (en) * | 2007-06-29 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer |
| KR101073542B1 (ko) * | 2009-09-03 | 2011-10-17 | 삼성모바일디스플레이주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| JPWO2018043472A1 (ja) * | 2016-09-02 | 2019-06-27 | シャープ株式会社 | アクティブマトリクス基板およびその製造方法 |
| US11107429B2 (en) | 2017-03-27 | 2021-08-31 | Sharp Kabushiki Kaisha | Active matrix substrate, liquid crystal display device, and organic EL display device |
| CN110098201A (zh) | 2019-05-16 | 2019-08-06 | 合肥京东方光电科技有限公司 | 晶体管器件及其制造方法、显示基板、显示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550664A (en) * | 1978-10-07 | 1980-04-12 | Shunpei Yamazaki | Semiconductor device and method of fabricating the same |
| JPS6273658A (ja) * | 1985-09-26 | 1987-04-04 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置とその製造方法 |
-
1988
- 1988-01-27 JP JP1647888A patent/JP2776820B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550664A (en) * | 1978-10-07 | 1980-04-12 | Shunpei Yamazaki | Semiconductor device and method of fabricating the same |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH01192173A (ja) | 1989-08-02 |
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