JPH0936380A - 多結晶シリコン薄膜トランジスタおよびその製造方法 - Google Patents
多結晶シリコン薄膜トランジスタおよびその製造方法Info
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Abstract
(57)【要約】
【課題】 オン電流を減少せずドレイン接合部の電界を
低めて漏洩電流を減少させる多結晶シリコン薄膜トラン
ジスタの製造方法を提供する。 【解決手段】 多結晶シリコン薄膜トランジスタの製造
方法は、透明な絶縁基板１上に多結晶シリコンで活性層
２を形成する工程と、ＣＶＤ方法でＣＶＤ酸化膜４を形
成した後熱酸化を行いＣＶＤ酸化膜４の下部に熱酸化膜
３が形成されるようにして２つの絶縁層で構成されるゲ
ート絶縁層５を形成する工程と、ゲート絶縁層５上に導
電物質でゲート電極６を形成する工程と、熱酸化を行い
ゲート電極６を酸化すると共にゲート電極６の下方に位
置する部分以外の活性層２を酸化し、ゲート電極６の下
方に位置するゲート絶縁層５の熱酸化膜３より残り部分
をもっと厚く形成する工程とを含む。
低めて漏洩電流を減少させる多結晶シリコン薄膜トラン
ジスタの製造方法を提供する。 【解決手段】 多結晶シリコン薄膜トランジスタの製造
方法は、透明な絶縁基板１上に多結晶シリコンで活性層
２を形成する工程と、ＣＶＤ方法でＣＶＤ酸化膜４を形
成した後熱酸化を行いＣＶＤ酸化膜４の下部に熱酸化膜
３が形成されるようにして２つの絶縁層で構成されるゲ
ート絶縁層５を形成する工程と、ゲート絶縁層５上に導
電物質でゲート電極６を形成する工程と、熱酸化を行い
ゲート電極６を酸化すると共にゲート電極６の下方に位
置する部分以外の活性層２を酸化し、ゲート電極６の下
方に位置するゲート絶縁層５の熱酸化膜３より残り部分
をもっと厚く形成する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は多結晶シリコン薄膜
トランジスタおよびその製造方法に係り、より詳しく
は、後酸化を通じてゲート絶縁層の厚さを部分に従い変
化させることにより、ドレイン接合部の電界を減少させ
た多結晶シリコン薄膜トランジスタおよびその製造方法
に関する。
トランジスタおよびその製造方法に係り、より詳しく
は、後酸化を通じてゲート絶縁層の厚さを部分に従い変
化させることにより、ドレイン接合部の電界を減少させ
た多結晶シリコン薄膜トランジスタおよびその製造方法
に関する。
【０００２】
【従来の技術】液晶表示装置（ＬＣＤ；Liquid Crystal
Display）の画素のスイッチング素子として主に用いら
れる薄膜トランジスタ（ＴＦＴ；Thin Film Transisto
r）は、チャンネルが形成されるチャンネル層に非晶質
シリコンを用いたものと多結晶シリコンを用いたものと
がある。
Display）の画素のスイッチング素子として主に用いら
れる薄膜トランジスタ（ＴＦＴ；Thin Film Transisto
r）は、チャンネルが形成されるチャンネル層に非晶質
シリコンを用いたものと多結晶シリコンを用いたものと
がある。
【０００３】非晶質シリコン薄膜トランジスタをスイッ
チング素子とする液晶表示装置は、軽薄で消費電力が小
さいばかりでなく、画質が良好であるためノートブック
型パーソナルコンピュータなどの携帯用製品を中心に多
方面に用いられている。非晶質シリコン薄膜トランジス
タは、製作工程中の温度をガラスの歪み点(strain poin
t)である６００℃より低く保持でき、基板としてガラス
を用いることができるため、一般的に高温工程が必要な
多結晶シリコン薄膜トランジスタに比べ、生産価格を低
減できるという長所がある。しかしながら、非晶質シリ
コン薄膜トランジスタを利用したものは、多結晶シリコ
ン薄膜トランジスタより素子の特性が劣っており、高速
動作を必要とする回路には応用できないという短所があ
る。
チング素子とする液晶表示装置は、軽薄で消費電力が小
さいばかりでなく、画質が良好であるためノートブック
型パーソナルコンピュータなどの携帯用製品を中心に多
方面に用いられている。非晶質シリコン薄膜トランジス
タは、製作工程中の温度をガラスの歪み点(strain poin
t)である６００℃より低く保持でき、基板としてガラス
を用いることができるため、一般的に高温工程が必要な
多結晶シリコン薄膜トランジスタに比べ、生産価格を低
減できるという長所がある。しかしながら、非晶質シリ
コン薄膜トランジスタを利用したものは、多結晶シリコ
ン薄膜トランジスタより素子の特性が劣っており、高速
動作を必要とする回路には応用できないという短所があ
る。
【０００４】多結晶シリコン薄膜トランジスタは非晶質
シリコン薄膜トランジスタに比べ、キャリアの移動度が
高く、基板上に駆動回路を集積させることができ、光遮
断が不要であるため、大型、高精細の液晶表示装置に対
応させることができる。特に、駆動回路の内蔵が可能で
あるため価格を低減するこことができるばかりでなく、
小型化を図ることが可能であるという長所がある。多結
晶シリコンは結晶粒(grain) という小さい単結晶領域か
らなる。結晶粒界の原子の配列にはバラツキがあり、不
完全な結合に基づく欠陥が多くあるが、結晶粒の内部は
単結晶シリコンと同様に、シリコン原子が周期的に配列
されている。このように、多結晶シリコンの結晶粒の内
部は完全な結晶構造を有しているため、結晶構造を全く
有していない非晶質シリコンに比べ多結晶シリコンにお
けるキャリアの移動度が高い。
シリコン薄膜トランジスタに比べ、キャリアの移動度が
高く、基板上に駆動回路を集積させることができ、光遮
断が不要であるため、大型、高精細の液晶表示装置に対
応させることができる。特に、駆動回路の内蔵が可能で
あるため価格を低減するこことができるばかりでなく、
小型化を図ることが可能であるという長所がある。多結
晶シリコンは結晶粒(grain) という小さい単結晶領域か
らなる。結晶粒界の原子の配列にはバラツキがあり、不
完全な結合に基づく欠陥が多くあるが、結晶粒の内部は
単結晶シリコンと同様に、シリコン原子が周期的に配列
されている。このように、多結晶シリコンの結晶粒の内
部は完全な結晶構造を有しているため、結晶構造を全く
有していない非晶質シリコンに比べ多結晶シリコンにお
けるキャリアの移動度が高い。
【０００５】しかしながら、多結晶シリコンはエネルギ
ー間隔が狭く、結晶粒界に多くのシリコンダングリング
ボンド(dangling bond) が存在する。これら欠陥はバン
ド間隔の中心に位置してキャリアの生成、再結合中心に
機能する。従って、多結晶シリコン薄膜トランジスタに
おいて、特にドレイン付近の高電界領域において大きい
漏洩電流が発生するという問題点がある。
ー間隔が狭く、結晶粒界に多くのシリコンダングリング
ボンド(dangling bond) が存在する。これら欠陥はバン
ド間隔の中心に位置してキャリアの生成、再結合中心に
機能する。従って、多結晶シリコン薄膜トランジスタに
おいて、特にドレイン付近の高電界領域において大きい
漏洩電流が発生するという問題点がある。
【０００６】以下、添付図面を参照して従来の多結晶シ
リコン薄膜トランジスタについて詳細に説明する。図１
は従来の多結晶シリコン薄膜トランジスタの断面図であ
り、ゲート電極がチャンネル層の上部にある上部ゲート
型を採用している。透明なガラス基板１１上に多結晶シ
リコンからなる活性層１２があり、その上に主に酸化膜
からなるゲート絶縁層１３が形成されている。ゲート絶
縁層１３上にはゲート電極１４が位置しており、ゲート
電極１４の上部が絶縁膜１５で覆われている。ゲート絶
縁層１３および絶縁膜１５には二つの接触ホールが穿た
れており、この接触ホールを通じてソース電極１６およ
びドレイン電極１７が活性層１２と接続される。
リコン薄膜トランジスタについて詳細に説明する。図１
は従来の多結晶シリコン薄膜トランジスタの断面図であ
り、ゲート電極がチャンネル層の上部にある上部ゲート
型を採用している。透明なガラス基板１１上に多結晶シ
リコンからなる活性層１２があり、その上に主に酸化膜
からなるゲート絶縁層１３が形成されている。ゲート絶
縁層１３上にはゲート電極１４が位置しており、ゲート
電極１４の上部が絶縁膜１５で覆われている。ゲート絶
縁層１３および絶縁膜１５には二つの接触ホールが穿た
れており、この接触ホールを通じてソース電極１６およ
びドレイン電極１７が活性層１２と接続される。
【０００７】かかる構造の多結晶シリコン薄膜トランジ
スタは、非晶質シリコン薄膜トランジスタに比べ漏洩電
流が大きいという短所がある。漏洩電流はチャンネル層
１２のドレイン領域とチャンネル領域との接合部（以
下、‘ドレイン接合部’という）における強い電界によ
るキャリアのトンネリングにより発生する。トンネリン
グが発生する確率は接合部のトラップ密度により決まる
が、多結晶シリコン薄膜トランジスタの場合非常に多く
のトラップが存在するため漏洩電流が大きい。かかる漏
洩電流を減少させるためにはトラップ密度が低い多結晶
シリコンを形成する方法と、ドレイン接合部における電
界を低くする方法があるが、後者がＬＤＤ(lightly-dop
ed drain) 構造である。
スタは、非晶質シリコン薄膜トランジスタに比べ漏洩電
流が大きいという短所がある。漏洩電流はチャンネル層
１２のドレイン領域とチャンネル領域との接合部（以
下、‘ドレイン接合部’という）における強い電界によ
るキャリアのトンネリングにより発生する。トンネリン
グが発生する確率は接合部のトラップ密度により決まる
が、多結晶シリコン薄膜トランジスタの場合非常に多く
のトラップが存在するため漏洩電流が大きい。かかる漏
洩電流を減少させるためにはトラップ密度が低い多結晶
シリコンを形成する方法と、ドレイン接合部における電
界を低くする方法があるが、後者がＬＤＤ(lightly-dop
ed drain) 構造である。
【０００８】
【発明が解決しようとする課題】しかしながら、かかる
ＬＤＤ構造は側壁または隔壁を用いて形成したり、感光
膜をＬＤＤイオン注入の際のマスクに用いて形成したり
する。漏洩電流を効果的に減少させるためには、かかる
ＬＤＤ領域の長さがほぼ１〜２μｍ程度にならなければ
ならないが、隔壁を用いてその程度のＬＤＤ長さを形成
することは工程上非常に難しい。感光膜マスクを用いる
場合にはフォトリソグラフィーの際に自己整列(self-al
ignment)にならないので、再現性のあるＬＤＤ構造を得
難い。さらに、かかるＬＤＤ構造の場合オン電流が急激
に減少するという大きい問題点がある。
ＬＤＤ構造は側壁または隔壁を用いて形成したり、感光
膜をＬＤＤイオン注入の際のマスクに用いて形成したり
する。漏洩電流を効果的に減少させるためには、かかる
ＬＤＤ領域の長さがほぼ１〜２μｍ程度にならなければ
ならないが、隔壁を用いてその程度のＬＤＤ長さを形成
することは工程上非常に難しい。感光膜マスクを用いる
場合にはフォトリソグラフィーの際に自己整列(self-al
ignment)にならないので、再現性のあるＬＤＤ構造を得
難い。さらに、かかるＬＤＤ構造の場合オン電流が急激
に減少するという大きい問題点がある。
【０００９】従って、本発明はかかる問題点を解決する
ためのものであって、その目的は、オン電流を減少せず
ドレイン接合部の電界を低めて漏洩電流を減少させるこ
とにある。
ためのものであって、その目的は、オン電流を減少せず
ドレイン接合部の電界を低めて漏洩電流を減少させるこ
とにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
の本発明に従う多結晶シリコン薄膜トランジスタの製造
方法は、次のような工程を含む。まず、透明な絶縁基板
上に多結晶シリコンで活性層を形成する。活性層上に酸
化シリコンでゲート絶縁層を形成するが、このゲート絶
縁層は活性層を熱酸化して単一膜で形成するか、または
ＣＶＤ方法でＣＶＤ酸化膜を形成した後熱酸化を行いＣ
ＶＤ酸化膜の下部に熱酸化膜が形成されるようにして２
つの絶縁層で形成することができる。次いで、ゲート絶
縁層上に導電物質でゲート電極を形成する。最後に、熱
酸化を行いゲート電極を酸化すると共にゲート電極の下
方に位置する部分以外の活性層を酸化し、ゲート電極の
下部にあるゲート絶縁層部分より残り部分をより厚く形
成する。
の本発明に従う多結晶シリコン薄膜トランジスタの製造
方法は、次のような工程を含む。まず、透明な絶縁基板
上に多結晶シリコンで活性層を形成する。活性層上に酸
化シリコンでゲート絶縁層を形成するが、このゲート絶
縁層は活性層を熱酸化して単一膜で形成するか、または
ＣＶＤ方法でＣＶＤ酸化膜を形成した後熱酸化を行いＣ
ＶＤ酸化膜の下部に熱酸化膜が形成されるようにして２
つの絶縁層で形成することができる。次いで、ゲート絶
縁層上に導電物質でゲート電極を形成する。最後に、熱
酸化を行いゲート電極を酸化すると共にゲート電極の下
方に位置する部分以外の活性層を酸化し、ゲート電極の
下部にあるゲート絶縁層部分より残り部分をより厚く形
成する。
【００１１】ゲート絶縁層を熱酸化膜とＣＶＤ酸化膜の
２層で形成する場合、ＣＶＤ酸化膜は５００Å以下の厚
さで形成することが好ましく、熱酸化膜は５００Å以
下、より好ましくは２００Å以下の厚さで形成するのが
よい。第４工程において、ゲート電極が酸化されて形成
される熱酸化膜の厚さは５００〜２０００Åであること
が好ましく、このとき、ゲート絶縁層の厚い部分と薄い
部分との厚さの差は３００〜３５０Åであることが好ま
しい。
２層で形成する場合、ＣＶＤ酸化膜は５００Å以下の厚
さで形成することが好ましく、熱酸化膜は５００Å以
下、より好ましくは２００Å以下の厚さで形成するのが
よい。第４工程において、ゲート電極が酸化されて形成
される熱酸化膜の厚さは５００〜２０００Åであること
が好ましく、このとき、ゲート絶縁層の厚い部分と薄い
部分との厚さの差は３００〜３５０Åであることが好ま
しい。
【００１２】このような製造方法で形成した多結晶シリ
コン薄膜トランジスタは、透明な絶縁基板、基板上に多
結晶シリコンで形成されたおり、チャンネルが生成され
る活性層、活性層上に形成されているゲート絶縁層、ゲ
ート絶縁層上に形成されているゲート電極、そしてゲー
ト電極を全体的に覆っている酸化膜を含み、前記ゲート
絶縁層は前記ゲート電極の下方に位置する部分が残り部
分より薄い。
コン薄膜トランジスタは、透明な絶縁基板、基板上に多
結晶シリコンで形成されたおり、チャンネルが生成され
る活性層、活性層上に形成されているゲート絶縁層、ゲ
ート絶縁層上に形成されているゲート電極、そしてゲー
ト電極を全体的に覆っている酸化膜を含み、前記ゲート
絶縁層は前記ゲート電極の下方に位置する部分が残り部
分より薄い。
【００１３】また、ゲート電極の両側に前記酸化膜を間
に挟んで形成される隔壁をさらに含む構成とすることが
できる。
に挟んで形成される隔壁をさらに含む構成とすることが
できる。
【００１４】
【発明の実施の形態】以下、本発明の１実施形態を添付
図面に基づいて詳細に説明する。図２（Ａ）ないし図２
（Ｃ）は本発明の実施形態に従う多結晶シリコン薄膜ト
ランジスタの製造方法をその工程順序に従い示す断面図
である。まず、石英またはガラスなどからなる透明な絶
縁基板１上にチャンネルが形成される活性層２を多結晶
シリコンでほぼ５００Åの厚さで形成する。ここで、活
性層２は多結晶シリコンを直接蒸着して形成する代わり
に、非晶質シリコンを蒸着した後、熱処理工程を通じて
多結晶シリコンに変化させる方法を用いることもでき
る。次に、プラズマ化学気相蒸着（ＰＥＣＶＤ：plasma
enhance chemicalvapor deposition）、常圧化学気相
蒸着（ＡＰＣＶＤ：atmospheric chemical vapor depos
ition ）、または減圧化学気相蒸着（ＬＰＣＶＤ：low
pressure chemical vapor deposition）などで厚さ２０
０〜１０００Å程度、好ましくは５００Å以下のＣＶＤ
酸化膜４を蒸着した後、９００〜９５０℃の温度で熱酸
化を行いＣＶＤ酸化膜４の下部に厚さ２００Å以下の第
１熱酸化膜３が生成されるようにする。この熱酸化膜３
とＣＶＤ酸化膜４とからなる２重膜はゲート絶縁層５に
なる。ゲート絶縁層５をこの実施形態でのように２重膜
で形成する代わりに、熱酸化膜またはＣＶＤ酸化膜から
なる単一膜で形成することもできるが、ゲート絶縁層５
の特性を良好にするためには前記のように、２重膜で形
成することが好ましい。次いで、多結晶シリコンなどの
導電物質をほぼ３０００Å程度の厚さで積層した後、パ
タニングして図２（Ａ）に示すように、ゲート電極６を
形成する。
図面に基づいて詳細に説明する。図２（Ａ）ないし図２
（Ｃ）は本発明の実施形態に従う多結晶シリコン薄膜ト
ランジスタの製造方法をその工程順序に従い示す断面図
である。まず、石英またはガラスなどからなる透明な絶
縁基板１上にチャンネルが形成される活性層２を多結晶
シリコンでほぼ５００Åの厚さで形成する。ここで、活
性層２は多結晶シリコンを直接蒸着して形成する代わり
に、非晶質シリコンを蒸着した後、熱処理工程を通じて
多結晶シリコンに変化させる方法を用いることもでき
る。次に、プラズマ化学気相蒸着（ＰＥＣＶＤ：plasma
enhance chemicalvapor deposition）、常圧化学気相
蒸着（ＡＰＣＶＤ：atmospheric chemical vapor depos
ition ）、または減圧化学気相蒸着（ＬＰＣＶＤ：low
pressure chemical vapor deposition）などで厚さ２０
０〜１０００Å程度、好ましくは５００Å以下のＣＶＤ
酸化膜４を蒸着した後、９００〜９５０℃の温度で熱酸
化を行いＣＶＤ酸化膜４の下部に厚さ２００Å以下の第
１熱酸化膜３が生成されるようにする。この熱酸化膜３
とＣＶＤ酸化膜４とからなる２重膜はゲート絶縁層５に
なる。ゲート絶縁層５をこの実施形態でのように２重膜
で形成する代わりに、熱酸化膜またはＣＶＤ酸化膜から
なる単一膜で形成することもできるが、ゲート絶縁層５
の特性を良好にするためには前記のように、２重膜で形
成することが好ましい。次いで、多結晶シリコンなどの
導電物質をほぼ３０００Å程度の厚さで積層した後、パ
タニングして図２（Ａ）に示すように、ゲート電極６を
形成する。
【００１５】その後、ほぼ８５０〜９５０℃程度の温度
で熱酸化を行い多結晶シリコンからなるゲート電極６の
表面にほぼ５００〜２０００Å、好ましくは７００Å程
度の第２熱酸化膜７を形成する。このとき、活性層２の
酸化も同時に行われるが、ゲート電極６の下部部分であ
るチャンネル部１００はほとんど酸化せずその両側部分
であるソース／ドレイン部２００が主に酸化される。従
って、活性層２のソース／ドレイン部２００上の第１熱
酸化膜３は活性層２のチャンネル部１００上の第１酸化
膜３に比べ厚さがほぼ３００〜３５０Å程度厚くなる。
図２（Ｂ）からわかるように、ソース／ドレイン部２０
０の上方に位置して、活性層２の厚さが薄くなり、第１
熱酸化膜３は薄くなったソース／ドレイン部２００の厚
さより２倍程度厚くなるので上方に膨張する。これによ
って、ＣＶＤ酸化膜４およびゲート電極６の両端は上方
にわずか持ち上げられる。結果的に、第１熱酸化膜３
は、ゲート電極６の下方に位置する部分よりその両側に
位置する部分がより厚くなるので、接合部の電界が減少
し、この電界による漏洩電流量が減少する。
で熱酸化を行い多結晶シリコンからなるゲート電極６の
表面にほぼ５００〜２０００Å、好ましくは７００Å程
度の第２熱酸化膜７を形成する。このとき、活性層２の
酸化も同時に行われるが、ゲート電極６の下部部分であ
るチャンネル部１００はほとんど酸化せずその両側部分
であるソース／ドレイン部２００が主に酸化される。従
って、活性層２のソース／ドレイン部２００上の第１熱
酸化膜３は活性層２のチャンネル部１００上の第１酸化
膜３に比べ厚さがほぼ３００〜３５０Å程度厚くなる。
図２（Ｂ）からわかるように、ソース／ドレイン部２０
０の上方に位置して、活性層２の厚さが薄くなり、第１
熱酸化膜３は薄くなったソース／ドレイン部２００の厚
さより２倍程度厚くなるので上方に膨張する。これによ
って、ＣＶＤ酸化膜４およびゲート電極６の両端は上方
にわずか持ち上げられる。結果的に、第１熱酸化膜３
は、ゲート電極６の下方に位置する部分よりその両側に
位置する部分がより厚くなるので、接合部の電界が減少
し、この電界による漏洩電流量が減少する。
【００１６】次に、ソース／ドレイン部２００にイオン
を注入し、Ｎ形チャンネルの場合には高濃度のソース／
ドレイン領域と低濃度のＬＤＤ領域、Ｐ形チャンネルの
場合にはソース／ドレイン領域のみを形成し駆動回路部
分のイオン注入を行う。そして、多結晶シリコンを５０
００〜１００００Å、好ましくは７０００Å程度蒸着し
反応性イオンエッチングなどでエッチバックしてゲート
電極６の両側の第２熱酸化膜７に隔壁８を形成する。最
後に、画素部分のイオンを注入すると本発明の実施形態
に従う多結晶シリコン薄膜トランジスタが完成される。
を注入し、Ｎ形チャンネルの場合には高濃度のソース／
ドレイン領域と低濃度のＬＤＤ領域、Ｐ形チャンネルの
場合にはソース／ドレイン領域のみを形成し駆動回路部
分のイオン注入を行う。そして、多結晶シリコンを５０
００〜１００００Å、好ましくは７０００Å程度蒸着し
反応性イオンエッチングなどでエッチバックしてゲート
電極６の両側の第２熱酸化膜７に隔壁８を形成する。最
後に、画素部分のイオンを注入すると本発明の実施形態
に従う多結晶シリコン薄膜トランジスタが完成される。
【００１７】図３は完成された多結晶シリコン薄膜トラ
ンジスタの構造を示す断面図である。同図からわかるよ
うに、透明な絶縁基板１上に活性層２が形成されてお
り、その上には第１熱酸化膜３とＣＶＤ酸化膜４とから
なるゲート絶縁層５が形成されている。ゲート絶縁層５
の上部にはゲート電極６が形成されており、このゲート
電極６の表面が第２熱酸化膜７で覆われている。ゲート
電極６の両側には第２熱酸化膜７を間に挟んで隔壁８が
形成されている。一方、第１熱酸化膜３はゲート電極６
の下方に位置する部分よりその両側が厚く形成される。
ンジスタの構造を示す断面図である。同図からわかるよ
うに、透明な絶縁基板１上に活性層２が形成されてお
り、その上には第１熱酸化膜３とＣＶＤ酸化膜４とから
なるゲート絶縁層５が形成されている。ゲート絶縁層５
の上部にはゲート電極６が形成されており、このゲート
電極６の表面が第２熱酸化膜７で覆われている。ゲート
電極６の両側には第２熱酸化膜７を間に挟んで隔壁８が
形成されている。一方、第１熱酸化膜３はゲート電極６
の下方に位置する部分よりその両側が厚く形成される。
【００１８】ここで、ゲート電極６の幅をＬ，第１熱酸
化膜３の厚さが変化する部分の幅を△Ｌとし、第１熱酸
化膜３のうち薄い部分の厚さをＴｏｘ１、厚い部分の厚
さをＴｏｘ２とするとき、△ＬはＬに比べて無視するほ
どの量であるため、しきい電圧Ｖｔｈは、 Ｔｏｘ１×（Ｌ−２△Ｌ）／Ｌ＋Ｔｏｘ２×２△Ｌ／Ｌ ＝Ｔｏｘ１＋（Ｔｏｘ２−Ｔｏｘ１）×２△Ｌ／Ｌ ≒Ｔｏｘ１ に依存することとなり、オン電流の減少はほぼ生じな
い。これに反して、漏洩電流はドレイン接合部の電界の
大きさと関係があり、本発明の実施形態のような構造に
おいては、第１熱酸化膜３の厚い部分によりドレイン接
合部の電界が減少するので、漏洩電流が減少する。
化膜３の厚さが変化する部分の幅を△Ｌとし、第１熱酸
化膜３のうち薄い部分の厚さをＴｏｘ１、厚い部分の厚
さをＴｏｘ２とするとき、△ＬはＬに比べて無視するほ
どの量であるため、しきい電圧Ｖｔｈは、 Ｔｏｘ１×（Ｌ−２△Ｌ）／Ｌ＋Ｔｏｘ２×２△Ｌ／Ｌ ＝Ｔｏｘ１＋（Ｔｏｘ２−Ｔｏｘ１）×２△Ｌ／Ｌ ≒Ｔｏｘ１ に依存することとなり、オン電流の減少はほぼ生じな
い。これに反して、漏洩電流はドレイン接合部の電界の
大きさと関係があり、本発明の実施形態のような構造に
おいては、第１熱酸化膜３の厚い部分によりドレイン接
合部の電界が減少するので、漏洩電流が減少する。
【００１９】次に、本発明の具体的な実施例を説明す
る。石英基板１上に多結晶シリコンを５００Å程度蒸着
した後パタニングして活性層２を形成する。プラズマ化
学気相蒸着で５００ÅのＣＶＤ酸化膜４を蒸着した後、
熱酸化を行いＣＶＤ酸化膜４の下部に厚さ２００Åの第
１熱酸化膜３が生成されるようにする。次いで、多結晶
シリコンを３０００Åの厚さで積層した後パタニングし
てゲート電極６を形成する。熱酸化を行いゲート電極６
の表面に７００Å程度の第２熱酸化膜７を形成するが、
このとき、同時に活性層２が部分的に酸化されてその上
方に位置する第１熱酸化膜と同化する。従って、活性層
２のソース／ドレイン部上の第１熱酸化膜３は活性層２
のチャンネル部１００上の第１熱酸化膜３に比べて厚さ
がほぼ３００〜３５０Å程度厚くなる。ソース／ドレイ
ン部２００にイオンを注入し、高濃度のソース／ドレイ
ン領域と低濃度のＬＤＤ領域を形成し駆動回路部分のイ
オン注入を行う。そして、多結晶シリコンを７０００Å
程度蒸着しエッチバックしてゲート電極６の両側の第２
熱酸化膜７に隔壁８を形成する。最後に、画素部分のイ
オンを注入する。
る。石英基板１上に多結晶シリコンを５００Å程度蒸着
した後パタニングして活性層２を形成する。プラズマ化
学気相蒸着で５００ÅのＣＶＤ酸化膜４を蒸着した後、
熱酸化を行いＣＶＤ酸化膜４の下部に厚さ２００Åの第
１熱酸化膜３が生成されるようにする。次いで、多結晶
シリコンを３０００Åの厚さで積層した後パタニングし
てゲート電極６を形成する。熱酸化を行いゲート電極６
の表面に７００Å程度の第２熱酸化膜７を形成するが、
このとき、同時に活性層２が部分的に酸化されてその上
方に位置する第１熱酸化膜と同化する。従って、活性層
２のソース／ドレイン部上の第１熱酸化膜３は活性層２
のチャンネル部１００上の第１熱酸化膜３に比べて厚さ
がほぼ３００〜３５０Å程度厚くなる。ソース／ドレイ
ン部２００にイオンを注入し、高濃度のソース／ドレイ
ン領域と低濃度のＬＤＤ領域を形成し駆動回路部分のイ
オン注入を行う。そして、多結晶シリコンを７０００Å
程度蒸着しエッチバックしてゲート電極６の両側の第２
熱酸化膜７に隔壁８を形成する。最後に、画素部分のイ
オンを注入する。
【００２０】図４は前述した本発明の実施例に従う多結
晶シリコン薄膜トランジスタの特性を示すグラフであ
り、横軸はゲート電極に印加されたゲート電圧を示し、
縦軸はソース−ドレイン間の電流を示す。ここで、実線
で示す本発明の実施例に従う多結晶シリコン薄膜トラン
ジスタは点線で示す従来の薄膜トランジスタに比べ、オ
ン電流は大きく変化せず漏洩電流が減少していることが
わかる。
晶シリコン薄膜トランジスタの特性を示すグラフであ
り、横軸はゲート電極に印加されたゲート電圧を示し、
縦軸はソース−ドレイン間の電流を示す。ここで、実線
で示す本発明の実施例に従う多結晶シリコン薄膜トラン
ジスタは点線で示す従来の薄膜トランジスタに比べ、オ
ン電流は大きく変化せず漏洩電流が減少していることが
わかる。
【００２１】
【発明の効果】以上説明したように、本発明においては
後酸化を通じてゲート絶縁層の厚さを変化させることに
より、ドレイン接合部の電界を低めて薄膜トランジスタ
の漏洩電流を減少させることができ、かつ既存のＬＤＤ
工程に比べその形成方法が非常に簡単であるため、オン
電流が減少しないという長所がある。この方法を特に側
壁を用いた従来のＬＤＤ構造と並行して用いる場合、７
０００Å程度の側壁でも十分に１〜２μｍ程度のＬＤＤ
効果を有することができる。
後酸化を通じてゲート絶縁層の厚さを変化させることに
より、ドレイン接合部の電界を低めて薄膜トランジスタ
の漏洩電流を減少させることができ、かつ既存のＬＤＤ
工程に比べその形成方法が非常に簡単であるため、オン
電流が減少しないという長所がある。この方法を特に側
壁を用いた従来のＬＤＤ構造と並行して用いる場合、７
０００Å程度の側壁でも十分に１〜２μｍ程度のＬＤＤ
効果を有することができる。
【図１】従来の多結晶シリコン薄膜トランジスタの断面
図である。
図である。
【図２】本発明の実施例に従う多結晶シリコン薄膜トラ
ンジスタの製造方法をその工程順序に従い示す断面図で
ある。
ンジスタの製造方法をその工程順序に従い示す断面図で
ある。
【図３】本発明の実施例に従う多結晶シリコン薄膜トラ
ンジスタの断面図である。
ンジスタの断面図である。
【図４】本発明の実施例に従う多結晶シリコン薄膜トラ
ンジスタの特性を示すグラフである。
ンジスタの特性を示すグラフである。
１ 透明な絶縁基板（石英基板） ２ 活性層 ３ 第１熱酸化膜 ４ ＣＶＤ酸化膜 ５ ゲート絶縁膜 ６ ゲート電極 ７ 第２熱酸化膜 １００ チャンネル部 ２００ ソース／ドレイン部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１７Ｖ
Claims (13)
- 【請求項１】透明な絶縁基板上に多結晶シリコンで活性
層を形成する第１工程と、 前記活性層上に酸化シリコンでゲート絶縁層を形成する
第２工程と、 前記ゲート絶縁層上に導電物質でゲート電極を形成する
第３工程と、 熱酸化により前記ゲート電極を酸化すると共に前記ゲー
ト電極の下方に位置する部分以外の前記活性層を酸化し
て前記ゲート電極の下方に位置する前記ゲート絶縁層部
分より前記ゲート電極の下方に位置する部分以外の前記
ゲート絶縁層部分を厚く形成する第４工程と、を含む多
結晶シリコン薄膜トランジスタの製造方法。 - 【請求項２】前記第２工程において前記ゲート絶縁層は
前記活性層を熱酸化して形成する、請求項１に記載の多
結晶シリコン薄膜トランジスタの製造方法。 - 【請求項３】前記第２工程において前記ゲート絶縁層は
２つの絶縁層で構成される、請求項１または２に記載の
多結晶シリコン薄膜トランジスタの製造方法。 - 【請求項４】前記第２工程は、 前記活性層上にＣＶＤ方法でＣＶＤ酸化膜を形成する工
程と、 熱酸化を行い前記ＣＶＤ酸化膜の下部に熱酸化膜を形成
して前記熱酸化膜およびＣＶＤ酸化膜の２つの絶縁層か
らなるゲート絶縁層を形成する工程と、を含む、請求項
３に記載の多結晶シリコン薄膜トランジスタの製造方
法。 - 【請求項５】前記ＣＶＤ酸化膜は２００〜１０００Åの
厚さで形成される、請求項４に記載の多結晶シリコン薄
膜トランジスタの製造方法。 - 【請求項６】前記熱酸化膜は５００Å以下の厚さで形成
される、請求項４または５に記載の多結晶シリコン薄膜
トランジスタの製造方法。 - 【請求項７】前記第４工程において前記ゲート電極が酸
化して形成される熱酸化膜の厚さは５００〜２０００Å
である、請求項１〜６のいずれかに記載の多結晶シリコ
ン薄膜トランジスタの製造方法。 - 【請求項８】前記第４工程において前記ゲート絶縁層の
厚い部分と薄い部分との厚さの差が３００〜３５０Åで
ある、請求項７に記載の多結晶シリコン薄膜トランジス
タの製造方法。 - 【請求項９】前記第４工程の後に、前記活性層にイオン
を注入して高濃度のソース／ドレイン領域と低濃度のＬ
ＤＤ領域を形成する工程をさらに含む、請求項１〜８の
いずれかに記載の多結晶シリコン薄膜トランジスタの製
造方法。 - 【請求項１０】前記ソース／ドレイン領域およびＬＤＤ
領域を形成した後、多結晶シリコンで前記ゲート電極の
側面の前記第２熱酸化膜に隔壁を形成する工程をさらに
含む、請求項９に記載の多結晶シリコン薄膜トランジス
タの製造方法。 - 【請求項１１】前記隔壁の厚さは５０００〜１００００
Åである、請求項１０に記載の多結晶シリコン薄膜トラ
ンジスタの製造方法。 - 【請求項１２】透明な絶縁基板と、 前記基板上に多結晶シリコンで形成され、チャンネルが
生成される活性層と、 前記活性層上に形成されているゲート絶縁層と、 前記ゲート絶縁層上に形成されているゲート電極と、 前記ゲート電極を全体的に覆っている酸化膜とを備え、 前記ゲート絶縁層は前記ゲート電極の下方に位置する部
分が残り部分より薄い多結晶シリコン薄膜トランジス
タ。 - 【請求項１３】前記ゲート電極の両側に前記酸化膜を間
に挟んで形成される隔壁をさらに備える、請求項１２に
記載の多結晶シリコン薄膜トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P20786 | 1995-07-14 | ||
| KR1019950020786A KR0175390B1 (ko) | 1995-07-14 | 1995-07-14 | 다결정 규소 박막 트랜지스터 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936380A true JPH0936380A (ja) | 1997-02-07 |
Family
ID=19420647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18376696A Pending JPH0936380A (ja) | 1995-07-14 | 1996-07-12 | 多結晶シリコン薄膜トランジスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6124153A (ja) |
| JP (1) | JPH0936380A (ja) |
| KR (1) | KR0175390B1 (ja) |
| TW (1) | TW299504B (ja) |
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| WO2016004633A1 (zh) * | 2014-07-08 | 2016-01-14 | 深圳市华星光电技术有限公司 | 阵列基板的制作方法、阵列基板及液晶显示装置 |
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| KR100653298B1 (ko) * | 1999-03-16 | 2006-12-04 | 산요덴키가부시키가이샤 | 박막 트랜지스터의 제조 방법 |
| JP2001085686A (ja) * | 1999-09-13 | 2001-03-30 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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| US8786815B2 (en) | 2010-09-07 | 2014-07-22 | Au Optronics Corporation | Driving circuit and display panel having the same |
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| CN108292685B (zh) * | 2015-11-24 | 2020-10-30 | 夏普株式会社 | 半导体装置和半导体装置的制造方法 |
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| JPS63308962A (ja) * | 1987-06-11 | 1988-12-16 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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1995
- 1995-07-14 KR KR1019950020786A patent/KR0175390B1/ko active IP Right Grant
-
1996
- 1996-07-12 JP JP18376696A patent/JPH0936380A/ja active Pending
- 1996-07-15 US US08/680,062 patent/US6124153A/en not_active Expired - Lifetime
- 1996-09-04 TW TW085110781A patent/TW299504B/zh not_active IP Right Cessation
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