JPH1065176A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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Abstract
駆動能力の高い薄膜トランジスタを提供する。 【解決手段】 チャネル領域及びソース/ドレイン領域
を含む第1半導体膜102と、チャネル領域上に形成さ
れたゲート絶縁膜103と、ゲート絶縁膜上に形成され
たゲート電極104と、ゲート電極の表面に形成された
絶縁膜105と、第1半導体膜のソース/ドレイン領域
上に形成された第2半導体膜106とを備えている。第
2半導体膜は、第1半導体膜のソース/ドレイン領域に
接する第2のソース/ドレイン領域を含んでおり、ゲー
ト電極104の上方に位置するギャップによって2つの
部分に分離されている。
Description
ックス型液晶表示装置やイメージセンサ等に好適に用い
られる薄膜トランジスタ(TFT:Thin Film Transist
or)及びその製造方法に関するものである。
て液晶ディスプレイが注目されている。特に、アクティ
ブマトリックス型液晶ディズプレイ(AMLCD:Acti
ve Matrics type Liquid Crystal Display)は、表示品
位がすぐれているため、TV、プロジェクター、ノート
パソコン等に用いられている。これらのAMLCDにお
いては、画素のスイッチング素子として、非晶質シリコ
ン(a−Si:amorphous silicon) TFTが用いられ
ている。
度は1cm2/V・s程度と低いため、a−Si TFT
を用いてドライバ回路を形成することはできない。その
ため、表示部の画素用スイッチングトランジスタが形成
された基板の周辺部に、ドライバ用ICをTAB等で実
装する必要がある。
TFTの電界効果移動度は100cm2/V・s以上に
することが可能である。このため、poly−Si T
FTを用いてドライバ回路を構成すれば、表示部の画素
用スイッチングトランジスタと同一の基板上に同時に形
成することができる。特に、600℃以下のプロセスで
作製できる低温poly−Si TFTは、歪点の低い
安価なガラス基板上に形成できるため、盛んに研究され
ている。
オフ電流(トランジスタがターンオフされている時にソ
ース領域とドレイン領域との間を流れるリーク電流)を
低減し、かつ、電流駆動能力を増大することがあげられ
る。このような課題を解決するには、poly−Si膜
を薄膜化することが考えられる。poly−Si膜を薄
膜化すれば、poly−Si膜のシート抵抗が増大する
ため、オフ電流は低減される。また、poly−Si膜
を薄膜化すれば、トランジスタがターンオンされている
時に、poly−Si膜が完全に空乏化する。このた
め、閾値電圧VTHが低減され、電流駆動能力が増大す
る。
ると、ソース/ドレイン領域の抵抗も増大するため、結
局、poly−Si膜の薄膜化による電流駆動能力増大
の効果が相殺されてしてしまう。例えば、不純物濃度が
1020cm-3程度のpoly−Si膜のシート抵抗は、
膜厚100nmの場合は約数百Ω/□程度であるが、膜
厚10nmの場合は約数kΩ/□となる。ドライバ回路
では、高速動作が要求される。このため、TFTのチャ
ネル長Lとチャンル幅Wの比(L/W)が10μm/1
0μm程度の場合は、シミュレーションの結果から、ソ
ース/ドレイン領域の抵抗は数百Ω以下が望ましいとい
える。また、さらに高速化を図るためにTFTのチャネ
ル長を短くしていった場合、ソース/ドレイン領域をさ
らに低抵抗化することが要求される。このように、po
ly−Si膜を薄膜化することは、poly−Si T
FTの電流駆動能力の低減を招くため、好ましくない。
にソース/ドレイン領域の膜厚のみを厚くし、チャネル
領域の膜厚薄くすることが提案されている(特開平6−
163899号公報および特開平6−163900号公
報)。
01上に形成されたチャネル領域及びソース/ドレイン
領域を含むpoly−Si膜402と、poly−Si
膜402上に形成されたゲート絶縁膜403と、ゲート
絶縁膜403上に形成されたゲート電極404とを備え
ている。特徴的な点は、poly−Si膜402のう
ち、ソース/ドレイン領域がチャネル領域よりも厚いこ
とにある。言い換えると、ソース/ドレイン領域よりも
チャネル領域が薄い点にある。
れており、層間絶縁膜405の上にはソース/ドレイン
電極406が形成されている。ソース/ドレイン電極4
06は、層間絶縁膜405に形成されたコンタクトホー
ルを介して、ソース/ドレイン領域に電気的に接続され
ている。
来例では、poly−Si膜402のうちソース/ドレ
イン領域となる部分をチャネル領域となる部分よりも厚
くする工程を行った後に、あるいはpoly−Si膜の
うちソース/ドレイン領域となる部分よりもチャネル領
域となる部分を薄くする工程を行った後に、ゲート電極
の形成工程を行うことになる。このため、ゲート電極4
04を形成するためのマスクの位置合わせ精度等に依存
して、ゲート電極404の相対的な位置が大きくずれる
おそれがある。その結果、従来例では、設計値どおりの
サイズを持ったTFTを再現性よく形成することが困難
である。
た場合は、製造工程中の加熱により、基板が収縮するな
どの問題があるため、大面積の基板上に多数のTFTを
精度よく形成することが難しくなる。このようなゲート
電極の位置ズレによってトランジスタ特性が変動した
り、不良化することを防止するためには、マスクの位置
合わせ精度等のプロセスマージンを考慮して、ゲート電
極を確実にチャネル領域上に位置させる必要がある。そ
のためには、相対的に薄いチャネル領域の平面サイズを
大きく設計しなければならない。図4に示されるよう
に、poly−Si膜の相対的に薄い部分(「薄膜領
域」)は、ゲート電極404の幅(チャネル長方向に沿
って計測したサイズ)に比べて、十分に大きなサイズを
持つように形成されている。
域」のすべてがチャネル領域として用いられるのではな
く、「薄膜領域」のうちマージンの部分は、ソース/ド
レイン領域の一部として用いられることになる。なお、
図4では、「薄膜領域」のうち、ソース/ドレイン領域
の一部として用いられる部分が、参照符号407a及び
407bで示されている。
ト抵抗(直列抵抗)の増大を招く。大面積基板(例え
ば、サイズ:300mm×400mm)の場合、プロセ
スマージンは2〜4μm程度となるため、L/W=10
/10μm程度の場合、マージンによる抵抗の増加分
は、約1kΩ程度となり、無視することはできない。
ングトランジスタについては、ソース/ドレイン領域の
抵抗はあまり問題とならず、オフ電流を低減することが
特に重要な課題となる。
の薄膜化だけでは十分に達成できない。そのため、ゲー
ト電極とソース/ドレイン領域の間に、実質的にノンド
ープの領域を持つ構造(オフセット構造)や低ドープ領
域を持つ構造(LDD構造)が検討されている。あるい
は、ゲート電極とソース/ドレイン領域の間に、他の半
導体領域よりバンドギャップの広い半導体領域を設けた
りしている。
領域又は低ドープ領域を形成することによりドレイン端
の電界集中を緩和することでオフ電流の低減を図るもの
である。特にバンドギャップの広い半導体を用いると、
熱平衡時のキャリヤ密度が低く、高抵抗のためオフ電流
の低減には効果がある。
ソース/ドレイン領域を形成するためのイオン注入時
に、オフセット領域やLDD領域となる部分をレジスト
でマスクすることによって形成される。また、特定の領
域にバンドギャップの広い半導体層を配置するには、バ
ンドギャップの広い半導体層を堆積した後、レジストマ
スクにより、不要部分を選択的にエッチングする。
ギャップの広い半導体領域は、ゲート電極に対して左右
対称に形成しないと、オン電流がソース−ドレイン電圧
の正負に対して非対称になるため、信号の書き込み時に
ばらつき等の問題を引き起こす。
であり、その目的とするところは、ソース/ドレイン領
域の抵抗を低減し、電流駆動能力を向上する一方で、オ
フ電流を低減した薄膜トランジスタ及びその製造方法を
提供することにある。
タは、絶縁性基板上に形成された薄膜トランジスタであ
って、チャネル領域及びソース/ドレイン領域を含む第
1半導体膜と、該第1半導体膜の該チャネル領域上に形
成されたゲート絶縁膜と、該ゲート絶縁膜上に形成され
たゲート電極と、該ゲート電極の表面に形成された絶縁
膜と、該第1半導体膜の該ソース/ドレイン領域上に形
成された第2半導体膜とを備え、該第2半導体膜は、該
第1半導体膜のソース/ドレイン領域に接する第2のソ
ース/ドレイン領域を含んでおり、しかも、該ゲート電
極の上方に位置するギャップによって2つの部分に分離
され、それによって上記課題が解決される。
部は、前記ゲート電極の表面に形成された絶縁膜を介し
て、該ゲート電極の側面に対向している。
記ギャップは、前記ゲート電極に対して自己整合的に形
成されている。
表面に高濃度不純物領域を有し、前記第1半導体膜のソ
ース/ドレイン領域に接する部分及び前記第2半導体膜
のうち該第1半導体膜のソース/ドレイン領域に接する
部分に接する部分に、ノンドープ領域又は低濃度不純物
領域を有している。
前記低濃度不純物領域を有する層と、前記高濃度不純物
領域を有する層とを含む多層構造を有している。
多結晶シリコンから形成されており、前記第2半導体膜
は、該多結晶シリコンのバンドギャップよりも広いバン
ドギャップを有する半導体層を含む。
透光性を有する絶縁性基板上に第1半導体膜を形成する
工程と、該第1半導体膜上にゲート絶縁膜を形成する工
程と、該ゲート絶縁膜上にゲート電極を形成する工程
と、該ゲート電極の表面に絶縁膜を形成する工程と、該
第1半導体膜の露出表面に接触するように第2半導体膜
を堆積する工程と、該第2半導体膜上にネガレジストを
形成する工程と、該絶縁性基板の裏面から該ネガレジス
トを露光することによって、該ネガレジストのうち少な
くともゲート電極の真上に位置する部分を除去するレジ
ストパターニングを行う工程と、該ネガレジストをマス
クとして該第2半導体膜をエッチングし、該第2半導体
膜を該ゲート電極の両側に位置する2つの部分に自己整
合的にパターニングする工程とを包含し、そのことによ
り上記目的が達成される。
の絶縁膜は、陽極酸化又は熱酸化により形成する。
第2半導体膜は多結晶シリコンから形成する。
結晶シリコンから形成され、前記第2半導体膜は多結晶
シリコンのバンドギャップより広いバンドギャップを有
する半導体層を含む。
る。
び図6を参照しながら、本発明による薄膜トランジスタ
の第1の実施例を説明する。
は、本実施例の薄膜トランジスタの断面構造を模式的に
示している。本実施例の薄膜トランジスタは、ガラス基
板101上に形成された薄膜トランジスタであって、チ
ャネル領域102a及びソース/ドレイン領域102b
を含む第1のpoly−Si膜102と、第1のpol
y−Si膜102のチャネル領域102a上に形成され
たゲート絶縁膜103と、ゲート絶縁膜103上に形成
されたゲート電極104と、ゲート電極104の表面に
形成された絶縁膜105と、第1のpoly−Si膜1
02のソース/ドレイン領域102b上に形成された第
2のpoly−Si膜106とを備えている。
poly−Si膜102のソース/ドレイン領域102
bに接する第2のソース/ドレイン領域を含んでおり、
ゲート電極104の上方に位置するギャップによって2
つの部分に分離されている。第2のpoly−Si膜1
06の一部は、ゲート電極104の表面に形成された絶
縁膜105を介して、ゲート電極104の側面に対向し
ている。
ン領域が、第1のpoly−Si膜102のソース/ド
レイン領域102bと、それに接する第2のpoly−
Si膜106第2のソース/ドレイン領域とによって構
成されている。このためソース/ドレイン領域のすべて
の部分(マージン部分を含む)が、チャネル領域102
aよりも厚く形成されている。
て覆われており、層間絶縁膜111上には、アルミ薄膜
から形成されたソース/ドレイン電極112が形成され
ている。このソース/ドレイン電極112は、層間絶縁
膜111に形成されたコンタクトホールを介してソース
/ドレイン領域に電気的に接続されている。
ら、上記薄膜トランジスタの製造方法を説明する。
する基板であるガラス基板101上にバッファ層として
SiO2膜(不図示)をスパッタ法によって300nm
程度の厚さに堆積した後、その上に、Si2H6を用いた
減圧化学気相成長法(LPCVD法)によって、a−S
i膜(厚さ:20nm)を堆積した。堆積時の基板温度
は450℃とした。続いて、エキシマレーザーを用いた
レーザアニールによってa−Si膜を結晶化し、第1の
poly−Si膜102を得た。レーザのエネルギー密
度250mJ/cm2で、アニール時の基板温度は20
0℃とした。この後、フォトリソグラフィ技術及びエッ
チング技術によって、poly−Si膜102をアイラ
ンド状にパターニングした。図では、ひとつのアイラン
ド状poly−Si膜102しか示されていないが、同
一のガラス基板101上において、一枚の連続したpo
ly−Si膜102から複数のアイランドが形成され
る。トランジスタのオフ電流を低減するという観点か
ら、第1のpoly−Si膜102の好ましい厚さの範
囲は、約10から約200nmである。
(PCVD法)を用いて、ゲート絶縁膜103となるS
iO2膜(厚さ100nm)を堆積した。この後、ゲー
ト絶縁膜103を緻密化するためのアニールを600℃
で12時間行った。
a膜を堆積した後、そのTa膜をパターニングして、ゲ
ート電極104を形成した。続いて、ゲート電極104
の表面に絶縁膜105を形成した。このとき、サンプル
1では、陽極酸化法により絶縁膜105を形成した。サ
ンプル2では、陽極酸化に代えて、酸素雰囲気中での5
50℃の熱酸化によって絶縁膜105を形成した。この
ようにして、図1(a)の構造を得た。ゲート電極10
4の表面に絶縁膜105を形成する方法としては、陽極
酸化法や熱酸化法以外に、ゲート電極104の表面上に
自己整合的に絶縁膜を形成できる方法であればよい。
によって、ゲート絶縁膜103のうち露出している部分
をエッチングして、図1(b)に示されるように、po
ly−Si膜102の表面を露出させた。ゲート絶縁膜
103のエッチングとゲート電極104の表面に絶縁膜
105を形成する工程は、プロセスに問題がなければど
ちらを先に行ってもよい。
iH4を用いたLPCVD法によって、第2のpoly
−Si膜(厚さ50nm)106を堆積した。堆積時の
基板温度は約600℃とした。
poly−Si膜106上にネガレジスト107を塗布
した後、図1(d)に示されるように、ガラス基板1の
裏面側からネガレジスト107を露光した。このとき、
ガラス基板1の裏面と露光用光源との間に、フォトマス
ク109が配置され、フォトマスク109は光源からの
光108の一部を遮光した。このフォトマスク109
は、アイランド状poly−Si膜102を含む領域に
光を照射し、かつ、隣接するpoly−Si膜102の
間の領域には、光を照射しないようなパターンを有して
いる。
極104は、レジスト107と露光用光源との間に位置
しているため、裏面露光に対して一種のフォトマスクと
して機能する。このため、ネガレジスト107のうちフ
ォトマスク109の真上に位置する部分だけではなく、
ゲート電極104の真上に位置する部分にも光が照射さ
れない。このような露光に続いて通常の現像を行うこと
によって、ネガレジスト107の露光部分だけが基板1
01上に残る。こうして、ゲート電極104のパターン
に自己整合したパターンがネガレジスト107に転写さ
れ、図1(e)に示すような構造が得られる。
である。
グを行う場合以外は、光源からの光に対して波長選択を
行う必要はない。なお、露光量は、レジストの種類や膜
厚に応じて最適な値が選択される。
て、ネガレジスト107の露光を完了したが、その代わ
りに、裏面露光と通常の露光とを併用しても良い。具体
的には、ゲート電極104のパターンに自己整合したパ
ターンは、裏面露光を用いてネガレジスト107に転写
する一方で、フォトマスク109のパターンは、フォト
マスク109を基板の上方に配置した後、通常の露光を
用いてネガレジスト107に転写してもよい。なお、こ
こで詳しく説明した第2半導体膜のパターニング方法
は、他の実施例における第2半導体膜のパターニングに
も用いられる。
グ工程によって、第2のpoly−Si膜103のうち
レジスト107でマスクされていない部分を除去し、そ
れによって、図1(f)に示されるように、第2のpo
ly−Si膜106をパターニングする。このパターニ
ングによって、第2のpoly−Si膜106は、ゲー
ト電極104の上方に形成されたギャップで2つの部分
に分離される。
ーピング技術を用いてドーズ量1×1015cm-2のリン
イオン(P+)110を40kVでpoly−Si膜1
02及び106に注入した。この後、エキシマレーザー
による不純物活性化アニールを行い、n型のソース/ド
レイン領域を形成した。レーザアニール時の基板温度は
室温レベルとし、レーザビームのエネルギー密度は25
0mJ/cm2とした。
i膜106のパターニングを行った後に、イオン注入及
び不純物活性化を行ったが、パターニングよりも前にイ
オン注入及び不純物活性化を行ってもよい。p型のソー
ス/ドレイン領域を形成する場合には、p型不純物イオ
ンを注入すればよい。また、同一基板上に、Nチャネル
型トランジスタとPチャネル型トランジスタの両方を形
成する場合は、マスクを用いて、各導電型の不純物イオ
ンを対応するトランジスタのソース/ドレイン領域に選
択的に注入することになる。
105の真下の領域には、不純物イオンは、ほとんど注
入されないように考えられる。しかし、絶縁膜105の
厚さが100nm程度以下であれば、やや斜めに注入さ
れたイオンの回り込みやイオン注入後の熱拡散によっ
て、最終的に、不純物イオンは絶縁膜105の真下の領
域に到達することになるので、オフセット領域はほどん
ど形成されない。意図的に、オフセット領域を形成する
構成については、他の実施例で説明する。
−PCVD法によってSiO2からなる層間絶縁膜(厚
さ400nm)111を堆積した。通常のフォトリソグ
ラフィ及びエッチング技術を用いて、層間絶縁膜111
の所定領域にコンタクトホールを形成し、ソース/ドレ
イン領域の一部を露出させた。この後、コンタクトホー
ルを介してソース/ドレイン領域に電気的に接続される
ように、ソース/ドレイン電極112を層間絶縁膜11
1上に形成した。最後に、サンブル1の薄膜トランジス
タに対しては、基板温度を350℃として、水素雰囲気
中で2時間の水素シンタリング処理を行った。
面レイアウトを示す。図5に示されるように、poly
−Si膜502のうち、ソース/ドレインコンタクト領
域503が形成される部分の幅(12μm)は、他の部
分の幅(8μm)よりも大きく形成されている。ソース
/ドレインコンタクト503のサイズは、それぞれ、6
μm×6μmである。
このゲート電極501の幅がトランジスタのチャネル長
を規定することなる。ゲート電極501は、poly−
Si膜502のうち、その幅が8μmの部分(この部分
のチャネル長方向に沿った長さは12μmである)の中
央部を横切るように配置されている。
の薄膜トランジスタ(サンプル3)を以下のようにして
作製した。
って、基板上にpoly−Si膜(厚さ50nm)を堆
積した後、ソース/ドレイン領域となる部分だけを残す
ように、poly−Si膜をエッチングする。
oly−Si膜(厚さ20nm)の堆積、ゲート絶縁膜
の形成、ゲート電極の形成を行う。本実施例の製造プロ
セスと同様のプロセスで、イオンドーピング、不純物活
性化等を行った。層間絶縁膜の形成工程以後の工程も、
本実施例の工程と同一である。
(膜厚70nm=50nm+20nm)のシート抵抗は
約300Ω/□となったが、1層構造の部分(膜厚20
nm)のシート抵抗は約1.5kΩ/□となった。
領域は、長さ3μm、チャネル幅8μmである。上記シ
ート抵抗に基づいてソース/ドレイン領域の抵抗を見積
もると約1.3kΩとなった。これに対して、本実施例
のソース/ドレイン領域の抵抗は400Ωとなる。
タについて測定したID−VG曲線てある。グラフの縦軸
は、トランジスタのソース領域とドレイン領域との間を
流れるドレイン電流IDである。横軸は、VGはゲート電
圧である。
ドレイン電流IDの近似式は下記の(式1)で表現され
る。
VTHはしきい値電圧を、Lは薄膜トランジスタのチャネ
ル長を、VDSはソース−ドレイン電圧を、Wは薄膜トラ
ンジスタのチャネル幅を表している。
ない場合、ドレイン電流IDはゲート電圧VGに比例し、
ソース−ドレイン電圧VDSにも比例する。そこで、チャ
ネル領域をVGに反比例する抵抗と考えた場合、ドレイ
ン電流IDの近似式は、下記の(式2)で表現される。
はチャネル領域の抵抗を表している。
ち、ゲート電圧VGが高くなってチャネル領域の抵抗R
ONが低下してくると、抵抗全体に占めるソース/ドレイ
ン領域の抵抗RS/Dの割合が無視できなくなる。このた
め、ドレイン電流IDの増加はゲート電圧VGの増加に対
して飽和する傾向を示す。ソース/ドレイン領域の抵抗
RS/Dが小さいほど、ドレイン電流IDとゲート電圧VG
の比例関係(直線的関係)は、ゲート電圧VGの高い領
域まで維持されることなる。
おいてソース−ドレイン電圧VDSを0.5ボルトとした
ときのデータである。図6のグラフから明らかなよう
に、サンプル3(比較例)では、ゲート電圧VGが10
V以下の領域で、ドレイン電流IDとゲート電圧VGとの
直線的関係が維持されているが、ゲート電圧VGが10
Vを越える領域では、直線的関係は維持されなくなって
きている。これに対して、サンプル1及び2の薄膜トラ
ンジスタでは、ゲート電圧VGが20V付近まで、ドレ
イン電流IDとゲート電圧VGとの直線的関係が維持され
ている。このことは、サンプル1及び2では、十分に低
い抵抗RS/Dが形成されていることを意味している。な
お、サンプル1及び2の間では、特に有意な差は見られ
なかった。
ら、本発明による薄膜トランジスタの第2の実施例を説
明する。
板201上に形成され、チャネル領域及びソース/ドレ
イン領域を含む第1のpoly−Si膜202と、第1
のpoly−Si膜202のチャネル領域上に形成され
たゲート絶縁膜203と、ゲート絶縁膜203上に形成
されたゲート電極204と、ゲート電極204の表面に
形成された絶縁膜205と、第1のpoly−Si膜2
02のソース/ドレイン領域上に形成された第2のpo
ly−Si膜206とを備えている。これらの構造は、
層間絶縁膜207によって覆われており、層間絶縁膜2
07上には、ソース/ドレイン電極208が形成されて
いる。このソース/ドレイン電極208は、層間絶縁膜
207に形成されたコンタクトホールをソース/ドレイ
ン領域に電気的に接続されている。
点は、第2のpoly−Si膜206が、堆積時点から
不純物がドープされた膜である点にある。
説明する。
の製造プロセスは、実施例1で説明したプロセスと同一
のプロセスを採用する。次に、第2半導体膜として、S
iH4とPH3との混合ガス(PH3/SiH4=0.0
1)を用いたPCVD法によって、高濃度にリンがドー
プされたn+型a−Si膜(厚さ50nm)を堆積し
た。
した後、裏面露光によって、ゲート電極204に対して
自己整合的にネガレジストをパターニングする。次に、
CF4+O2を用いたドライエッチングによって、n+型
a−Si膜をエッチングする。この後、エキシマレーザ
によるアニール工程によって、n+型a−Si膜を多結
晶化させた。その後の製造プロセスは、実施例1の製造
プロセスと同一てある。こうして、本実施例本実施例で
は、ソース/ドレイン領域のシート抵抗は約250Ω/
□となった。
である。図6に示した実施例1の特性と同様に、サンプ
ル4の薄膜トランジスタにおけるドレイン電流IDは、
ゲート電圧VGの高い領域(約20ボルト)まで、ゲー
ト電圧VGに比例して直線的に増加している。
+型a−Si膜の堆積した後に、レーザアニールによっ
て、n+型a−Si膜を結晶化し、poly−Si膜を
得たが、SiH4とPH3とを用いたLPCVD法によっ
て、堆積時点で多結晶化しているn+型poly−Si
膜を用いても良い。
ら、本発明による薄膜トランジスタの第3の実施例を説
明する。
板301上に形成され、チャネル領域及びソース/ドレ
イン領域を含む第1半導体膜(poly−Si膜)30
2と、poly−Si膜302のチャネル領域上に形成
されたゲート絶縁膜303と、ゲート絶縁膜303上に
形成されたゲート電極304と、ゲート電極304の表
面に形成された絶縁膜305と、poly−Si膜30
2のソース/ドレイン領域上に形成された第2半導体膜
306とを備えている。
2のソース/ドレイン領域に接する第2のソース/ドレ
イン領域を含んでおり、ゲート電極304の上方に位置
するギャップによって2つの部分に分離されている。第
2半導体膜306の一部は、ゲート電極304の表面に
形成された絶縁膜305を介して、ゲート電極304の
側面に対向している。
06が、下層半導体層306aと上層半導体層306b
とからなる2層構造を有している点にある。
て覆われており、層間絶縁膜308上には、ソース/ド
レイン電極309が形成されている。このソース/ドレ
イン電極309は、層間絶縁膜308に形成されたコン
タクトホールをソース/ドレイン領域に電気的に接続さ
れている。
説明する。
程までの製造プロセスは、実施例1で説明したプロセス
と同一のプロセスを採用する。
SiH4を用いたLPCVD法によって、ノンドープp
oly−Si膜(厚さ40nm)を堆積した後、SiH
4とPH3との混合ガス(PH3/SiH4=0.05)を
用いて、n+型poly−Si膜(厚さ10nm)を堆
積した。このように、第2半導体膜の下層(1層目)を
ノンドープ層から形成し、上層(2層目)を高濃度ドー
プ層から形成することによって、ゲート電極304の真
下の領域と、ソース/ドレイン領域との間にオフセット
領域を形成することができる。このオフセット領域のサ
イズ(チャネル長方向に沿ったサイズ)は、ゲート電極
304の表面に形成した絶縁膜305の厚さと、第2半
導体膜306の下層の厚さとを合計した値にほぼ等し
い。
ドープ層から形成し、上層を高濃度ドープ層から形成す
ることによって、ゲート電極304の真下の領域にオフ
セット領域を形成する一方、ソース/ドレイン領域の端
部にはLDDを形成することができる。オフセット領域
のサイズ(チャネル長方向に沿ったサイズ)は、ゲート
電極304の表面に形成した絶縁膜305の厚さによっ
て規定され、LDDのサイズ(チャネル長方向に沿った
サイズ)は、低濃度ドープ層の厚さによって規定され
る。このようなLDDを設けることによって、オフ電流
の低減を図ることができる。
4を用いたPCVD法によりノンドープa−Si膜(厚
さ30nm)を堆積した後、SiH4とPH3との混合ガ
ス用いてn+型μc−Si膜(厚さ20nm)を堆積し
た。
i(バンドギャップ1.16eV)から形成し、第2半
導体膜の少なくとも第1半導体膜に接する部分をa−S
i(バンドギャップ約1.6〜1.7eV)等のバンド
ギャップの広い半導体層から形成することで、ソース/
ドレイン領域と第1半導体膜の間にバンドギャップの広
い半導体層を自己整合的に設けることができる。その結
果、オフ電流の低減を図ることが可能となる。
材料としては、a−Si以外に、SiCx(0<x≦
1:バンドギャップ約1.7〜2.2eV)、SiNx
(0<x<4/3:バンドギャップ約1.7eVより
大)、SiOx(0<x<2:バンドギャップ約1.7
eVより大)などがある。
り、ゲート電極に対して自己整合的にレジストをパター
ニングする。次に、CF4+O2を用いたドライエッチン
グでSi膜をエッチングする。
EOS−PCVDにより層間絶縁膜308としてSiO
2膜を形成する。サンプル5は、スパッタ法によりSi
O2を形成する。その後、コンタクトホールを形成、ソ
ース/ドレイン電極をA1で形成した。最後に水素雰囲
気中でサンプル4は基板温度350℃、サンプル5は2
50℃で2時間処理して水素化を行った。ソース/ドレ
イン領域のシート抵抗は、サンプル5では2kΩ/□、
サンプル6では100kΩ/□であった。
ンジスタにおけるID−VG曲線を示すグラフである。サ
ンプル5及び6の薄膜トランジスタのオン電流は、サン
プル1〜4の薄膜トランジスタに比べてかなり低下して
いるが、オフ電流も低減されていることがわかる。この
理由は、オフセット領域が形成されていることと、ソー
ス/ドレイン領域の抵抗が高いことにある。従って、本
実施例の薄膜トランジスタ(サンプル5及び6)の構造
は、画素TFTに特に適していることがわかる。
ス/ドレイン領域を含む第1半導体膜の他に第2半導体
膜を用いてソース/ドレイン領域の抵抗を低減している
ため、トランジスタの電流駆動能力を向上させることが
できる。
でオフ電流を低減することが可能となり、駆動回路一体
型の液晶パネルを形成することが可能となる。
ジスタの製造方法を説明するための工程断面図である。
示す断面図である。
示す断面図である。
る。
例を示す平面図である。
−VG特性を示すグラフである。
−VG特性を示すグラフである。
−VG特性を示すグラフである。
材料又はバンドギャップの広い材料で、不純物を含まな
いか低濃度の不純物を含む) 308 層間絶縁膜 309 ソース/ドレイン電極 401 ガラス基板 402 半導体層 404 ゲート電極 405 層間絶縁膜 406 ソース/ドレイン電極 501 ゲート電極 502 パターニングされた半導体膜 503 コンタクトホール
Claims (10)
- 【請求項1】 絶縁性基板上に形成された薄膜トランジ
スタであって、 チャネル領域及びソース/ドレイン領域を含む第1半導
体膜と、 該第1半導体膜の該チャネル領域上に形成されたゲート
絶縁膜と、 該ゲート絶縁膜上に形成されたゲート電極と、 該ゲート電極の表面に形成された絶縁膜と、 該第1半導体膜の該ソース/ドレイン領域上に形成され
た第2半導体膜とを備え、 該第2半導体膜は、該第1半導体膜のソース/ドレイン
領域に接する第2のソース/ドレイン領域を含んでお
り、しかも、該ゲート電極の上方に位置するギャップに
よって2つの部分に分離されている薄膜トランジスタ。 - 【請求項2】 前記第2半導体膜の一部は、前記ゲート
電極の表面に形成された絶縁膜を介して、該ゲート電極
の側面に対向している請求項1に記載の薄膜トランジス
タ。 - 【請求項3】 前記第2半導体膜の前記ギャップは、前
記ゲート電極に対して自己整合的に形成されている請求
項1又は2に記載の薄膜トランジスタ。 - 【請求項4】 前記第2半導体膜は、表面に高濃度不純
物領域を有し、前記第1半導体膜のソース/ドレイン領
域に接する部分及び前記第2半導体膜のうち該第1半導
体膜のソース/ドレイン領域に接する部分に接する部分
に、ノンドープ領域又は低濃度不純物領域を有している
請求項1から3の何れかに記載の薄膜トランジスタ。 - 【請求項5】 前記第2半導体膜は、前記低濃度不純物
領域を有する層と、前記高濃度不純物領域を有する層と
を含む多層構造を有している請求項4に記載の薄膜トラ
ンジスタ。 - 【請求項6】 前記第1半導体膜は、多結晶シリコンか
ら形成されており、 前記第2半導体膜は、該多結晶シリコンのバンドギャッ
プよりも広いバンドギャップを有する半導体層を含む請
求項1から5の何れかに記載の薄膜トランジスタ。 - 【請求項7】 透光性を有する絶縁性基板上に第1半導
体膜を形成する工程と、 該第1半導体膜上にゲート絶縁膜を形成する工程と、 該ゲート絶縁膜上にゲート電極を形成する工程と、 該ゲート電極の表面に絶縁膜を形成する工程と、 該第1半導体膜の露出表面に接触するように第2半導体
膜を堆積する工程と、 該第2半導体膜上にネガレジストを形成する工程と、 該絶縁性基板の裏面から該ネガレジストを露光すること
によって、該ネガレジストのうち少なくともゲート電極
の真上に位置する部分を除去するレジストパターニング
を行う工程と、 該ネガレジストをマスクとして該第2半導体膜をエッチ
ングし、該第2半導体膜を該ゲート電極の両側に位置す
る2つの部分に自己整合的にパターニングする工程と、 を包含する薄膜トランジスタの製造方法。 - 【請求項8】 前記ゲート電極の表面の絶縁膜は、陽極
酸化又は熱酸化により形成する請求項7に記載の薄膜ト
ランジスタの製造方法。 - 【請求項9】 前記第1半導体膜及び第2半導体膜は多
結晶シリコンから形成する請求項7又は8に記載の薄膜
トランジスタの製造方法。 - 【請求項10】 前記第1半導体膜は多結晶シリコンか
ら形成され、前記第2半導体膜は多結晶シリコンのバン
ドギャップより広いバンドギャップを有する半導体層を
含む請求項7から9の何れかに記載の薄膜トランジスタ
の製造方法。
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