KR100245271B1 - 반도체 장치 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 얕은 접합 및 자기 정렬 콘택을 갖는 반도체 장치 및 그의 제조 방법에 관한 것으로, 반도체 기판 상에 형성된 게이트 전극층과, 게이트 전극층 양측벽에 형성된 절연막 스페이서와, 상기 절연막 스페이서로부터 상기 게이트 스페이서 일측의 반도체 기판 상에 연장하여 형성된 불순물주입층을 포함한다. 그리고, 층간절연막을 뚫고 상기 불순물주입층과 전기적으로 접속되도록 형성된 콘택 플러그를 더 포함한다. 이때, 상기 불순물주입층으로부터 상기 반도체 기판 내로 불순물 이온을 외확산 시켜 얕은 소오스/드레인 영역을 형성한다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 불순물주입층으로부터 불순물 이온을 상기 반도체 기판 내로 외확산 시킴으로써 얕은 접합을 형성할 수 있고, 따라서 숏 채널 효과를 방지할 수 있다. 또한, 불순물주입층이 얕은 접합에 대한 패드 전극 역할을 함으로써, 콘택 식각 마진을 증가시킬 수 있고, 콘택의 오정렬시 콘택 저항 증가를 방지할 수 있다.
Description
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 얕은 접합 및 자기 정렬 콘택(Self Align Contact; 이하 'SAC'이라 함)을 갖는 트랜지스터 및 그의 제조 방법에 관한 것이다.
반도체 장치가 고집적화 및 미세화 되면서 디자인 룰(design rule)도 점차 줄어들고 있다.
디자인 룰에 있어서, 반도체 장치의 고집적화를 위해 트랜지스터(transistor)의 게이트 길이(gate length) 및 콘택 크기(contact size), 그리고 콘택 형성시 오정렬(misalign)에 의해 다른 도전막(예를 들어 게이트 전극)과 쇼트(short)되는 것을 방지하기 위한 스페이스 룰(space rule)이 중요한 변수로 작용된다.
이때, 트랜지스터의 게이트 길이가 작아짐에 따라 발생되는 트랜지스터의 숏 채널 효과(short channel effect; 이하 'SCE' 라 함)를 효과적으로 방지할 수 있는 방법이 필요하다. 그리고, 콘택과 다른 도전막 예를 들어, 트랜지스터를 형성할 때 활성영역(active region)에 콘택을 형성하는 경우 이 콘택과 인접한 게이트 전극이 전기적으로 도통하는 것을 방지하기 위해 일정한 거리가 유지되도록 해야 한다.
상기 트랜지스터의 숏 채널 효과를 방지하기 위해 현재 여러 가지 방법이 사용되고 있으며, 그 중 하나가 얕은 접합(shallow junction)을 형성하는 방법이다.
상기 얕은 접합의 형성은, 저 에너지(low energy) 이온 주입을 사용하여 형성하는 것이 가장 일반적이며, Mitsuhiro Togo et al., ＆quot;NOVEL DEEP SUB-QUARTER MICRON PMOSFETs WITH ULTRA-SHALLOW JUNCTIONS UTILIZING BORON DIFFUSION FROM POLY-Si/OXIDE(BDSOX)＆quot;(p. 21 ~ 22, Symposium on VLSI Technology Digest of Technical Papers, 1994)에 게재된 바와 같이, 도핑된 폴리실리콘막(doped polysilicon)을 형성한 후 열처리하여 상기 도핑된 폴리실리콘막으로부터 외확산(outdiffusion)되는 도펀트를 이용하는 방법 등이 사용되고 있다.
도 1은 종래의 반도체 장치의 구조를 보여주는 단면도이다.
도 1을 참조하면, 종래의 얕은 접합 및 상기 얕은 접합에 대한 콘택을 갖는 트랜지스터는, 반도체 기판(10) 상에 게이트 전극층(12)이 형성되어 있고, 상기 게이트 전극층(12) 양측벽에 게이트 스페이서(16)가 형성되어 있다. 그리고, 상기 게이트 전극층(12) 하부의 반도체 기판(10) 내에 얕은 소오스/드레인 영역(14)이 형성되어 있다.
상기 게이트 스페이서(16)를 포함해서 반도체 기판(10) 상에 층간절연막(18)이 형성되어 있고, 상기 층간절연막(18)을 뚫고 상기 소오스/드레인 영역(14)과 전기적으로 접속되도록 콘택 플러그(20)가 형성되어 있다.
이때, 상기 소오스/드레인 영역(14)은 상기 얕은 접합 형성 방법에 따라 매우 얕게 형성되므로, 상기 소오스/드레인 영역(14)에 대한 콘택 형성시 과식각 마진(over etch margin)을 줄이게 되는 문제점이 발생된다.
상기 콘택 형성시 층(layer)간 선택비(selectivity)를 사용하는 SAC 방법이 사용되고 있다.
그러나, 상기 SAC은 매우 높은 선택비가 요구되므로 현실적으로 매우 어려운 기술로서 참조 번호 21에 나타낸 바와 같이, 콘택의 오정렬 발생시 콘택 접촉 부위가 작아져서 콘택 저항(contact resistance)이 증가되는 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 얕은 접합을 형성할 수 있고, 얕은 접합에 대한 콘택 식각 마진을 증가시킬 수 있는 반도체 장치 및 그의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 SAC 의 오정렬시 콘택 저항 증가를 방지할 수 있는 반도체 장치 및 그의 제조 방법을 제공함에 있다.
도 1은 종래의 반도체 장치의 구조를 보여주는 단면도;
도 2 내지 도 6은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 보여주는 단면도;
도 7은 본 발명의 실시예에 따른 반도체 장치의 구조를 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 104 : 게이트 전극층
14, 106, 112 : 소오스/드레인 영역 16, 108 : 게이트 스페이서
18, 114, 116 : 층간절연막 20, 118 : 콘택 플러그
110 : 불순물주입층 120 : 콘택전극
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 반도체 기판 상에 게이트 구조를 형성하는 단계와; 상기 게이트 구조를 포함하여 상기 반도체 기판 상에 불순물주입층을 형성하는 단계와; 상기 불순물주입층 내의 불순물 이온을 외확산 시켜서 상기 게이트 구조 양측의 반도체 기판 내에 소오스/드레인 영역을 형성하는 단계와; 상기 반도체 기판 전면에 제 1 층간절연막을 형성하는 단계와; 상기 제 1 층간절연막 및 불순물주입층을 평탄화 식각 하되, 상기 게이트 구조의 상부 표면이 노출되도록 식각 하는 단계와; 상기 상부 표면이 노출된 게이트 구조를 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계와; 상기 층간절연막들을 뚫고 상기 불순물주입층과 전기적으로 접속되도록 콘택 플러그를 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 게이트 구조는, 게이트 산화막 및 게이트 전극용 도전막, 그리고 질화막이 순차적으로 적층된 다층막과, 상기 다층막의 양측벽에 형성된 질화막 스페이서를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 불순물주입층은, n형 및 p형 중 어느 하나로 도핑된 폴리실리콘막이다.
이 방법의 바람직한 실시예에 있어서, 상기 불순물주입층 형성 단계는, 상기 게이트 구조를 포함하여 상기 반도체 기판 상에 도핑되지 않은 폴리실리콘막을 형성하는 단계와; 상기 폴리실리콘막 상에 n형 및 p형 중 어느 하나의 불순물 이온을 주입하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 평탄화 식각 단계는, CMP 공정 및 에치백 공정 중 어느 하나로 수행된다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 장치의 제조 방법은, 상기 평탄화 식각시 상기 불순물주입층을 과식각 하여 상기 게이트 구조 양측의 일부가 노출되도록 한다.
이 방법의 바람직한 실시예에 있어서, 상기 콘택 플러그 형성 단계는, 상기 층간절연막들을 식각 하여 상기 불순물주입층의 일부가 노출되도록 콘택홀을 형성하되, 상기 불순물주입층에서 식각이 정지되도록 하는 단계와; 상기 콘택홀을 금속막 및 폴리사이드 중 어느 하나로 채우는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 제 1 도전형 및 제 2 도전형 트랜지스터 영역이 정의된 반도체 기판의 상기 각 영역에 게이트 구조를 형성하는 단계와; 상기 게이트 구조를 포함하여 상기 반도체 기판 상에 불순물주입층을 형성하되, 상기 제 1 도전형 트랜지스터 영역의 상기 불순물주입층은 제 1 도전형을 갖고, 상기 제 2 도전형 트랜지스터 영역의 상기 불순물주입층은 제 2 도전형을 갖도록 형성하는 단계와; 상기 불순물주입층 내의 각각 제 1 도전형 불순물 이온 및 제 2 도전형 불순물 이온을 외확산 시켜서 상기 게이트 구조 양측의 반도체 기판 내에 각각 제 1 도전형 및 제 2 도전형 소오스/드레인 영역을 형성하는 단계와; 상기 반도체 기판 전면에 제 1 층간절연막을 형성하는 단계와; 상기 제 1 층간절연막 및 불순물주입층을 평탄화 식각 하되, 상기 게이트 구조의 상부 표면이 노출되도록 식각 하는 단계와; 상기 상부 표면이 노출된 게이트 구조를 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계와; 상기 층간절연막들을 뚫고 상기 각 도전형 불순물주입층과 전기적으로 접속되도록 콘택 플러그를 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 게이트 구조는, 게이트 산화막 및 게이트 전극용 도전막, 그리고 질화막이 순차적으로 적층된 다층막과, 상기 다층막의 양측벽에 형성된 질화막 스페이서를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 불순물주입층 형성 단계는, 상기 반도체 기판 상에 반도체막을 형성하는 단계와; 상기 제 1 도전형 트랜지스터 영역의 상기 반도체막 상에 제 1 도전형 불순물 이온을 주입하되, 상기 제 1 도전형 소오스/드레인 영역이 형성되기에 충분하도록 주입하는 단계와; 상기 제 2 도전형 트랜지스터 영역의 상기 반도체막 상에 제 2 도전형 불순물 이온을 주입하되, 상기 제 2 도전형 소오스/드레인 영역이 형성되기에 충분하도록 주입하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체막은, 도핑되지 않은 폴리실리콘막 및 제 1 도전형 폴리실리콘막, 그리고 제 2 도전형 폴리실리콘막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 불순물주입층 형성 단계는, 상기 반도체 기판 상에 제 1 도전형 폴리실리콘막을 형성하는 단계; 및 상기 제 2 도전형 트랜지스터 영역의 상기 폴리실리콘막 상에 제 2 도전형 불순물 이온을 주입하되, 상기 제 2 도전형 소오스/드레인 영역이 형성되기에 충분하도록 주입하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 불순물주입층 형성 단계는, 상기 반도체 기판 상에 제 2 도전형 폴리실리콘막을 형성하는 단계; 및 상기 제 1 도전형 트랜지스터 영역의 상기 폴리실리콘막 상에 제 1 도전형 불순물 이온을 주입하되, 상기 제 1 도전형 소오스/드레인 영역이 형성되기에 충분하도록 주입하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 평탄화 식각 단계는, CMP 공정 및 에치백 공정 중 어느 하나로 수행된다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 장치의 제조 방법은, 상기 평탄화 식각시 상기 불순물주입층을 과식각 하여 상기 게이트 구조 양측의 일부가 노출되도록 한다.
이 방법의 바람직한 실시예에 있어서, 상기 콘택 플러그 형성 단계는, 상기 층간절연막들을 식각 하여 상기 불순물주입층의 일부가 노출되도록 콘택홀을 형성하되, 상기 불순물주입층에서 식각이 정지되도록 하는 단계와; 상기 콘택홀을 금속 배선막으로 채우는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치는, n형 트랜지스터 및 p형 트랜지스터 중 적어도 하나 이상을 포함하는 반도체 장치에 있어서, 반도체 기판 상에 형성된 게이트 전극층과; 상기 게이트 전극층 양측벽에 형성된 절연막 스페이서와; 상기 절연막 스페이서로부터 상기 절연막 스페이서 일측의 반도체 기판 상에 연장하여 형성된 불순물주입층과; 상기 게이트 전극층 양측의 반도체 기판 내에 형성된 제 1 소오스/드레인 영역과; 상기 불순물주입층으로부터 소정의 불순물 이온이 외확산 되어 상기 절연막 스페이서 양측의 반도체 기판 내에 상기 제 1 소오스/드레인 영역보다 상대적으로 더 깊게 형성되고, 상기 제 1 소오스/드레인 영역과 함께 LDD 구조를 이루는 제 2 소오스/드레인 영역과; 상기 불순물주입층을 포함하여 상기 반도체 기판 전면에 평탄한 상부 표면을 갖도록 형성된 층간절연막과; 상기 층간절연막을 뚫고 상기 불순물주입층과 전기적으로 접속되도록 형성된 콘택 플러그를 갖는다.
이 장치의 바람직한 실시예에 있어서, 상기 게이트 전극층은, 게이트 산화막 및 게이트 전극용 도전막, 그리고 질화막이 순차적으로 적층된 다층막이다.
이 장치의 바람직한 실시예에 있어서, 상기 불순물주입층은, n형 및 p형 중 어느 하나로 도핑된 폴리실리콘막이다.
이 장치의 바람직한 실시예에 있어서, 상기 절연막 스페이서는, 질화막 스페이서이다.
(작용)
본 발명에 의한 반도체 장치 및 그의 제조 방법은 얕은 접합을 형성하여 숏 채널 효과를 방지하고, 얕은 접합에 대한 콘택 식각 마진을 증가시키며, SAC 오정렬시 콘택 저항 증가를 방지한다.
(실시예)
도 7을 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치 및 그의 제조 방법은, 반도체 기판 상에 형성된 게이트 전극층과, 게이트 전극층 양측벽에 형성된 절연막 스페이서와, 상기 절연막 스페이서로부터 상기 게이트 스페이서 일측의 반도체 기판 상에 연장하여 형성된 불순물주입층을 포함한다. 그리고, 층간절연막을 뚫고 상기 불순물주입층과 전기적으로 접속되도록 형성된 콘택 플러그를 더 포함한다. 이때, 상기 불순물주입층으로부터 상기 반도체 기판 내로 불순물 이온을 외확산 시켜 얕은 소오스/드레인 영역을 형성한다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 상기 불순물주입층으로부터 불순물 이온을 상기 반도체 기판 내로 외확산 시킴으로써 얕은 접합을 형성할 수 있고, 따라서 숏 채널 효과를 방지할 수 있다. 또한, 상기 불순물주입층이 얕은 접합에 대한 패드(pad) 전극 역할을 함으로써, 콘택 식각 마진을 증가시킬 수 있고, 콘택의 오정렬시 콘택 저항 증가를 방지할 수 있다.
이하, 도 2 내지 도 7을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 7은 본 발명의 실시예에 따른 반도체 장치의 구조를 보여주는 단면도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 NMOS 트랜지스터는, 반도체 기판(100)과, 소자 분리 영역(102)과, 게이트 전극층(104)과, 게이트 스페이서(108)와, 불순물주입층(110a, 110b)과, 소오스/드레인 영역(106a, 106b, 112a, 112b)과, 층간절연막들(114, 116)과, 콘택 플러그(118a, 118b)와, 콘택전극(120a, 120b)을 포함하여 구성된다.
이때, 상기 소자 분리 영역(102)은, 상기 반도체 기판(100) 상에 활성영역과 비활성영역을 정의하여 형성되고, 여기서는 STI(Shallow Trench Isolation) 방법으로 형성되었다.
상기 게이트 전극층(104)은, 상기 활성영역의 반도체 기판(100) 상에 게이트 전극용 도전막(104a)과, 실리콘 질화막(104b)이 적층된 다층막으로 형성된다.
이때, 상기 게이트 전극용 도전막(104a)은, 폴리실리콘막 등으로 형성되고, 상기 게이트 스페이서(108)는, 실리콘 질화막(108) 등으로 형성된다.
상기 불순물주입층(110a, 110b)은, 상기 게이트 스페이서(108)를 포함하여 상기 게이트 스페이서(108) 일측의 반도체 기판(100) 상에 연장되어 형성되어 있다.
그리고, 상기 소오스/드레인 영역(106a, 106b, 112a, 112b)은, LDD(Lightly Doped Drain) 구조를 갖도록 형성되어 있고, 특히 상기 고농도 소오스/드레인 영역(112a, 112b)은 게이트 스페이서(108) 양측의 반도체 기판(100) 내에 상기 불순물주입층(110) 내의 불순물 이온이 외확산 되어 형성되어 있다.
다음, 상기 콘택 플러그(118a, 118b)는, 상기 층간절연막들(114, 116)을 뚫고 상기 불순물주입층(110a, 110b)과 전기적으로 접속되도록 형성되어 있다.
이때, 상기 콘택 플러그(118a, 118b)는, 궁극적으로 상기 고농도 소오스/드레인 영역(112a, 112b)과 전기적으로 접속되도록 형성되어 있다.
그리고, 상기 콘택전극(120a, 120b)은, 상기 평탄한 상부 표면을 갖는 층간절연막(116) 상에 상기 콘택 플러그(118a, 118b)와 각각 전기적으로 접속되도록 형성되어 있다.
상술한 바와 같은 구조를 갖는 NMOS 트랜지스터는 PMOS 트랜지스터 및 CMOS 트랜지스터, 그리고 DRAM 셀 어레이에도 마찬가지로 적용된다.
상술한 바와 같은 반도체 장치의 제조 방법은 다음과 같다.
도 2 내지 도 6은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 보여주는 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 NMOS 트랜지스터의 제조 방법은 먼저, 반도체 기판(100) 상에 활성영역과 비활성영역을 정의하여 소자 격리 영역(102)을 형성한다.
이때, 상기 소자 격리 영역(102)은, 예를 들어 상기 STI 방법으로 형성된다.
다음, 상기 반도체 기판(100) 내에 소자간 분리를 위한 웰 영역(도면에 미도시)을 형성하는 경우 이 웰 영역 형성을 위한 이온주입 공정을 수행하고, 또한 소자간의 전기적 분리를 위한 이온주입 공정을 수행한다.
그리고, 트랜지스터의 문턱 전압(threshold voltage) 조절을 위한 이온주입 공정을 수행한다.
이어서, 게이트 전극용 도전막(104a) 및 실리콘 질화막(104b) 등이 적층되어 형성된 게이트 전극층(104)을 형성하고, 상기 게이트 전극층(104) 양측벽에 실리콘 질화막(108) 등으로 게이트 스페이서(108)를 형성하여 게이트 구조(gate structure)를 완성한다.
이때, 게이트 산화막은 자명하므로 미도시 되어 있다.
한편, LDD 구조의 트랜지스터를 형성하는 경우, 상기 게이트 스페이서(108) 형성 전에 약 30 keV 이하의 저 에너지로 인(phosphorous) 내지 비소(arsenic) 등을 주입하여 얕은 저농도 n형 소오스/드레인 영역(106a, 106b)을 형성한다.
상기 게이트 스페이서(108)는, 상기 게이트 전극층(104)을 포함하여 반도체 기판(100) 상에 실리콘 질화막을 약 500 ~ 1000 Å 정도 형성하고, 에치백(etch back)함으로써 형성된다.
도 3에 있어서, 상기 게이트 구조를 포함하여 반도체 기판(100) 상에 폴리실리콘막(110)을 약 500 ~ 1500 Å 정도 형성한다.
이때, 상기 폴리실리콘막(110) 형성 전에 습식 또는 건식 세정 공정을 수행하여 반도체 기판(100) 상의 산화막을 제거한다.
상기 폴리실리콘막(110)은, 도핑되지 않은 폴리실리콘막(undoped poly-Si layer)으로 형성할 수도 있고, 도핑된 폴리실리콘막(doped poly-Si layer)으로 형성할 수도 있다.
상기 도핑되지 않은 폴리실리콘막을 사용하는 경우, n+형 소오스/드레인 영역(112a, 112b)을 형성하기 위해 상기 도핑되지 않은 폴리실리콘막 상에 고농도 n형 불순물 이온을 주입한다.
그리고, 상기 도핑된 폴리실리콘막은, 인 또는 비소가 약 1 × 1019~ 1021atoms/cm3와 같이 고농도로 도핑되어 있는 경우, 상기 도핑되지 않은 폴리실리콘막과 달리 고농도 n형 불순물 이온을 주입하지 않을 수 있다.
다음, 상기 폴리실리콘막(110) 즉, 도핑막(110)을 열처리하여 상기 폴리실리콘막 내의 고농도 n 형 불순물 이온을 외확산 시켜서 상기 게이트 스페이서(108) 양측의 반도체 기판(100) 내에 n+형 소오스/드레인 영역(112)을 형성한다.
이때, 상기 고농도 n형 불순물 이온이 주입된 폴리실리콘막은 n+형 폴리실리콘막이 된다.
상기 n+형 소오스/드레인 영역(112a, 112b)은, 상기 저농도 n형 소오스/드레인 영역(106a, 106b) 보다 상대적으로 깊게 형성되나 숏 채널 효과를 방지하기에 충분하도록 얕게 형성된다.
한편, CMOS에 있어서, 상기 도핑되지 않은 폴리실리콘막을 사용하는 경우, NMOS 트랜지스터가 형성되는 영역의 상기 도핑되지 않은 폴리실리콘막 상에 고농도 n형 불순물 이온을 주입하고, PMOS 트랜지스터가 형성되는 영역의 상기 도핑되지 않은 폴리실리콘막 상에 고농도 p형 불순물 이온을 주입한다.
이후, 상기 폴리실리콘막을 열처리하여 각각 n+형 폴리실리콘막 및 n+형 소오스/드레인 영역과 p+형 폴리실리콘막 및 p+형 소오스/드레인 영역을 형성한다.
또한, n형으로 도핑된 폴리실리콘막을 사용하는 경우, PMOS 트랜지스터가 형성되는 영역의 상기 n형 폴리실리콘막 상에 고농도 p형 불순물 이온을 충분히 주입하여 n형 폴리실리콘막 내의 n형 불순물 이온을 보상(compensation)하고, 후속 열처리 공정에 의해 p+형 폴리실리콘막으로 전환되도록 한다.
그러나, NMOS 트랜지스터가 형성되는 영역은 상기 n형 폴리실리콘막이 고농도로 도핑되어 있는 경우 고농도 n형 불순물 이온을 따로 주입하지 않을 수 있다.
이와 같이, CMOS 공정에서는 도핑된 폴리실리콘막을 사용하는 경우 불순물 이온주입을 위한 포토리소그라피 공정 단계를 줄일 수 있다.
상술한 바와 같이 폴리실리콘막(110)으로부터 고농도 불순물 이온을 외확산 시켜 고농도 소오스/드레인 영역(112a, 112b)을 형성함으로써, 채널 영역(channel region) 쪽으로 소오스/드레인 영역이 침투하는 것을 방지할 수 있고, LDD 막이 필요 이상 길어져서 기생 저항이 커지는 것을 방지할 수 있다.
이어서, 도 4를 참조하면, 각 트랜지스터의 분리를 위해 상기 소자 분리 영역(102) 상의 폴리실리콘막(110)을 포토리소그라피 공정을 사용하여 제거한다.
이때, 상기 소자 분리 영역(102) 상의 폴리실리콘막 제거 공정은 상기 n+형 소오스/드레인 영역(112a, 112b) 형성을 위한 이온 주입 전 및 이온주입 후 열처리 공정 전에 수행할 수도 있다.
다음, 도 5에 있어서, 반도체 기판(100) 전면에 일 층간절연막(Inter Layer Dielectric)(114)으로서, 실리콘 산화막(114)을 두껍게 형성한다.
그리고, 상기 일 층간절연막(114)을 에치백(etch back) 내지 CMP(Chemical Mechanical Polishing) 등으로 평탄화 시키는 식각 공정을 수행한다. 이때, 상기 게이트 전극층(104) 상의 폴리실리콘막(110)을 제거하여 실리콘 질화막(104b)이 노출되도록 한다.
상기 CMP 공정으로 일 층간절연막(114)을 식각 하는 경우 게이트 전극층(104)의 상기 실리콘 질화막(104b)을 식각 정지막(etch stop layer)으로 사용하여 상기 일 층간절연막(114)인 실리콘 산화막(114)과 폴리실리콘막(110)을 폴리싱(polishing) 한다.
그리고, 에치백 공정을 사용하는 경우 게이트 전극층(104)의 게이트 전극용 도전막(104a)의 보호를 위해 상기 실리콘 질화막(104b)에 대해 높은 선택비를 갖는 조건으로 상기 일 층간절연막(114)을 식각 한다.
상기 게이트 전극층(104) 상에 폴리실리콘막이 잔류 가능성으로 인해, 등방성 내지 이방성 식각 공정을 사용하여 폴리실리콘막을 더 식각할 수 있다.
이때, 상기 평탄화 공정 내지 추가 식각 공정에 의해 상기 폴리실리콘막(110)이 과식각 된 경우 도 6에 도시된 바와 같이, 상기 게이트 전극층(104) 상부 표면 뿐아니라 게이트 스페이서(108)의 일부가 노출되는 구조가 형성된다.
이와 같은 구조는, 상기 게이트 전극층(104) 상부 표면만 노출되도록 형성된 구조에 비해 상기 n+형 소오스/드레인 영역(112a, 112b)의 콘택 형성시 오정렬에 대한 마진은 다소 감소되나, 게이트 전극층(104) 상에 형성되는 콘택과 접촉할 가능성을 줄이게 된다. 따라서, 오정렬에 의한 n+형 소오스/드레인 영역(112a, 112b)의 콘택과 게이트 전극층(114) 상의 콘택의 페일(fail) 가능성을 줄이게 되는 장점을 갖는다.
후속 공정으로, 상기 일부가 노출된 게이트 구조를 포함하여 상기 일 층간절연막(114) 상에 다른 층간절연막(116)을 형성한다. 그리고, 상기 층간절연막들(114, 116)을 식각 하여 상기 폴리실리콘막(110a, 110b)의 일부가 노출되도록 콘택홀을 형성한다.
이어서, 상기 콘택홀을 도전막으로 채워서 콘택 플러그(118a, 118b)를 형성하고, 상기 콘택 플러그(118a, 118b) 상에 콘택전극(120a, 120b)을 형성하면 상기 도 7에 도시된 바와 같이, 트랜지스터 구조가 형성된다.
이때, 상기 도전막은, 금속막(metal layer) 내지 폴리사이드막(polycide layer) 등이 사용된다.
상기 콘택홀 형성시 실리콘 산화막들(114, 116)을 이방성 식각 해야 하는데, 게이트 전극용 도전막(104a)을 둘러싸고 있는 실리콘 질화막(104b, 108)과 폴리실리콘막(110a, 110b)에 대한 식각 선택비가 우수한 조건으로 식각 하여, 상기 콘택홀이 오정렬 되더라도 상기 폴리실리콘막(110a, 110b) 상에서 식각이 정지되도록 한다.
이에 따라, SAC이 형성되고, 오정렬이 발생되더라도 콘택홀 하부의 접촉 면적이 충분히 크기 때문에 즉, 상기 콘택홀 하부가 상기 n+형 소오스/드레인 영역(112a, 112b)과 직접 접촉된 폴리실리콘막(110a, 110b)과 접속되므로 접촉 저항이 커지는 것을 방지하게 된다.
또한, 게이트 스페이서(108) 상에 폴리실리콘막(110a, 110b)이 형성되어 있으므로, 실리콘 산화막(114, 116)에 대한 실리콘 질화막(108)의 선택비가 충분하지 않아도 게이트 전극층(104) 상부의 실리콘 질화막(104b)이 어느 정도 견디게 되면 상기 콘택이 자동 정렬되므로 공정 마진을 충분히 확보할 수 있다.
상술한 바와 같은 트랜지스터 및 그의 제조 방법은 상기 NMOS 및 PMOS, CMOS 트랜지스터 외에 DRAM 셀 어레이에도 마찬가지로 적용된다.
본 발명은 접합 깊이를 줄임으로써 숏 채널 효과를 방지할 수 있고, 접합에 대한 콘택 형성시 과식각 마진을 증가시킬 수 있으며, 콘택 오정렬시 콘택 저항이 증가되는 것을 방지할 수 있는 효과가 있다.
Claims (20)
- 반도체 기판 상에 게이트 구조(gate structure)를 형성하는 단계와;상기 게이트 구조를 포함하여 상기 반도체 기판 상에 불순물주입층을 형성하는 단계와;상기 불순물주입층 내의 불순물 이온을 외확산(outdiffusion) 시켜서 상기 게이트 구조 양측의 반도체 기판 내에 소오스/드레인 영역을 형성하는 단계와;상기 반도체 기판 전면에 제 1 층간절연막을 형성하는 단계와;상기 제 1 층간절연막 및 불순물주입층을 평탄화 식각 하되, 상기 게이트 구조의 상부 표면이 노출되도록 식각 하는 단계와;상기 상부 표면이 노출된 게이트 구조를 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계와;상기 층간절연막들을 뚫고 상기 불순물주입층과 전기적으로 접속되도록 콘택 플러그를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 게이트 구조는, 게이트 산화막 및 게이트 전극용 도전막, 그리고 질화막이 순차적으로 적층된 다층막과, 상기 다층막의 양측벽에 형성된 질화막 스페이서를 포함하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 불순물주입층은, n형 및 p형 중 어느 하나로 도핑된 폴리실리콘막인 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 불순물주입층 형성 단계는, 상기 게이트 구조를 포함하여 상기 반도체 기판 상에 도핑되지 않은 폴리실리콘막을 형성하는 단계와;상기 폴리실리콘막 상에 n형 및 p형 중 어느 하나의 불순물 이온을 주입하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 평탄화 식각 단계는, CMP 공정 및 에치백 공정 중 어느 하나로 수행되는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 반도체 장치의 제조 방법은, 상기 평탄화 식각시 상기 불순물주입층을 과식각 하여 상기 게이트 구조 양측의 일부가 노출되도록 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 콘택 플러그 형성 단계는, 상기 층간절연막들을 식각 하여 상기 불순물주입층의 일부가 노출되도록 콘택홀을 형성하되, 상기 불순물주입층에서 식각이 정지되도록 하는 단계와;상기 콘택홀을 금속막 및 폴리사이드 중 어느 하나로 채우는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 1 도전형 및 제 2 도전형 트랜지스터 영역이 정의된 반도체 기판의 상기 각 영역에 게이트 구조를 형성하는 단계와;상기 게이트 구조를 포함하여 상기 반도체 기판 상에 불순물주입층을 형성하되, 상기 제 1 도전형 트랜지스터 영역의 상기 불순물주입층은 제 1 도전형을 갖고, 상기 제 2 도전형 트랜지스터 영역의 상기 불순물주입층은 제 2 도전형을 갖도록 형성하는 단계와;상기 불순물주입층 내의 각각 제 1 도전형 불순물 이온 및 제 2 도전형 불순물 이온을 외확산 시켜서 상기 게이트 구조 양측의 반도체 기판 내에 각각 제 1 도전형 및 제 2 도전형 소오스/드레인 영역을 형성하는 단계와;상기 반도체 기판 전면에 제 1층간절연막을 형성하는 단계와;상기 제 1 층간절연막 및 불순물주입층을 평탄화 식각 하되, 상기 게이트 구조의 상부 표면이 노출되도록 식각 하는 단계와;상기 상부 표면이 노출된 게이트 구조를 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계와;상기 층간절연막들을 뚫고 상기 각 도전형 불순물주입층과 전기적으로 접속되도록 콘택 플러그를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 게이트 구조는, 게이트 산화막 및 게이트 전극용 도전막, 그리고 질화막이 순차적으로 적층된 다층막과, 상기 다층막의 양측벽에 형성된 질화막 스페이서를 포함하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 불순물주입층 형성 단계는, 상기 반도체 기판 상에 반도체막을 형성하는 단계와;상기 제 1 도전형 트랜지스터 영역의 상기 반도체막 상에 제 1 도전형 불순물 이온을 주입하되, 상기 제 1 도전형 소오스/드레인 영역이 형성되기에 충분하도록 주입하는 단계와;상기 제 2 도전형 트랜지스터 영역의 상기 반도체막 상에 제 2 도전형 불순물 이온을 주입하되, 상기 제 2 도전형 소오스/드레인 영역이 형성되기에 충분하도록 주입하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 10 항에 있어서,상기 반도체막은, 도핑되지 않은 폴리실리콘막 및 제 1 도전형 폴리실리콘막, 그리고 제 2 도전형 폴리실리콘막 중 어느 하나인 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 불순물주입층 형성 단계는, 상기 반도체 기판 상에 제 1 도전형 폴리실리콘막을 형성하는 단계; 및상기 제 2 도전형 트랜지스터 영역의 상기 폴리실리콘막 상에 제 2 도전형 불순물 이온을 주입하되, 상기 제 2 도전형 소오스/드레인 영역이 형성되기에 충분하도록 주입하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 불순물주입층 형성 단계는, 상기 반도체 기판 상에 제 2 도전형 폴리실리콘막을 형성하는 단계; 및상기 제 1 도전형 트랜지스터 영역의 상기 폴리실리콘막 상에 제 1 도전형 불순물 이온을 주입하되, 상기 제 1 도전형 소오스/드레인 영역이 형성되기에 충분하도록 주입하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 평탄화 식각 단계는, CMP 공정 및 에치백 공정 중 어느 하나로 수행되는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 반도체 장치의 제조 방법은, 상기 평탄화 식각시 상기 불순물주입층을 과식각 하여 상기 게이트 구조 양측의 일부가 노출되도록 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 콘택 플러그 형성 단계는, 상기 층간절연막들을 식각 하여 상기 불순물주입층의 일부가 노출되도록 콘택홀을 형성하되, 상기 불순물주입층에서 식각이 정지되도록 하는 단계와;상기 콘택홀을 금속 배선막으로 채우는 단계를 포함하는 반도체 장치의 제조 방법.
- n형 트랜지스터 및 p형 트랜지스터 중 적어도 하나 이상을 포함하는 반도체 장치에 있어서,반도체 기판 상에 형성된 게이트 전극층과;상기 게이트 전극층 양측벽에 형성된 절연막 스페이서와;상기 절연막 스페이서로부터 상기 절연막 스페이서 일측의 반도체 기판 상에 연장하여 형성된 불순물주입층과;상기 게이트 전극층 양측의 반도체 기판 내에 형성된 제 1 소오스/드레인 영역과;상기 불순물주입층으로부터 소정의 불순물 이온이 외확산 되어 상기 절연막 스페이서 양측의 반도체 기판 내에 상기 제 1 소오스/드레인 영역보다 상대적으로 더 깊게 형성되고, 상기 제 1 소오스/드레인 영역과 함께 LDD 구조를 이루는 제 2 소오스/드레인 영역과;상기 불순물주입층을 포함하여 상기 반도체 기판 전면에 평탄한 상부 표면을 갖도록 형성된 층간절연막과;상기 층간절연막을 뚫고 상기 불순물주입층과 전기적으로 접속되도록 형성된 콘택 플러그를 갖는 것을 특징으로 하는 반도체 장치.
- 제 17 항에 있어서,상기 게이트 전극층은, 게이트 산화막 및 게이트 전극용 도전막, 그리고 질화막이 순차적으로 적층된 다층막인 것을 특징으로 하는 반도체 장치.
- 제 17 항에 있어서,상기 불순물주입층은, n형 및 p형 중 어느 하나로 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체 장치.
- 제 17 항에 있어서,상기 절연막 스페이서는, 질화막 스페이서인 것을 특징으로 하는 트랜지스터.
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